KR100801529B1 - 반도체 장치의 시험용 회로와 시험 방법 및 반도체 칩 - Google Patents

반도체 장치의 시험용 회로와 시험 방법 및 반도체 칩 Download PDF

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Abstract

본 발명은 보안 기능을 갖는 반도체 장치의 시험용 회로에 관한 것으로서, 특히 반도체 장치의 시험을 행한 후, 스크라이브 영역에 형성된 패드를 절단하고, 이후 내장하는 메모리의 정보를 판독할 수 없게 하는 시험 모드를 갖는 반도체 장치의 시험용 회로를 제공하는 것을 목적으로 한다.
웨이퍼의 절단 영역에 스크라이브 PAD(1)와 스크라이브 ROM(2)을 형성하고, 칩(a)으로의 전원 투입에 의해 전원 온 리셋 회로(4)로부터 리셋 신호를 모드 레지스터(10)로 보내어 초기 레지스트값을 "00"으로 설정한 후, 모드 전환 단자로부터 모드 전환 신호를 입력하며, 스크라이브 ROM(2)를 기동하여 시험 모드의 설정 처리를 행한다. 이 때, 스크라이브 PAD(1)로부터 맨체스터 부호화 신호를 공급하고, 클록 분주 회로(8)로부터 공급되는 분주 클록에 의해 디코드하며, 모드 레지스터(10)의 시험 모드의 레지스터 값의 설정을 행하고, 외부 리셋의 어서트, 네게이트를 실시함으로써, 모드 레지스터(10)에 설정한 시험 모드가 되어, 스크라이브 PAD(1)로부터의 칩(a) 내부의 시험을 실시할 수 있게 된다.

Description

반도체 장치의 시험용 회로와 시험 방법 및 반도체 칩{TESTING CIRCUIT AND TESTING METHOD FOR SEMICONDUCTOR DEVICE AND SEMICONDUCTOR CHIP}
도 1은 칩 영역 내의 구체적인 회로 구성을 도시한 도면.
도 2a는 반도체 웨이퍼의 전체 구성도이며, 도 2b는 도 2a의 A부의 확대도.
도 3a는 도 2b를 더욱 확대한 도면이며, 도 3b는 반도체 웨이퍼를 각 칩으로 분할할 때에 다이싱시켜 칩 영역과 스크라이브 영역으로 분리하는 구성을 도시한 도면.
도 4는 본 예의 처리를 설명한 흐름도.
도 5는 본 예의 처리를 설명한 타임 차트.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 스크라이브 PAD 2 : 스크라이브 ROM
3 : 테스트 회로 4 : 전원 온 리셋 회로
5 : 제어기 6 : ROM
7 : 불휘발성 메모리 8 : 클록 분주 회로
10 : 모드 레지스터 11 : 모드 디코더
12 : 테스트 패드 제어 회로 13 : 어드레스 및 데이터 선택기
본 발명은 반도체 장치의 시험용 회로에 관한 것으로서, 특히 칩 내의 데이터의 해독이나 변조를 곤란하게 하는 반도체 장치의 시험용 회로, 시험 방법, 반도체 칩에 관한 것이다.
최근, 반도체 장치는 대부분의 산업 분야에서 사용되며, 산업의 기간을 담당하고 있어 반도체 장치의 신뢰성을 확보하는 것은 매우 중요하다. 이 때문에, 반도체 장치의 시험은 논리 회로의 동작 시험뿐만 아니라, 내장하는 ROM이나 EEPROM, 플래시 메모리, FeRAM(강유전체 메모리) 등의 재기록 가능한 불휘발성 메모리의 시험도 행할 필요가 있다. 이 경우, 데이터의 재기록에 특수한 시퀀스가 필요한 상기 메모리의 시험에는 BIST(Built-In Self-Test) 회로를 내장하는 것보다 전용 메모리시험 모드를 준비하는 쪽이 적합하다.
이 때문에, 종래 칩 내부에 시험용 패드를 형성하는 동시에, 시험 모드를 설정하는 애플리케이션을 갖는 ROM을 칩 내부에 형성하고, 시험용 패드로부터 상기 ROM을 액세스함으로써, 칩 내의 메모리나 논리 회로의 시험을 행하고 있다.
또한, 특허 문헌 1의 발명에는 패드를 반도체 웨이퍼를 절단하기 위한 스크라이브 영역에 형성하고, 칩의 기억 영역에 데이터를 기록한 후, 웨이퍼를 절단함으로써, 패드를 칩으로부터 분리하여, 이후의 데이터 해독을 방지하는 기술이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2001-135597호 공보
그러나, 시험용 패드를 칩 내부에 저장하고, 또한 시험 모드를 설정하는 애플리케이션을 갖는 ROM을 칩 내부에 저장하는 종래의 시험 방법에서는, 시험용 패드로부터 상기 ROM을 액세스함으로써, 제삼자가 칩 내의 메모리나 논리를 해독하는 것이 가능하여, 소위 보안 취약점(시큐러티 홀: security hole)이 될 가능성이 있다.
또한, 특허 문헌 1의 반도체 장치에 있어서도 스크라이브 패드는 절단되지만, 칩 내에 ROM이 남아 상기와 같은 문제는 해소되지 않는다.
그래서, 본 발명은 반도체 장치의 시험을 행한 후, 시험용 패드뿐만 아니라 시험 모드 설정용 ROM도 절단하고, 또한 맨체스터 부호화 신호를 소정의 분주 클록에 동기하여 사용하며, 시험용 모드의 설정을 행함으로써, 칩 내의 데이터의 해독 및 변조를 곤란하게 하는 반도체 장치의 시험용 회로를 제공하는 것이다.
본 발명은 상기 과제를 해결하기 위해서 반도체 웨이퍼의 절단 영역에 형성된 패드와, 상기 반도체 웨이퍼의 절단 영역에 형성되고, 시험 모드 이행용 프로그램을 기억하는 기억 수단과, 상기 반도체 웨이퍼의 칩 영역에 형성되며, 상기 패드로부터 입력하는 논리 신호를 디코드하고, 상기 기억 수단에 기억된 프로그램에 의해 시험 모드의 설정을 행하는 제어 회로를 포함하는 반도체 장치의 시험용 회로를 제공함으로써 달성할 수 있다.
이와 같이 구성함으로써, 반도체 웨이퍼의 절단 영역에 형성된 패드와 ROM은 반도체 웨이퍼의 다이싱에 의해 소멸되고, 반도체 집적 회로(칩)를 출하한 후, 시험 모드로의 이행을 불가능하게 하여 데이터의 해독이나 변조를 방지한다. 또한, 맨체스터 부호화 신호 등의 논리 신호를 사용하고, 상기 기억 수단에 기억하는 프로그램에 기초하여 생성한 분주 클록을 사용하며, 디코드 처리를 행하여 출하후의 시험 모드의 설정을 불가능하게 하여 데이터의 해독이나 변조를 곤란하게 하는 구성이다.
또한, 예컨대, 상기 제어 회로는 상기 시험 모드가 설정되는 모드 레지스터와, 상기 논리 신호를 디코드하는 테스트 패드 제어 회로와, 상기 기억 수단에 액세스를 전환하는 어드레스 및 데이터 선택기로 구성되며, 상기 칩으로의 전원 투입에 의해 상기 모드 레지스터에 초기 설정 신호가 공급되고, 이후 모드 전환 신호를 공급하여 기억 수단에 기억된 프로그램을 기동하며, 모드 레지스터에 시험 모드를 설정한다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다.
도 2는 본 실시예를 설명하는 도면으로서, 도 2a는 반도체 웨이퍼 전체의 구성도이고, 도 2b는 도 2a의 A부를 확대하여 도시한 도면이다. 도 2a, 도 2b에 도시된 바와 같이, 반도체 웨이퍼는 데이터의 기억 영역을 포함하는 메인 칩 영역(이하, 단순히 칩 영역으로 나타냄)(a)과, 반도체 웨이퍼의 시험 후에 칩을 분할하기 위한 스크라이브 영역(b)으로 구성되어 있다.
또한, 도 3a는 도 2b의 일부를 더욱 확대하여 도시한 도면으로서, 예컨대 도 2b의 B부를 확대한 도면이다. 스크라이브 영역(b)에는 스크라이브 패드(이하, 스크라이브 PAD로 나타냄)(1) 및 스크라이브 ROM(2)이 형성되어 있다. 스크라이브 PAD(1)는 8개의 어드레스 및 데이터 포트, 4개의 제어 포트 및 모드 전환 단자와 외부 리셋 단자로 구성되어 있다.
여기서, 8개의 어드레스 및 데이터 포트와 4개의 제어 포트에는 맨체스터 부호화 신호가 공급되고, 모드 전환 단자에는 모드 전환 신호가 공급된다. 또한, 외부 리셋 단자는 후술하는 시퀀스에 따라 어서트 또는 네게이트된다. 또한, 맨체스터 부호화 신호는 논리 변화 신호로서, "1"에서 "0"으로, 또는 "0"에서 "1"로 변하는 에지를 포함하는 신호이다. 예컨대, "0"을 인식시키기 위해서 "01"을 사용하고, "1"을 인식시키기 위해서 "10"을 사용하면, "0010"의 데이터를 스크라이브 PAD(1)로부터 입력하는 경우, 맨체스터 부호화 신호는 "01011001"이다.
또한, 4개의 제어 포트에는 기록 신호, 판독 신호, 16비트의 어드레스 입력의 선택 신호 및 동기 신호가 입력한다.
한편, 스크라이브 ROM(2)은 반도체 칩을 시험 모드로 이행시키는 위한 프로그램을 기억한다. 이 프로그램에는 전술한 맨체스터 부호화 신호를 디코드할 때 사용하는 분주 클록을 생성하는 프로그램도 포함되어 있다. 또한, 도 3b는 반도체 웨이퍼를 각 칩으로 분할할 때, 다이싱하는 라인을 해칭 표시하여 나타낸다. 즉, 도 3b에 도시된 해칭 표시된 라인이 컷 라인으로서 다이싱 후 스크라이브 PAD(1)와 스크라이브 ROM(2)이 소멸된다.
도 1은 칩 영역(a)이 구체적인 회로 구성을 도시한 도면으로서, 전술한 스크 라이브 PAD(1) 및 ROM(2)도 포함시켜 도시한 도면이다. 동 도면에 도시된 바와 같이, 칩 영역(a)에는 테스트 회로(3)와, 전원 온 리셋 회로(파워 온 리셋 회로)(4), 제어기(5), ROM(6), 불휘발성 메모리(7), 클록 분주 회로(8)가 형성되어 있다. 여기서, ROM(6) 및 불휘발성 메모리(7)는 본 예의 시험 회로에 의해 테스트되는 대상으로서, 기억하는 데이터의 체크 등이 행해진다. 또한, 전원 온 리셋 회로(4)는 칩으로의 전원 공급을 확인하고, 전원 공급이 시작되면 리셋 신호를 테스트 회로(3)에 공급한다.
테스트 회로(3)는 모드 레지스터(10), 모드 디코더(11), 테스트 패드 제어 회로(12), 어드레스 및 데이터 선택기(13)로 구성되어 있다. 테스트 회로(3) 내의 상기 각 회로는 전술한 제어기(5), ROM(6), 불휘발성 메모리(7), 클록 분주 회로(8)와 어드레스 버스 및 데이터 버스를 통해 접속되어 있다.
다음에, 상기 구성에 있어서, 본 예의 처리 동작을 설명한다. 또한, 본 예의 처리를 행할 때, 미리 도 1에 도시된 스크라이브 PAD(1)에는 도시되지 않은 장치로부터 필요한 견본(specimen)이 접속되어 있다.
도 4는 본 예의 처리를 설명한 흐름도이다. 또한, 일련의 동작의 타이밍 차트는 도 5가 된다. 도 4에 있어서, 우선 칩(a)에 전원을 투입한다(S1).
다음에 전술한 스크라이브 PAD(1)의 모드 전환 단자를 "1"으로 설정한다(S2). 또한, 모드 전환 단자의 출력을 전환하지 않는 경우, 본 예의 시험 모드로는 이행할 수 없다. 다음에, S1에서 전원 투입되고, 전원 온 리셋 회로의 리셋이 해제되면(S3) 테스트 회로의 모드 레지스터(10)가 초기화되어, 예컨대 "00"의 초기 레지스터값이 설정된다(S4).
다음에, 모드 전환 단자의 설정 "1"과 모드 레지스터(10)의 초기화 상태와, 외부 리셋 단자를 네게이트(S5)하여 클록을 공급하면 제어기(5)가 기동한다(S6). 그렇게 하면, 리셋 벡터 페치를 행하여 모드 디코더(11)를 통해 어드레스 및 데이터 선택기(13)가 스크라이브 영역(b)의 스크라이브 ROM(2)을 선택하여(S7), 스크라이브 ROM(2)의 프로그램이 기동한다(S8).
스크라이브 ROM(2)가 기동하면, 다음 항목을 실시한다. 우선, 프로그램의 분주 설정의 변경 지시가 내부 버스를 경유하여 전술한 클록 분주 회로(8)에 보내지고, 클록 분주 회로(8)에 의해 스크라이브 ROM(2)의 프로그램에 의해 설정된 주기의 분주 클록이 생성된다.
다음에, 시험 설정 모드의 준비 처리를 행한다(S9). 분주 설정 종료 후, 테스트 패드 제어 회로(12)가 초기화하여 범용 입출력 모드로 천이한다. 이 때에 스크라이브 PAD(1)의 테스트 다이렉트용 단자에 공급되는 신호는 맨체스터 부호화한 데이터를 입력한다. 입력한 데이터는 테스트 패드 제어 회로(12)로 디코드되고, 칩 내부 버스를 경유하여 모드 레지스터(10)의 레지스터 값을 재기록할 수 있게 된다. 모드 레지스터(10)의 레지스터 값의 재기록이 종료하면, 스크라이브 ROM(2)의 프로그램에 의해 무한 루프 동작을 제어기(5)에 통지하고, 제어기(5)가 무한 루프 동작이 된다.
다음에, 스크라이브 PAD(1)의 외부 리셋 단자를 어서트한다(S10). 리셋 단자 어서트에 의해 모드 레지스터(10)의 레지스터 값으로부터 모드 디코더(11)를 경 유하여 어드레스 및 데이터 선택기(13)는 스크라이브 영역(b)의 스크라이브 ROM(2)의 프로그램 기동으로부터 테스트 모드 설정 기동을 선택한다.
또한, 스크라이브 PAD(1)의 외부 리셋 단자를 네게이트하면(S11), 모드 레지스터(10)에 기록된 설정에 의해 기동하게 되고, 모드 디코더(11)를 경유하여 테스트 패드 제어 회로(12) 테스트 모드 설정 신호가 전달되어 테스트 패드 제어 회로(12)가 범용 입출력 모드에서 테스트용 입출력 모드가 되어(S12), 스크라이브 PAD(1)의 테스트 다이렉트용 단자로부터의 시험이 가능하게 된다(S13).
또한, 스크라이브 PAD(1)의 테스트 다이렉트용 단자로부터의 신호는 맨체스터 부호화 신호로서, 이 신호는 테스트 패드 제어 회로(12)에 의해 디코드된다. 또한, 시험 결과의 대조시에 있어서도 칩 내의 회로로부터의 출력 신호는 테스트 패드 제어 회로(12)에 의해 맨체스터 부호화 신호로 인코드되어 스크라이브 PAD(1)의 테스트 다이렉트용 단자에 출력된다.
이상과 같이 본 예에 따르면, 맨체스터 부호화 신호를 디코드하기 위해서 전술한 클록 분주 회로(8)에서 생성한 분주 클록에 동기하여 처리할 필요가 있고, 예컨대 제삼자가 외부로부터 동일한 신호를 입력했다고 해도 동기를 취할 수는 없다. 따라서, 칩 내의 데이터의 해독이나 변조를 방지할 수 있다.
또한, 반도체 웨이퍼를 다이싱할 때, 스크라이브 PAD(1)뿐만 아니라, 스크라이브 ROM(2)도 절단되기 때문에, 반도체 집적 회로(칩)를 출하한 후, 시험 모드로의 이행이 거의 불가능하게 되어 데이터의 해독이나 변조를 더욱 곤란하게 할 수 있다.
또한, 본 예에 있어서, 스크라이브 PAD(1)의 테스트 다이렉트용 단자에 출력되는 신호로서 맨체스터 부호화 신호를 사용하여 설명하였지만, 이 신호의 사용에 한정되는 것은 아니다.
또한, 칩 내의 ROM(6)이나 불휘발성 메모리(7)의 시험뿐만 아니라, 본 발명의 반도체 장치의 시험용 회로는 더욱 안전한 전용 시험 모드를 실장함으로써, 메모리 이외의 칩 내 회로의 시험을 행할 수 있다.
(부기 1) 반도체 웨이퍼의 절단 영역에 형성된 패드와, 상기 반도체 웨이퍼의 절단 영역에 형성되고, 시험 모드 이행용 프로그램을 기억하는 기억 수단과,
상기 반도체 웨이퍼의 칩 영역에 형성되며, 상기 패드로부터 입력하는 논리 신호를 디코드하고, 상기 기억 수단에 기억된 프로그램에 의해 시험 모드의 설정을 행하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치의 시험용 회로.
(부기 2) 부기 1에 있어서, 상기 반도체 웨이퍼의 칩 영역에 형성되고, 상기 기억 수단에 기억된 프로그램에 기초하여 기준 클록에 대한 분주 처리를 행하며, 분주 클록을 생성하는 분주 클록 생성 회로를 포함하고,
상기 논리 신호는 상기 분주 클록에 동기하여 디코드되는 것을 특징으로 하는 반도체 장치의 시험용 회로.
(부기 3) 부기 1 또는 부기 2에 있어서, 상기 논리 신호는 맨체스터 부호화 신호인 것을 특징으로 하는 반도체 장치의 시험용 회로.
(부기 4) 부기 1, 부기 2 또는 부기 3에 있어서, 상기 제어 회로는 상기 시험 모드가 설정되는 모드 레지스터와, 상기 논리 신호를 디코드하는 테스트 패드 제어 회로와, 상기 기억 수단에 액세스를 전환하는 어드레스 및 데이터 선택기를 포함하는 것을 특징으로 하는 반도체 장치의 시험용 회로.
(부기 5) 부기 4에 있어서, 상기 칩으로의 전원 투입에 의해 상기 모드 레지스터에 초기 설정 신호가 공급되는 것을 특징으로 하는 반도체 장치의 시험용 회로.
(부기 6) 부기 1, 부기 2, 부기 3, 부기 4 또는 부기 5에 있어서, 상기 제어 회로의 제어 처리는 상기 칩에 형성된 제어기를 통해 행해지는 것을 특징으로 하는 반도체 장치의 시험용 회로.
(부기 7) 부기 4, 부기 5 또는 부기 6에 있어서, 상기 어드레스 및 데이터 선택기는 상기 기억 수단과 칩 내의 기억 수단과의 전환 처리를 행하는 것을 특징으로 하는 반도체 장치의 시험용 회로.
(부기 8) 부기 1, 부기 2, 부기 3 또는 부기 4에 있어서, 상기 패드 및 기억 수단은 상기 반도체 웨이퍼를 다이싱함으로써 소멸되는 것을 특징으로 하는 반도체 장치의 시험용 회로.
(부기 9) 부기 1, 부기 2, 부기 3 또는 부기 4에 있어서, 상기 시험 모드 설정 후, 상기 패드로부터 외부 리셋 신호를 공급하고, 상기 칩의 시험을 행하는 것을 특징으로 하는 반도체 장치의 시험용 회로.
(부기 10) 반도체 웨이퍼의 절단 영역에 형성된 패드에 공급되는 모드 전환 신호에 기초하여 상기 반도체 웨이퍼의 절단 영역에 형성된 기억 수단에 기억된 프로그램을 기동하는 처리와,
상기 프로그램의 기동에 기초하여 기준 클록에 대한 분주 처리를 행하고, 분주 클록을 생성하는 분주 클록 생성 처리와,
상기 패드에 공급되는 논리 신호를 상기 분주 클록에 동기하여 디코드하며, 상기 칩 영역 내에 형성된 제어 회로의 모드 레지스터에 시험 모드를 설정하는 시험 모드 설정 처리를 행하는 것을 특징으로 하는 반도체 장치의 시험용 모드 설정 방법.
(부기 11) 부기 10에 있어서, 상기 칩으로의 전원 투입에 기초하여 칩 내의 회로가 초기 설정된 후, 상기 모드 전환 신호가 공급되는 것을 특징으로 하는 반도체 장치의 시험용 모드 설정 방법.
(부기 12) 부기 10 또는 부기 11에 있어서, 상기 시험 모드 설정 후, 상기 패드로부터 리셋 신호를 공급하고, 상기 칩의 시험을 행하는 것을 특징으로 하는 반도체 장치의 시험용 모드 설정 방법.
(부기 13) 반도체 웨이퍼의 절단 영역에 형성된 패드에 공급되는 모드 전환 신호에 기초하여 상기 반도체 웨이퍼의 절단 영역에 형성된 기억 수단에 기억된 프로그램을 기동하는 처리와,
상기 패드에 공급되는 논리 신호를 디코드하고, 상기 칩 영역 내에 형성된 제어 회로의 모드 레지스터에 시험 모드를 설정하는 시험 모드 설정 처리를 행하는 것을 특징으로 하는 시험용 모드 설계 방법.
(부기 14) 시험 모드로 이행하기 위한 디코드 대상이 되는 논리 신호의 칩 외부로부터의 입력 경로가 되는 제1 신호선으로서, 단부가 칩 주위의 절단면에서 절단되어 있는 제1 신호선과,
상기 논리 신호를 디코드함으로써 칩 외부로부터 입력되는 시험 모드의 설정 신호의 입력 경로가 되는 제2 신호선으로서, 단부가 칩 주위의 절단면에서 절단되어 있는 제2 신호선을 포함하는 것을 특징으로 하는 반도체 칩.
(부기 15) 부기 14에 있어서, 상기 반도체 칩 내에는 상기 제1 신호선에 접속되어야 할 패드가 존재하지 않고, 상기 제2 신호선에 접속되어야 할 시험 모드 이행용 프로그램을 기억한 기억 수단이 존재하지 않는 것을 특징으로 하는 반도체 칩.
본 발명에 따르면, 반도체 웨이퍼를 다이싱할 때, 시험 모드 이행용 ROM도 소멸되기 때문에, 반도체 집적 회로(칩)를 출하한 후, 시험 모드로의 이행이 불가능하게 되어 데이터의 해독이나 변조를 방지할 수 있다.
또한, 맨체스터 부호화 신호 등의 논리 신호를 사용하고, 상기 기억 수단에 기억하는 프로그램에 기초하여 생성한 분주 클록을 사용하며, 논리 신호를 디코드함으로써, 제품 출하후의 시험 모드로의 이행을 더욱 불가능하게 하여 데이터의 해독이나 변조를 확실하게 방지할 수 있다.

Claims (10)

  1. 반도체 웨이퍼의 절단 영역에 형성된 패드와,
    상기 반도체 웨이퍼의 절단 영역에 형성되고, 시험 모드 이행용 프로그램을 기억하는 기억 수단과,
    상기 반도체 웨이퍼의 칩 영역에 형성되며, 상기 패드로부터 입력하는 논리 신호를 디코드하고, 상기 기억 수단에 기억된 프로그램에 의해 시험 모드의 설정을 행하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치의 시험용 회로.
  2. 제1항에 있어서, 상기 반도체 웨이퍼의 칩 영역에 형성되고, 상기 기억 수단에 기억된 프로그램에 기초하여 기준 클록에 대한 분주 처리를 행하며, 분주 클록을 생성하는 분주 클록 생성 회로를 포함하고,
    상기 논리 신호는 상기 분주 클록에 동기하여 디코드되는 것을 특징으로 하는 반도체 장치의 시험용 회로.
  3. 제1항 또는 제2항에 있어서, 상기 논리 신호는 맨체스터 부호화 신호인 것을 특징으로 하는 반도체 장치의 시험용 회로.
  4. 제1항 또는 제2항에 있어서, 상기 제어 회로는 상기 시험 모드가 설정되는 모드 레지스터와, 상기 논리 신호를 디코드하는 테스트 패드 제어 회로와, 상기 기 억 수단에 액세스를 전환하는 어드레스 및 데이터 선택기를 포함하는 것을 특징으로 하는 반도체 장치의 시험용 회로.
  5. 제4항에 있어서, 상기 칩으로의 전원 투입에 의해 상기 모드 레지스터에 초기 설정 신호가 공급되는 것을 특징으로 하는 반도체 장치의 시험용 회로.
  6. 반도체 웨이퍼의 절단 영역에 형성된 패드에 공급되는 모드 전환 신호에 기초하여 상기 반도체 웨이퍼의 절단 영역에 형성된 기억 수단에 기억된 프로그램을 기동하는 처리와,
    상기 프로그램의 기동에 기초하여 기준 클록에 대한 분주 처리를 행하고, 분주 클록을 생성하는 클록 신호 생성 처리와,
    상기 패드에 공급되는 논리 신호를 상기 분주 클록에 동기하여 디코드하며, 상기 칩 영역 내에 형성된 제어 회로의 모드 레지스터에 시험 모드를 설정하는 시험 모드 설정 처리를 행하는 것을 특징으로 하는 반도체 장치의 시험용 모드 설정 방법.
  7. 제6항에 있어서, 상기 시험 모드 설정 후, 상기 패드로부터 외부 리셋 신호를 공급하고, 상기 칩의 시험을 행하는 것을 특징으로 하는 반도체 장치의 시험용 모드 설정 방법.
  8. 반도체 웨이퍼의 절단 영역에 형성된 패드에 공급되는 모드 전환 신호에 기초하여 상기 반도체 웨이퍼의 절단 영역에 형성된 기억 수단에 기억된 프로그램을 기동하는 처리와,
    상기 패드에 공급되는 논리 신호를 디코드하고, 상기 칩 영역 내에 형성된 제어 회로의 모드 레지스터에 시험 모드를 설정하는 시험 모드 설정 처리를 행하는 것을 특징으로 하는 시험용 모드 설계 방법.
  9. 시험 모드로 이행하기 위한 디코드 대상이 되는 논리 신호의 칩 외부로부터의 입력 경로가 되는 제1 신호선으로서, 단부가 칩 주위의 절단면에서 절단되어 있는 제1 신호선과,
    상기 논리 신호를 디코드함으로써 칩 외부로부터 입력되는 시험 모드의 설정 신호의 입력 경로가 되는 제2 신호선으로서, 단부가 칩 주위의 절단면에서 절단되어 있는 제2 신호선을 포함하는 것을 특징으로 하는 반도체 칩.
  10. 제9항에 있어서, 상기 반도체 칩 내에는 상기 제1 신호선에 접속되어야 할 패드가 제거되어 있고, 상기 제2 신호선에 접속되어야 할 시험 모드 이행용 프로그램을 기억한 기억 수단이 제거되어 있는 것을 특징으로 하는 반도체 칩.
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