JP2001291751A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】不正コピー、不正使用を確実に排除する。 【解決手段】ＩＣチップの外周部には入出力データ用の
パッド部２０が設けられ、このパッド部はＩＣチップ内
部に設けられた回路素子部１４との間のデータ授受を行
うＩ／Ｏパッド２２と、テスト用パッド２４とで構成さ
れる。テスト用パッドはＩＣチップ生成用の半導体ウエ
ハーをダイシングする前の隣接ＩＣチップに対する検査
用パッドとして使用される。テスト用パッドは、隣接Ｉ
Ｃチップ内に配置されたテスト制御用ブロック３０や、
メモリ制御用ブロック３２に対するデータ入力用パッド
として使用される。半導体ウエハーがダイシングされる
前は隣接ＩＣチップの内部回路素子とテスト用パッドと
が配線層４０ａ，４０ｂによって接続されている。した
がってダイシングすることによって、隣接ＩＣチップの
内部回路素子と、テスト用パッドとが電気的に分断され
るので、不正コピーはもちろんのこと、内部回路の解
析、セキュリティー情報の解析などが不可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置、特に
集積化された半導体装置に関する。詳しくは、半導体装
置の入出力用インタフェースであるパッド部に、ＩＣチ
ップ内部に設けられた回路素子部との間のデータ授受を
行うパッドの他に、テスト用パッドを設け、このテスト
用パッドを、ＩＣチップ生成用の半導体ウエハーをダイ
シングする前の隣接ＩＣチップに対する検査用パッドと
して使用することによって、ダイシングされた後の半導
体装置に設けられたこれらパッド部から、内部回路構成
の解析やデータの書き込みを不可能にし、安全性、信頼
性を高めたものである。

【０００２】

【従来の技術】多数の回路素子がチップ上に大規模集積
化された半導体装置（ＩＣチップ）としては、ＬＳＩや
ＶＬＳＩ等が知られている。このような半導体装置は、
図８に示すようにチップ１２の大部分がトランジスタな
どの回路素子が集積化された回路素子部１４として構成
され、この内部の回路素子部１４を取り囲むように周囲
には、回路素子部１４とのデータ授受を行う入出力用イ
ンタフェースとして機能するパッド部２０が設けられて
いる。

【０００３】このパッド部２０をさらに詳細に説明する
と、図９のような構造となっている。このパッド部２０
は多数のＩ／Ｏパッド（Ｉ／Ｏセル）２２で構成され
る。Ｉ／Ｏパッド２２としては、入力用インタフェース
としてのパッド、出力用インタフェースとしてのパッ
ド、さらには入出力兼用インタフェースとしてのパッド
などがあり、以下ではこれらを総称して使用している。

【０００４】Ｉ／Ｏパッド２２は、チップ１２上に形成
された静電破壊防止用のアンプ２６と、外部とのコンタ
クトをとるコンタクト部（接点部）２８とで構成され
る。複数のＩ／Ｏパッド２２の中には、回路素子部１４
の機能を検査したりするためのテスト用パッド２４と、
それに対応した回路素子部１４にはテスト制御用ブロッ
ク（テスト制御回路）３０，メモリ制御用ブロック（メ
モリ制御回路）３２およびこのメモリ制御用ブロック３
２からのデータを記憶するメモリブロック（この例では
フラッシュメモリ）３４が集積化されている。

【０００５】そして、テスト制御用ブロック３０に対し
ては、一対のデータ入出力として使用される一対のテス
ト用パッド２４Ｔが設けられ、またメモリ制御ブロック
３２にも一対のデータ入出力として使用される一対のテ
スト用パッド２４Ｍが設けられている。

【０００６】半導体ウエハー上に形成された多数のＩＣ
チップに対して、良品、不良品を判別するため、半導体
ウエハーをダイシングする前に、このテスト用パッド２
４を使用して各種のテストが行われる。さらに特殊なＩ
Ｄコードなどをメモリブロック３４に書き込むような処
理も行っている。

【０００７】

【発明が解決しようとする課題】ところで、音楽、映
画、ゲームなどのコンテンツデータを再生する機器など
に組み込まれる半導体装置（ＩＣチップ）には、正規コ
ンテンツの不正利用やハードウエアの不正解析、不正な
作成を防御するために、上述したメモリブロック３４に
セキュリティプログラムや、ユニークなＩＤコードなど
のデータを格納する場合が増えている。

【０００８】ところがこのように半導体チップ内にセキ
ュリティデータを埋め込んでも、不正行為者（いわゆる
海賊業者）はハードウエアを解体したり、上述したテス
ト用パッド２４を使用してメモリブロック３４の内容を
解析して、格納されたセキュリティデータなどを読み出
すような不正行為を行っているのが現状である。

【０００９】これに対し正規のハードメーカや半導体メ
ーカなどは不正解析行為の検出策として、電源電圧の異
常や、不正読み出しクロックなどを検出したとき、内部
回路をロックしてしまう仕組みを組み込んだり、専用の
メタル層でチップ表面をマスクして、外部から解析でき
ないような対タンパー策を講じている。

【００１０】しかしながら、これらの対タンパー策は適
応時こそ有効で、これによって海賊業者の不正コピー活
動は一時的には低下するものの、ある一定の解析期間を
経ると再び不正コピーが横行してしまう。更に別の対タ
ンパー策が講じられることによって、しばらく対タンパ
ー策が有効となるが、いずれまた不正コピーされてしま
うといったことの繰り返しで、いわゆるいたちごっこ状
態になっているのが現状である。つまり、不正コピー、
不正使用に対する有効、確実な防御手段とはなっていな
い。

【００１１】そこで、この発明はこのような従来の課題
を解決したものであって、ＩＣチップとしてダイシング
された後は、このＩＣチップの内部解析を不可能にして
不正コピーや不正使用されないようにした半導体装置を
提案するものである。

【００１２】

【課題を解決するための手段】上述した課題を解決する
ため、この発明に係る半導体装置では、ＩＣチップから
なる半導体装置であって、ＩＣチップの外周部には入出
力データ用のパッド部が設けられ、このパッド部はＩＣ
チップ内部に設けられた回路素子部との間のデータ授受
を行うパッドと、テスト用パッドとで構成され、このテ
スト用パッドは、上記ＩＣチップ生成用の半導体ウエハ
ーをダイシングする前の隣接ＩＣチップに対する検査用
パッドとして使用されるようになされたことを特徴とす
る。

【００１３】この発明では、半導体チップに設けられた
テスト用パッドを、ＩＣチップ生成用の半導体ウエハー
をダイシングする前の隣接ＩＣチップに対する検査用パ
ッドとして使用する。自らのテスト用パッドとしてでは
なく、隣接ＩＣチップに対するテスト用パッドとして設
ける。したがって半導体ウエハーをダイシングする前
は、隣接するＩＣチップに設けられたテスト用パッドを
使用して、自らを検査することになる。また、このテス
ト用パッドを使用してセキュリティーデータなどを自身
のメモリブロックに書き込む。

【００１４】半導体ウエハーをダイシングした後は、自
身に対するテスト用パッドを持たないために、回路素子
部をテスト信号によって検査したり、セキュリティーデ
ータを解析することができない。したがって半導体装置
であるこのＩＣチップの解析が不可能になる。これによ
って不正コピーや不正使用などからこの半導体装置を確
実に防御できる。

【００１５】

【発明の実施の形態】続いてこの発明に係る半導体装置
の一実施の形態を説明する。この発明では、ＬＳＩなど
のＩＣチップ内に組み込まれたセキュリティー回路や、
データの流れなどを半導体ウエハーの製造時にはテスト
できるが、実装され市場に出回ってからはその解析を不
可能にするものである。

【００１６】また、セキュリティーに関するＩＤデータ
を半導体製造時には書き込めるが、市場ではＩＤデータ
の書き込みや書き換えを不可能にするものである。その
ための構成を以下に説明する。

【００１７】図１はＬＳＩのウエハー製造工程（前工
程）完成時のウエハー状態の例を示したものである。６
〜１２インチ径で数百ミクロンオーダー厚の薄い、例え
ばシリコンウエハー１６上に多数のＩＣチップ（半導体
装置）１０が規則的に作り込まれている。この状態のま
まＬＳＩテスターにて１個１個のＩＣチップをテストし
て良品、不良品を選別する。

【００１８】この後、図２に示すように各チップ縦横の
エッジライン（スクライブライン）１８に沿って切れ目
を入れて個々のチップに切り離すダイシング作業を行
い、不良品は破棄され、良品のみがパッケージ工程など
の後工程へと送られる。

【００１９】図３はダイシングされる前の半導体ウエハ
ー１６内の一部を拡大したものである。全く同じＩＣチ
ップ１０が規則正しく配列して作りこまれている。図３
において、トランジスタやゲート、フリップフロップな
どの論理回路素子を集積化した半導体チップ１０におけ
る回路素子部１４の周囲は、数百ミクロン程度の幅を有
する枠状のパッド部（斜線図示）２０となされている。

【００２０】ＩＣチップ１０間の境界はスクライブライ
ン１８であり、半導体ウエハー１６をダイシングすると
きにはこのスクライブライン１８に沿ってカットされ
る。ダイシング前は全てのＩＣチップ１０が繋がってい
る。

【００２１】したがってダイシングした後のＩＣチップ
１０単体は図４のような構造となる。ここで、回路素子
部１４の周囲に形成されたこのパッド部２０にあって、
説明の都合上、左右のパッド部を２０Ａａ，２０Ａｂと
し、上下のパッド部を２０Ａｃ，２０Ａｄとする。

【００２２】なお、半導体ウエハー状態でＩＣチップ１
０をテストするときは、このパッド部２０にＬＳＩテス
ターのプローブ針を直接あてて電気的な接続を行いなが
ら、データの供給および取り出しを行う。また、ＩＣチ
ップ１０を基体にパッケージングするときは、ＩＣチッ
プ１０を基体にマウントした後で、パッド部２０と基体
側に設けられたリード端子や半田ボールなどとの間を、
金線ワイヤーやタブ配線などの接続材料を使用してボン
ディングする。その後シーリングして周知の例えばＦＰ
（Flat Package）タイプの半導体装置となる。

【００２３】図５は、隣接するＩＣチップ１０Ａ，１０
Ｂ間の特にパッド部２０（２０Ａ，２０Ｂ）の詳細を示
すもので、パッド部２０Ａ，２０Ｂのそれぞれには従来
と同様に多数のＩ／Ｏパッド２２（２２Ａ，２２Ｂ）と
数個のテスト用パッド２４（２４Ａ，２４Ｂ）が設けら
れる。ここに、この発明ではこのテスト用パッド２４
を、ＩＣチップ生成用の半導体ウエハー１６をダイシン
グする前の隣接ＩＣチップに対する検査用パッドとして
使用する。自らのテスト用パッドとしてではなく、隣接
ＩＣチップに対するテスト用パッドとして設ける。

【００２４】このことを図５を参照してさらに詳細に説
明する。図５の実施の形態では、右側のＩＣチップ１０
Ｂのパッド部２０Ｂに、左側のＩＣチップ１０Ａに対す
るテスト用パッド２４Ｂが設けられている。

【００２５】そのため、まずパッド部２０Ｂの中に、通
常のＩ／Ｏパッド２２Ｂの他に、テスト用パッド２４Ｂ
（２４Ｂｍ，２４Ｂｔ）が設けられる。この例では、従
来例と同様に４つのＩ／Ｏパッドでテスト用パッド２４
Ｂを構成した場合である。テスト用パッド２４Ｂは何れ
も自身のＩＣチップ１０Ｂに対する入力専用のパッドと
して構成され、それぞれコンタクト部２８と静電破壊防
止用のアンプ２６が設けられている。

【００２６】また、このテスト用パッド２４Ｂが、この
例では左側に隣接するＩＣチップ１０Ａと電気的に接続
できるようにするため、隣接するＩ／Ｏパッド２４Ｂの
間に、この例では帯状をなす４つの配線領域３６ｂが設
けられ、ここに配線層４０ｂが形成される。配線層４０
ｂはパッド部２０や回路素子部１４の内部回路形成と同
時に形成される。ＩＣチップ１０Ｂ内ではアンプ２６と
配線層４０ｂとが接続され、配線層４０ｂの末端はスク
ライブライン１８まで到達している。

【００２７】一方、ＩＣチップ１０Ｂのパッド部２０Ｂ
のテスト用パッド２４Ｂが形成された部分に対応した領
域に位置する、隣接するＩＣチップ１０Ａのパッド部２
０Ａには、通常のＩ／Ｏパッド２２Ａが形成される。そ
して、配線領域３６ｂに対向する部分は同様な配線領域
３６ａとなされ、ここに配線層４０ａが設けられる。こ
の４本の配線層４０ａは回路素子部１４内に設けられた
この例ではテスト制御用ブロック３０と、メモリ制御用
ブロック３２に対するデータ入力線として使用される。

【００２８】ＩＣチップ１０Ａ側に形成された配線層４
０ａは、内部回路素子部１４の動作の安定性を確保する
ためにプルアップ若しくはプルダウンされる。この例で
は抵抗器４２を介してプルアップされた例を示す。抵抗
器４２は回路素子部１４に置いても、パッド部２０の配
線領域３６ａ，３６ｂに置いてもどちらでもよい。

【００２９】両ＩＣチップ１０Ａ，１０Ｂの隣接するパ
ッド部２０Ａ，２０Ｂの配線領域３６ａ，３６ｂに設け
られた配線層４０ａ，４０ｂは互いにスクライブライン
１８を介して接続される。つまり、ダイシングする前は
配線層４０ａ，４０ｂは互いに接続された状態にある。

【００３０】したがって半導体ウエハー１６をダイシン
グした後のＩＣチップ１０単体では図６のようになる。
この実施の形態では左右に位置するパッド部２０Ａａ，
２０Ａｂのうち、左側に位置するパッド部２０Ａｂに配
線層４０ｂを含めたテスト用パッド２４が設けられ、右
側に位置するパッド部２０Ａａには配線層４０ａのみが
設けられることになる。テスト用パッド２４の形成位置
は上下のパッド部２０Ａｃ，２０Ａｄであってもよい。

【００３１】このように隣接するＩＣチップのテスト用
としてテスト用パッド２４が、それぞれのＩＣチップに
設けられて半導体ウエハー１６が構成される。

【００３２】さて、このように構成された半導体装置１
０の使用例を以下に説明する。まず、図５のように半導
体ウエハー１６をダイシングする前に、ＩＣチップ１０
Ａに対するテスト回路として機能する４つのテスト用パ
ッド２４Ｂを使用し、これにプローブ針を当てて、ＩＣ
チップ１０Ａを様々なテストモードに設定することがで
きる。入力する信号によって、ＩＣチップ１０Ａを色々
な態様に設定して、このＩＣチップ１０Ａが良品であ
か、不良品であるかの選別を行う。

【００３３】その後スクライブライン１８に沿ってＩＣ
チップ１０Ａと１０Ｂとが切り離される。したがってダ
イシングされてからではパッド部２０を用いてＩＣチッ
プ１０Ａのテストを行うのは不可能になる。可能であっ
たとしても、ＩＣチップ１０Ａにはテスト用パッドが存
在しないので、このテスト用バッドを使用してテストモ
ードを実行することができない。これは配線層４０ａに
プローブ針を当てるのが極めて困難であるからである。
当然、メモリブロック３４内に書き込まれているセキュ
リティ用のＩＤデータの読み出しも不可能なるか、また
は極めて困難になる。

【００３４】次に、ＩＣチップ１０Ａ内のメモリ制御用
ブロック３２に対しては、同様に半導体ウエハーをダイ
シングする前に、ＩＣチップ１０Ｂに設けられたテスト
用パッド２４Ｂｍを使って制御する。つまりＩＣチップ
１０Ａ内のメモリブロック（不揮発性メモリ）３４の特
定のエリアに対して２つのテスト用パッド２４Ｂｔを使
用してデータを書き込み、これをテスト用制御ブロック
３０に与える信号で所期の動作をするかどうか確認す
る。

【００３５】またセキュリティシステムで重要な個別の
ＩＤコードなどをこのテスト用パッド２４ｔを使って書
き込む。この書き込み処理はウエハーテスト工程で行
う。この時点であればこのテスト用パッド２４Ｂｔを制
御してどんなＩＤコードでも書き込むことができる。し
かし、半導体ウエハー１６をダイシングしてしまってか
らでは永遠に書き込みができなくなる。ダイシングによ
ってＩＣチップ１０Ａと１０Ｂが切り離され、配線層４
０ａと４０ｂとがスクライブライン１８で切断されてし
まうからである。

【００３６】これによってメモリブロック３４の特定エ
リアへのデータ書き込みは不可能になり、またプルアッ
プ抵抗器４２によって、配線層４０ａがプルアップされ
てしまうので、データの読み出しもできなくなる。こう
して市場に出てからはセキュリティー内容の解析、デー
タの読み出し、ＩＤコードの書き換え等の不正行為がで
きなくなる。

【００３７】上述した配線層４０ａの幅やピッチは、１
μｍ以下と極めて細いことから、上述したようにダイシ
ングされて切断された後の配線層４０ａを用いて、ここ
にプローブ針を当てて測定することは不可能である。ま
た、他のＩ／Ｏパッドを使用してもテスト制御用ブロッ
ク３０やメモリ制御用ブロック３２とは全く接続されて
いないので、これらにデータを供給したり、これらより
データを読み出すことは不可能に近い。これで、このＩ
Ｃチップである半導体装置１０の安全性が確実となる。

【００３８】図７はこの発明の他の実施の形態を示すも
ので、この例ではパッド部２０に設けられる配線領域を
省いた場合である。この場合には、テスト用パッド２４
として使用される領域内を通過して配線層を形成するこ
とができる。こうすることで、多数のＩ／Ｏパッドを備
えることができるようなる。

【００３９】隣接チップ用のテスト用パッドをＩ／Ｏパ
ッドエリアではなく回路素子部１４の内部に配置するこ
ともでき、この場合にはパッド数のオーバーヘッドなし
にパッド部を構成できるから、多ピン化への悪影響を防
止できる。また、たとえ当該ＩＣチップが不良品であっ
てもデザインルールの緩いＩ／Ｏパッドエリアが不良で
ある確率は極めて低いので、不良チップのエリア・リソ
ースも良品テストのために有効活用できることになる。

【００４０】なお、図１のように半導体ウエハーの端部
に位置するＩＣチップには上述したテスト用パッドを追
加できないことも考えられるが、この場合には隣接する
ＩＣチップでのテスト用パッドの形成位置を上下のパッ
ド部などに移し替えるなどの工夫をすればよい。

【００４１】

【発明の効果】以上説明したようにこの発明では、ＩＣ
チップ生成用の半導体ウエハーをダイシングする前の隣
接ＩＣチップに対する検査用パッドとして使用されるテ
スト用パッドを、パッド部に設けたものである。つま
り、自身のテスト用としてではなく隣接するＩＣチップ
のテスト用として使用するパッドを設けたものである。

【００４２】したがってこの発明によれば、少なくとも
以下のような特徴を有する。 （１）ＬＳＩなどの半導体装置の製造時には通常通りの
テストが行えるが、市場に出てからの不正な回路解析な
どは実質不可能になり、海賊行為を確実に防止すること
ができる。 （２）この特徴を達成するためには、レイアウト設計上
でパッド部の構成として僅かな工夫をするだけで済むの
で、製造時には特に新たな製造工程が追加されるような
ことはない。したがって製造コストが嵩むようなことも
ない。 （３）個別にメモリブロックなどにＩＤコードを書き込
むような場合にも、内蔵メモリセルとしては通常のメモ
リが使えるので、コストアップに繋がる特殊なＩＣチッ
プを使用する必要がなくなる。

【００４３】したがってこの発明は、ＬＳＩやＶＬＳＩ
などの半導体装置の不正コピーや不正使用を確実に防止
できる特徴を有する。

【図面の簡単な説明】

【図１】この発明に係る半導体装置を製造する半導体ウ
エハーを示す平面図である。

【図２】半導体ウエハーのダイシング状態を示す説明図
である。

【図３】ダイシングされる前のこの発明を適用した一実
施の形態を示すＩＣチップの一部拡大図である。

【図４】ダイシング後のＩＣチップの拡大図である。

【図５】ＩＣチップに設けられたパッド部の拡大図（ダ
イシング前）である。

【図６】ＩＣチップに設けられたパッド部の拡大図（ダ
イシング後）である。

【図７】この発明に係る半導体装置の他の実施の形態を
示すＩＣチップの要部拡大図である。

【図８】ＩＣチップの説明図である。

【図９】このＩＣチップのパッド部の構造を示す一部の
平面図である。

【符号の説明】

１０・・・半導体装置（ＩＣチップ）、１４・・・内部
回路素子部、１６・・・半導体ウエハー、２０・・・パ
ッド部、２２・・・Ｉ／Ｏパッド、２４・・・テスト用
パッド、３６ａ，３６ｂ・・・配線領域、４０ａ，４０
ｂ・・・配線層、３０・・・テスト制御用ブロック、３
２・・・・メモリ制御用ブロック、３４・・・メモリブ
ロック、４２・・・プルアップ抵抗器

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA00 AK01 AK11 AL00 4M106 AA01 AB07 AC02 AC05 AD02 BA01 CA16 CA26 DA20 5F038 BE05 BH13 CA13 DF04 DF10 DT03 DT04 DT15 EZ19 EZ20 9A001 BB05 HH34 JJ48 KK37 KK54 LL03

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＩＣチップからなる半導体装置であっ
   て、 ＩＣチップの外周部には入出力データ用のパッド部が設
   けられ、 このパッド部はＩＣチップ内部に設けられた回路素子部
   との間のデータ授受を行うパッドと、テスト用パッドと
   で構成され、 このテスト用パッドは、上記ＩＣチップ生成用の半導体
   ウエハーをダイシングする前の隣接ＩＣチップに対する
   検査用パッドとして使用されるようになされたことを特
   徴とする半導体装置。
2. 【請求項２】 上記テスト用パッドは、上記隣接ＩＣチ
   ップ内に配置されたテスト制御用ブロック回路に対する
   データ入力用パッドであることを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】 上記テスト用パッドは、上記隣接ＩＣチ
   ップ内に配置されたメモリ制御用ブロック回路に対する
   データ入力用パッドであることを特徴とする請求項１記
   載の半導体装置。
4. 【請求項４】 上記テスト用パッドには、上記隣接ＩＣ
   チップの内部回路素子に対してデータ供給を行う回路部
   が設けられたことを特徴とする請求項１記載の半導体装
   置。
5. 【請求項５】 上記回路部は、静電破壊防止用のアンプ
   であることを特徴とする請求項４記載の半導体装置。
6. 【請求項６】 半導体ウエハーがダイシングされる前
   は、上記隣接ＩＣチップの内部回路素子と上記テスト用
   パッドとが配線層によって接続されていることを特徴と
   する請求項１記載の半導体装置。
7. 【請求項７】 上記配線層は、ダイシングラインを跨ぐ
   ように上記パッド部に形成されたことを特徴とする請求
   項６記載の半導体装置。
8. 【請求項８】 上記配線層は、プルアップ又はプルダウ
   ンされたことを特徴とする請求項６記載の半導体装置。