KR100663738B1

KR100663738B1 - 동시 다중 데이터 섹터 프로그래밍 및 다른 지정 블럭들에대한 물리적 블럭 특성들의 저장기능을 갖는 플래시이이피롬 시스템

Info

Publication number: KR100663738B1
Application number: KR1020027010577A
Authority: KR
Inventors: 케빈 엠. 콘레이; 죤 에스. 만간; 제프리 지. 크레이그
Original assignee: 쌘디스크 코포레이션
Priority date: 2000-02-17
Filing date: 2001-02-13
Publication date: 2007-01-02
Also published as: US6760255B2; US6426893B1; US20030206441A1; WO2001061703A2; US7646666B2; US8503240B2; US20080192546A1; US7362613B2; US20020154543A1; US20090175082A1; US20090175080A1; US8223547B2; US20070133284A1; WO2001061703A3; US20100067298A1; US7532511B2; AU2001238404A1; US20100049910A1; US7184306B2; HK1058563A1

Abstract

비-휘발성 메모리 시스템은 함께 소거가능한 메모리 셀들의 최소 유니트로서 블럭들에 배열된 플로팅 게이트 메모리 셀들로 형성된다. 시스템은 개별적으로 또는 다양한 협력적인 조합으로 구현된다. 한가지 특징은 유저 데이터가 저장되는 수많은 셀 블럭들의 특성의 개개 블럭에의 저장이다. 엑세스되는 유저 데이터 블럭들에 대한 특성은, 컨트롤러에 의한 메모리 세스템의 연산중에, 엑세스 및 갱신을 쉽게 하기 위해 랜덤 엑세스 메모리에 저장된다. 또 다른 특징에 따라, 유저 데이터의 다수 섹터들은 섹터로부터 다수 메모리 블럭들로 데이터의 조각을 스트리밍함으로써 동시에 저장된다. 스트림의 데이터 바이트들은 배드 컬럼과 같은 메모리에서의 결함 위치를 회피하도록 시프트된다. 에러 보정 코드들은 데이터의 다수 섹터들에 대해 단일 발생 회로에 의해 스트리밍 데이터로부터 발생된다. 데이터 스트림은 메모리 블럭들간의 마모를 균등히하기 위해서 변환된다. 다수의 메모리 집적 회로 칩을 갖는 메모리 시스템에 대해 또 다른 특징은 각 칩들의 용량과, 블럭을 엑세스할 때 메모리 컨트롤러가 엑세스엑세스내의 유저 데이터 블럭들의 할당된 인접 로직 어드레스 범위를 포함하는 단일 시스템 레코드를 제공하여, 서로 다른 용량을 갖는 메모리 칩들을 지닌 메모리 시스템의 제조를 더 용이하게 한다. 일반 형태의 메모리 시스템은 호스트 시스템에 제거가능하게 연결되는 카드이지만 호스트 시스템에 내장되는 메모리로 구현될 수 있다. 메모리 셀들은 셀 당 데이터의 1개 비트 이상을 저장하기 위해서 다수 상태로 연산된다.

Description

동시 다중 데이터 섹터 프로그래밍 및 다른 지정 블럭들에 대한 물리적 블럭 특성들의 저장기능을 갖는 플래시 이이피롬 시스템{FLASH EEPROM SYSTEM WITH SIMULTANEOUS MULTIPLE DATA SECTOR PROGRAMMING AND STORAGE OF PHYSICAL BLOCK CHARACTERISTICS IN OTHER DESIGNATED BLOCKS}

본 발명은 반도체 메모리 시스템, 상세하게는 비-휘발성 메모리 시스템에 관한 것이며, 플래시 전기 소거식 프로그램 가능한 롬(EEPROMs)의 활용을 갖는다.

플래시 EEPROM 시스템들은 다양하게 응용되며, 특히 호스트 시스템과 탈거 가능하게 연결되는 내장 카드에 패키지될 때에 그러하다. 현재 상업적 메모리 카드 포맷들은 개인용 컴퓨터 메모리 카드 국제 연합(PCMCIA), 컴팩플래시(CF), 멀티미디어카드(MMC), 및 시큐어 디지털(SD)의 포맷을 포함한다. 이러한 카드들중 1개 공급업자는 본 출원의 양수인인 샌디스크 코포레이션(SanDisk Corporation)이다. 그러한 카드들이 사용되는 호스트 시스템들은 개인용 컴퓨터, 노트북 컴퓨터, 휴대용 컴퓨팅 장치, 카메라, 오디오 재생 장치 등을 포함한다. 플래시 EEPROM 시스템들은 또한 호스트 시스템에 내장되는 대량 기억장치로서 활용된다.

그러한 비-휘발성 메모리 시스템들은 플로팅-게이트 메모리 셀의 어레이와 시스템 컨트롤러를 포함한다. 그 컨트롤러는 호스트 컴퓨터와의 통신 및 유저 데이 타를 저장 및 회수하도록 메모리 셀 어레이의 연산을 처리한다. 메모리 셀들은 동시에 소거가능한 최소형 셀들의 그룹인 셀들의 블럭으로 그룹지워진다. 데이터를 1개 이상의 셀 블럭들에 기록하기 이전에, 그러한 셀 블럭들이 소거된다. 유저 데이터는 통상 호스트와 섹터의 메모리 어레이간에 전달된다. 유저 데이터의 섹터는 처리하기에 편리한 양, 바람직하게는 메모리 블럭의 용량보다 적은, 표준 디스크 드라이브 섹터 사이즈, 512바이트이다. 한가지 상업적 아키텍처에서, 메모리 시스템 블럭은 유저 데이터와 오버헤드 데이터를 더한 1개 섹터를 저장하기 위한 사이즈로되며, 그 오버헤드 데이터는 블럭에 저장된 유저 데이터에 대한 에러 보정 코드(ECC), 블럭 용도의 히스토리(history), 결함 및 메모리 셀 블럭의 다른 물리적 정보를 포함한다. 이러한 유형의 비-휘발성 메모리 시스템의 다양한 실시예들은 샌디스크 코포레이션에 양도된 하기 미국 특허와 계류중인 미국 출원들에 기술되어 있으며, 그 각각은 본문에 그대로 본문 참조로 채용되어 있다; 특허 제 5,172,338 호, 제 5,602,987 호, 제 5,315,541 호, 제 5,2000,959 호, 제 5,270,979 호, 제 5,428,621 호, 제 5,663,901 호, 제 5,532,962 호, 제 5,430,859 호 및 제 5,712,180 호, 그리고 1997년 8월 7일 제출된 특허출원 제 08/910,947 호 및 1999년 6월 30일 제출된 09/343,328 호. 또 다른 유형의 비-휘발성 메모리 시스템은 유저 데이터의 다중 섹터들을 저장하는 대량 메모리 셀 블럭 사이즈를 활용한다.

메모리 셀 어레이의 한가지 아키텍처는 서브-어레이 또는 다른 셀 유니트내에 있으며 공통 소거 게이트를 공유하는 메모리 셀들중 1 또는 2개 열(row)로 블럭을 편리하게 형성한다. 샌디스크 코포레이션의 미국 특허 제 5,677,872 호와 제 5,712,179 호는 본문에 그대로 채용되며, 이러한 아키텍처의 예들을 제시한다. 비록 2개의 프로그래밍된 임계 레벨들만을 규정함으로써 각각의 플로팅 게이트에 1 비트의 데이터를 저장하는 것이 현재 가장 공통적이지만, 경향은 2 이상의 플로팅-게이트 트랜지스터 임계 범위를 설정함으로써 각각의 셀에 1 이상의 데이터 비트를 저장하는 것이다. 플로팅 게이트 당 2개 데이터 비트(4개의 임계 레벨 범위 또는 상태)를 저장하는 메모리 시스템이 현재 이용가능하며, 셀 당 3 비트(8개 임계 레벨 범위 또는 상태)와 셀 당 4 비트(16개 임계 레벨 범위)가 미래 시스템용으로 고려되고 있다. 물론, 데이터의 섹터를 저장하는데 요구되는 메모리 셀의 수는 각각의 셀에 저장되는 비트의 수가 증가함에 따라 감소한다. 이러한 경향은, 셀 구조 및 일반적인 세미컨덕터 처리의 개선으로부터 야기되는 어레이의 스케일링과 결합되어, 셀 열(row)의 세그먼트된 부분에 메모리 셀 블럭을 형성하는 것을 가능하게 한다. 그 블럭 구조는 샌디스크 코포레이션 미국 특허 제 5,930,167 호에 기술된 것처럼, 2개 상태(셀 당 1개 데이터 비트), 또는 4개 상태(셀 당 2개 데이터 비트)와 같은 몇가지 다수 상태로 각각의 메모리 셀의 연산 선택을 가능하도록 또한 형성될 수 있으며, 이는 본문에 그대로 참조에 의해 채용되어 있다.

플로팅-게이트 메모리 셀로 데이터의 프로그래밍은 상당량의 시간을 소비하므로, 열에 있는 수많은 메모리 셀들은 통상 동시에 프로그래밍된다. 그러나, 이러한 병렬성의 증가는 증가된 전력 소모와 인접한 셀들 전하의 잠재적 혼란 또는 셀들간의 상호작용을 초래한다. 샌디스크 코포레이션의 미국 특허 제 5,890,192 호는, 본문에 그대로 채용되어, 서로 다른 연산 메모리 셀 유니트(서브-어레이)에 위 치된 셀들의 서로 다른 블럭들에 데이터의 다수 청크(chunk)들을 동시에 프로그래밍함으로써 이러한 효과들을 최소화시키는 시스템을 기술한다.

발명의 요약

상기된 시스템들을 포함하여, 고상 메모리 시스템에 개선점들을 제공하는 본 발명의 몇가지 다른 태양들이 있다. 주요 태양들이 다음 문단에 일반적이며 간략하게 요약되어 있는, 본 발명의 각각의 태양들은 개별적으로 또는 다양한 조합으로 구현될 것이다.

다중 유저 데이터 섹터들은 데이터를 다중 섹터들중 하나에서 동시에 어레이로 스트리밍하여 데이터의 조각들이 각각의 다중 데이터 섹터들에 축적될 때 까지 메모리 얼이의 서로 다른 유니트들 또는 서브-어레이들에 위치된 다수의 메모리 블럭들로 프로그래밍되며, 그후 데이터의 조각들이 메모리의 서로 다른 유니트에 있는 각각의 블럭들에 동시에 그리고 개별적으로 저장된다. 이는 부작용 없이 병행하여 프로그래밍될 수 있는 메모리 셀들의 수를 증가시킨다.

에러 보정 코드(ECC), 또는 다른 유형의 중복 코드(redundancy code)는 컨트롤러에 의해 스트리밍 유저 데이터로부터 프로그래밍중에 발생되며 그 발생으로부터 유저 데이터처럼 동일 메모리 블럭에 기록된다. 중복 코드는 그후 데이터의 섹터가 메모리 블럭에서 판독될 때 컨트롤러에 의해 평가된다. 단일 중복 코드 발생 회로가 활용되며, 비록 스트리밍 데이터가 다중 섹터들의 데이터 조각들간에 교번되더라도, 개개의 저장 엘리먼트를 동시에 프로그래밍되는 각각의 유저 데이터 섹터들에 제공함으로써, 발생의 중간 결과들이 각각의 섹터에 임시적으로 저장된다.

개별 블럭의 조건, 특성, 상태 등의 오버헤드 데이터가 이러한 목적을 위해 어레이로 제공되는 다른 블럭에 함께 저장된다. 각각의 오버헤드 데이터 레코드는 블럭이 몇번 프로그래밍 및 소거되었었는지, 블럭을 프로그래밍 및/또는 소거하기 위해 사용되는 전압 레벨, 그 블럭이 결함이 있거나 또는 없는지, 그리고 만일 그러하다면, 대용의 양호한 블럭 등의 지시를 포함한다. 그룹의 블럭들은 그러한 레코드들을 저장하는데 소요된다. 다수의 그러한 레코드들은 각각의 이러한 오버헤드 블럭들에 저장된다. 프로그래밍, 판독 또는 소거중 1개 또는 모두를 수행하도록 특정 유저 데이터 블럭에 엑세스할 때, 그러한 유저 데이터 블럭에 대한 오버헤드 레코드가 우선 판독되고 그 정보는 블럭을 엑세스하는데 사용된다. 그 블럭외에 블럭의 오버헤드 데이터를 저장함으로써, 종종 오버헤드 데이터를 재기록한다면, 유저 데이터가 블럭에 재기록되는 각각의 시간이 회피된다. 블럭이 유저 데이터를 판독 또는 기록하기 위해 엑세스될 때, 블럭 오버헤드 데이터를 엑세스 및 판독하는데 필요한 시간량을 또한 감소시킨다. 게다가, 1개의 ECC, 또는 다른 중복 코드는 이러한 방식으로 저장되는 오버헤드 레코드들의 다수를 발생시키는데 필요하다.

레코드의 오버헤드 블럭들이 캐시형 방식으로 수많은 활성 오버헤드 블럭에 의해 교체되는 시간동안 엑세스되지 않았다면, 수많은 오버헤드 블럭들로부터의 레코드들은 사용의 편리를 위해 컨트롤러에 의해 그 랜덤-액세서 메모리의 가용 부분으로 판독될 수 있다. 전달되어야 하는 데어터가 초기 주소 및 넘버(number)가 메모리 컨트롤러에 의해 호스트 시스템으로부터 수신될 때, 엑세스되는 제 1 메모리 블럭의 논리적 어드레스는 그 블럭에 대한 오버헤드 레코드를 엑세스하기 위해서 계산되지만 그후에 오버헤드 레코드들은 각각의 그들 주소의 계산없이도 엑세스된다. 이는 수많은 블럭들을 엑세스하는 속도를 증가시킨다. 메모리의 결함 정보, 이를 테면 제조 공정중에 발견된 결함들은 이러한 목적을 위해 소요되는 개별적에 블럭에 또한 저장되며 컨트롤러에 의해 불완전한 메모리 회로 칩들이 결함들을 무시히기 보다는 메모리 시스템에 포함되도록 컨트롤러에 의해 사용될 것이다. 이는 단일 결함 레코드가 수많은 블럭들에 영향을 끼칠 때 특히 이점이다. 그러한 결함은 수많은 블럭들에 의해 공유되는 배드 컬럼(bad column)이다. 수많은 배드 컬럼 포인터(bad column pointer; BCPs)들은 이러한 오버헤드 데이터에 부분적으로 또는 전체적으로 소요되는 1개 이상의 섹터들에 테이블로서 함께 저장될 것이다. 이것이 수행될 때, 데이터의 개별 바이트의 섹터내에서 상대적인 물리적 위치와 BCP 테이블의 비교가, 데이터 바이트가 배드 컬럼에 따라 적어도 1개 메모리 셀로 향하게 됨을 가리킬 때 메모리에 기록되는 스트리밍 유저 데이터의 물리적 위치가 시프트된다. 그 역은 판독중에 수행되어, 기록중에 스킵되었던 메모리 셀로부터 판독된 데이터 비트들은 배드 컬럼 때문에 무시된다.

플래시 EEPROM 셀들은 그 특성상 셀들이 소거 및 재프로그래밍(reprogramming) 될 수 있는 수많은 횟수로 인하여 제한된 수명을 가지므로, 몇번의 재기록에 의해 메모리 블럭에 초래될 수 있는 다양한 메모리 블럭들에 대한 마모를 균등하게 하는 1가지 이상의 작동 특성을 포함시키는 것이 일반적으로 신중하다. 그러한 기술은 디지털 데이터와, 그 디지털 데이터를 나타내는데 명시되는 메모리 상태간의 일치를 때때로 변경시킨다. 본 메모리 시스템에서 이것 을 달성하기 위해서, 데이터의 개별 섹터들의 초기 바이트의 최초 비트 또는 수 비트들은, 본문에서 플래그 바이트로서 명명되어, 그러한 일치을 지시하는데 사용된다. 이들 비트는 유저 데이터를 기록시 명시되며, 모든 데이터에 뒤따르는 초기 비트들은 그 값에 따라서 스트리밍 데이터가 메모리 어레이로 전달될 때 작동중에 변환된다. 데이터 섹터를 판독시, 이들 초기 비트(들)가 판독되고 데이터가 계속하여 메모리에서 판독됨에 따라 섹터에 저장된 모든 차후 데이터를 그들의 원래 값들로 변환시키는데 사용된다.

메모리 시스템이 다중 메모리 셀 어레이로 형성될 때, 이를 테면 그러한 어레이를 각각 포함하는 2개 이상의 집적 회로 칩을 사용함으로써, 시스템의 제조와 사용은 시스템에 있는 각각의 메모리 어레이들에 대한 정보를 축적시키고, 그후 그 정보를 약간 편리한 위치, 이를 테면 하나의 메모리 어레이들중 하나의 블럭에 있는 단일 레코드로 저장시킴으로써 간략화된다. 이는 서로 다른 사이즈 및/또는 단일 시스템으로의 연산 특성을 갖는 메모리 어레이들을 더 쉽게 결합시킬 수 있다. 그러한 레코드는 모든 어레이들의 블럭들의 논리적 블럭 어드레스들의 연속체를 시스템에 설정하는 방식으로 각각의 메모리 칩들에서 가용 유저 데이터의 블럭들의 넘버를 병합시킨다. 메모리의 위치가 판독 또는 기록 연산을 위해 액스세될 때, 메모리 컨트롤러는 논리적 블럭 어드레스를 메모리 어레이들중의 하나인 블럭의 물리적 어드레스로 변환시키는 프로세스에서 병합된 레코드에 엑세스한다.

그러한 병합 레코드는 각각의 메모리 어레이로부터 정보를 판독하며, 그 정보를 단일 레코드로 병합시키고, 그후 그 레코드를 메모리 어레이들중 하나의 지정 된 블럭으로 기록하는 컨트롤러에 의하여 제조중에 자동적으로 발생 및 저장될 수 있다. 현재, 메모리 컨트롤러는, 1개 이상의 메모리 셀 어레이 칩들이 컨트롤러와 연결된다면, 개개의 집적 회로 칩상에 일반적으로 제공된다. 지속적인 프로세싱 기술 개선의 견지에서, 메모리 어레이는 또한 컨트롤러 칩상에 포함될 수 있음이 고려된다. 메모리의 양이 특정 시스템에 대해 불충분할 때, 다른 메모리 어레이(들)를 포함하는 1개 이상의 부가 회로 칩들이 활용된다. 2개 이상의 물리적 개개의 어레이들이 시스템에 포함될 때, 병합 레코드의 발생은 다중 어레이간의 블럭들을 어드레스하기 위한 컨트롤러의 연산을 단순화시킨다.

시스템을 형성하는데 사용된 다양한 메모리 어레이 회로 칩들의 다른 특성, 이를 테면 최적의 전압 범위, 타이밍, 사용되는 펄스의 수, 전압 펌프의 특성, 오버헤드 블럭의 위치 등이 부작용없이 변동될 수 있다. 이러한 연산 특성은 마이크로-컨트롤러에 의한 엑세스를 위해 단일 시스템 파일의 테이블로 만들어질 수 있으며, 또는, 더 편리하게, 마이크로-컨트롤러가 데이터를 판독 또는 기록하기 위해 그 칩에 엑세스하기 이전에 개개의 메모리 어리에 칩으로부터 필요한 그러한 특성에 우선 엑세스하도록 연산될 수 있다. 어느 경우에나, 이는 메모리 시스템이 그 성능의 저하없이 서로 다른 특성을 갖는 메모리 칩으로 형성되게 한다. 비-휘발성 메모리 시스템의 제조는 시스템의 모든 메모리 어레이 칩들이 동일하도록 선택될 필요가 없으므로 간략화된다.

본 발명의 부가적인 태양, 특징 및 이점들은 하기 특정 실시예의 설명에 포함되며, 이 설명은 첨부 도면들과 함께 이해되어야 한다.

도 1은 본 발명의 다양한 태양들이 구현된 예시적인 비-휘발성 메모리 시스템의 블럭 개요도이다;

도 2는 도 1 시스템의, 관련 로직 및 버퍼를 지닌, 메모리 셀 어레이 유니트들중 하나의 상세 개요도이다;

도 3A 및 3B는 도 1 시스템의 개개의 메모리 셀들의 4개 상태와 2개 상태 연산을 각각 도시한다;

도 4는 도 1 시스템의 메모리 블럭들중 하나에 저장된 데이터의 내용 및 구조의 예이다;

도 5는 도 1 메모리 시스템내에서 동시에 데이터의 다중 섹터들을 프로그래밍하는 중의 스트리밍 데이터 전달을 도시한다.

도 6A는 다중-섹터 스트리밍 데이터가 메모리 셀 어레이로 전달된다면, 배드 컬럼 포인터(BCPs)를 활용하고 에러 보정 코드(ECC) 또는 다른 데이터 중복 코드를 발생시키는 도 1 시스템의 회로의 개요 블럭도이다;

도 6B는 도 6A의 ECC 발생 블럭의 개요도이다;

도 6C는 도 6A의 BCP 프로세싱 블럭의 개요도이다;

도 7은 다중 섹터로부터의 데이터가 메모리 셀 어레이로 전달되는 방식을 도시한다;

도 8은 블럭 오버헤드 데이터 레코드의 예시적인 데이터 구조를 도시한다;

도 9는 양호한 메모리 셀 블럭에 대한 도 8의 오버헤드 데이터 레코드의 예 를 나타낸다;

도 10은 결함있는 메모리 셀 블럭에 대한 도 8의 오버헤드 데이터 레코드의 예를 나타낸다;

도 11은 도 1 시스템의 메모리 셀 어레이의 결함있는 레코드들, 즉 배드 컬럼의 위치를 저장하는 예비 블럭의 예시적인 데이터 구조를 도시한다;

도 12는 도 1의 메모리 어레이를 메모리 셀들의 유니트 및 블럭들로의 물리적 파티셔닝과, 메모리 셀들에 저장됨을 명시하는 데이터의 예를 나타낸다;

도 13은 도 1 시스템의 다중 메모리 집적 회로 칩들의 특성의 병합 레코드를 형성하는 방법을 개략적으로 도시한다;

도 14는 도 13에 도시된 방식으로 형성된 병합 레코드의 예를 나타낸다;

도 15는 도 4의 데이터 섹터의 플래그 바이트의 비트 필드의 예를 도시한다;

도 16은 데이터를 메모리에 기록중에 도 15의 플래그 바이트의 비트 필드의 발생과 사용을 개략적으로 나타낸다; 및

도 17은 메모리로부터 데이터의 판독중에 도 15의 플래그 바이트의 비트 필드의 사용을 개략적으로 나타낸다.

도 1은 본 발명에 적절한 비-휘발성 메모리 시스템의 주요 구성요소의 도면이다. 컨트롤러(11)는 라인(13)을 거쳐 호스트 시스템과 통신한다. 상기 컨트롤러(11)는, 하나의 집적 회로 칩을 차지하는 것으로 도시되어, 라인(15)을 거쳐 1개 이상의 비-휘발성 메모리 셀 어레이, 도시된 3개의 어레이(17, 19 및 21), 1개 이상의 개개의 집적 회로 칩에 형성된 각각의 어레이로 통신한다. 도시된 컨트롤러는 플래시 EEPROM 어레이(도시된 예)가 없거나 또는 메모리 셀 어레이를 지닌 단일 집적 회로 칩에 일반적으로 포함된다. 비록 메모리 셀 어레이가 컨트롤러 회로 칩에 포함되더라도, 메모리 어레이 및 관련 회로를 각각 포함하는 부가적인 1개 이상의 칩들이 시스템에 포함될 것이다.

유저 데이터는 컨트롤러(11)와 다중 메모리 어레이(17, 19 및 21)간에 라인(15)을 거쳐 전달된다. 메모리 어레이들은 개별적으로 컨트롤러에 의해 어드레스된다. 특히, 상기 라인(15)내의 데이터 버스는 1바이트 폭일 수 있다. 도 1에 도시된 메모리 시스템은 호스트 시스템의 부분으로서 내장되거나, 카드, 이를 테면 이미 언급된 다음의 표준 카드들중 하나의 카드로 패키징될 수 있다. 카드에 관해서, 라인(13)은 호스트 시스템내의 상보 소켓과 결합시키기 위해 카드상의 외부 터미널에서 종결한다. 1개의 컨트롤러 칩과 다중 메모리 셀 칩의 사용이 일반적이지만, 물론, 그 회로들을 결합시킴으로써 그러한 시스템에 대해 보다 적은 개개 칩들을 사용하는 것이 추세이다. 도시된 메모리 셀의 하나의 예시적인 용량은 256Mbits이므로, 64메가바이트의 데이터 용량을 갖는 비-휘발성 메모리 시스템을 형성하기 위해서, 2개의 그러한 메모리 칩과 컨트롤러 칩을 더하는 것을 필요로한다. 단일 소용량 메모리 칩의 사용은 보다 적은 용량의 메모리 시스템을 이루어, 8메가바이트가 거래 견본이다. 역으로, 보다 높은의 비트 저장 밀도를 지니는 메모리 칩의 사용 및/또는 시스템에 더 많은 메모리 어레이 칩의 사용은 보다 높은 용량의 메모리가 되게 한다. 1.3기가바이트 및 그 이상가는 그러한 메모리 시스템이 가능하다.

상기 컨트롤러(11)는 컨트롤러 인터페이스 로직(25)을 통하여 내부 메모리로 연결된 마이크로-프로세서 또는 아미크로-컨트롤러(23)를 포함하며 외부 구성요소들과 인터페이스한다. 프로그램 메모리(27)는 마이크로-컨트롤러(23)에 의해 엑세스되는 펌웨어와 소프트웨어를 포함하여 연결된 메모리 어레이(들)로부터 데이터를 판독하고 그 데이터를 상기 호스트로 전달하며, 데이터를 상기 호스트로부터 메모리 칩(들)으로 기록하고, 다수의 다른 모니터링과 컨트롤링 기능을 수행하도록 메모리 시스템 연산을 제어한다. 상기 메모리(27)는 휘발성 재-프로그래밍 가능한 랜덤-엑세스-메모리, 재-프로그래밍 가능하지 않는 비-휘발성 메모리(ROM), 1회 프로그래밍 가능한 메모리(OTP) 또는 재-프로그래밍 가능한 플래시 EEPROM 시스템일 수 있다. 만일 상기 메모리(27)가 재-프로그래밍 가능하다면, 상기 컨트롤러는 호스트 시스템이 메모리를 프로그램하도록 구성될 수 있다. 램덤-엑세스-메모리(RAM)(29)는, 다른 데이터간에, 판독 및 기록 연산중에 엑세스되는 비-휘발성 메모리로부터 판독된 테이블로부터 데이터를 저장하는데 사용된다.

로직 회로(31)는 호스트 통신 라인(13)과 인터페이스하며, 또 다른 로직 회로(33)는 라인(15)을 통하여 메모리 어레이(들)와 인터페이스한다. 또 다른 메모리(35)는 호스트 시스템과 비-휘발성 메모리간에 전달되는 유저 데이터를 임시적으로 저장시키는 버퍼로서 사용된다. 컨트롤러의 메모리들은 일반적으로 휘발성인데, 왜냐하면 효율적인 컨트롤러 엑세스를 위해 요구되는 빠른 엑세스와 다른 특성을 지닌 메모리들은 그러한 특성을 가지며, 물리적으로 단일 메모리로 결합되기 때문이다. 전용 회로(36)는 상기 메모리로 전달되는 스트리밍 유저 데이터를 엑세 스하고 유효 유저 데이터를 배드 컬럼의 메모리 셀에 기록하는 것을 회피하기 위해서 더미 바이트(dumy byte)를 데이터 스트림에 삽입시킨다. 전용 프로세싱 회로(37)는 상기 유저 데이터를 기초로 ECC, 또는 다른 유형의 중복 코드를 발생시키기 위해 컨트롤러와 플래시 인터페이스(25와 33)간에 전달되는 스트리밍 유저 데이터를 또한 엑세스한다. 유저 데이터가 비-휘발성 메모리로 전달될 때, 발생된 ECC는 상기 유저 데이터에 부가되고 동시에 유저 데이터처럼 동일 섹터의 부분으로서 비-휘발성 메모리의 동일한 물리적 블럭에 기록된다. 상기 회로(36과 37)들은 도 6A-C를 참조하여 하기에 더 기술된다.

비-휘발성 메모리 칩(17)은 라인(15)을 통하여 컨트롤러와 인터페이스하기 위한 로직 회로(39)를 포함한다. 메모리 칩의 부가적인 구성요소들은 설명을 간략하게 하기 위해 도시도어 있지 않다. 상기 로직 회로(39)의 목적은 개개의 버스와 제어 라인에 신호를 발생시키기 위한 것이다. 다양한 제어 신호들은 라인(41)에 제공되며 메모리 어레이 회로로의 전원 공급 장치(43)는 상기 인터페이스(39)에 의해 제어된다. 데이터 버스(45)는 비-휘발성 메모리로 프로그래밍되거나 또는 메모리로부터 판독되는 유저 데이터를 전달하고, 어드레스 버스(47)는 유저 데이터를 판독, 유저 데이터를 기록 또는 메모리 셀로부터 블럭들을 소거시키기 위해 엑세스되는 메모리 부분의 어드레스를 전달한다.

단일 비-휘발성 메모리 칩의 플로팅 게이트 메모리 셀 어레이는 자체적으로 어드레싱, 디코딩, 판독 등을 하기 위해 지지 회로의 자체 세트를 각각 구비하는 다수의 유니트로 분할된다. 이러한 예에서, 8개의 그러한 어레이 유니트(0-7)들은, 참조 번호 51-58로 매김되어, 도시되어 있다. 물리적으로, 실시예처럼, 단일 칩상의 메모리 어레이는 4분면으로 분할되어, 각각의 4분면은 부분적으로 함께 연결되며 공통 워드 라인 디코딩 회로(y-디코드), 이를 테면 메모리 셀 유니트 4(55)와 5(56)사이의 y-디코더(61)를 공유하는 2개의 유니트를 포함한다. 이러한 메모리 아키텍처는 미국 특허 제 5,890,192 호에 도시된 4개 유니트(4분면들) 대신에 8개 유니트가 있는 것을 제외하고, 전술한 상기 특허에 기술된 아키텍처와 유사한다.

각각의 어레이 유니트는 비트 라인 디코더(x-디코드), 이를 테면 유저 데이터가 판독되는 것을 통하여 상기 어레이 유니트 5(56)에 연결된 x-디코더(63)를 구비한다. 도 2는 어드레스 버스(47)상의 어드레스들에 응답하는 어레이 유니트 5와 그 디코더(61과 63)의 확대도이다. 상기 디코더(63)에 연결된 것은 데이터를 판독하기 위해 감지 증폭기들을 포함하는 회로(65), 프로그래밍되는 데이터를 저장하기 위한 레지스터, 프로그래밍중에 상기 유니트 5의 어드레스된 셀들이 소정의 상태로 프로그래밍되었는지를 결정하기 위해서 그리고 판독중에 판독된 셀들의 상태를 결정하기 위해서 사용되는 비교기들, 및 이러한 기능들을 수행하는 제어 로직이다. 2개의 레지스터(67과 69)들은 판독(67에서 69로) 및 프로그래밍(69에서 67로)중에 레지스터들간에 유저 데이터의 병렬 전달을 위해 연결된다. 유저 데이터는 데이터 버스(45)와 레지스터(69)로부터, 한번에 한개 바이트씩, 기록중에 그리고 다른 방향에서는 판독중에 전달된다. 각각의 다른 7개 어레이 유니트들은 유사하게 연결된다.

도 2를 상세하게 참조하면, 예시적인 메모리 셀 어레이의 부분은 일반적으로 어레이 유니트 5에 관하여 기술되어 있다. 셀들의 각 열은 상기 디코더(61)를 통하여 인접한 어레이 유니트 4의 부합하는 워드 라인에 연결되는 자체의 전도성 워드 라인(WL)을 구비한다. 예를 들면, 각각의 플로팅 게이트 메모리 셀(71-75 및 77-81)의 각각의 2개 부분 열(70과 76)은 그 자체의 각 워드 라인(83과 85)을 구비한다. 워드 라인은 단일 열에서 각 셀들의 게이트에 연결되며, 상기 연결된 게이트는 스플릿 채널형의 구조를 갖는 메모리 셀의 셀렉트 게이트이다. 대신에 다른 메모리 셀 구조들이 사용될 수 있으며, 각각은 저장된 전하 레벨이 셀 상태의 척도에 따라 적어도 하나의 전기적 플로팅 게이트를 구비한다. 전도성 소거 라인은 메모리 셀의 격열사이에 제공되며, 상기 라인(87)은 각각의 메모리 셀의 각각의 열(70과 76)을 소거하도록 연결된다. 교번 구조는 플로팅 게이트를 개개의 소거 게이트로 소거시키기 보다는 오히려 셀 소스 확산(diffusion)과 같이 기판의 영역으로 소거시킨다. 비트 라인(BL)들은 워드 라인에 직각 방향으로, 어레이 셀들의 각 행(column)사이에 1 비트 라인을 연장하며, 디코더(63)로 연결된다. 각 비트 라인은 비트 라인 어느 일측상의 각각의 셀들의 행의 소스 및 드레인 확산(diffusion)으로 연결된다. 적절한 메모리 어레이의 상세한 예들은 상기 배경 기술부분에 나열된 미국 특허에 기술되어 있지만 다른 현존하는 그리고 제안된 구조들이 본 발명의 실시예에 대안으로서 사용될 수 있다.

플로팅 게이트 마다 2비트의 데이터를 저장하기 위해서 4개의 규정된 임계 전압 상태로 각각의 플로팅 게이트를 연산할 때, 셀들의 블럭은, 기술되는 어레이 예에서, 소거 게이트를 둘러싸는 각 쌍의 열들, 이를 테면 소거 게이트(87)의 어느 일측상의 어레이 유니트 5(도 2)의 열(70과 76)들로 형성된다. 이는 도 3A에 더 일반적으로 도시되어 있으며, 열(70과 76)들로 형성된 블럭은 호스트로부터의 데이터와 그 데이터에 대한 오버헤드 정보를 더한 섹터의 값을 포함한다. 매우 상세한 예에 있어서, 개개의 블럭들은 도 4에 도시된 것처럼 512 바이트 섹터의 데이터, 그 데이타에 대한 오버헤드 정보를 저장하고 일부 예비 바이트를 제공하기 위해서 528 바이트이 용량을 갖도록 사이즈되어 있다. 각각의 플로팅 게이트가 도 3A에 도시된 경우처럼, 2 비트의 데이터를 저장할 수 있을 때, 각 블럭은 264개 플로팅 게이트, 또는 각 블럭의 2개 열에 132개 플로팅 게이트를 포함한다. 만일 메모리 셀 구조가 소스와 드레인 확산 사이에 형성된 셀 마다 1개의 플로팅 게이트를 구비한다면, 132개 셀들이 한개 유니트의 각 열에 포함된다. 그러나 만일 셀들이 각각 2개 플로팅 게이트를 구비한다면, 66개 셀들만이 각 열에 필요하다.

만일, 플로팅 게이트 마다 2 비트의 데이터를 저장하기 보다, 단지 1 비트가 플로팅 게이트 마다 저장된다면, 각각의 연산가능한 블럭에 대해 2배수의 셀들이 필요하다. 이는 효과적으로 도 3B에 도시된 방식으로 각 열의 길이를 2배로 함으로써 달성될 수 있다. 상기 열(70과 76)들은 유니트 5와 쌍을 이루는 인접한 유니트 4의 각각의 열(70'과 76')를 포함하도록 연장된다. 유니트 4의 열(70')의 워드 라인은 디코더(61)를 통하여 유니트 5의 열(70)의 워드 라인으로 연결되고, 열(76)의 워드 라인은 유니트 5의 열(76')로 연결된다. 주어진 열의 워드 라인이 어드레스될 때, 인접한 유니트 4와 5에서, 워드 라인의 구성요소들이 함께 어드레스된다. 열(70과 76)의 공통 소거 게이트는 열(70, 70', 76 및 76')의 셀의 확장 블럭으로 형성된 모든 셀들이 함께 소거되도록 하기 위해서 디코더(61)를 통하여 열(70'과 76')에 대한 공통 소거 게이트에 연결된다. 따라서, 단지 2개 임계 상태를 갖는 메모리 어레이 플로팅 게이트를 연산할 때, 기술되는 어레이의 8개 유니트는 인접쌍의 유니트(0-1, 2-3, 4-5 및 6-7)로 각각 형성되는 4개의 연산 4분면으로 감소된다. 이는, 기준 임계 레벨의 적절한 설정이 각각의 유니트 회로(65)에서 프로그램-검증 및 판독을 위해 또한 설정될 때, 제조업자에 의해 설정된 명령에 따라, 도 1의 메모리 어레이가 2개 또는 4개 상태로 연산되게 한다.

도 3B에 도시된 2가지 상태 구성의 대안으로서, 단일 블럭은 단일 유니트내에 있는 열들, 이를 테면 서로 인접한 4개 열들로 형성된다.

데이터는 컨트롤러 버퍼 메모리(35)(도 1)와 어레이 메모리 셀의 어드레스된 블럭간에 조각으로 바람직하게 전달된다. 특정 예에서, 각각의 조각(chunk)은 66 바이트의 데이터를 포함한다. 데이터의 조각은 병렬로 한번에 어드레드된 블럭의 셀들로 프로그래밍된다. 4개 상태로 연산할 때, 데이터의 조각(91-94)은 블럭의 1개 열에 저장되며(도 3A), 데이터의 조각(97-100)은 그 블럭의 셀의 제 2 열에 저장된다. 상기 메모리가 2가지 상태로 연산될 때, 개개의 데티어의 조각(91'-94')은 셀의 연장된 열들중 하나에 저장되며(도 3B), 조각(97'-100')은 2개의 인접한 유니트간을 연장시키는 셀들의 확장된 블럭의 다른 열에 저장된다.

버퍼 메모리(35)와, 메모리 어레이들중 하나 사이에서 병렬로 유저 데이터의 조각을 전달하기 보다는, 수 비트 데이터를 병렬로, 특정 예에서 1 바이트를 전달하기 위해서, 라인(15)내에 데이터 버스가 설계되었다. 이는 필요한 라인(15)의 수 를 감소시키며, 더 중요한것은, 시스템에서 각각의 메모리 어레이 칩들상에 포함될 필요가 있는 유저 데이터 패드의 수를 감소시킨다. 1 바이트가 한번에 전달된다면, 각 조각에 대해 66회의 그러한 전달이 필요하다. 만일 어레이 유니트 5내의 블럭이 어드레스된다면, 이러한 바이트 폭의 유저 데이터 전달은 버퍼 메모리(35)와, 인터페이스 회로(33와 39)를 통하여, 메모리 셀 어레이 마스터 레지스터(69)사이를 연장시키며, 또는 다른 유니트내의 블럭이 어드레스된다면, 또 다른 유니트와 관련된 또 다른 어레이 마스터 레지스터와 연장시킨다.

프로그래밍중에, 호스트 시스템으로부터 수신된 유저 데이터 섹터의 바이트들은 데이터의 조각이 축적되었고, 그후 그 조각이 슬레이브 레지스터(이를 테면 어레이 유니트 5에 대해 레지스터(67))로 병렬로 전달될 때 까지 한번에 하나씩 메모리 어레이 마스터 레지스터로 연속적으로 전달된다. 상기 조각이 마스터 레지스터에서 그리고 슬레이브 레지스터로 전달됨에 따라, 상기 섹터의 다음 조각의 바이트들이 마스터 레지스터로 전달된다. 조각들이 병렬로, 한번에 하나씩 슬레이브 레지스터로부터 프로그래밍 및 검증 회로(어레이 유니트 5에 대해 회로(65))로 전달되며, 관련 어레이 유니트의 어드레스된 블럭의 다중 메모리 셀들이 그들 각각의 타겟 임계 레벨로 프로그래밍되게 한다. 마스터 레지스터로 1개 조각의 로딩은 프로그래밍 및 검증 회로에 의해 슬레이브 레지스터로부터 데이터의 이전 조각의 프로그래밍을 바람직하게 오버랩한다.

판독중에, 프로세스는 어레이 유니트들중 하나로부터 그 판독 회로(어레이 유니트 5에 대한 회로(65))로 한번에 하나씩 판독되는 데이터의 조각을 대표하는 역전된, 메모리 셀 임계값이며, 저장된 값은 데이터 비트로 전환된다. 데이터의 연속 조각들이 한번에 하나씩 어레이 유니트에 대한 슬레이브 레지스터로, 그 후에 병렬로 마스터 레지스터로 전달되며, 그후 호스트 시스템으로의 전달을 위해 한번에 1개 바이트씩 라인(15)을 거쳐 컨트롤러의 데이터 버퍼(35)로 전달된다. 조각이 마스터 레지스터에서 그리고 컨트롤러로 전달됨에 따라, 데이터의 새로운 조각이 판독 회로로부터 슬레이브 레지스터로 전달된다.

또 다른 전달을 개시하기 이전에 1개 섹터의 데이터의 조각의 전달을 완료하기 보다도, 상기 버퍼 메모리(35)와 어레이 유니트(0-7)의 서로 다른 것 사이에 다중 섹터들의 조각을 교번적으로 전달하는것이 바람직하다. 이는 도 5에 도시되어 있는데, 4개 섹터로부터의 데이터가 공통 데이터 스트림(101)으로 전달된다. 메모리 어레이 유니트(A, B, C 및 D)들은 도 1 시스템의 4개 어레이 유니트(0-7)이다. 데이터의 조각(A0+, B0+, C0+ 및 D0+)들은 데이터 스트림(101)의 4개의 각 데이터 섹터(103, 105, 107 및 109)로부터 버퍼 메모리(35)에서 4개의 서로 다른 메모리 유니트(A-D)로 전달되는 것이 도시되어 있다. 상기 메모리 시스템은, 물론, 더 적거나 더 많은 데이터 섹터들을 함께 동수의 메모리 셀 유니트로 전달하도록 다르세 설계될 수 있다. 도시를 간략화하기 위해서, 각각의 섹터는 단지 4개의 조각(예를들면, 섹터(103)에 대한 조각(A0, A1, A2 및 A3))을 포함하는 것으로 도 5에 도시되어 있는데, 도 1의 시스템은 각 섹터에 대해 8개의 데이터의 조각들을 전달하도록 하기에 설명되었다. 그 연산의 원리는 동일하다.

도 5에 도시된 것처럼, 데이터 스트림(101)은, 라인(15)의 데이터 버스로 전 달되어, 버러핑된 데이터 섹터(103)의 제 1 조각(A0), 다음으로 섹터(105)의 제 1 조각(B0), 그후 섹터(107)의 제 1 조각(C0), 그리고 섹터(109)의 제 1 조각(D0)의 연속 바이트로 형성된다. 이러한 조각들은 처음에 데이터가 병렬로 슬레이브 레지스터들에 기록, 전달되고 그리고 병렬로 4개 메모리 셀 유니트(A-D)의 각각의 블럭(111, 113, 115 및 117)으로 기록되는 각각의 유니트의 마스터 레지스터에 저장된다. 모든 조각(A0, B0, C0 및 D0)들은 동시에 각각의 메모리 유니트(A-D)로, 다음으로 조각(A1, B1, C1 및 D1) 등으로 프로그래밍된다. 데이터의 조각들이 기록되는 블럭들은 어드레스된 블럭의 워드 라인상에 인가되는 동일 전압을 갖거나 공통 워드 라인(19)을 공유한다. 데이터의 초기 조각들이 레지스터들을 통하여 전달되어 유니트들로 프로그래밍될 때, 4개 데이터 섹터들중 다음 조각(A1, B1, C1 및 D1)들이 유니트의 레지스터들로 전달된다. 이는, 각각 4개의 버퍼링된 데이터 섹터들의 모든 조각들이 메모리 유니트(A-D)로 프로그래밍될 때 까지, 각각의 데이터 섹터(103, 105, 107 및 109) 등으로부터 또 다른 조각에 의해 데이터 스트림(101)으로 뒤를 잇는다.

이러한 프로그래밍 기술은 유저 데이터의 다수의 조각들이 단일 칩상의 메모리의 서로 다른 유니트로, 또는 이와 달리, 2개 이상의 메모리 칩들간의 서로 다른 유니트로 동시에 프로그래밍된다는 이점을 갖는다. 이는 데이터의 다중 섹터들을 1개 유니트의 공통 블럭으로 동시에 프로그래밍하는 것이 바람직하데, 왜냐하면 프로그래밍되는 셀들은 도 5의 기술에 의해 물리적으로 그리고 전기적으로 서로 분리되어 있기 때문이다. 이러한 분리는 변경되지 않아야 한는 플로팅 게이트상의 전하 를 교란시키는 사건을 감소시킨다. 그것은 또한 칩에 대한 전원 공급 요건을 분산시킨다. 도 5의 기술은 연속적으로 위치되는 메모리 셀로 형성된 메모리 블럭과 연산하여, 증가된 전원 요건을 교란 및 가짐없이 다중 세그먼트들을 동시에 프로그래밍 하기 위해서 다중 메모리 유니트들간의 세그먼트에 있는 메모리 블럭들을 규정하는 것이 또한 바람직하다.

도 5의 기술은 다중 데이터 섹터들 모두, 그 예에서 4개가, 플래시 메모리로 조각의 데이터 전달이 개시되기 이전에, 컨트롤러 버퍼(35)로 완전히 기록된다는 가정으로 기술되었다. 그러나, 이러한 전달이 더 일찍 개시될 수 있어 만일 4개의 데이터 섹터 모두가 동시에 버퍼 메모리(35)로 기록된다면, 이는 상기 컨트롤러(11)와 호스트 시스템간에 더 높은 데이터 전송율로 수행될 수 있다. 이와 달리, 몇몇 부가적인 병행주의는 4개 데이터 섹터(103, 105, 107 및 109)들을 버퍼 메모리(35)로 시간 시프트 방식으로 로딩시킴으로써, 이를 테면 상기 데이터의 조각(A0)이 기록된 이후 판독되는 상기 섹터(105)로부터 상기 조각(B0)의 데이터를 데이터 섹터(107과 109)를 통하여 라인을 따라 데이터 스트림(101) 등으로 로딩 시킴으로써 포함될 수 있다. 상기 데이터 섹터들은 그후 그러한 데이터의 1개 조각을 로드하는데 필요한 시간 시프트 방식으로 버퍼(35)에 로딩된다. 상기 스트림(101)내에서 데이터 조각들의 발생부는 각 데이터 섹터의 제 1 조각이 상기 버퍼(35)로 로딩되는 것을 대기한다.

도 6A는 도 1 메모리 시스템의 컨트롤러(11) 부분으로서 프로그래밍 및 판독중에 인터페이스(25와 33)간에 스트림으로 전달되는 유저 데이터의 경로에 포함되 는 회로의 블럭도이다. 이러한 회로들은 도 5에 관하여 기술된 방법을 수행하는데 관여하며, 프로그래밍되는 데이터로부터의 ECC(ECC 발생부(37))를 데이터 스트림으로 발생 및 삽입시키고 유저 데이터를 배드 컬럼(BCP 프로세싱부(36))내에 있는 메모리 셀에 기록하는 것을 회피하도록 BCPs를 사용한다. 상기 마이크로-컨트롤러(23)는 소정의 순서로 한번에 1바이트씩 버퍼 메모리(109)로 어드레스한다. 그 순서는 플래시 메모리내에서 바이트 어드레스가 배드 컬럼을 포함함을 지시하는 라인(108)의 신호에 응답하는 회로(104와 106)에 의해 변경된다. 멀티플렉서(121)는 라인(123)의 제어 신호에 응답하여 데이터의 바이트를 섹터(A, B, C 또는 D)중 하나로부터 동시에 또 다른 멀티플렉서(125)의 입력으로서 제공하도록 연산한다. 데이터의 조각들은 도 5에 관하여 상술된 방식으로 버퍼 메모리에 저장된 데이터 섹터들로부터 바람직하게 판독된다. 제어 신호(123)는 데이터 바이트들의 조각의 값이 상기 버퍼(35)로부터 판독되었던 각각의 시간에 상기 멀티플렉서(121)가 1개 데이터 섹터로부터 다음 섹터로 순차적으로 스위칭하게 한다.

유저 데이터 바이트의 스트림은 멀티플렉서(121)의 출력에서 멀티플렉서(125)의 입력으로서 제공된다. 상기 멀티플렉서(125)는 통상 그 데이터 스트림을 라인(114)으로부터 그 출력을 통하여 또 다른 멀티플렉서(112)의 입력으로 패스한다. 예외적인 것은 섹터의 모든 유저 데이터 바이트가 상기 버퍼(35)에서 패스되었을 때, 그 때 유저 데이터의 섹터에 대한 ECC 코드를 포함하는 최종 바이트가 라인(116)을 통하여 유저 데이터의 말단에 부가된다는 것이다. 멀티플렉서(125)의 출력은 유저 데이터의 바이트 폭 스트림과 비-휘발성 메모리의 물리적 블럭에 기록하기 위한 상기 데이터의 오버헤드 정보를 제공한다.

유저 데이터의 스트림은 통상 한번에 1바이트씩 멀티플렉서(112)를 통하여 플래시 메모리로 패스된다. 이것의 예외적인 것은 라인(108)의 BCP 히트 신호가 활성일 때, 유저 데이터의 바이트가 배드 컬럼을 포함하는 플래시 메모리의 위치로 향하게 됨을 지시한다는 것이다. 그 경우에, 상기 버퍼(35)에 인가되는 어드레스는 마이크로-컨트롤러(23)에 의해 증분되지 않지만 대신에 레지스터(10)에 포함되는 필 바이트(fill byte)가 유저 데이터의 유주얼 바이트(usual byte) 대신에 데이터 스트림에 삽입된다. 상기 버퍼(35)로부터 유저 데이터의 다음 바이트는 BCP 히트 신호가 불활성일 때 다음 신호 사이클때까지 딜레이된다. 상기 레지스터(110)내에서 상기 필 바이트의 비트들은 마이크로-컨트롤러(23)에 의해 기록될 수 있다. 상기 멀티플렉서(112)의 출력은 배드 컬럼의 영향을 회피하기 위해서 가능한 필 바이트들 뿐만 아니라 유저 데이터의 바이트 폭 스트림과 비-휘발성 메모리의 물리적 블럭들에 기록되는 상기 데이터의 오버헤드 정보를 제공한다. 기술되고 있는 메모리 시스템은 도 6A의 회로 없이, 또는 BCP 프로세싱부(36)와 ECC 발생부(37) 모두가 아닌 어는 하나로 연산할 수 있지만, 도시된 것처럼 두가지 모두를 포함하는 것이 바람직하다.

도 6B를 참조하면, 도 6A ECC 발생부(37)의 부가적인 상세 사항이 제시되어 있다. 비록 데이터의 4개 섹터가 이와 달리 바이트 폭 데이터 스트림으로 멀티플렉서(112)의 출력으로부터 단일 ECC 발생기 회로(127)로 전달되지만, 상기 ECC 발생 기(37)는 각 데이터 섹터에 대해 개별적으로 ECC를 발생시키고 발생된 코드 저장을 위해 비-휘발성 메모리 어레이로 전달된 마지막 조각에서 각 섹터 데이터의 말단으로 첨부시킬 수 있다. 이는 한번에 상기 메모리 어레이로 전달되는 각각의 4개 데이터 섹터들에 대해 개개 레지스터(133, 134, 135 및 136)의 사용에 의해 수행된다. 결과적인 발생은 디-멀티플렉서(131)에 의해 이들 레지스터들중 하나에 또는 다른 효과적인 스위칭 로직에 저장된다. 유사하게, 상기 레지스터들중 적절한 레지스터의 콘텐츠는 멀티플렉서(139)를 통하여 입력으로서 ECC 발생 회로(127)로 연결된다. 데이터의 각 바이트가 상기 버퍼(35)로부터 ECC 발생 회로(127)로 입력된 이후, 그 회로는 데이터의 새로운 바이트에 따라 상기 레지스터(133-135)의 각각에 저장되는 각각의 데이터 섹터(A, B, C 또는 D)에 대해 ECC 발생부의 중간 결과를 사용하여, 동일 레지스터에 다시 저장되는 새로운 중간 결과를 발생시킨다. 상기 레지스터들의 이러한 사용은 그들의 입력 디-멀티플렉서(131)와 출력 멀티플렉서(139)에 의해 제어되며, 이는 라인(123)의 제어 신호에 의해 데이터 선택 멀티플렉서(121)와 동시에 레지스터들간에 순차적으로 스텝하게 된다. 표준 ECC 알고리즘, 이를 테면 리드 솔로몬 코드(Reed-Solomon code)가 상기 발생 회로(127)에 의해 구현된다.

필 바이트들이 상기 BCP 프로세싱부에 의해 데이터 스트림으로 삽입될 때 상기 ECC 발생기(127)를 중지시키기 위해서, 상기 발생기(127)는 활성인 라인(108)의 BCP 히트 신호와, 상기 멀티플렉서(121)의 출력에서의 데이터가 유효함을 지시하는 라인(116)의 신호의 조합에 의해 금지된다. 로직 회로(138)는 상기 ECC 발생기(127)에 대한 금지 신호를 발생시키기 위해서 상기 신호(108와 116)를 결합시킨다.

상기 ECC 발생기는 저장된 섹터의 데이터의 마지막 바이트를 수신한 이후, 최종적인 결과는 상기 멀티플렉서(121)로부터의 입력을 수신하는 것으로부터 상기 ECC 발생 회로(127)로부터의 결과를 수신하는 것으로 스위칭하기 위해서, 라인(129)의 제어 신호에 응답하여 멀티플렉서(125)를 연산시킴으로써 데이터 스트림의 마지막 조각으로 삽입된다. 상기 ECC는 그후 발생되었던 유저 데이터의 섹터로서 상기 메모리 어레이의 동일 블럭에 저장된다. 4개 섹터들의 데이터 그룹에 대해 ECCs를 데이터 스트림으로 발생 및 삽입시킬 때 마다, 상기 레지스터(133-136)들은 라인(141)의 신호에 의해 리셋된다.

도 6C를 참조하면, 상기 BCP 프로세싱부(36)의 부가적인 상세 사항들이 제시되어 있다. 특정 시간에 프로그래밍되는 각각의 메모리 섹터들에 대한 수많은 배드 컬럼 포인터들(BCPs)은 상기 마이크로-컨트롤러(23)에 의해 상기 플래시 메모리의 예비 블럭(reserved block)으로부터 레지스터(118)로 로딩된다(도 11에 관하여 하기에 후술된다). 4개 BCPs는 상기 스트림(105)(도 5)이 향하는 각각의 메모리 유니트에 저장된다. 즉, 각각의 이러한 4개 유니트들에 대해 4개의 BCPs(0-3) 모두는 상기 예비 블럭으로부터 각각 4개의 레지스터들을 갖는, 레지스터(118)들의 4개 면(plane)(세트)로 마이크로-컨트롤러(23)에 의해 기록되었다. 도 6C에 도시된 레지스터(118)들의 각각의 면들은 서로 다른 유니트에 대한 BCPs(0-3)를 포함한다. 라인(123)의 제어 신호는 데이터의 조각이 현재 데이터의 스트림으로 상기 버퍼(35)로부터 멀티플렉서(121)를 통하여 향하는 유니트에 대한 PCPs를 위하여 이들 레이스터 면들간을 스위칭시킨다. 멀티플렉서(120)는 레지스터 값들중 하나를 비교기(132)의 입력으로 출력하며, 그 출력은 BCP 히트 신호를 포함하는 라인(108)이다. 4개 레지스터(122)들중 하나는 현재 스트림의 데이터가 기록되기 위한 각각의 유니트에 대해 또한 포함된다. 각각의 레지스터(122)들은 멀티플렉서(120)가 그 유니트에 대해 BCP0를 선택하게 하는 카운트를 시작한다. 각각의 시간에 라인(108)의 BCP 히트 신호가 발생하며, 회로(124와 126)는 적절한 레지스터(122)의 BCP 카운트가 1 씩 증가하게 한다.

상기 비교기(132)의 제 2 입력은 레지스터(128과 130)의 콘텐츠로부터 형성된다. 이들 레지스터들은 플래시 메모리 내에서의 저장을 위해 멀티플렉서(121)의 출력에서 데이터의 바이트가 할당되는 조각과 바이트의 저장을 위해 현재의 물리적 메모리 위치를 포함한다. 이들 레지스터들은 마이크로-컨트롤러(23)에 의해 로딩된다. 그 결합된 물리적 메모리 바이트 어드레스는 그후 그 데이터 바이트에 대한 목적 메모리 유니트의 레지스터(18)들로부터 BCPs중 하나의 어드레스와 비교기(132)에 의해 비교된다. 주어진 유니트에 대한 유저 데이터의 제 1 바이트가 상기 멀티플렉서(121)의 출력에서 제공될 때, 레지스터(128과 130)로부터의 그 물리적 메모리 어드레스가 그 유니트에 대한 레지스터(118)들중 하나의 BCP0와 비교된다. 만일 비교가 긍정적이라면, 라인(108)의 BCP 히트 신호가 활성이 된다. 이는 ECC의 현재 유저 데이터의 바이트가 유지되게 하고 상기 레지스터(110)으로부터의 필 바이트가 대신 삽입되게 한다. 상기 필 바이트는 그후 현재의 데이터 바이트 대신에 배드 컬 럼을 포함하는 메모리 셀의 바이트에 기록될 것이다.

BCP 히트 신호는 그 유니트에 대한 레지스터(122)중 하나에 있는 카운트가 멀티플렉서를 스위칭하게 하여 그 메모리 유니트에 대해 다음 BCP1을 선택하게 한다. BCP 프로세서는 그후 물리적 메모리 바이트 위치가 그 유니트에 대해 차례차례로 다음 BCP의 위치와 일치할 때 다시 발생하도록 이러한 프로세스를 준비한다. 정지된 데이터 바이트는, 이러한 다음 물리적 어드레스 비교가 또 다른 BCP 히트가 아님을 추정하여, 다음 사이클중에 기록되며, 이 경우에 상기 데이터 바이트는 여전히 또 다른 사이클중에 정지된다. 이러한 프로세스는 현재 4개 섹터의 데이터로 형성된 데이터 스트림이 플래시 메모리로 전달될 때 까지 지속하며, 그후 상기 프로세스는 데이터의 새로운 섹터들이 기록되는 레지스터(128과 130)에 저장된 서로 다른 위치에 대해 반복하며, 만일 새로운 데이터가 이전보다도 1개 이상의 서로 다른 메모리 유니트로 기록된다면 1개 이상의 레지스터(118)들의 면에 저장된 BCPs를 변경시킨다.

도 4를 다시 참조하면, 데이터 섹터와 ECC를 저장하는 메모리 어레이 블럭의 규격이 제시되어 있다. 부가적인 오버헤드 정보에 따라, 제 1 바이트(145)는 나머지 데이터가 어떻게 기록되는지의 기본 정보를 제공한다. 이는, 예를 들면, 저장된 데이터가 판독되는 상대값 또는 극성을 나타내는 1개 또는 2개 비트를 포함할 수 있다. 이는 그 소거 상태로부터 블럭의 셀들을 프로그래밍된 상태들중 하나로 프로그래밍시킴으로써 초래되는 마모를 균등하게 하기 위해서 블럭간에 그리고 시간간에 변동된다(이는 또한 프로그래밍된 상태중 하나이다). 이는 도 15-17에 관하여 하기에 더 기술된다. 다음 구성요소는, 지금까지 설명되었던, 비-휘발성 메모리 시스템에 저장하기 위해 호스트 시스템에 의해 제공되는 유저 데이터의 1개 섹터인 데이터(147)이다. 구성요소(149)는 상기된 방식으로 프로그래밍중에 유저 데이터(147)로부터 발생된 ECC이다. 개별 블럭에서 셀들의 수는 이 예에서 스페어(spare)로서 8 바이트를 저장할 수 있는, 셀의 그룹(151)으로 선택된다. 이러한 스페어들은 기록 또는 판독될 때 블럭에 말단에 있는 것으로 도 4에 도시되어 있으며, 이는 이러한 스페어들의 일부 또는 모두의 사용을 필요로하는 블럭의 나머지에 결함이 없는 경우이다. 스페어 바이트(151)의 수는 배드 컬럼을 회피하기 위해서 BCP 프로세싱부(36)에 의해 유저 데이터(147)로 삽입되는 필 바이트의 수에 의해 도 4에 도시된 것보다 적을 수 있다. 유저 데이터(147)로 필 바이트의 삽입은 후속 바이트가 1 바이트 정도 딜레이되거나, 또는 도 4의 섹터 데이터 그림에서 우측으로 이동되게 하므로, 상기 데이터 스트림의 말단에서 스페어 바이트(151)의 수를 1 정도 감소시킨다.

도 6A-6C의 BCP 프로세싱 및 ECC 발생 회로는, 또 다른 섹터로부터의 데이터가 판독되기 이전에 데이터의 전체 섹터가 판독되는 것을 제외하고, 데이터의 섹터들이 플래시 메모리로부터 판독되는 역방식으로 연산된다. 상기 ECC 발생 회로(37)는, 데이터를 기록하기 위해 상기된 것과 같은 방식으로, 데이터가 한번에 1 바이트씩 도 6A의 회로를 통하여 플래시 메모리로부터 상기 데이터 버퍼(35)로 패스되는 것처럼 섹터의 유저 데이터로부터 ECC를 계산한다. 계산된 ECC는 그후 섹터의 유저 데이터가 유효한지를 결정하기 위해서 섹터의 부분으로서 저장된 ECC 바이트 와 비교된다. 상기 BCP 프로세싱부는 각각의 바이트가 판독되는 물리적인 메모리 위치와 데이터의 섹터가 저장되는 메모리 유니트에 대한 BCPs를 비교함으로써 필 바이트인 데이터의 판독 스트림에 있는 바이트를 식별한다. 그러한 바이트들은 그후 데이터의 섹터를 버퍼 메모리(35)에 기록하기 이전에 판독 데이터 스트림으로부터 제거된다.

도 7을 참조하면, 도 4-6에 도시된 데이터의 프로그래밍이 요약되어 있다. 점선은 4개의 데이터 섹터(A-D)에 대해 도 1-3의 시스템에 의해 발생된 데이터 스트림(101)에 개재되는 데이터 조각의 순서를 나타내며, 각각의 섹터는 8개 조각으로 전달된다. 이해되는 것처럼, 섹터(A, B, C 및 D)의 제 1 조각들은, 그 순서에 있어서, 데이터 섹터(A, B, C 및 D)의 8번째인 최종 조각들이 포함될 때가지, 다음으로 섹터(A, B, C 및 D)의 제 2 조각들 등이 개재된다. 그후, 상기 프로세스는 데이터의 서로 다른 4개 섹터들에 반복된다.

데이터의 섹터를 따라 블럭에 저장되는 오버헤드 정보는 데이터 자체에 대한 정보로 제한되며 블럭 또는 그 연산에 대한 물리적 오버헤드 정보를 포함하지 않음에 주의한다. 이전의 메모리 시스템들, 특히 유저 데이터의 512 바이트 섹터들을 저장함으로써 디스크 드라이브에 필적하는 시스템들은, 개별 유저 데이터 블럭들로, 블럭에 저장된 데이터로부터 발생된 ECC에 부가하여, 경험 사이클(experience cycle), 셀들의 블럭을 프로그래밍 또는 소거하는데 필요한 펄스 또는 전압의 수, 블랙내에서의 결함, 및 저장 매체에 대한 유사 정보에 관해 블럭의 특성에 대한 정보를 또한 저장한다. 그러나, 본 발명의 부분으로서, 상기 물리적 블럭에 대한 이 러한 유형의 정보가 또 다른 블럭에 저장된다. 특정예로서, 다수 블럭의 그러한 정보를 포함하는 개개의 블럭 오버헤드 레코드들은 그러한 오버헤드 정보에 전용되는 다른 메모리 블럭들에 저장되며 유저 데이터를 포함하지 않는다. 수많은 블럭들, 이를 테면 배드 컬럼의 식별에 영향을 끼치는 메모리 어레이의 그러한 정보는, 그러한 정보에 대해 요구되는 메모리 공간을 최소화시키기 위해서 여전히 다른 메모리 블럭에 저장된다. 어느 경우에 있어서나, 주어진 블럭에 대한 오버헤드 정보는 주어진 블럭을 엑세스하는 프로세스의 부분으로서 이들 다른 블럭들로부터 판독되어 데이터를 블럭으로부터 판독하거나 또는 데이터를 블럭에 프로그래밍한다. 상기 블럭 오버헤드 정보는 일반적으로 유저 데이터를 판독 또는 기록하기 위해서 블럭을 엑세스하기 이전에 컨트롤러에 의해 판독된다.

도 8은 도 4의 포맷으로 단일 메모리 어레이 블럭에 함께 저장되는 몇개의 그러한 블럭 오버헤드 데이터 레코드(151-157)을 도시한다. 즉, 다른 블럭의 다수의 오버헤드 레코드들은 오버헤드 데이터(147)로부터 발생된 플래그 바이트(145)와 ECC 바이트(149)를 포함하는 오버헤드 데이터 섹터의 데이터(147)를 형성한다. 오버헤드 데이터 섹터가 저장되는 블럭은 결함있는 컬럼내에서의 임의의 셀들을 교체하기 위해 셀들의 스페어 바이트(151)를 또한 포함한다. 이러한 오버헤드 데이터의 섹터와 그것이 저장되는 블럭은 동일 특성을 가지며, 유저 데이터 섹터에 대해 상기된 것처럼, 동일한 것을 기록 및 판독한다. 주요 차이점은 데이터(147)의 특성이다. 특정예에서, 각각의 그러한 오버헤드 레코드는 4 바이트의 데이터를 포함하여, 각각 오버헤드 데이터의 규정 섹터로 함께 결합되어 128개 레코드가 된다.

도 9는 양호한 유저 데이터 블럭에 대한 블럭 오버헤드 레코드의 예시적인 콘텐츠를 도시한다. 바이트 0은 유저 데이터 블럭이 양호한 바이트임의 지시를 포함하는 플래그를 포함한다. 바이트 1은 유저 데이터 블럭을 소거하기 위한 전압을 설명하며, 바이트 2는 프로그래밍 전압을 설명한다. 이들 두가지 전압은 소정의 각 소거 및 프로그래밍된 상태에 도달하도록 소거 또는 프로그래밍 펄스들의 수가 증가하는 것을 필요로하는 대상(subject) 유저 데이터 블럭에 응답하여 컨트롤러에 의해 메모리 시스템의 라이프간에 갱신된다. 상기 컨트롤러는 레코드(151)가 오버헤드 데이터를 포함하기 위해 대상 유저 데이터 블럭을 각각 소거 또는 프로그래밍 할 때 이러한 정보를 사용한다. 오버헤드 데이터 레코드의 바이트 3은 대상 유저 데이터 블럭의 사용 범위를 소거 및 프로그래밍되는 각 시간에 갱신되는 익스피리언스 카운트(experience count), 또는 해당 유저 데이터 블럭처럼 소거 및 재프로그래밍 사이클의 동일 횟수를 달성하는 1개 이상의 트랙킹 셀의 특성중 어느 하나로서 지시한다. 그러한 트랙킹 셀들의 사용은, 바람직하게는 유저 데이터를 저장하도록 지정된 각각의 적어도 메모리 어레이의 블럭들과 관련하여, 전술한 미국 특허출원 제 08/910,947 호에 기술되어 있다. 바이트 3의 데이터는 사용 사이클 횟수가 증가함에 따라 또는 트랙킹 셀 변화의 특성에 따라 상당히 주기적으로 재기록된다. 바이트 3의 값은 관련 유저 데이터 블럭이 서비스로부터 회수되어야 할 때를 결정하는데 사용된다. 트랙킹 셀들의 사용은, 익스피리언스 카운트보다도, 오버헤드 섹터 데이터가 각 소거/프로그래밍 사이클이후 보다도 오히려 메모리 어레이의 수명동안의 횟수 만큼 적게, 덜 자주 재기록되는 상당한 이점을 갖는다.

도 10은 그 유효 수명을 초과했거나 또는 달리 컨트롤러에 의해 결함있는 블럭으로 결정되었던 유저 데이터 블럭에 대한 오버헤드 레코드를 도시한다. 플래그 바이트는 상기 블럭이 결함이 있으며 스페어 블럭이 그 공간을 차지하도록 할당되었음을 나타낸다. (개별 데이터 섹터들의 초기에 있었던 플래그 바이트(145)(도 4)와 혼동되지 말아야한다.) 레코드의 다른 3개 바이트들은, 현재의 유저 데이터 블럭 오버헤드 데이터의 부분으로서, 스페어 블럭의 어드레스를 규정짓는다. 그러므로, 그 연산 파라미터(도 9)들을 규정하기 위해 양호한 블럭용으로 사용된 3개 바이트는 결함있는 블럭에 대해 이러한 다른 목적용으로 효율적으로 사용된다. 이는 오버헤드 데이터에 대해 요구되는 바이트의 수를 최소화시킨다. 상기 컨트롤러가 이러한 레코드를 그 유저 데이터 블럭을 엑세스하는 프로세스의 부분으로서 판독할 때, 어드레스된 블럭이 결함있고 도 10의 레코드에 제공된 스페어 블럭의 어드레스가 그후 컨트롤러에 의해 그 스페어 유저 데이터 블럭을 어드레스 및 엑세스하는데 사용됨이 빠르게 결정된다.

블럭들의 이러한 배열은 상기 메모리 어레이용으로 열거된 어드레스 공간을 채우는데 필요한 유저 데이터 블럭들의 수에 부가하여 수많은 스페어 블럭들이 제공됨을 필요로한다. 이러한 블럭들에 대한 오버헤드 레코드들은 그 상태를 플래그 바이트에 있는 스페어 블럭들로서, 그리고 그것들이 양호한지 또는 결함있는 스페어 블럭들인지를 명시한다. 만일 양호한 스페어 블럭이라면, 상기 레코드는 도 9의 레코드처럼 동일 바이트 1-3을 포함한다. 만일 결함있는 예비 블럭이라면, 상기 바이트 1-3은, 결코 사용되지 않기 때문에, 블럭의 오버헤드 정보를 포함할 필요가 없다.

수많은 블럭의 셀들에 영향을 끼치는 메모리 셀 어레이의 결함들, 이를 테면 비트 라인이 몇몇 다른 엘리먼트로 쇼트 회로를 가질 때 발생할 수 있는 결함있는 컬럼들은 블럭 오버헤드 레코들들을 간결하게 하기 위해서 다른 블럭들에 저장된다. 도 11에 도시된 예는 도 4의 데이터 포맷을 갖는 블럭의 데이터처럼 저장되는 배드 컬럼 포인터(BCP) 테이블이다. 그러한 테이블은 메모리 시스템 제조 프로세스의 테스트 단계중에 이루어진다. 이 예에서, 2 바이트의 4개 BCPs 까지 각각의 메모리 셀 유니트(0-7)에 대해 저장된다. 셀들중 8개 스페어 바이트들이 일반적인 유저 데이터 블럭에서 스페어 바이트(151)로서 포함되므로(도 4), 셀들중 2 바이트는 도 11의 테이블로부터 1개 BCP를 판독하는 컨트롤러에 응답하여 단일 블럭에서 스킵된다. 만일 유니트에 4개 이상의 배드 컬럼이 있다면, 그 유니트는 결함있는 것으로 식별되고 사용되지 않는다. 상기 메모리 시스템은 적어도 1개 유니트가 사용가능한 상태로 있는한 작동한다. 이와 달리, 각 유니트의 컬럼 라인들이 구획되므로, BCPs의 몇개, 이를 테면 2개가 각각의 세그먼트에 또는 세그먼트의 개별 그룹에 저장된다. 물론, 확장 BCP 테이블을 저장하기 위해서는 더 많은 메모리를 차지한다.

메모리의 연산중에, 공간이 허용하는 도 11의 BCP 테이블과 도 8-10의 동수의 오버헤드 데이터 블럭들은 비-휘발성 메모리로부터 오버헤드 데이터를 삭제없이 메모리 블럭으로부터 컨트롤러에 의해 그 RAM(29)(도 1)로 판독된다. 이는 메모리 시스템의 초기화시에 수행되며, 만일 RAM(29)에 데이터의 모든 블럭 오버헤드 섹터 를 위한 충분한 공간이 없다면, 컨트롤러에 의해 덜 자주 엑세스되는 섹터들은 엑세스될 필요가 있는 섹터들을 위해 RAM(29)으로부터 삭제된다. 이러한 데이터는 비-휘발성 메모리 블럭으로부터 보다도 그 자체 RAM(29)으로부터 컨트롤러에 의해 매우 빨리 판독되므로, 컨트롤러 메모리에서 그러한 데이터의 "캐싱(cashing)"은 유저 데이터를 포함하는 비-휘발성 메모리 블럭을 엑세스하는 프로세스의 속도를 높이는데, 왜냐하면 오버헤드 데이터가 또한 엑세스되어야 하기 때문이다.

상기 컨트롤러(11)는, 실린더/헤드/섹터 포맷에서, 디스크 드라이브에서, 또는 로직 블럭에서와 같이, 어드레스를 포함하는 명령을 호스트 시스템으로부터의 수신에 응답하여 수많은 유저 데이터 섹터들을 엑세스한다. 상기 컨트롤러는 그후 상기 호스트에 의해 제공된 초기 섹터 어드레스에 부합하는 초기 블럭의 로직 블럭을 계산한다. 일정한 어레이 칩용의 메모리 시스템 어드레스 공간은 유저 데이터를 저장하기 위해 그 양호한 메모리 유니트의 칩상에 모든 유효한 블럭들을 나타내는 로직 블럭 어드레스(LBAs)의 연속체로서 표현될 것이다. 상기 블럭 오버헤드 레코드들은 논리적으로 동일 순서로 배열된다. 그후 상기 컨트롤러는 우선 상기 호스트에 의해 열거된 제 1 데이터 섹터에 부합하는 RAM(29)의 블럭 오버헤드 레코드를 판독하며, 유저 데이터 블럭의 메모리 어레이내에서의 물리적 어드레스는 그 LBA로부터 계산된다. 제 1 유저 데이터 블럭과 오버헤드 정보를 엑세스한 이후, 로직 블럭 어드레스는 특정 화일의 데이터에 대해 어드레스되는 각각의 후속 블럭에 대해 재계산될 필요가 없다. 간단한 카운터는 각각의 유저 데이터 블럭들의 순서로 구성되었던 오버헤드 레코드들을 통하여 스텝한다. 만일 모든 필요한 오버헤드 레코드 들이 이러한 엑세스의 시간에 컨트롤러의 RAM(29)에 있지 않다면, 요구되는 오버헤드 데이터 섹터들은 비-휘발성 메모리로부터 초기 오버헤드 레코드들에 포함된 그 어드레스의 대체 블럭들의 레코드들을 포함하는, RAM(29)으로 우선 판독된다.

블럭 오버헤드 데이터를 상기 블럭으로부터 별개의 레코드에 기록하는 한가지 이점은 그러한 레코드들이 재기록되어야 하는 시간을 감소시킨다는 것이다. 본 실시예에서, 데이터의 오버헤드 블럭들은 자주, 아마도 메모리 시스템의 수명중에는 2 또는 3회 그리고 때때로 전혀, 재기록될 필요가 없다. 1개 블럭에 대한 오버헤드 정보 레코드의 임의의 변경은 레코드가 존재하는 오버헤드 데이터 섹터를 재기록하기 이전에 컨트롤러 메모리에 가능한한 오래 유지되며, 그후 소거 또는 프로그래밍 사이클의 부분없이 백그라운드(background)에서 수행될 수 있다. 그러한 블럭의 오버헤드 데이터가 그 블럭에 저장될 때, 상기 오버헤드 데이터는 블럭이 소거되는 각각의 시간에 재프로그래밍되어야 한다. 본문에 기술된 예에서, 유저 데이터의 1개 섹터만이 블럭에 저장되는 경우, 오버헤드 데이터는 유저 데이터의 섹터가 메모리 블럭으로 기록되는 매 시간에 1개 블럭에 재기록되어야 한다. 이는, 인접한 셀들을 프로그래밍하는 것으로 인한 효과를 상쇄시키기 위해서, 특히, 그러한 효과들의 허용한도가 보다 적은 경우에 다중 상태로 프로그래밍될 때, 오버헤드 정보가 동일 블럭에 2번, 유저 데이터를 기록하기 전에 한번 그리고 그것을 행한후 한번 기록되는 것을 필요로할 수 있다.

기술되고 있는 상기 메모리 시스템 예들은 각각의 개개 블럭들에서 유저 데이터의 1개 섹터만을 저장하지만, 본 발명의 다양한 태양들은 플래그와 ECC 바이트 들을 각각 지니는 2개 이상의 데이터의 섹터들이 메모리 셀 어레이의 개별 블럭들에 저장되는 경우에도 잘 적용된다.

도 12는 8개 유니트의 블럭들을 갖는 메모리 어레이 칩의 개별 블럭들의 활용예를 나타낸다. 동일 부트 정보(boot information)는 각 유니트의 열거된 블럭, 일반적으로 제 1 블럭에 저장된다. 시스템의 초기화시, 컨트롤러 펌웨어는 유니트 0의 제 1 블럭이 판독되게 하지만 그 블럭이 판독가능하지 않거나 그 저장된 데이터가 손상되었다면, 유효 메모리 시스템 부트 정보가 컨트롤러에 의해 판독될 때 까지, 유니트 1의 제 1 블럭을 판독 등을 하기 위해 엑세스된다. 그후 컨트롤러 RAM(29)에 저장된다. 도 12에 도시된 예비 블럭(reserved block) 0-7과 같이, 수많은 예비 블럭들이 또한 있으며, 메모리 어레이 칩을 작동시키기에 바람직한 데이터가 이곳에 저장된다. 각 예비 블럭들의 데이터의 사본은 결함있는 유니트에 대한 대비로서 주요 사본과 서로 다른 메모리 유니트에 제공된다. 각 지정 블럭들의 데이터 포맷이 도 4에 도시되어 있다.

부트 정보의 부분은 지정 블럭 0의 물리적 어드레스와 그 사본이며, 특정예에서, 이는 도 11의 배드 컬럼 포인터, 사용할 수 없는 유니트의 동일성(identity), 및 유저 데이터용으로 지정되며, 도 8-10에 따라 오버헤드 데이터("O.H. Data")용으로 지정되고, 스페어 블럭으로서 지정된, 양호한 유니트의 블럭들이 예비된 것을 포함하는 물리적 맵핑 특성을 포함한다. 예비 블럭 0은 또한 그 메모리 어레이 칩에 판독 및 기록 제어 파라미터를 포함한다.

다른 예비 섹터들은 섹터들이 위치된 메모리 어레이 칩을 연산하도록 컨트롤 러에 유용하거나 전체 메모리 시스템에 유용한 정보를 포함한다. 예를 들면, 예비 블럭 1은 호스트 시스템과 컨트롤러의 데이터 인터페이스(13)의 규격을 포함하는, 시스템의 제 1 논리 메모리 어레이 칩상에 개재되는 시스템 파라미터의 데이터를 또한 포함할 수 있다. 또 다른 예비 블럭은, 예를 들면 제조 정보를 포함할 수 있다. 부트 정보와 예비 블럭들에 저장되는 데이터는 제조 프로세스의 부분으로서 기록된다. 이러한 데이터는 제조이후, 부분적으로 또는 전체적으로 변경가능하게 이루어진다.

도 13은 제조 구성 프로세스에 있어서의 소정의 스텝을 도시한다. 각 메모리 어레이 칩에 대한 데이터는 컨트롤러(11)에 의해 각 칩의 예비 섹터 0로부터 판독되며 메모리 시스템의 제 1 논리적 칩(17)의 예비 섹터 2로 기록되는, 도 14에 도시된 공통 화일로 어셈블된다. 이러한 프로세스는 상기 컨트롤러의 프로그램 메모리(27)(도 1)에 포함된 펌웨어에 의해 제공될 수 있다. 시스템 구성중에 펌웨어 루틴을 호출시, 양호한 유저 데이터 블럭의 넘버의 데이터는 각각의 시스템의 메모리 칩들로부터 판독된다. 그후 그 정보는 도 14의 시스템 레코드의 부분이 된다. 논리적 블럭 어드레스(LBA) 범위가 또한 그 레코드에 부가되며, 제 1 논리적 메모리 칩(17)의 제 1 유저 블럭이 0000의 어드레스에 할당된다. 최종 LBA는 제로(zero)의 초기 LBA와 제 1 칩상의 유저 데이터 블럭의 수를 더한 것이, 레코드의 부분으로서 또한 레코딩된다. 다음 메모리 칩(19)에 대한 논리적 메모리 공간은 양호한 유저 데이터 블럭들과 그 최종 LBA의 넘버에 의해 언급되며, 이는 제 1 메모리 칩의 1개 이상의 최종 LBA와 제 2 칩의 양호한 유저 데이터 블럭들의 넘버를 합한 것이다. 이러한 프로세스는 도 14의 테이블이 모든 메모리 어리이 칩들에 대해 완료될 때 까지 지속한다.

특정예에 있어서, 시스템에서 각 메모리 칩에 대해 도 14 테이블의 엔트리는 최종 LBA에 대한 3 바이트와 1 바이트 물리적 칩 넘버를 포함한다. 이는 매우 짧으며 빠르게 엑세스하는 병합된 시스템 LBA 테이블이 되게 한다. 호스트 시스템으로부터의 어드레스에 응답하여 시스템의 특정 유저 데이터 블럭을 엑세스할 때, 특정예에서 처럼, 상기 컨트롤러(11)는 우선 해당 논리적 블럭 어드레스를 계산한다. 그 LBA는 그후 제 1 논리적 메모리 칩(17)의 예비 블럭 2의 테이블(도 14)과 비교되어 어드레스된 블럭이 위치하는 칩을 결정한다. 상기 LBA는 인접하여 선행하는 논리적 칩이 계산된 LBA로부터 감산된 것이다. 그 칩상의 물리적 블럭 어드레스는 그후 지정된 칩의 예비 섹터 1 정보를 판독하는 컨트롤러에 의해 계산되어 이러한 상이한 LBA를 유저 데이터 저장을 위해 지정되었던 예비 칩의 해당 블럭으로 시프트시킨다.

도 14의 병합된 테이블이 형성된 양호한 수많은 유니트 및 섹터들의 레코드를 저장하는 것이외에, 각각의 메모리 어레이 칩들은 컨트롤러가 그것을 연산하는데 사용하는 그 각각의 어레이에 대한 다른 정보를 포함한다. 이러한 다른 정보는 각 칩 어레이의 예비 섹터 0에 또한 저장될 수 있다. 본 발명의 또 다른 특징은 한개의 시스템에서 공통 컨트롤러와 함께 사용되는 다중 어레이 칩들은 이러한 동일 특성을 각각 가질 필요가 없다는 것이다. 상기 컨트롤러(11)는 그 칩을 엑세스하기 이전에 개개 칩의 예비 섹터 0에 저장된 특성을 RAM(29)으로 바람직하게 판독한다. 이는, 컨트롤러 RAM(29)이 충분히 크다면, 메모리 시스템이 초기화되고, 그후 메모리의 연산중에 RAM으로부터 엑세스될 때 일어날 수 있다. 이와 달리, 이러한 정보는 각 시간에 엑세스되고 그러한 엑세스의 시간중에 RAM(29)에 저장되기 이전에 특정 칩으로부터 판독될 수 있다. 그것은 서로 다른 연산 특성을 갖는 2개 이상의 메모리 칩들을 지닌 메모리 시스템을 형성가능하다는 것이 상당한 이점이다. 이는 서로 다른 일괄 프로세스, 서로 다른 주조, 서로 다른 제조업자 등으로부터의 메모리 칩들이 함께 잘 연산하도록 결합되기 때문에 제조 프로세스를 매우 간략화시킨다. 이러한 특성의 동일값을 갖는 칩들을 함께 일괄 처리하기 위한 칩들의 테스트는 더이상 필요하지 않다.

메모리 칩들간에 서로 다를 수 있는 이러한 특성들은 칩을 프로그래밍, 판독, 소거, 스크럽(scrub) 및 리플래시하기 위해 사용하는 최소 및 최대 허용값 뿐만 아니라 다양한 최적 전압 및 타이밍을 포함한다. 최대 및 최소값의 범위를 포함하여, 칩상의 전압 펌프의 연산 특성 이외에도 최적의 프로그래밍 펄스, 그 지속시간, 주파수 및 크기가 또한 포함될 수 있다. 논리적 블럭 어드레스를 특정 칩상의 물리적 어드레스로 변형시키기 위해서 컨트롤러에 의해 필요한 다른 정보 및 유니트 당 섹터의 수가 또한 저장된다. 스페어 유니트들 및 유니트들내의 블럭으로의 포인터들이 또한 포함될 것이다. 다른 정보는 그것들이 시스템의 각 메모리 칩에 있는 동일 블럭에 모두 저장되지 않도록 예비 섹터들의 물리적 위치로의 포인터들을 포함한다. 데이터가 각각의 오버헤드 블럭(도 8)에 포함되기 위한 유저 데이터 블럭의 넘버가 또한 포함될 수 있다. 예비 섹터 0에 배드 컬럼 포인터들(BCPs)의 포함은 이미 기술되어 있다. 연산 파라미터들의 중복 세트는 서로 다른 칩 공급 전압, 이를 테면 3 및 5볼트용으로 또한 포함될 수 있다. 상기 컨트롤러는, 결국 동일할 필요가 없는, 시스템에 있는 각 칩의 특성과 매칭하도록 그 엑세스를 그후 조정할 수 있다.

데이터 섹터의 플래그 바이트(145)(도 4)는 도 15에 관하여 기술된다. 특정예에서, 그 바이트의 최상위 비트들(0과 1)은 그 섹터의 모든 다음 비트들이 변환되게 하는 팩터(factor)를 제공한다. 이들 2개 비트는, 데이터 스트림(101)(도 5)으로 판독되는 섹터의 유저 데이터에 앞서, 상태 머신(state machine)과 같은 고정 로직 또는 마이크로-컨트롤러(23)에 의해 데이터의 각 섹터에 대한 기록 프로세스중에 임의적으로 바람직하게 선택된다. 이와 달리, 변환 비트들은 모든 가능한 조합에 의해 순서대로 나열함으로써 할당될 것이다. 이들 변환 비트들은 나머지 플래그 비트들의 초기에 위치되며, 이는 저장되는 섹터를 형성하는 유저 데이터와 ECC 바이트에 앞서 데이터의 스트림으로 순서대로 삽입된다. 플래시 메모리에 저장된 데이터를 변환하는 목적은 메모리 셀들이 동일 데이터에 대해 서로 다른 상태로 프로그래밍되게 하는 것이다. 이는 실질적으로 동일 데이터 파일이 블럭의 동일 그룹에 반복적으로 기록될 때와 같이 메모리의 수명중에 발생할 수 있는 메모리의 개개 블럭의 불균등한 마모를 방지한다. 데이터 섹터가 판독될 때, 이들 변환 비트들이 우선 판독되고 그후 메모리로부터 판독된 원시(raw) 데이터를 메모리에 의해 저장장치로 최초에 수신되었던 데이터터로 변환시키는데 사용된다. 2개의 변환 비트들은 4개의 상태 메모리 연산을 위해 사용되며, 개개의 메모리 셀의 저장 상태의 수 가 더 높을 때 더 많은 비트들이 사용된다. 그러나, 만일 상기 메모리가 2개 상태 모드로 연산된다면, 1개 변형 비트만이 사용된다.

도 16은 플래시 메모리에 저장되기 이전에 수신된 데이터를 변환시키는 예시적인 프로세스를 도시한다. 이 프로세스는 우선 그 펌웨어의 제어하에서 마이크로-컨트롤러(23)에 의해 수행되거나, 또는 가산기 회로 및 관련 디지털 엘리먼트의 사용에 의해 수행될 수 있다. 상기 버퍼(35)로부터의 데이터의 각 바이트는 4개 쌍으로 분리되는 비트들을 구비하며, 각 비트 쌍은 181로 지정된 2 비트 변환부(4개 상태 플래시 메모리에 대해)를 지닌 각각의 가산기(175-178)에서 조합된다. 그 변환 비트 쌍들은 그후 멀티플렉서(183)의 1개 입력으로 제공되는 단일 바이트로 재조합된다. 이들 변환 비트들은 또한 가산기(185-187)에서 189로 지시된 6개 필 비트들을 변환시키는데 사용된다. 그 변환 비트들 자체는 데이터 섹터의 첫번째 바이트(145)를 형성하도록 변환된 필 비트 쌍들과 조합되며, 이는 멀티플렉서(183)의 제 2 입력으로 제공된다. 라인(191)의 제어 신호는 상기 멀티플렉서(183)를 연속 데이터 바이트로 회로(193)에 출력하도록 스위칭하여, 데이터의 전체 섹터들이 변환 및 플래시 메모리로 전달될 때 까지, 그 섹터의 제 1 바이트는 도 15의 형식으로 멀티플렉서 1 입력을 통하여 수신되고 다음의 변환된 데이터의 바이트들은 멀티플렉서 0 입력을 통하여 수신된다. 도 6A의 BCP 프로세싱부 및 ECC 발생부에 적용되는 것은 호스트로부터 수신된 원시 데이터(raw data)라기 보다는 이러한 변환된 데이터이다.

역변환은 데이터 섹터가 도 17에 도시된 것처럼 플래시 메모리로부터 판독될 때 발생한다. 4개의 감산 엘리먼트(195-198)들은 플래시 메모리로부터 경로(194)에 수신된 데이터 바이트의 각각의 비트 쌍들을 수신한다. 특정 데이터 섹터의 2개 변환 비트들은 참조번호 199에 저장되며, 이는 레지스터이다. 변환 비트들은, 섹터에 대해 수신된 제 1 바이트의 첫번째 2개 비트들이며, 라인(191)의 첫번째 바이트 제어 신호를 수신하는 것에 응답하여 199에 저장된다. 이들 2 비트는 바이트 쌍들을 원시 수신 데이터로 변환시키는 방식으로 감산 엘리먼트(195-198)에서 각각의 수신 바이트 쌍들과 조합된다. 첫번째 2 비트이후의 섹터 데이터의 역변환은 그 변환 비트들이 판독된 이후 즉시 개시된다. 개별 연산에서 상기 변환 비트들을 판독하는 것이 확실하게 필요한 것은 아니다. 제 1 바이트의 나머지 6 비트들은 감산 엘리먼트(195-198)들중 3개를 통하여 패스하고 그후 라인(191)의 제어 신호에 응답하여 참조번호 201에 저장되는 3개 쌍으로 즉시 변환된다. 데이터 섹터의 다음 바이트들이 한번에 하나씩 수신됨에 따라, 199와 201에서의 콘텐츠는 변경되지 않은채로 남지만 데이터 바이트들의 역변환이 이루어지고 그 결과가 회로(203)을 거쳐 버퍼 메모리(35)로 출력된다. 이러한 출력 데이터는 그후 메모리 시스템에 의해 처음에 수신되고 변환 형식으로 저장된 데이터와 동일하다.

도 15에 도시된 플래그 바이트(145)의 최하위 비트(4-7)들은 블럭이 소거되었는지를 결정하도록 컨트롤러에 의해 사용된다. 메모리 시스템의 일 예에서, 소거된 상태는 프로그래밍된 상태들중 하나이므로, 그것들을 구별하는데 약간의 주의가 필요하다. 따라서, 블럭이 이러한 유형의 시스템에서 상기 블럭의 데이터로부터 소거되었는지를 결정할 필요가 있을 때, 1 비트 데이터의 샘플링은 자체적으로 그 응 답을 제공할 수 없다. 따라서, 일 예에서, 제 1 바이트의 데이터 섹터로 기록되는 필 비트(189)(도 16)들은 그러한 비트들이 소거된 상태의 값이 모두 아님을 보장하는 고정 공지 패턴이거나 패턴을 갖도록 이루어진다. 상기 컨트롤러는 블럭의 데이터 섹터를 판독하고 상기 블럭의 해당 셀들에 저장된 사전-소거 비트(173)들이 필 비트(189)의 고정값들인지, 또는 만일 공지 패턴이 아니라면, 그것들중 적어도 하나는 소거된 상태가 아닌 프로그래밍된 상태인지를 조사한다. 부가적인 체크에 따라, ECC 코드가 데이터 섹터에 제시되었는지 결정된다. 만일 이러한 조건들중 어느 하나 또는 모두가 존재하는 것으로 결정되면, 블럭이 소거되지 않은 것으로 결정된다. 그러나 플래그 바이트 비트로부터 판독된 데이터의 비트 값들이 4-7에 위치 및/또는 ECC가 모두 소거된 상태의 값과 같은 동일값을 갖는다면, 이는 상기 블럭이 소거된 상태임을 가리킨다.

비록 본 발명의 다양한 태양의 특정 예들이 기술되었지만, 본 발명은 첨부된 청구항의 범위내에서 보호에 권리가 있음이 이해된다.

Claims

동시 소거가능한 셀들의 별개 블록들로 조직된 메모리 셀들을 가지는 리프로그래머블 비휘발성 메모리를 작동시키는 방법에 있어서,

유저 데이터를 저장하기 위한 상기 제1그룹 블록들 및 상기 제1그룹 블록들의 특성 정보를 저장하기 위한 상기 제2그룹 블록들을 식별하는 단계;

상기 제1그룹 블록들의 개별 블럭들에, 상기 제1그룹 블록들의 특성 데이터 없이 유저 데이터를 저장하는 단계; 및

상기 제2그룹 블록들의 개별 블럭들에, 상기 제2그룹 블록들에 유저 데이터를 저장하지 않고, 상기 제2그룹 블록들의 개별 블럭들에 대한 다수의 특성 레코드들을 저장하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 제2그룹 블록들의 개별 블럭들에 상기 다수의 레코드들을 저장하는 단계는, 거기에 기록된 레코드들로부터 발생된 중복 코드(redundancy code)를 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 제2그룹 블록들에, 상기 제1그룹 블록들의 다수의 특성 레코드들을 개별적으로 저장하는 단계는, 상기 제1그룹 블록들의 상응하는 블럭에 대한 프로그래밍 및 판독 특성을 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제3항에 있어서,

다수의 상기 제2블록들로부터 상기 레코드들을 판독하고 상기 판독된 레코드들을 컨트롤러 메모리에 저장하는 단계; 및

유저 데이터를 프로그램하기 위해 또는 유저 데이터를 판독하기 위해 하나 이상의 상기 제1그룹 블록들에 엑세스할 때, 엑세스되는 상기 하나 이상의 제1그룹 블록들의 특성을 포함하는, 내부에 저장된 상기 레코드들을 상기 컨트롤러 메모리로부터 판독하는 단계;

를 추가로 포함하는 것을 특징으로 하는 방법.
제4항에 있어서, 판독된이래 최장의 시간을 갖는 상기 컨트롤러 메모리에 저장된, 다수의 제2블럭들중 적어도 하나의 레코드들은, 상기 제1그룹 블록들 중 하나 이상의 상응하는 것들이 접근될 때 판독되도록, 상기 컨트롤러 메모리의 제한된 용량이 그 내부에 저장될 다수의 상기 제2블록들의 다른 것으로부터의 레코드들을 위해 공간이 만들어질 것을 요구할 때, 제거되는 것을 특징으로 하는 방법.
제4항에 있어서, 연속 어드레스를 갖는 다수의 상기 제1그룹 블록들이 접근되어질 때, 상기 제1그룹 블록들내의 제1 어드레스 블럭(addressed block)에 상응하는 상기 컨트롤러 메모리에 저장된 레코드의 어드레스가 계산되고, 접근되는 상 기 다수의 제1그룹 블록들의 다른 것들에 상응하는 상기 컨트롤러 메모리내의 나머지 레코드들은 하나의 레코드 어드레스로부터 다른 것으로 증분됨으로써 어드레스지정되는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 제2그룹 블록들에, 상기 제1그룹 블록들의 특성에 대한 다수의 레코드들을 개별적으로 저장하는 단계는, 상기 제1그룹내 해당 블록이 결함있는지 또는 아닌지의 지시(indication)를 저장하고, 그리고, 그렇다면, 대체 블록의 어드레스를 상기 제2그룹 블록들에 저장하고, 그리고, 그렇지 않다면, 상기 제1그룹내의 상기 상응하는 블록의 작동 특성을 상기 제2그룹 블록들에 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제7항에 있어서, 작동 특성을 저장하는 단계는, 상기 제1그룹내에 상응하는 블록의 프로그래밍, 판독, 소거 또는 마모 중 어느 것이라도 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 제2그룹 블록들에, 상기 제1그룹 블록들의 특성에 대한 다수의 레코드들을 개별적으로 저장하는 단계는, 상기 제1그룹내에 상응하는 블록들을 통해 연장되는 임의의 배드 컬럼들의 위치 지시를 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제9항에 있어서, 상기 제1그룹 블록들의 개별적인 하나들에 유저 데이터를 저장하는 단계 및 상기 제2그룹 블록들의 개별적인 하나들에 블록 특성 레코드를 저장하는 단계는 각 블록들에서 임의의 배드 컬럼 위치들을 스킵하는 단계를 포함하는 것을 특징으로 하는 방법.
제1,3 또는 7항 중 어느 한 항에 있어서, 상기 제1그룹 블록들의 개별적인 하나들에 저장되는 상기 유저 데이터의 특성은, 그러한 특성들이 관련되는 상기 유저 데이터와 함께 그 내부에 추가적으로 저장되는 것을 특징으로 하는 방법.
제1,3 또는 7항 중 어느 한 항에 있어서, 상기 메모리 시스템이 호스트 시스템에 제거가능하게 접속가능한 카드내에 포함될 때 시행되는 것을 특징으로 하는 방법.
제1,3 또는 7항 중 어느 한 항에 있어서, 적어도 다수의 상기 블럭들내의 상기 메모리 셀들은 메모리 셀당 정확하게 일 비트 이상의 데이터를 저장하기 위하여 두 개 이상의 저장 상태들을 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
제1,3 또는 7항 중 어느 한 항에 있어서, 적어도 다수의 상기 블럭들내의 상기 메모리 셀들은 메모리 셀당 정확하게 일 비트의 데이터를 저장하기 위하여 정확 하게 두 개의 저장 상태들을 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
동시 소거가능한 셀들의 별개 블록들로 조직된 메모리 셀들을 가지는 리프로그래머블 비휘발성 메모리를 작동시키는 방법에 있어서,

유저 데이터를 저장하기 위한 상기 제1그룹 블록들 및 상기 제1그룹 블록들의 특성 정보를 저장하기 위한 상기 제2그룹 블록들을 지정하는 단계;

상기 제1그룹 블록들의 개별적인 하나들에, 상기 제1그룹 블록들의 특성을 포함하지는 않지만 거기에 기록되는 상기 유저 데이터의 특성들을 더한 유저 데이터를 저장하는 단계; 및

상기 제2그룹 블록들의 개별적인 하나들에, 상기 제2그룹 블록들에 유저 데이터 또는 상기 유저 데이터의 특성들을 저장하지 않고, 상기 제1그룹 블록들의 개별적인 하나들의 특성에 대한 다수의 레코드들을 저장하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제15항에 있어서, 상기 제1그룹 블록들의 개별적인 하나들에 상기 유저 데이터 특성들을 저장하는 단계는, 거기에 저장된 상기 유저 데이터로부터 발생된 중복 코드(redundancy code)들을 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제15항에 있어서, 상기 제2그룹 블록들의 개별적인 하나들에 상기 다수의 레 코드들을 저장하는 단계는 거기에 기록된 레코드들로부터 발생된 중복 코드를 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제15항에 있어서, 상기 제1그룹 블록들의 개별적인 하나들에 유저 데이터를 저장하는 단계는, 적어도 하나의 유저 데이터 섹터가 상기 제1그룹내 각각의 다수의 블록들에 기록될 때까지 상기 다수의 제1그룹 블록들에 유저 데이터를 동시 기록하는 단계를 포함하며, 상기 개별적인 데이터 섹터들은 그 유저 데이터의 적어도 하나의 특성을 포함하는 것을 특징으로 하는 방법.
제18항에 있어서, 데이터의 섹터들의 일부로서 포함되는 상기 유저 데이터의 상기 적어도 하나의 특성은, 상기 유저 데이터가 상기 제1그룹내 상기 개별적인 블록들에 스트림으로 전달되는 동안 유저 데이터로부터 발생되었던 중복 코드들을 포함하며, 상기 중복 코드들의 개별적인 하나들은 이들이 데이터의 섹터들을 형성하기 위해 발생되는 상기 유저 데이터의 끝에 부가되는 것을 특징으로 하는 방법.
제19항에 있어서, 상기 중복 코드들은, 유저 데이터가 동시에 전송되는 모든 다수의 상기 제1그룹 블록들에 대해 사용된 단일 회로에서 발생되는 것을 특징으로 하는 방법.
제18항에 있어서, 상기 적어도 하나의 특성은, 데이터 섹터내 상기 유저 데 이터가 저장되기 전에 변환되는 하나 이상의 비트들을 포함하는 것을 특징으로 하는 방법.
제18항에 있어서, 상기 적어도 하나의 특성은, 상기 유저 데이터와 무관한 변동값들의 다수의 비트들을 포함하며 상기 다수의 비트들을 포함하는 데이터의 섹터가 상기 제1그룹내 각 블록들에 저장되는지 결정하기 위해 사용되는 것을 특징으로 하는 방법.
제15 또는 18항 중 어느 한 항에 있어서, 적어도 다수의 상기 블록들내 상기 메모리 셀들은 메모리 셀당 일 비트 이상의 데이터를 저장하기 위하여 두 개 이상의 저장 상태를 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
제15 또는 18항 중 어느 한 항에 있어서, 적어도 다수의 상기 블록들내 상기 메모리 셀들은 메모리 셀당 정확하게 일 비트의 데이터를 저장하기 위하여 정확하게 두 개의 저장 상태를 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
동시 소거가능한 셀들의 별개 블록들로 조직된 메모리 셀들을 가지는 비휘발성 플래시 메모리 시스템을 관리하는 방법에 있어서,

상기 블록들의 개별적인 하나들 내에, 유저 데이터, 상기 유저 데이터로부터 발생된 중복 코드, 및 상기 유저 데이터 및 중복 코드가 저장되기 이전에 변환되게 하는 함수를 규정하는 상기 섹터 시작시의 다수의 비트들을 포함하는 데이터의 적어도 하나의 섹터를 저장하는 단계; 및

상기 블록들의 상기 개별적인 하나들에 대한 적어도 하나의 특성을 상기 블록들의 상기 개별적인 하나들 이외의 다른 적어도 하나의 블록에 저장하는 단계로서, 상기 적어도 하나의 다른 블록은 유저 데이터를 저장하는 다수의 상기 블록들의 상기 적어도 하나의 특성을 저장하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제25항에 있어서, 상기 적어도 하나의 특성은, 상기 블록들의 상기 개별적인 하나들 중 상응하는 하나가 결함있는지 또는 아닌지의 지시, 및 그렇다면, 대체 블록의 어드레스, 및 그렇지 않다면, 상기 상응하는 블록의 프로그래밍 특성을 포함하는 것을 특징으로 하는 방법.
비휘발성 메모리 시스템에 있어서,

제1다수의 블록들은 유저 데이터를 저장하는 것을 나타내고 제2다수의 블록들은 상기 제1다수의 블록들의 특성에 관한 레코드들을 개별적으로 저장하는 것을 나타내며, 동시에 함께 소거가능한 셀들의 블록들에 형성된 부동 게이트 메모리 셀들의 어레이;

상기 제2부분의 상기 블럭들로부터의 적어도 일부 레코드들이 일시적으로 저장되는 상기 부동 게이트 메모리 셀들의 어레이로부터 분리되고, 상기 부동 게이트 메모리 셀 어레이의 접근 시간 보다 빠른 접근 시간을 가지는 컨트롤러 메모리; 및

유저 데이터가 교신되는 제1다수의 블록들의 그것에 상응하는 상기 제2다수의 블록들로부터의 컨트롤러 메모리의 레코드들을 사용하는 중에 호스트와 상기 제1 다수의 메모리 셀 블록들 사이에서 유저 데이터의 섹터들을 교신하기 위한 컨트롤러;

를 포함하는 것을 특징으로 하는 메모리 시스템.
제27항에 있어서, 상기 부동 게이트 메모리 셀 어레이 및 상기 컨트롤러는 호스트 시스템의 소켓의 전기 접촉부들을 매치시키는 전기 접촉부들을 상부에 가지는 카드에 포함되어, 상기 카드가 호스트와 탈거 가능하게 접속가능한 것을 특징으로 하는 메모리 시스템.
제27항에 있어서, 상기 부동 게이트 메모리 셀 어레이 및 상기 컨트롤러는 상기 호스트 시스템을 포함하는 패키지 내에 내장되는 것을 특징으로 하는 메모리 시스템.
비휘발성 메모리 시스템에 있어서,

적어도 두 개의 개별 집적회로 칩들상에 형성된 적어도 두 개의 부동 게이트 메모리 셀 어레이로서, 각각의 상기 메모리 셀 어레이들의 상기 메모리 셀들은 일정한 량의 유저 데이터를 개별적으로 저장하기 위해 지시된 다수의 블록들로 그룹 이 되고, 그러한 유효 블록들의 갯수는 상기 적어도 두 메모리 셀 어레이들 중 개별적인 하나들에서 상이한, 적어도 두 개의 부동 게이트 메모리 셀 어레이;

메모리 컨트롤러; 및

각각의 상기 메모리 셀 어레이들의 블록들의 비오버래핑 논리 어드레스 할당을 포함하여, 상기 컨트롤러가 상기 메모리 어레이들의 논리 블록 어드레스로부터 어느 상응하는 메모리 어레이에 실제 블록이 놓였는지 결정하도록 하는 상기 메모리 시스템에 저장된 레코드;

을 포함하는 것을 특징으로 하는 메모리 시스템.
제30항에 있어서, 상기 논리 어드레스 할당 레코드는 상기 적어도 두 개의 메모리 칩들 중 하나내에 저장되는 것을 특징으로 하는 메모리 시스템.
제30항에 있어서, 상기 적어도 두개의 집적 회로 칩들 및 상기 컨트롤러는 호스트 시스템의 소켓의 전기 접촉부들을 매치시키는 전기 접촉부들을 상부에 가지는 메모리 카드에 포함되어, 상기 카드가 상기 호스트와 제거가능하게 접속가능한 것을 특징으로 하는 메모리 시스템.
제30항에 있어서, 상기 적어도 두 개의 집적 회로 칩들 및 상기 컨트롤러는 호스트 시스템내에 내장되는 것을 특징으로 하는 메모리 시스템.
제30항에 있어서, 상기 컨트롤러는 상기 적어도 두 개의 집적 회로 칩들 중 하나 상에 형성되는 것을 특징으로 하는 메모리 시스템.
제30항에 있어서, 상기 컨트롤러는 부동 게이트 메모리 셀 어레이 없이 집적회로 칩상에 형성되고 상기 적어도 두 개의 집적 회로 칩들에 부가되는 것을 특징으로 하는 메모리 시스템.
비휘발성 메모리 시스템을 제조하는 방법에 있어서,

비휘발성 부동 게이트 메모리 셀들의 어레이를 개별적으로 포함하며, 유저 데이터를 저장하기 위해 내부에 저장된 그 메모리 셀 어레이 용량의 적어도 다수의 블록들의 레코드를 개별적으로 포함하는 적어도 제1 및 제2 집적회로 칩들을 설치 및 상호연결하는 단계; 및

각각의 상기 적어도 제1 및 제2 메모리 어레이 칩들의 상기 메모리 셀 어레이들에 할당된 논리 메모리 블록 어드레스들의 연속 범위들의 상기 제1 회로 칩상에 통합된 레코드를 형성하기 위해 각각의 상기 적어도 제1 및 제2 회로 칩들의 상기 메모리 어레이 용량 레코드들을 통합하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제36항에 있어서, 유저 데이터를 저장하기 위한 메모리 용량의 블럭들의 갯수는 상기 적어도 제1 및 제2 회로 칩들 사이에서 상이한 것을 특징으로 하는 방 법.
제36항에 있어서, 유저 데이터를 저장하기 위한 메모리 용량의 블럭들의 갯수는 상기 적어도 제1 및 제2 회로 칩들 사이에서 동일한 것을 특징으로 하는 방법.
제36항에 있어서, 호스트 커넥터의 접촉부들을 채용하기 위해 전기 접촉부들을 가지는, 내부에 메모리 카드가 포함된 상기 적어도 제1 및 제2 회로 칩들을 설치하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제36항에 있어서, 상기 호스트 시스템을 포함하는 패키지 내에 상기 적어도 제1 및 제2 회로칩들을 내장하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
일정한 량의 데이터를 저장할 수 있는 다수의 동시 소거가능한 셀들의 별도 블록들로 조직된 메모리 셀들을 가지는 플래시 EEPROM 시스템을 작동시키는 방법에 있어서,

상기 메모리 시스템에 컨트롤러, 및 상기 메모리 블록들로 개별 조직되는 상기 메모리 셀들의 실질적으로 별개의 어레이들을 구비시키는 단계;

유저 데이터를 저장하기 위해 각각의 상기 다수의 메모리 셀 어레이들에 유 효한 다수의 블록들의 레코드를 상기 메모리 블록들 중 하나에 저장하고 상기 개별적인 메모리 셀 어레이들의 상기 갯수의 유저 데이터 블록들에 할당된 연속적인 논리 어드레스의 범위를 비오버래핑하는 단계; 및

상기 어드레스 지정된 메모리 셀 블록이 존재하는 다수의 메모리 셀 어레이들 중 하나를 결정하기 위하여, 논리 메모리 셀 블록 어드레스를 가지고 상기 레코드에 접근함으로써 적어도 부분적으로 메모리 셀 블록의 실제 어드레스를 위치시키는 단계;

를 포함하는 것을 특징으로 하는 방법.
제41항에 있어서, 유저 데이터를 저장하기 위한 메모리 용량의 블럭들의 갯수는 상기 적어도 두개의 다수의 메모리 셀 어레이들 사이에서 상이한 것을 특징으로 하는 방법.
제41항에 있어서, 유저 데이터를 각각의 상기 다수의 메모리 셀 어레이들에 저장하기 위한 메모리 용량의 블럭들의 갯수는 동일한 것을 특징으로 하는 방법.
제41항에 있어서, 상기 다수의 메모리 어레이들은 호스트 커넥터의 접촉부들을 채용하기 위해 전기 접촉부들을 가지는 메모리 카드내에 포함되는 것을 특징으로 하는 방법.
제41항에 있어서, 상기 다수의 메모리 어레이들은 호스트 시스템을 포함하는 패키지내에 내장되는 것을 특징으로 하는 방법.
제41항에 있어서, 적어도 일부 상기 메모리 셀 블록들 내의 상기 메모리 셀들은 메모리 셀 당 일 비트 이상의 데이타를 저장하기 위하여 두 개 이상의 저장 상태들을 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
제41항에 있어서, 적어도 일부 상기 메모리 셀 블록들 내의 상기 메모리 셀들은 메모리 셀 당 정확히 일 비트의 데이타를 저장하기 위하여 정확히 두 개의 저장 상태들을 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
일정한 량의 데이터를 저장할 수 있고 다수의 유니트들로 더 조직되는 다수의 동시 소거가능한 셀들의 별도 블록들로 조직된 부동 게이트 메모리 셀들을 가지는 리프로그래머블 비휘발성 메모리 시스템을 작동시키는 방법에 있어서,

상기 메모리 시스템에 프로그램될 유저 데이터의 적어도 일정한 갯수의 섹터들을 수신하고 일시적으로 저장하는 단계;

각각의 일정한 갯수의 유저 데이터의 일시 저장된 섹터들로부터 유저 데이터의 청크를 상기 일정한 갯수와 등가의 다수의 다른 메모리 셀 유니트들 내 메모리 셀들의 다른 블록들에 동시 프로그래밍하는 단계로서, 각각의 청크는 절반 또는 이하의 유저 데이터의 섹터의 일부인, 동시 프로그래밍하는 단계; 및

각각의 일정한 갯수의 일시 저장된 섹터들의 모든 데이터가 일정한 갯수의 메모리 셀 유니트들내 다른 블록들에 프로그래밍될 때까지 유저 데이터의 청크들의 동시 프로그래밍을 반복하는 단계;

를 포함하는 것을 특징으로 하는 방법.
제48항에 있어서, 데이터의 청크들을 메모리 셀들의 블록들에 프로그래밍하기 이전에, 일시 저장된 유저 데이터의 섹터들로부터 순차로 동시에 하나의 청크를 상기 일정한 갯수와 등가의 다수의 기억 레지스터들에 교번적으로 전달하는 단계를 추가로 포함하며, 이후, 상기 프로그래밍은 병렬의 상기 기억 레지스터들에 저장된 데이터의 청크들을 상기 일정한 갯수의 유니트들내 메모리 셀들의 상기 블록들에 전달하는 단계를 포함하는 것을 특징으로 하는 방법.
제49항에 있어서, 각각의 상기 일정한 갯수의 유저 데이터의 섹터들은 그 청크들을 상기 기억 레지스터들에 전송 시작하기 이전에 수신되고 일시적으로 저장되는 것을 특징으로 하는 방법.
제49항에 있어서, 각각의 상기 일정한 갯수의 유저 데이터의 섹터들 중 일부만은 그 청크들을 상기 기억 레지스터들에 전송 시작하기 이전에 수신되고 일시적으로 저장되는 것을 특징으로 하는 방법.
제49항에 있어서, 상기 데이터의 개별적인 청크들이 임시 저장소로부터 상기 기억 레지스터들로 전달됨에 따라 각각의 일정한 갯수의 데이터의 섹터들에 대한 중복 코드를 발생시키고, 상기 각각의 일정한 갯수의 유저 데이터의 섹터들에 대한 공통 발생 회로를 사용하여 각각의 일정한 갯수의 데이터의 섹터들에 대한 별개 코드 레지스터에서의 상기 중복 코드 발생의 중간 결과를 분리 저장하고 데이터의 한 섹터의 상기 저장된 중간 결과들을 동일한 섹터에 대한 신규 량의 데이터와 결합시키는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제52항에 있어서, 상기 기억 레지스터들에 전달되는 유저 데이터의 최종 청크내 데이터의 각각의 섹터들에 대해 발생된 중복 코드를 포함하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제49항에 있어서, 각각의 다수의 메모리 유니트들에 대한 결함 컬럼 어드레스의 테이블을 유지하는 단계, 상기 데이터의 청크들의 목적 어드레스를 상기 테이블의 컬럼 어드레스와 각각 비교하는 단계, 및 포지티브의 비교에 응답하여, 상기 삽입된 비트들이 결함 컬럼들의 메모리 셀들로 프로그램되는 방식으로 이들을 상기 메모리 블록들에 프로그래밍하기 이전에 비트들을 청크들에 삽입하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
제49항에 있어서, 적어도 다수의 상기 블록들 내의 메모리 셀들은 메모리 셀 당 일 비트 이상의 데이터를 저장하기 위하여 두 개 이상의 저장 상태들을 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
제49항에 있어서, 적어도 다수의 상기 블록들 내의 상기 메모리 셀들은 메모리 셀 당 정확히 일 비트의 데이터를 저장하기 위하여 정확히 두 개의 저장 상태들을 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
일정한 량의 데이터를 저장할 수 있고 다수의 유니트들로 더 조직되는 다수의 동시 소거가능한 셀들의 별도 블록들로 조직된 부동 게이트 메모리 셀들을 가지는 리프로그래머블 비휘발성 메모리 시스템을 작동시키는 방법에 있어서,

상기 메모리 시스템에 프로그램될 유저 데이터의 적어도 일정한 갯수의 섹터들을 버퍼 메모리에 수신하고 일시적으로 저장하는 단계;

데이터를 스트림으로 상기 버퍼내 유저 데이터의 일정한 갯수의 섹터들 중 하나로부터 일정한 갯수의 기억 레지스터들 중 개개의 하나에 동시에 이동시키는 단계; 및

상기 유저 데이터를 병렬의 일정한 갯수의 기억 레지스터들로부터 일정한 갯수의 상기 유니트들 중 다른 하나들 내에 위치되는 일정한 갯수의 메모리 셀 블록들 중 개개의 하나들에 이동시키는 단계;

를 포함하는 것을 특징으로 하는 방법.
제57항에 있어서, 데이터를 상기 기억 레지스터들로부터 상기 메모리 셀 블록들에 이동시키는 단계는, 유저 데이터의 섹터의 한 청크를 각각의 일정한 갯수의 레지스터들로부터 이동시키는 단계를 포함하며, 청크내 데이터 량은 섹터내 데이터 량의 절반이거나 또는 그 이하인 것을 특징으로 하는 방법.
제58항에 있어서, 데이터를 상기 버퍼 메모리로부터 상기 기억 레지스터들에 이동시키는 단계는, 상기 버퍼 메모리에 저장된 일정한 갯수의 유저 데이터로부터 변형적으로 동시에 하나의 청크를 이동시키는 단계를 포함하는 것을 특징으로 하는 방법.
제57항에 있어서, 상기 기억 레지스터들로부터 상기 메모리 셀 블록들로 데이터를 이동시키는 단계는 각각의 일정한 갯수의 레지스터들로부터 전체 유저 데이터 섹터를 이동시키는 단계를 포함하는 것을 특징으로 하는 방법.
제60항에 있어서, 데이터를 상기 버퍼 메모리로부터 상기 기억 레지스터들에 이동시키는 단계는, 상기 버퍼 메모리에 저장된 유저 데이터의 상기 일정한 갯수의 섹터들로부터 순차로 동시에 한 섹터로부터 데이터를 이동시키는 단계를 포함하는 것을 특징으로 하는 방법.
제57항에 있어서, 데이터의 스트림을 이동시키기 시작하기 이전에, 유저 데 이터의 각 섹터에 대한 데이터 변환 비트 필드를 발생시키고 스트림으로 이동되는 상기 유저 데이터를 변환하기 위해 상기 비트 필드를 사용하며, 상기 발생된 변형 비트 필드를 그 초기에 유저 데이터의 각각의 일정한 갯수의 섹터들에 삽입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제57항에 있어서, 상기 개별적인 섹터들의 유저 데이터의 상기 스트림으로부터 중복 코드를 발생시키며, 상기 발생된 코드를 이들이 발생되는 상기 유저 데이터의 단부들에 부가하는 단계를 포함하는 것을 특징으로 하는 방법.
제59항에 있어서, 데이터를 스트림으로 이동시키는 단계는, 상기 개별적인 섹터들의 유저 데이터의 상기 스트림으로부터 중복 코드를 발생시키고 상기 발생된 코드를 이들이 발생되는 상기 유저 데이터의 상기 단부들에 부가되는 단계를 포함하며, 상기 중복 코드 발생은 각각의 일정한 갯수의 데이터의 섹터들에 대한 별개 코드 레지스터에서의 상기 중복 코드 발생의 중간 결과들을 별개로 저장하며 데이터의 일 섹터의 상기 저장된 중간 결과들을 동일 섹터에 대한 신규 수량의 데이터와 결합하는 것을 특징으로 하는 방법.
제57항에 있어서, 스트림의 데이터를 이동시키는 단계는, 상기 메모리 블록들의 임의의 결함 컬럼들의 셀들 내에 저장을 위해 비트들을 상기 데이터 스트림에 삽입하는 단계를 포함하며, 그 이후에 상기 삽입된 비트들은 상기 유저 데이터를 시프팅시키는 것을 특징으로 하는 방법.
제59항에 있어서, 데이터를 스트림으로 이동시키는 단계는, 비트들을 상기 메모리 블록들의 임의의 결함 컬럼들의 셀들에 저장하기 위해 상기 데이터 스트림에 삽입하고, 상기 삽입된 비트들은 이후 상기 유저 데이터를 시프팅하고, 상기 비트 삽입은 유저 데이터가 기억 레지스터들로부터 이동되는 각각의 일정한 갯수의 셀 블록들내 임의의 결함 컬럼들의 레퍼런스 어드레스를 포함하는 것을 특징으로 하는 방법.
제57-62항 중 어느 한 항에 있어서, 적어도 다수의 상기 블록들내 상기 메모리 셀들은 메모리 셀당 일 비트 이상의 데이터를 저장하기 위하여 두 개 이상의 저장 상태들을 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
제57-62항 중 어느 한 항에 있어서, 적어도 다수의 상기 블록들내 상기 메모리 셀들은 메모리 셀당 정확히 일 비트의 데이터를 저장하기 위하여 정확히 두 개의 저장 상태들을 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
제57-62항중 어느 한 항에 있어서, 다수의 상기 블록들의 제1그룹내 상기 메모리 셀들은, 메모리 셀당 일 비트 이상의 데이터를 저장하기 위하여 두 개 이상의 저장 상태들을 가지고 개별적으로 작동되고, 상기 제1그룹과 상이한 다수의 블록들 의 상기 제2그룹내 상기 메모리 셀들은, 메모리 셀당 정확히 일 비트의 데이터를 저장하기 위하여 정확히 두 개의 저장 상태들을 가지고 개별적으로 작동되는 것을 특징으로 하는 방법.
제57-62항 중 어느 한 항에 있어서, 상기 메모리 셀 블록들에 저장된 유저 데이터의 상기 섹터들은, 이들이 저장되는 상기 메모리 셀 블록들의 특성을 포함하지 않는 것을 특징으로 하는 방법.
비휘발성 메모리 시스템에 있어서,

동시에 함께 소거가능한 셀들의 블록들로 형성된 부동 게이트 메모리 셀들의 어레이;

다수의 데이터 레지스터;

상기 다수의 데이터 레지스터들과 상기 메모리 셀 어레이의 각 별개 블록들 사이에서 병렬로 데이터를 이동시키는 제1데이터 전송 회로;

동시에 다수의 유저 데이터의 섹터들을 저장할 수 있는 버퍼 메모리;

동시에 상기 버퍼 메모리와 상기 데이터 레지스터들 중 하나 사이에서 데이터를 스트림으로 이동시키는 제2데이터 전송 회로;

상기 데이터 스트림으로부터 실시간에 중복 코드를 발생시키기 위해 상기 데이터 스트림의 경로에 위치된 중복 코드 회로; 및

상기 메모리 셀 어레이내의 결함 컬럼들을 회피하기 위해 상기 스트림의 길 이를 조정하도록 상기 데이터의 스트림의 경로에 위치된 결함 컬럼 회로;

를 포함하는 것을 특징으로 하는 메모리 시스템.