KR100304395B1 - 복수레벨상호접속형성방법 - Google Patents

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Abstract

본 발명의 방법은 일렉트로마이그레이션(electromigration) 및 내부식성(corrosion resistance)이 향상된 서브 1/2 마이크론 구리 상호 접속(sub-half-micron copper interconnections)을 제공한다. 본 발명의 방법은 대략 800 옹스트롬(angstroms) 미만의 층에 화학적 기상 증착(chemical vapor deposition) 또는 물리적 기상 증착(physical vapor deposition)에 의해 시드층(seed layer)이 증착되는, 전기 도금된 구리를 사용한 이중 대머신(double damascene)을 포함한다.

Description

복수 레벨 상호 접속 형성 방법{SUB-QUARTER-MICRON COPPER INTERCONNECTIONS WITH IMPROVED ELECTROMIGRATION RESISTANCE AND REDUCED DEFECT SENSITIVITY}
본 발명은 반도체 제조 분야에 관한 것으로서, 특히, 부식(corrosion) 및 결함에 대한 민감도가 감소되어, 신뢰도가 향상된 서브 마이크론 치수(sub-micron dimensions)의 구리 기반 상호 접속(copper based interconnections)의 설계에 관한 것이다. 또한, 본 발명은 이와 같이 설계된 구조를 형성하는 방법을 제공하는 것에 관한 것이다.
ULSI(Ultra Large Scale Integrated) 회로에 대한 디바이스의 기하학적 구조의 크기가 계속해서 감소됨에 따라, 이전의 그 어느 때보다도 강건한 신뢰도를 요구하면서, 최소한의 피치(pitch) 및 고전도성(high conductivity)을 갖는 상호 접속 배선(interconnect wiring)과, 낮은 유전 상수(dielectric constant)를 갖는 패시베이션 물질(passivation material)에 대한 요구가 증가되고 있다. 특히, 서브 1/4 마이크론 라인 폭(sub-quarter micron line width)에서, 가장 중요한 요소는 전도성이 높을 것과 일렉트로마이그레이션 저항(electromigration resistance)이 높아야 한다는 것이다.
하나의 기법에서는, 고전도성 및 높은 일렉트로마이그레이션 저항을 위해, 낮은 교차 캐패시턴스(low cross capacitance)를 위한 폴리이미드(polyimide) 패시베이션과 함께 구리 야금(metallurgy)을 사용해 왔다. 루터(Luther) 등에 의한 VLSI Multilevel Interconnection Conference(VMIC), pp.15-21, 1993의 문헌에는 이러한 기법을 사용하는 공정이 개시되어 있다. 구리 상호 접속 라인과 레벨간 비아 스터드(inter-level via studs)를 동시에 형성하는 이중 대머신 기법(doubledamascene method)을 사용한 공정의 향상에 대해서는 다랄(Dalal) 등에 의한 미국 특허 제 5,434,451 호에 개시되어 있다. 대머신 기법은 좁은 트렌치(trenches)나 좁은 홀 또는 그 둘의 조합을 충진(filling)하는 것을 포함한다. 충진된 물질 라인 또는 스터드의 현저한 테이퍼형(tapered)의 단면(highly tapered cross section)이 형성되기 때문에, 스퍼터링(sputtering) 또는 증발(evaporation)과 같은 물리적 기상 증착(Physical Vapor Deposition; PVD) 기법을 사용하여 좁은 홀 및 트렌치를 충진하는 것은 적합하지 않다는 것이 본 기술 분야에 잘 알려져 있다. 조쉬(Joshi) 등의 미국 특허 제 5,300,813 호에는 PVD 기법을 사용하여 고전도성 금속을 증착하고, 이어서, 텅스텐 캡층(tungsten cap layer)을 화학적 기상 증착(Chemical Vapor Deposition; CVD)하여, 테이퍼형의 단면의 상부를 충진하는 것이 개시되어 있다. 테이퍼형의 단면 때문에, 캡핑 공정에 의해 구리 도체의 단면 영역이 실질적으로 감소된다. 또한, 캡핑 금속은 도체 금속을 따라 증착되기 때문에, 최종 산물에서 도체 에지를 따라 도체 금속의 슬릿(slits)이 노출된다. 더욱이, 이 캡핑 공정에서 화학 기계적 연마 단계 동안 연마에 의해 제거된 딱딱한 금속 입자들은 금속 라인을 마모(abrade)시키는 경향이 있다. 따라서, 구리 증착을 위해 CVD나 전기 도금과 같은 부합적 증착 기법(conformal deposition methods)이 필요하다.
그러나, CVD 구리가 필요로 하는 매우 복잡한 프리커서(precursors)의 저장 수명(shelf life)이 제한적이라는 사실이 발견되었다. CVD 구리가 갖는 보다 심각한 문제는 구리 프리커서의 증기에 의해 제조 라인이 오염되는 것이며, 이것은반도체 디바이스에 손상을 입힌다.
수 십년 동안 프린트 배선 회로용 기판(Printed Circuit Board; PCB)을 위해 전기 도금에 의한 구리 증착이 사용되어 왔다. 전기 도금은 낮은 비용, 낮은 증착 온도 및 좁은 개구를 부합적으로 코팅하는 능력으로 인해, 구리 상호 접속 시 바람직한 증착 방법이다. 구리의 전기 도금은 기판 상에 구리 시드층(seed layer)을 필요로 함을 알아야 한다. 시드층을 위한 구리 증착 시에는 PVD 기법이 필수적으로 사용되어 왔다. 그러나, PVD 증착된 구리는 전기 도금된 구리에 비해 10 배 낮은 일렉트로마이그레이션 저항을 가지며, CVD 구리에 비해 3 배 낮은 일렉트로마이그레이션 저항을 갖는 것으로 알려져 있다. 구리 시드층은 상호 접속 라인의 단면 영역의 20%까지 형성될 수 있으므로, 시드층은 구리 상호 접속의 일렉트로마이그레이션 특성을 심각하게 손상시킨다. 구리의 일렉트로마이그레이션 저항은 통상적으로 설계된 도체 라인에서의 마모(wear-out)를 견디기에 충분히 높은 반면, PVD 시드층/전기 도금된 구리 도체 라인에서는 결함에 의해 유도된 일렉트로마이그레이션 장애들이 관측된다. 구리는 그 전도성이 높으므로, 200 옹스트롬 정도로 얇게 될 때, 도체 라인 폭 또는 두께 등의 라인 결함들이 전기 스크린 검사에 검출되지 않은 채 지나칠 수 있다. 이들 영역에서의 전류 밀도는 실제 사용하는 동안 매우 높기 때문에, 일렉트로마이그레이션으로 인한 초기 필드 장애가 발생할 것으로 생각할 수 있다.
상호 접속 라인이 서브 1/4 마이크론 치수일 경우, 시드층을 위해 PVD 기법을 사용하는데 있어서 다른 커다란 문제가 발생된다. 여기서, PVD 기법에 의해얇은 시드층이 증착되었다고 해도, 전술한 바와 같이 개구가 상당이 좁아진다. 그 결과, 속이 빈 외피 라인(hollow shelled line)이 된다.
CVD 구리 증착 기법은 예를 들면, 구리 프리커서의 증기로 인해 제조 라인이 오염되는 문제점을 갖고 있으므로, 반도체 제조에 손상을 입힌다. CVD 증착된 구리의 두께가 두꺼울수록 라인 오염의 경향이 커진다.
토마스(THOMAS)에 의한 미국 특허 제 5,414,301 호, 샤피로(Shapiro) 등에 의한 미국 특허 제 4,007,039 호, 아쿠츠(Akutsu) 등에 의한 미국 특허 제 4,872,048 호 및 우드포드(Woodford)와 브릭넬(Bricknell)에 의한 미국 특허 제 4,406,858 호에서는 고온의 응용 또는 기계적인 강도를 향상시키기 위해 여러 가지 소자와 구리를 함께 증착하는 것에 대해 개시하고 있다. 그러나, 구리와 다른 소자가 함께 증착될 때, 일반적으로 전기 저항성이 증가하므로, 고성능 시스템에서 구리를 사용하는 목적을 달성할 수 없다.
구리 야금에서 신뢰성과 관련된 또 다른 문제는 부식에 대한 것이다. 이에 대해서는 도 1a 및 도 1b에서의 예시와 함께 이하에서 기술된다. 도 1a는 전술한 종래 기술의 상호 접속 방안의 구조의 일부를 도시한 것으로서, 각각 이중 대머신 기법으로 규정되는, 2 레벨의 금속 상호 접속을 도시하고 있다. 도 1b는 상호 접속 단면의 확대도로서, 하나의 레벨 상의 구리 상호 접속 라인(9)이 비아 스터드(11)를 통해 하부 레벨 금속 상호 접속 라인(102)에 콘택트를 형성하고 있는 것으로 도시되어 있다. 이중 대머신 기법에서 비아 스터드(11) 및 도체 라인(102)은 서로 간에 절대 필요한 부분이라는 것을 알아야 한다. 구리 상호 접속은 점착층(adhesive layer)(5), 선택적인 장벽층(barrier layer)(6), PVD 구리 시드층(copper seed layer)(8), 벌크 구리층(bulk copper layer)(9 및 11) 및 폴리이미드 절연체(3) 상의 무기 절연체(4)를 포함한다.
레벨간 절연을 위한 폴리이미드의 사용과 관련하여 일반적으로 구리 라인의 부식이 발생되는 것으로 알려져 있다. 이것은 레벨간 절연을 위해 폴리이미드가 사용될 때마다, 일반적으로 그 응용은 얇은 무기 절연체층(4)의 추가를 수반하기 때문이다. 이러한 얇은 무기 절연체층은 쵸우 등(Chow et al)에 의한 미국 특허 제 4,789,648 호에 개시된 바와 같이 에칭 정지제(etch stop)로서 작용하기 위해서, 또는 조쉬 등에 의한 미국 특허 제 5,403,779 호에 개시된 바와 같이 화학 기계적 연마 동안 폴리이미드 파편(debris)의 형성을 감소시키기 위해 추가된다. 이러한 무기 절연체층(4)의 해로운 영향은 이것이 폴리이미드막에서 잔여 수분이 달아나는 것을 막는다는 점이다. 따라서, 폴리이미드막에 증기압(vapor pressure)이 발생하고, 이것이 구리쪽으로 방향을 찾는다. 그 결과, 구리 산화물(copper oxides) 및 수산화물(hydroxides)이 형성된다. 시간 및 온도에 따라, 이들 산화물 및 수산화물은 궁극적으로 구리 도체에서 보이드(voids)(13)(도 1을 참조)를 형성한다. 이들 부식에 의해 야기된 보이드(13)는 두 가지 이유 때문에 구리 도체의 상부 표면으로부터 유래하는 것으로 여겨진다. 첫째, 라이너층(liner layers)(5 및 6)은 도체 라인의 하부 및 측면을 커버하지만, 상부 표면을 커버하지 않는다. 둘째, 도체 라인 측벽 상의 무기 절연체층(4) 및 라이너(5 및 6)간의 접합은 공정의 온도가 분산되는 동안 격리되므로, 구리와의 콘택트를 위한 수분의 경로를 제공한다. 조쉬 등의 미국 특허 제 5,426,330 호에는 구리 도체 상에 텅스텐 캡을 제공하여 구리 부식을 방지하는 방법이 개시되어 있다. 전술한 바와 같이, 이러한 캡핑 방법은 금속 라인 마모를 발생시키면서, 연마 동안에 바람직하지 않은 금속 파편을 형성한다.
따라서, 반복되는 노력 및 종래 기술의 여러 가지 방안에도 불구하고, 결함에 민감한 일렉트로마이그레이션 장애 및 부식으로 인해 제조 상의 문제점들이 남아 있다. 신뢰도가 향상되고, 결함 민감도가 감소된 구리 집적 회로 패턴을 형성하기 위해 보다 좋은 방법을 개발할 필요가 있다.
종래 기술의 문제점들 및 결함들을 고려하면, 본 발명의 목적은 공정의 양품율 및 신뢰도가 향상된 서브 1/2 마이크론 치수의 고성능 상호 접속 회로를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 낮은 유전 상수 폴리이미드 패시베이션을 갖는 고전도성 구리 기반 야금을 제공하는 것이다.
본 발명의 다른 목적은 일렉트로마이그레이션 저항을 향상시킴으로써 구리 상호 접속 야금의 결함 민감도를 감소시키는 것이다.
본 발명의 다른 목적은 상호 접속 라인의 일렉트로마이그레이션 저항을 향상시키기 위해 PVD 구리 시드층의 두께가 감소된, 전기 도금된 구리 상호 접속 라인을 제공하는 것이다.
본 발명의 다른 목적은 금속 라인의 무결성(integrity)에 영향을 미치지 않는 금속 캡핑 구리 라인의 방법을 제공하는 것이다.
전술한 목적 및 다른 목적은 기판에 일렉트로마이그레이션 및 내부식성(耐腐蝕性)이 향상된 서브 1/2 마이크론 구리 상호 접속을 제공하는 방법과 관련된 본 발명에 의해 달성됨을 당업자라면 명백히 알 수 있을 것이다. 본 발명의 방법은 전기 도금된 구리를 사용하는 이중 대머신 기법을 포함할 수 있으며, 여기서는 두께가 감소된 PVD 층이 채용되거나, PVD 증착된 구리보다 대략 3 배 높은 일렉트로마이그레이션 저항을 갖는 CVD 구리 시드층의 부합적 코팅에 의해 PVD 층이 대체된다. 또한, 본 발명에서 시드층은 인터메탈릭층으로 변환될 수 있다. 일렉트로마이그레이션 저항을 향상시키고, 결함 민감도를 감소시키기 위해 하프늄(hafnium), 란탄(lanthanum), 지르코늄(zirconium), 주석(tin) 및 티타늄(titanium)과 같은 구리 인터메탈릭층이 제공된다. 또한, 기판에 형성된 구리 라인의 상부 표면을 완전히 커버하는 캡을 형성하여 내부식성을 향상시키는 방법이 제공된다. 또한, 구리의 격자간 위치(copper interstitial positions)에 탄소 원자를 혼입(incorporate)시킴으로써 일렉트로마이그레이션 및 내부식성을 향상시키는 구조 및 방법이 기술된다.
하나의 양상에서, 본 발명은 유전체 절연부에 의해 서로 격리되는 구리 라인의 복수 레벨 상호 접속을 형성하여 기판 내 전기적 피쳐(feature)에 콘택트를 형성하는 방법을 포함한다. 본 발명의 방법은 우선, 규정된 패턴 내에 구리 라인을 수용할 유전체 절연층을 갖는 기판을 마련하는 단계 및 패턴 내에 금속 라이너를 선택적으로 증착하는 단계를 포함한다. 그 후, 패턴에 두께가 감소된 PVD 구리층, CVD 구리층 또는 구리와 인터메탈릭 화합물을 형성할 수 있는 소자층이 증착되고, 이어서, 하나 이상의 구리층이 형성된다. 인터메탈릭 형성 소자가 증착되는 경우, 기판을 가열하여 인터메탈릭 형성 소자와 구리층을 반응시켜 구리층에 인터메탈릭 화합물층을 형성한다. 바람직하게, 인터메탈릭 형성 소자는 하프늄, 란탄, 티타늄, 주석 및 지르코늄으로 구성되는 그룹으로부터 선택된다. 구리층 이전에 인터메탈릭 형성 소자층이 증착되거나, 인터메탈릭 형성 소자층 이전에 구리층이 증착될 수 있다. 또한, 구리층 이전에 인터메탈릭 형성 소자층이 증착될 수 있으며, 구리층 이후에 인터메탈릭 형성 소자층이 증착될 수도 있다.
금속 라이너, 인터메탈릭 형성 소자층 및 구리층은 스퍼터링, 증발 및 CVD로 구성되는 그룹으로부터 선택된 공통적인 또는 별개의 증착 기법에 의해 증착될 수 있다. 바람직하게, 금속 라이너, 인터메탈릭 형성 소자층 및 구리층은 한 번의 강압(pump down)으로 스퍼터링에 의해 인시튜(in-situ) 증착되며, 스퍼터링은 반응성 스퍼터링(reactive sputtering), 시준 스퍼터링(collimated sputtering), 마그네트론 스퍼터링(magnetron sputtering), 저압 스퍼터링(low pressure sputtering), ECR 스퍼터링, 이온화 빔 스퍼터링(ionized beam sputtering) 및 그들의 임의의 조합일 수 있다.
보다 바람직한 방법에서, 본 발명은 서브 마이크론 피치(pitch)에서, 낮은 유전체 절연부에 의해 서로 격리된, 신뢰성있는 구리 라인의 복수 레벨 상호 접속을 형성하여 기판 내 전기적 피쳐에 대한 콘택트를 형성하는 방법에 관한 것이다. 본 발명의 방법은 처음에 전기적 피쳐를 갖는 기판 상에 한 쌍의 절연층을 증착하는 단계와, 절연층들 중 적어도 하나 위에 비아 스터드 패턴을 포토리소그래픽하게 규정하는 단계와, 절연층들의 쌍을 부분적으로 에칭하는 단계와, 절연층들 중 적어도 하나 위에 상호 접속 라인 패턴을 포토리소그래픽하게 규정하는 단계 및 전기적 피쳐가 노출될 때까지 절연층을 에칭하여 절연체들의 쌍에 트렌치 및 홀을 형성하는 단계를 포함한다. 그 다음, 트렌치 및 홀에 라이너 야금이 증착된다. 홀 및 트렌치를 충진하기 위해 하나 이상의 구리층 뿐만 아니라 구리와 인터메탈릭 화합물을 형성할 수 있는 소자층이 증착된다. 구리를 연마하여 트렌치 외부의 잉여 금속을 제거하고, 기판을 가열하여 인터메탈릭 형성 소자와 구리를 반응시킴으로써 구리와 인터메탈릭 화합물층을 형성한다.
구리층들 중 하나는 구리와 탄소 기체(carbonaceous gas)를 반응성 스퍼터링으로 증착하여, 증착된 구리의 격자 내에 탄소 원자를 혼입시킨다. 바람직하게, 인터메탈릭 형성 소자의 두께는 대략 100 옹스트롬 내지 600 옴스트롬이다. 인터메탈릭층은 홀 및 트렌치의 구리 아래에, 홀 및 트렌치의 구리 내에, 또는, 홀 및 트렌치의 구리 위에 형성될 수 있다.
관련된 양상에서, 본 발명은 전기적 피쳐를 갖는 기판 상에 증착된 한 쌍의 절연층을 포함하는 구리 라인의 상호 접속을 갖는 기판을 포함하고, 절연층은 에칭된 비아 스터드 패턴을 가지며, 에칭된 상호 접속 라인 패턴은 절연체들의 쌍에 홀 및 트렌치를 형성한다. 금속층은 트렌치 및 홀에 라인을 형성하고, 구리는 홀 및 트렌치를 충진하고, 구리의 일부는 구리 인터메탈릭 화합물의 영역을 포함한다.
다른 양상에서, 본 발명은 진공 툴(vacuum tool)에서 기판을 가열하는 단계와, 탄소 물질을 기체 형태로 진공으로 주입하는 단계 및 트렌치에 구리를 형성하기 위해 격자간 원자를 구리 격자안으로 혼입시키는 동시에 기판 트렌치에 구리 금속을 증착하는 단계를 포함하는, 트렌치를 갖는 기판 상에 일렉트로마이그레이션 저항 및 내부식성이 향상된 구리 상호 접속을 제공하는 방법에 관한 것이다. 바람직하게, 기판은 증착하는 동안 100oC 내지 400oC의 온도로 유지되고, 탄소 물질은 식 CxHy또는 CxHx를 가지며, 산소(oxygen), 질소(nitrogen) 또는 황(sulphur)을 포함하지 않는 탄화 수소(hydrocarbon)이다.
관련된 양상에서, 본 발명은 전기적 피쳐를 갖는 기판 상에 증착된 한 쌍의 절연층을 포함하는 구리 라인의 상호 접속을 갖는 기판을 제공하며, 절연층은 에칭된 비아 스터드 패턴을 갖고, 에칭된 상호 접속 라인 패턴은 절연체들의 쌍에 홀 및 트렌치를 형성하며, 금속층은 트렌치 및 홀에 라인을 형성하고, 구리는 홀 및 트렌치를 충진하고, 구리는 대략 0.1 내지 15 ppm의 탄소를 포함한다.
다른 양상에서, 본 발명은 주변의 절연부에 비해 평탄한 표면을 갖는 기판 상호 접속 상에 보호 캡(protective cap)을 제공하는 방법에 관한 것이다. 본 발명의 방법은 그 위에 절연층을 갖는 기판을 제공하는 단계와, 절연층 내에 홀 및 트렌치를 형성하는 에칭된 비아 스터드 패턴 및 에칭된 상호 접속 라인 패턴을 제공하는 단계와, 기판 상호 접속을 형성하기 위해 절연층의 상부 표면까지 홀 및 트렌치를 충진하는 구리 야금을 제공하는 단계를 포함한다. 그 다음, 구리는 주변의 절연층 표면 아래의 표면을 리세스(recess)하기 위해 연마된다. 그 다음, 리세스된 구리 상에서 주변의 절연층 표면 위의 레벨까지 캡(cap)을 위한 물질의 층이 증착된다. 그 다음, 기판을 연마하여 기판 상호 접속의 외부 영역으로부터 캡 물질을 제거함으로써 주변의 절연층 표면과 평탄한 캡 표면을 형성한다. 바람직하게, 리세스의 두께는 대략 100 옹스트롬 내지 400 옴스트롬이며, 캡을 위한 물질은 텅스텐, 텅스텐-실리콘, 텅스텐 질소, 하프늄, 지르코늄, 탄탈(tantalum), 주석, 란탄, 게르마늄(germanium), 탄소, 크롬(chromium), 크롬-크롬-산화물, 백금(platinum) 및 그들의 조합으로 구성되는 그룹으로부터 선택적으로 증착 및 선택된다.
다른 양상에서, 본 발명은 유전체 절연부에 의해 서로 격리되는 구리 라인의 복수 레벨 상호 접속을 형성하여 기판 내 전기적 피쳐에 대한 콘택트를 형성하는 방법을 제공하며, 본 발명의 방법은,
(a) 규정된 패턴 내에 구리 라인을 수용할 유전체 절연층을 갖는 기판을 마련하는 단계와,
(b) 패턴에 금속 라이너를 선택적으로 증착하는 단계와,
(c) 패턴에 대략 800 옹스트롬 미만의 두께를 갖는 구리의 화학적 기상 증착층 또는 구리의 물리적 기상 증착층을 차후에 증착하는 단계와,
(d) 화학적 또는 물리적 기상 증착 구리층 상에, 상이한 공정에 의해 구리층을 증착하여 패턴을 실질적으로 충진하는 단계를 포함한다.
바람직하게, 화학적 기상 증착 구리층은 대략 50 내지 2000 옹스트롬의 두께를 가질 수 있으며, 더욱 바람직하게는 대략 100 내지 700 옹스트롬의 두께를 가질수 있다. 물리적 기상 증착은 구리 스퍼터링 또는 구리 증발에 의한 것일 수 있으며, 바람직하게, 물리적 기상 증착 구리층은 대략 600 옹스트롬 미만의 두께를 갖는다.
본 발명의 방법은 화학적 또는 물리적 기상 증착 구리층 이전에, 구리와 인터메탈릭 화합물을 형성할 수 있는 소자층을 패턴에 증착하는 단계를 포함할 수 있다. 본 발명은 실질적으로 패턴을 충진하는 구리층 증착 이후에 기판을 가열하여 인터메탈릭 형성 소자와, 실질적으로 패턴을 충진하는 구리층을 반응시킴으로써 인터메탈릭 화합물층을 형성한다.
도 1a는 전기 도금된 구리를 사용한 이중 대머신 기법으로 형성된, 종래 기술의 복수 레벨 구리 상호 접속의 일부에 대한 정면도로서, 통상의 공정에서 발생되는 금속 부식 및 라인 결함을 도시한 도면,
도 1b는 종래 기술에서 사용된 여러 가지 금속층들을 도시하는, 도 1의 상호 접속의 일부에 대한 확대도,
도 2는 유기 유전체 절연층 및 다른 얇은 유전체 절연층이 증착되고, 종래 기술의 이중 대머신 기법에 따라 비아 스터드 및 상호 접속 라인의 조합 패턴이 에칭되어 아래의 금속 피쳐를 노출시키는, 본 발명의 방법을 개시하기 이전의 기판의 정면도,
도 3은 본 발명의 구리 인터메탈릭 형성 구성을 구현하는, 사전 형성된 상호 접속 구조 내 여러 가지 층들의 정면도,
도 4는 본 발명에 따른 상호 접속을 위해 구리 시드층이 인터메탈릭 하부층으로 변환된 후의 도 3의 상호 접속 구조의 정면도,
도 5a 및 도 5b는 인터메탈릭층이 구리 상호 접속의 중간에 형성된 본 발명의 또 다른 실시예의 정면도로서, 도 5a는 소형 치수의 비아 스터드를, 도 5b는 대형 치수의 비아 스터드를 도시한 도면,
도 6a 내지 도 6d는 본 발명에 따라 캡층을 형성하는 공정 단계의 순서를 도시하는 도면으로서, 상부 표면으로부터 제거된 얇은 구리층을 갖는, 도 3에 도시된 바와 같이 형성된 구조의 정면도,
도 7은 본 발명에 따라 PVD 또는 CVD 구리 시드층을 사용하여 형성된, 사전 형성 상호 접속 구조 내 여러 가지 층들의 정면도,
도 8은 구리의 전기 도금된 구리층을 시드층 상에 증착하고, 웨이퍼를 연마하여 잉여 금속을 제거한 후의 도 7의 구조의 정면도.
도면의 주요 부분에 대한 부호의 설명
3 : 폴리이미드 절연체 4 : 무기 절연체
5 : 점착층 6 : 장벽층
8 : PVD 구리 시드층 9 : 구리 상호 접속 라인
11 : 비아 스터드 13 : 보이드
101 : 콘택트 스터드 102 : 하부 레벨 금속 상호 접속 라인
본 발명에 있어서 신규한 것이라 생각되는 특징 및 본 발명의 구성 요소의 특징들은 특히 첨부된 특허 청구 범위와 함께 기술된다. 도면들은 단지 예시를 위한 것이며, 실제 축적으로 도시되지는 않았다. 그러나, 본 발명의 구성 및 동작 방법은 첨부된 도면과 함께 이하 상세하게 기술된 내용을 참조하면 가장 잘 이해할 수 있을 것이다.
본 발명의 바람직한 실시예를 기술함에 있어서, 도 2 내지 도 8을 참조할 것이며, 동일한 참조 번호는 본 발명의 동일한 특징부를 나타낸다. 본 발명의 특징부들은 반드시 동일 축적으로 도시된 것은 아니다.
도 2를 참조하면, 실리콘 기판(105)을 포함하는 통상적인 실리콘 반도체 구조의 단면도가 도시되어 있다. 실리콘 기판(105)은 그 위에, 전형적으로 텅스텐인다양한 디바이스 콘택트 스터드들(비아들)(101) 및 국부 상호 접속(라인)(102)을 가지며, 이들은 절연체층(106, 103) 내에 각각 형성되고 티타늄 및 티타늄-질화물으로 된 하부층(도시되지 않음)을 갖는다. 예를 들면, 오정렬(misalignment)로 인해 비아 및 라인 사이에 금속 스파이크(metal spikes)가 일어나는 것을 방지하기 위해 얇은 절연체층을 사용하는 것에 대해서는, 미국 특허 출원 제 08/947,244 호(대리인 문서 번호 FI9-96-137)인 "SELF-ALIGNED COMPOSITE INSULATOR WITH SUB-HALF MICRON MULTILEVEL HIGH DENSITY ELECTRICAL INTERCONNECTIONS AND PROCESS THEREOF"에 개시되어 있다.
본 발명의 방법은 서브 마이크론 피치에서, 낮은 유전체 절연부에 의해 서로 격리되는, 신뢰성있는 구리 라인의 복수 레벨 상호 접속을 형성하여 기판 내 전기적 피쳐에 대한 콘택트를 형성한다. 기판 구조는 복수의 전자 디바이스, 유기 회로 캐리어(organic circuit carrier) 또는 세라믹 회로 캐리어(ceramic circuit carrier)를 갖는 반도체일 수 있다. 바람직하게, 국부 상호 접속(102)은 종래 기술의 대머신 기법에 의해 형성되며, 국부 상호 접속의 상부 표면은 전형적으로 증착된 붕소 규산염(boro-silicate) 또는 인 규산염 유리(phospho-silicate glass) 또는 SiO2인 주변의 절연체(103)의 표면과 실질적으로 평탄하다. 그 다음, 유전체 절연층(2, 3 및 4)이 증착되어 고전도성 상호 접속 형성 공정이 시작된다. 절연체들의 쌍은 ECR, 스퍼터링, 플라즈마 여기(Plasma Enhanced) CVD, CVD, 스핀 코팅(spin-coating) 또는 이들 기법의 임의의 조합에 의해 증착될 수 있다. 예를들면, 이들 절연체는 폴리이미드, 실리콘 질화물(silicon-nitride), 알루미나(alumina), 실리콘 이산화물(silicon-dioxide), 인 규산염 유리, 이트륨 산화물(yttrium oxide), 마그네슘 산화물(magnesium oxide), 에어로겔(aero-gel) 또는 이들 물질의 임의의 조합으로 형성될 수 있다.
미국 특허 출원 제 08/841,221 호에 개시된 절연체들의 선택 및 그들을 집적 회로의 제조에 통합하는 방법이 본 발명에 채용될 수 있으며, 이 특허 출원의 개시 내용은 본 명세서에서 참조로 인용된다.
그 다음, 절연체(4) 상에, 예를 들면, 포토리소그래피 공정에 의해 비아 스터드 패턴이 규정되고, 이어서, 적절한 에칭제(etchants)로 절연체(4)에 대한 에칭 및 절연체(3)의 일부에 대한 에칭 단계가 수행된다. 그 다음, 다시 예를 들면, 포토리소그래피 공정에 의해 고전도성 금속 상호 접속 라인을 위한 패턴이 규정되고, 이어서, 절연체(3) 및 절연체(2)의 나머지를 에칭하여 트렌치(12) 및 홀(13)을 형성함으로써 금속 라인(102)을 노출시킨다. 이들 단계는 본 발명의 기술 분야에서 이중 대머신 기법으로 알려진 방법의 초기 공정 단계들로서, 다랄 등의 미국 특허 제 5,434,451 호와 같은 문헌에 개시되어 있으며, 그 개시 내용은 본 명세서에서 참조로 인용된다.
그 다음, 선택된 라이너 물질 및 고전도성 금속이 본 발명에 따라 증착되며, 화학 기계적 방법에 의해 연마를 행하여 잉여 금속을 제거함으로써 비아 스터드 및 상호 접속 라인 패턴을 동시에 형성한다. 본 발명은 조합된 비아 스터드 및 상호 접속 라인 패턴이 절연체층(2, 3 및 4)에서 에칭되어 국부 상호 접속(102) 부분을노출시키는 시점에 공정에서 구현된다.
본 발명의 상호 접속은 도 3에서부터 예시되며, 명료성을 위해 단지 도 2의 일부만이 도시된다. 도 2의 구조를 갖는 웨이퍼를 세정하는 인시튜 스퍼터 후에, 전형적으로 100 내지 300 옹스트롬 두께를 갖는, 점착물 및 콘택트 금속, 바람직하게는 티타늄, 탄탈, 탄탈-질화물, 크롬, 텅스텐 또는 이들 층의 임의의 조합의 얇은 층(5)이 증착된다. 그 후, 전형적으로 200 내지 400 옹스트롬 두께를 갖는, 크롬-크롬-산화물, 텅스텐-실리콘, 텅스텐-질화물, 텅스텐-질화물-실리콘, 티타늄-질화물, 탄탈 또는 탄탈-질화물과 같은 물질의 선택적인 열 확산 장벽층(thermal diffusion barrier layer)(6)이 증착된다. 층(5 및 6)은 본 발명에 채용된 라이너 야금으로서 지칭된다. 콘택트 물질은, 예를 들면, 티타늄, 탄탈 또는 탄탈-질화물일 수 있다. 장벽층은 티타늄-질화물, 티타늄-산소-질화물(titanium-oxy-nitride), 탄탈, 탄탈-질화물, 크롬, 크롬/크롬-산화물, 텅스텐, 텅스텐-질화물, 텅스텐-실리콘 또는 그들간의 임의의 조합일 수 있다.
라이너층은 스퍼터링, 증발과 같은 공통적인 또는 개별적인 증착 기법에 의해 증착될 수 있다. 바람직하게, 반응성 스퍼터링, 시준 스퍼터링, 마그네트론 스퍼터링, 저압 스퍼터링, ECR 스퍼터링, 이온화 빔 스퍼터링 및 그들의 임의의 조합과 같은 스퍼터링 기법이 채용된다. 보다 바람직하게, 전술한 이들 층(5 및 6)의 증착은 한 번의 강압으로 시준 스퍼터링을 사용하며, 다랄 및 로우니(Lowney)에 의한 미국 특허 제 4,379,832 호에 개시된 반응성 금속 증착 기법을 사용하여 수행된다. 미국 특허 제 4,379,832 호는 본 명세서에서 참조로서 인용된다. 증착 온도는 대략 120oC 내지 400oC인 것이 바람직하다.
본 발명의 제 1 실시예에서, 이 선택적인 층(6) 다음에는 바람직하게 대략 100 내지 600 옹스트롬 두께를 갖는, 구리와 인터메탈릭 화합물을 형성할 수 있는 얇은 소자층(7)이 증착된다. 이러한 소자는 하프늄, 란탄, 지르코늄, 주석 및 티타늄으로 구성되는 그룹으로부터 선택될 수 있다. 그 후, 전형적으로 600 내지 2000 옹스트롬 두께를 갖는 얇은 구리 시드층(8)이 증착된다.
층들(5 내지 8)은 스퍼터링, 증발 또는 CVD와 같은 공통적인 또는 개별적인 증착 기법에 의해 증착된다. 바람직하게, 반응성 스퍼터링, 시준 스퍼터링, 마그네트론 스퍼터링, 저압 스퍼터링, ECR 스퍼터링, 이온화 빔 스퍼터링 및 그들의 임의의 조합과 같은 스퍼터링 기법이 채용된다. 보다 바람직하게, 전술한 이들 층(5, 6, 7 및 8)의 증착은 한 번의 강압으로 시준 스퍼터링을 사용하고, 다랄 및 로우니(Lowney)에 의한 미국 특허 제 4,379,832 호에 개시된 반응성 금속 증착 기법을 사용하여 수행된다. 미국 특허 제 4,379,832 호는 본 명세서에서 참조로서 인용된다. 증착 온도는 대략 120oC 내지 400oC인 것이 바람직하다. 또한, 일렉트로마이그레이션 저항을 향상시키기 위해 구리 시드층은 격자 간 위치에 탄소를 의도적으로 포함할 수 있으며, 여기에 대해서는 이하에 더 기술될 것이다.
구리 시드층(8)에 이어, 나머지 구리층(9)이 전기 도금되어 트렌치를 충진한다. 이와는 달리, 층(8 또는 8 및 9)이 CVD 기법에 의해 증착될 수 있다. 그 다음, 화학 기계적 기법으로 기판 웨이퍼를 연마하여 패터닝되지 않은 영역으로부터 모든 잉여 금속을 제거함으로써 도 3에 도시된 바와 같은 평탄화된 구조가 형성된다.
인터메탈릭 형성 금속층(7)이 사용되면, 기판 웨이퍼가 다음으로 질소와 같은 비반응성 분위기에서 30 분 내지 2 시간 동안 대략 250oC 내지 450oC의 온도로 가열된다. 이로 인해 인터메탈릭 형성층(7)이 구리층과 반응하여 도 4의 구리 인터메탈릭 화합물층(10)이 형성된다. 구리 인터메탈릭층은 구리층(8 및 9)의 일렉트로마이그레이션 저항을 향상시킨다. 바람직하게, 인터메탈릭 형성 금속의 두께는 인터메탈릭 화합물을 형성하는 동안 모든 구리 시드층(8)(도 3을 참조)을 소모하도록 선택된다. 본 발명에 의해 구리층에 형성된 인터메탈릭 화합물은 하프늄 구리(hafnium cupride)(Hf2Cu), 란탄 구리(lanthanum cupride)(LaCu2), 에타 청동(eta-bronze)(Cu6Sn5), 티타늄 구리(titanium cupride)(TiCu) 및 지르코늄 구리(zirconium cupride)(Zr2Cu)일 수 있다.
인터메탈릭층은 완전한 인터메탈릭 또는 인터메탈릭 및 구성 금속층(constituent metal layers)의 조합일 수 있다. 인터메탈릭 형성 소자는 두 가지의 기준으로 선택할 수 있다. 첫째, 선택된 소자는 구리에서 2 원자 퍼센트(atomic percent), 용해도(solubility)를 갖거나, 전혀 갖지 않는 것이 바람직하다. 용해도가 낮아야 한다는 것이 중요한데, 그렇지 않으면, 소자가 구리로 확산하여 그 전도성에 영향을 미칠 것이다. 둘째, 소자는 구리와 안정적인 인터메탈릭을 형성하는 것이 바람직하다. 전술한 소자 이외에도, 이들 기준을 만족하는소정의 다른 소자들을 구리 인터메탈릭 형성 소자로서 채용할 수 있다.
전술한 공정 단계들은 보다 높은 레벨에서 상호 접속의 규정 및 형성을 위해 반복된다. 상호 접속의 최종 레벨이 규정된 후, 단지 한 번의 열 처리를 수행하는 것을 선택하여 인터메탈릭을 형성할 수 있으며, 또는, 상호 접속의 각각의 레벨 이후에 열 처리를 반복하는 것을 선택할 수도 있다는 것을 알아야 한다.
본 발명의 다른 실시예에서, 소형 치수의 비아 스터드에 대해 도 5a에 도시되고, 보다 넓은 비아 스터드에 대해 도 5b에 도시된 바와 같이, 상호 접속 두께의 중간에 인터메탈릭층이 형성된다. 본 실시예에서, 구리의 에지로부터 이격되고, 내부 영역을 향하는 인터메탈릭 화합물 영역을 형성하기 위해 초기 구리층 이후에 인터메탈릭층(7)이 증착된다. 도 5a는 구리층(9) 내부에서 Y 모양으로, 열 처리 이후의 인터메탈릭 영역(10)을 도시하고 있다(여기서, 인터메탈릭 소자층(7)이 처음에 증착됨). 또한, 인터메탈릭 화합물 영역(10a 및 10b)이 도시된 위치에, 열 처리 이후 인터메탈릭 소자(7)의 두 영역이 증착된 도 5b에 도시된 바와 같이, 하나 이상의 인터메탈릭 영역이 채용될 수 있다.
본 발명의 다른 실시예에서, 인터메탈릭 형성 소자가 캡의 형태로 구리 라인의 상부에 증착된다. 도 6a에 도시된 바와 같이, 도 3의 평탄화된 구조를 형성한 후, 대략 100 내지 400 옹스트롬 두께를 갖는 얇은 구리층을 제거하여 주변의 절연 표면으로부터 그 표면을 리세스한다. 이러한 제거는 구리 상호 접속 라인 또는 비아 스터드의 가벼운 화학 기계적 연마, 기계적 연마, 또는 둘 다에 의해 수행되어, 평탄화된 캡 표면을 제공한다.
다음으로 도 6b에 도시된 바와 같이, 바람직하게 웨이퍼에 대한 인시튜 스퍼터 세정(in-situ sputter cleaning) 후에 전술한 기법(PVD, 전기 도금, 무전해 도금(electroless plating), CVD 또는 그들의 임의의 조합)에 의해 얇은 인터메탈릭 형성 소자층이 선택적으로 증착된다. 그 다음, 도 6c에 도시된 바와 같이 층(4)의 표면과 동일한 레벨에 구리 라인 상의 인터메탈릭 형성 소자의 캡은 남겨두면서, 화학 기계적 연마 또는 단순한 기계적 연마에 의해 상호 접속 트렌치 외부로부터 잉여 금속이 제거된다. 다음 단계는 전술한 바와 같이, 웨이퍼를 열 처리하여 구리층(9)의 상부에 인터메탈릭층(7)을 형성하는 것이다. 도 6d는 구리 상호 접속층의 하부 및 상부 모두에 인터메탈릭층 또는 영역이 형성된 실시예를 도시하고 있다.
이러한 인터메탈릭 캡층 형성 방법은 노출된 구리의 좁은 슬릿을 남기는 것과는 반대로, 캡 금속이 라이너 및 구리와 더불어 증착되는 방법에서와 같이, 라인 에지를 따라 구리 라인을 완전히 커버한다는 이점이 있다. 이러한 캡 형성 방법은 인터메탈릭 화합물의 형성을 목적으로 기술되었지만, 이 방법은 이러한 금속들에만 한정되는 것은 아니며, 텅스텐, 텅스텐-실리콘, 텅스텐 질소, 하프늄, 지르코늄, 탄탈, 탄탈-질화물, 티타늄, 주석, 란탄, 게르마늄, 탄소, 크롬, 크롬-크롬-산화물, 백금 또는 그들간의 임의의 조합과 같은 임의의 소망하는 금속, 합금 또는 인터메탈릭 화합물을 사용할 수 있다.
이와 같이, 선택적인 증착에 의해 구리 라인 단면의 하부, 중간, 상부 또는 이들 영역들의 임의의 조합된 위치에 구리 인터메탈릭층이 형성된다. 본 발명은이들 영역 중 임의의 영역 또는 모든 영역에 인시튜 구리 인터메탈릭층을 형성하여 구리 상호 접속 라인의 일렉트로마이그레이션 저항을 향상시키는 방법을 제공한다.
전술한 바와 같이, 증착된 구리 격자 내에 탄소 원자를 혼입시키기 위해 탄소 물질의 의도적인 유출(bleed)과 함께 진공 툴에 구리 시드층을 기체 형태로 증착하는 것이 바람직하다. 바람직하게, 기판은 대략 100oC 내지 400oC의 온도로 유지된다. 탄소 물질은 CxHy또는 CxHx탄화 수소 그룹에 속하는 탄소 물질과 같이 산소, 질소 또는 황을 포함하지 않는 탄화 수소이다. 탄소 물질은 불활성 캐리어 기체(inert carrier gas)를 사용하여 농축 형태 또는 희석 형태로 진공 툴로 주입될 수 있다. 바람직하게, 진공 툴은 스퍼터링 또는 증발 툴이며, 탄소 물질의 부분압은 대략 10-4내지 10-7Torr이다.
이러한 증착 공정의 더욱 바람직한 파라미터는 처음에 기판을 10-8Torr의 압력으로 강압하고, 자동 압력 제어를 사용하여 10-5Torr의 압력 하에서 아세틸렌 기체(acetylene gas)에서 유출시킨 후, 4 milli.Torr의 압력으로 아르곤 기체(argon gas)를 주입하고, 구리를 기판의 트렌치 내에 스퍼터 증착한다. 본 발명의 이러한 양상으로 인해, 구리 격자에 0.1 ppm 내지 15 ppm의 용해된 탄소를 갖는 구리의 상호 접속이 얻어진다.
이와 같이 탄소를 구리에 혼입시키면, 전기 도금된 구리의 일렉트로마이그레이션 저항이 향상되며, CVD 구리에 혼입시키면 그 보다는 작은 정도로 향상된다는것이 알려져 있다. 이론에 얽매이는 것을 원하는 바는 아니지만, 격자간 위치에 탄소 원자를 혼입시킴으로 인해 일렉트로마이그레이션 저항이 향상되는 것으로 여겨진다. 이러한 격자간 탄소는 구리의 전기적 특성에 영향을 거의 미치지 않지만, 그 화학 및 기계적 특성에는 커다란 영향을 미친다.
당업자라면 본 명세서에서 개시한 바에 의해 본 발명의 공정 및 구조의 또 다른 실시예를 쉽게 안출해 낼 수 있을 것이다. 예를 들면, 다음 공정 단계에서 구리를 전기 도금하기 위해 구리 시드층(8)이 증착된다는 것을 알아야 한다. 층(9)에 대해 CVD 구리를 사용하기로 선택한 경우, 시드층(8)은 불필요하다. 또한, 절연체들의 쌍은 유기/무기, 유기/유기 또는 무기/무기일 수 있다.
또한, 대머신 기법에 의한 구리 상호 접속 형성 시, 구리 시드층을 증착하기 위해 화학적 기상 증착을 사용하면, 종래 기술에서 채용된 전형적으로 1100 내지 2000 옹스트롬 두께에서의 물리적 기상 증착(예를 들면, 스퍼터링 또는 증발)을 사용하는 경우에 비해, 이전에는 알려지지 않았던 이점들이 제공된다. 증착된 CVD 구리 시드층은 대략 50 내지 2000 옹스트롬 범위의 두께를 가질 수 있으며, 바람직하게는 100 내지 700 옹스트롬 범위의 두께를 갖는다. 이와는 달리, PVD 구리 시드층은 대략 800 옹스트롬 미만의 두께, 바람직하게 대략 600 옹스트롬 미만의 두께로 증착될 때는 종래 기술의 보다 두꺼운 PVD 구리 시드층에 비해 이점을 제공한다. 이들 이점에는 보다 높은 일렉트로마이그레이션 저항이 포함된다. CVD 구리 시드층을 사용하거나 800 옹스트롬 두께 미만의 PVD 구리 시드층을 사용할 때는, 트렌치를 충진하는 구리층은 본 발명에 따라 구리 인터메탈릭층없이 구리 시드층 상에 직접 증착될 수 있다. 구리층은 시드층을 증착하는데 사용된 공정과는 상이한 공정에 의해 증착되어야 한다.
도 7 및 도 8에는 본 발명의 이러한 양상의 상호 접속이 도시되어 있다. (도 2의 일부를 도시하는) 도 7에 도시된 바와 같이, 도 2의 구조로 웨이퍼를 인시튜 스퍼터 세정한 후, 전술한 바와 동일한 방법으로 라이너층(5 및 6)이 증착되는데, 열 확산층(6)은 여전히 선택적이다. 그러나, 구리 인터메탈릭층(7)을 증착하는 대신에 라이너층(6) 상에 시드층(8)이 직접 증착될 수 있으며, 층(6)이 존재하지 않는 경우에는, 라이너층(5) 상에 직접 증착될 수 있다. CVD 기법이 채용되면, 시드층(8)의 두께는 보다 바람직하게 대략 300 내지 600 옹스트롬의 범위를 갖는다. PVD 기법이 채용되면, 구리 시드층은 바람직하게 대략 600 옹스트롬 미만의 두께를 가지며, 더욱 바람직하게는 대략 200 내지 500 옹스트롬의 두께를 갖는다. 구리 시드층(8) 이후, 나머지 구리층(9)이 전기 도금되어 트렌치를 완전히 충진한다. 그 다음, 화학 기계적 방법으로 기판 웨이퍼를 연마하여 패터닝되지 않은 영역들로부터 모든 잉여 금속을 제거함으로써, 결국 도 8에 도시된 구조가 형성된다. 그러면, 이러한 구조는 일렉트로마이그레이션 저항이 향상되고, 결함 민감도가 감소된 서브 1/4 마이크론 구리 상호 접속을 제공할 수 있다.
본 발명은 특정의 바람직한 실시예와 함께 특정하게 기술되었지만, 전술한 내용의 견지에서, 당업자라면 여러 가지 대안, 변경 및 변화에 대해 명백하게 알 수 있을 것이다. 따라서, 첨부된 특허 청구 범위는 본 발명의 진정한 영역 및 정신을 벗어나지 않는 것으로서, 이러한 소정의 대안, 변경 및 변화를 포함하는 것으로 생각하여야 할 것이다.
본 발명에 따른 복수 레벨 상호 접속 형성 방법에 의하면 일렉트로마이그레이션 및 내부식성이 향상된 서브 1/2 마이크론 구리 상호 접속이 제공된다.

Claims (6)

  1. 유전체 절연부(dielectric insulation)에 의해 서로 격리되는 구리 라인의 복수 레벨 상호 접속을 형성하여 기판 내 전기적 피쳐(electrical feature)에 대한 콘택트를 형성하는 방법에 있어서,
    (a) 규정된 패턴 내에 구리 라인을 수용할 유전체 절연층을 갖는 기판을 마련하는 단계와,
    (b) 상기 패턴에 금속 라이너(metallic liner)를 선택적으로 증착하는 단계와,
    (c) 구리와 인터메탈릭 화합물(intermetallic compound)을 형성할 수 있는 소자층(a layer of an element) - 상기 소자는 란탄(lanthanum)과 주석(tin)으로 이루어진 그룹으로부터 선택됨 - 을 상기 패턴에 증착하는 단계와,
    (d) 상기 패턴에 화학적 기상 증착 구리층(chemical vapor deposition layer of copper)을 차후에 증착하는 단계와,
    (e) 상기 화학적 기상 증착 구리층 상에 이와는 상이한 공정에 의해 구리층을 증착하여 상기 패턴을 실질적으로 충진하는 단계와,
    (f) 상기 기판을 가열하여, 인터메탈릭 형성 소자(intermetallic forming element)와 상기 패턴을 실질적으로 충진하는 상기 구리층을 반응시켜 인터메탈릭 화합물층(a layer of intermetallic compound)을 형성하는 단계
    를 포함하는 복수 레벨 상호 접속 형성 방법.
  2. 유전체 절연부에 의해 서로 격리되는 구리 라인의 복수 레벨 상호 접속을 형성하여 기판 내 전기적 피쳐에 대한 콘택트를 형성하는 방법에 있어서,
    (a) 규정된 패턴 내에 구리 라인을 수용할 유전체 절연층을 갖는 기판을 마련하는 단계와,
    (b) 상기 패턴에 금속 라이너를 선택적으로 증착하는 단계와,
    (c) 구리와 인터메탈릭 화합물을 형성할 수 있는 소자층 - 상기 소자는 란탄과 주석으로 이루어진 그룹으로부터 선택됨 - 을 상기 패턴에 증착하는 단계와,
    (d) 대략 800 옹스트롬 미만의 두께를 갖는 물리적 기상 증착 구리층(physical vapor deposition layer of copper)을 차후에 상기 패턴에 증착하는 단계와,
    (e) 상기 물리적 기상 증착 구리층 상에 이와는 상이한 공정에 의해 구리층을 증착하여 상기 패턴을 실질적으로 충진하는 단계와,
    (f) 상기 기판을 가열하여, 인터메탈릭 형성 소자와 상기 패턴을 실질적으로 충진하는 상기 구리층을 반응시켜 인터메탈릭 화합물층을 형성하는 단계
    를 포함하는 복수 레벨 상호 접속 형성 방법.
  3. 제 2 항에 있어서,
    상기 물리적 기상 증착은 구리 스퍼터링(sputtering)에 의한 것인 복수 레벨상호 접속 형성 방법.
  4. 유전체 절연부에 의해 서로 격리되는 구리 라인의 복수 레벨 상호 접속을 형성하여 기판 내 전기적 피쳐에 대한 콘택트를 형성하는 방법에 있어서,
    (a) 규정된 패턴 내에 구리 라인을 수용할 유전체 절연층을 갖는 기판을 마련하는 단계와,
    (b) 상기 패턴 내에 금속 라이너를 선택적으로 증착하는 단계와,
    (c) 구리와 인터메탈릭 화합물을 형성할 수 있는 소자층 - 상기 소자는 란탄과 주석으로 이루어진 그룹으로부터 선택됨 - 을 상기 패턴에 증착하는 단계와,
    (d) 상기 패턴에 화학적 기상 증착 및 물리적 기상 증착으로 구성되는 그룹으로부터 선택된 공정에 의해 대략 800 옹스트롬 미만의 두께를 갖는 구리 시드층(seed layer)을 차후에 증착하는 단계와,
    (e) 상기 구리 시드층 상에 구리층을 증착하여 이와는 상이한 공정에 의해 상기 패턴을 실질적으로 충진하는 단계와,
    (f) 상기 기판을 가열하여, 인터메탈릭 형성 소자와 상기 패턴을 실질적으로 충진하는 상기 구리층을 반응시켜 인터메탈릭 화합물층을 형성하는 단계
    를 포함하는 복수 레벨 상호 접속 형성 방법.
  5. 유전체 절연부에 의해 서로 격리되는 구리 라인의 복수 레벨 상호 접속을 형성하여 기판 내 전기적 피쳐에 대한 콘택트를 형성하는 방법에 있어서,
    (a) 규정된 패턴 내에 구리 라인을 수용할 유전체 절연층을 갖는 기판을 마련하는 단계와,
    (b) 상기 패턴 내에 금속 라이너를 선택적으로 증착하는 단계와,
    (c) 구리와 인터메탈릭 화합물을 형성할 수 있는 소자층 - 상기 소자는 란탄과 주석으로 이루어진 그룹으로부터 선택됨 - 을 상기 패턴에 증착하는 단계와,
    (d) 상기 패턴에 화학적 기상 증착에 의해 대략 800 옹스트롬 미만의 두께를 갖는 구리 시드층을 차후에 증착하는 단계와,
    (e) 상기 구리 시드층 상에 이와는 상이한 공정에 의해 구리층을 증착하여 상기 패턴을 실질적으로 충진하는 단계와,
    (f) 상기 기판을 가열하여, 인터메탈릭 형성 소자와 상기 패턴을 실질적으로 충진하는 상기 구리층을 반응시켜 인터메탈릭 화합물층을 형성하는 단계
    를 포함하는 복수 레벨 상호 접속 형성 방법.
  6. 제 5 항에 있어서,
    상기 구리 시드층은 대략 600 옹스트롱 미만의 두께를 갖는 복수 레벨 상호 접속 형성 방법.
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