KR100247644B1 - 반도체 소자의 금속 배선 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 플러그와 금속 배선을 화학 기상 증착법에 의해 동시에 형성하는 반도체 소자의 금속 배선 방법에 관한 것이다. 상기 목적을 달성하기 위하여, 반도체 기판 상에 단층 또는 금속 배선 형성을 위한 반도체 소자의 금속 배선 방법으로서, 하부 전도층 상에 금속 배선을 위한 콘택홀 또는 비아가 기형성된 반도체 기판을 제공하는 단계; 상기 전체 구조 상에 시드층을 증착하는 단계; 사진 식각 공정을 통하여 상기 시드층으로 형성된 시드 패턴을 형성하며, 상기 콘택홀 또는 비아의 내부 측벽에 제1 시드 패턴 및 금속 배선이 형성되는 상기 콘택홀 또는 비아와 인접한 상기 층간 절연막 상에 소정 크기의 제2 시드 패턴을 형성하는 단계;및 상기 시드 패턴에 선택적으로 증착되는 금속 물질을 화학 기상 증착 방식에 의해 증착하여 상기 제1 패턴 상에 금속막을 증착하여 플러그를 형성하고 동시에 상기 제2 시드 패턴 상에 금속막을 형성하는 단계로, 증착된 상기 플러그와 금속막이 서로 병합되어 하나의 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 금속 배선 방법
본 발명은 반도체 소자의 금속 배선 방법에 관한 것으로, 특히 반도체 소자의 플러그와 금속 배선을 화학 기상 증착법에 의해 동시에 형성하는 반도체 소자의 금속 배선 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 디자인 룰이 감소되고, 이에 따라 미세 패턴들을 형성하기 위하여 새로운 재료 및 공정 기술들이 요구되고 있다. 일례로, 반도체 소자의 금속 배선을 위한 콘택홀 또는 비아의 경우 그 크기가 미세해지고 단차비(Aspect ratio)가 커지면서, 전기장에 의해 가속된 자유 전자들이 아르곤 가스 분자와 충돌하여 아르곤 분자를 이온화하고 이렇게 이온화된 아르곤 분자들이 타겟 물질을 스퍼터링시켜 반도체 기판 상에 증착하는 현재의 스퍼터링(Sputtering) 방식으로는 양호한 층덮힘(Step Coverage) 특성을 갖는 미세 콘택을 형성하기 힘들다.
이에 따라, 종래에도 도 1에서와 같이 반도체 기판 또는 금속 배선과 같은 하부 전도층(100) 상의 층간 절연막(110) 내에 형성된 콘택홀이나 비아를 먼저 화학기상 증착(이하, CVD) 방식으로 텅스텐(120)을 매립한 다음 화학적 기계적 연마(CMP)로 텅스텐 플러그를 형성한다. 그 다음, 그 상부에 알루미늄 합금(130)의 금속막을 증착하여 식각함으로써 금속 배선을 형성한다.
그러나, 이 경우 텅스텐 플러그와 알루미늄 배선 사이에 반응물의 발생을 방지하고 젖음성(Wettability)을 증가시키기 위해 티타늄/티타늄 질화막(Ti/ TiN) 등을 증착한다.
그러나, 종래의 금속 배선 공정은 여러 공정이 추가되기 때문에 공정 순서가 복잡한 문제점이 있다. 또한, 현재의 금속 배선 재료로 사용되는 알루미늄 합금은 단가가 저렴하여 경제성이 있으나, 구리(Cu)에 비해 전기 비저항이 높고 일렉트로마이크레이션(Electro migration)에 대해 낮은 저항성을 갖는 문제점이 있다.
따라서, 본 발명은 금속 배선이 형성되어야 하는 소정 영역 상에 시드 패턴(Seed pattern)을 형성하고, 이 시드층을 따라 선택적 증착이 가능한 금속 물질을 CVD 방식으로 증착하여 플러그(Plug)와 금속 배선을 동시에 형성함으로써, 반도체 소자의 신뢰성을 향상시키고 제조 공정을 단순화할 수 있는 반도체 소자의 금속 배선 방법을 제공하는데 그 목적이 있다. 또한, 낮은 전기 비저항값을 갖는 금속 물질을 증착하여 반도체 소자의 동작 속도를 증가시킬 수 있는 반도체 소자의 금속 배선 방법을 제공하는데 그 목적이 있다.
제1도는 종래 반도체 소자의 금속 배선을 나타내는 단면도.
제2a도 및 제2c도는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 공정을 나타내는 공정 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
100, 200 : 하부 전도층 110, 210 : 층간 절연막
120 : 텅스텐 130 : 알루미늄 합금
220a, 220b : 시드 패턴 230 : 구리막
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 기판 상에 단층 또는 다층 금속 배선 형성을 위한 반도체 소자의 금속 배선 방법으로서, 하부 전도층 상에 금속 배선을 위한 콘택홀 또는 비아가 기형성된 반도체 기판을 제공하는 단계; 상기 전체 구조 상에 시드층을 증착하는 단계; 사진 식각 공정을 통하여 상기 시드층으로 형성된 시드 패턴을 형성하며, 상기 콘택홀 또는 비아의 내부 측벽에 제1 시드 패턴 및 금속 배선이 형성되는 상기 콘택홀 또는 비아와 인접한 상기 층간 절연막 상에 소정 크기의 제2 시드 패턴을 형성하는 단계; 및 상기 시드 패턴에 선택적으로 증착되는 금속 물질을 화학 기상 증착 방식에 의해 증착하여 상기 제1 패턴 상에 금속막을 증착하여 플러그를 형성하고 동시에 상기 제2 시드 패턴 상에 금속막을 형성하는 단계로, 증착된 상기 플러그와 금속막이 서로 병합되어 하나의 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
반응 챔버에 주입된 화학 반응 기체들의 확산, 흡착 및 화확 반응에 의해 증착되는 CVD는 종래의 스퍼터링과 같음 물리 기상 증착(PVD)에 비해 단차 부위에서 증착층의 층덮힘 특성이 매우 양호하다. 그리고, 구리는 전기 비저항이 낮고 일렉트로마이크레이션에 대해 높은 저항성을 갖기 때문에 서브마이크론 이하로 반도체 소자를 제조하는 경우, 전도성 물질로 유망하다.
그러나, 구리막은 건식 식각시 CuCl과 같은 식각 부산물을 형성하기 때문에 종래에 그 이용 범위가 제한적이다. 본 발명에서는 예정된 영역 상에 시드층을 형성하고 그 영역 상에 선택적으로 구리를 증착함으로써 식각으로 인한 문제점을 해결 할 수 있다.
이하, 첨부된 도면을 참조로하여 본 발명의 실시예를 설명한다.
도 2a 및 도 2c는 본 발명의 실시예에 따른 반도체 소자의 단층 또는 단층 금속 배선 형성 과정을 나타내는 공정 단면도이다.
종래 기술과 동일한 방법으로, 도 2a와 같이 반도체 기판 또는 금속 배선과 같은 하부 전도층(200)상에 층간 절연막(210)을 증착한다. 이어서, 사진 식각 공정을 통하여 상기 하부 전도층에 금속 배선을 형성하기 위한 콘택홀 또는 비아(H)를 형성한다. 그런 다음, 전체 구조 상에 구리막이 선택적으로 성장할 수 있는 시드층(Sedd layer)을 증착한다.
따라서, 화학 기상 증착에 의해 구리를 증착할 경우, 시드층이 있는 부분에서는 구리막이 형성되지만 층간 절연막 상에는 형성되지 않는다. 구리를 선택적으로 증착하기 위한 시드층으로는 PMDA-ODA(Pyromellitic Dianhydride-Oxydianiline), 티타늄, 티타늄 질화막, 텅스텐, 구리 등이 사용된다.
이어서, 도 2b와 같이 사진 식각 공정을 통하여 상기 콘택홀 또는 비아(H)의 내부 측벽과, 금속 배선이 형성되어야 하는 층간 절연막 상의 소정 영역에 상기 시드 패턴(220a,220b)을 형성한다.
그리고, 도 2c와 같이 화학 기상 증착 방식으로 상기 시드 패턴(220a,220b)상에 구리막(230)을 증착한다. 이 때, 상기 콘택홀이나 비아의 제1 시드 패턴(220a)상에 증착되는 구리막과 층간 절연막 상의 제2 시드 패턴(220b)에 증착되는 구리막이 성장하여 서로 병합(Merge)되어 금속 배선을 완성함으로써, 상기 콘택홀 또는 비아의 플러그를 형성하면서 동시에 금속 배선을 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 하부에 형성된 시드 패턴을 따라 선택적 증착이 가능한 금속 물질을 CVD 방식으로 증착하여 동시에 콘택홀이나 비아의 플러그(Plug)와 층간 절연막 상에 금속막을 증착하여 금속 배선을 형성함으로써 반도체 소자의 신뢰성을 향상시키고 제조 공정을 단순화할 수 있다. 또한, 낮은 전기 비저항값을 갖는 구리를 금속 배선으로 사용하여 반도체 소자의 동작 속도를 증가시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (3)

  1. 반도체 기판 상에 단층 또는 다층 금속 배선 형성을 위한 반도체 소자의 금속 배선 방법으로서, 하부 전도층 상에 금속 배선을 위한 콘택홀 또는 비아가 기형성된 반도체 기판을 제공하는 단계; 상기 전체 구조 상에 시드층을 증착하는 단계; 사진 식각 공정을 통하여 상기 시드층으로 형성된 시드 패턴을 형성하며, 상기 콘택홀 또는 비아의 내부 측벽에 제1 시드 패턴 및 금속 배선이 형성되는 상기 콘택홀 또는 비아와 인접한 상기 층간 절연막 상에 소정 크기의 제2 시드 패턴을 형성하는 단계; 및 상기 시드 패턴에 선택적으로 증착되는 금속 물질을 화학 기상 증착 방식에 의해 증착하여 상기 제1 패턴 상에 금속막을 증착하여 플러그를 형성하고 동시에 상기 제2 시드 패턴 상에 금속막을 형성하는 단계로, 증착된 상기 플러그와 금속막이 서로 병합되어 하나의 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 방법.
  2. 제1항에 있어서, 상기 시드층은 PMDA-ODA, 티타늄, 티타늄 질화막, 텅스텐, 구리 또는 이들의 조합인 것을 특징으로 하는 반도체 소자의 금속 배선 방법.
  3. 제1항에 있어서, 상기 금속 물질은 구리인 것을 특징으로 하는 반도체 소자의 금속 배선 방법.
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