KR100296531B1 - 개방부분이있는플래그를갖는반도체디바이스 - Google Patents

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비센트 비.인그라시아, 알크 엠 아헨
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Abstract

반도체 디바이스(30)는 윈도우 프레임 플래그(36)를 갖는 리드 프레임(32)을 이용한다. 플래그내의 개방부분(44)은 양호하게도 각도 55°와 65°사이에서 테이퍼진 내부 에지(46)를 형성한다. 테이퍼진 내부 에지는 수지 패키지 몸체(42)의 형성 중에 수지 성형 재료의 경계층 박리를 축소시킨다. 따라서, 플래그의 내부에지 부근에서 수지 패키지 재료내의 보이드는 더욱 작게 형성될 수 있다.

Description

개방부분이 있는 플래그를 갖는 반도체 디바이스
제 1 도는 공지된 성형기술을 사용하여 종래 리드 프레임상에 장착된 반도체 다이 주위에 플라스틱 패키지 몸체를 형성하기 위해 사용된 주형공구의 횡단면도.
제 2 도는 성형 작업 중에 제 1 도의 리드 프레임 및 반도체 다이 주위에서 수지 흐름을 설명하는 분해 횡단면도.
제 3 도는 본 발명에 의한 반도체 디바이스의 횡단면도.
제 4 도는 성형 작업 중에 제 3 도의 리드 프레임 및 반도체 다이 주위에서 수지 흐름을 설명하는 분해 횡단면도.
제 5 도는 본 발명에 의한 반도체 디바이스에서 사용하기에 적합한 리드 프레임의 평면도.
제 6 도는 본 발명에 의한 반도체 디바이스에서 사용하기에 적합한 다른 리드 프레임의 평면도.
제 7 도 및 8 도는 본 발명에 의하여 리드 프레임의 플래그에서 개방부분을 위한 다른 적절한 형상의 도면.
제 9 도는 본 발명에 의하여 제 8 도에서 선 9-10 을 취한 리드 프레임의 실현가능한 횡단면도.
제 10 도는 본 발명에 의하여 제 8 도에서 선 9-10 을 취한 리드 프레임의 다르게 실현 가능한 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체 디바이스 32 : 리드 프레임
34 : 리드 36 : 윈도우 프레임 플래그
38 : 반도체 다이 40 : 와이어 본드
42 : 수지 패키지 몸체 44 : 개방부분(opening)
46 : 테이퍼진 에지
[발명의 범위]
본 발명은 일반적으로 반도체 디바이스에 관한 것으로서, 특히 개방부분(opening)이 있는 플래그(flag)를 갖는 리드 프레임을 이용하는 반도체 디바이스에 관한 것이다.
[발명의 배경]
플라스틱 또는 수지 패키지로 둘러싸인 반도체 디바이스는 통상적으로 리드 프레임의 부분들을 포함한다. 특히, 각 디바이스는 반도체 다이와, 이 다이가 부착되는 다이 지지부재에 전기적으로 연결된 다수의 리드를 포함한다. 이 기술분야에서, 다이 지지 부재는 여러가지 명칭을 가지고 있다. 본 발명의 목적을 위해서 다이 지지판은 플래그(flag)로써 언급될 것이다. 반도체 디바이스의 현존하는 플래그는 반도체 다이의 면적보다 약간 큰 면적을 가진 중실판(solid plate)의 형태로 되어 있고, 리드 프레임의 나머지 부분과 동일한 재료, 예를 들어 구리, 구리합금, 철-니켈 합금, 피복재 등과 같은 것으로 제조된다.
종래 판형 플래그가 갖는 문제점은 플래그와 플라스틱 패키지 재료와의 접촉영역에서 부착력이 약하다는 것이다. 이와 같이 부착력이 약하기 때문에 플라스틱패키지 재료가 플래그에서 쉽게 분리되어 공기 갭을 남길 수 있다. 이러한 공기 갭은 종래의 표면 부착 기술(surface mounting technique)을 사용하여 사용자 기판에 디바이스를 부착할 때 문제를 일으키게 된다. 표면 부착 기술은 또한 습기를 포함할 수도 있는 공기 갭을 팽창시키는 원인이 되는 상승 온도를 포함한다. 공기 및 습기 팽창의 결과로써 패키지내에 형성된 응력은 플라스틱 패키지 몸체에서 크랙(crack)을 형성함으로써 풀린다. 패키지 몸체에서의 크랙은 반도체 다이에 오염물질을 도달하게 하는 통로가 되고, 따라서 심각한 신뢰성 문제를 일으킨다.
종래 판형 플래그와 관련된 다른 문제점은 반도체 다이를 플래그에 부착하는데 사용된 종래 접착성 에폭시와 플래그 간에 부착력이 약하다는 것이다. 다이 부착 에폭시는 일반적으로 리드 프레임의 플래그 상에 분배된다. 반도체 다이를 플래그에 접착한 상태에서, 에폭시가 퍼져서 에폭시가 전체 다이 밑에서 얇은 연속영역을 형성한다. 에폭시가 대표적으로 다이의 표면에 양호하게 접착하는 반면에, 에폭시와 플래그간의 부착력은 강하지 못하다. 그러므로, 어떤 응력 상태 하에서는 다이와 플래그 사이에 오염되는 경향이 있다. 그러한 오염은 신뢰성 문제를 일으킨다.
패키지 크랙이 일어나는 현상(이하, '패키지 크래킹(cracking)'이라고 함)과, 플래그와 다이간의 오염 문제에 대한 한가지 해결책 또는 개선책은 윈도우 프레임플래그(window-frame flag)를 사용하는 것이다. 중실판을 이용하는 것보다는, 플래그는 중앙에 개방부분을 갖는 윈도우 프레임 또는 링과 같은 모양을 가진다. 플래그와 같이, 개방부분은 반도체 다이의 형상과 일치하는 정사각형 또는 직사각형이다. 반도체 다이는 프레임 플래그상에 부착되어 개방부분을 덮는다. 이상적으로는, 개방부분이 가능하면 다이의 최대 표면적을 노출시킬 정도로 개방부분을 크게 하는 것이다. 다이 및 플래그를 플라스틱 패키지 재료로 캡슐화 하면, 플래그의 개방부분을 통해 노출된 다이 부분은 플라스틱 패키지 재료와 접촉하게 된다. 반도체를 제작하는데 사용된 종래의 리드 프레임 및 패키징 재료는, 반도체 다이면과 플라스틱 패키지 재료간의 부착력이 리드 프레임 재료와 플라스틱 패키지 재료간의 부착력보다 더 강하게 한다는 것이다. 윈도우 프레임 플래그를 사용하면 패키지에서 공기 갭을 형성할 가능성이 줄어들고, 이에 따라 크랙을 형성할 가능성도 줄어드는데, 왜냐하면 플래그와 패키지 재료의 접촉영역이 판형 플래그를 사용하는 것에 비하여 줄어들기 때문이다.
윈도우 프레임 플래그의 사용이 패키지 크래킹의 문제를 해결하는데 도움을 주지만, 이러한 플래그의 사용은 반도체를 패키지하는 것과 관련된 또다른 문제점을 초래한다. 특히, 종래 윈도우 프레임 플래그는 캡슐화 공정 중에서는 받아들일수 없는 보이드(void) 형성의 잠재성을 만든다. 보이드 문제점은 제 1 도 및 2 도를 참고로 하여 설명하기로 한다.
제 1 도는 상부 가압판(12) 및 하부 가압판(14)을 갖는 주형공구(10)의 횡단면도이다. 주형공구(10)는 보통 공업에서 반도체 다이 주위에 수지 또는 플라스틱 패키지 몸체를 성형하는데 사용된다. 상부 및 하부 가압판은 서로 결합할 때, 만들고자 하는 패키지 몸체를 한정하는 캐비티(16)를 형성한다. 리드 프레임(18)은 종래 방법대로 주형공구(10)의 상부 가압판과 하부 가압판 사이에 배치된다.
리드 프레임(18)은 다수의 리드(20)와 윈도우 프레임 플래그(22)를 가진다. 윈도우 프레임 플래그(22)내에 개방부분(24)이 있다. 플래그(22)에는 반도체 다이(26)가 배치된다. 다이(26)는 은이 채워진 에폭시(silver-filled epoxy)와 같은 접착제(도시되지 않음)를 이용하여 플래그에 부착된다. 다이는 종래 형식의 와이어 본드(28)에 의하여 리드(20)에 전기적으로 결합된다.
패키지 몸체를 형성하기 위하여 트랜스퍼 성형 공정 중에 주형 공구(10)를 사용하는 일은 열경화성 에폭시 수지와 같은 플라스틱 성형 재료를 캐비티(16) 내로 주입하는 일을 필요로 한다. 수지는 주형의 상단, 하단 또는 측면의 어느 쪽에서 캐비티 내로 주입되어도 좋다. 이러한 성형 작업은 제각각, 톱 게이팅(top-gating), 보텀 게이팅(bottom-gating) 및 사이드 게이팅(side-gating)으로써 알려져 있다. 수지가 어느 곳에서 캐비티(16) 내로 주입되는가에 관계없이, 수지는 반도체 다이(26), 와이어 본드(28), 플래그(22) 및 리드(lead: 20)의 내부를 완전히 캡슐화 하기 위하여 캐비티 전체를 통해 흘러야만 한다. 그러나 플래그(22)의 프레임 형상은 수지 흐름을 방해한다. 제 2 도는 분해도로서, 제 1 도의 주형공구(10)에서 리드 프레임(18)의 플래그 영역 부근에서 수지 흐름을 설명한다. 수지 재료(29)가 캐비티(16) 내로 주입됨에 따라, 수지는 다이(26)와 플래그(22)에 의해 갈라져서 수지의 일부는 다이 위로 흐르고 다른 부분은 다이 아래로 흐른다.
플래그(22)를 통과할 때, 다이(26) 아래로 흐르는 수지는 경계층의 박리(separation)를 겪으며, 따라서 영역(32)에서 수지의 보이드 또는 결핍을 형성하게 된다. 경계층의 박리는 평평한 또는 예리한 물체에 대해 수직으로 유체가 유동하는 것과 관련된 현상이다. 패키지 몸체 내에 형성된 보이드는 플래그와 플라스틱 패키지 몸체간의 층간 박리(delamination)와 유사한테 즉, 두 현상이 패키지 크래킹을 초래할 수 있고, 따라서 신뢰성 문제를 노출시킬 수 있다.
윈도우 프레임 플래그의 내부 에지 부근에서 보이드 형성을 회피하는 한가지 방법은 매우 느리게 경화하는 저점도(low-viscosity)의 수지 성형 재료를 사용하는 것이다. 트랜스퍼 성형 작업 중에, 주형 공구는 열경화 수지가 경화하기 시작하여 캡슐화가 완성되기 전에 굳어지도록 가열되는 것이 보통이다. 느린 경화성(s1ow-cure)의 저점도 주형 재료를 사용함에 있어서, 주형 공구 캐비티 내에서의 유동은 재료가 점차로 굳어지기 때문에 제한을 덜 받는다. 그러나, 사이클 시간을 단축하기 위한 주요한 제조상의 목적이 빠른 경화성(fast-cure)의 성형 재료의 사용을 선호하고 있다. 그러므로, 윈도우 프레임 플래그를 사용하는 것과 관련된 보이드 형성의 문제점에 대한 다른 해결책을 필요로 한다.
[발명의 요약]
상기 필요성과 다른 장점은 본 발명에 의하여 해결되고 성취된다. 하나의 형태로서, 반도체 디바이스는 다수의 리드 및 플래그를 갖는 리드 프레임을 포함한다. 상기 플래그는 이를 관통하는 개방부분과, 외주부(outer perimeter)와, 개방부분이 만드는 내주부(inner perimeter)를 갖는다. 플래그의 내주부는 테이퍼진 에지를 갖는다. 반도체 다이는 리드 프레임의 플래그 상에 배치되고, 다수의 리드와 전기적으로 결합된다. 수지 패키지 몸체는 반도체 다이, 플래그, 개방부분 및 리드의 내부를 캡슐화 한다. 본 발명의 다른 형태는 그러한 반도체 디바이스를 제조하는 방법을 포함한다.
본 발명의 이러한 특징 및 다른 특징은 첨부된 도면을 참고하여 상세히 설명될 것이다. 도면이 정확하게 축적된 것은 아니며, 본 발명의 다른 실시도 가능함을 이해할 것이다.
[실시예의 상세한 설명]
본 발명에 의하여, 종래 윈도우 프레임 디바이스와 비교할 때 보이드 형성의 가능성이 더 적은 반도체 디바이스에서 윈도우 프레임 플래그가 사용될 수 있다.
본 발명에 의하여, 리드 프레임 플래그는 고리형 또는 프레임형 플래그(이하 '윈도우 프레임 플래그(window-frame flag)'라고 함)를 확립하는 커다란 개방부분을 포함한다. 플래그는 외주부를 가지며 또 개방부분이 한정하는 내주부를 가진다. 플래그의 내주부는 플래그의 상단에서부터 하단까지 외향으로 테이퍼진 에지(tapered edge)를 가진다. 플래그 내주부의 테이퍼진 에지는 수지 성형 재료의 흐름에 대단히 알맞게 되어 있으므로, 내주부가 수직형 에지를 포함한 것보다 보이드 형성이 더 줄어든다. 본 발명의 다른 형태에서, 플래그의 개방부분은 원형 또는 타원형으로 제조되며, 이에 의하여 예리한 모서리를 제거하고 또한 보이드 형성의 기회를 줄어들게 한다.
상술한 특징 및 본 발명의 장점은 나머지 특징을 참고로 하면 더욱 명백하게된다. 제 3 도는 본 발명에 의한 반도체 디바이스(30)의 횡단면도이다. 반도체디바이스(30)는 리드 프레임(32)의 부분들을 포함하고, 특히 다수의 리드(34) 및 윈도우 프레임 플래그(이하 '플래그'라고 약함)(36)를 포함한다. 플래그(36)의 상단면에는 반도체 다이(38)가 부착된다. 반도체 다이(38)는 통상적으로 마이크로컨트롤러, 마이크로프로세서, 메모리, 게이트 어레이(gate array) 둥과 같은 집적회로이다. 반도체 다이(38)는 와이어 본드(40)에 의하여 리드(34)에 전기적으로 연결되어 있는데, 본 발명에 의하여 다른 유용한 연결방법을 사용할 수도 있다.
예를 들어, 테이프 자동 접착법(tape automated bonding; TAB)도 또한 적합하다.
수지 패키지 몸체(42)는 다이(38), 와이어 본드(40) 및 리드 프레임(32)의 부분을 캡슐화 한다.
플래그(36)에는 개방부분(44)이 형성되어 있다. 제 3 도의 개방부분(44) 및 단면 형상 때문에 플래그(36)가 불연속적인 것처럼 나타나 있다. 그러나 제 4 도 내지 7 도에서 명백히 알 수 있듯이, 본 발명의 디바이스의 플래그는 양호하게도 연속적인 링이다. 개방부분(44)은 플래그(36)의 내주부를 확고하게 제한한다. 플래그(36)의 내주부는 테이퍼진 에지(46)를 포함한다. 에지(46)는 플래그(36)의 상단면에서부터 하단면까지 외부를 향해 테이퍼져 있다. 에지(46)는 화학적 에칭 및 스탬핑 또는 공지 기술의 조합 등 제한 없이 공지 기술을 이용하여 리드 프레임의 제조 중에 형성될 수 있다.
제 4 도는 테이퍼진 에지(46)가 보이드 형성의 가능성을 어떻게 줄이는지를 설명하고 있다. 제 4 도는 종래 주형 공구(10)에서 리드 프레임(32)의 플래그 영역 부근에서 수지 흐름을 나타내는 분해 단면도이다. 제 2 도를 참고하여 앞에서 설명한 바와 같이, 수지(29)가 수직 내부 에지를 갖는 종래 윈도우 프레임 플래그를 지나서 흐름에 따라, 경계층 박리가 발생하여 영역(32)에서 수지의 보이드를 남기게 된다. 윈도우 프레임 플래그의 내주부에서 테이퍼진 에지(46)를 사용함으로써, 수지 흐름이 내부 플래그 에지에 양호하게 적응하여서 보이드된 영역이 더 적어진다. 이상적으로는, 제 4 도에 φ 로써 지칭된 에지(46)의 테이퍼 각도는 수지가 테이퍼진 에지(46)를 통과할 때 θ 로써 지칭된 수지(29)의 굴절도(inflection)와 정확하게 일치되어야 한다. 각 θ 는 주형 공구(10)의 디자인과 리드 프레임(32) 및 다이(38)의 디자인에 따라 변할 것이다. 그러나 일반적으로 에지(46)는 각 θ 가 최소한 20°이고, 적합하게는 30°와 80°사이의 범위에 있게 하고, 양호하게는 55°내지 65°의 범위에 있도록 외부를 향해 테이퍼져야 한다. 에지(46)는 개방부분(44)이 플래그(36)의 하단면보다는 상단면에서 더 작은 외주변을 가지도록 외향으로 테이퍼진다.
제 5 도 내지 8 도는 본 발명에 의한 반도체 디바이스와 함께 사용하기에 적합한 리드 프레임의 여러 가지 디자인의 평면도들이다. 제 5 도는 리드 프레임(50)을 부분적으로 도시하고 있다. 리드 프레임(50)은 개방 부분(54)을 갖는 윈도우 프레임 플래그(52)를 포함한다. 플래그(52)의 외부 에지(55)는 다함께 플래그의 외주부를 한정하고, 반면에 개방부분(54)이 만든 내부 에지(56)는 플래그의 외주부를 한정한다. 플래그(52)는 타이 바아로서 알려진 플래그 지지부재(58)에 의하여 리드 프레임(50)에서 유지된다. 지지부재는 리드 프레임의 레일(도시되지 않음)에 연결된다. 또한 리드 프레임(50)은 플래그(52)를 둘러싸는 다수의 리드(59)를 포함한다.
플래그(52) 내의 개방부분(54)의 크기는, 다이와 플래그간의 접촉면에서 앞서 기술한 패키지 크래킹 및 층간 박리의 문제점을 회피하기 위하여 반도체 다이면(도시되지 않음)의 실질적인 부분을 개방부분을 통해 노출시킬 정도로 충분히 커야한다. 통상적으로, 플래그(52)의 외주부는 반도체 다이의 주변(57)보다 크고, 반면에 플래그의 내주부는 더 작다. 반도체 다이를 플래그(52)에 부착한 상태에서,
다이 면의 한 부분은 개방부분을 통해 노출될 것이고, 여기서 노출된 면적의 크기는 개방부분(54)의 면적과 동일할 것이다. 통상적으로, 개방부분에 의하여 노출된 다이면은 제 3 도에 도시한 바와 같이 바닥면 또는 비활동면이다.
리드 프레임과 수지 패키지 재료간의 접촉면에서 층간 박리의 잠재성을 최소화 하고 이에 의해 패키지 크래킹의 가능성을 줄이기 위하여, 플래그의 개방부분이 노출시킨 다이 면의 면적은 최대로 되어야 한다. 개방부분의 특정한 면적은 플래그의 크기와, 이 플래그에 부착되어야 할 반도체 다이의 크기에 의존하는 반면에, 일반적인 규칙은 개방부분이 최소한 다이 면의 20% 를 노출시켜야 하고 바람직하게는 최소한 다이 면의 60% 를 노출시켜야 한다는 것이다. 그러므로, 일단 다이가 캡슐화 되면 최소한 다이 면의 20% 는 수지 패키지 몸체와 접촉상태에 놓일 것이다. 앞서 기술한 바와 같이, 다이 면에 대한 수지 패키지 재료의 부착력은 리드 프레임에 대한 수지의 부착력보다 더 강하다. 결과적으로 다이 면의 20% 이상이 패키지 재료와 접촉하면 층간 박리의 문제점을 개선할 것이다. 본 발명에서 사용하기에 적합한 개방부분의 크기를 기준화 하는 다른 방법은 플래그의 내주부와 외주부 간을 비교하여 플래그 크기의 함수로서 개방부분의 크기를 규정짓는 것이다.
바람직한 것은, 플래그의 내주부는 최소한 외주부 크기의 절반이다. 그러나 이러한 관계는 개방부분의 형상에 따라 변할 수 있다.
개방부분(54)은 제 5 도에서 플래그(52)처럼 정사각형인 것으로 도시되어 있다. 그러나, 본 발명에 따라 사용된 개방부분의 형상은 정사각형으로 제한하는 것은 아니다. 제 6 도는 타이 바아(68)에 의해 지지된 윈도우 프레임 플래그(62)를 갖는 리드 프레임(60)을 도시한다. 리드 프레임(60)이 또한 리드를 포함하지만, 용이한 예증을 위해 리드를 도시하지 않는다. 플래그(62)내에 형성된 개방부분(64)은 앞서 기술한 정사각형 개방부분과는 달리 원형이다. 본 발명에 의하여, 플래그(62)의 내부 에지(66)는 테이퍼진 에지로 되어 있는데, 제 6 도가 리드 프레임의 평면도이기 때문에 테이퍼진 에지로서 명백하게 도시되어 있지는 않다. 원형의 개방부분을 사용함에 있어서의 장점은 보이드 형성의 가능성을 더욱 줄인다는데 있다. 외향으로 테이퍼진 에지는 보이드를 제거하는데 도움을 주는 반면에, 윈도우 프레임 플래그의 내부 모서리에서 보이드를 형성하게 할 잠재성이 여전히 남아 있다. 개방부분을 원형으로 제조함으로써 내부 모서리가 제거되며, 따라서 모서리의 보이드 형성이 문제가 되지 않는다.
제 7 도 및 8 도는 본 발명에 의하여 반도체 디바이스의 리드 프레임에서 사용하기에 적합한 다른 개방부분의 형상을 도시하고 있다. 제 7 도에서 리드 프레임(70)은 부분적으로 도시되어 있다. 리드 프레임의 도시된 부분은 개방부분(74)과 타이 바아(78)를 갖는 윈도우 프레임 플래그(72)이다. 플래그(72)는 정사각형이 아닌 직사각형이다. 플래그의 형상은 보통 반도체 다이의 형상에 의해 결정된다. 다시 말하면, 정사각형 다이는 정사각형 플래그에 장착되고, 직사각형 다이는 직사각형 플래그에 장착된다. 플래그(72)내의 개방부분(74)도 역시 직사각형이다.
리드 프레임(70)에서, 플래그내의 직사각형 개방부분은 만일 정사각형 개방부분이 사용된 것에 비하여 더 넓은 반도체 다이 부분을 노출시킨다. 플래그의 개방부분을 통하여 가능한 최대의 다이 면을 노출시키면 패키지 몸체의 층간 박리를 방지하는데 도움을 준다. 유사하게, 제 8 도에서 평면도로서 부분적으로 도시된 리드 프레임(80)은 타원형 개방부분(84)을 갖는 플래그(82)를 포함한다. 플래그(82)는 타이 바아(88)에 의하여 리드 프레임(80)에서 지지된다. 주목해야 할 점은, 양쪽 리드 프레임(70, 80)이 또한 리드를 포함하고 있지만, 간략화를 위해 도면에서 리드가 생략되어 있다는 점이다.
제 9 도는 제 8 도의 선 9-10 을 따라 춰한 리드 프레임(80)의 가능한 형상을 도시하는 분해 단면도이다. 제 9 도는 플래그의 내부 에지를 완전하게 테이퍼지게 하지는 않은 다른 변경예의 도면이다. 제 9 도에서, 플래그(82)는 이의 내주부를 한정하는 개방부분(84)을 포함한다. 하지만, 내주부는 2 개의 에지, 수직형 에지(86) 및 테이퍼진 에지(88)를 포함한다. 테이퍼진 에지(88)를 형성하기 위해 사용된 어떤 리드 프레임 제조기술, 예를 들어 스탬핑(stamping)은 당연히 수직형 에지를 형성할 수도 있으나, 또는 플래그의 상단면과 하단면 사이에서 하나의 테이퍼진 에지를 형성하지 못할 수도 있다. 다른 한편, 수직형 에지는 다른 이유 때문에 요구할 수도 있다. 양호하게는, 수직형 에지(86)는 에지 부근에서 보이드의 형성을 회피하기 위하여 가능하면 작게 유지하는 것이 바람직하다. 플래그(82)의 에지는 비록 내주부의 일부가 수직형일지라도, 종래 윈도우 프레임 플래그형 리드 프레임에 비하여 플래그의 내부 에지 부근에서 보이드를 형성할 기회를 줄일 것이다.
완전한 수직형 에지를 갖는 원형 또는 타원형 개방부분은 치수에 의존하여, 플래그의 내부 에지를 따라 발생하는 보이드의 형성을 충분히 방지할 수도 있다.
제 10 도는 본 발명에 의하여 플래그(82)에 적용될 때의 수직형 에지 형상을 도시한다. 제 10 도는 제 8 도의 선 9-10 을 취한 플래그(82)의 분해 단면도이다. 제 10 도에 도시된 바와 같이, 플래그(82)는 수직형 내부 에지(86)를 가지지만, 테이퍼진 내부 에지를 포함하지는 않는다. 개방부분(84)이 예리한 모서리를 가지지 않는 형상이면 테이퍼진 에지를 요구하지 않을 수도 있다. 예를 들면, 원형 또는 타원형 개방부분은 모서리를 가지지 않으며, 그러므로 수직 성형 재료로 캡슐화 하는 동안 보이드의 형성을 충분히 방지하기 위하여 내부 테이퍼진 에지를 포함할 필요가 없다. 원형 또는 타원형 개방부분이 보이드의 형성을 적절하게 억제하도록 하기 위하여, 개방부분은 최소한 플래그 총면적의 20% 를 차지하고, 바람직하게는 최소한 플래그 면적의 50% 를 차지해야 할 것이다.
전술한 설명 및 예증은 본 발명과 관련된 많은 장점을 증명하고 있다. 플래그의 테이퍼진 에지는 수지의 경계층 박리가 최소로 되도록 수지 성형 재료의 흐름을 따라간다. 다른 장점은 본 발명에 의한 반도체 디바이스에서 패키지 크래킹의 발생이 종래 많은 수지 캡슐화 디바이스에 비해 줄어든다는 것이다. 패키지 크래킹의 감소는 수지 성형 재료와 반도체 다이면 간의 접촉 영역이 증가한 결과이다. 본 발명에 의한 반도체 디바이스가 패키지 크래킹이 잘되지 않는 다른 이유는, 내부의 테이퍼진 에지가 다른 방법으로 예리한 모서리로 된 것들을 대체한다는 사실이다. 패키지 몸체에서의 응력은 대부분 예리한 모서리 부근에 집중된다. 내부 모서리를 테이퍼지게 하거나, 플래그에서 개방부분의 형상을 최적화 하거나 또는 이들 두 가지를 병행함으로써 내부의 예리한 모서리를 제거하면, 패키지에서 응력을 줄이고, 이에 의해 패키지에서 크래킹의 가능성을 감소시킨다. 다른 이점으로서, 본 발명은 다이 부착 에폭시와 리드 프레임 플래그 사이의 접촉 영역을 감소시킴으로써 이들 두 요소간에 발생하는 층간 박리의 가능성을 줄인다.
따라서 본 발명에 의하여, 테이퍼진 윈도우 프레임 플래그를 갖는 반도체 디바이스와 이의 제조 방법을 제공하였고, 이는 전술한 필요성 및 장점을 모두 충족시키는 것은 명백하다. 본 발명을 특정 실시예를 참고로 하여 설명하였지만, 이 실시예에 제한하려는 의도는 없다. 기술에 숙련된 자는 본 발명의 정신을 벗어남이 없이 수정 및 변경이 가능함을 이해할 것이다. 예를 들어, 본 발명은 금속성 리드 프레임에 대부분 적용하고 있지만, 이러한 특정 형식의 리드 프레임 재료에 제한하지는 않는다. 또한 본 발명은 특정한 형식의 반도체 다이 또는 반도체 다이를 리드 프레임에 연결하는 특정한 방법에 대해 제한하지는 않는다. 게다가, 패키지 몸체 외부의 리드 형상은 걸윙(gull-wing), J-리드 및 스루홀(through-hole) 형상을 포함하여 기술 전체를 통해 공지되거나 사용되는 어떠한 형상도 가능하다.
덧붙여, 본 발명은 플래그에 형성된 개방부분을 위해 어떠한 특정한 형상을 이용하는 것에도 제한하지 않는다. 본 발명에 의하여 사용된 리드 프레임의 플래그가 단 하나의 개방부분을 형성하고 있는 반면, 개방부분의 크기는 전술한 설명에 따라 변할 수 있다. 또한 중요한 것은, 본 발명에 따라 사용된 리드 프레임은 예증한 바와 같은 타이 바아를 포함할 필요가 없다는 것이다. 그러므로, 본 발명은 첨부된 청구항의 범위 내에 속하는 모든 변경 및 수정을 포함하려는 의도를 가지고 있다.

Claims (3)

  1. 개방부분이 있는 플래그를 가지는 반도체 디바이스(30)에 있어서,
    각각 내측부분 및 외측 부분을 가지는 다수의 리드(34)와 플래그(36)로 구성된 리드 프레임(32)과;
    상기 리드 프레임의 플래그 상단면상에 배치된 반도체 다이(38)와;
    상기 반도체 다이를 다수의 리드에 전기적으로 연결시키는 전기적 연결수단(40)과;
    상기 반도체 다이와, 플래그와, 개방부분과 다수의 리드의 내측부분을 캡슐화시키는 수지 패키지 몸체(42)를 포함하고,
    여기서 상기 플래그(36)는 상단면과, 하단면과, 외주부와, 이 플래그를 통과하여 연장하는 개방부분(44)과, 이 개방부분에 의해 한정된 내주부를 가지며, 상기 내주부는 하단면에서 보다 상단면에서 개방부분이 더 작아지는 방향으로 경사지는 테이퍼진 에지(46)를 갖는 반도체 디바이스.
  2. 개방부분을 구비한 다이 지지부재를 가지는 반도체 디바이스(30)에 있어서,
    다수의 리드(34)와;
    상단면, 하단면 및 외주부를 가지는 사변형의 다이 지지부재(36)와;
    상기 다이 지지부재의 상단면에서부터 하단면까지 연장하며 다이 지지부재의 내주부를 만드는 개방부분(44)과;
    상기 다이 지지부재의 상단면에 장착되어서 상기 개방부분에 의해 노출되는 표면을 가지는 반도체 다이(38)와;
    상기 반도체 다이를 다수의 리드에 전기적으로 연결시키는 전기적 연결 수단(40) 과;
    다수의 리드의 부분들과, 다이 지지 부재와, 반도체 다이를 캡슐화 시키며 또 개방부분이 노출시킨 반도체 다이의 표면과 접촉하도록 다이 지지부재내의 개방부분을 채우는 수지 패키지 몸체(42)를 포함하고,
    여기서 상기 내주부는 하단면에서 보다 상단면에서 개방부분이 더 작아지는 방향으로 경사지는 테이퍼진 에지(46)를 갖는 반도체 디바이스.
  3. 개방부분을 구비한 다이 지지부재를 가지는 반도체 디바이스(30)에 있어서,
    다수의 리드(34)와;
    상단면, 하단면 및 외주부 내의 영역을 가지는 사변형의 다이 지지부재(36)와;
    상기 다이 지지부재의 상단면에서부터 하단면까지 연장하며 다이 지지부재의 내주부를 만드는 원형 또는 타원형의 하나의 개방부분(44)과;
    상기 다이 지지부재의 상단면에 장착되어서 상기 개방부분에 의해 노출되는 표면을 가지는 반도체 다이(38)와;
    상기 반도체 다이를 다수의 리드에 전기적으로 연결시키는 전기적 연결 수단(40) 과;
    다수의 리드의 부분들과, 다이 지지 부재와, 반도체 다이를 캡슐화 시키며 또 개방부분이 노출시킨 반도체 다이의 표면과 접촉하도록 다이 지지부재내의 개방부분을 채우는 수지 패키지 몸체(42)를 포함하고,
    여기서 상기 개방부분이 최소한 다이 지지 면적의 50% 를 차지하고, 상기 내주부는 하단면에서 보다 상단면에서 개방부분을 더 작게 만드는 방향으로 경사지면서 다이 지지 부재의 상단면에서부터 하단면까지 연장하는 테이퍼진 에지(46)를 가지는 반도체 디바이스.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2957335B2 (ja) * 1991-10-29 1999-10-04 ローム株式会社 リードフレームの製造方法
JPH0794539A (ja) * 1993-09-20 1995-04-07 Fujitsu Ltd 半導体装置
JPH0878605A (ja) * 1994-09-01 1996-03-22 Hitachi Ltd リードフレームおよびそれを用いた半導体集積回路装置
DE4433689C2 (de) * 1994-09-21 1996-07-11 Siemens Ag Chipkonfiguration und Verwendung eines entsprechenden Chips
SE514116C2 (sv) 1994-10-19 2001-01-08 Ericsson Telefon Ab L M Förfarande för framställning av en kapslad optokomponent, gjutform för kapsling av en optokomponent och tryckanordning för gjutform
JP2767404B2 (ja) * 1994-12-14 1998-06-18 アナムインダストリアル株式会社 半導体パッケージのリードフレーム構造
DE19506958C2 (de) * 1995-02-28 1998-09-24 Siemens Ag Halbleitervorrichtung mit gutem thermischen Verhalten
DE19536525B4 (de) * 1995-09-29 2005-11-17 Infineon Technologies Ag Leiterrahmen für integrierte Schaltungen
EP0833382B1 (en) 1996-09-30 2005-11-30 STMicroelectronics S.r.l. Plastic package for electronic devices
KR100216064B1 (ko) * 1996-10-04 1999-08-16 윤종용 반도체 칩 패키지
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
KR100205353B1 (ko) * 1996-12-27 1999-07-01 구본준 프리-몰드 패들을 갖는 반도체 패키지 제조 공정용 리드 프레임
TW330337B (en) * 1997-05-23 1998-04-21 Siliconware Precision Industries Co Ltd Semiconductor package with detached die pad
US5932924A (en) * 1998-02-02 1999-08-03 Motorola, Inc. Leadframe having continuously reducing width and semiconductor device including such a leadframe
JPH11307713A (ja) * 1998-04-24 1999-11-05 Sony Corp 半導体装置用リードフレーム
US6239480B1 (en) * 1998-07-06 2001-05-29 Clear Logic, Inc. Modified lead frame for improved parallelism of a die to package
JP2000058735A (ja) * 1998-08-07 2000-02-25 Hitachi Ltd リードフレーム、半導体装置及び半導体装置の製造方法
US6753922B1 (en) * 1998-10-13 2004-06-22 Intel Corporation Image sensor mounted by mass reflow
US6677665B2 (en) 1999-01-18 2004-01-13 Siliconware Precision Industries Co., Ltd. Dual-die integrated circuit package
SG91808A1 (en) * 1999-02-09 2002-10-15 Inst Of Microelectronics Lead frame for an integrated circuit chip (small window)
JP2000280570A (ja) 1999-03-31 2000-10-10 Brother Ind Ltd 画像形成装置
KR100350046B1 (ko) 1999-04-14 2002-08-24 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 방열판이 부착된 반도체패키지
TW410452B (en) * 1999-04-28 2000-11-01 Siliconware Precision Industries Co Ltd Semiconductor package having dual chips attachment on the backs and the manufacturing method thereof
US7034382B2 (en) * 2001-04-16 2006-04-25 M/A-Com, Inc. Leadframe-based chip scale package
US6512286B1 (en) 2001-10-09 2003-01-28 Siliconware Precision Industries Co., Ltd. Semiconductor package with no void in encapsulant and method for fabricating the same
US6809408B2 (en) 2002-01-31 2004-10-26 Siliconware Precision Industries Co., Ltd. Semiconductor package with die pad having recessed portion
US6996897B2 (en) * 2002-07-31 2006-02-14 Freescale Semiconductor, Inc. Method of making a mount for electronic devices
TWI267958B (en) * 2002-11-21 2006-12-01 Siliconware Precision Industries Co Ltd Semiconductor package with stilts for supporting dice
US7012324B2 (en) 2003-09-12 2006-03-14 Freescale Semiconductor, Inc. Lead frame with flag support structure
MY136216A (en) * 2004-02-13 2008-08-29 Semiconductor Components Ind Method of forming a leadframe for a semiconductor package
KR100586699B1 (ko) * 2004-04-29 2006-06-08 삼성전자주식회사 반도체 칩 패키지와 그 제조 방법
JP2005327830A (ja) * 2004-05-13 2005-11-24 Mitsubishi Electric Corp 半導体マイクロデバイス
US8138586B2 (en) * 2005-05-06 2012-03-20 Stats Chippac Ltd. Integrated circuit package system with multi-planar paddle
JP4668729B2 (ja) * 2005-08-17 2011-04-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4518113B2 (ja) * 2007-07-25 2010-08-04 Tdk株式会社 電子部品内蔵基板及びその製造方法
CN102522375B (zh) * 2008-07-30 2015-04-08 三洋电机株式会社 半导体装置、半导体装置的制造方法及引线框
JP5167203B2 (ja) * 2009-06-29 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置
TWI595608B (zh) * 2013-12-23 2017-08-11 矽品精密工業股份有限公司 半導體封裝件及其製法
JP2016018979A (ja) * 2014-07-11 2016-02-01 株式会社デンソー モールドパッケージ
KR20170064594A (ko) * 2015-12-01 2017-06-12 삼성디스플레이 주식회사 전자 소자의 실장 방법 및 이에 사용되는 언더 필 필름
US10049969B1 (en) * 2017-06-16 2018-08-14 Allegro Microsystems, Llc Integrated circuit
JP7109347B2 (ja) * 2018-12-03 2022-07-29 三菱電機株式会社 半導体装置および電力変換装置
WO2020214192A1 (en) * 2019-04-15 2020-10-22 Covidien Lp Method of calibrating torque sensors of instrument drive units of a surgical robot

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0318048A (ja) * 1989-06-14 1991-01-25 Matsushita Electron Corp 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57133655A (en) * 1981-02-10 1982-08-18 Pioneer Electronic Corp Lead frame
US4862246A (en) * 1984-09-26 1989-08-29 Hitachi, Ltd. Semiconductor device lead frame with etched through holes
US4918511A (en) * 1985-02-01 1990-04-17 Advanced Micro Devices, Inc. Thermal expansion compensated metal lead frame for integrated circuit package
JPS62283648A (ja) * 1986-06-02 1987-12-09 Matsushita Electronics Corp 樹脂封止型半導体装置
US4884124A (en) * 1986-08-19 1989-11-28 Mitsubishi Denki Kabushiki Kaisha Resin-encapsulated semiconductor device
JPS6381965A (ja) * 1986-09-26 1988-04-12 Hitachi Ltd 電子装置
US4942452A (en) * 1987-02-25 1990-07-17 Hitachi, Ltd. Lead frame and semiconductor device
US5150193A (en) * 1987-05-27 1992-09-22 Hitachi, Ltd. Resin-encapsulated semiconductor device having a particular mounting structure
JPH01111318A (ja) * 1987-10-26 1989-04-28 Nec Corp 樹脂封止型半導体装置
US4994895A (en) * 1988-07-11 1991-02-19 Fujitsu Limited Hybrid integrated circuit package structure
US4924291A (en) * 1988-10-24 1990-05-08 Motorola Inc. Flagless semiconductor package
JPH02194640A (ja) * 1989-01-24 1990-08-01 Oki Electric Ind Co Ltd 樹脂封止型半導体装置
JPH02244746A (ja) * 1989-03-17 1990-09-28 Hitachi Ltd 樹脂封止型半導体装置
JPH0311754A (ja) * 1989-06-09 1991-01-21 Nec Corp 半導体装置
US5021864A (en) * 1989-09-05 1991-06-04 Micron Technology, Inc. Die-mounting paddle for mechanical stress reduction in plastic IC packages

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0318048A (ja) * 1989-06-14 1991-01-25 Matsushita Electron Corp 半導体装置

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