TWI595608B - 半導體封裝件及其製法 - Google Patents

半導體封裝件及其製法 Download PDF

Info

Publication number
TWI595608B
TWI595608B TW102147717A TW102147717A TWI595608B TW I595608 B TWI595608 B TW I595608B TW 102147717 A TW102147717 A TW 102147717A TW 102147717 A TW102147717 A TW 102147717A TW I595608 B TWI595608 B TW I595608B
Authority
TW
Taiwan
Prior art keywords
semiconductor
recess
carrier
semiconductor element
insulating material
Prior art date
Application number
TW102147717A
Other languages
English (en)
Other versions
TW201526169A (zh
Inventor
林長甫
姚進財
莊旻錦
黃富堂
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW102147717A priority Critical patent/TWI595608B/zh
Publication of TW201526169A publication Critical patent/TW201526169A/zh
Application granted granted Critical
Publication of TWI595608B publication Critical patent/TWI595608B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種具堆疊結構之半導體封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。早期多晶片封裝結構係為採用並排式(side-by-side)多晶片封裝結構，其係將兩個以上之晶片彼此並排地安裝於一共同基板之主要安裝面。晶片與共同基板上導電線路間之連接一般係藉由導線銲接方式(wire bonding)達成。然而該並排式多晶片封裝構造之缺點為封裝成本太高及封裝結構尺寸太大，因該共同基板之面積會隨著晶片數目的增加而增加。
為解決上述習知問題，近年來為使用垂直式之堆疊方法來安裝所增加的晶片。如第1A圖所示之半導體封裝件1，係將一第一半導體元件11與第二半導體元件12依序疊設於一承載件10上，再以封裝材15包覆該第一半導體元件11與第二半導體元件12。其中，該承載件10係為封裝基板，且該第一半導體元件11係以覆晶方式結合至該承載件10上。
然而，習知半導體封裝件1的體積過大，不符合微小化之需 求。
為解決上述習知問題，係使用嵌埋技術以降低整體結構高度，如第1B圖所示之半導體封裝件1’，其製法係先於該承載件10’之表面上形成一凹部100，該凹部100具有相接之側壁100a與底面100b，且該側壁100a係為垂直立面。接著，將第二半導體元件12’以黏著層12a結合至該凹部100之底面100b上，再將該第一半導體元件11’以覆晶方式結合於該承載件10’之表面與該第二半導體元件12上。最後，形成絕緣材14於該凹部100中、於該第一半導體元件11’與該第二半導體元件12’之間、及於該第一半導體元件11’與該承載件10’之間，以包覆該第二半導體元件12’及黏著層12a。藉由該第二半導體元件12’位於該凹部100中，以降低整體結構高度，而符合微小化之需求。
惟，前述習知半導體封裝件1’之製法中，係先將該第二半導體元件12’結合至該凹部100中，再將該第一半導體元件11’結合於該承載件10’與該第二半導體元件12’上，故該第一半導體元件11’之覆晶製程需同時配合該承載件10’之接點與該第二半導體元件12之接點，因而容易發生誤差，致使該第一半導體元件11’與該第二半導體元件12之間的間距h過大或過小，而使產品良率降低。
具體地，若間距h過大，該第二半導體元件12’之銲錫凸塊120將無法接觸該第一半導體元件11’，致使兩者間之接點發生斷路；若間距h過小，則該承載件10’與該第一半導體元件11’覆晶結合用的各銲錫凸塊110之間會發生橋接(bridge)，而造成短路，致使電性連接不良。
另外，該凹部100之側壁100a係為垂直立面，故於該絕緣材14流入該凹部100中時，於該側壁100a與底面100b交接之角落容易發生空洞(void)S，致使該絕緣材14之可靠度不佳。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：承載件，係具有凹部，該凹部具有相接之側壁與底面，該側壁係為傾斜面；半導體結構，係設於該承載件上，且具有相疊之第一半導體元件與第二半導體元件，該第一半導體元件係設於該承載件上，且該第二半導體元件係位於該凹部中；以及單一構成之絕緣材，係形成於該凹部中，以包覆該第二半導體元件。
本發明復提供一種半導體封裝件之製法，係包括：提供半導體結構與具有凹部之承載件，該半導體結構係具有相疊之第一半導體元件與第二半導體元件，該凹部具有相接之側壁與底面，該側壁係為傾斜面；置放該第一半導體元件於該承載件上，且該第二半導體元件係位於該凹部中；以及形成絕緣材於該凹部中，使該絕緣材包覆該第二半導體元件。
前述之半導體封裝件及其製法中，該第一半導體元件置放於該承載件上時，該第二半導體元件係懸空位於該凹部中，使該底面與該第二半導體元件之間形成間隙。例如，該絕緣材復形成於該間隙中。
前述之半導體封裝件及其製法中，該凹部之側壁上具有溝 槽，使該絕緣材流經該溝槽而形成於該凹部中。較佳地，該溝槽延伸至該凹部之底面上。
前述之半導體封裝件及其製法中，該側壁之傾斜角度為30至60度。
前述之半導體封裝件及其製法中，該第一半導體元件之寬度係大於該第二半導體元件之寬度。
前述之半導體封裝件及其製法中，該第一半導體元件係藉由複數導電元件電性連接該第二半導體元件。
前述之半導體封裝件及其製法中，該第一半導體元件係藉由複數導電元件電性連接該承載件。
前述之半導體封裝件及其製法中，該絕緣材復形成於該第一半導體元件與該第二半導體元件之間。
前述之半導體封裝件及其製法中，該絕緣材復形成於該第一半導體元件與該承載件之間。
前述之半導體封裝件及其製法中，該絕緣材復包覆該第一半導體元件。
另外，前述之半導體封裝件及其製法中，復包括形成封裝材於該承載件上，以包覆該第一半導體元件。
由上可知，本發明之半導體封裝件及其製法，藉由先結合該第一與第二半導體元件，再置放該第一半導體元件於該承載件上，故相較於習知技術之製法，本發明之第一與第二半導體元件之間沒有間距過大或過小之問題，且該第一半導體元件僅需配合該承載件之接點，因而能減少誤差，以有效避免發生該半導體元件或承載件之電性連接不良之問題。
再者，該第二半導體元件係位於該凹部中並懸空，使該凹部之底面與該第二半導體元件之間形成間隙，以於該絕緣材流入該凹部中時，該絕緣材能通過該間隙，而不會受該第二半導體元件的阻擋，故能避免該絕緣材產生空洞之情況。
又，藉由該凹部之側壁係為傾斜面，使該絕緣材能順利流入該凹部中，故能避免該絕緣材產生空洞之情況。
另外，藉由該第二半導體元件位於該凹部中，能減少該半導體封裝件之高度，以符合微小化之需求。
1,1’,2‧‧‧半導體封裝件
10,10’,20‧‧‧承載件
100,200‧‧‧凹部
100a,200a‧‧‧側壁
100b,200b‧‧‧底面
11,11’,21‧‧‧第一半導體元件
110,120‧‧‧銲錫凸塊
12,12’,22‧‧‧第二半導體元件
12a‧‧‧黏著層
13,23‧‧‧半導體結構
14,24,24’‧‧‧絕緣材
15,25‧‧‧封裝材
20a‧‧‧第一表面
20b‧‧‧第二表面
200c‧‧‧開口
21a‧‧‧頂面
210,220‧‧‧導電元件
26‧‧‧銲球
300‧‧‧溝槽
A‧‧‧寬度
D‧‧‧口徑
w,r‧‧‧寬度
h‧‧‧間距
t‧‧‧間隙
θ‧‧‧傾斜角度
S‧‧‧空洞
X‧‧‧箭頭方向
第1A圖係為習知半導體封裝件之剖面示意圖；第1B圖係為習知半導體封裝件之剖面示意圖；第2A至2C圖係為本發明之半導體封裝件之製法的剖面示意圖；其中，第2C’圖係為第2C圖之其它態樣；以及第3圖係為本發明之半導體封裝件之承載件之另一實施例的平面上視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落 在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“底”、“頂”、“左”、“右”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2C圖係為本發明之半導體封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一承載件20與一半導體結構23，該半導體結構23係具有相疊之第一半導體元件21與第二半導體元件22。
於本實施例中，該承載件20係為封裝基板，其具有相對之第一表面20a與第二表面20b，且該第一表面20a上具有一凹部200。
再者，該凹部200具有相接之側壁200a與底面200b及相對該底面200b之開口200c，且該側壁200a係為相對該第一表面20a(或該底面200b)傾斜之傾斜面，其傾斜角度θ約為30至60度，使該開口200c之口徑D係大於該底面200b之寬度A。
又，該第一半導體元件21與第二半導體元件22係為晶片，且該第一半導體元件21之寬度w係大於該第二半導體元件22之寬度r。
另外，該第二半導體元件22係以其作用面利用覆晶方式結合至該第一半導體元件21之作用面上，故藉由複數如銲球之導電元件220電性連接該第一半導體元件21與第二半導體元件22。
於另一方式中，亦可藉由複數如銲線之導電元件電性連接該第一半導體元件21與該第二半導體元件22。
如第2B圖所示，置放該第一半導體元件21於該承載件20之第一表面20a上，且該第二半導體元件22係位於該凹部200中並懸空。
於本實施例中，該凹部200之底面200b係與該第二半導體元件22之非作用面之間形成一間隙t。
再者，該第一半導體元件21係以其作用面藉由複數如銲球之導電元件210電性連接該承載件20；亦可藉由複數如銲線之導電元件電性連接該第一半導體元件21與該承載件20。
本發明之製法藉由先結合該第一半導體元件21與第二半導體元件22，再置放該第一半導體元件21於該承載件20上，故相較於習知技術之製法，該第一與第二半導體元件21,22之間不會有間距過大或過小的問題，因而能避免發生該導電元件220與該第一半導體元件21未接觸而導致斷路之問題。
再者，該第一半導體元件21於置放製程中僅需配合該承載件20之接點，而無需配合該第二半導體元件22之接點，因而無需考量該第一與第二半導體元件21,22之間的間距情況，故能減少對位誤差之情況發生，且能有效控制各該導電元件210之尺寸與間距，以避免各該導電元件210之間因發生橋接(bridge)而導致短路之問題。
又，該第二半導體元件22係先結合至該第一半導體元件21，故該第二半導體元件22能懸空位於該凹部200中，因而無需使用習知黏著層結合該第二半導體元件22與該承載件20，因此，能節省材料成本。
如第2C圖所示，形成絕緣材24於該凹部200與該間隙t中、 於該第一半導體元件21與該第二半導體元件22之間、及於該第一半導體元件21與該承載件20之間，以包覆該第二半導體元件22與該些導電元件210,220。
於本實施例中，該絕緣材24係為單一構成，即於單一製程中使用一種材質完成之結構，例如以底膠製程形成者。
再者，若其以底膠製程形成，可再形成封裝材25於該承載件20之第一表面20a與絕緣材24上，以包覆該第一半導體元件21。其中，該第一半導體元件21之頂面21a(即非作用面)亦可外露於該封裝材25(如第2C圖所示)或不外露於該封裝材25。
又，如第2C’圖所示，該絕緣材24’亦可為以模壓(molding)製程形成者，故可直接包覆該第一半導體元件21；或者，該第一半導體元件21之頂面21a可外露於該絕緣材24’。
另外，還可形成複數銲球26於該承載件20之第二表面20b上，以供接置如電路板之電子裝置(圖略)。
本發明之製法中，藉由該第二半導體元件22懸空位於該凹部200中，使該凹部200之底面200b與該第二半導體元件22之間形成該間隙t，以於該絕緣材24,24’流入該凹部200中時，該間隙t將作為流道，使該絕緣材24,24’能由該承載件20之一側(如左側)流至另一側(如右側)(如第2C圖所示之箭頭方向X)，而不會受該第二半導體元件22的阻擋，故能避免該絕緣材24,24’產生空洞之情況。
再者，藉由該凹部200之側壁200a為傾斜面，使該絕緣材24,24’能順利流入該凹部200中，故能避免該絕緣材24,24’於該側壁200a與底面200b之交接處產生空洞(void)之情況。
又，藉由該凹部200埋設該第二半導體元件22，能減少該半導體封裝件2之高度，以符合微小化之需求。
另外，如第3圖所示，該凹部200之側壁200a與底面200b上亦可形成有至少一溝槽300，使該絕緣材24,24’流經該溝槽300而更容易形成於該凹部200中。
本發明係提供一種半導體封裝件2，係包括：一承載件20、設於該承載件20上之一半導體結構23、以及形成於該半導體結構23與該承載件20之間的絕緣材24,24’。
所述之承載件20係具有一凹部200，該凹部200具有相接之側壁200a與底面200b、及相對該底面200b之開口200c，且該側壁200a係為傾斜面，使該開口200c之口徑D係大於該底面200b之寬度A。
所述之半導體結構23係具有相疊之第一半導體元件21與第二半導體元件22，且該第一半導體元件21之寬度w係大於該第二半導體元件22之寬度r，使該第一半導體元件21設於該承載件20上，而該第二半導體元件22位於該凹部200中並與該底面200b之間形成一間隙t。
所述之絕緣材24,24’係為單一構成，且形成於該凹部200與該間隙t中、於該第一半導體元件21與該第二半導體元件22之間、及於該第一半導體元件21與該承載件20之間，以包覆該第二半導體元件22。
於一實施例中，該半導體封裝件2復包括複數導電元件210，係電性連接該第一半導體元件21與該承載件20。
於一實施例中，該半導體封裝件2復包括複數導電元件220， 係電性連接該第一半導體元件21與該第二半導體元件22。
於一實施例中，該凹部200之側壁200a上具有至少一溝槽300，使該絕緣材24,24’復形成於該溝槽300中。再者，該溝槽300亦可延伸至該底面200b上。
於一實施例中，該絕緣材24’復包覆該第一半導體元件21；或者，藉由形成於該承載件20上之封裝材25包覆該第一半導體元件21。
綜上所述，本發明之半導體封裝件及其製法，藉由先結合該第一半導體元件與第二半導體元件，再置放該第一半導體元件於該承載件上，故該第一與第二半導體元件之間不會有間距不適的問題，且該第一半導體元件與該承載件之間亦不會發生對位之問題，因而能避免各該半導體元件發生電性連接不良之問題。
再者，藉由該凹部之底面與該第二半導體元件之間形成間隙，使該絕緣材流入該凹部時不會受該第二半導體元件的阻擋，以避免於該絕緣材內產生空洞，且藉由該凹部之側壁為傾斜面，亦能避免於該絕緣材內產生空洞。
因此，本發明之半導體封裝件及其製法，不僅能達到微小化之目的，且能提升絕緣材之可靠度，並同時使各半導體元件之電性連接保持良好，故能提高產品之良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
20‧‧‧承載件
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧凹部
200a‧‧‧側壁
200b‧‧‧底面
21‧‧‧第一半導體元件
21a‧‧‧頂面
22‧‧‧第二半導體元件
23‧‧‧半導體結構
24‧‧‧絕緣材
25‧‧‧封裝材
26‧‧‧銲球
t‧‧‧間隙
X‧‧‧箭頭方向

Claims (22)

  1. 一種半導體封裝件，係包括：承載件，係具有凹部，該凹部具有相接之側壁與底面，該側壁係為傾斜面；半導體結構，係設於該承載件上，且具有相疊之第一半導體元件與第二半導體元件，該第一半導體元件係設於該承載件上，且該第二半導體元件係懸空位於該凹部中，使該底面與該第二半導體元件之間形成間隙；以及絕緣材，係形成於該凹部中與該間隙中，以包覆該第二半導體元件。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該凹部之側壁上具有溝槽，且該絕緣材復形成於該溝槽中。
  3. 如申請專利範圍第2項所述之半導體封裝件，其中，該溝槽延伸至該凹部之底面上。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該側壁之傾斜角度係為30至60度。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一半導體元件之寬度係大於該第二半導體元件之寬度。
  6. 如申請專利範圍第1項所述之半導體封裝件，復包括複數導電元件，係電性連接該第一半導體元件與第二半導體元件。
  7. 如申請專利範圍第1項所述之半導體封裝件，復包括複數導電元件，係電性連接該第一半導體元件與該承載件。
  8. 如申請專利範圍第1項所述之半導體封裝件，其中，該絕緣材復形成於該第一半導體元件與該第二半導體元件之間。
  9. 如申請專利範圍第1項所述之半導體封裝件，其中，該絕緣材復形成於該第一半導體元件與該承載件之間。
  10. 如申請專利範圍第1項所述之半導體封裝件，其中，該絕緣材復包覆該第一半導體元件。
  11. 如申請專利範圍第1項所述之半導體封裝件，復包括包覆該第一半導體元件之封裝材。
  12. 一種半導體封裝件之製法，係包括：提供半導體結構與具有凹部之承載件，該半導體結構係具有相疊之第一半導體元件與第二半導體元件，該凹部具有相接之側壁與底面，該側壁係為傾斜面；置放該第一半導體元件於該承載件上，且該第二半導體元件係懸空位於該凹部中，使該底面與該第二半導體元件之間形成間隙；以及形成絕緣材於該凹部中與該間隙中，使該絕緣材包覆該第二半導體元件。
  13. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該凹部之側壁上具有溝槽，使該絕緣材流經該溝槽而形成於該凹部中。
  14. 如申請專利範圍第13項所述之半導體封裝件之製法，其中，該溝槽延伸至該凹部之底面上。
  15. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該側壁之傾斜角度係為30至60度。
  16. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該第一半導體元件之寬度係大於該第二半導體元件之寬度。
  17. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該第一半導體元件係藉由複數導電元件電性連接該第二半導體元件。
  18. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該第一半導體元件係藉由複數導電元件電性連接該承載件。
  19. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該絕緣材復形成於該第一半導體元件與該第二半導體元件之間。
  20. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該絕緣材復形成於該第一半導體元件與該承載件之間。
  21. 如申請專利範圍第12項所述之半導體封裝件之製法，其中，該絕緣材復包覆該第一半導體元件。
  22. 如申請專利範圍第12項所述之半導體封裝件之製法，復包括形成封裝材於該承載件上，以包覆該第一半導體元件。
TW102147717A 2013-12-23 2013-12-23 半導體封裝件及其製法 TWI595608B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW102147717A TWI595608B (zh) 2013-12-23 2013-12-23 半導體封裝件及其製法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102147717A TWI595608B (zh) 2013-12-23 2013-12-23 半導體封裝件及其製法

Publications (2)

Publication Number Publication Date
TW201526169A TW201526169A (zh) 2015-07-01
TWI595608B true TWI595608B (zh) 2017-08-11

Family

ID=54197779

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102147717A TWI595608B (zh) 2013-12-23 2013-12-23 半導體封裝件及其製法

Country Status (1)

Country Link
TW (1) TWI595608B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233222A (en) * 1992-07-27 1993-08-03 Motorola, Inc. Semiconductor device having window-frame flag with tapered edge in opening
US20030001252A1 (en) * 2000-03-25 2003-01-02 Ku Jae Hun Semiconductor package including stacked chips

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233222A (en) * 1992-07-27 1993-08-03 Motorola, Inc. Semiconductor device having window-frame flag with tapered edge in opening
US20030001252A1 (en) * 2000-03-25 2003-01-02 Ku Jae Hun Semiconductor package including stacked chips

Also Published As

Publication number Publication date
TW201526169A (zh) 2015-07-01

Similar Documents

Publication Publication Date Title
TWI582922B (zh) 具有橫向導通電路的封裝基材
TWI601219B (zh) 電子封裝件及其製法
TWI496270B (zh) 半導體封裝件及其製法
TWI541966B (zh) 封裝堆疊結構及其製法
TWI415201B (zh) 多晶片堆疊結構及其製法
TW201939696A (zh) 電子封裝件及其製法
TWI550782B (zh) 具有路徑電路引線之積體電路封裝系統及其製造方法
TWI520285B (zh) 半導體封裝件及其製法
KR102358343B1 (ko) 반도체 패키지
TWI649839B (zh) 電子封裝件及其基板構造
US20140246781A1 (en) Semiconductor device, method of forming a packaged chip device and chip package
TW201503304A (zh) 半導體裝置及其製法
TWI488270B (zh) 半導體封裝件及其製法
TWI556402B (zh) 封裝堆疊結構及其製法
US20120286398A1 (en) Semiconductor chip module and planar stack package having the same
TWI556332B (zh) 封裝堆疊結構及其製法
TWM450822U (zh) 封裝基板
TW201342551A (zh) 半導體封裝件及其製法與其封裝基板
TW201316462A (zh) 封裝件及其製法
TW201903980A (zh) 電子封裝件及其製法
TW201327769A (zh) 半導體封裝件及其製造方法
TWI595608B (zh) 半導體封裝件及其製法
TWI473243B (zh) 多晶片堆疊封裝結構及其製程
TWI604593B (zh) 半導體封裝件及其製法
TW201440184A (zh) 半導體封裝件及其製法