JPWO2009119875A1 - 部品内蔵配線基板 - Google Patents

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Abstract

部品とコンデンサとをつなぐ配線が長くなることに起因した問題を解消することができる部品内蔵配線基板を提供することを課題とする。部品内蔵配線基板１０は、コア基板１１、第１のコンデンサ３０１、配線積層部３１及び第２のコンデンサ１０１を備える。コア基板１１が有する収容穴部９０には第１のコンデンサ３０１が収容され、配線積層部３１の表面３９には部品搭載領域２０が設定される。また、第２のコンデンサ１０１は、電極層１０２，１０３及び誘電体層１０４を有する。第２のコンデンサ１０１は、第１主面１０５，１０７及び第２主面１０６，１０８を配線積層部３１の表面３９と平行に配置した状態で配線積層部３１内に埋め込まれ、第１のコンデンサ３０１と部品搭載領域２０との間に配置される。

Description

本発明は、第１のコンデンサと第２のコンデンサとを内蔵した部品内蔵配線基板に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップを配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。この種のパッケージを構成する配線基板においては、ＩＣチップのノイズの低減や電源電圧の安定化を図るために、コンデンサ（「キャパシタ」とも言う）を内蔵することが従来提案されている（例えば特許文献１，２参照）。
ここで、上記の配線基板に内蔵するコンデンサとしては、誘電体層を介して内部電極層が積層配置された構造を有するコンデンサ本体と、内部電極層同士を導通させる複数のビア導体とを備え、各ビア導体が全体としてアレイ状に配置されたビアアレイタイプのコンデンサや、電極層と誘電体層とを積層した構造を有するシート状のコンデンサなどがある。なお、配線基板に内蔵するコンデンサがビアアレイタイプのコンデンサであれば、小さいわりに高静電容量が達成しやすく、より安定した電源供給が可能となる。
ところで、ＩＣチップ内にはプロセッサコア（演算処理部）が設けられているが、プロセッサコア以外にも例えばＩ／Ｏ回路部やメモリ等といった各種の回路部が設けられているため、今後はこれらの回路部についても個別に電源系統を設定する必要がある。よって、この場合には、たとえビアアレイタイプのコンデンサを配線基板に内蔵したとしても、プロセッサコアや各種の回路部を十分に動作させることができなくなる。それゆえ、ＩＣチップの能力を最大限引き出すことができず、十分な高機能化を図ることができないと考えられる。そこで従来では、配線基板４０１にコンデンサ４１１を内蔵するとともに、配線基板４０１の表面４０２または裏面４０３に、チップコンデンサ４１２を搭載したパッケージが提案されている（例えば図１６参照）。このようにすれば、コンデンサ４１１及びチップコンデンサ４１２によってＩＣチップ４１３内のプロセッサコアや各種の回路部をそれぞれ十分に動作させることが可能となる。ゆえに、ＩＣチップ４１３の能力を最大限引き出すことができ、高機能化を図りやすくなる。
特開２００５−３９２１７号公報（図３など） 特開２００５−３９２４３号公報（図４など）
ところが、配線基板４０１の表面４０２にチップコンデンサ４１２を搭載した場合であっても、配線基板４０１の裏面４０３にチップコンデンサ４１２を搭載した場合であっても、チップコンデンサ４１２とＩＣチップ４１３とをつなぐ配線が長くなりやすい。その結果、配線のインダクタンス成分が増加しやすくなる。ゆえに、チップコンデンサ４１２によるＩＣチップ４１３のノイズを確実に低減できなくなるとともに、電源電圧の確実な安定化を図ることができなくなる。
本発明は上記の課題に鑑みてなされたものであり、その目的は、部品とコンデンサとをつなぐ配線が長くなることに起因した問題を解消することができる部品内蔵配線基板を提供することにある。
そして上記課題を解決するための手段としては、コア主面及びコア裏面を有し、少なくとも前記コア主面側にて開口する収容穴部を有するコア基板と、コンデンサ主面及びコンデンサ裏面を有し、前記コア主面と前記コンデンサ主面とを同じ側に向けた状態で前記収容穴部に収容された第１のコンデンサと、層間絶縁層及び導体層を前記コア主面上にて交互に積層してなり、部品が搭載可能な部品搭載領域がその表面に設定されている配線積層部と、第１主面及び第２主面を有する電極層と、前記電極層の前記第１主面及び前記第２主面の少なくともいずれかの上に形成された誘電体層とを有し、前記第１主面及び前記第２主面を前記配線積層部の表面と平行に配置した状態で、前記配線積層部内に埋め込まれるとともに、前記第１のコンデンサと前記部品搭載領域との間に配置された第２のコンデンサとを備えることを特徴とする部品内蔵配線基板がある。
従って、上記の部品内蔵配線基板によると、第２のコンデンサが、部品内蔵配線基板の基板表面に搭載される代わりに配線積層部内に埋め込まれているため、部品搭載領域に部品を搭載した場合に部品と第２のコンデンサとをつなぐ配線が短くなる。その結果、配線のインダクタンス成分の増加が防止されるため、配線が長くなることに起因した問題を解消することができる。
上記部品内蔵配線基板を構成するコア基板は、例えばコア主面及びその反対側に位置するコア裏面を有する板状に形成されており、第１のコンデンサを収容するための収容穴部を有している。この収容穴部は、コア主面側のみにて開口する非貫通穴であってもよく、あるいはコア主面側及びコア裏面側の両方にて開口する貫通穴であってもよい。なお、第１のコンデンサは、完全に埋設された状態で収容穴部内に収容されていてもよいし、一部分が収容穴部の開口部から突出した状態で収容穴部内に収容されていてもよいが、完全に埋設された状態で収容穴部内に収容されることが好ましい。このようにすれば、収容穴部の開口部からの第１のコンデンサの突出を防止できる。よって、コア主面に接する配線積層部の表面を平坦にすることができ、配線積層部の寸法精度が向上する。
コア基板を形成する材料は特に限定されないが、好ましいコア基板は高分子材料を主体として形成される。コア基板を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。
前記第１のコンデンサは、コンデンサ主面及びコンデンサ裏面を有している。第１のコンデンサの形状は、任意に設定することが可能であるが、例えば、コンデンサ主面の面積が第１のコンデンサのコンデンサ側面の面積よりも大きい板状であることが好ましい。このようにすれば、収容穴部内に第１のコンデンサを収容した際に、収容穴部の内壁面と第１のコンデンサのコンデンサ側面との距離が小さくなるため、収容穴部内に充填される樹脂充填剤の体積をそれ程大きくしなくても済む。
ここで、上記第１のコンデンサは、例えば、コンデンサ主面及びコンデンサ裏面を有するとともに、セラミック誘電体層を介して電源用内部電極層とグランド用内部電極層とが交互に積層配置された構造を有するコンデンサ本体を備えている。なお、上記第１のコンデンサは、ビアアレイタイプのコンデンサであることが好ましい。即ち、第１のコンデンサは、前記電源用内部電極層同士を導通させる複数の電源用ビア導体と、前記グランド用内部電極層同士を導通させる複数のグランド用ビア導体と、前記複数の電源用ビア導体における少なくとも前記コンデンサ主面側の端部に接続する電源用電極と、前記複数のグランド用ビア導体における少なくとも前記コンデンサ主面側の端部に接続するグランド用電極とを備え、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体が全体としてアレイ状に配置されていることが好ましい。このような構造であれば、第１のコンデンサのインダクタンスの低減化が図られ、ノイズ吸収や電源変動平滑化のための高速電源供給が可能となる。
前記セラミック誘電体層としては、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用されるほか、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体が好適に使用される。この場合、用途に応じて、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックの焼結体を使用することも好ましい。誘電体セラミックの焼結体を使用した場合、静電容量の大きな第１のコンデンサを実現しやすくなる。
前記電源用内部電極層、前記グランド用内部電極層、前記電源用ビア導体、前記グランド用ビア導体、前記電源用電極、前記グランド用電極としては特に限定されないが、例えばメタライズ導体であることが好ましい。なお、メタライズ導体は、金属粉末を含む導体ペーストを従来周知の手法、例えばメタライズ印刷法で塗布した後に焼成することにより、形成される。同時焼成法によってメタライズ導体及びセラミック誘電体層を形成する場合、メタライズ導体中の金属粉末は、セラミック誘電体層の焼成温度よりも高融点である必要がある。例えば、セラミック誘電体層がいわゆる高温焼成セラミック（例えばアルミナ等）からなる場合には、メタライズ導体中の金属粉末として、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）等やそれらの合金が選択可能である。セラミック誘電体層がいわゆる低温焼成セラミック（例えばガラスセラミック等）からなる場合には、メタライズ導体中の金属粉末として、銅（Ｃｕ）または銀（Ａｇ）等やそれらの合金が選択可能である。
上記部品内蔵配線基板を構成する配線積層部は、高分子材料を主体とする層間絶縁層及び導体層をコア主面上にて交互に積層した構造を有している。配線積層部はコア主面上にのみ形成されるが、さらにコア裏面上にも配線積層部と同じ構造の積層部が形成されていてもよい。即ち、部品内蔵配線基板は、主面側層間絶縁層及び主面側導体層を前記コア主面上にて交互に積層してなる主面側配線積層部と、裏面側層間絶縁層及び裏面側導体層を前記コア裏面上にて交互に積層してなる裏面側配線積層部とを備えていてもよい。このように構成すれば、コア主面の上に形成された配線積層部のみではなく、コア裏面の上に形成された積層部にも電気回路を形成できるため、部品内蔵配線基板のよりいっそうの高機能化を図ることができる。
層間絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。層間絶縁層を形成するための高分子材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂、ビスマレイミド−トリアジン樹脂、キシレン樹脂、ポリエステル樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。
なお、前記導体層は、導電性の金属材料などによって形成することが可能である。導体層を構成する金属材料としては、例えば銅、銀、鉄、コバルト、ニッケルなどが挙げられる。特に、導体層は、導電性が高く安価な銅からなることが好ましい。また、導体層は、めっきによって形成されることが好ましい。このようにすれば、導体層を簡単かつ低コストで形成することができる。しかし、導体層は、金属ペーストを印刷することによって形成されていてもよい。
なお、前記配線積層部は、その表面に部品搭載領域が設定されている。このような部品搭載領域には部品が搭載可能である。なお、「部品搭載領域」とは、部品が搭載された場合に部品の下面の直下に位置する領域であり、部品の下面と略同じ外形を有している。また、部品搭載領域の面積は、部品の下面の面積と同等またはそれよりも小さくなるように設定される。「部品搭載領域」とは、配線積層部の表面に露出した複数の端子が存在する領域をいう。
また、好適な部品としては、半導体集積回路素子（ＩＣチップ）、半導体製造プロセスで製造されたＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子などを挙げることができる。さらに、ＩＣチップとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを挙げることができる。ここで、「半導体集積回路素子」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。
前記第２のコンデンサは、電極層と誘電体層とを有し、前記配線積層部内に埋め込まれたシート状のコンデンサであることが好ましい。このようにすれば、配線積層部内に第２のコンデンサを埋め込んだとしても、部品内蔵配線基板が肉厚になりにくい。また、第２のコンデンサの形状は、例えば、平面視矩形状、平面視三角形状、平面視円形状などの任意の形状に設定することが可能であるが、特には、一般的な部品内蔵配線基板と同じ形状である平面視矩形状に設定されることが好ましい。ここで、「平面視矩形状」とは、平面視で完全な矩形状のみをいうのではなく、角部が面取りされた形状や、辺の一部が曲線となっている形状も含むものとする。
なお、第２のコンデンサ全体の厚さは特に限定されないが、例えば１μｍ以上１００μｍ以下であることがよく、好ましくは５μｍ以上７５μｍ以下であることがよい。第２のコンデンサ全体の厚さが１μｍ未満であると、十分な強度を確保できず第２のコンデンサを単体として取り扱うことが困難になる。一方、第２のコンデンサ全体の厚さが１００μｍよりも大きいと、部品内蔵配線基板の高密度化や小型化の達成を阻害するおそれがある。また、第２のコンデンサを部品内蔵配線基板に内蔵させる場合には、段差が発生しやすくなるため、基板表面の平滑性を確保しにくくなるおそれがある。その結果、基板表面に搭載される部品と部品内蔵配線基板との接続信頼性が低下するおそれがある。
また、前記第２のコンデンサにおける電極層や誘電体層は、１層のみであってもよいし、２層以上であってもよいが、電極層や誘電体層の層数は少ないことが好ましい。仮に、電極層や誘電体層の層数を多くすれば、第２のコンデンサの高容量化を図ることができるものの、部品内蔵配線基板の高密度化や小型化（肉薄化）を達成できないからである。よって、この場合、前記第２のコンデンサの外形寸法は、前記第１のコンデンサの外形寸法及び前記部品搭載領域の外形寸法よりも大きく設定されるとともに、前記部品内蔵配線基板を厚さ方向から見たときに、前記第２のコンデンサの設置領域内に、前記第１のコンデンサの設置領域と前記部品搭載領域とが含まれていることが好ましい。このようにすれば、部品内蔵配線基板を肉薄化した場合であっても、第２のコンデンサの外形寸法が大きく設定されることで第２のコンデンサの高容量化を図ることができる。
前記電極層の形成用材料としては、例えば、銀、金、白金、銅、チタン、アルミニウム、パラジウム、ニッケル、タングステンなどを挙げることができるが、特には、融点が比較的高いニッケルを用いることが好ましい。このようにした場合、誘電体層が高誘電率セラミックによって形成されていれば、誘電体層との同時焼成が可能となる。また、電極層が比較的安価な材料によって形成されるため、第２のコンデンサの低コスト化を図ることができる。
電極層の厚さは、例えば０．１μｍ以上５０μｍ以下であることがよい。電極層の厚さが０．１μｍ未満であると、電気的信頼性を確保しにくくなるおそれがある。一方、電極層の厚さが５０μｍよりも大きいと、第２のコンデンサ全体の厚さが厚くなるおそれがある。その点、０．１μｍ以上５０μｍ以下の範囲内で厚さを設定すれば、電気的信頼性を確保しつつ第２のコンデンサ全体の厚肉化を防止することができる。
上記第２のコンデンサを構成する誘電体層とは、誘電率の高い無機物（例えば誘電体セラミックなど）を主成分とする層のことをいう。ここで誘電体セラミックとは、誘電率が高いセラミック（比誘電率が１０以上のセラミックと定義する。）のことをいい、例えば、ペロブスカイト型結晶構造を有した複合酸化物がこれに該当する。かかる複合酸化物の具体例としては、例えば、チタン酸バリウム、チタン酸鉛及びチタン酸ストロンチウムから選択される１種または２種以上にて構成された化合物を挙げることができる。
誘電体層の厚さは、例えば０．１μｍ以上５０μｍ以下であることがよく、好ましくは０．５μｍ以上２０μｍ以下であることがよい。誘電体層が薄いことは第２のコンデンサの高容量化にとって好ましいが、その反面でこれが薄くなりすぎて０．１μｍ未満になると、電極層が２層以上ある場合に電極層間の絶縁を確保しにくくなるおそれがある。一方、誘電体層の厚さが５０μｍよりも大きくなると、高容量化の達成が困難になるばかりでなく、第２のコンデンサ全体の厚さが厚くなるおそれがある。
ここで、前記第１のコンデンサと、前記部品搭載領域内に存在する複数の端子とが、前記配線積層部内に設けられた接続用導体を介して電気的に接続される場合、前記第２のコンデンサに、前記第２のコンデンサをその厚さ方向に貫通する貫通孔が形成され、前記接続用導体が、前記貫通孔の内壁面に非接触の状態で前記貫通孔内に配置されていることが好ましい。このようにすれば、第２のコンデンサの外形寸法を大きくした場合であっても、第１のコンデンサと部品搭載領域に搭載される部品とを確実に電気的に接続できる。なお、前記第１のコンデンサと、前記部品搭載領域内に存在する複数の端子が、前記配線積層部内に設けられた接続用導体を介して電気的に接続される場合、前記第２のコンデンサの外周部に切欠部が形成され、前記接続用導体が、前記切欠部の内壁面に非接触の状態で前記切欠部内に配置されていてもよい。このようにしても、第２のコンデンサに貫通孔を形成した場合と同様の効果を得ることができる。
また、貫通孔を形成する方法としては従来周知の方法を採用することができ、具体例としては、エッチング加工、レーザー加工、切削加工、ドリル加工、パンチング加工などがある。
なお、貫通孔の数及び形状は特に限定されない。例えば、前記部品搭載領域における外周部に、複数のシグナル用端子が環状に配置され、前記第２のコンデンサが前記配線積層部内において前記配線積層部の表面寄りの位置に埋め込まれる場合、前記接続用導体は複数のシグナル用端子と同様の配置となる。この場合、前記貫通孔が、前記複数のシグナル用端子の位置に合わせて環状に形成され、前記接続用導体が、前記第１のコンデンサと前記複数のシグナル用端子とを電気的に接続するシグナル配線であることが好ましい。また、前記部品搭載領域における外周部に、複数のシグナル用端子が環状に配置され、前記第２のコンデンサが、前記配線積層部内において前記コア主面寄りの位置に埋め込まれる場合、前記接続用導体はファンアウトしているために互いに離間した状態に配置される。この場合、前記貫通孔が、全体として環状になるように複数箇所に形成され、前記接続用導体が、前記第１のコンデンサと前記複数のシグナル用端子とを電気的に接続するシグナル配線であることが好ましい。
なお、前記第１のコンデンサと、前記部品搭載領域内に存在する複数の端子とが、前記配線積層部内に設けられた接続用導体を介して電気的に接続される場合、前記第２のコンデンサが、前記配線積層部内に複数埋め込まれるとともに、前記接続用導体を避けて配置されていてもよい。このようにすれば、第２のコンデンサを複数埋め込んだ場合であっても、第１のコンデンサと部品搭載領域に搭載される部品とを確実に電気的に接続できる。
また、前記部品が、マイクロプロセッサコア部、インプット部及びアウトプット部を有する半導体集積回路素子であり、前記部品搭載領域が、前記マイクロプロセッサコア部に接続可能な第１搭載領域と、前記インプット部または前記アウトプット部に接続可能な第２搭載領域とからなる場合、前記第１のコンデンサと、前記第１搭載領域内に存在する複数の第１端子とが、前記配線積層部内に設けられた第１接続用導体を介して電気的に接続され、前記第２のコンデンサと、前記第２搭載領域内に存在する複数の第２端子とが、前記配線積層部内に設けられた第２接続用導体を介して電気的に接続されていることが好ましい。このようにすれば、第１のコンデンサをマイクロプロセッサコア部に電気的に接続する一方で、第２のコンデンサをインプット部またはアウトプット部に電気的に接続することができる。そのため、マイクロプロセッサコア部の電源系統とは別に、インプット部またはアウトプット部にも電源系統を設定すべき場合において、両者をそれぞれ十分に動作させることが可能である。従って、部品である半導体集積回路素子の内部構造が複雑化した場合であっても、半導体集積回路素子の能力を最大限引き出すことができ、これにより高機能化を図りやすくなる。
ここで、「インプット部」とは、マイクロプロセッサコア部（演算処理部）にインプットされる信号の処理を行うための処理部をいい、「アウトプット部」とは、マイクロプロセッサコア部からアウトプットされる信号の処理を行うための処理部のことをいう。
そして上記のように、第１のコンデンサは半導体集積回路素子のマイクロプロセッサコア部に電気的に接続可能になっており、第２のコンデンサは半導体集積回路素子のインプット部またはアウトプット部に電気的に接続可能になっている。つまり、第１のコンデンサ及び第２のコンデンサは、半導体集積回路素子における異なる処理部にそれぞれ電気的に接続可能になっている。具体的に言うと、第１のコンデンサは、マイクロプロセッサコア部が個別に有する電源用導体部またはグランド用導体部に電気的に接続されるようになっている。また、第２のコンデンサは、インプット部またはアウトプット部が個別に有する電源用導体部またはグランド用導体部に電気的に接続されるようになっている。なお、前記第１のコンデンサ及び前記第２のコンデンサは、互いに電気的に接続されていてもよいし、互いに電気的に独立していてもよい。
ここで、マイクロプロセッサコア部は高い周波数域（例えばギガヘルツ帯）で動作するのに対し、インプット部またはアウトプット部はそれよりも低い周波数域（例えばメガヘルツ帯）で動作する。従って、マイクロプロセッサコア部にはインプット部またはアウトプット部に比べて高い動作安定性が要求され、相対的に大容量のコンデンサを接続する必要がある。その一方で、インプット部またはアウトプット部にはそれほど高い動作安定性が要求されず、相対的に小容量のコンデンサを接続すれば足りる。
また、第２搭載領域は、インプット用のみの搭載領域でもアウトプット用のみの搭載領域でもよく、インプット・アウトプット兼用の搭載領域でもよい。つまり、第２のコンデンサは、インプット用電極層及びアウトプット用電極層を備え、インプット部にインプット用電極層が電気的に接続可能であり、アウトプット部にアウトプット用電極層が電気的に接続可能であってもよい。
また、前記主面側配線積層部の表面、または、前記裏面側配線積層部の表面に、表面実装部品が搭載可能な部品搭載部が設定され、前記部品が、マイクロプロセッサコア部、インプット部及びアウトプット部を有する半導体集積回路素子であり、前記部品搭載領域が、前記マイクロプロセッサコア部に接続可能な第１搭載領域と、前記インプット部または前記アウトプット部に接続可能な第２搭載領域とからなる場合、前記第１のコンデンサ及び前記第２のコンデンサと、前記第１搭載領域内に存在する複数の第１端子とが、前記配線積層部内に設けられた第１接続用導体を介して電気的に接続され、前記部品搭載部内に存在する接続端子と、前記第２搭載領域内に存在する複数の第２端子とが、前記主面側配線積層部内及び前記裏面側配線積層部内の少なくとも一方に設けられた第２接続用導体を介して電気的に接続されていてもよい。このようにすれば、第１のコンデンサ及び第２のコンデンサをマイクロプロセッサコア部に電気的に接続する一方で、表面実装部品をインプット部またはアウトプット部に電気的に接続することができる。そのため、マイクロプロセッサコア部の電源系統とは別に、インプット部またはアウトプット部にも電源系統を設定すべき場合において、両者をそれぞれ十分に動作させることが可能である。従って、部品である半導体集積回路素子の内部構造が複雑化した場合であっても、半導体集積回路素子の能力を最大限引き出すことができ、これにより高機能化を図りやすくなる。
本発明を具体化した一実施形態の配線基板を示す概略断面図。 第１のコンデンサを示す概略断面図。 第１のコンデンサ、第２のコンデンサ及びＩＣチップなどの位置関係を示す説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 他の実施形態における第１のコンデンサ及びＩＣチップなどの位置関係を示す説明図。 他の実施形態における第１のコンデンサ及びＩＣチップなどの位置関係を示す説明図。 他の実施形態における配線基板を示す概略断面図。 他の実施形態における配線基板を示す概略断面図。 従来技術における配線基板を示す概略断面図。
以下、本発明の部品内蔵配線基板を具体化した一実施形態を図面に基づき詳細に説明する。
図１に示されるように、本実施形態の部品内蔵配線基板（以下「配線基板」という）１０は、ＩＣチップ内蔵用の配線基板である。配線基板１０は、略矩形板状のコア基板１１と、コア基板１１のコア主面１２（図１では上面）上に形成される主面側ビルドアップ層３１（主面側配線積層部）と、コア基板１１のコア裏面１３（図１では下面）上に形成される裏面側ビルドアップ層３２（裏面側配線積層部）とからなる。
本実施形態のコア基板１１は、縦２５ｍｍ×横２５ｍｍ×厚さ１．０ｍｍの平面視略矩形板状である。コア基板１１は、平面方向（ＸＹ方向）における熱膨張係数が１０〜３０ｐｐｍ／℃程度（具体的には１８ｐｐｍ／℃）となっている。なお、コア基板１１の熱膨張係数は、０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。コア基板１１は、ガラスエポキシからなる基材１６１と、基材１６１の上面及び下面に形成され、シリカフィラーなどの無機フィラーを添加したエポキシ樹脂からなるサブ基材１６４と、同じく基材１６１の上面及び下面に形成され、銅からなる導体層１６３とによって構成されている。また、コア基板１１には、複数のスルーホール導体１６がコア主面１２、コア裏面１３及び導体層１６３を貫通するように形成されている。かかるスルーホール導体１６は、コア基板１１のコア主面１２側とコア裏面１３側とを接続導通するとともに、導体層１６３に電気的に接続している。なお、スルーホール導体１６の内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。さらに、コア基板１１は、コア裏面１３の中央部及びコア主面１２の中央部にて開口する平面視で矩形状の収容穴部９０を１つ有している。即ち、収容穴部９０は貫通穴である。
図１に示されるように、収容穴部９０内には、図２等に示す第１のコンデンサ３０１が埋め込まれた状態で収容されている。なお、第１のコンデンサ３０１は、コア基板１１のコア主面１２とコンデンサ主面３０２とを同じ側に向けた状態で収容されている。本実施形態の第１のコンデンサ３０１は、縦１４．０ｍｍ×横１４．０ｍｍ×厚さ０．８ｍｍの平面視矩形状をなす板状物である。
図１，図２等に示されるように、本実施形態の第１のコンデンサ３０１は、いわゆるビアアレイタイプのコンデンサである。第１のコンデンサ３０１を構成するセラミック焼結体３０４（コンデンサ本体）の熱膨張係数は、８〜１２ｐｐｍ／℃程度であり、具体的には９．５ｐｐｍ／℃程度となっている。なお、セラミック焼結体３０４の熱膨張係数は、３０℃〜２５０℃間の測定値の平均値をいう。また、セラミック焼結体３０４は、１つのコンデンサ主面３０２（図１では上面）、１つのコンデンサ裏面３０３（図１では下面）、及び、４つのコンデンサ側面３０６を有している。セラミック焼結体３０４は、セラミック誘電体層３０５を介して電源用内部電極層３４１とグランド用内部電極層３４２とを交互に積層配置した構造を有している。セラミック誘電体層３０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、電源用内部電極層３４１及びグランド用内部電極層３４２間の誘電体として機能する。電源用内部電極層３４１及びグランド用内部電極層３４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体３０４の内部において一層おきに配置されている。
図１，図２に示されるように、セラミック焼結体３０４には、多数のビアホール３３０が形成されている。これらのビアホール３３０は、セラミック焼結体３０４をその厚さ方向に貫通するとともに、全面にわたってアレイ状（例えば格子状）に配置されている。各ビアホール３３０内には、セラミック焼結体３０４のコンデンサ主面３０２及びコンデンサ裏面３０３間を連通する複数のビア導体３３１，３３２，３３３が、ニッケルを主材料として形成されている。各電源用ビア導体３３１は、各電源用内部電極層３４１を貫通しており、それら同士を互いに電気的に接続している。各グランド用ビア導体３３２は、各グランド用内部電極層３４２を貫通しており、それら同士を互いに電気的に接続している。各電源用ビア導体３３１、各グランド用ビア導体３３２及び各シグナル用ビア導体３３３は、全体としてアレイ状に配置されている。本実施形態では、説明の便宜上、ビア導体３３１，３３２，３３３を５列×５列で図示したが、実際にはさらに多くの列が存在している。
そして図２等に示されるように、セラミック焼結体３０４のコンデンサ主面３０２上には、複数の主面側電源用電極３１１（電源用電極）と、複数の主面側グランド用電極３１２（グランド用電極）と、複数の主面側シグナル用電極３１３とが突設されている。主面側電源用電極３１１は、複数の電源用ビア導体３３１におけるコンデンサ主面３０２側の端面に対して直接接続され、主面側グランド用電極３１２は、複数のグランド用ビア導体３３２におけるコンデンサ主面３０２側の端面に対して直接接続され、主面側シグナル用電極３１３は、複数のシグナル用ビア導体３３３におけるコンデンサ主面３０２側の端面に対して直接接続されている。また、セラミック焼結体３０４のコンデンサ裏面３０３上には、複数の裏面側電源用電極３２１（電源用電極）と、複数の裏面側グランド用電極３２２（グランド用電極）と、複数の裏面側シグナル用電極３２３とが突設されている。裏面側電源用電極３２１は、複数の電源用ビア導体３３１におけるコンデンサ裏面３０３側の端面に対して直接接続され、裏面側グランド用電極３２２は、複数のグランド用ビア導体３３２におけるコンデンサ裏面３０３側の端面に対して直接接続され、裏面側シグナル用電極３２３は、シグナル用ビア導体３３３におけるコンデンサ裏面３０３側の端面に対して直接接続されている。よって、電源用電極３１１，３２１は電源用ビア導体３３１及び電源用内部電極層３４１に導通しており、グランド用電極３１２，３２２はグランド用ビア導体３３２及びグランド用内部電極層３４２に導通している。一方、シグナル用電極３１３，３２３はシグナル用ビア導体３３３のみに導通している。また、電極３１１〜３１３，３２１〜３２３は、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって被覆されている。
例えば、マザーボード側から電極３２１，３２２を介して通電を行い、電源用内部電極層３４１−グランド用内部電極層３４２間に電圧を加えると、電源用内部電極層３４１に例えばプラスの電荷が蓄積し、グランド用内部電極層３４２に例えばマイナスの電荷が蓄積する。その結果、第１のコンデンサ３０１がコンデンサとして機能する。また、セラミック焼結体３０４では、電源用ビア導体３３１及びグランド用ビア導体３３２がそれぞれ隣接して配置されている。これにより、インダクタンス成分の低減化が図られている。
図１等に示されるように、収容穴部９０と第１のコンデンサ３０１との隙間は、高分子材料（本実施形態では、熱硬化性樹脂であるエポキシ樹脂）からなる樹脂充填剤９２によって埋められている。この樹脂充填剤９２は、第１のコンデンサ３０１をコア基板１１に固定する機能を有している。なお、第１のコンデンサ３０１は、平面視略正方形状をなしており、四隅に面取り寸法０．５５ｍｍ以上（本実施形態では面取り寸法０．６ｍｍ）の面取り部を有している。これにより、温度変化に伴う樹脂充填剤９２の変形時において、第１のコンデンサ３０１の角部への応力集中を緩和できるため、樹脂充填剤９２のクラックの発生を防止できる。
図１に示されるように、コア基板１１のコア主面１２上に形成された前記主面側ビルドアップ層３１は、熱硬化性樹脂（エポキシ樹脂）からなる３層の主面側層間絶縁層３３，３５，３７と、銅からなる主面側導体層４１とを交互に積層した構造を有している。本実施形態において、主面側ビルドアップ層３１の熱膨張係数は、１０〜６０ｐｐｍ／℃程度（具体的には２０ｐｐｍ／℃程度）となっている。なお、主面側ビルドアップ層３１の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。また、主面側層間絶縁層３３，３５，３７内には、それぞれ銅めっきによって形成されたビア導体４３が設けられている。さらに、主面側層間絶縁層３５内には、導電性ペーストの一種である銅ペーストの硬化物からなるビア導体４４が設けられている。なお、第１層の主面側層間絶縁層３３の表面上にある主面側導体層４１の一部には、前記スルーホール導体１６の上端が電気的に接続されている。また、主面側層間絶縁層３３内に設けられたビア導体４３の一部は、第１のコンデンサ３０１の前記電極３１１〜３１３に接続されている。
図１に示されるように、第３層の主面側層間絶縁層３７の表面上における複数箇所には、第１端子を構成する端子パッド（具体的には、シグナル用端子パッド２３、電源用端子パッド２４及びグランド用端子パッド２７）が形成されている。また、主面側層間絶縁層３７の表面上における複数箇所には、第２端子を構成する端子パッド（具体的には、インプット側電源用端子パッド、インプット側グランド用端子パッド、アウトプット側電源用端子パッド及びアウトプット側グランド用端子パッド）が形成されている。さらに、主面側層間絶縁層３７の表面は、ソルダーレジスト５０によってほぼ全体的に覆われている。ソルダーレジスト５０の所定箇所には、上記の各端子パッドを露出させる開口部４６が形成されている。シグナル用端子パッド２３の表面上には、第１端子を構成するシグナル用はんだバンプ２５が配設され、電源用端子パッド２４の表面上には、同じく第１端子を構成する電源用はんだバンプ２６が配設され、グランド用端子パッド２７の表面上には、同じく第１端子を構成するグランド用はんだバンプ２８が配設されている。また、インプット側電源用端子パッドの表面上には、第２端子を構成するインプット側電源用はんだバンプ（図示略）が配設され、インプット側グランド用端子パッドの表面上には、同じく第２端子を構成するインプット側グランド用はんだバンプ（図示略）が配設されている。さらに、アウトプット側電源用端子パッドの表面上には、第２端子を構成するアウトプット側電源用はんだバンプ（図示略）が配設され、アウトプット側グランド用端子パッドの表面上には、同じく第２端子を構成するアウトプット側グランド用はんだバンプ（図示略）が配設されている。
図１に示されるように、各はんだバンプ（シグナル用はんだバンプ２５、電源用はんだバンプ２６、グランド用はんだバンプ２８、インプット側電源用はんだバンプ、インプット側グランド用はんだバンプ、アウトプット側電源用はんだバンプ及びアウトプット側グランド用はんだバンプ）は、ＩＣチップ２１（半導体集積回路素子）の面接続端子２２に電気的に接続されている。本実施形態のＩＣチップ２１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．９ｍｍの平面視矩形状をなす板状物であって、熱膨張係数が３〜４ｐｐｍ／℃程度（具体的には３．５ｐｐｍ／℃程度）のシリコンからなる。また、ＩＣチップ２１は、マイクロプロセッサコア部６１、インプット部６２及びアウトプット部６３を有している（図３参照）。なお、上記第１端子及び上記第２端子が存在する領域は、ＩＣチップ２１を搭載可能な部品搭載領域２０である。部品搭載領域２０は、主面側ビルドアップ層３１の表面３９に設定されており、縦１２．０ｍｍ×横１２．０ｍｍの平面視矩形状の領域である。部品搭載領域２０は、第１端子が存在するとともにマイクロプロセッサコア部６１に接続可能な第１搭載領域６４と、第２端子が存在するとともにインプット部６２及びアウトプット部６３に接続可能な第２搭載領域６５とからなっている。
図１に示されるように、コア基板１１のコア裏面１３上に形成された前記裏面側ビルドアップ層３２は、上述した主面側ビルドアップ層３１とほぼ同じ構造を有している。即ち、裏面側ビルドアップ層３２は、熱膨張係数が１０〜６０ｐｐｍ／℃程度（具体的には２０ｐｐｍ／℃程度）であり、熱硬化性樹脂（エポキシ樹脂）からなる３層の裏面側層間絶縁層３４，３６，３８と、裏面側導体層４２とを交互に積層した構造を有している。また、裏面側層間絶縁層３４，３６，３８内には、それぞれ銅めっきによって形成されたビア導体４７が設けられている。第１層の裏面側層間絶縁層３４の下面上にある裏面側導体層４２の一部には、前記スルーホール導体１６の下端が電気的に接続されている。さらに、第３層の裏面側層間絶縁層３８の下面上における複数箇所には、ビア導体４７を介して裏面側導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、裏面側層間絶縁層３８の下面は、ソルダーレジスト５１によってほぼ全体的に覆われている。ソルダーレジスト５１の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示される配線基板１０は図示しないマザーボード上に実装される。
図１，図３に示されるように、主面側ビルドアップ層３１内において隣接する主面側層間絶縁層３５，３７同士の界面には、第２のコンデンサ１０１が埋め込まれている。本実施形態の第２のコンデンサ１０１は、縦２４．０ｍｍ×横２４．０ｍｍ×厚さ０．０２ｍｍの平面視矩形状をなすシート状のコンデンサである。即ち、第２のコンデンサ１０１の外形寸法は、前記第１のコンデンサ３０１の外形寸法及び前記部品搭載領域２０の外形寸法よりも大きく設定されている。また、配線基板１０を厚さ方向から見た場合、第２のコンデンサ１０１の設置領域内には、第１のコンデンサ３０１の設置領域と部品搭載領域２０とが含まれている（図３参照）。換言すると、第２のコンデンサ１０１は、第１のコンデンサ３０１と部品搭載領域２０との間に配置されている。そして、第１のコンデンサ３０１及び第２のコンデンサ１０１の真上には、部品搭載領域２０が位置している。
図１に示されるように、第２のコンデンサ１０１は、２層のニッケル電極層１０２，１０３がチタン酸バリウムからなる１層の誘電体層１０４を挟み込んだ構造を有している。本実施形態では、第１ニッケル電極層１０２及び第２ニッケル電極層１０３の厚さが８μｍ、誘電体層１０４の厚さが４μｍに設定されている。また、誘電体層１０４の熱膨張係数は、１５ｐｐｍ／℃未満、具体的には１２〜１３ｐｐｍ／℃程度となっている。なお、誘電体層１０４の熱膨張係数は、３０℃〜２５０℃間の測定値の平均値をいう。
第１ニッケル電極層１０２は、前記主面側ビルドアップ層３１の表面３９と平行に配置された第１主面１０５及び第２主面１０６を有している。第１ニッケル電極層１０２の第１主面１０５は前記主面側層間絶縁層３７に面接触し、第１ニッケル電極層１０２の第２主面１０６上には誘電体層１０４が形成されている。そして、第１ニッケル電極層１０２は、主面側ビルドアップ層３１内に設けられたビア導体４３を介して前記電源用端子パッド２４及び前記グランド用端子パッド２７に電気的に接続されている。また、第１ニッケル電極層１０２は、主面側ビルドアップ層３１内に設けられたビア導体４３を介して前記インプット側電源用端子パッド、前記インプット側グランド用端子パッド、前記アウトプット側電源用端子パッド及び前記アウトプット側グランド用端子パッドに電気的に接続されている。
図１に示されるように、前記第２ニッケル電極層１０３は、主面側ビルドアップ層３１の表面３９と平行に配置された第１主面１０７及び第２主面１０８を有している。第２ニッケル電極層１０３の第１主面１０７上には誘電体層１０４が形成され、第２ニッケル電極層１０３の第２主面１０８は前記主面側層間絶縁層３５に面接触している。そして、第２ニッケル電極層１０３は、主面側層間絶縁層３５内に設けられた前記ビア導体４４の上端面に接続され、第２ニッケル電極層１０３が接続されるビア導体４４は、前記第１のコンデンサ３０１の電極３１１，３１２に接続されている。即ち、第１のコンデンサ３０１及び第２のコンデンサ１０１は、互いに電気的に接続されている。
そして、このような構成の前記第２のコンデンサ１０１に通電を行い、前記第１ニッケル電極層１０２−第２ニッケル電極層１０３間に所定の電圧を加えると、一方の電極層にプラスの電荷が蓄積し、他方の電極層にマイナスの電荷が蓄積するようになっている。
図１に示されるように、第２のコンデンサ１０１の複数箇所には、第２のコンデンサ１０１をその厚さ方向に貫通する貫通孔１０９が形成されている。貫通孔１０９の形状は特に限定されないが、本実施形態における貫通孔１０９は第２のコンデンサ１０１の厚さ方向から見て円形状の貫通孔となっている。そして、各貫通孔１０９の内部には、主面側層間絶縁層３５，３７の一部が入り込んでいる。
また、各貫通孔１０９内には、シグナル配線１１１（第１接続用導体）、インプット側電源配線（第２接続用導体）、インプット側グランド配線（第２接続用導体）、アウトプット側電源配線（第２接続用導体）及びアウトプット側グランド配線（第２接続導体）が配置されている。シグナル配線１１１、インプット側電源配線、インプット側グランド配線、アウトプット側電源配線及びアウトプット側グランド配線は、前記主面側ビルドアップ層３１内に設けられ、貫通孔１０９の内壁面に非接触の状態で配置されている。シグナル配線１１１、インプット側電源配線、インプット側グランド配線、アウトプット側電源配線及びアウトプット側グランド配線は、前記主面側導体層４１及び前記ビア導体４３によって構成されている。シグナル配線１１１は、前記第１のコンデンサ３０１の主面側シグナル用電極３１３と、前記第１搭載領域６４内に存在する前記第１端子（前記シグナル用端子パッド２３及び前記シグナル用はんだバンプ２５）とを電気的に接続する配線である。よって、シグナル用はんだバンプ２５に接続される前記ＩＣチップ２１の前記マイクロプロセッサコア部６１は、シグナル配線１１１を介して第１のコンデンサ３０１に対して電気的に接続される。インプット側電源配線は、第２のコンデンサ１０１と、前記第２搭載領域６５内に存在する前記第２端子（前記インプット側電源用端子パッド及び前記インプット側電源用はんだバンプ）とを電気的に接続する配線である。よって、インプット側電源用はんだバンプに接続されるＩＣチップ２１の前記インプット部６２は、インプット側電源配線を介して第２のコンデンサ１０１に対して電気的に接続される。インプット側グランド配線は、第２のコンデンサ１０１と、第２搭載領域６５内に存在する第２端子（前記インプット側グランド用端子パッド及び前記インプット側グランド用はんだバンプ）とを電気的に接続する配線である。よって、インプット側グランド用はんだバンプに接続されるＩＣチップ２１のインプット部６２は、インプット側グランド配線を介して第２のコンデンサ１０１に対して電気的に接続される。アウトプット側電源配線は、第２のコンデンサ１０１と、第２搭載領域６５内に存在する第２端子（前記アウトプット側電源用端子パッド及び前記アウトプット側電源用はんだバンプ）とを電気的に接続する配線である。よって、アウトプット側電源用はんだバンプに接続されるＩＣチップ２１の前記アウトプット部６３は、アウトプット側電源配線を介して第２のコンデンサ１０１に対して電気的に接続される。アウトプット側グランド配線は、第２のコンデンサ１０１と、第２搭載領域６５内に存在する第２端子（前記アウトプット側グランド用端子パッド及び前記アウトプット側グランド用はんだバンプ）とを電気的に接続する配線である。よって、アウトプット側グランド用はんだバンプに接続されるＩＣチップ２１のアウトプット部６３は、アウトプット側グランド配線を介して第２のコンデンサ１０１に対して電気的に接続される。
次に、本実施形態の配線基板１０の製造方法について述べる。
コア基板準備工程では、コア基板１１の中間製品を従来周知の手法により作製し、あらかじめ準備しておく。
コア基板１１の中間製品は以下のように作製される。まず、縦４００ｍｍ×横４００ｍｍ×厚さ０．８ｍｍの基材１６１の両面に銅箔が貼付された銅張積層板（図示略）を準備する。次に、銅張積層板の両面の銅箔のエッチングを行って導体層１６３を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離する。次に、基材１６１の上面及び下面と導体層１６３とを粗化した後、基材１６１の上面及び下面に、無機フィラーが添加されたエポキシ樹脂フィルム（厚さ８０μｍ）を熱圧着により貼付し、サブ基材１６４を形成する。
次に、基材１６１及びサブ基材１６４からなる積層体に対してルータを用いて孔あけ加工を行い、収容穴部９０となる貫通孔を所定位置に形成し、コア基板１１の中間製品を得る（図４参照）。なお、コア基板１１の中間製品とは、コア基板１１となるべき領域を平面方向に沿って縦横に複数配列した構造の多数個取り用コア基板である。
さらに、第１のコンデンサ準備工程では、第１のコンデンサ３０１を従来周知の手法により作製し、あらかじめ準備しておく。
第１のコンデンサ３０１は以下のように作製される。即ち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に電源用内部電極層３４１となる電源用内部電極部と、グランド用内部電極層３４２となるグランド用内部電極部とが形成される。次に、電源用内部電極部が形成されたグリーンシートとグランド用内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。
さらに、レーザー加工機を用いてグリーンシート積層体にビアホール３３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール３３０内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように主面側電源用電極３１１、主面側グランド用電極３１２及び主面側シグナル用電極３１３を形成する。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように裏面側電源用電極３２１、裏面側グランド用電極３２２及び裏面側シグナル用電極３２３を形成する。この後、グリーンシート積層体の乾燥を行い、各電極３１１〜３１３，３２１〜３２３をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体３０４となる。
次に、得られたセラミック焼結体３０４が有する各電極３１１〜３１３，３２１〜３２３に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各電極３１１〜３１３，３２１〜３２３の上に銅めっき層が形成され、第１のコンデンサ３０１が完成する。
また、第２のコンデンサ準備工程では、第２のコンデンサ１０１を従来周知の手法により作製し、あらかじめ準備しておく。
第２のコンデンサ１０１は以下のように作製される。まず以下の手順で誘電体スラリーを調製する。平均粒径０．７μｍのチタン酸バリウム粉末（誘電体粉）、エタノールとトルエンとの混合溶剤、分散剤、可塑剤をポットで湿式混合し、十分に混合された時点で、有機バインダを添加してさらに混合する。これにより、誘電体グリーンシートを形成する際の出発材料となる誘電体スラリーを得る。このとき、各成分の配合比率を適宜変更することにより、誘電体スラリーを約０．５Ｐａ・ｓの粘度（リオン株式会社製ビスコテスター ＶＴ−０４型粘度計 Ｎｏ．１ロータ ６２．５ｒｐｍ １分値 ２５℃で測定した粘度をいう。）に調製する。次に、この誘電体スラリーを用いて誘電体グリーンシートの形成を以下のように行う。即ち、所定幅のＰＥＴフィルムのロールを用意して、このロールをキャスティング装置の供給側にセットし、ドクターブレード法やリップコーティングなどの従来周知の手法によりＰＥＴフィルムの上面に誘電体スラリーを薄く均一な厚さでキャスティング（塗工）する。その後、シート状にキャスティングされた誘電体スラリーをキャスティング装置の供給側と巻き取り側との間に配置されているヒータで加熱乾燥し、厚さ５μｍの誘電体グリーンシート（誘電体層１０４となる未焼結誘電体層）を形成する。
また、ニッケルグリーンシートを、誘電体グリーンシートの場合とほぼ同様の方法で作製する。まず、平均粒径０．７μｍのニッケル粉末（金属粉）に分散剤、可塑剤を加える。これをターピネオールを分散媒として、さらに有機バインダを加えた上で混合する。次に、この混合物を用いて、ニッケルグリーンシートの形成を行う。即ち、所定幅のＰＥＴフィルムのロールを用意して、このロールをキャスティング装置の供給側にセットし、ＰＥＴフィルムの上面に上記の混合物を薄く均一な厚さでキャスティングする。その後、シート状にキャスティングされた混合物をヒータで加熱乾燥し、厚さ９μｍのニッケルグリーンシート（ニッケル電極層１０２，１０３となる未焼結電極層）を形成する。
そして、打ち抜き金型等を用いて、誘電体グリーンシート及びニッケルグリーンシートを１５０ｍｍ角に切断する。この段階ではまだ各グリーンシートは硬化していないため、比較的簡単に打ち抜きを行うことができ、しかもクラックの発生を未然に防止することができる。
そして次に、誘電体層１０４となる誘電体グリーンシートの両側に、ニッケル電極層１０２，１０３となるニッケルグリーンシートをそれぞれ積層する。具体的に言うと、誘電体グリーンシートの片面（ＰＥＴフィルムが存在しない側の面）にＰＥＴフィルム付きのニッケルグリーンシートを積層配置する。次に、ラミネート装置を用いて８０℃で５００ｋｇｆ／ｃｍ２の条件で押圧力を加え、圧着させる。誘電体グリーンシートのＰＥＴフィルムを剥離した後、誘電体グリーンシートの剥離面上に、ＰＥＴフィルム付きのニッケルグリーンシートを積層配置する。次に、ラミネート装置を用いて８０℃で７５０ｋｇｆ／ｃｍ２の条件で押圧力を加え、圧着させる。
そして、ＰＥＴフィルムが付着したままの状態で、誘電体層１０４となる誘電体グリーンシート、及び、ニッケル電極層１０２，１０３となるニッケルグリーンシートに対してレーザー孔あけ加工を行う。その結果、誘電体グリーンシート及びニッケルグリーンシートを貫通する貫通孔１０９が焼成前に形成される。この後、汎用の切断機により２５ｍｍ角に切断した後、ＰＥＴフィルムを剥離することにより未焼結積層体を得る。この未焼結積層体では、誘電体グリーンシート及びニッケルグリーンシートが積層配置された状態となっている。
次に、上記未焼結積層体を大気中にて２５０℃で１０時間脱脂し、さらに還元雰囲気中１２６０℃にて所定時間焼成する。その結果、チタン酸バリウム及びニッケルが加熱されて同時焼結し、厚さ８μｍの第１ニッケル電極層１０２、厚さ４μｍの誘電体層１０４、厚さ８μｍの第２ニッケル電極層１０３の順で積層された焼結体（第２のコンデンサ１０１）が得られる。
次に、シランカップリング剤（ＫＢＭ−４０３：信越化学製）の濃度が１ｗｔ％となる酢酸水溶液を調合する。これに焼成した第２のコンデンサ１０１を１分含浸して引き上げる。そして、表面の余分なシランカップリング剤を洗い流した後、１１０℃で５分間乾燥させる。
続く収容工程では、まず、収容穴部９０のコア裏面１３側開口を、剥離可能な粘着テープ１７１でシールする。なお、粘着テープ１７１は、支持テーブル（図示略）によって支持されている。次に、マウント装置（ヤマハ発動機株式会社製）を用いて、コア主面１２とコンデンサ主面３０２とを同じ側に向け、かつ、コア裏面１３とコンデンサ裏面３０３とを同じ側に向けた状態で収容穴部９０内に第１のコンデンサ３０１を収容する（図５参照）。このとき、第１のコンデンサ３０１は、各電極３２１〜３２３の表面が粘着テープ１７１の粘着層に貼り付けられることにより仮固定される。
続く充填工程では、収容穴部９０と第１のコンデンサ３０１との隙間に、ディスペンサ装置（Ａｓｙｍｔｅｋ社製）を用いて、熱硬化性樹脂製の樹脂充填剤９２（株式会社ナミックス製）を充填する（図５参照）。続く固定工程では、樹脂充填剤９２を硬化させることにより、第１のコンデンサ３０１を収容穴部９０内に固定する。そして、固定工程後、粘着テープ１７１を剥離する。その後、コア基板１１のコア主面１２及びコア裏面１３などの粗化を行う。
次に、従来周知の手法に基づいてコア主面１２の上に主面側ビルドアップ層３１を形成するとともに、コア裏面１３の上に裏面側ビルドアップ層３２を形成する。具体的に言うと、まず、コア主面１２及びコンデンサ主面３０２上に感光性エポキシ樹脂を被着して露光及び現像を行うことにより、主面側層間絶縁層３３を形成する。また、コア裏面１３及びコンデンサ裏面３０３上に感光性エポキシ樹脂を被着して露光及び現像を行うことにより、裏面側層間絶縁層３４を形成する。なお、感光性エポキシ樹脂を被着する代わりに、絶縁樹脂や液晶ポリマー（ＬＣＰ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｐｏｌｙｍｅｒ）を被着してもよい。
さらに、ＹＡＧレーザーまたは炭酸ガスレーザーを用いてレーザー孔あけ加工を行い、ビア導体４３が形成されるべき位置にビア孔１２１，１２２を形成する（図６参照）。具体的には、主面側層間絶縁層３３を貫通するビア孔１２１を形成し、第１のコンデンサ３０１のコンデンサ主面３０２に突設された電極３１１〜３１３の表面を露出させる。また、裏面側層間絶縁層３４を貫通するビア孔１２２を形成し、第１のコンデンサ３０１のコンデンサ裏面３０３に突設された電極３２１〜３２３の表面を露出させる。さらに、ドリル機を用いて孔あけ加工を行い、コア基板１１及び層間絶縁層３３，３４を貫通する貫通孔１３１を所定位置にあらかじめ形成しておく。そして、層間絶縁層３３，３４の表面上、ビア孔１２１，１２２の内面、及び、貫通孔１３１の内面に対する無電解銅めっきを行った後にエッチングレジストを形成し、次いで電解銅めっきを行う。さらに、エッチングレジストを除去してソフトエッチングを行う。これにより、主面側層間絶縁層３３上に主面側導体層４１がパターン形成されるとともに、裏面側層間絶縁層３４上に裏面側導体層４２がパターン形成される（図７参照）。これと同時に、貫通孔内にスルーホール導体１６が形成されるとともに、各ビア孔１２１，１２２の内部にビア導体４３，４７が形成される。その後、スルーホール導体１６の空洞部を絶縁樹脂材料（エポキシ樹脂）で穴埋めし、閉塞体１７を形成する。
次に、主面側層間絶縁層３３上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体４３が形成されるべき位置にビア孔１２３を有し、ビア導体４４が形成されるべき位置にビア孔１２４を有する主面側層間絶縁層３５を形成する（図８参照）。また、裏面側層間絶縁層３４上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体４７が形成されるべき位置にビア孔１２５を有する裏面側層間絶縁層３６を形成する。なお、感光性エポキシ樹脂を被着する代わりに、絶縁樹脂や液晶ポリマーを被着してもよい。この場合、レーザー加工機などにより、ビア導体４３，４４，４７が形成されるべき位置にビア孔１２３〜１２５が形成される。次に、主面側層間絶縁層３５上に、ビア孔１２４を露出させる開口部を有するメタルマスク（図示略）を配置する。そして、メタルマスクを介してビア孔１２４内に銅ペーストを印刷してビア導体４４を形成し、メタルマスクを除去する。次に、層間絶縁層３５，３６の表面上、及び、ビア孔１２３，１２５の内面に対する無電解銅めっきを行った後にエッチングレジストを形成し、次いで電解銅めっきを行う。さらに、エッチングレジストを除去してソフトエッチングを行う。これにより、前記ビア孔１２３，１２５の内部にビア導体４３，４７が形成されるとともに、層間絶縁層３５，３６上に導体層４１，４２がパターン形成される（図９参照）。なお、ビア導体４４を形成した後でビア導体４３，４７及び導体層４１，４２を形成するのではなく、ビア導体４３，４７及び導体層４１，４２を形成した後でビア導体４４を形成するようにしてもよい。
次に、第２層の主面側層間絶縁層３５上に、第１ニッケル電極層１０２の第１主面１０５側と第２ニッケル電極層１０３の第１主面１０７側とを上向きにして第２のコンデンサ１０１を搭載する（図９，図１０参照）。
より詳細に言うと、加熱機構付きのマウンターを用いて、１８０℃で１分間加熱を行いながら第２のコンデンサ１０１を主面側層間絶縁層３５上に搭載し、所定の圧力で押し付ける。これに伴い、主面側層間絶縁層３５の一部が第２のコンデンサ１０１の貫通孔１０９内に入り込むため、第２のコンデンサ１０１が確実に位置決めされる（図１０参照）。この時点で、主面側層間絶縁層３５は、第２のコンデンサ１０１の周辺部分のみが硬化する。第２のコンデンサ１０１の搭載後、１５０℃で３０分間加熱する硬化工程を行い、主面側層間絶縁層３５を硬化させるとともに、ビア導体４４を構成するペースト中の銅を焼結させる。これにより、第２層の主面側層間絶縁層３５に第２のコンデンサ１０１が支持固定されるとともに、セラミックコンデンサ１０１の第２ニッケル電極層１０３とビア導体４４とが接続される。
次に、層間絶縁層３５，３６上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体４３，４７が形成されるべき位置にビア孔１２６，１２７を有する層間絶縁層３７，３８を形成する（図１１参照）。なお、感光性エポキシ樹脂を被着する代わりに、絶縁樹脂や液晶ポリマーを被着してもよい。この場合、レーザー加工機などにより、ビア導体４３，４７が形成されるべき位置にビア孔１２６，１２７が形成される。また、この時点で第２のコンデンサ１０１が主面側層間絶縁層３５，３７内に完全に埋め込まれる。次に、従来公知の手法に従って電解銅めっきを行い、前記ビア孔１２６，１２７の内部にビア導体４３，４７を形成する。これと同時に、主面側層間絶縁層３７上に端子パッド（具体的には、シグナル用端子パッド２３、電源用端子パッド２４、グランド用端子パッド２７、インプット側電源用端子パッド、インプット側グランド用端子パッド、アウトプット側電源用端子パッド及びアウトプット側グランド用端子パッド）を形成する。また、裏面側層間絶縁層３８上にＢＧＡ用パッド４８を形成する。
次に、層間絶縁層３７，３８上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト５０，５１を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト５０，５１に開口部４０，４６をパターニングする。さらに、上記の端子パッド上にはんだバンプ（具体的には、シグナル用はんだバンプ２５、電源用はんだバンプ２６、グランド用はんだバンプ２８、インプット側電源用はんだバンプ、インプット側グランド用はんだバンプ、アウトプット側電源用はんだバンプ、アウトプット側グランド用はんだバンプ）を形成する。また、ＢＧＡ用パッド４８上にはんだバンプ４９を形成する。なお、この状態のものは、配線基板１０となるべき製品領域を平面方向に沿って縦横に複数配列した多数個取り用配線基板であると把握することができる。さらに、多数個取り用配線基板を分割すると、個々の製品である配線基板１０が多数個同時に得られる。
次に、配線基板１０を構成する主面側ビルドアップ層３１の部品搭載領域２０にＩＣチップ２１を載置する。このとき、ＩＣチップ２１側の面接続端子２２と、各はんだバンプとを位置合わせするようにする。そして、２２０℃〜２４０℃程度の温度に加熱して各はんだバンプをリフローすることにより、各はんだバンプと面接続端子２２とを接合し、配線基板１０側とＩＣチップ２１側とを電気的に接続する。その結果、部品搭載領域２０にＩＣチップ２１が搭載される（図１参照）。
従って、本実施形態によれば以下の効果を得ることができる。
（１）従来技術の配線基板４０１では、配線基板４０１の表面４０２にコンデンサ（チップコンデンサ４１２）が搭載されているが（図１７参照）、本実施形態の配線基板１０では、主面側ビルドアップ層３１内にコンデンサ（第２のコンデンサ１０１）が埋め込まれている。これにより、部品搭載領域２０に搭載されたＩＣチップ２１とコンデンサとをつなぐ配線が従来よりも短くなるため、配線のインダクタンス成分の増加が防止される。従って、第２のコンデンサ１０１によるＩＣチップ２１のノイズを確実に低減できるとともに、電源電圧の確実な安定化を図ることができる。
（２）本実施形態では、配線基板１０に第１のコンデンサ３０１及び第２のコンデンサ１０１の両方が内蔵され、しかも部品搭載領域２０が第１のコンデンサ３０１及び第２のコンデンサ１０１の真上に位置している。このため、部品搭載領域２０に搭載されるＩＣチップ２１は高剛性で熱膨張率が小さい第１のコンデンサ３０１及び第２のコンデンサ１０１によって支持される。よって、上記部品搭載領域２０においては、主面側ビルドアップ層３１が変形しにくくなるため、部品搭載領域２０に搭載されるＩＣチップ２１をより安定的に支持できる。従って、大きな熱応力に起因するＩＣチップ２１のクラックや接続不良を防止することができる。ゆえに、ＩＣチップ２１として、熱膨張差による応力（歪）が大きくなり熱応力の影響が大きく、かつ発熱量が大きく使用時の熱衝撃が厳しい１０ｍｍ角以上の大型のＩＣチップや、脆いとされるＬｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。
（３）本実施形態の第１のコンデンサ３０１はビアアレイタイプのコンデンサであるため、第１のコンデンサ３０１自体の小型化が図りやすくなり、ひいては配線基板１０全体の小型化を図ることができる。また、本実施形態の第２のコンデンサ１０１はシート状のコンデンサであるため、第２のコンデンサ１０１自体の肉薄化が図りやすくなり、ひいては配線基板１０全体の肉薄化を図ることができる。
（４）本実施形態では、第１のコンデンサ３０１とＩＣチップ２１とを電気的に接続するシグナル配線１１１が、第２のコンデンサ１０１の貫通孔１０９内に配置されている。これにより、シグナル配線１１１が短くなるため、第１のコンデンサ３０１とＩＣチップ２１との間で侵入するノイズを極めて小さく抑えることができ、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。また、シグナル配線１１１を貫通孔１０９内に配置することで配線基板１０内の配線が密集するため、配線基板１０の小型化を図ることができる。
なお、本発明の実施形態は以下のように変更してもよい。
・上記実施形態では、第２のコンデンサ１０１の複数箇所に、第２のコンデンサ１０１の厚さ方向から見て円形状の貫通孔１０９が形成されていた。しかし、貫通孔の数及び形状は特に限定されない。
例えば、第２のコンデンサ１０１が主面側ビルドアップ層３１内において主面側ビルドアップ層３１の表面３９寄りの位置に埋め込まれ、第２のコンデンサ１０１と表面３９との距離が第２のコンデンサ１０１とコア主面１２との距離よりも短く設定される場合、各シグナル配線１１１は複数のシグナル用端子（シグナル用端子パッド２３及びシグナル用はんだバンプ２５）と同様の配置となる。例えば、複数のシグナル用端子が環状に配置されている場合、図１２に示されるように、シグナル配線１１１も環状に配置される。この場合、第２のコンデンサ１０１の１箇所に、第２のコンデンサ１０１の厚さ方向から見て環状の貫通孔１４１を複数のシグナル用端子の位置に合わせて形成し、貫通孔１４１内に全てのシグナル配線１１１を配置することが好ましい。
また、第２のコンデンサ１０１が主面側ビルドアップ層３１内においてコア主面１２寄りの位置に埋め込まれ、第２のコンデンサ１０１とコア主面１２との距離が第２のコンデンサ１０１と表面３９との距離よりも短く設定される場合、各シグナル配線１１１はファンアウトしているために互いに離間した状態に配置される。この場合、図１３に示されるように、第２のコンデンサ１０１の複数箇所（図１３では４箇所）に、第２のコンデンサ１０１の厚さ方向から見て矩形状の貫通孔１４２，１４３を形成し、全体として環状になるように各貫通孔１４２，１４３を配置することが好ましい。そして、各貫通孔１４２にシグナル配線１１１をそれぞれ複数個ずつ（図１３では２個ずつ）配置するとともに、各貫通孔１４３に、シグナル配線１１１をそれぞれ複数個ずつ（図１３では６個ずつ）配置することが好ましい。このようにすれば、貫通孔１４２，１４３の大きさが必要最小限に抑えられるため、その分第２のコンデンサ１０１の面積を大きくすることができ、ひいては第２のコンデンサ１０１の容量を大きくすることができる。
・上記実施形態の配線基板１０では、１つの第２のコンデンサ１０１が主面側ビルドアップ層３１内に埋め込まれていた。しかし、図１４に示されるように、複数（図１４では２つ）の第２のコンデンサ１１２，１１３が主面側ビルドアップ層３１内に埋め込まれた配線基板１００であってもよい。なお、この場合、第２のコンデンサ１１２，１１３は、シグナル配線１１１を避けて配置される。
・図１５に示されるように、裏面側ビルドアップ層３２の表面２１１（または主面側ビルドアップ層３１の表面３９）に部品搭載部２１２を設定し、部品搭載部２１２上にチップコンデンサ２１３やレジスター（図示略）などの表面実装部品を搭載してもよい。チップコンデンサ２１３は、例えば誘電体層を介して電源用内部電極層とグランド用内部電極層とが交互に積層配置された構造を有している。そして、チップコンデンサ２１３において互いに対向する一対の側面には、電源用内部電極層及び電源用はんだバンプ２１７に接続される電源用電極２１４と、グランド用内部電極層及びグランド用はんだバンプ２２０に接続されるグランド用電極２１５とがそれぞれ設けられている。
なお、ＩＣチップ２１の電源ラインの電位は、高速でオンオフした際に生じるスイッチングノイズにより、瞬時に低下する。そこで図１５に示されるように、第１のコンデンサ３０１を、主面側ビルドアップ層３１内に設けられた第１接続用導体（シグナル配線１１１）を介して、第１搭載領域６４内に存在する複数の第１端子（シグナル用端子パッド２３）に電気的に接続してもよい。それとともに、第２のコンデンサ１０１を、主面側ビルドアップ層３１内に設けられた第１接続用導体（電源配線２２２またはグランド配線）を介して、第１搭載領域６４内に存在する複数の第１端子（電源用端子パッド２４またはグランド用端子パッド２７）に電気的に接続してもよい。即ち、第１のコンデンサ３０１及び第２のコンデンサ１０１を、ＩＣチップ２１のマイクロプロセッサコア部６１に接続してもよい。なお、第１のコンデンサ３０１は、ビア導体３３１〜３３３によって複数の電極層３４１，３４２を接続しているために第２のコンデンサ１０１よりもインダクタンスが大きいという欠点があるが、電極層３４１，３４２や誘電体層３０５の層数が多いために第２のコンデンサ１０１よりも静電容量が大きいという利点がある。一方、第２のコンデンサ１０１は、電極層１０２，１０３や誘電体層１０４の層数が少ないために第１のコンデンサ３０１よりも静電容量が小さいという欠点があるが、第１のコンデンサ３０１のようなビア導体３３１〜３３３が存在しないために第１のコンデンサ３０１よりもインダクタンスが小さいという利点がある。つまり、第１のコンデンサ３０１及び第２のコンデンサ１０１は、ＩＣチップ２１用のデカップリングコンデンサとしての機能を果たすようになっており、両者を組み合わせて使うことにより、欠点を互いに補完し合うことにようになっている。ゆえに、コンデンサ１０１，３０１によってＩＣチップ２１のデカップリングを行うことにより、電源ラインの電位の低下を確実に抑制することができる。
また上記の場合、部品搭載部２１２内に存在する接続端子（電源用パッド２１６及び電源用はんだバンプ２１７）と、部品搭載領域２０を構成する第２搭載領域６５内に存在する第２端子（インプット側電源用端子パッドまたはアウトプット側電源用端子パッド）とを、電源配線２１８を介して電気的に接続してもよい。また、部品搭載部２１２内に存在する接続端子（グランド用パッド２１９及びグランド用はんだバンプ２２０）と、第２搭載領域６５内に存在する第２端子（インプット側グランド用端子パッドまたはアウトプット側グランド用端子パッド）とを、グランド配線２２１を介して電気的に接続してもよい。即ち、チップコンデンサ２１３を、ＩＣチップ２１のインプット部６２及びアウトプット部６３に接続してもよい。なお、電源配線２１８及びグランド配線２２１は、コア基板１１内及びビルドアップ層３１，３２内に設けられた第２接続用導体であり、スルーホール導体１６、導体層４１，４２及びビア導体４３，４７からなる配線である。
・上記実施形態では、部品搭載領域２０に搭載される部品としてマイクロプロセッサコア部６１、インプット部６２及びアウトプット部６３を有するＩＣチップ２１が用いられていたが、ＤＲＡＭ、ＳＲＡＭ、チップコンデンサ、レジスターなどを部品として用いてもよい。
・上記実施形態の第２のコンデンサ１０１は、１層の誘電体層１０４と２層のニッケル電極層１０２，１０３とを積層した構造を有していたが、誘電体層１０４及びニッケル電極層１０２，１０３の層数を変更してもよい。
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
（１）コア主面及びコア裏面を有し、少なくとも前記コア主面側にて開口する収容穴部を有するコア基板と、コンデンサ主面及びコンデンサ裏面を有し、前記コア主面と前記コンデンサ主面とを同じ側に向けた状態で前記収容穴部に収容された第１のコンデンサと、主面側層間絶縁層及び主面側導体層を前記コア主面上にて交互に積層してなり、部品が搭載可能な部品搭載領域がその表面に設定されている主面側配線積層部と、裏面側層間絶縁層及び裏面側導体層を前記コア裏面上にて交互に積層してなる裏面側配線積層部と、第１主面及び第２主面を有する電極層と、前記電極層の前記第１主面及び前記第２主面の少なくともいずれかの上に形成された誘電体層とを有し、前記第１主面及び前記第２主面を前記主面側配線積層部の表面と平行に配置した状態で、前記主面側配線積層部内において隣接する前記主面側層間絶縁層同士の界面に埋め込まれるとともに、前記第１のコンデンサと前記部品搭載領域との間に配置されたシート状の第２のコンデンサとを備えることを特徴とする部品内蔵配線基板。
（２）コア主面及びコア裏面を有し、少なくとも前記コア主面側にて開口する収容穴部を有するコア基板と、コンデンサ主面及びコンデンサ裏面を有し、前記コア主面と前記コンデンサ主面とを同じ側に向けた状態で前記収容穴部に収容された第１のコンデンサと、層間絶縁層及び導体層を前記コア主面上にて交互に積層してなり、部品が搭載可能な部品搭載領域がその表面に設定されている配線積層部と、第１主面及び第２主面を有する電極層と、前記電極層の前記第１主面及び前記第２主面の少なくともいずれかの上に形成された誘電体層とを有し、前記第１主面及び前記第２主面を前記配線積層部の表面と平行に配置した状態で、前記配線積層部内に埋め込まれるとともに、前記第１のコンデンサと前記部品搭載領域との間に配置され、前記配線積層部の表面との距離が前記コア主面との距離よりも短く設定された第２のコンデンサとを備え、前記第１のコンデンサと、前記部品搭載領域内に存在する複数の端子とが、前記配線積層部内に設けられた接続用導体を介して電気的に接続され、前記部品搭載領域における外周部に、複数のシグナル用端子が環状に配置され、前記第２のコンデンサに、前記第２のコンデンサをその厚さ方向に貫通する貫通孔が、前記複数のシグナル用端子の位置に合わせて環状に形成され、前記接続用導体が、前記貫通孔の内壁面に非接触の状態で前記貫通孔内に配置され、前記第１のコンデンサと前記複数のシグナル用端子とを電気的に接続するシグナル配線であることを特徴とする部品内蔵配線基板。
（３）コア主面及びコア裏面を有し、少なくとも前記コア主面側にて開口する収容穴部を有するコア基板と、コンデンサ主面及びコンデンサ裏面を有し、前記コア主面と前記コンデンサ主面とを同じ側に向けた状態で前記収容穴部に収容された第１のコンデンサと、層間絶縁層及び導体層を前記コア主面上にて交互に積層してなり、部品が搭載可能な部品搭載領域がその表面に設定されている配線積層部と、第１主面及び第２主面を有する電極層と、前記電極層の前記第１主面及び前記第２主面の少なくともいずれかの上に形成された誘電体層とを有し、前記第１主面及び前記第２主面を前記配線積層部の表面と平行に配置した状態で、前記配線積層部内に埋め込まれるとともに、前記第１のコンデンサと前記部品搭載領域との間に配置され、前記コア主面との距離が前記配線積層部の表面との距離よりも短く設定された第２のコンデンサとを備え、前記第１のコンデンサと、前記部品搭載領域内に存在する複数の端子とが、前記配線積層部内に設けられた接続用導体を介して電気的に接続され、前記部品搭載領域における外周部に、複数のシグナル用端子が環状に配置され、前記第２のコンデンサに、前記第２のコンデンサをその厚さ方向に貫通する貫通孔が、全体として環状になるように複数箇所に形成され、前記接続用導体が、前記貫通孔の内壁面に非接触の状態で前記貫通孔内に配置され、前記第１のコンデンサと前記複数のシグナル用端子とを電気的に接続するシグナル配線であることを特徴とする部品内蔵配線基板。
１０，１００…部品内蔵配線基板（配線基板）
１１…コア基板
１２…コア主面
１３…コア裏面
２０…部品搭載領域
２１…部品及び半導体集積回路素子としてのＩＣチップ
２３…端子、シグナル用端子及び第１端子を構成するシグナル用端子パッド
２４…第１端子を構成する電源用端子パッド
２５…端子、シグナル用端子及び第１端子を構成するシグナル用はんだバンプ
２６…第１端子を構成する電源用はんだバンプ
２７…第１端子を構成するグランド用端子パッド
２８…第１端子を構成するグランド用はんだバンプ
３１…配線積層部及び主面側配線積層部としての主面側ビルドアップ層
３２…裏面側配線積層部としての裏面側ビルドアップ層
３３，３５，３７…層間絶縁層としての主面側層間絶縁層
３４，３６，３８…裏面側層間絶縁層
３９…配線積層部及び主面側配線積層部の表面
４１…導体層としての主面側導体層
４２…裏面側導体層
６１…マイクロプロセッサコア部
６２…インプット部
６３…アウトプット部
６４…第１搭載領域
６５…第２搭載領域
９０…収容穴部
１０１，１１２，１１３…第２のコンデンサ
１０２…電極層としての第１ニッケル電極層
１０３…電極層としての第２ニッケル電極層
１０４…誘電体層
１０５，１０７…第１主面
１０６，１０８…第２主面
１０９，１４１，１４２，１４３…貫通孔
１１１…接続用導体及び第１接続用導体としてのシグナル配線
２１１…裏面側配線積層部の表面
２１２…部品搭載部
２１３…表面実装部品としてのチップコンデンサ
２１６…接続端子としての電源用パッド
２１７…接続端子としての電源用はんだバンプ
２１８…第２接続用導体としての電源配線
２１９…接続端子としてのグランド用パッド
２２０…接続端子としてのグランド用はんだバンプ
２２１…第２接続用導体としてのグランド配線
２２２…第１接続用導体としての電源配線
３０１…第１のコンデンサ
３０２…コンデンサ主面
３０３…コンデンサ裏面
３０４…コンデンサ本体としてのセラミック焼結体
３０５…セラミック誘電体層
３１１…電源用電極としての主面側電源用電極
３１２…グランド用電極としての主面側グランド用電極
３２１…電源用電極としての裏面側電源用電極
３２２…グランド用電極としての裏面側グランド用電極
３３１…電源用ビア導体
３３２…グランド用ビア導体
３４１…電源用内部電極層
３４２…グランド用内部電極層

Claims (10)

  1. コア主面及びコア裏面を有し、少なくとも前記コア主面側にて開口する収容穴部を有するコア基板と、
    コンデンサ主面及びコンデンサ裏面を有し、前記コア主面と前記コンデンサ主面とを同じ側に向けた状態で前記収容穴部に収容された第１のコンデンサと、
    層間絶縁層及び導体層を前記コア主面上にて交互に積層してなり、部品が搭載可能な部品搭載領域がその表面に設定されている配線積層部と、
    第１主面及び第２主面を有する電極層と、前記電極層の前記第１主面及び前記第２主面の少なくともいずれかの上に形成された誘電体層とを有し、前記第１主面及び前記第２主面を前記配線積層部の表面と平行に配置した状態で、前記配線積層部内に埋め込まれるとともに、前記第１のコンデンサと前記部品搭載領域との間に配置された第２のコンデンサと
    を備えることを特徴とする部品内蔵配線基板。
  2. 前記第２のコンデンサの外形寸法が、前記第１のコンデンサの外形寸法及び前記部品搭載領域の外形寸法よりも大きく設定されるとともに、
    前記部品内蔵配線基板を厚さ方向から見たときに、前記第２のコンデンサの設置領域内に、前記第１のコンデンサの設置領域と前記部品搭載領域とが含まれている
    ことを特徴とする請求項１に記載の部品内蔵配線基板。
  3. 前記第１のコンデンサと、前記部品搭載領域内に存在する複数の端子とが、前記配線積層部内に設けられた接続用導体を介して電気的に接続され、
    前記第２のコンデンサに、前記第２のコンデンサをその厚さ方向に貫通する貫通孔が形成され、
    前記接続用導体が、前記貫通孔の内壁面に非接触の状態で前記貫通孔内に配置されている
    ことを特徴とする請求項１または２に記載の部品内蔵配線基板。
  4. 前記部品搭載領域における外周部に、複数のシグナル用端子が環状に配置され、
    前記第２のコンデンサが、前記配線積層部内において前記配線積層部の表面寄りの位置に埋め込まれ、
    前記貫通孔が、前記複数のシグナル用端子の位置に合わせて環状に形成され、
    前記接続用導体が、前記第１のコンデンサと前記複数のシグナル用端子とを電気的に接続するシグナル配線である
    ことを特徴とする請求項３に記載の部品内蔵配線基板。
  5. 前記部品搭載領域における外周部に、複数のシグナル用端子が環状に配置され、
    前記第２のコンデンサが、前記配線積層部内において前記コア主面寄りの位置に埋め込まれ、
    前記貫通孔が、全体として環状になるように複数箇所に形成され、
    前記接続用導体が、前記第１のコンデンサと前記複数のシグナル用端子とを電気的に接続するシグナル配線である
    ことを特徴とする請求項３または４に記載の部品内蔵配線基板。
  6. 前記第１のコンデンサと、前記部品搭載領域内に存在する複数の端子とが、前記配線積層部内に設けられた接続用導体を介して電気的に接続され、
    前記第２のコンデンサが、前記配線積層部内に複数埋め込まれるとともに、前記接続用導体を避けて配置されている
    ことを特徴とする請求項１または２に記載の部品内蔵配線基板。
  7. 前記第１のコンデンサ及び前記第２のコンデンサが、互いに電気的に独立していることを特徴とする請求項１乃至６のいずれか１項に記載の部品内蔵配線基板。
  8. 前記部品が、マイクロプロセッサコア部、インプット部及びアウトプット部を有する半導体集積回路素子であり、
    前記部品搭載領域が、前記マイクロプロセッサコア部に接続可能な第１搭載領域と、前記インプット部または前記アウトプット部に接続可能な第２搭載領域とからなり、
    前記第１のコンデンサと、前記第１搭載領域内に存在する複数の第１端子とが、前記配線積層部内に設けられた第１接続用導体を介して電気的に接続され、
    前記第２のコンデンサと、前記第２搭載領域内に存在する複数の第２端子とが、前記配線積層部内に設けられた第２接続用導体を介して電気的に接続されている
    ことを特徴とする請求項１乃至７のいずれか１項に記載の部品内蔵配線基板。
  9. 主面側層間絶縁層及び主面側導体層を前記コア主面上にて交互に積層してなる主面側配線積層部と、裏面側層間絶縁層及び裏面側導体層を前記コア裏面上にて交互に積層してなる裏面側配線積層部とを備え、
    前記主面側配線積層部の表面、または、前記裏面側配線積層部の表面に、表面実装部品が搭載可能な部品搭載部が設定され、
    前記部品が、マイクロプロセッサコア部、インプット部及びアウトプット部を有する半導体集積回路素子であり、
    前記部品搭載領域が、前記マイクロプロセッサコア部に接続可能な第１搭載領域と、前記インプット部または前記アウトプット部に接続可能な第２搭載領域とからなり、
    前記第１のコンデンサ及び前記第２のコンデンサと、前記第１搭載領域内に存在する複数の第１端子とが、前記主面側配線積層部内に設けられた第１接続用導体を介して電気的に接続され、
    前記部品搭載部内に存在する接続端子と、前記第２搭載領域内に存在する複数の第２端子とが、前記主面側配線積層部内及び前記裏面側配線積層部内の少なくとも一方に設けられた第２接続用導体を介して電気的に接続されている
    ことを特徴とする請求項１乃至７のいずれか１項に記載の部品内蔵配線基板。
  10. 前記第１のコンデンサは、
    前記コンデンサ主面及び前記コンデンサ裏面を有するとともに、セラミック誘電体層を介して電源用内部電極層とグランド用内部電極層とが交互に積層配置された構造を有するコンデンサ本体と、
    前記電源用内部電極層同士を導通させる複数の電源用ビア導体と、
    前記グランド用内部電極層同士を導通させる複数のグランド用ビア導体と、
    前記複数の電源用ビア導体における少なくとも前記コンデンサ主面側の端部に接続する電源用電極と、
    前記複数のグランド用ビア導体における少なくとも前記コンデンサ主面側の端部に接続するグランド用電極と
    を備え、
    前記複数の電源用ビア導体及び前記複数のグランド用ビア導体が全体としてアレイ状に配置されたコンデンサである
    ことを特徴とする請求項１乃至９のいずれか１項に記載の部品内蔵配線基板。
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