JPS5856357A - 半導体装置用パツケ−ジ - Google Patents

半導体装置用パツケ−ジ

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JPS5856357A
JPS5856357A JP56153892A JP15389281A JPS5856357A JP S5856357 A JPS5856357 A JP S5856357A JP 56153892 A JP56153892 A JP 56153892A JP 15389281 A JP15389281 A JP 15389281A JP S5856357 A JPS5856357 A JP S5856357A
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置用パッケージの構造に関するもの
であり、さらに詳しくはシールフレームの打ち抜き加工
時に生ずるパリを利用して良好なシー五Ｓ接を可能とし
九半導体装置用パッケージに関する。
半導体素子の機械的像−及び外的雰囲気からの保護等の
目的の為に、パッケージングが行なわれる６例えば、第
１図に示されているように、半導体素子１がパッケージ
基板２上に固着され、半導体素子とパッケージのインナ
ーリード（図示せず）間にワイヤ付がなされた後、パッ
ケージ基板２上に予めＡｇロー付等により固着され次コ
バール等より成るシールフレーム３にコパール等より成
るキャップ４を溶接することＫより封止される。
従来、上記、シールフレーム３とキャップ４の溶接は、
第２図に示す様に円錐形電極５をキャップ４に当接させ
ながら回転させて行なう溶接すなわち、バ２レルシーム
溶接方法が行なわれている。
キャップ鴫と溶接せしめられるシール７レーム３は１通
常打抜き加工され念ものが使用されるが。
打抜き加工によって作られたシールフレーム３は打抜き
加工特有の形状毎あるダレ部８及びパリ部９を有する。
第２図は従来のシーム溶接用パッケージを用いた溶接時
の配置を示したものである。
この図によれば、打抜き加工で作られたシールフレーム
３のダレ部８を上面としてキャップとの溶接が行なわれ
ている。このようなシールフレーム３の位置関係では１
円錐形電極５を用いてキャツプ４とシールフレーム３が
溶接される際、シールフレーム３の上面がダレ部８を有
している為Ｋ。
キャップ４とエツジとの間に間隙を生じ溶接性が悪くな
る。又、キャップ番とシールフレーム３の接触が面接触
（矢印６）となり、単位面積当りの発熱量が少なくなる
為溶接に必要な温度まで上昇しＫ＜＜なシ、溶接性が悪
くなる。更に、溶接性を良くする為に、印加電力を大き
くした場合、シールフレーム３の下のセ・ラミックで形
・成されたパッケージ基板２がシールフレーム３を伝わ
った熱により割れる等の問題が生じる。更に、又、第１
図で示したロー付部７はシールフレーム３のパリの為に
１間ｌ！［１０を有し、その為にシールフレームとパッ
ケージ基板２との間の気密性に問題を生じ易いという欠
点がある。
本発明は、上記欠点を解消して気密性、封止性の優れた
半導体装置用パッケージを提供することを目的とするも
のである。
本発明の目的は、半導体素子搭載用シールフレーム３を
パッケージ基板雪′に対し、打抜きシールフレーム３の
パリ部がキャップ４に対向する様に固着することＫより
達成される。
以下１本発明を実施例に基づいて詳細に説明する。
第３図は１本発明の一実施例を示す部分概略図である。
第３図によれば、コバールのキャップ４はコバールのシ
ールフレム３に対し、キャップのエツジがシールフレー
ムのパリ部９の湾曲面に接触することになる。この結果
、キャップ４のエツジとシールフレームのパル部９の湾
曲面の接触は従来の面接触から線接触に変わる。この為
、単位面積当９の発熱量が大きく表り溶接に必要な温度
まで上昇させるのが容易となり、封止性が向上する。
又、キャップ４のエツジとシールフレーム３との間に間
隙が生ぜず良好な溶接性をもたらす、更に。
シールフレーム３のダレ部８がパッケージ基板２と接触
することに表る為、シールフレーム３とパッケージ基板
２との間には、第２図１Ｏで示した間隙は発生せずロー
付時の気密性が向上する。
尚１本発明の説明では、キャップ４．シール７レーム３
の材質をコバールとしたが、その他ニッケル、４２アロ
イ等を用いてもよい。
以上説明したように１本発明によれば、キャップ４をパ
ッケージ基板２上の打ち抜きシールフレームに溶接する
場合、打ち抜きシールフレームのパリ部９の湾曲面をキ
ャップエツジと溶接する・ため溶接性の向上が図られ、
又シールフレーム３とパッケージ基板２のロー付の気密
性の向上が図られる。
【図面の簡単な説明】
第１図は従来の半導体パッケージの構造図、第２図は溶
接部の拡大図、第３図は本発明の一実施例である。 １・・・半導体素子、２・・・パ・シケニジ基板、３・
・・打チ抜キシールフレーム、４・・・キ佇ｙプ、５・
・・電極。 ８・・・シールフレーム３のダレ部Ｓ９・・・シールフ
レームのパリ部、１０・・・間隙。

Claims (1)

    【特許請求の範囲】
  1. 半導体素子搭載用パッケージ基板に、封止キャップのシ
    ーム溶接の為のシールフレームをロー付した半導体装置
    用パッケージに於いて、該シール７レームの打ち抜き加
    工時に生じるパリ部が骸對止キャップに対向する様に、
    ＃シールフレームが誼パッケージ基板にロー付されてい
    ることを特徴とする半導体装置用パッケージ。
JP56153892A 1981-09-30 1981-09-30 半導体装置用パツケ−ジ Granted JPS5856357A (ja)

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JP56153892A JPS5856357A (ja) 1981-09-30 1981-09-30 半導体装置用パツケ−ジ
EP82305022A EP0076104B1 (en) 1981-09-30 1982-09-23 Package for semicondutor device and method of manufacturing it
DE8282305022T DE3279791D1 (en) 1981-09-30 1982-09-23 Package for semicondutor device and method of manufacturing it
US06/425,650 US4551745A (en) 1981-09-30 1982-09-28 Package for semiconductor device
IE2374/82A IE54664B1 (en) 1981-09-30 1982-09-30 Package for semiconductor device and method of manufacturing it

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JPS5856357A true JPS5856357A (ja) 1983-04-04
JPH0252425B2 JPH0252425B2 (ja) 1990-11-13

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US (1) US4551745A (ja)
EP (1) EP0076104B1 (ja)
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EP0076104A3 (en) 1985-04-17
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