JPH0252425B2 - - Google Patents

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JPH0252425B2
JPH0252425B2 JP56153892A JP15389281A JPH0252425B2 JP H0252425 B2 JPH0252425 B2 JP H0252425B2 JP 56153892 A JP56153892 A JP 56153892A JP 15389281 A JP15389281 A JP 15389281A JP H0252425 B2 JPH0252425 B2 JP H0252425B2
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JP
Japan
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seal frame
cap
punching
package substrate
burr
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JP56153892A
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JPS5856357A (ja
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Hisashi Watanabe
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Fujitsu Ltd
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Fujitsu Ltd
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Priority to IE2374/82A priority patent/IE54664B1/en
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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Description

【発明の詳細な説明】 本発明は、半導体装置の製造方法の構造に関す
るものであり、さらに詳しくはシールフレームの
打ち抜き加工時に生ずるバリを利用して良好なシ
ーム溶接を可能とした半導体装置用パツケージに
関する。
半導体素子の機械的保護及び外的雰囲気からの
保護等の目的の為に、パツケージングが行なわれ
る。例えば、第１図に示されているように、半導
体素子１がパツケージ基板２上に固着され、半導
体素子とパツケージのインナーリード（図示せ
ず）間にワイヤ付がなされた後、パツケージ基板
２上に予めAgロー付等により固着されたコバー
ル等より成るシールフレーム３にコバール等より
成るキヤツプ４を溶接することにより封止され
る。
従来、上記、シールフレーム３とキヤツプ４の
溶接は、第２図に示す様に円錐形電極５をキヤツ
プ４に当接させながら回転させて行なう溶接すな
わち、パラレルシーム溶接方法が行なわれてい
る。キヤツプ４と溶接せしめられるシールフレー
ム３は、通常打抜き加工されたものが使用される
が、打抜き加工によつて作られたシールフレーム
３は打抜き加工特有の形状であるダレ部８及びバ
リ部９を有する。第２図は従来のシーム溶接用パ
ツケージを用いた溶接時の配置を示したものであ
る。この図によれば、打抜き加工で作られたシー
ルフレーム３のダレ部８を上面としてキヤツプと
の溶接が行なわれている。このようなシールフレ
ーム３の位置関係では、円錐形電極５を用いてキ
ヤツプ４とシールフレーム３が溶接される際、シ
ールフレーム３の上面がダレ部８を有している為
に、キヤツプ４とエツジとの間に間隙を生じ溶接
性が悪くなる。又、キヤツプ４とシールフレーム
３の接触が面接触（矢印６）となり、単位面積当
りの発熱量が少なくなる為溶接に必要な温度まで
上昇しにくくなり、溶接性が悪くなる。更に、溶
接性を良くする為に、印加電力を大きくした場
合、シールフレーム３の下のセラミツクで形成さ
れたパツケージ基板２がシールフレーム３を伝わ
つた熱により割れる等の問題が生じる。更に、
又、第１図で示したロー付部７はシールフレーム
３のバリの為に、間隙１０を有し、その為にシー
ルフレームとパツケージ基板２との間の気密性に
問題を生じ易いという欠点がある。
本発明は、上記欠点を解消して気密性、封止性
の優れた半導体装置の製造方法を提供することを
目的とするものである。
上記問題点は金属板を打抜き加工することによ
りシールフレームを形成する工程と、打抜き加工
によつて生じた該シールフレームのダレ部とバリ
部を判別して、半導体素子が固着されたパツケー
ジ基板上に該シールフレームのダレ部側のみをロ
ー付けする工程と、該シールフレームのバリ部上
にキヤツプを載置する工程と、該キヤツプに一対
の電極を当接させ、電力を印加して該キヤツプを
該シールフレームにシーム溶接する工程とを含む
ことを特徴とする半導体装置の製造方法によつて
解決される。
以下、本発明を実施例に基づいて詳細に説明す
る。
第３図は、本発明の一実施例を示す部分概略図
である。
第３図によれば、コバールのキヤツプ４はコバ
ールのシールフレーム３に対し、キヤツプのエツ
ジがシールフレームのバリ部９の湾曲面に接触す
ることになる。この結果、キヤツプ４のエツジと
シールフレームのバル部９の湾曲面の接触は従来
の面接触から線接触に変わる。この為、単位面積
当りの発熱量が大きくなり溶接に必要な温度まで
上昇させるのが容易となり、封止性が向上する。
又、キヤツプ４のエツジとシールフレーム３との
間に間隙が生ぜず良好な溶接性をもたらす。更
に、シールフレーム３のダレ部８がパツケージ基
板２と接触することになる為、シールフレーム３
とパツケージ基板２との間には、第２図１０で示
した間隙は発生せずロー付時の気密性が向上す
る。
尚、本発明の説明では、キヤツプ４、シールフ
レーム３の材質をコバールとしたが、その他ニツ
ケル、42アロイ等を用いてもよい。
以上説明したように、本発明によれば、キヤツ
プ４をパツケージ基板２上の打ち抜きシールフレ
ームに溶接する場合、打ち抜きシールフレームの
バリ部９の湾曲面をキヤツプエツジと溶接するた
め溶接性の向上が図られ、又シールフレーム３と
パツケージ基板２のロー付の気密性の向上が図ら
れる。
【図面の簡単な説明】
第１図は従来の半導体パツケージの構造図、第
２図は溶接部の拡大図、第３図は本発明の一実施
例である。 １……半導体素子、２……パツケージ基板、３
……打ち抜きシールフレーム、４……キヤツプ、
５……電極、８……シールフレーム３のダレ部、
９……シールフレームのバリ部、１０……間隙。

Claims (1)

  1. 【特許請求の範囲】 １ 金属板を打抜き加工することによりシールフ
    レームを形成する工程と、 打抜き加工によつて生じた該シールフレームの
    ダレ部とバリ部を判別して、半導体素子が固着さ
    れたパツケージ基板上に該シールフレームのダレ
    部側のみをロー付けする工程と、 該シールフレームのバリ部上にキヤツプを載置
    する工程と、 該キヤツプに一対の電極を当接させ、電力を印
    加して該キヤツプを該シールフレームにシーム溶
    接する工程とを含むことを特徴とする半導体装置
    の製造方法。
JP56153892A 1981-09-30 1981-09-30 半導体装置用パツケ−ジ Granted JPS5856357A (ja)

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JP56153892A JPS5856357A (ja) 1981-09-30 1981-09-30 半導体装置用パツケ−ジ
EP82305022A EP0076104B1 (en) 1981-09-30 1982-09-23 Package for semicondutor device and method of manufacturing it
DE8282305022T DE3279791D1 (en) 1981-09-30 1982-09-23 Package for semicondutor device and method of manufacturing it
US06/425,650 US4551745A (en) 1981-09-30 1982-09-28 Package for semiconductor device
IE2374/82A IE54664B1 (en) 1981-09-30 1982-09-30 Package for semiconductor device and method of manufacturing it

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JPS5856357A JPS5856357A (ja) 1983-04-04
JPH0252425B2 true JPH0252425B2 (ja) 1990-11-13

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ID=15572388

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US (1) US4551745A (ja)
EP (1) EP0076104B1 (ja)
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DE (1) DE3279791D1 (ja)
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60133741A (ja) * 1983-12-21 1985-07-16 Fujitsu Ltd 半導体装置及びその製造方法
FR2648275A1 (fr) * 1989-06-09 1990-12-14 Thomson Csf Procede et dispositif d'encapsulation de modules hyperfrequence
JP2763446B2 (ja) * 1992-05-27 1998-06-11 京セラ株式会社 半導体素子収納用パッケージ
JP2734364B2 (ja) * 1993-12-30 1998-03-30 日本電気株式会社 半導体装置
US5866867A (en) * 1997-05-29 1999-02-02 Sawtek Inc. Surface mount package seam welder apparatus and method
CN103056500B (zh) * 2012-11-30 2015-09-02 北京时代民芯科技有限公司 半导体陶瓷外壳封帽的焊接方法
CN103956344B (zh) * 2014-04-01 2017-03-08 中国电子科技集团公司第五十五研究所 一种适合平行封焊工艺的陶瓷管帽及其制造方法
CN114260533A (zh) * 2021-11-30 2022-04-01 中国电子科技集团公司第五十五研究所 一种用于腔体式管帽毫米波模块气密封盖的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5326573A (en) * 1976-08-25 1978-03-11 Hitachi Ltd Semiconductor uni t
JPS5839046B2 (ja) * 1975-05-16 1983-08-27 株式会社クボタ プラスチツクカンセツゾクヨウウケグチノ ケイホウホウ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1249532A (en) * 1916-04-14 1917-12-11 William Hall Walker Electric welding.
US3190952A (en) * 1963-02-21 1965-06-22 Bitko Sheldon Welded hermetic seal
JPS54155768A (en) * 1978-05-29 1979-12-08 Nec Corp Manufacture of semiconductor device
JPS5748250A (en) * 1980-09-05 1982-03-19 Nec Corp Metal cap for semiconductor device
JPS56128680A (en) * 1980-12-08 1981-10-08 Hitachi Ltd Seam welding device
JPS5839046U (ja) * 1981-09-07 1983-03-14 富士通株式会社 半導体パツケ−ジ
US4461943A (en) * 1982-06-14 1984-07-24 Rwc Inc. Process for forming welded prepainted metal appliance cabinet walls

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5839046B2 (ja) * 1975-05-16 1983-08-27 株式会社クボタ プラスチツクカンセツゾクヨウウケグチノ ケイホウホウ
JPS5326573A (en) * 1976-08-25 1978-03-11 Hitachi Ltd Semiconductor uni t

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Publication number Publication date
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DE3279791D1 (en) 1989-08-03
IE54664B1 (en) 1990-01-03
EP0076104A2 (en) 1983-04-06
EP0076104A3 (en) 1985-04-17
IE822374L (en) 1983-03-30
JPS5856357A (ja) 1983-04-04
EP0076104B1 (en) 1989-06-28

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