JPS592355A - 半導体パツケ−ジ用リ−ドフレ−ム及びそれを用いた半導体装置 - Google Patents

半導体パツケ−ジ用リ−ドフレ−ム及びそれを用いた半導体装置

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JPS592355A
JPS592355A JP57109906A JP10990682A JPS592355A JP S592355 A JPS592355 A JP S592355A JP 57109906 A JP57109906 A JP 57109906A JP 10990682 A JP10990682 A JP 10990682A JP S592355 A JPS592355 A JP S592355A
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JP
Japan
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plating
lead frame
lead
aluminum
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JP57109906A
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Toshio Hamano
浜野　寿夫
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発明の技術分野 本発明は露出リード部の最終めっきをパッケージ封止前
のリードフレームの状態で行う半導体パッケージ用リー
ドフレーム及び該リードフレームを用いた半導体装置に
関するものである。
（２）技術の背景 半導体パッケージの端子を構成するリードフレームは、
半導体素子を封入するセラ建ツク又はその他のプラスチ
ックモールド体からなるパッケージ本体に封止されるイ
ンナーリード部およびパッケージ本体から露出するアウ
ターリード部からなｐ１素材は通常鉄−ニッケル計金で
あり、アウターリード部はプリント板等との接続性を良
好にするために金、スズあるいは半田めっきが施される
。
このアウターリード部にめっきを施す場合、工程上の問
題、作業性、被めっき物の付加価値とめっき歩留りの問
題、めっき液による封止用ガラスの浸食の問題、めっき
液の汚染の問題等に対処するため、リードフレームにパ
ッケージ本体を封着する前にリードフレーム単体の状態
でアウターリード部にめっきを施す方法が提案されてい
る。
１だ、パッケージ内部に封入される半導体素子とリード
フレームとをワイヤポンチインクによ多接続する際の接
続性、作業性を良好にするためにワイヤボンディング部
をコイニングによシ平坦化したアルミニウム層をリード
フレーム上に設けている。このアルミニウム層は、通常
、リードフレーム形成工程において、リードフレーム基
材となる鉄−ニッケル合金帯材上のインナーリード部に
対応する部分にアルミニウム帯材をクラッド層として圧
着し、これをプレスによシリードフレーム形状に打抜き
加工した後コイニングによｐ中央部のワイヤホンディン
グ部をフラット加工してＩ？Ｊ成される。
このようなアルミニウムクラッド層を有するリードフレ
ームのアウターリード部をめっきする場合、ワイヤボン
ディング接続性の点からアルミニウムクラット層のコイ
ニング面のめつ′ｆ！液による汚染は確実に防止されな
ければならず、またパッケージの封着性あるいはリード
フレームの腐食の問題等の点から、めっき境界部におい
て、非めっき部へのめっき液の侵入おるいはめっき部の
けがれ、無めっき等のめっき不良は確実に防止されなけ
ればならない。
（３）従来技術と問題点 従来、アルミニウムクラット層を有するリードフレーム
のアウターリード部をめっきする場合、アルミニウムク
ラット層を積層したインナーリード部を上下よυめっき
マスク治具で押圧的に挾むことによｐめっき液中でめっ
き液が非めっき部へ侵入することを防止していた。この
ようなめっきマスクｉｘの抑圧面はリードフレームと確
実に密層させるためにシリコンラバー等で形成されてい
るため、リードフレームを表裏から挾んで締＋ｊけた際
外側に膨れてめっきすべき部分を覆いアウターリード部
にめっき不良部を・形成しリードフレームの腐食の問題
を生ずる場合がある。アルミニウムクラット層ｔまフレ
ーム基材上に圧着される際その圧着力によシアルミニウ
ムクラッド表面とフレされる。このだめめっ舊マスク泊
具でアルミニウムクラッド層を擁ってもめっき液が内部
≦に侵入しアルミニウム表面を汚染してワイヤボンディ
ングの接続性を低下させるおそれがある。これに対処す
るため、コイニングにより表面が低下した中央コイニン
グ面に対応してめっきマスク治具を突出させこのコイニ
ング面をめっ重液による汚染から確実に保護する方法が
用いられているが、この方法においては、インナーリー
ド部中央のワイヤボンティング部だけは確実にめっき液
による汚染が防止されるが残シのアルミニウムクランド
層表面にめっき液が侵入するおそれが大きくなり、この
ためアルミニウム表面がめっきされパッケージ封止の際
の封着用ガラスとの封着が悪くなシパッケージの気密性
が低下する。
（４）発明の目的 本発明は上記従来技術の問題点に鑑みなされたものであ
って、インナーリード部にアルミニウムクラッド層を有
するリードフレームのアウターリード部をめっきする際
、めっき境界部にめっき不良を起さず確実なめっき処理
ができ、非めっき部へのめっき液の侵入を確実に防止し
てめっき液による汚染によるワイヤボンディング接続性
の低下あるいは不要のめっきによるパッケージ封着性の
悪化等を来さないリードフレームの提供を目的とする。
（５）発明の構成 この目的を達成するため本発明では、フレーム基材上の
パッケージ封止部にアルミニウムクラッド層を設けた半
導体パッケージ用リードフレームにおいて、該アルミニ
ウムクラッド層表面全体を上記フレーム基材表面よｐ低
下させアルミニウムクラッド層境界部に段差を形成して
ψる。更′に、このリードフレームに対し、段差部外側
のアウター９−ド部にはめっきを施し、半導体素子を接
−のうえ、アルギニラムクラッド上から段差部を越えて
めっ患部上を情ってガラス封着した半導体装置とする。
（６）艷明の実施例 第１図は本発明に係るリードフレームの外観図である。
インナーリード部１およびアウターリード部２からなる
リードフレーム６のインナート部１上のパッケージ封止
部にアルミニウムクラッド層４（＠線部）が設けられる
。アウターリード部２の端部同士を連結するタイバー５
はパッケージ完成後切断される。このようなリードフレ
ーム乙の断面は第２図に示すように、アルミニウムクラ
ッド層４の下部のインナーリード部１はアルミニウムク
ラッド層４の圧為時の圧鵠力国より薄くなり、さらにこ
のアルミニウムクラツド層４全体をコイニングにより表
面を平滑フラット面化しているためアルミニウムクラッ
ド層４の表面はアウターリード部２のフレーム基材表面
よシ低下し、従って、このアルばニウムクランド層４の
境界部には段差６が形成される。このようなリードフレ
ーム６のインナーリード部１は上下方向からめ−）′Ｓ
！マスク治具１０により挾まれる。このめっきマスク治
具１０は塩ビ基板８上にフレーム圧接用シリコンラバー
７を設けたものでちゃ、上下よ）矢印Ａのようにリード
フレーム３を押圧的に挾持する。
このめっ外治具１０のシリコンラバー７の幅はアルミニ
ウムクラッド層４の幅と等しく形成し、このシリコンラ
バー７をリードフレーム３のＷ　？Ｊ　６内ＶＣ嵌合さ
せる。このようにシリコンラバー７の外端部を段差乙の
内面と一致させてめっきマスク治具１０によりインナー
リード部１の表裏面を覆った状態でこのリードフレーム
３をめっき液９中に浸漬しアクタ−リード部２−ヒに金
等のめっ色層１１會形成する。このよりにしてめっ！Ｎ
層１１を形成したリードフレーム３の下面に、８１４３
図に示すように、セラミックベース１２が低融点ガラス
１６によｐ接合され、このセラミックベース１２の中央
口ｈ（内の金ペースト等で被われた基板１４上に搭載し
た半導体素子１５けアル１＝ウム線１６によＪｌ定のイ
ンナーリード１上のアルミニウムクラッド層４と接続さ
れる。この半導体素子１５はセラミックキャップ１７に
よシ低融点ガラス１８を介して封止される。アウターリ
ード部２の端部のタイバー５（第１図）が切断され半導
体パッケージが完成する。セラばツクベース１２および
セラミックキャップ１７からなるパッケージの幅はアル
ミニウムクラッド層４０幅と一致させて、パッケージ外
端部がリードフレーム６０段差６と完全に一致する寸法
としてもよいしおるいは第６図に示すようにパッケージ
寸法を若干大きくしてもよい。後者の如くすると、リー
ド露出部はすべてめっき層で確実に覆われることになり
、耐腐食性等の点で有利である。
（力　発明の詳細 な説明したように、本発明に係るリードフレームにおい
ては、パッケージ封止部に対応したインナーリード部上
に設けたアルミニウムクラッド層全体をコイニングによ
りフラット化しその表面を沈下させ境界部に段差を形成
しているため、めっき処理工程においてこの段差を利用
してめっきマスク治具をリードフレームに対し確実にめ
っき液の内部侵入全防止して装置することができ、境界
部でのめっき不良、非めっき部の不要なめつき等が防止
され、アルミニウム上に施された不要めっきに起因する
めっき部のはがれあるいは無めっｔｋ唖のめっき不良に
起因するリードフレームの腐食等がなくな如、まためっ
き液によるアル＜−ラム表面の汚染が確実に防止される
ためボンディングの接続性は良好に保たれ、さらにフル
ミニラム表面のめっきが確実に防止されるためパッケー
ジ封着時の封着用低融点カラスとの耐層性が良好に保た
れパッケージの気密性が確実に攻ゐ。
【図面の簡単な説明】
第１図は本発明に係るリードフレームの外観図、第２図
は本発明に係るリードフレームのめつき処理中の断面図
、第３図は本発明に係るリードフレームを用いた半導体
装置の断面図である。 １・・・インナーリード部、２・・・アウターリード部
、３・・・リードフレーム、４・・・アルミニウムクラ
ッド層、６・・・段差、１１・・・めっ色層。

Claims (1)

  1. 【特許請求の範囲】 １　フレーム基材上のパッケージ封止部にアルミニウム
    クラッド層を設け、該アルミニウムクラッド層表面全体
    を上記フレーム基材表面よυ低下させアルミニウムクラ
    ッド層境界部に段差を形成したことを特徴とする半導体
    パッケージ用リードフレーム。 ２、　フレーム基材上のパッケージ封止部にアルミニウ
    ムクラッド層を設け、該アルミニウムクラッド層表面全
    体を前記フレーム基材表面より低下させアルミニウムク
    ラッド層境界部に段差を形成してなるリードフレームに
    対し、前記段差部外側のアウターリード部にめっきを施
    し、且つ半導体素子を接続し、史に前記アルミニウムク
    ラッド層表面から前記段差を越えて前記めっき面上に達
    する部分でガラス封着し−Ｃ成ること全特徴とする半導
    体装置。
JP57109906A 1982-06-28 1982-06-28 半導体パツケ−ジ用リ−ドフレ−ム及びそれを用いた半導体装置 Pending JPS592355A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6122267A (ja) * 1984-06-29 1986-01-30 Fujitsu Ltd 試験用治具の取付構造及びそれによる試験方法
US5463248A (en) * 1993-05-18 1995-10-31 Kabushiki Kaisha Toshiba Semiconductor package using an aluminum nitride substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53133371A (en) * 1977-04-27 1978-11-21 Nec Corp Lead frame of plastic package for integrated circuit
JPS5437261U (ja) * 1977-08-12 1979-03-10

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53133371A (en) * 1977-04-27 1978-11-21 Nec Corp Lead frame of plastic package for integrated circuit
JPS5437261U (ja) * 1977-08-12 1979-03-10

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6122267A (ja) * 1984-06-29 1986-01-30 Fujitsu Ltd 試験用治具の取付構造及びそれによる試験方法
US5463248A (en) * 1993-05-18 1995-10-31 Kabushiki Kaisha Toshiba Semiconductor package using an aluminum nitride substrate

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