JPH1187509A - 集積回路の金属層間の低抵抗コンタクトおよびその形成方法 - Google Patents

集積回路の金属層間の低抵抗コンタクトおよびその形成方法

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JPH1187509A
JPH1187509A JP10191112A JP19111298A JPH1187509A JP H1187509 A JPH1187509 A JP H1187509A JP 10191112 A JP10191112 A JP 10191112A JP 19111298 A JP19111298 A JP 19111298A JP H1187509 A JPH1187509 A JP H1187509A
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metal layer
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Abstract

(57)【要約】 【課題】 導電性の高いICの金属層間配線の形成方法
を提供する。 【解決手段】 本発明による金属層間の低抵抗ビア配線
の形成方法は、側壁表面(42)を有し、誘電性中間層
(36)を貫通して金属層(32)の選択されたエリア
(44)を露出する集積回路(IC)ビアにおいて、金
属層間の低抵抗ビア配線を形成する方法であって、a)
該ビアの上にバリア層材料を共形的に堆積させることに
よって、該ビアの該側壁表面および該金属層の該選択さ
れたエリアの上にバリア層(46)を形成する工程と、
b)異方的にエッチングを行い、該ビアの該側壁表面
(42)上に堆積した該バリア層は除去せず、該金属層
の該選択されたエリア(44)上に堆積した該バリア層
(46)を選択的に除去して、これにより、バリア表面
側壁を有するビアが、該金属層(32)を続いて堆積さ
れる金属層(48)と直接接続するために準備される工
程と、を包含する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、概して集積回路
(IC)の処理および製造に関し、より具体的には、銅
配線構造物、および、銅層間の電気導電率を改善するた
めに、介在する汚染バリア層のない銅配線構造物を形成
する方法に関する。
【0002】
【従来の技術】より小型、より安価、かつより高性能と
いう電子製品に対する需要が進む中、小さな幾何学的構
造の集積回路および大きな基板の必要性がさらに高まっ
ている。また、このような需要により、IC基板上の回
路の実装密度をより高くすることが求められている。小
さな幾何学的構造のIC回路が望まれることにより、部
品と誘電層との間の配線をできる限り小さくする必要性
が生じる。従って、ビア配線および接続線の幅を削減す
る研究が続いている。配線の導電率は、配線の表面面積
の削減と共に削減され、その結果増加する配線の抵抗率
はIC設計の障害となっていた。高抵抗率を有する導体
は、インピーダンスが高く、伝播遅延が大きな伝導経路
を生み出す。これらの問題は、不確実な信号タイミン
グ、不確実な電圧層、およびICの部品間の長い信号遅
延を引き起こす。伝播の不連続はまた、接続が不十分な
交差する伝導表面、またはインピーダンス特性の大きく
異なる導体の接続から生じる。
【0003】抵抗率が低く、かつ揮発性の処理環境に耐
える能力を有する配線およびビアが必要である。集積回
路の製造において、電気素子占有面積間の配線、または
ビアの作製にはアルミニウムおよびタングステン金属が
使用されることが多い。これらの金属は、特別な扱いを
必要とする銅とは異なり、製造環境において使用しやす
いので一般的である。
【0004】電気回路の配線およびビアのサイズを削減
する取り組みにおいて、銅(Cu)はアルミニウムの代
替物として自然な選択である。銅の導電率はアルミニウ
ムの約2倍であり、タングステンの3倍以上である。そ
の結果、アルミニウム線の半分の幅を有する銅線で同じ
電流を伝搬することができる。
【0005】銅のエレクトロマイグレーション特性もま
たアルミニウムよりはるかに優れている。アルミニウム
のエレクトロマイグレーションによる劣化および破損の
受け安さは、銅の約10倍である。その結果、銅線は、
たとえそれがアルミニウム線よりはるかに小さな断面を
有するものであれ、電気的統合性をよりよく維持するこ
とができる。
【0006】しかし、IC処理において銅を使用するこ
とに関連する問題がある。銅はIC処理に使用される材
料の多くを汚染するため、銅の遊走を防ぐために注意を
払わなければならない。銅の集積回路材料への拡散の問
題に取り組むために、様々な手段が提案されてきた。い
くつかの材料、具体的には高融点金属を、銅拡散プロセ
スを防ぐバリアとして使用することが提案されてきた。
銅拡散バリアとしての使用に適し得る高融点金属の例と
しては、タングステン、モリブデン、および窒化チタン
(TiN)がある。しかし、銅のこれらの拡散バリア材
料への付着はIC処理の問題であり、このような材料の
電気導電率はIC配線の構築における問題点である。
【0007】選択されたIC特徴の幾何学的構造が小さ
い場合、金属は、スパッタリングなどの従来の金属堆積
プロセスを使用して、基板上、またはビア内に堆積させ
得ない。アルミニウムであれ銅であれ、金属をスパッタ
リングして直径の小さなビアを充填するのは、隙間充填
能力が劣るので非実際的である。銅を堆積させるため
に、様々な化学蒸着堆積(CVD)技術が当該産業にお
いて開発されているところである。
【0008】典型的なCVDプロセスにおいては、銅を
有機リガンドと結合させて、揮発性銅化合物または前駆
体を生成する。すなわち、銅を容易にガスに気化する化
合物内に取り込む。拡散バリア材料などの集積回路の選
択された表面を、温度を上昇させた環境で銅含有ガスに
曝す。揮発性銅ガス化合物が分解すると、銅は加熱され
た選択表面上に残る。CVDプロセスの使用に利用でき
る銅化合物にはいくつかある。銅化合物の分子構造は、
選択表面上の銅膜残渣の導電性に、少なくとも部分的に
影響を与えることが、一般的に認められている。
【0009】誘電性中間層によって分離される、銅など
の金属層間の接続は、典型的には金属層間のビア形成の
ダマシン(damascene)方法を用いて形成される。ま
ず、下に位置する銅膜が誘電体によって完全に覆われ
る。典型的な誘電体は二酸化シリコンである。次いで、
パターニングされたフォトレジストプロフィールが誘電
体の上に形成され、配線溝が誘電体にエッチングされ
る。別のレジスト層は、溝の上に位置するフォトレジス
トに、ビアが形成される誘電体の面積に対応する開口
部、または孔を有する。次いで、フォトレジストで覆わ
れていない誘電体がエッチングされて、フォトレジスト
の孔の下に位置する酸化物が除去される。その後、フォ
トレジストが剥離される。次いで、銅、またはその他の
金属材料の薄膜を使用してビアおよび溝を充填する。こ
の段階で、誘電体層及びそれを貫通する銅のビアを含む
層が銅膜の上に存在する。残っている余剰の銅は、当該
分野で周知のように、化学機械研磨(CMP)プロセス
を用いて除去される。この結果、「象眼の」またはダマ
シンの構造物が得られる。
【0010】銅配線の形成には、銅線がバリア層で完全
に取り囲まれていることが必要である。バリア層は、導
電性または非導電性のどちらでもあり得る。製造プロセ
スには、既存のバリア層をエッチングから保護するた
め、かつこれらのバリア層の表面を銅およびその他のI
C材料に付着するように調製するために、更なるプロセ
ス工程が必要である。導電性バリアはまた、金属層との
良好な電気的界面を有するように調製しなければならな
い。バリア層は、ICの様々な金属層と誘電性中間層と
の間の膜として堆積され得る。ダマシンプロセスは、ダ
マシンビアおよび溝の形成中に、更なるバリア層の形成
を必要とし得る。ほとんどの先在する導電性バリア層
は、銅ビアと金属層との間のコンダクタンスを低下させ
るが、これらのバリアは除去が困難であることが多い。
銅ビアとそれと界面を成す導電性バリア層との間の抵抗
を最小限に抑えるための方法が開発されている。さら
に、付着と伝導特性との間には妥協がなされることが多
い。
【0011】Nguyenらによって発明され、「銅の付着の
ための酸化拡散バリア表面およびその方法(Oxidized D
iffusion Barrier Surface for the Adherence of Copp
er and Method for Same)」と題された、1996年9
月20日に出願された、本出願と同一譲渡人に譲渡され
る、同時係属米国出願シリアルナンバー08/717,267、ア
トーニードケットナンバーSMT123は、拡散バリア
表面を酸化して、銅の拡散バリアへの付着を向上させる
方法を開示する。低速電気回路においては、酸化物の薄
い層によってもたらされる抵抗は非常に小さい。しか
し、より高速の用途においては、抵抗の量がたとえ小さ
くても、酸化物層にわたる電子流の伝播遅延が増加し得
る。この前述の特許出願の第1の目的は、選択された表
面上に堆積される銅の状態を維持する能力を向上させる
ことであり、銅と選択された表面との間の導電率を向上
させることではない。
【0012】CharneskiおよびNguyenによって発明さ
れ、「拡散バリア表面に付着された銅およびその方法
(Copper Adhered to a Diffusion Barrier Surface an
d Methodfor Same)」と題された、1996年9月20
日に出願された、本出願と同一譲渡人に譲渡される、別
の同時係属米国出願シリアルナンバー08/717,315、アト
ーニードケットナンバーSMT243は、様々な反応性
ガスの種類を使用して、拡散バリア上に酸化物層を形成
することなく、銅の付着を向上させる方法を開示する。
しかし、本特許出願は、表面上に堆積された銅の導電率
を向上させることではなく、銅の付着を向上させること
に焦点を置く。
【0013】NguyenおよびMaaによって発明され、「I
ON調製導電性表面での銅の化学蒸着およびその方法
(Chemical Vapor Deposition of Copper on an ION Pr
eparedConductive Surface and Method for Same)」と
題された、1996年10月11日に出願された、本出
願と同一譲渡人に譲渡される、別の同時係属米国出願シ
リアルナンバー08/729,567、アトーニードケットナンバ
ー114は、バリア層などの導電性表面を、不活性ガス
のイオンに曝して調製し、導電性表面とそれに続く銅の
堆積物との間の電気導電率を向上させる方法を開示す
る。しかし、本発明の第1の目的は、副産物およびIC
処理の残骸が実質的にない導電性表面を調製することで
ある。
【0014】Tsuchiyaらは、1997 Symposium on VSLI T
echnology Digest of Technical Papers、59〜60ペー
ジ、「自然位置化学蒸気洗浄を用いる超低抵抗ダイレク
トコンタクトCuビア技術(Ultra-Low Resistance Dir
ect Contact Cu Via Technology Using In-Situ Chemic
al Vapor Cleaning)」という記事において、2つの銅
層の間でデュアルダマシン直接接続を形成する方法を開
示している。2つの誘電層を貫通して下に位置する銅層
に至る接続が形成され、3つの層の間にはバリア層が存
在する。しかし、介在するバリア層のない金属層間のビ
ア接続を形成する方法は開示されていない。配線溝のた
めにバリア層を作製しなければならない場合に、1つの
誘電性中間層を貫通してデュアルダマシン接続を形成す
る方法も開示されていない。
【0015】
【発明が解決しようとする課題】しかし、上記のいずれ
の方法によっても、ICに用いられる、所望の高い導電
率を有する金属層間の接続は得られない。
【0016】本発明は、上記事情に鑑みてなされたもの
であって、その目的とするところは、ICにおける金属
層間の低抵抗配線、及び金属層間の低抵抗デュアルダマ
シン配線、並びにそれらの形成方法を提供することにあ
る。
【0017】
【課題を解決するための手段】本発明は、ICにおける
銅ビアとそれと界面を成す金属層との間の抵抗を最小限
に抑える方法を採用する。また、銅と導電性バリア層と
の間の導電性の劣る界面を排除するために、ビアまたは
ダマシン構造物にバリア層を選択的に形成する手段を採
用する。また、ビアまたはダマシン構造物の形成におい
てバリア層を選択的に堆積および選択的にエッチングす
る方法を採用する。さらに、銅の汚染を防ぐためにIC
配線にバリア層を選択的に形成した後、銅層間の導電率
を向上させるためにバリア層を選択的に除去する方法を
採用することもできる。
【0018】本発明による金属層間の低抵抗ビア配線の
形成方法は、側壁表面を有し、誘電性中間層を貫通して
金属層の選択されたエリアを露出する集積回路(IC)
ビアにおいて、金属層間の低抵抗ビア配線を形成する方
法であって、a)該ビアの上にバリア層材料を共形的に
堆積させることによって、該ビアの該側壁表面および該
金属層の該選択されたエリアの上にバリア層を形成する
工程と、b)異方的にエッチングを行い、該ビアの該側
壁表面上に堆積した該バリア層は除去せず、該金属層の
該選択されたエリア上に堆積した該バリア層を選択的に
除去して、これにより、バリア表面側壁を有するビア
が、該金属層を続いて堆積される金属層と直接接続する
ために準備される工程と、を含み、それにより上記目的
が達成される。
【0019】本発明による金属層間の低抵抗配線の形成
方法は、第1の金属水平層と、該第1の金属層の上に設
けられる第1のバリア層と、該第1のバリア層の上に設
けられる第1の誘電性中間層と、該第1の誘電性中間層
の上に設けられる第2のバリア層とを含む集積回路(I
C)において、金属層間の低抵抗配線を形成する方法で
あって、a)該第1のバリア層と、該第1の誘電性中間
層と、該第2のバリア層との選択された互いに重なるエ
リアをエッチングしてビアを形成し、該第1の誘電性中
間層の垂直な側壁表面および該第1の金属層の選択され
たエリアを露出する工程と、b)該工程a)において露
出された該第1の誘電性中間層の該垂直な側壁表面およ
び該第1の金属層の該選択されたエリア上に、第3のバ
リア層を共形的に堆積させる工程と、c)水平方向に異
方的にエッチングを行い、該第1の誘電性中間層の該垂
直な側壁表面上に堆積した第3のバリア層は除去せず、
該第1の金属層の該選択されたエリア上に堆積した第3
のバリア層を選択的に除去して、これにより、バリア表
面側壁を有するビアが、該第1の金属層を続いて堆積さ
れる金属層と直接接続するために準備される工程と、を
含み、それにより上記目的が達成される。
【0020】好適な実施形態によると、前記工程c)の
後に、d)前記第2のバリア層の上に第2の金属層を堆
積させることによって、前記工程a)において形成され
た前記ビアを充填して、前記第1の金属層と接続させる
ことにより、介在するバリア層のない、最小限の抵抗接
続が該金属層間に形成される工程をさらに含む。
【0021】好適な実施形態によると、前記工程d)の
後に、e)前記第2の金属層を選択的にエッチングして
配線を形成する工程と、f)該第2の金属層の上に第4
のバリア層を堆積させ、該第4のバリア層の上に第2の
誘電性中間層を堆積させる工程と、g)該第2の誘電性
中間層の化学機械研磨(CMP)を実行して、該第2の
誘電性中間層の上に第5のバリア層を堆積させる工程
と、h)前記工程a)から該工程d)を繰り返して、該
第2の金属層と続いて堆積される第3の金属層との間に
低抵抗接続を形成し、これにより、前記ICにおける複
数の金属層が配線される工程と、をさらに含む。
【0022】好適な実施形態によると、前記第1および
第2のバリア層の材料が非導電性であり、前記第3のバ
リア層の材料が導電性および非導電性の材料から成る群
より選択される。
【0023】好適な実施形態によると、前記非導電性の
バリア層の材料が、Si34およびTiOから成る群よ
り選択される。
【0024】好適な実施形態によると、前記導電性のバ
リア層の材料が、高融点金属と、TiN、WN、および
TaNを含む高融点金属化合物とから成る群より選択さ
れる。
【0025】好適な実施形態によると、前記第1の金属
層が銅である。
【0026】好適な実施形態によると、前記第1および
第2の金属層が銅である。
【0027】本発明による金属層間の低抵抗配線の形成
方法は、側壁表面を有し、誘電性中間層の第2の厚みの
部分を貫通して、金属層の上に設けられる該誘電性中間
層の第1の厚みの部分の選択されたエリアを露出する集
積回路(IC)ダマシン配線溝において、金属層間に低
抵抗配線を形成する方法であって、a)絶縁バリア層の
材料を該溝の上に異方的に堆積させて、該誘電性中間層
の該第1の厚みの部分の該選択されたエリアの上に絶縁
バリア層を形成する工程と、b)該絶縁バリア層と、該
誘電性中間層の該第1の厚みの部分との選択された互い
に重なる部分をエッチングして、該誘電性中間層の該第
1の厚みの部分の側壁表面および該金属層の選択された
エリアを露出することにより、該溝から該金属層の該選
択された面積に至るビアが形成される工程と、c)該溝
および該ビアの上に導電性バリア層の材料を共形的に堆
積させ、該誘電性中間層の該第1および第2の厚みの部
分の該側壁表面と、該金属層の該選択されたエリアとの
上に導電性バリア層を形成する工程と、d)異方的にエ
ッチングを行い、該第1の誘電性中間層の該第1および
第2の厚みの部分の該側壁表面の上の該導電性バリア層
は除去せず、該金属層の該選択されたエリアの上の該導
電性バリア層を選択的に除去して、これにより、バリア
側壁表面を有するダマシンプロセスによるビアおよび溝
が、該金属層を続いて堆積される銅金属層と直接接続す
るために準備される工程と、を含み、それにより上記目
的が達成される。
【0028】好適な実施形態によると、アルミニウム
と、アルミニウム−銅合金と、タングステンとから成る
群より選択される材料による金属層の選択されたエリア
が露出される。
【0029】本発明による金属層間の低抵抗デュアルダ
マシン配線の形成方法は、第1の金属水平層と、該第1
の金属層の上に設けられる第1のバリア層と、該第1の
バリア層の上に設けられる第1の誘電性中間層とを含む
集積回路(IC)であって、該第1の誘電性中間層が、
第1の厚みの部分と、該第1の厚みの部分の上に位置す
る第2の厚みの部分とを有する集積回路において、金属
層間の低抵抗デュアルダマシン配線を形成する方法であ
って、a)該第1の誘電性中間層の該第2の厚みの部分
の選択されたエリアをエッチングして、ダマシン配線溝
を形成し、該第1の誘電性中間層の該第2の厚みの部分
の垂直な側壁表面および該第1の誘電性中間層の該第1
の厚みの部分の選択された水平表面を露出する工程と、
b)該工程a)において露出された該第1の誘電性中間
層の該第1の厚みの部分の該選択された水平表面の上に
位置するように、第2のバリア層を、該第1の誘電性中
間層の上に水平方向に異方的に堆積させ、該第1の誘電
性中間層の該第2の厚みの部分の該垂直な側壁表面を極
わずかに覆う工程と、c)該工程b)において堆積され
た該第2のバリア層と、該第1の誘電性中間層の該第1
の厚みの部分の該選択された水平表面と、該第1のバリ
ア層との選択された互いに重なる面積をエッチングし
て、該第1の誘電性中間層の該第1の厚みの部分の垂直
な側壁表面および該第1の金属層の選択されたエリア積
を露出することにより、該溝から該第1の金属層の該選
択されたエリアに至るビアが形成される工程と、d)該
工程a)において露出された該第1の誘電性中間層の該
第2の厚みの部分の該垂直な側壁表面と、該工程b)に
おいて堆積された該第2のバリア層と、該工程c)にお
いて露出された該第1の金属層の該選択されたエリアお
よび該第1の誘電性中間層の該第1の厚みの部分の該垂
直な側壁表面との上に、第3のバリア層を共形的に堆積
させる工程と、e)水平方向に異方的にエッチングを行
って、該第1の誘電性中間層の該第1および第2の厚み
の部分の該垂直な側壁表面の上の第3のバリア層は除去
せず、該第1の金属層の該選択されたエリアの上の該第
3のバリア層を選択的に除去して、これにより、バリア
表面側壁を有するダマシンプロセスによるビアおよび溝
が、該第1の金属層を続いて堆積される金属層と直接接
続するために準備される工程と、を含み、それにより上
記目的が達成される。
【0030】好適な実施形態によると、前記工程e)の
後に、f)前記第2のバリア層の上に第2の金属層を堆
積させ、前記工程a)において形成された前記溝と、前
記工程b)において形成された前記ビアとを充填して、
前記第1の金属層と接続させることにより、介在するバ
リア層のない、最小限の抵抗接続が該金属層間に形成さ
れる工程をさらに含む。
【0031】好適な実施形態によると、前記工程f)の
後に、g)前記第2の金属層の化学機械研磨(CMP)
を実行する工程と、h)該第2の金属層の上に第4のバ
リア層を堆積させ、該第4のバリア層の上に第2の誘電
性中間層を堆積させる工程と、i)前記工程a)から該
工程f)までの工程を繰り返して、該第2の金属層と続
いて堆積される金属層との間に低抵抗接続を形成し、こ
れにより、前記ICにおける複数の金属層が配線される
工程と、をさらに含む。
【0032】好適な実施形態によると、前記第1および
第2のバリア層の材料が非導電性であり、前記第3のバ
リア層の材料が導電性および非導電性の材料から成る群
より選択される。
【0033】好適な実施形態によると、前記非導電性の
バリア層の材料が、Si34およびTiOから成る群よ
り選択される。
【0034】好適な実施形態によると、前記導電性のバ
リア層の材料が、高融点金属と、TiN、WN、および
TaNを含む高融点金属化合物とから成る群より選択さ
れる。
【0035】好適な実施形態によると、前記第1の金属
層が銅層である。
【0036】好適な実施形態によると、前記第1および
第2の金属層が銅層である。
【0037】本発明による集積回路(IC)における低
抵抗金属層ビア配線は、金属層と、該金属層の上に設け
られる誘電性中間層と、該誘電性中間層の選択されたエ
リアを貫通して、該誘電性中間層の側壁表面および該金
属層の選択された表面を露出するビアと、該誘電性中間
層の該側壁表面および該金属層の該選択された表面の上
にバリア層の材料を共形的に堆積させることにより形成
されるバリア層であって、異方的にエッチングを行うこ
とによって、該金属層の該選択された表面上の該バリア
層が選択的に除去され、これにより、バリア表面側壁を
有するビアが、該金属層を続いて堆積される金属層と直
接接続するために準備されるバリア層と、を含み、それ
により上記目的が達成される。
【0038】本発明による集積回路(IC)における低
抵抗金属層配線は、第1の金属水平層と、該第1の金属
層の上に設けられる第1のバリア層と、該第1のバリア
層の上に設けられる第1の誘電性中間層と、該第1の誘
電性中間層の上に設けられる第2のバリア層と、該第1
のバリア層と、該第1の誘電性中間層と、該第2のバリ
ア層との選択された互いに重なる部分を貫通して、該第
1の誘電性中間層の垂直な側壁表面および該第1の金属
層の選択された表面を露出する第1のビアと、該第1の
誘電性中間層の該垂直な側壁表面および該第1の金属層
の該選択された表面の上に第3のバリア層を構成する材
料を共形的に堆積させることにより形成される該第3の
バリア層であって、水平方向に異方的にエッチングを行
うことによって、該第1の金属層の該選択された表面上
の該第3のバリア層が選択的に除去され、これにより、
バリア表面側壁を有する該第1のビアが、該第1の金属
層を続いて堆積される金属層と直接接続するために準備
される第3のバリア層と、を含み、それにより上記目的
が達成される。
【0039】好適な実施形態によると、前記第2のバリ
ア層の上に設けられ、前記第1のビアを充填して、前記
第1の金属層の前記選択された表面と接続する第2の金
属層をさらに含み、これにより、介在するバリア層のな
い、最小限の抵抗接続が該金属層間に形成される。
【0040】好適な実施形態によると、前記第2の金属
層が選択的にエッチングされて配線層が形成される金属
層配線であって、該第2の金属層の上に設けられる第4
のバリア層と、該第4のバリア層の上に設けられる第2
の誘電性中間層と、該第2の誘電性中間層の上に設けら
れる第5のバリア層と、該第4のバリア層と、該第2の
誘電性中間層と、該第5のバリア層との選択された互い
に重なる部分を貫通して、該第2の誘電性中間層の垂直
な側壁表面および該第2の金属層の選択された表面を露
出する第2のビアと、該第2の誘電性中間層の該垂直な
側壁表面および該第2の金属層の該選択された表面の上
に第6のバリア層を構成する材料を共形的に堆積させる
ことにより形成される該第6のバリア層であって、水平
方向に異方的にエッチングを行うことによって、該第2
の金属層の該選択された表面上に堆積した該第6のバリ
ア層が選択的に除去され、これにより、バリア表面側壁
を有する該第2のビアが、該第2の金属層を続いて堆積
される金属層と直接接続するために準備される第6のバ
リア層と、をさらに含む。
【0041】好適な実施形態によると、前記第1および
第2のバリア層の材料が非導電性であり、前記第3のバ
リア層の材料が導電性および非導電性の材料から成る群
より選択される。
【0042】好適な実施形態によると、前記非導電性の
バリア層の材料が、Si34およびTiOから成る群よ
り選択される。
【0043】好適な実施形態によると、前記導電性のバ
リア層の材料が、高融点金属と、TiN、WN、および
TaNを含む高融点金属化合物とから成る群より選択さ
れる。
【0044】好適な実施形態によると、前記第1の金属
層が銅層である。
【0045】好適な実施形態によると、前記第1および
第2の金属層が銅層である。
【0046】本発明による集積回路(IC)における低
抵抗金属層デュアルダマシン配線は、水平金属層と、該
金属層の上に設けられる誘電性中間層であって、第1の
厚みの部分と、該第1の厚みの部分の上に位置する第2
の厚みの部分とを有する誘電性中間層と、該誘電性中間
層の該第2の厚みの部分の選択されたエリアを貫通して
形成され、該誘電性中間層の該第2の厚みの部分の垂直
な側壁表面および該誘電性中間層の該第1の厚みの部分
の選択された水平表面を露出するダマシン配線溝と、該
誘電性中間層の該第1の厚みの部分の該選択された水平
表面の上に位置するように、水平方向における異方性堆
積によって形成される絶縁バリア層と、該絶縁バリア層
と、該誘電性中間層の該第1の厚みの部分との選択され
た互いに重なる部分を貫通して、該誘電性中間層の該第
1の厚みの部分の側壁表面および該金属層の選択された
表面を露出するビアと、該誘電性中間層の該第1および
第2の厚みの部分の該側壁表面、該誘電性中間層の該第
1の厚みの部分の該選択された水平表面、および該金属
層の該選択された面積の上に導電性バリア層の材料を共
形的に堆積させることにより形成される導電性バリア層
であって、水平方向に異方的にエッチングを行うことに
よって、該金属層の該選択された表面上に堆積した該導
電性バリア層が選択的に除去され、これにより、導電性
バリア表面側壁を有する該ダマシンプロセスによるビア
および溝が、該金属層を続いて堆積される銅金属層と直
接接続するために準備される導電性バリア層と、を含
み、それにより上記目的が達成される。
【0047】好適な実施形態によると、前記金属層の材
料が、アルミニウムと、アルミニウム−銅合金と、タン
グステンとから成る群より選択される。
【0048】本発明による集積回路(IC)における低
抵抗金属層配線は、第1の水平金属層と、該第1の金属
層の上に設けられる第1のバリア層と、該第1のバリア
層の上に設けられる第1の誘電性中間層であって、第1
の厚みの部分と、該第1の厚みの部分の上に位置する第
2の厚みの部分とを有する第1の誘電性中間層と、該第
1の誘電性中間層の該第2の厚みの部分の選択されたエ
リアを貫通して形成され、該第1の誘電性中間層の該第
2の厚みの部分の垂直な側壁表面および該第1の誘電性
中間層の該第1の厚みの部分の選択された水平表面を露
出する第1のダマシン配線溝と、該第1の誘電性中間層
の該第1の厚みの部分の該選択された水平表面の上に位
置するように、水平方向における異方性堆積によって形
成され、該第1の誘電性中間層の該第2の厚みの部分の
該垂直な側壁表面を極わずかに覆う第2のバリア層と、
該第2のバリア層と、該第1の誘電性中間層の該第1の
厚みの部分と、該第1のバリア層との選択された互いに
重なる面積を貫通して、該第1の誘電性中間層の該第1
の厚みの部分の垂直な側壁表面および該第1の金属層の
選択された表面を露出する第1のビアと、該第1の誘電
性中間層の該第1および第2の厚みの部分の該垂直な側
壁表面、該第1の誘電性中間層の該第1の厚みの部分の
該選択された水平表面、および該第1の金属層の該選択
された表面の上に第3のバリア層を構成する材料を共形
的に堆積させることにより形成される該第3のバリア層
であって、水平方向に異方的にエッチングを行うことに
よって、該第1の金属層の該選択された表面上に堆積し
た該第3のバリア層が選択的に除去され、これにより、
バリア表面側壁を有する該ダマシンプロセスによる第1
のビアおよび溝が、該第1の金属層を続いて堆積される
金属層と直接接続するために準備される第3のバリア層
と、を含み、それにより上記目的が達成される。
【0049】好適な実施形態によると、前記第1の誘電
性中間層の上に設けられ、前記第1のビアおよび溝を充
填して、前記第1の金属層の前記選択された表面と接続
する第2の金属層をさらに含み、これにより、介在する
バリア層のない、最小限の抵抗接続が該金属層間に形成
される。
【0050】好適な実施形態によると、前記第2の金属
層上で化学機械研磨(CMP)が実行される金属層配線
であって、該第2の金属層の上に設けられる第4のバリ
ア層と、該第4のバリア層の上に設けられる第2の誘電
性中間層であって、第1の厚みの部分と、該第1の厚み
の部分の上に位置する第2の厚みの部分とを有する第2
の誘電性中間層と、該第4のバリア層と、該第2の誘電
性中間層の該第1の厚みの部分との選択された互いに重
なる部分を貫通して、該第2の誘電性中間層の該第1の
厚みの部分の垂直な側壁表面および該第2の金属層の選
択された表面を露出する第2のビアと、該第2のビアの
上に、該第2の誘電性中間層の該第2の厚みの部分の選
択されたエリアを貫通して形成され、該第2の誘電性中
間層の該第2の厚みの部分の垂直な側壁表面および該第
2の誘電性中間層の該第1の厚みの部分の選択された水
平表面を露出する第2のダマシン溝と、該第2の誘電性
中間層の該第1の厚みの部分の該選択された水平表面の
上に位置するように、水平方向における異方性堆積によ
って形成され、該第2の誘電性中間層の該第2の厚みの
部分の該垂直な側壁表面を極わずかに覆う第5のバリア
層と、該第2の誘電性中間層の該第1および第2の厚み
の部分の該垂直な側壁表面および該第2の金属層の該選
択された表面の上に第6のバリア層を構成する材料を共
形的に堆積させることにより形成される該第6のバリア
層であって、水平方向に異方的にエッチングを行うこと
によって、該第2の金属層の該選択された面積上に堆積
した該第6のバリア層が選択的に除去され、これによ
り、バリア表面側壁を有する該第2のビアおよび溝が、
該第2の金属層を続いて堆積される金属層と直接接続す
るために準備される第6のバリア層と、をさらに含む。
【0051】好適な実施形態によると、前記第1および
第2のバリア層の材料が非導電性であり、前記第3のバ
リア層の材料が導電性および非導電性の材料から成る群
より選択される。
【0052】好適な実施形態によると、前記非導電性の
バリア層の材料が、Si34およびTiOから成る群よ
り選択される。
【0053】好適な実施形態によると、前記導電性のバ
リア層の材料が、高融点金属と、TiN、WN、および
TaNを含む高融点金属化合物とから成る群より選択さ
れる。
【0054】好適な実施形態によると、前記第1の金属
層が銅層である。
【0055】好適な実施形態によると、前記第1および
第2の金属層が銅層である。
【0056】
【発明の実施の形態】図1から図3は、集積回路に完成
された低抵抗金属層ビア配線を形成する方法における工
程を示す。図1は、IC10の部分断面図である。IC
10は第1の金属層12と、第1の金属層12の上に設
けられる誘電性中間層14とを含む。本発明のいくつか
の局面においては、非導電性バリア層16が、誘電性中
間層14と金属層12とを分離する。本発明のいくつか
の局面においては、非導電性バリア層18が、誘電性中
間層14の上に設けられる。IC10はまた、誘電性中
間層14の選択されたエリアを貫通し、誘電性中間層1
4の側壁表面22および金属層12の選択されたエリア
24を露出するビア20を含む。
【0057】図2は、誘電性中間層14の側壁表面22
および金属層の選択されたエリア24上に導電性および
非導電性のバリア層材料を共形的に(conformally)堆
積させることによって形成される、誘電性中間層14の
側壁表面22上のバリア層26を示す、IC10の部分
断面図である。
【0058】図3は、金属層の選択された面積24上の
バリア層26を選択的に除去するバリア層26の異方性
エッチングを示す、IC10の部分断面図である。この
プロセスにおいては、バリア層18上のバリア層26も
また除去されている。この段階で、ビア20はバリア表
面側壁26を有し、金属層12を続いて堆積される金属
層(図示せず)と直接接続するための準備が整ってい
る。
【0059】図4〜図9は、図1〜図3に示す集積回路
に完成された低抵抗金属層配線を形成する方法をより詳
しく示す。図4は、第1の金属水平層32を含む集積回
路30の部分断面図である。金属層32の平面を水平と
するのは、本発明を明確に説明するためであり、恣意的
なものである。代替案では、第1の金属層32は垂直で
ある、すなわち、座標系の観点が90°回転される。第
1のバリア層34が第1の金属層32の上に設けられ、
第1の誘電性中間層36が第1のバリア層34の上に設
けられる。第2のバリア層38が第1の誘電性中間層3
6の上に設けられる。
【0060】図5は、第1のバリア層34と、第1の誘
電性中間層36と、第2のバリア層38との選択された
互いに重なるエリアを貫通し、第1の誘電性中間層36
の垂直な側壁表面42および第1の金属層32の選択さ
れたエリア44を露出する第1のビア40を示す、IC
30の部分断面図である。典型的には、ビア40は、フ
ォトレジストの層を堆積させ、フォトレジストをパター
ニングして、ビア40が形成される隙間を形成すること
によって形成される。第1のバリア層34、第1の誘電
性中間層36、および第2のバリア層38はフォトレジ
ストの隙間を介してプラズマエッチングされ、これによ
りビア40が形成される。ビア40の形成後、フォトレ
ジストは除去される。
【0061】図6は、第1の誘電性中間層36の垂直な
側壁表面42および第1の金属層の選択されたエリア4
4の上に、第3のバリア層を構成する材料を共形的に堆
積させることによって形成される第3のバリア層46を
示す、IC30の部分断面図である。
【0062】図7は、第3のバリア層46を水平方向に
異方的にエッチングして、第1の金属層の選択されたエ
リア44上の第3のバリア層46を選択的に除去した後
の状態を示す、IC30の部分断面図である。エッチン
グプロセスにおいては、第2のバリア層38上の第3の
バリア層46は通常除去される。バリア側壁表面46を
有する第1のビア40は、第1の金属層32を続いて堆
積される金属層(図示せず)と直接接続するための準備
が整っている。
【0063】図8は、第2のバリア層38上に設けら
れ、第1のビア40を充填して第1の金属層の選択され
たエリア44と接続する第2の金属層48をさらに含む
IC30の部分断面図である。介在するバリア層のな
い、最小限の抵抗接続が金属層間に形成される。
【0064】図9は、第2の金属層48を選択的にエッ
チングして、配線または配線層を形成する工程における
IC30の部分断面図である。本発明のいくつかの局面
においては、第2の金属層48がエッチングされる際、
第2のバリア層38の一部分が除去される。この場合、
第2のバリア層38は、図9に示すように、エッチング
されない第2の金属層48の下に残る。IC30はさら
に第4のバリア層50を含み、第4のバリア層50は、
第2の金属層48および第2のバリア層38がエッチン
グにより除去された部分の第1の誘電性中間層36の上
に設けられる。第2の誘電性中間層52が第4のバリア
層50の上に設けられる。第2の誘電性中間層52を堆
積した後の第2の誘電性中間層52の表面は段差を有す
る。これは、誘電性中間層52の表面の輪郭が、第2の
金属層48および第1の誘電性中間層36の異なる水平
平面に従うからである。本発明のいくつかの局面におい
ては、第2の誘電性中間層52上で化学機械研磨を行
い、実質的に平坦な表面を形成する。第5のバリア層5
4が第2の誘電性中間層52上に設けられる。IC30
はまた、第4のバリア層50と、第2の誘電性中間層5
2と、第5のバリア層54との選択された互いに重なる
エリアを貫通し、第2の誘電性中間層52の垂直な側壁
表面58および第2の金属層48の選択されたエリア6
0を露出する第2のビア56を含む。第6のバリア層6
2が、第2の誘電性中間層52の垂直な側壁表面58お
よび第2の金属層の選択されたエリア60の上に第6の
バリア層62を構成する材料を共形的に堆積させること
によって形成される。第6のバリア層62は、水平方向
に異方的にエッチングされ、第2の金属層の選択された
エリア60上、および第5のバリア層54の水平表面上
に堆積した第6のバリア層が選択的に除去される。バリ
ア表面側壁58を有する第2のビア56は、第2の金属
層48を続いて堆積される金属層(図示せず)と直接接
続するための準備が整っている。
【0065】図4〜図9は、2つの金属層の配線および
第3の金属層の接続のための準備を示す。前述の図4〜
図9に示す方法と同じ方法で、集積回路におけるより多
くの金属層に対してでさえ配線が形成され得る。様々な
配線ビアおよび溝は、図4〜図9に示すように整合する
必要はなく、ビアの直径および溝の形状は変更可能であ
る。
【0066】第1のバリア層材料34および第2のバリ
ア層材料38は非導電性であり、第3のバリア層材料4
6は導電性および非導電性材料から成る群より選択され
る。典型的には、第3のバリア層46は導電性である。
第3のバリア層46が導電性であるとき、第1の金属層
32および第2の金属層48は、電気的接続を形成する
ために必ずしも接触している必要はない。この場合、第
1の金属層32と第2の金属層48との間の電気的接続
は、第3のバリア層46を介して形成される。すなわ
ち、第2の金属層48による第2のビア40の充填が不
完全であるとき、第3のバリア層46により金属層間の
電気的接続が確保される。しかし、第3のバリア層46
を介する間接的な電気的接続は、銅−銅の直接接続ほど
の導電性を有さない。
【0067】非導電性バリア層材料は、Si34および
TiOから成る群より選択される。導電性バリア層材料
は、高融点金属と、TiN、WN、およびTaNを含む
高融点金属化合物とから成る群より選択される。典型的
には、第1の金属層32および第2の金属層48は銅で
ある。
【0068】図10は、金属層間に低抵抗ビア配線を形
成する方法における工程を示すフローチャートである。
工程100において、側壁表面を有し、誘電性中間層を
貫通して金属層の選択された領域を露出する集積回路の
ビアを提供する。工程102において、バリア層材料を
ビア上に共形的に堆積させ、誘電性中間層側壁表面およ
び金属層の選択された領域上にバリア層を形成する。工
程104において、異方的にエッチングを行い、誘電性
中間層側壁表面上に堆積したバリア層は除去せず、金属
層の選択された領域上に堆積したバリア層を選択的に除
去する。工程106において、金属層を、続いて堆積さ
れる金属層と直接接続するための準備が整っているバリ
ア表面側壁を有するビアが完成する。
【0069】図11は、金属層間に低抵抗配線を形成す
る方法を示す図10のフローチャートをより詳しくした
フローチャートである。工程120において、第1の金
属水平層、第1の金属層の上に設けられる第1のバリア
層、第1のバリア層の上に設けられる第1の誘電性中間
層、および第1の誘電性中間層の上に設けられる第2の
バリア層を含む集積回路を提供する。工程122におい
て、第1のバリア層、第1の誘電性中間層、および第2
のバリア層の選択された互いに重なる領域をエッチング
してビアを形成し、第1の誘電性中間層の垂直な側壁表
面および第1の金属層の選択されたエリアを露出する。
工程124において、工程122において露出された第
1の誘電性中間層の垂直な側壁表面および第1の金属層
の選択されたエリアの上に第3のバリア層を共形的に堆
積させる。工程126において、水平方向に異方的にエ
ッチングを行い、第1の誘電性中間層の垂直な側壁表面
上に堆積した第3のバリア層は除去せず、第1の金属層
の選択された面積上に堆積した第3のバリア層を選択的
に除去する。工程128において、第1の金属層を、続
いて堆積される金属層と直接接続するための準備が整っ
ている、バリア表面側壁を有するICビアが完成する。
【0070】本発明の一局面においては、工程126の
後、更なる工程において、第2のバリア層の上に第2の
金属層を堆積させ、工程122において形成されたビア
を充填して、第1の金属層と接続する。2つの金属層が
直接接続されるとき、介在するバリア層のない、最小限
の抵抗接続が金属層間に形成される。
【0071】更なる工程では、第2の金属層を選択的に
エッチングし、配線または配線層を形成する。第4のバ
リア層が第2の金属層の上に堆積される。選択的エッチ
ングにより第2のバリア層が部分的に除去された場合、
第4のバリア層は露出した第1の誘電性中間層上にも堆
積される。第2の誘電性中間層が第4のバリア層の上に
堆積される。典型的には、第2の誘電性中間層上でCM
Pが行われ、平坦な水平表面が形成される。第5のバリ
ア層が第2の誘電性中間層上に堆積される。次の工程で
は、図11について前述した本発明の工程が繰り返さ
れ、第2の金属層と続いて堆積される第3の金属層との
間の低抵抗接続が形成される。このようにして、ICに
おける複数の金属層が配線される。
【0072】第1および第2のバリア層材料は非導電性
であり、第3のバリア層材料は、導電性および非導電性
材料の群より選択される。非導電性バリア層材料は、S
34およびTiOから成る群より選択される。導電性
バリア層材料は、高融点金属と、TiN、WN、および
TaNを含む高融点金属化合物とから成る群より選択さ
れる。典型的には、第1および第2の金属層は銅であ
る。図12から図18は、集積回路に低抵抗金属層デュ
アルダマシン配線を形成する方法における工程を示す図
である。図12は、第1の水平金属層162と、第1の
金属層162の上に設けられる第1のバリア層164
と、第1のバリア層164および第1の金属層162の
上に設けられる第1の誘電性中間層166を含むIC1
60の部分断面図である。水平という語は、明確さを目
的とするものであり、恣意的である。第1の誘電性中間
層166は、第1の厚みの部分168と、第1の厚みの
部分168の上に位置する第2の厚みの部分170とを
有する。
【0073】IC160は、第1の誘電性中間層の第2
の厚みの部分170の選択されたエリアを貫通して形成
され、第1の誘電性中間層の第2の厚みの部分170の
垂直な側壁表面174および第1の誘電性中間層の第1
の厚みの部分168の選択された水平表面176を露出
する第1のダマシン配線溝172を有する。第1の金属
層162が銅でない場合などの、本発明のいくつかの局
面においては、第1のバリア層164は含まれない。第
1の金属層162が周囲の基板エリアを汚染しない金属
である場合、バリア層164は必要ではない。第1のバ
リア層164が含まれない場合、第1の金属層の材料
は、アルミニウム、アルミニウム−銅合金、およびタン
グステンから成る群より選択される。
【0074】図13は、第2のバリア層178をさらに
含むIC160の部分断面図である。第2のバリア層1
78は、水平方向における異方性堆積によって、第1の
誘電性中間層の第1の厚みの部分168の選択された水
平表面176の上に形成され、第1の誘電性中間層の第
2の厚みの部分170の垂直な側壁表面174を極わず
かに覆う。理想的には、垂直な側壁表面174には第2
のバリア層178は一切堆積しない。しかし、多くの異
方性堆積プロセスにおいては、少なくともいくらかの材
料が垂直な側壁表面174上に堆積する。典型的には、
第2のバリア層178は電気絶縁体である。
【0075】図14は、第1のダマシンビア180を示
すIC160の部分断面図である。第1のダマシンビア
180は、第2のバリア層178と、第1の誘電性中間
層の第1の厚みの部分168と、および第1のバリア層
164との選択された互いに重なるエリアを貫通して形
成され、第1の誘電性中間層の第1の厚みの部分168
の垂直な側壁表面182および第1の金属層162の選
択されたエリア184を露出する。
【0076】図15は、第3のバリア層186を示すI
C160の部分断面図である。第3のバリア層186
は、第1の誘電性中間層の第1の厚みの部分168およ
び第1の誘電性中間層の第2の厚みの部分170の垂直
な側壁表面174および182上に、共形的に堆積させ
ることによって形成される。第1の誘電性中間層の第1
の厚みの部分168の選択された水平表面176、およ
び水平表面176上の第2のバリア層178は、このプ
ロセスにおいて、第3のバリア層186によって共形的
にコーティングされる。さらに、第3のバリア層186
は、第1の金属層162の選択されたエリア184の上
に堆積する。第3のバリア層186は典型的には導電性
である。
【0077】図16は、水平方向に異方的にエッチング
し、第1の金属層の選択されたエリア184上に堆積し
た第3のバリア層186を選択的に除去した後の第3の
バリア層186を示すIC160の部分断面図である。
同じプロセスにおいて、第3のバリア層186はまた、
第1の誘電性中間層の第1の厚みの部分168の選択さ
れた水平表面176上の第2のバリア層178から除去
される。この段階で、ダマシンプロセスによる第1のビ
ア180および第1の溝172はバリア表面側壁186
を有し、第1の金属層162を、続いて堆積される金属
層(図示せず)に直接接続するための準備が整ってい
る。
【0078】図17は、第2の金属層188を含むIC
160の部分断面図である。第2の金属層188は、第
1の誘電性中間層166の上に設けられ、第1のビア1
80および第1の溝172を充填して第1の金属層の選
択されたエリア184と接続する。介在するバリア層の
ない、最小限の抵抗接続が、金属層162と188との
間に設けられる。
【0079】図18は、第2の金属層188上でCMP
が実行されるIC160の部分断面図である。本発明の
いくつかの局面においては、CMP処理によって、第1
の誘電性中間層166上の第2のバリア層178も除去
される。IC160は、第2の金属層188の上に設け
られる第4のバリア層190と、第4のバリア層190
の上に設けられる第2の誘電性中間層192とをさらに
含む。第2の誘電性中間層192は、第1の厚みの部分
194と、第1の厚みの部分194の上に位置する第2
の厚みの部分196とを有する。第4のバリア層190
と第2の誘電性中間層の第1の厚みの部分194との選
択された互いに重なるエリアを貫通する第2のダマシン
ビア200は、第2の誘電性中間層の第1の厚みの部分
194の垂直な側壁表面202、および第2の金属層1
88の選択されたエリア204を露出する。
【0080】IC160は、第2のビア200の上に設
けられる第2のダマシン溝206をさらに含む。第2の
ダマシン溝206は、第2の誘電性中間層の第2の厚み
の部分196の選択されたエリアを貫通して形成され
る。第2のダマシン溝206は、第2の誘電性中間層の
第2の厚みの部分196の垂直な側壁表面208、およ
び第2の誘電性中間層の第1の厚みの部分194の選択
された水平表面210を露出する。
【0081】IC160は第5のバリア層212をさら
に含む。第5のバリア層212は、第2のビア200が
エッチングされる前に、水平方向における異方性堆積に
よって、第2の誘電性中間層の第1の厚みの部分194
の選択された水平表面210の上に形成され、第2の誘
電性中間層の第2の厚みの部分196の垂直な側壁表面
208を極わずかに覆う。
【0082】IC160はまた第6のバリア層214を
含む。第6のバリア層214は、第2の誘電性中間層の
第1の厚みの部分194の垂直な側壁表面202、第2
の誘電性中間層の第2の厚みの部分196の垂直な側壁
表面208、および第2の金属層の選択されたエリア2
04の上に、第6のバリア層214を構成する材料を共
形的に堆積させることによって形成される。典型的に
は、このプロセスにおいて、第2の誘電性中間層の第1
の厚みの部分194の選択された水平表面210を覆う
第5のバリア層212もまた第6のバリア層214によ
って共形的にコーティングされる。次いで、第6のバリ
ア層214は水平方向に異方的にエッチングされ、第2
の金属層の選択された面積204上に堆積した第6のバ
リア層214が選択的に除去される。このエッチングプ
ロセスにおいて、第2の誘電性中間層の第1の厚みの部
分194の選択された水平表面210を覆う第5のバリ
ア層212、および第2の誘電性中間層192上の第5
のバリア層212から、第6のバリア層214が除去さ
れる。第2のビア200および第2の溝206はバリア
側壁表面214を有し、第2の金属層188を続いて堆
積される金属層(図示せず)と直接接続するための準備
が整っている。
【0083】本発明のいくつかの局面おいて、第1のバ
リア層164および第2のバリア層178の材料は非導
電性であり、第3のバリア層186の材料は、導電性お
よび非導電性の材料から成る群より選択される。非導電
性バリア層材料は、Si34およびTiOから成る群よ
り選択される。導電性バリア層材料は、高融点金属と、
TiN、WN、およびTaNを含む高融点金属化合物と
から成る群より選択される。典型的には、第1の金属層
162および第2の金属層188は銅である。図19
は、ダマシンプロセスを用いて金属層間に低抵抗配線を
形成する方法における工程を示すフローチャートであ
る。工程220において、側壁を有し、誘電性中間層の
第2の厚みの部分を貫通し、誘電性中間層の第1の厚み
の部分の選択されたエリアを露出するダマシン配線溝を
含むICを提供する。誘電性中間層は金属層の上に設け
られる。工程222において、絶縁バリア層材料を溝の
上に異方的に堆積させ、誘電性中間層の第1の厚みの部
分の選択されたエリア上に絶縁バリア層を形成する。工
程224において、絶縁バリア層と誘電性中間層の第1
の厚みの部分との選択された互いに重なるエリアをエッ
チングし、誘電性中間層の第1の厚みの部分の側壁表面
および金属層の選択されたエリアを露出し、これにより
溝から金属層の選択されたエリアに至るビアを形成す
る。本発明のいくつかの局面においては、工程224
は、アルミニウム、アルミニウム−銅合金、およびタン
グステンから成る群より選択される金属層材料の選択さ
れたエリアを露出する工程を含む。工程226におい
て、導電性バリア層材料を溝およびビアの上に共形的に
堆積させ、誘電性中間層の第1および第2の厚みの部分
の側壁表面および金属層の選択されたエリアの上に、導
電性バリア層を形成する。工程228において、異方的
にエッチングを行い、第1の誘電性中間層の第1および
第2の厚みの部分の側壁表面上の導電性バリア層は除去
せず、金属層の選択された面積上の導電性バリア層を選
択的に除去する。工程230において、金属層を続いて
堆積される銅金属層と直接接続するための準備が整って
いる、バリア側壁表面を有するダマシンICプロセスに
よるビアおよび溝が完成する。
【0084】図20は、金属層間に低抵抗デュアルダマ
シン配線を形成する方法における工程を示す図19のフ
ローチャートをさらに詳しくしたフローチャートであ
る。工程240において、第1の金属水平層と、第1の
金属層の上に設けられる第1のバリア層と、第1のバリ
ア層の上に設けられる第1の誘電性中間層とを含む集積
回路を提供する。第1の誘電性中間層は、第1の厚みの
部分と、第1の厚みの部分の上に位置する第2の厚みの
部分を有する。工程242において、第1の誘電性中間
層の第2の厚みの部分の選択された面積をエッチング
し、ダマシン配線溝を形成して、第1の誘電性中間層の
第2の厚みの部分の垂直な側壁表面、および第1の誘電
性中間層の第1の厚みの部分の選択された水平表面を露
出する。工程244において、工程242において露出
された第1の誘電性中間層の第1の厚みの部分の選択さ
れた水平表面の上に位置し、第1の誘電性中間層の第2
の厚みの部分の垂直な側壁表面を極わずかに覆うよう
に、第2のバリア層を第1の誘電性中間層の上に、水平
方向に異方的に堆積させる。工程246において、工程
244において堆積された第2のバリア層と、第1の誘
電性中間層の第1の厚みの部分の選択された水平表面
と、第1のバリア層との選択された互いに重なるエリア
をエッチングして、第1の誘電性中間層の第1の厚みの
部分の垂直な側壁表面および第1の金属層の選択された
エリアを露出する。これにより、溝から第1の金属層の
選択されたエリアに至るビアが形成される。
【0085】工程248において、工程242において
露出された第1の誘電性中間層の第2の厚みの部分の垂
直な側壁表面、工程244において堆積された第2のバ
リア層、および工程246において露出された第1の金
属層の選択された面積ならびに第1の誘電性中間層の第
1の厚みの部分の垂直な側壁表面の上に、第3のバリア
層を共形的に堆積させる。工程250において、水平方
向に異方的にエッチングを行い、第1の誘電性中間層の
第1および第2の厚みの部分の垂直な側壁表面上の第3
のバリア層は除去せず、第1の金属層の選択されたエリ
ア上の第3のバリア層を選択的に除去する。工程252
において、第1の金属層を、続いて堆積される金属層と
直接接続するための準備が整っている、バリア表面側壁
を有するICダマシンプロセスによるビアおよび溝が完
成する。
【0086】本発明のいくつかの局面は、工程250の
後に、第2のバリア層の上に第2の金属層を堆積させ、
工程242において形成された溝、および工程244に
おいて形成されたビアを充填して、第1の金属層の選択
された面積と接続させる工程をさらに含む。金属層間
に、介在するバリア層のない、最小限の抵抗接続が形成
される。更なる工程において、第2の金属層の化学機械
研磨を実行し、第2の金属層の上に第4のバリア層を堆
積させ、第4のバリア層の上に第2の誘電性中間層を堆
積させる。次の工程では、図20に示す前述の本発明の
工程が繰り返され、第2の金属層と続いて堆積される第
3の金属層との間の低抵抗接続が形成される。このよう
にして、ICにおける複数の金属層が配線される。第1
および第2のバリア層材料、およびその他のIC層上の
配線の対応するバリア層材料は非導電性でる。第3のバ
リア層材料、およびICにおけるその他の配線層の対応
するバリア層材料は、導電性および非導電性材料から成
る群より選択される。非導電性バリア層材料は、Si3
4およびTiOから成る群より選択される。導電性バ
リア層材料は、高融点金属と、TiN、WN、およびT
aNを含む高融点金属化合物とから成る群より選択され
る。典型的には、第1および第2の金属層は銅である。
本発明のその他の実施形態および変形は当業者には明ら
かである。
【0087】
【発明の効果】本発明は、ICにおける銅金属層間の新
規な配線を形成する2つの方法を開示する。これらの方
法が提供する第1の利点は、ほとんどの銅IC構造物に
おいて典型的である銅中間層間の導電性バリア層が排除
されることである。銅層の直接の接触により、バリア層
を使用する配線よりも何倍も導電性の高い配線がもたら
される。本発明による方法は、共形的堆積および異方性
エッチングの比較的単純なIC処理を含む。
【0088】また、本発明によれば、バリア層を選択的
に形成および選択的にエッチングするので、プロセスの
工程数が削減される。
【図面の簡単な説明】
【図1】集積回路に低抵抗金属層ビア配線を形成する方
法における工程を示す図である。
【図2】集積回路に低抵抗金属層ビア配線を形成する方
法における別の工程を示す図である。
【図3】集積回路に低抵抗金属層ビア配線を形成する方
法における別の工程を示す図である。
【図4】図1〜図3に示す集積回路に低抵抗金属層配線
を形成する方法をより詳しく示す図である。
【図5】図1〜図3に示す集積回路に低抵抗金属層配線
を形成する方法をより詳しく示す図である。
【図6】図1〜図3に示す集積回路に低抵抗金属層配線
を形成する方法をより詳しく示す図である。
【図7】図1〜図3に示す集積回路に低抵抗金属層配線
を形成する方法をより詳しく示す図である。
【図8】図1〜図3に示す集積回路に低抵抗金属層配線
を形成する方法をより詳しく示す図である。
【図9】図1〜図3に示す集積回路に低抵抗金属層配線
を形成する方法をより詳しく示す図である。
【図10】金属層間に低抵抗配線を形成する方法におけ
る工程を示すフローチャートである。
【図11】金属層間に低抵抗配線を形成する方法を示す
図10のフローチャートをより詳しくしたフローチャー
トである。
【図12】集積回路に低抵抗金属層デュアルダマシン配
線を形成する方法におけるある工程を示す図である。
【図13】集積回路に低抵抗金属層デュアルダマシン配
線を形成する方法における別の工程を示す図である。
【図14】集積回路に低抵抗金属層デュアルダマシン配
線を形成する方法における別の工程を示す図である。
【図15】集積回路に低抵抗金属層デュアルダマシン配
線を形成する方法における別の工程を示す図である。
【図16】集積回路に低抵抗金属層デュアルダマシン配
線を形成する方法における別の工程を示す図である。
【図17】集積回路に低抵抗金属層デュアルダマシン配
線を形成する方法における別の工程を示す図である。
【図18】集積回路に低抵抗金属層デュアルダマシン配
線を形成する方法における別の工程を示す図である。
【図19】ダマシンプロセスを用いて金属層間に低抵抗
配線を形成する方法における工程を示すフローチャート
である。
【図20】金属層間に低抵抗デュアルダマシン配線を形
成する方法における工程を示す図19のフローチャート
をさらに詳しくしたフローチャートである。
【符号の説明】
10 IC 12 金属層 14 誘電性中間層 16、18 バリア層 20 ビア 22 側壁表面 24 選択された面積 26 バリア層/バリア表面側壁 30 IC 32 第1の金属層 34 第1のバリア層 36 第1の誘電性中間層 38 第2のバリア層 40 第1のビア 42 垂直な側壁表面 44、60 選択されたエリア 46 第3のバリア層 48 第2の金属層 50 第4のバリア層 52 第2の誘電性中間層 54 第5のバリア層 56 第2のビア 58 垂直な側壁表面 62 第6のバリア層 160 IC 162 第1の金属層 164 第1のバリア層 166 第1の誘電性中間層 168、194 第1の厚みの部分 170、196 第2の厚みの部分 172 第1のダマシン配線溝 174、182、202、208 垂直な側壁表面 176、210 選択された水平表面 178 第2のバリア層 180 第1のダマシンビア 184、204 選択されたエリア 186 第3のバリア層 188 第2の金属層 190 第4のバリア層 192 第2の誘電性中間層 200 第2のダマシンビア 206 第2のダマシン溝 212 第5のバリア層 214 第6のバリア層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツエ ヌエン アメリカ合衆国 ワシントン 98683, バンクーバー, エスイー 171エスティ ー プレイス 1603 (72)発明者 シエン テン スー アメリカ合衆国 ワシントン 98607, カマス, エヌダブリュー トラウト コ ート 2215

Claims (38)

    【特許請求の範囲】
  1. 【請求項1】 側壁表面を有し、誘電性中間層を貫通し
    て金属層の選択されたエリアを露出する集積回路(I
    C)ビアにおいて、金属層間の低抵抗ビア配線を形成す
    る方法であって、 a)該ビアの上にバリア層材料を共形的に堆積させるこ
    とによって、該ビアの該側壁表面および該金属層の該選
    択されたエリアの上にバリア層を形成する工程と、 b)異方的にエッチングを行い、該ビアの該側壁表面上
    に堆積した該バリア層は除去せず、該金属層の該選択さ
    れたエリア上に堆積した該バリア層を選択的に除去し
    て、これにより、バリア表面側壁を有するビアが、該金
    属層を続いて堆積される金属層と直接接続するために準
    備される工程と、を含む金属層間の低抵抗ビア配線の形
    成方法。
  2. 【請求項2】 第1の金属水平層と、該第1の金属層の
    上に設けられる第1のバリア層と、該第1のバリア層の
    上に設けられる第1の誘電性中間層と、該第1の誘電性
    中間層の上に設けられる第2のバリア層とを含む集積回
    路(IC)において、金属層間の低抵抗配線を形成する
    方法であって、 a)該第1のバリア層と、該第1の誘電性中間層と、該
    第2のバリア層との選択された互いに重なるエリアをエ
    ッチングしてビアを形成し、該第1の誘電性中間層の垂
    直な側壁表面および該第1の金属層の選択されたエリア
    を露出する工程と、 b)該工程a)において露出された該第1の誘電性中間
    層の該垂直な側壁表面および該第1の金属層の該選択さ
    れたエリア上に、第3のバリア層を共形的に堆積させる
    工程と、 c)水平方向に異方的にエッチングを行い、該第1の誘
    電性中間層の該垂直な側壁表面上に堆積した第3のバリ
    ア層は除去せず、該第1の金属層の該選択されたエリア
    上に堆積した第3のバリア層を選択的に除去して、これ
    により、バリア表面側壁を有するビアが、該第1の金属
    層を続いて堆積される金属層と直接接続するために準備
    される工程と、を含む金属層間の低抵抗配線の形成方
    法。
  3. 【請求項3】 前記工程c)の後に、 d)前記第2のバリア層の上に第2の金属層を堆積させ
    ることによって、前記工程a)において形成された前記
    ビアを充填して、前記第1の金属層と接続させることに
    より、介在するバリア層のない、最小限の抵抗接続が該
    金属層間に形成される工程をさらに含む、請求項2に記
    載の金属層間の低抵抗配線の形成方法。
  4. 【請求項4】 前記工程d)の後に、 e)前記第2の金属層を選択的にエッチングして配線を
    形成する工程と、 f)該第2の金属層の上に第4のバリア層を堆積させ、
    該第4のバリア層の上に第2の誘電性中間層を堆積させ
    る工程と、 g)該第2の誘電性中間層の化学機械研磨(CMP)を
    実行して、該第2の誘電性中間層の上に第5のバリア層
    を堆積させる工程と、 h)前記工程a)から該工程d)を繰り返して、該第2
    の金属層と続いて堆積される第3の金属層との間に低抵
    抗接続を形成し、これにより、前記ICにおける複数の
    金属層が配線される工程と、をさらに含む、請求項3に
    記載の金属層間の低抵抗配線の形成方法。
  5. 【請求項5】 前記第1および第2のバリア層の材料が
    非導電性であり、前記第3のバリア層の材料が導電性お
    よび非導電性の材料から成る群より選択される、請求項
    2に記載の金属層間の低抵抗配線の形成方法。
  6. 【請求項6】 前記非導電性のバリア層の材料が、Si
    34およびTiOから成る群より選択される、請求項5
    に記載の金属層間の低抵抗配線の形成方法。
  7. 【請求項7】 前記導電性のバリア層の材料が、高融点
    金属と、TiN、WN、およびTaNを含む高融点金属
    化合物とから成る群より選択される、請求項5に記載の
    金属層間の低抵抗配線の形成方法。
  8. 【請求項8】 前記第1の金属層が銅層である、請求項
    2に記載の金属層間の低抵抗配線の形成方法。
  9. 【請求項9】 前記第1および第2の金属層が銅層であ
    る、請求項3に記載の金属層間の低抵抗配線の形成方
    法。
  10. 【請求項10】 側壁表面を有し、誘電性中間層の第2
    の厚みの部分を貫通して、金属層の上に設けられる該誘
    電性中間層の第1の厚みの部分の選択されたエリアを露
    出する集積回路(IC)ダマシン配線溝において、金属
    層間に低抵抗配線を形成する方法であって、 a)絶縁バリア層の材料を該溝の上に異方的に堆積させ
    て、該誘電性中間層の該第1の厚みの部分の該選択され
    たエリアの上に絶縁バリア層を形成する工程と、 b)該絶縁バリア層と、該誘電性中間層の該第1の厚み
    の部分との選択された互いに重なる部分をエッチングし
    て、該誘電性中間層の該第1の厚みの部分の側壁表面お
    よび該金属層の選択されたエリアを露出することによ
    り、該溝から該金属層の該選択された面積に至るビアが
    形成される工程と、 c)該溝および該ビアの上に導電性バリア層の材料を共
    形的に堆積させ、該誘電性中間層の該第1および第2の
    厚みの部分の該側壁表面と、該金属層の該選択されたエ
    リアとの上に導電性バリア層を形成する工程と、 d)異方的にエッチングを行い、該第1の誘電性中間層
    の該第1および第2の厚みの部分の該側壁表面の上の該
    導電性バリア層は除去せず、該金属層の該選択されたエ
    リアの上の該導電性バリア層を選択的に除去して、これ
    により、バリア側壁表面を有するダマシンプロセスによ
    るビアおよび溝が、該金属層を続いて堆積される銅金属
    層と直接接続するために準備される工程と、を含む金属
    層間の低抵抗配線の形成方法。
  11. 【請求項11】 前記工程b)において、アルミニウム
    と、アルミニウム−銅合金と、タングステンとから成る
    群より選択される材料による金属層の選択されたエリア
    が露出される、請求項10に記載の金属層間の低抵抗配
    線の形成方法。
  12. 【請求項12】 第1の金属水平層と、該第1の金属層
    の上に設けられる第1のバリア層と、該第1のバリア層
    の上に設けられる第1の誘電性中間層とを含む集積回路
    (IC)であって、該第1の誘電性中間層が、第1の厚
    みの部分と、該第1の厚みの部分の上に位置する第2の
    厚みの部分とを有する集積回路において、金属層間の低
    抵抗デュアルダマシン配線を形成する方法であって、 a)該第1の誘電性中間層の該第2の厚みの部分の選択
    されたエリアをエッチングして、ダマシン配線溝を形成
    し、該第1の誘電性中間層の該第2の厚みの部分の垂直
    な側壁表面および該第1の誘電性中間層の該第1の厚み
    の部分の選択された水平表面を露出する工程と、 b)該工程a)において露出された該第1の誘電性中間
    層の該第1の厚みの部分の該選択された水平表面の上に
    位置するように、第2のバリア層を、該第1の誘電性中
    間層の上に水平方向に異方的に堆積させ、該第1の誘電
    性中間層の該第2の厚みの部分の該垂直な側壁表面を極
    わずかに覆う工程と、 c)該工程b)において堆積された該第2のバリア層
    と、該第1の誘電性中間層の該第1の厚みの部分の該選
    択された水平表面と、該第1のバリア層との選択された
    互いに重なる面積をエッチングして、該第1の誘電性中
    間層の該第1の厚みの部分の垂直な側壁表面および該第
    1の金属層の選択されたエリアを露出することにより、
    該溝から該第1の金属層の該選択されたエリアに至るビ
    アが形成される工程と、 d)該工程a)において露出された該第1の誘電性中間
    層の該第2の厚みの部分の該垂直な側壁表面と、該工程
    b)において堆積された該第2のバリア層と、該工程
    c)において露出された該第1の金属層の該選択された
    エリアおよび該第1の誘電性中間層の該第1の厚みの部
    分の該垂直な側壁表面との上に、第3のバリア層を共形
    的に堆積させる工程と、 e)水平方向に異方的にエッチングを行って、該第1の
    誘電性中間層の該第1および第2の厚みの部分の該垂直
    な側壁表面の上の第3のバリア層は除去せず、該第1の
    金属層の該選択されたエリアの上の該第3のバリア層を
    選択的に除去して、これにより、バリア表面側壁を有す
    るダマシンプロセスによるビアおよび溝が、該第1の金
    属層を続いて堆積される金属層と直接接続するために準
    備される工程と、を含む金属層間の低抵抗デュアルダマ
    シン配線の形成方法。
  13. 【請求項13】 前記工程e)の後に、 f)前記第2のバリア層の上に第2の金属層を堆積さ
    せ、前記工程a)において形成された前記溝と、前記工
    程b)において形成された前記ビアとを充填して、前記
    第1の金属層と接続させることにより、介在するバリア
    層のない、最小限の抵抗接続が該金属層間に形成される
    工程をさらに含む、請求項12に記載の金属層間の低抵
    抗デュアルダマシン配線の形成方法。
  14. 【請求項14】 前記工程f)の後に、 g)前記第2の金属層の化学機械研磨(CMP)を実行
    する工程と、 h)該第2の金属層の上に第4のバリア層を堆積させ、
    該第4のバリア層の上に第2の誘電性中間層を堆積させ
    る工程と、 i)前記工程a)から該工程f)までの工程を繰り返し
    て、該第2の金属層と続いて堆積される金属層との間に
    低抵抗接続を形成し、これにより、前記ICにおける複
    数の金属層が配線される工程と、をさらに含む、請求項
    13に記載の金属層間の低抵抗デュアルダマシン配線の
    形成方法。
  15. 【請求項15】 前記第1および第2のバリア層の材料
    が非導電性であり、前記第3のバリア層の材料が導電性
    および非導電性の材料から成る群より選択される、請求
    項12に記載の金属層間の低抵抗デュアルダマシン配線
    の形成方法。
  16. 【請求項16】 前記非導電性のバリア層の材料が、S
    34およびTiOから成る群より選択される、請求項
    15に記載の金属層間の低抵抗デュアルダマシン配線の
    形成方法。
  17. 【請求項17】 前記導電性のバリア層の材料が、高融
    点金属と、TiN、WN、およびTaNを含む高融点金
    属化合物とから成る群より選択される、請求項15に記
    載の金属層間の低抵抗デュアルダマシン配線の形成方
    法。
  18. 【請求項18】 前記第1の金属層が銅層である、請求
    項12に記載の金属層間の低抵抗デュアルダマシン配線
    の形成方法。
  19. 【請求項19】 前記第1および第2の金属層が銅層で
    ある、請求項13に記載の金属層間の低抵抗デュアルダ
    マシン配線の形成方法。
  20. 【請求項20】 金属層と、 該金属層の上に設けられる誘電性中間層と、 該誘電性中間層の選択されたエリアを貫通して、該誘電
    性中間層の側壁表面および該金属層の選択された表面を
    露出するビアと、 該誘電性中間層の該側壁表面および該金属層の該選択さ
    れた表面の上にバリア層の材料を共形的に堆積させるこ
    とにより形成されるバリア層であって、異方的にエッチ
    ングを行うことによって、該金属層の該選択された表面
    上の該バリア層が選択的に除去され、これにより、バリ
    ア表面側壁を有するビアが、該金属層を続いて堆積され
    る金属層と直接接続するために準備されるバリア層と、
    を含む、集積回路(IC)における低抵抗金属層ビア配
    線。
  21. 【請求項21】 第1の金属水平層と、 該第1の金属層の上に設けられる第1のバリア層と、 該第1のバリア層の上に設けられる第1の誘電性中間層
    と、 該第1の誘電性中間層の上に設けられる第2のバリア層
    と、 該第1のバリア層と、該第1の誘電性中間層と、該第2
    のバリア層との選択された互いに重なる部分を貫通し
    て、該第1の誘電性中間層の垂直な側壁表面および該第
    1の金属層の選択された表面を露出する第1のビアと、 該第1の誘電性中間層の該垂直な側壁表面および該第1
    の金属層の該選択された表面の上に第3のバリア層を構
    成する材料を共形的に堆積させることにより形成される
    該第3のバリア層であって、水平方向に異方的にエッチ
    ングを行うことによって、該第1の金属層の該選択され
    た表面上の該第3のバリア層が選択的に除去され、これ
    により、バリア表面側壁を有する該第1のビアが、該第
    1の金属層を続いて堆積される金属層と直接接続するた
    めに準備される第3のバリア層と、を含む、集積回路
    (IC)における低抵抗金属層配線。
  22. 【請求項22】 前記第2のバリア層の上に設けられ、
    前記第1のビアを充填して、前記第1の金属層の前記選
    択された表面と接続する第2の金属層をさらに含み、こ
    れにより、介在するバリア層のない、最小限の抵抗接続
    が該金属層間に形成される、請求項21に記載の金属層
    配線。
  23. 【請求項23】 前記第2の金属層が選択的にエッチン
    グされて配線層が形成される金属層配線であって、 該第2の金属層の上に設けられる第4のバリア層と、 該第4のバリア層の上に設けられる第2の誘電性中間層
    と、 該第2の誘電性中間層の上に設けられる第5のバリア層
    と、 該第4のバリア層と、該第2の誘電性中間層と、該第5
    のバリア層との選択された互いに重なる部分を貫通し
    て、該第2の誘電性中間層の垂直な側壁表面および該第
    2の金属層の選択された表面を露出する第2のビアと、 該第2の誘電性中間層の該垂直な側壁表面および該第2
    の金属層の該選択された表面の上に第6のバリア層を構
    成する材料を共形的に堆積させることにより形成される
    該第6のバリア層であって、水平方向に異方的にエッチ
    ングを行うことによって、該第2の金属層の該選択され
    た表面上に堆積した該第6のバリア層が選択的に除去さ
    れ、これにより、バリア表面側壁を有する該第2のビア
    が、該第2の金属層を続いて堆積される金属層と直接接
    続するために準備される第6のバリア層と、をさらに含
    む、請求項22に記載の金属層配線。
  24. 【請求項24】 前記第1および第2のバリア層の材料
    が非導電性であり、前記第3のバリア層の材料が導電性
    および非導電性の材料から成る群より選択される、請求
    項21に記載の金属層配線。
  25. 【請求項25】 前記非導電性のバリア層の材料が、S
    34およびTiOから成る群より選択される、請求項
    24に記載の金属層配線。
  26. 【請求項26】 前記導電性のバリア層の材料が、高融
    点金属と、TiN、WN、およびTaNを含む高融点金
    属化合物とから成る群より選択される、請求項24に記
    載の金属層配線。
  27. 【請求項27】 前記第1の金属層が銅層である、請求
    項21に記載の金属層配線。
  28. 【請求項28】 前記第1および第2の金属層が銅層で
    ある、請求項22に記載の金属層配線。
  29. 【請求項29】 水平金属層と、 該金属層の上に設けられる誘電性中間層であって、第1
    の厚みの部分と、該第1の厚みの部分の上に位置する第
    2の厚みの部分とを有する誘電性中間層と、 該誘電性中間層の該第2の厚みの部分の選択されたエリ
    アを貫通して形成され、該誘電性中間層の該第2の厚み
    の部分の垂直な側壁表面および該誘電性中間層の該第1
    の厚みの部分の選択された水平表面を露出するダマシン
    配線溝と、 該誘電性中間層の該第1の厚みの部分の該選択された水
    平表面の上に位置するように、水平方向における異方性
    堆積によって形成される絶縁バリア層と、 該絶縁バリア層と、該誘電性中間層の該第1の厚みの部
    分の選択された互いに重なる部分を貫通して、該誘電性
    中間層の該第1の厚みの部分の側壁表面および該金属層
    の選択された表面を露出するビアと、 該誘電性中間層の該第1および第2の厚みの部分の該側
    壁表面、該誘電性中間層の該第1の厚みの部分の該選択
    された水平表面、および該金属層の該選択された面積の
    上に導電性バリア層の材料を共形的に堆積させることに
    より形成される導電性バリア層であって、水平方向に異
    方的にエッチングを行うことによって、該金属層の該選
    択された表面上に堆積した該導電性バリア層が選択的に
    除去され、これにより、導電性バリア表面側壁を有する
    該ダマシンプロセスによるビアおよび溝が、該金属層を
    続いて堆積される銅金属層と直接接続するために準備さ
    れる導電性バリア層と、を含む、集積回路(IC)にお
    ける低抵抗金属層デュアルダマシン配線。
  30. 【請求項30】 前記金属層の材料が、アルミニウム
    と、アルミニウム−銅合金と、タングステンとから成る
    群より選択される、請求項29に記載の金属層デュアル
    ダマシン配線。
  31. 【請求項31】 第1の水平金属層と、 該第1の金属層の上に設けられる第1のバリア層と、 該第1のバリア層の上に設けられる第1の誘電性中間層
    であって、第1の厚みの部分と、該第1の厚みの部分の
    上に位置する第2の厚みの部分とを有する第1の誘電性
    中間層と、 該第1の誘電性中間層の該第2の厚みの部分の選択され
    たエリアを貫通して形成され、該第1の誘電性中間層の
    該第2の厚みの部分の垂直な側壁表面および該第1の誘
    電性中間層の該第1の厚みの部分の選択された水平表面
    を露出する第1のダマシン配線溝と、 該第1の誘電性中間層の該第1の厚みの部分の該選択さ
    れた水平表面の上に位置するように、水平方向における
    異方性堆積によって形成され、該第1の誘電性中間層の
    該第2の厚みの部分の該垂直な側壁表面を極わずかに覆
    う第2のバリア層と、 該第2のバリア層と、該第1の誘電性中間層の該第1の
    厚みの部分と、該第1のバリア層との選択された互いに
    重なる面積を貫通して、該第1の誘電性中間層の該第1
    の厚みの部分の垂直な側壁表面および該第1の金属層の
    選択された表面を露出する第1のビアと、 該第1の誘電性中間層の該第1および第2の厚みの部分
    の該垂直な側壁表面、該第1の誘電性中間層の該第1の
    厚みの部分の該選択された水平表面、および該第1の金
    属層の該選択された表面の上に第3のバリア層を構成す
    る材料を共形的に堆積させることにより形成される該第
    3のバリア層であって、水平方向に異方的にエッチング
    を行うことによって、該第1の金属層の該選択された表
    面上に堆積した該第3のバリア層が選択的に除去され、
    これにより、バリア表面側壁を有する該ダマシンプロセ
    スによる第1のビアおよび溝が、該第1の金属層を続い
    て堆積される金属層と直接接続するために準備される第
    3のバリア層と、を含む、集積回路(IC)における低
    抵抗金属層配線。
  32. 【請求項32】 前記第1の誘電性中間層の上に設けら
    れ、前記第1のビアおよび溝を充填して、前記第1の金
    属層の前記選択された表面と接続する第2の金属層をさ
    らに含み、これにより、介在するバリア層のない、最小
    限の抵抗接続が該金属層間に形成される、請求項31に
    記載の金属層配線。
  33. 【請求項33】 前記第2の金属層上で化学機械研磨
    (CMP)が実行される金属層配線であって、 該第2の金属層の上に設けられる第4のバリア層と、 該第4のバリア層の上に設けられる第2の誘電性中間層
    であって、第1の厚みの部分と、該第1の厚みの部分の
    上に位置する第2の厚みの部分とを有する第2の誘電性
    中間層と、 該第4のバリア層と、該第2の誘電性中間層の該第1の
    厚みの部分との選択された互いに重なる部分を貫通し
    て、該第2の誘電性中間層の該第1の厚みの部分の垂直
    な側壁表面および該第2の金属層の選択された表面を露
    出する第2のビアと、 該第2のビアの上に、該第2の誘電性中間層の該第2の
    厚みの部分の選択されたエリアを貫通して形成され、該
    第2の誘電性中間層の該第2の厚みの部分の垂直な側壁
    表面および該第2の誘電性中間層の該第1の厚みの部分
    の選択された水平表面を露出する第2のダマシン溝と、 該第2の誘電性中間層の該第1の厚みの部分の該選択さ
    れた水平表面の上に位置するように、水平方向における
    異方性堆積によって形成され、該第2の誘電性中間層の
    該第2の厚みの部分の該垂直な側壁表面を極わずかに覆
    う第5のバリア層と、 該第2の誘電性中間層の該第1および第2の厚みの部分
    の該垂直な側壁表面および該第2の金属層の該選択され
    た表面の上に第6のバリア層を構成する材料を共形的に
    堆積させることにより形成される該第6のバリア層であ
    って、水平方向に異方的にエッチングを行うことによっ
    て、該第2の金属層の該選択された面積上に堆積した該
    第6のバリア層が選択的に除去され、これにより、バリ
    ア表面側壁を有する該第2のビアおよび溝が、該第2の
    金属層を続いて堆積される金属層と直接接続するために
    準備される第6のバリア層と、をさらに含む、請求項3
    2に記載の金属層配線。
  34. 【請求項34】 前記第1および第2のバリア層の材料
    が非導電性であり、前記第3のバリア層の材料が導電性
    および非導電性の材料から成る群より選択される、請求
    項31に記載の金属層配線。
  35. 【請求項35】 前記非導電性のバリア層の材料が、S
    34およびTiOから成る群より選択される、請求項
    34に記載の金属層配線。
  36. 【請求項36】 前記導電性のバリア層の材料が、高融
    点金属と、TiN、WN、およびTaNを含む高融点金
    属化合物とから成る群より選択される、請求項34に記
    載の金属層配線。
  37. 【請求項37】 前記第1の金属層が銅層である、請求
    項31に記載の金属層配線。
  38. 【請求項38】 前記第1および第2の金属層が銅層で
    ある、請求項32に記載の金属層配線。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068706A (ja) * 2001-08-24 2003-03-07 Ulvac Japan Ltd エッチング方法
US6764950B2 (en) 2000-04-05 2004-07-20 Renesas Technology Corp. Fabrication method for semiconductor integrated circuit device
JP2005512312A (ja) * 2001-10-11 2005-04-28 エピオン コーポレイション 相互接続バイアを改善するためのgcib処理および改善された相互接続バイア
JP2008034633A (ja) * 2006-07-28 2008-02-14 Nec Electronics Corp 半導体装置およびその製造方法
JP2008078647A (ja) * 1999-08-24 2008-04-03 Interuniversitair Micro-Electronica Centrum (Imec) 集積回路のメタライゼーションスキームにおけるバリア層のボトムレス堆積方法

Families Citing this family (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US6140237A (en) * 1997-06-16 2000-10-31 Chartered Semiconductor Manufacturing Ltd. Damascene process for forming coplanar top surface of copper connector isolated by barrier layers in an insulating layer
SG70654A1 (en) * 1997-09-30 2000-02-22 Ibm Copper stud structure with refractory metal liner
TW427014B (en) * 1997-12-24 2001-03-21 United Microelectronics Corp The manufacturing method of the capacitors of DRAM
US6181012B1 (en) 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6303489B1 (en) * 1998-06-03 2001-10-16 Advanced Micro Devices, Inc. Spacer - defined dual damascene process method
US6025259A (en) * 1998-07-02 2000-02-15 Advanced Micro Devices, Inc. Dual damascene process using high selectivity boundary layers
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6287977B1 (en) * 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
US6204166B1 (en) * 1998-08-21 2001-03-20 Micron Technology, Inc. Method for forming dual damascene structures
US6051496A (en) * 1998-09-17 2000-04-18 Taiwan Semiconductor Manufacturing Company Use of stop layer for chemical mechanical polishing of CU damascene
DE19843624C1 (de) 1998-09-23 2000-06-15 Siemens Ag Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung
US6169024B1 (en) * 1998-09-30 2001-01-02 Intel Corporation Process to manufacture continuous metal interconnects
US6306732B1 (en) * 1998-10-09 2001-10-23 Advanced Micro Devices, Inc. Method and apparatus for simultaneously improving the electromigration reliability and resistance of damascene vias using a controlled diffusivity barrier
US6080663A (en) * 1998-11-13 2000-06-27 United Microelectronics Corp. Dual damascene
US6197690B1 (en) * 1998-12-04 2001-03-06 Advanced Micro Devices, Inc. Chemically preventing Cu dendrite formation and growth by double sided scrubbing
TW404007B (en) * 1998-12-16 2000-09-01 United Microelectronics Corp The manufacture method of interconnects
US6417094B1 (en) * 1998-12-31 2002-07-09 Newport Fab, Llc Dual-damascene interconnect structures and methods of fabricating same
US6030896A (en) * 1999-04-21 2000-02-29 National Semiconductor Corporation Self-aligned copper interconnect architecture with enhanced copper diffusion barrier
US6329280B1 (en) * 1999-05-13 2001-12-11 International Business Machines Corporation Interim oxidation of silsesquioxane dielectric for dual damascene process
US6251770B1 (en) * 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
US6326301B1 (en) * 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure
SG93856A1 (en) * 1999-07-19 2003-01-21 Chartered Semiconductor Mfg A selective & damage free cu cleaning process for pre-dep, post etch/cmp
US6040243A (en) * 1999-09-20 2000-03-21 Chartered Semiconductor Manufacturing Ltd. Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion
US6221780B1 (en) * 1999-09-29 2001-04-24 International Business Machines Corporation Dual damascene flowable oxide insulation structure and metallic barrier
US6156655A (en) * 1999-09-30 2000-12-05 United Microelectronics Corp. Retardation layer for preventing diffusion of metal layer and fabrication method thereof
US6727169B1 (en) 1999-10-15 2004-04-27 Asm International, N.V. Method of making conformal lining layers for damascene metallization
US6096649A (en) * 1999-10-25 2000-08-01 Taiwan Semiconductor Manufacturing Company Top metal and passivation procedures for copper damascene structures
US6211061B1 (en) 1999-10-29 2001-04-03 Taiwan Semiconductor Manufactuirng Company Dual damascene process for carbon-based low-K materials
US6417106B1 (en) 1999-11-01 2002-07-09 Taiwan Semiconductor Manufacturing Company Underlayer liner for copper damascene in low k dielectric
US6350667B1 (en) 1999-11-01 2002-02-26 Taiwan Semiconductor Manufacturing Company Method of improving pad metal adhesion
US6191023B1 (en) 1999-11-18 2001-02-20 Taiwan Semiconductor Manufacturing Company Method of improving copper pad adhesion
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer
US6344419B1 (en) 1999-12-03 2002-02-05 Applied Materials, Inc. Pulsed-mode RF bias for sidewall coverage improvement
US6352938B2 (en) * 1999-12-09 2002-03-05 United Microelectronics Corp. Method of removing photoresist and reducing native oxide in dual damascene copper process
US6103569A (en) * 1999-12-13 2000-08-15 Chartered Semiconductor Manufacturing Ltd. Method for planarizing local interconnects
JP3457277B2 (ja) * 1999-12-15 2003-10-14 沖電気工業株式会社 半導体装置および半導体装置の製造方法
KR100326252B1 (ko) * 1999-12-28 2002-03-08 박종섭 듀얼 대머신 공정을 사용한 기상의 유전체를 갖는메탈라인 형성방법
US6242344B1 (en) 2000-02-07 2001-06-05 Institute Of Microelectronics Tri-layer resist method for dual damascene process
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
US6777331B2 (en) * 2000-03-07 2004-08-17 Simplus Systems Corporation Multilayered copper structure for improving adhesion property
JP2003528467A (ja) * 2000-03-20 2003-09-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置およびその製造方法
US6566258B1 (en) * 2000-05-10 2003-05-20 Applied Materials, Inc. Bi-layer etch stop for inter-level via
US6482733B2 (en) 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
US6759325B2 (en) 2000-05-15 2004-07-06 Asm Microchemistry Oy Sealing porous structures
US6554979B2 (en) 2000-06-05 2003-04-29 Applied Materials, Inc. Method and apparatus for bias deposition in a modulating electric field
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
US7405158B2 (en) 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US7732327B2 (en) 2000-06-28 2010-06-08 Applied Materials, Inc. Vapor deposition of tungsten materials
US7101795B1 (en) * 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US7964505B2 (en) 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
US6576550B1 (en) 2000-06-30 2003-06-10 Infineon, Ag ‘Via first’ dual damascene process for copper metallization
KR100474605B1 (ko) * 2000-06-30 2005-03-10 인터내셔널 비지네스 머신즈 코포레이션 구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스
US6573148B1 (en) 2000-07-12 2003-06-03 Koninklljke Philips Electronics N.V. Methods for making semiconductor inductor
US6562715B1 (en) 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
US20020083897A1 (en) * 2000-12-29 2002-07-04 Applied Materials, Inc. Full glass substrate deposition in plasma enhanced chemical vapor deposition
US6765178B2 (en) 2000-12-29 2004-07-20 Applied Materials, Inc. Chamber for uniform substrate heating
US6825447B2 (en) * 2000-12-29 2004-11-30 Applied Materials, Inc. Apparatus and method for uniform substrate heating and contaminate collection
US6383920B1 (en) 2001-01-10 2002-05-07 International Business Machines Corporation Process of enclosing via for improved reliability in dual damascene interconnects
US6472757B2 (en) * 2001-01-11 2002-10-29 Advanced Micro Devices, Inc. Conductor reservoir volume for integrated circuit interconnects
US6951804B2 (en) 2001-02-02 2005-10-04 Applied Materials, Inc. Formation of a tantalum-nitride layer
US6756672B1 (en) * 2001-02-06 2004-06-29 Advanced Micro Devices, Inc. Use of sic for preventing copper contamination of low-k dielectric layers
AU2002306436A1 (en) 2001-02-12 2002-10-15 Asm America, Inc. Improved process for deposition of semiconductor films
JP4625229B2 (ja) * 2001-02-15 2011-02-02 アイメック 半導体デバイスの製造方法
US6878206B2 (en) 2001-07-16 2005-04-12 Applied Materials, Inc. Lid assembly for a processing system to facilitate sequential deposition techniques
US6660126B2 (en) 2001-03-02 2003-12-09 Applied Materials, Inc. Lid assembly for a processing system to facilitate sequential deposition techniques
US6734020B2 (en) 2001-03-07 2004-05-11 Applied Materials, Inc. Valve control system for atomic layer deposition chamber
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US8043484B1 (en) 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
US7781327B1 (en) * 2001-03-13 2010-08-24 Novellus Systems, Inc. Resputtering process for eliminating dielectric damage
US7186648B1 (en) * 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US6545504B2 (en) 2001-06-01 2003-04-08 Macronix International Co., Ltd. Four state programmable interconnect device for bus line and I/O pad
US6577161B2 (en) 2001-06-01 2003-06-10 Macronix International Co., Ltd. One cell programmable switch using non-volatile cell with unidirectional and bidirectional states
US6531887B2 (en) 2001-06-01 2003-03-11 Macronix International Co., Ltd. One cell programmable switch using non-volatile cell
US6531780B1 (en) * 2001-06-27 2003-03-11 Advanced Micro Devices, Inc. Via formation in integrated circuit interconnects
US7211144B2 (en) * 2001-07-13 2007-05-01 Applied Materials, Inc. Pulsed nucleation deposition of tungsten layers
US6734097B2 (en) * 2001-09-28 2004-05-11 Infineon Technologies Ag Liner with poor step coverage to improve contact resistance in W contacts
US6746591B2 (en) 2001-10-16 2004-06-08 Applied Materials Inc. ECP gap fill by modulating the voltate on the seed layer to increase copper concentration inside feature
US6916398B2 (en) 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US6729824B2 (en) 2001-12-14 2004-05-04 Applied Materials, Inc. Dual robot processing system
KR20030054783A (ko) * 2001-12-26 2003-07-02 동부전자 주식회사 반도체 소자의 제조방법
KR100464267B1 (ko) * 2001-12-31 2005-01-03 동부전자 주식회사 반도체 소자의 구리 배선 형성 방법
US6620670B2 (en) 2002-01-18 2003-09-16 Applied Materials, Inc. Process conditions and precursors for atomic layer deposition (ALD) of AL2O3
US6998014B2 (en) * 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
US6827978B2 (en) * 2002-02-11 2004-12-07 Applied Materials, Inc. Deposition of tungsten films
US6833161B2 (en) 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US6693356B2 (en) * 2002-03-27 2004-02-17 Texas Instruments Incorporated Copper transition layer for improving copper interconnection reliability
US6720027B2 (en) 2002-04-08 2004-04-13 Applied Materials, Inc. Cyclical deposition of a variable content titanium silicon nitride layer
US6869838B2 (en) * 2002-04-09 2005-03-22 Applied Materials, Inc. Deposition of passivation layers for active matrix liquid crystal display (AMLCD) applications
US20030194825A1 (en) * 2002-04-10 2003-10-16 Kam Law Deposition of gate metallization for active matrix liquid crystal display (AMLCD) applications
US7279432B2 (en) 2002-04-16 2007-10-09 Applied Materials, Inc. System and method for forming an integrated barrier layer
US6887786B2 (en) * 2002-05-14 2005-05-03 Applied Materials, Inc. Method and apparatus for forming a barrier layer on a substrate
US6657304B1 (en) * 2002-06-06 2003-12-02 Advanced Micro Devices, Inc. Conformal barrier liner in an integrated circuit interconnect
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US6821563B2 (en) 2002-10-02 2004-11-23 Applied Materials, Inc. Gas distribution system for cyclical layer deposition
US6919639B2 (en) * 2002-10-15 2005-07-19 The Board Of Regents, The University Of Texas System Multiple copper vias for integrated circuit metallization and methods of fabricating same
US6833320B2 (en) * 2002-11-04 2004-12-21 Intel Corporation Removing sacrificial material by thermal decomposition
DE10306314B3 (de) * 2003-02-14 2004-10-28 Infineon Technologies Ag Verfahren zur Erzeugung leitfähiger Strukturen mit Submikrometerabmessungen mittels elektrochemischer Abscheidung
US7026714B2 (en) * 2003-03-18 2006-04-11 Cunningham James A Copper interconnect systems which use conductive, metal-based cap layers
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US6740392B1 (en) * 2003-04-15 2004-05-25 Micron Technology, Inc. Surface barriers for copper and silver interconnects produced by a damascene process
US7352053B2 (en) * 2003-10-29 2008-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Insulating layer having decreased dielectric constant and increased hardness
US7071100B2 (en) * 2004-02-27 2006-07-04 Kei-Wei Chen Method of forming barrier layer with reduced resistivity and improved reliability in copper damascene process
US7119018B2 (en) * 2004-07-09 2006-10-10 International Buisness Machines Corporation Copper conductor
CN100356545C (zh) * 2004-09-21 2007-12-19 中芯国际集成电路制造(上海)有限公司 在半导体器件的双镶嵌结构中降低接触电阻的方法和结构
US7282802B2 (en) * 2004-10-14 2007-10-16 International Business Machines Corporation Modified via bottom structure for reliability enhancement
KR100637965B1 (ko) * 2004-12-22 2006-10-23 동부일렉트로닉스 주식회사 Fsg 절연막을 이용한 반도체 소자의 금속 배선 형성 방법
US7476602B2 (en) * 2005-01-31 2009-01-13 Texas Instruments Incorporated N2 based plasma treatment for enhanced sidewall smoothing and pore sealing porous low-k dielectric films
US7687383B2 (en) * 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
US7608549B2 (en) * 2005-03-15 2009-10-27 Asm America, Inc. Method of forming non-conformal layers
KR20080089403A (ko) * 2005-12-22 2008-10-06 에이에스엠 아메리카, 인코포레이티드 도핑된 반도체 물질들의 에피택시 증착
US7365009B2 (en) * 2006-01-04 2008-04-29 United Microelectronics Corp. Structure of metal interconnect and fabrication method thereof
US20070205507A1 (en) * 2006-03-01 2007-09-06 Hui-Lin Chang Carbon and nitrogen based cap materials for metal hard mask scheme
US7435674B2 (en) * 2006-03-27 2008-10-14 International Business Machines Corporation Dielectric interconnect structures and methods for forming the same
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7855147B1 (en) 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
US7645696B1 (en) 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
JP2008060243A (ja) * 2006-08-30 2008-03-13 Nec Electronics Corp 半導体装置およびその製造方法
KR100792358B1 (ko) * 2006-09-29 2008-01-09 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그 형성방법
US7585758B2 (en) * 2006-11-06 2009-09-08 International Business Machines Corporation Interconnect layers without electromigration
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
DE102006056626A1 (de) * 2006-11-30 2008-06-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum selektiven Herstellen einer leitenden Barrierenschicht durch ALD
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US7922880B1 (en) 2007-05-24 2011-04-12 Novellus Systems, Inc. Method and apparatus for increasing local plasma density in magnetically confined plasma
US7897516B1 (en) 2007-05-24 2011-03-01 Novellus Systems, Inc. Use of ultra-high magnetic fields in resputter and plasma etching
US7759199B2 (en) * 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
US7939447B2 (en) * 2007-10-26 2011-05-10 Asm America, Inc. Inhibitors for selective deposition of silicon containing films
US7655543B2 (en) * 2007-12-21 2010-02-02 Asm America, Inc. Separate injection of reactive species in selective formation of films
US8017523B1 (en) 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
US8486191B2 (en) * 2009-04-07 2013-07-16 Asm America, Inc. Substrate reactor with adjustable injectors for mixing gases within reaction chamber
US8653664B2 (en) * 2009-07-08 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layers for copper interconnect
US8653663B2 (en) 2009-10-29 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US8367528B2 (en) * 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US8361900B2 (en) 2010-04-16 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
CN102437089B (zh) * 2011-07-12 2014-05-28 上海华力微电子有限公司 一种铜后道互连工艺
KR20130056014A (ko) * 2011-11-21 2013-05-29 삼성전자주식회사 듀얼 다마신 배선 구조체를 포함하는 반도체 소자
US8895436B2 (en) 2012-12-05 2014-11-25 International Business Machines Corporation Implementing enhanced power supply distribution and decoupling utilizing TSV exclusion zone
US20150162277A1 (en) * 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
KR102264160B1 (ko) 2014-12-03 2021-06-11 삼성전자주식회사 비아 구조체 및 배선 구조체를 갖는 반도체 소자 제조 방법
US10985055B2 (en) * 2015-12-30 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with anti-adhesion layer
US9859156B2 (en) * 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
US9966308B2 (en) 2016-10-04 2018-05-08 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
CN108470716A (zh) * 2018-05-18 2018-08-31 上海华虹宏力半导体制造有限公司 消除金属缺陷引起的器件短路的方法及半导体结构
US11387271B2 (en) 2019-12-17 2022-07-12 Texas Instruments Incorporated Optical sensor with trench etched through dielectric over silicon

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117273A (en) * 1990-11-16 1992-05-26 Sgs-Thomson Microelectronics, Inc. Contact for integrated circuits
JP3139781B2 (ja) * 1991-08-07 2001-03-05 沖電気工業株式会社 半導体装置およびその製造方法
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5559367A (en) * 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
US5413962A (en) * 1994-07-15 1995-05-09 United Microelectronics Corporation Multi-level conductor process in VLSI fabrication utilizing an air bridge
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
US5529953A (en) * 1994-10-14 1996-06-25 Toshiba America Electronic Components, Inc. Method of forming studs and interconnects in a multi-layered semiconductor device
US5686354A (en) * 1995-06-07 1997-11-11 Advanced Micro Devices, Inc. Dual damascene with a protective mask for via etching
US5602053A (en) * 1996-04-08 1997-02-11 Chartered Semidconductor Manufacturing Pte, Ltd. Method of making a dual damascene antifuse structure

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078647A (ja) * 1999-08-24 2008-04-03 Interuniversitair Micro-Electronica Centrum (Imec) 集積回路のメタライゼーションスキームにおけるバリア層のボトムレス堆積方法
US6764950B2 (en) 2000-04-05 2004-07-20 Renesas Technology Corp. Fabrication method for semiconductor integrated circuit device
US7232757B2 (en) 2000-04-05 2007-06-19 Renesas Technology Corp. Semiconductor integrated circuit device and fabrication method for semiconductor integrated circuit device
JP2003068706A (ja) * 2001-08-24 2003-03-07 Ulvac Japan Ltd エッチング方法
JP4585719B2 (ja) * 2001-08-24 2010-11-24 株式会社アルバック エッチング方法
JP2005512312A (ja) * 2001-10-11 2005-04-28 エピオン コーポレイション 相互接続バイアを改善するためのgcib処理および改善された相互接続バイア
JP2008034633A (ja) * 2006-07-28 2008-02-14 Nec Electronics Corp 半導体装置およびその製造方法

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