TW382798B - Low resistance contact between integrated circuit metal levels and method for same - Google Patents
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Description
五 、發明説明( A7 B7 !i .1 yll i'i 發明背景及搞要 "本發叼是有關於—般和積體電路(J c )製程,而更確切地 説疋與銅質互連結構以與及形成銅互連結構的方法有 關,此法不具插之污染性的障壁層m良在銅層之間 的導電性。 , :尺寸逐漸縮小、更便宜、且功能更強的電子製品依序 上需求,引發了對形體更小積體電路以及較大基體的 2它也產生了在積體電路基體上作到更緻密包裝電路q ^求。對積體電路中更加微小形體電路的需求,必需是那 些2組件和介電層之間的互連線路能儘量地縮小。因此, 研死持續地在進行,以残降低通路互料路和接線的 度:當互連線路的表面積t小時,其料係數也會減降 而瑕終互連線路電阻係數的增加則變成了積體電路設計上 =破m係數的導體會於傳導路徑上造成高阻抗和 ^的傳導延遲。這些問題導致積體電路中元件之間不 罪的訊號時標,不可靠的電壓層級,以及冗長的訊號 遲。也由於具阻斷性之不良連接傳導表面,或是由於具 度相異之阻抗特性間導體的接合,導致了傳送上的間斷 ^對具有低電阻係數之互連線路和通路,以及抵抗揮發 製程環境之能力存有需求。铭和鎮金屬時常用來於積體 路表作中製造電有效面積之間的互連線路(或通路)。因 它們在製造環境中容易使用而不像銅需要特別處理,所 這些金屬很受歡迎。 , 在降低電路中導線和通路尺寸的努力之中,銅是替換鉬 而 的 見 上 可 延 南 性 馬 以 π请先閱讀背面之注意事項再填寫本頁) I . 訂
J 4- 本纸狀度適财_家炳 A7 B7 '"'.^-令 斗'^"'^Ά 彳 '”令"' -5- 五、發明説明(2 I自然的選擇。因爲銅的傳導係數大約是㈣二倍 1轉的三倍。因此,相同的電流能 ㈣ 一半寬度的铜線》 m·僅有鋁線 銅的電子遷移特性也是遠優於㈣ :=減,,…比銅更易受影響2 = =有一綱線爲小的截面,銅線仍較能維持電學的 .,而,在積體電路製程中,已經出現了—些與銅的使用 相關的問題。銅會污染積體電路製程中許多所用的材料, 因此,-足要小心地使銅不會遷移擴散。已有許多不同的 万法被建議用來處理積體電路材料中鋼擴散的問題。且已 ,有幾種材料被建議料避免銅擴散過程中的障礙,特別 ^些耐火金屬。、鈕、和氮化欽(ΤιΝ)是可能適用作 局钢攝散障壁耐火金屬的一些例子。然而,銅對這些擴散 障壁材料的附著性卻是積體f路製程中問題,且這些材料 的導^性疋在建構積體電路互連線路中的—個値得 議題。 ’ 當所選擇的積體電路部份形體(ge。她y)很小時,不能 夠使用傳統的金屬沈積製程,例如濺射,纟沈積金屬於基 體之上或進入通路之内。因爲填充間隙的能力不良,所以 以’X射金屬鋁或銅來填滿,卜直徑的通路是不實際的。爲了 要沈積銅’在工業界中現有多種不同的'化學氣相沈積 (C VD )技衔正在發展當中。 ^ 在典型的化學氣相沈積製程中,銅與有機配位基結合用 4、錄尺度“彳1 K W 彳.:制·((,NS ) Μ^ΜΤ2Ϊ〇^~29Ί^Γ) (請先閱讀背面之注意事項再填寫本頁)
A7 A7 B7 五、發明説明(3 以製L具揮發性的銅化合物或其先堪物^也就是說,將銷 :入化合物中以便容易地被蒸發成氣體。-積體電路上所 選的f面,例如擴散障壁材料,會暴露在含有銅之氣體且 高於室溫的環境中。當揮發性的銅氣化合物分解時,銅在 那受熱的選擇表面上被留了下來。有機種銅化合物是可以 使:於化學氣相沈積製程。大家都公認銅化合物的分子結 構影響(至少是部份地)所選表面上銅薄膜殘留層的傳導係: ,數。 1金屬層之間的連接’例如被介電間層分開的銅,典型 上疋X形成於金屬層之間的通路的—種金屬鑲嵌法所製 成ιίΐ下的銅薄膜最先是被介電質完全地覆蓋,典型的 1貝疋氧化秒。之後,成像的光阻輪廓在介電質之上 形成’並且於介電質中蝕刻入一互連線路渠道。阻體的另 一層,在覆蓋於渠道的光阻之中有一開孔(或洞),對應於 ^ %貝中通路將被形成的區域。沒有被光阻覆蓋的介電質 然後會被㈣,以除去在光阻中位於孔洞之下的氧化物。 光阻然後被剝離;最後用-層銅薄膜,或是—些其他的金 屬材料來填滿通路與渠道。内有銅通路經過的介電層所组 成的一層現在是覆蓋於銅薄膜之上。而剩餘過量的銅則是 以化學機械式抛光(CMP)製程來移除,這是人所周知的 技術。最後製成了「接入式」,或是金屬鑲嵌式的結構。 鋼互連線路的形成需要銅線被完全地以障壁層包圍。而 障壁層可以是傳導性或是非傳導性的。在製程^,爲了 ^ 護已存的障壁層免於蝕刻以及製備這些障壁層表面附著到 -6 ---------—— I 請先閱讀背面之注意事項再填寫本頁) I: 消 f: 合 尺度適W屮Κ Κ家標呤(CNS ) Λ4規格 (210X297公釐〉 5: A7 B7 五、發明説明( ,其他的積體電路材料上,需要—些 也必須製備傳導性的障辟w伟人p I步驟。
二±、 7障土以便與金屬層間有良好的導雨A 面。障壁層可能沈積 ^ ^ ΛΑ… 多種不同的金屬廣和積體兩软 的介電間層之間的薄膜。在 ^ 間’金屬鑲嵌式製程可能會 ::渠運形成期 數先前存在的傳導性障壁層备 大夕 办 β使侍銅通路和金屬層之間的 :一疋要將廷些障壁除去通常是困難的。已有程 序被發展出來,藉以將在銅質通路和界面傳導性障壁 間的電阻減到最少。此孙,Λ 61 卜在附者性和傳導特性之間時常 要做一些妥協。 /案審理中的巾請案,序號G8m7,267,是㈣ 等人發明,申请於1996年9月2〇日,標題爲「用於銅附著 之氧化擴散障壁表面及其方法」(代理人案件表號碼SMT 123 ’讓與給同本發明的受讓人),_示一種將擴散障壁 表面氧化的方法以改良銅對擴散障壁的附著性。在低速電 路:由-氧化薄膜層所產生的電阻是可以不被注意的;但 在同速的應用中’即使是—小量的電阻都能夠使通過一氧 化層(電流傳送延遲增加。在上面所提到本發明應用的主 要目的疋要改良銅沈積留在一表面上的能力,而非改良 銅與其他表面間的傳導係數。 另一同案審理中的申請案,序號〇8/717,315 ,是由 Charneski與Nguyen等人發明,申請於】996年9月2 〇曰,標 題爲「接附於擴散障壁表面的銅及其方法^ (代理人案件 表號碼SMT 243 ’讓與給同本發明的受讓人),揭示一種 本纸乐尺度適川屮國囚幻·㈣(rNS ) M規格(2丨0X29?公釐)
A7 B7 5 Η iii A f, 五、發明説明( 用夕種不同反應性氣體來改良銅的附著性,而無需在擴教 ㈣上氧化層。然而’此專利的焦點是著重在改良 、十著丨生而不是要改良表面上被沈積的銅的傳導係 數。 另一同案審理中的申請案,由Nguyen和Maa發明,序 號 08/729 567 ,由。主、》 〆’ 申h於1996年1 〇月1 1日,標題爲「銅的 化于孔相沈知在離子製備傳導性的表面及其製造法」(代 里人术表114號,讓與給同本發明的受讓人),揭示一以 暴露於惰性氣體離子中來製備傳導性表面(如障壁層)的方 法’以改良;^ —植道!·止士 、1寻淨性表面和之後銅沈積層之間的導電 性。然而,這發明的主要目的是製備實質上沒有副產物和 積體電路製程碎片的傳導性表面。 丁二一等人在論文「使關位化學氣相清潔法之超低 =接接點銅通路技術」,1997…論會技術文摘 I::::”數59,中,揭示-種於二個鋼層之間形 又τ至屬鑲欣式的直接連接法3穿過二個介電層到並下 的銅層m層之間的障壁層形成連接。^ — 種万法是指示形成—於金屬層之間,無插 連接線路。也沒有-種方法μ 了^目^ 障壁^必須因爲互連線路渠道而被製造時,並進“而来’二 通過單一介電間層之雙重金屬鑲嵌式連接法。 > 運用將銅質通路和積體電路中之界面 到最小的方法是有好處的。 ㈣⑯阻減 而使用在銅和傳導性障壁層間選擇地 叹通路或是金屬 ________ 本紙張尺^ -8- (210x297公漦) (請先閱讀背面之注意事項再填寫本頁)
五 、發明説明( A7 B7 η 消 合 n 印 ,欺結構中的障壁層,以移除那不良傳導介面的方法也會 是有幫助的。 ^者使用在通路或金屬鑲嵌式結構的形成中選擇地沈 知,選擇地蚀刻障壁層的方法也是有利的。 、取後’ m在積體電路互連線路中選擇性地形成障壁層 恳避兄铜:亏染的方法,並且選擇性地除去障壁層以提升銅 曰間的傳導係數將會是有益處的。 一積體電路之中包括有:-第-金屬水平層、 :疏於屬層之上的第一障壁層、一覆蓋於第 壁層之上的第一介^ ^ ,丨%間層、以及—覆蓋於第一介電間層之 上的弟二障壁層;這神 ^ . ^ ^ n 阻互連線路的方法: = :·在金屬層之間形成低電 丄—障壁層、第-介電間層及 使…介電間層之垂直側壁表面以及第—金屬層之 所選區域裸露出來; <由 b)等形地沈積—第三障壁層於第一介 一金屬層的垂直側壁表面中步 E和弟 上;並且 衣茚m)所選稞露區域之 ο在水平的方向非等方地蝕刻,以 積於第一個金屬層所 4也私除沈 丨、4丄 < 罘二個陸辟 在該第-介電間層的垂直的側壁 土層’而非 表面側壁的通路被製備到用接續沈=二具有障壁 與第一金屬層連接。 ㈢i屬層直接地 本絲尺㈣射_幻辨(CNS )'Α4^72^97,Αν«'Γ (請先閱讀背面之注意事項再填寫本頁) -裝 、11 A7
在知體电路也有提供低電阻金屬層通路互連線路包括 二金屬層,-覆蓋於第一金屬層的介電間層,以及 ::間層所選的區域的通路,使得金屬層之介電間層= 土表面和孩金屬層中所選的區域裸露出來 料-步地包含-位於介電間層側壁表面之上 = =形地沈積於介電間層㈣表面和所選 : 形成障壁層,並且非等方妯1拔以 旬屬n .層所選區域之上的障壁:=性=以移除位於金屬 路,着…: 備—具有障壁表面側壁的塌 m屬層直接地與第一金屬層連接。 4壁括,—第-金屬水平層、-覆蓋於第 第一介㊉門/ &屬層、以及覆蓋於第-障壁層之上的 上的第二;,該第一介電間層具有-覆蓋於該第-層之 屬層之間4二的層;這裡提供—種方法,用來在金 的步驟:八低€阻雙重金屬鑲嵌式互連線路,包含下列 以:成:第—介電間層第二層上所選區域加以餘刻, 電間層第::嵌式互連線路渠道’並且使得該第-介 屏上~ κ垂直側壁表面和該第一介電間層第— ^斤還足水平表面裸露出來; 二:水平方向非等方地沈積-第二的障壁層於第 一 層之上,使其覆盅於步驟a)中所裸露出的第 二:間層第一層中所選之水平表面乏上,而且最小 面又J鹆蓋了該第一介電間層第二層〃之垂直側壁表 (請先閱讀背面之:泛意事項再填{^本頁) 裝------—訂---- 4、纸尺度场用Τίι'^Γ^Γ -10- ((A’s ) Λ4规格(210X 297公釐)
c) 蓋表面 以及該 一層的 出來, 的區域 d) 第一介 中所沈 第一金 壁表面 消於含朴印y
、伙 1貝之第二障壁層丄π 评Hg名 # ^ A介電間層第—層上所選擇的水平表面、 弟一障劈 垂直的側::面,刻,使得第-介電間層; 因此—形 < —通路_,層上所! » 第三障壁層於步碟a)中裸露出: :的層上中之垂直側壁表面上、於步㈣ 屬=二障壁層、以及於步驟〇所 屬=選區域和第—介電間層第一層之垂直令 ) 在平方向非等方地絲别以溫 於該第-么屋^ 4擇性地移除覆! 移除覆-二第:選區域之上的第三障壁層,… 上的第三障壁m 广層垂直側壁表最 m. 備—種具有障壁側表面之金屬· 甘入5表各的通路和渠道,使得該第—金亩. 接至之後沈積的金屬層。 曰k要地k 在積體電路中也提供了低電阻金屬廣 連線路,包含有—水平今^ 續,重至“欺式互 -門展、、人千至屬層'一覆盖於金屬層之上的介 :間層、孩介電層具有'覆蓋於該第_層 “ 第二層。此金屬鑲嵌式互連線路進—步地包括,—二一 電間層第二層所選區域而形成之金屬鑲嵌式互連二: ::並使得該介電間層第二層的垂直側壁表 層弟一層中所選的水平表面裸露出來。料,此金= 11 )Λ4規Μ ( 210X297公漦)
A7 ri??i^-t--y.^.T;.v-?h-T.消於合w.^印^ 五、發明説明(9 ) 式連線路還包括有,一以於水平方 之絕緣㈣層,以覆蓋於 積法形成 上。 ^丨%間層弟一層之所選區域之 金屬鑲嵌式互連線路包括右 所選覆4m-八 過絕緣性障壁層中 a 1弘間層弟一層的通路,並使得該 w %間層弟—層之側壁表 出夾。& 囬,、3金屬層中所選的區域裸露 取後,至屬鑲嵌式互連線路包本,水的.ρ. •層第-和第二層中之側壁表,-於弟-介電間 2=等二該金屬層所選的區域等之上,以傳導性 傳導性二:: 形成的傳導性的障壁層。然後, 去冷^ 水千的万向被非等方性地蚀刻,以選擇地除 右揸道〖屬層所選區域〈上的傳導性障壁層。製備此具 、“ 障壁表面側壁之金屬鑲嵌式製程的通路和渠道, '將金屬層與之後沈積的金屬層連接。 _圖示概述 "* 圖丁况明在積體電路中形成一完整低電阻金屬 層通路互連線路方法的步驟。 ." 疋在圖1至3中所顯示之積體電路之中,形成— 冗整低電阻金屬爲$ 4 & 屬層互連線路方法的更詳細描述。 圖1 〇是—洁昶 ^ 机秸圖,以圖例説明在金屬層之間形成一低 電阻通路^料彳㈣㈣。 圖γ爲圖10中流程圖之更加詳細的版本,圖例説明— 至、層〈間形成—低電阻互連線路的方法。 圖1 2 土 1 8是以圖示說明一種在積體電路中形成一完整 — '1' -t——^-----訂------? 注意事項再填寫本頁) 本躲尺度綱_家綱 -12 (210x 297公梦 —) A 7 , —----______ 五、發明説明(10 ) 低電阻金屬層之雙重金屬鑲嵌式互連線路方法的步驟。 圖1 9是一流程圖’説明一種使用金屬鑲嵌製程,在金 屬層之間形成一低電阻互連線路方法的步驟。 圖2 0是圖1 9中流程圖的一個較爲詳細的版本,圖中説 明了在金屬層之間形成一低電阻之雙重金屬鑲嵌式互連線 路方法的步驟。 最佳實施例的詳述_ ’圖1至3是在圖示說明一種在積體電路中形成—完整低 電阻金屬層通路互連線路方法的步驟;圖1是積體電路 的一部分剖面圖。積體電路1 〇包含一覆蓋於第一個金屬 層12之金屬層12和介電間層14。在本發明的某些角度, 非傳導性障璧層1 6將介電間層1 4和金屬層1 2加以區隔; 在本發明的某些角度,非傳導性障壁層1 8是覆蓋於介電 間層1 4之上。積體電路1 〇也包含一經由介電間層丄4中所 選區域之通路2 0,此區域使介電間層} 4中的側壁表面2 2 和金屬層12中所選的區域24裸露出來。 圖2是積體電路丨〇的一個部分剖面圖,描述藉由於介電 間層1 4中侧壁2 2與金屬層選擇區域2 4等形地沈積傳導性 和非傳導性障壁層材料,而在介電間層丨4中側壁表面上 形成一障壁層2 6。 圖3是積體電路丨〇中一個部分剖面圖,描述非等方性地 蝕刻障壁層26,以選擇性地除去位於金屬層所選區域以 心上的障壁層2 6。在此製程中,覆蓋於障壁層】8之上的 障壁層26也已經被移除。通路2〇現在有障壁表面側壁 ______________ _ -13- 本紙張尺度4则,1¾¾1¾、料((,NS ) Λ4規格(Ή〇χ297公廣) -I ----f - ^ n ll· I - I - ^ * ^ (請先閲讀背面之注意事項再填寫本頁) 五、 發明説明(11 ) A7 B7 t 1} J1 消 1V 合 il ΰ 印 26,而且製備用來直接地將金屬層。連接到之後沈積的 金屬層本(沒有顯示)。 圖4到9是一較爲詳細的描述,是在圖丨至3中顯帝之積 體電路中形一成整低電阻金屬層互連線路的方法。圖4是 積體電路30的一個部分剖面圖,包含一第一金屬水爭層 32。被指定成水平的金屬層32的平面是爲了能清楚描述 本發明’所以是任意的指定的。另—種選擇,帛一金腐層 ’32是垂直,或是説坐標视點被旋轉%度。第一障壁層34 2於第一金屬層32之上,而且第-:電間層36覆蓋於 障土層上。而第二障壁層Μ 於第一介電間 層3 6之上。 圖5是積體電路30的—個部分剖面圖,其中描述 過第一障壁層3 4所選之覆其F祕 „ 谈策區域、第一介電間層3 θ、f 二:障壁層38的第—通路4〇,使得第 電的間層 的垂直側壁表面42與第一金屬層32中所選區域44裸 2來。典型上,通路40是藉由沈精一層光阻46而形 L而光阻46成像以形成—間隙,並在該處形成通路 :弟-障壁層34’第—介電間層36,以及第二障壁層 電漿独刻穿過光阻46中的間隙形成通路40。在形 成通路4〇之後,光阻46就被移除。 圖二是積體電路30的—個部分剖兩圖,其中描述以等形 *知第-障壁層4 6於第-介電間層3 6中之垂直侧壁 ::42和第一金屬層所選區域“之上,以形成-第三障 土臂 4 6 〇 條通 和 (锖先閲讀背面之注意事項存填寫本筲) -装' 1Τ -14- (210x297公漦) u ;/ί t: 合 V, Tl. 印 五、發明説明(12) 圖7是積體電路30的一個部分剖面圖,其中描述一在水 I万向非等方地蚀刻之後的第三障壁層46,並選擇性地 去位於第—金屬層所選區域〇之上的第三障壁層46。 在蝕該過程當中’覆蓋於第二障壁層38上之第三^辟声 Μ通常是被移除。製備具有障壁表面側壁46之第一通路 ,以便直接地將第-金屬層32連接到之後 層(沒有顯示)。 圖8是積體電路30的一個部分剖面圖,其中更進一牛包 =覆蓋於第二障壁層38之上的第二金屬層48,並且填充 乐通路40與第一金屬層所選區域44相連接;在金屬層 々間做成—最小電阻連接而沒有插入的障壁層。 圖/是積體電路30的一個部分剖面圖,其中第二金屬層 疋被選擇性地蚀刻,以形成—互連缘路,或是相互連 =。:本發明的一些角度來看,當第二金屬層“被钱 厗 第二障壁層3 8有部分被移除。然後,在第二金屬 品戈之下的第—障壁層3 8不受蚀刻,如圖9所示。精 "J進—步地包含覆蓋於第二金屬層48之上的第四 、.^ ,以及第一介電質36,在該處第二障壁層38已 】掉。一第一介電間層52覆蓋於第四障壁層5〇之 上2在第二介電間層5 2沈積之後,第二介電間層5 2的表 疋並不是平的,因爲它的表面輪廓是依照第二金屬戶 4 8 弟 A電間層3 6的不同水平平面而定。從本發明的 “=角度來看,在第二的介電間層5 2上做化學機械式抛 '乂成貪質上平坦的表面。第五障壁層54覆蓋於第 -15- ((,奶)/\4規格(2丨0'/ 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝' 五、發明説明( 13 T> -7 〇 / :介電間層52之上。積 3〇也包 層52中的垂直二通路56,並使得第二介電間 6。裸露出來 面58和第二金屬層48中的所選區域 乂 各出未—弟六障壁層62是藉由等形地沈積一#二 固:壁層6 2於第二介電間層5 2中之垂直側壁表面5 8 ::: —至屬層所選區域60之上而成形。第六個障壁層620二 ::万向被非等方性地蝕刻,以選擇性地除去沈積於:二 二屬層所選區域60以及第五障壁層54的水平表面之上的 罘,、障壁層。製備具有障壁表面側壁5 8之第二通路$ 6, 以便直接地將第二金屬層4 S連接到之後沈積的 (沒有顯示)。 頌曰 圖4至9描述的是二個金屬層間的互連線路和與一第三 金屬層相連接的製備。如同圖4至9所描述以及上述的相 同’在-積體電路中能夠製出甚至更多數量的金屬層的間 互連線路。各種不同的互連線路通路和渠道不需要依照圖 4到9中所示地加以排列,並且通路直徑和渠道形狀是可 變。 第一障壁層材料3 4和第二障壁層材料3 8是非傳導性 的’而且第三障壁層材料4 6是從傳導性與非傳導性材料 所组成的組中加以選擇的。典型上,第三障壁層46是具 傳導性的。當第三障壁層46爲傳導性時,然後^ 一金屬 層3 2和第二金屬層4 8就不必然地需要保持接觸以製造一 電的連接。然後在第一金屬層3 2和第二金屬層4 s之間的 電連接被穿過第三障壁層4 6 °也就是説,當第二金屬層 16- Γ 五、發明説明( 14 Α7 Β7 十 J') 消 f: A fl iy 印 48沒有冗全填滿第一通路4〇時,第三障壁層46確保了名 金屬層之間的電連接。然而,通過障壁層4 6之間接的電 連接並沒有像直接銅到銅連接那樣地具傳導性。 非傳導性障壁層材料是自仏队和Ti〇所組成的组中還 擇。而傳導性障壁層材料則是由耐火金屬和耐火的金屬賴 化合物包括TiN,WN,和TaN所组成的組中加以選擇。 典型上第一金屬層32和第二金屬層38均是銅質的。 圖1 〇是一流程圖’其中圖示説明在金屬層之間形成一 低®阻通路相互連接方法的步驟a步驟1 〇 〇提供一具有側 壁表面疋積體電路通路,並且穿過介電間層使得一金屬層 所,區域暴珞出來。步驟丨〇 2等形地沈積一障壁層材料且 復11通路’藉以形成一覆蓋於介電間層側壁表面和金屬 層所選區域之上的障壁層。步驟1〇4非等方地蝕刻以選擇 ^ ^除柄於金屬層所選區域上之障壁層,但不移除介電 表面。步驟_是-產品,是-具有障壁表面 屬1::通路’製備用來直接地連接金屬層到之 的金 屬眉r上。 圖11是圖10中流程圖的一個較爲詳 明在金屬層之門把士 , 巧砰、.母的版本,其中況 提供上:形成一低電阻互連線路的方法。步驟"。 知仏積體電路’包括—第一 個金屬層的第—障壁層:層《盖於弟-^ pe ^ 、 復1、Μ弟—障壁層的第一介 '^曰、以及—覆蓋於該第一介電 驟⑴對-第-障壁層所選的覆蓋區壁層。步 以及第二陸辟爲4 ^ Α、弗—介電間層、 土層加以蝕刻以形成通路 亚使得第一介電間 -17 )Λ4規格(2 10x297公楚) I - ------ ·· - — - - - I. I I - i - -__丁 ~·、-口 (請先閱讀背面之注意事項再填寫本頁) 曰之垂直側壁表面和第—金屬層所選區域裸露出來 12:等形地沈積—第三障壁層於步驟122中裸露出的第二 d %間層 < 垂直側壁表面和第一個金屬層所選區域之上。 是平方向非等方性地蚀刻,以選擇性地移除 沈積金屬層所選區域之上的第三個障壁層, 移除弟-介電間層垂直側壁表面。步驟128是—具有障壁 表面侧壁〈積體電路通路產品,製備用來直接地將^ ‘屬層連接到之後沈積的金屬層上。 至 ::::的某侧觀看,於步驟126之後的進—步 一 f盖於弟二障壁層的第二金屬層,以填滿在步碟122所 形成的通路,進而與第一金屬層相連接。當此 ?地相連時,就在金屬層間製成了-種沒有插入障= 最低電阻連接。 早土屬的 接下來的步驟是選擇性地金屬“該以 線路’或互連線路層。-第四障壁層沈積覆蓋於第= 則沈積於裸露的第-介電間層之上。典四f壁層 電間層上執行CMP以形成平坦的水平表面。介 層沈積覆蓋於^介電間層之上。接下來的步 = 上面所描述關於圖Η中方法步骤,以於第二仝層:了在 後沈積的第三金屬層之間形成—低電阻連接。以 在積體電路1中就有複數個金屬層被相互蓮接了 ’ ’ 第一和第二障壁層材料是非傳導性的而目μ。 料是選自那些傳導性和非傳導性 ^障壁層材 打-且。非傳導性障壁層 A7 τ~^ "τ D / 五、發明説明(16 ) 材料是選自SisN4和Ti〇所組成的組。而傳導性障壁層材料 則是選自由耐火金屬耐火金屬化合物包括TiN,WN* TaN所組成的組。典型上,第一和第二金屬層是銅質的。 圖12至18中的步驟是在説明一方法,以在積體電路中 形成一完整低電阻金屬層雙重金屬鑲嵌式互連線路。圖 12是包含第一水平金屬層162的積體電路16〇中的—個部 =剖面圖。用到「水平的」這個名詞爲了清楚表達,並^ ’是任意定的。第一介電間166具有覆蓋於第—層i68之一 第一層168和一第二層170。 。積體電包含形成穿過第一介電間層g二層17〇所 =區域之第一金屬鑲嵌式互連線路渠道172,並使得第一 :屯間弗二層1 7 〇之垂直侧壁表面1 74和第一介電間層第 = 168上所選之水平表面176裸露出來。本發明在某些 、,例如當第—金屬層1 ό 2不是銅的時候,則沒有第 個障壁層164。去m 則/又有弟一 域 *二弟一金屬層162是不會污染周園基體區 時:心:壁層164就没有必要。當不含第—障壁層 鹤所組成屬層㈣是選自由n銅使成合金與 圖13是積體電路16〇的一個部分剖面圖,進—步地包本 …:向上非等方性地沈殿形成之第二障壁層”8,以 第一層168所選之水平表面W上,並 表面…:理::第一介電間層第二層17:〇上之垂直側壁 層178 嶋面174並不接收第二障壁 任何-層沈私 '然而,在許多非等方性的沈 (請先聞讀背面之注意事項再填寫本頁) 裝 訂 本紙 -19- (防)/\4規格(210乂 297公髮 A7 B7 五、發明説明(17 積製程中至少有一些材料是沈積於垂直表面之上。血刑 上,第+障壁層178是電的絕緣體。 ’、土 圖14是積體電路16〇的一個部分剖面圖 通過第二障壁層178所選覆蓋區域、 電::的疋 广八麗 1私門層罘—層168〈垂直側壁表面182 和弟一 i屬層162中所選區域184裸露出來。 圖1 5是積體電路i 6 〇的_個部分剖面圖,其 等形地沈積第三的障壁層186於第一介電間層第: 與第一介電間層第二的層者 層 17, . 曰170兩者之上的垂直側壁表面 ,以形成-第三障壁層⑻。第-介電間層第 一層168上所選的水平表面17“以及覆蓋於水平表面 176之上的第二障壁層Μ是在此製程等形地以第三障壁 層186塗上—層。此外,第三障壁層186沈積於第一金屬 層162中所選區域184之上。而第三障壁層186典型上是 傳導性的。 土工疋 圖16是積體電路16〇的一個部分剖㊉目,其中描述在水 平万向上非等方性地蚀刻之後的第三障壁⑴,以選擇性 地除去沈積於第一金屬層所選區域184之上的第三障壁層 186。在相同的製程中,第三障壁層186也從覆蓋於第一 介電間層第—層1 68中所選水平表面1 76上之第二障壁層 1和主屬鑲嵌式製程之第一通路0和第一渠道 ^2現在具有障壁表面侧壁186,而且製備用來直接地將 第至屬層16 2連接到之後沈積的金屬層(沒有顯示)。 (請先閱讀背面之注意事項再填寫本頁) -裝I. 訂
J A 7 B7 五、發明説明(18 ) ~ ' . 圖17是積體電路160的—個部分剖面圖,包括覆蓋於第 -介電間層166上之第二金屬層188,並填滿物第—通路 180和第一渠迢172以便使其與第一金屬層所選區域184 相連接。一典插入障壁層之最小電阻連接在金屬層162和 1 8 8間被製成。 圖18是積體電路160的一個部分剖面圖,其中在第二金 屬層188上施行CMP。本發明在某些時候,CMp過程也 會除去覆盖於第一介電間層166上之第二障壁層178。積 體電路160進一步包含覆蓋於第二金屬層188上之第四^ 壁層190,以及覆蓋於第四障壁層19〇之上的第二介電間 層192。第二介電間層192具有一覆蓋於第一層之上的一 第一層194和第二層196。第二金屬鑲嵌式通路2〇〇穿越 第四障壁層190和第二介電間層第一層i94上所選的覆蓋 區域,並使得第二介電間層第一層1 9 4上的垂直側壁表面 2〇2和第二金屬層188中所選區域2〇4裸露出來。 積體電路1 60進一步地包含,形成—覆蓋於第二通路 200上之第二金屬鑲嵌式渠道206,並穿過第二介電間芦 第二層196中所選區域。第二金屬鑲嵌式渠道2〇6使得第 二介電間層第二層1 9 6的垂直側壁表面2 〇 8以及第二介電 間層第一層194中所選的水平表面210裸露出來。 積體電路160更進一步地包含,於第二通路2〇〇在水平 方向上被蚀刻之前以非等方性沈澱所形成之第五障壁層 2 1 2,以覆蓋於第二介電間層第一層1 9 4中所選的水平表 面2 1 0之上,並且最小程度地掩盖第二介電間層第二居 -21 - 本紙伖尺度诚州中ΚΚ家i?為(rNS ) Λ4规格(210'〆297公釐) (請先閲讀背面之注意事項再填寫本真) .裝 訂 A7 A7 .¾.^% 中决敉卑’而 U-T.;i於 Atisr.il印纪 五、發明説明(19 ) 196的垂直側壁表面2〇8。 積體2路1 60也包含一藉由等形地沈積第六個障壁層 21 4於第一介電間層第一層194上之垂直侧壁表面: 第二介電間層第二層196上之垂直側壁表面2〇8、與第二 金屬層中所選區域2 04之上,進而形成第六障壁層门斗。 典蜜上在此製程中,覆蓋於第二介電間層第一 9 選的水平表面210之上的第五障壁層212,也是以第六障 ,壁層214等形地於其上作塗層。第六障壁層214然後在水 平方向上被非等方地蝕刻,以選擇性地除去沈積於第二金 屬層所選區域204之上的第六障壁層2】4。在蝕刻過程 中,第六障壁層214從覆蓋於第二介電間層第一層194中 所選的水平表面210上之第五障壁層212、以及覆蓋於第 二介電間層192上之第五障壁層212上移除。第二通路 200和第二渠道206具有障壁侧壁表面214,並且製備用 來直接地將第二金屬層! 8 8連接到之後沈積的金屬層(沒 有顯示)。 本發明在某些時候,第一障壁層164和第二障壁層178 的材料疋非傳導性的,而第三障壁層丨8 6的材料則是選自 傳導性和非傳導性材料所組成的组。非傳導性障壁層材料 是選自由Si]N4和TiO所組成的组。而傳導性障壁層材科則 是選自由耐火材料和耐火金屬化合物(包括TiN,和
TaN)所組成的組。第一金屬層1 6 2和第二金.屬層} 8 8典型 上是銅質的。 , ' ^ 圖1 9是一流程圖,其中説明一使用金屬鑲嵌法製程, 22- 才、紙依尺度这/Π中( )八4規格(210 X 297公釐〉 (請先閱讀背面之注意事項再填寫本页) 裝
J η 卑 J-) t j J. in 合 v> i'f. 印 五、發明説明(20)
在至屬層之間形成一低兩阳X、A 其具有側壁且穿過介屬讓敢式的互連線渠道, — 層的弟二層,並使得介電間層第 上1所、區域裸露出來。介電間層是覆蓋於金屬層之 ^:222非等方地沈積—絕緣性障壁層材料道之 覆蓋於第—層介電間層所選區域之上的絕緣 .中二二:r,224是對絕緣性障壁層和介電間層第-層 屬層^ 加❹刻’使得介電間層第—層和一金 -通路:二】:之側壁表面裸露出來,也藉此從渠道形成 層中所選的區上。本發明在某些時候,步骤 二;=:讓選自紹,合金和鶴所組成的組中之 3曰才料I上所選區域裸露出來。步驟226 ::Π專導性障壁層材料於渠道和通路之上,;於介 二二:層以及金屬層中所選區域的侧壁表面上 性地卜去,:生障壁層。步骤2 2 8是以非等方地蚀刻’選擇 是…:盖二金屬層所選區域上的傳導性障壁層,但不 = :; Γ介電間層第一和第二層侧壁表面上的傳 通路和:二 η是一用金屬鑲嵌式積體電路製程之 連接全品’其中具有障壁側壁表面,以製備直接地 k接至屬層土乙後沈積的銅金屬層。 圖20是圖19流程圖中的—個比較詳細的版本,並 明於金屬滑之間形成一低電阻雙重金屬镶嵌式互連線路方 法的步驟。步驟2 4 0所提供的積體電路包括 / 水平層、-覆蓋於第—金屬層的第—障壁::二:= -23- 本纸故尺度刺中酸象制((’NS ) Λ4規格(2|〇χ;?97公楚 (請先閱讀背面之注意事項再填寫本頁)
五 、發明説明( 21 A7 B7 第一障壁層上之第—介電間層,此第-介電間層且有 二於㈣一層上之-第—層和第二層。步驟是第— 々弘間層弟二層中所選區域加以㈣,以形成金屬鎮 互連線路渠迢,並且使得第_個介電間層第二層上之垂; 壁:面和第一介電間層第—層中所選的水平表面裸露: ^步驟244在水平方向上非等方性地沈積-第二障壁層 於罘一介電間層之上,传立舜t μ 付 、谈瓜·於步驟242中所裸露出之 弟一介電間層第一層所選的水 ^ ^ 〇水千表面(上,並以最小程度 :穴在弟一介電間層第二層垂直側壁表面上。步驟… :在步驟244中所沈積之第二障壁層中所選的覆蓋區域、 = '介電間層第一層中所選的水平表面、以及第一障壁層 寺加以姓刻’使得第—個介電間層第一層上之垂直側壁表 面與^金屬層中選區域裸露出來,並藉此從渠道形成— 通路到第一金屬層中所選的區域。 步驟248等形地沈積—第三障壁層於步驟242中所裸露 出的第電間層第二層上之垂直侧壁表面,於步骤叫 中沈積〈第一障壁層、以及於步驟246中所裸露出的第— :屬s所選區域和第—介電間層第二層上之垂直側壁表面 等、步版2 5 0在水平方向上非等方性地蚀刻,以選擇 =地除去覆盍於第—金屬層中所選區域的第三障壁層,但 ]’于去设I於第—介電間層第_和第二層上之垂直侧壁 表=的第—P早璧層。步戰2 5 2是—以積體電路金屬镶嵌式 衣k nt路和渠通的產品’其中具有障壁表面側壁,是製 備用來直接地將第一金屬層連接至之後沈積的金屬層。 -24 (210X297公漦) —1 ------- !-----「裝丨卜· 請先閱靖背面之注意事項4其疼仁穿}
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J 五、發明説明( 22 A7 B7 /!' Ψ f: 合 11 印 本發明在某些時候會於步驟250後包括—$ 進—步的步 螺·’是沈積一第二金屬層覆蓋於第二障壁層泛 、 .. , 上’並填滿 在步驟242中形成的渠道和在步驟244中形忐、;g A . τ々成通路,用以 料第一金屬層中所選區域相連接。一無插入 ^ ,Λ _ JI草壁層之取 低%阻連接在金屬層之間被製成。進一步的 .^ 驟是在第二 至屬層上施行化學機械抛光,而且沈積—第 Ή „ 弟四11早壁層覆蓋 二金屬層之上、沈積一第二介電層間覆蓋於第二金屬 •層之上' 以及一第四障壁層覆蓋於第二介電間層之::接 下來的一個步驟重複上面描述且在圖20說明"的方法步 驟,在第二金屬層和之後沈積的第三金屬 , ^ 、间形成一低 电阻連接,也因此在積體電路中有複數的 接。 至屬層相互連 第一和第二障壁層材料和其他的積體電路層互連線路上 相對應的障壁層材料均是非料性的。而第三障壁層 和其他積體電路層中互料路的相對應障壁層材料;是 自由傳導性和非傳導性材料所組成的组。非傳導性障辟層 材料是選自由帥4和加所组成的·组。而傳導性的^層 材料則是選自由耐火金屬和⑭火金屬化合 WN和TaN)所組成的組。第— 米和弟一金屬層典型上是銅質 6勺。 之門;成揭二了一種万法’{用來在積體電路中銅金屬層 成新式的互連線路。這些方法主要提供的優點是在 於除去了銅質間層之間傳導性 仏| 』吁守〖生的P早壁層,此障壁層 數銅積體電路結構中是很血 队” 土的。馬互連線路所製造之銅 (請先閱讀背面之注意事項再填寫本頁) 裝· 丁 、-° 本紙乐尺度適用屮囚戌家榡彳(('NiS) -25- (210x 297公漦)
A7 I 消 合 ϋ· 印 五、發明説明( 23 層上的直接接點,其傳 路。所涉及的方法包括κ 〃幾倍於使用障壁層的互連線 積體電路製* 3本發明尤積與非•方性蝕刻等簡單的 熟悉該項技藝者想到。 '他的實施例與變更將會被那些 f請先閲讀背面之注意事碩再填寫本頁j t:
、1T -26- ) { 210x297^#.)
Claims (1)
- 經濟部中央楯準局員工消費合作社印製 L —種在金屬層之間形成—低 在—積妒咖 -电p通路互連之方法,其係 ::“各中的通路具有多個側 电間層進而裸露出一金屬 並且牙3~ 包含下列的步驟: 區域,其特徵在於 a) 等形地沈積一障壁屛杖拉鬼> 成-障壁异,…: 覆盖於通路之上,在形 區域;以及 ·土表面與金f赛上所遘的 b )非等方性地蚀刻,撰;S料4^ 所選區域上之障辟層,作除去青金屬廣上 面:芦此,但不移除介電間的側壁表 層直接妯盥, 土<通路被製備來將金屬 層直接地與(後沈積的金屬層相連接。 2. —種於金屬層之間 在-積體電路中包括_ 的方法,其係 一全屬芦t 弟—金屬水平層、-覆蓋於第 -屬q上疋弟一障壁層、一去 一介雷間Μ 工 谈旅&罘—障壁層上之第 e ]層,和.一覆蓋於一亦 層,並牿捋/、λ ^ 4 %間層上之第二障壁 曰,、特徵在於包括下列步驟· a) 對第—障璧層、第—介電間 所選之霜言F β -、弟一丨{早壁層上 设域加以蝕刻形成一通路, 間層之垂直侧鹛妄品Α… 卫使件弟一介包 來; /、弟金屬層上所選的區域裸露出 b) 等形地沈積第三障壁層於步 -介電間層與第—金屬…斤稞-出的弟 之上;以及 鴒層所域上〈的垂直側壁表面 c) 在水平方向上非等方性地㈣,以選擇性地除去 -- -- n I n n n I Γ— I n _ — T ---------I _ A 來 W3. f·'4 (请先閱讀背面之注意事項存填寫本頁) t纸張尺度適用中 -27 (210x297公釐 ---— 六、申請專利範圍 8 8 8 8 ABCD 經α部中央標準局員工消f合作社印製 沈積於第一金屬層中所選區域上之第三障壁層,但不移 除第一介電間屬上之垂直側壁表面,藉此,—具有障壁 表面側壁的通路被製備來將第—金制直接3也與之後二 積的金屬層相連接β 3. 根據中請專利範圍“項中的方法,其中於步驟c)之後 進一步包含的步驟有: d) 沈積一第二金屬層覆蓋於第二障壁層之上,並填 .滿於步驟a)中所形成的通路來與第一 此 在那些金屬層之間製成一種不具插入障壁層之最丄 連接。 4. 根據申請專利範圍第3項中的方法,其中於步驟㈨之後 進一步包含的步驟有: e) 選擇性地㈣第二金屬層以形成一互連線路; 0沈積一第四障壁層覆蓋於第二金屬層之上,一第 一介電間層覆蓋於第四障壁層之上; g)於第二介電間層上操作執行化學機械式抛光,並 且沈積-第五障壁層覆蓋於第二介電間層之上;以及 M重複那些在步驟a)到句中所描述的方法,於第 二金屬層和一之後沈積的第三金屬層之間形成一低電阻 連接,ϋ此在積體電路中複數個金屬層就被相互連接。 5. 根據申請專利範園第2項中的方法,其中第一和第二障 土層材料疋非傳導性的,而第三障壁層材.料是選自由傳 導性和非傳導性材料所组成的组。 , 6. 根據申請專利範固第5項中的方法,其中非傳導性的障 I ____ _ 28 - 本紙張尺度適财關家辟(CNS) ---------裝—r (請先閱讀背面之注意事項再填寫本頁) 、1T ^ —---^------- • frt 1 i I I Hi7. •^層材料是選自由Sl3N>Ti〇所組成的组。 =申請專利範圍第5項中的方法,其中傳導性的障璧 料是選自由耐火金屬與耐火金屬化合物,包招 ^ W、W N、和τ aN,所组成的組。 8 請專利範圍第2項中的方法,其中第-金屬層, 9:::申請專利範圍第3項中的方法,其中第— 屬層是銅質的。 1〇·:種於金屬層之間形成—低電阻互連線路的方法,其得 :積體電路金屬鑲嵌式互連渠道中,其具有側壁表面 的::介電::層一第二層,並使得覆蓋於—金屬層之上 括’I弘間層罘一層中所選區域裸露出來;其特徵在於包 括下列步驟: a) 非等方性地沈積-絕緣性的障壁層材料覆蓋於渠 R上,並形成一絕緣性的障壁層覆蓋於介電 — 層上所選的區域之上; 9 b) 對絕緣性障壁層與介電間層第一層上所選的覆言 ^加以轴刻,使得介電間層第—層之侧壁表面與金; 經/^-部中央標準局員工消費合作社印製 層所選區域裸露出來,藉此從渠道形成—渠道至全屬 層上所選的區域; ㈣至至屬 〇 I形地沈積-傳導性障壁層材料覆蓋於渠道和通 :工上:在介電間層第-和第二層與金屬層中所選區域 上 < 側壁表面上形成一傳導性的障壁層丨以及 ㈨非等方性地敍刻,以選擇性地除去覆蓋於金屬層 !---- -29- 本紙铁尺度適用尹國國家縣(CNS ) λ!^71!0 X 297公"FT—.— ^ 域〈上的傳導性障壁層,相 電間層第—知沒 曰,但不移除覆蓋於第一介 —種具有障壁侧壁表面之全^傳導性障壁層,藉此 被製備,用以將金屬層直接::嵌式製程的通路與渠道 連接。 人足後沈積的銅金屬層相 根據申凊專利範園第丨0項中 選自由銘、銅銘合金、和鹤户斤:万法,其中步驟b)使得 所選的區域裸露出來。 ‘且成的组足金屬層材料上 *"·種於金屬層之間形成—低+ 路的方法,並# y t — %阻雙重金屬鑲嵌式互連線 々忐,其係在一積體電 一 層、-覆蓋於第—全屈居…包括一弟-金屬水平 -障壁芦之第入 障壁層、與-覆蓋於第 千土笮之罘一介電間層 於第-層之第一層和第二層,;:介電間層具有-覆蓋 a) ^其特徵在於包含下列步驟: 成—人尾€間層第二層上所選區域加以姓到,形 第二層上之垂直侧壁表面與第電間層 AA r, J ^間層第一層上所選 的水平表面裸露出來; 經濟部中央標準局員工消費合作社印製 人在Κ平方向上非等方性地沈積-第二障壁層於第 ^電間層之上,使其覆蓋於在步骤a)中所裸露出的第 / %間層第一層上所選的水平表面之上,而且最小程 度地涵蓋第-介電間層第二層上之垂直側壁表面; 〇對在步驟b)所沈積的第二障壁層中所選的覆蓋區 域、第一介電間層第一層上所選的水平表面、與第一障 壁層加以蝕刻’使得第一介電間層第一層上所選的區域 -30- 本紙張尺度顧巾關家料(CNS ) /\4iyT(""2I〇x297'i^'申請專利範圍 和第金屬層上之垂直側壁表面裸露出夹_ 上形成—塌跃衣曲稞露出來,稭此從渠道 d)〜路到罘—金屬層上所選的區域; 笛人寺形地沈積—第三障壁層於:步驟a)中所细 :-介電間層第二層上之垂直 ):::露 沈積之第二障辟屉 土衣面U步驟b)中 所選區域盥第“中所裸露的第-金屬層 上; 弟—介電間層第-層上之垂直側壁表面等 的 所 上 經濟部中央榡準局員工消費合作社印製 之 6)在水平方向上非等方性地蝕刻,Λ ^ π llL, 覆蓋於第—令思a 也蚀刻,以選擇性地除去 移除二 所選區域之上的第三障壁層,但 之上的第三陸❹ ^矛弟-層中垂直侧壁表 鑲Μ 精此一種具有障壁層表面侧壁之金 =:的通路與渠道被製備,來將第-個金屬層 。 人(後沈積的金屬層相連接。 1’ =申請專利範圍第12項中的方法,其中於步驟e) 後進一步包含的步驟有· f) 沈積一第二金屬層覆蓋於第二障壁層之上, =於步驟&)中所形成的渠道以及於步心^所形成 .,以與弟一金屬層相連接,藉此在那些金屬層之 成不具插入障壁層之最低電阻連接法。 】4,根據中請專利範圍第13項中的方法,其中於步骤〇 進一步包含的步驟有: g) 私第一金屬層上操作執行化學機械式 -Μ p、; , (C Μ ρ ); h)沈積一第四障壁層覆蓋於第二金屬層之上 本紙張尺度適用巾sg家標準(cns 31 - )Λ4規格(2丨〇χ 297公釐 不 面 直 之 益填 的通 間製 之後 抛光 第 叫 ί裝 ί-----訂---------- (請先閱讀背面之注意事項再填寫本頁) 六、申請專利範圍 ABCD 起m部中央榇準局員工消費合作社印製 一力%間層覆蓋於第四障壁層之上; J)重複那些於步驟a)至f)中所描述的方法步驟,在 第至屬層與之後沈積的金屬層之間形成一低電阻連 接’藉此在積體電路中有複數個金屬層被相互連接。 根據申請專利範圍第丨2項中的方法,其中第—和第二 障壁層材料是非傳導性的,而第三障壁層材料是選自由 傳導性和非傳導性材料所组成的組。 16. 根據中請專利範圍第i 5項中的方法,其中非傳導性的 障壁層材料是選自由〜况和Ti〇所组成的组。 17. 根據:請專利範圍第15項中的方法,其中傳導性障壁 材料是選自由耐火金屬與耐火金屬化合物,包括丁…、 W N、和T a N,所組成的组。 认根據申請專利範固第12項中的方法,其中第—金屬芦是銅質的。 曰 汉根據申請專利範圍第丨3項令的方法,其中第一和第二 金屬層是銅質的。 2〇. -低電阻金屬層通路互連線路,其係在—積體電路中, 其特徵在於包括: 金屬層; 一覆i於該第一金屬層之介電間層: -穿過該介電間層上所選區域的二路,使得該介電間 p上之侧壁衣而與Μ金屬層上所選區域裸霖出來 :障壁層是藉由等形地沈積障壁層材料;該 上 < 該側壁表面以及該金屬層中所撰 5 、的區域之上所形成 --------^idlr (請先閔讀背面之注意事項再填寫本頁) 111 .1 —- I -I J. 4---:____ f'---^--------- -32- 本紙張尺錢用巾關家鮮(⑽)八4祕( 六、申請專利範圍 ABCD q A > Μ正喝臂所選區 擇地除去該障壁層,藉此具有障壁表面側壁的 = 製備,來將該金屬層直接地與之後沈積的金屬層相連 接0 21•-低電阻金屬層互連線路,其係在—積體 在於包括: /、特徵 一第一金屬水平層; 一第一障壁層覆蓋於該第一金屬層之上; 一第一介電間層覆蓋於該第—障壁層之上; 一第二障壁層覆蓋於該第一介電間層之上; :第-通路穿過該第一障壁層、該第一介電間層、 ^.1·裝iί C請先閲讀背面之注意事項再填寫本頁j 經濟部中央標準局員工消費合作社印簟 與該第二障壁層上㈣的覆蓋區域,使得該第1 間層上垂直側壁表面與該第一金屬層上所選的區域裸二 來;以及 路 一第二障壁層藉由等形地沈積該第三障壁層於該μ 介電間層與該第一金屬層上所選區域之上的垂直側壁 面上’並且在水平方向上非等方性地蝕刻,以在該第 金屬層上所選區域之上選擇性地除去該第三障壁層, 此具有障壁表面側壁之該第一通路被製備,來將該第 個金屬層直接地與之後沈積的金屬層相連接。 22.在申請專利範圍第2 i項中的金屬層互連線路,其中 一步的包含··一第二金屬層覆蓋於該第二障壁層之上 而且填滿該第一通路以與該第—金屬層上所選區域相 接,藉此在金屬層之間製成一不具插入的障壁層之最 出 表 藉 進 連 低 、1T' Λ,. -33 - 本紙伕尺度適用中國國家標準(CNS ) Mg ( 210Χ 297公釐 申請專利範圍 A8 B8 C8 D8 經濟部中央梯準局員工消费合作社印製 電阻連接法。 2。·,申請專利範圍第2 2項中的金屬層互連線路,其中該 第二金屬層選擇性地蝕刻形成互連線路層, 的包括: ' 第四障壁層覆蓋於該第二金屬層之上; 第一介電間層覆蓋於該第四障壁層之上. 第五障壁層覆蓋於該第二介電間層之上, 一條第二通路穿過該第四障壁層、該第二介電間層、 與該第五障壁層上所選的覆蓋區域,使得該第二介電間 層上之垂直側壁表面與該第二金屬層上所選的區域裸露 出來;以及 第/、障』層藉由等形地沈積一該第六障壁廣於該第 二介電間層與該第二金屬層所選區域上之垂直侧璧表面 上,並且在水平方向上非等方性地蝕刻,以在該第二金 屬層所選區域之上選擇性地除去該第六障壁層沈積,藉 此製備具有障壁表面側壁之該第二通路,來將該第二金 屬層直接地與之後沈積的金屬層相連接。 24. 在申叫專利範圍第2 1項中的金屬層互連線路,其中 孩第一和第二障壁層材料是非傳導性的,而該第三障壁 層材料是選自由傳導性和非傳導性材料所組成的組。 25. 在申請專利範圍第2 4項中的金屬層互連線路,其中該 非傳導性的障壁層材料是選自由叫仏和Ti〇所组成的 組。 ’ . 26. 在申請專利範圍第2 4項中的金屬層互連線路,其中該傳 -34- 冰張尺度適用中_家標準(CNS ) H - - - - - - - 1 - I i HH - —ϋ. I*___ (請先閱讀背面之注意事項存填寫本貰) *1r -- A8 B8 C8 D8 六'申請專利範圍 導性障壁層材料是選自由耐火金屬與耐火金屬化合物, 包括T i N、W N、和T a N,所組成的组。 27·在申請專利範圍第22項中的金屬層互連線路,其中該 第一金屬層是銅質的。 28. ,申請專利範圍第22項中的金屬層互連線路,其中該 第一與第二金屬層是銅質的。 29. —低電阻金屬層雙重金屬鑲嵌式互連線路,其係在—積 體電路中,其特徵在於包括: 一水平金屬層; ^介電間層覆蓋於該金屬層之上,該介電間層具有一 第—層和第二層覆蓋於該第一層之上; #形成一種金屬鑲嵌式互連線路渠道,穿過該介電間層 弟一層上所選的區域,使得該介電間層第二層上之垂直 側壁表面與該介電間層第—層上所選的水平表面裸露出 來: 經濟部申央標準局員工消費合作社印製 -絕緣性障壁層在水平方向上以非等方性地沈積形 成二覆議於該介電間層該第一層上所選的水平表面上; -通路牙過孩絕緣性障壁層與介電間層第一層上所選 的覆蓋區域,使得該介電間層第―層的側録面與該金 屬層上所選的區域裸露出來;以及 ,專導陸障壁層藉由等形地沈積一該傳導性障壁層 料形成於該介電間居g ^ „ a间層弔一和乐一層上之侧.壁表面、該 電間層第一;卜AA二,, , Έ ^ . " & t琢水平表面、以及該金屬層上所 、品九上’並且在水平方向上非等方性地I虫刻,以在 本紙張认適财iiS^TcNsT 35- 祕输(2ΐ〇χ 297公趋 申請專利範園 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印裝 該金屬層所選區域 „ 工礎擇地除去該傕 積,藉此該金屬鎮农4 導性障土層沈 土屬報敢式製程之通路與渠 的障壁表面側雙,θ制座 有傳導性 ’疋製備用來將該全展恳士 ρ , 沈積的銅金屬層相連接。 層直接地與之後 30. 在申請專利範園第2 9項 、丁 7金^屬氣的互支表έ令政 -ti- I 該金屬層材料是選自由銘 ^ 其中 组。 j鋁σ &、和鎢所组成的 31. —低電阻金屬層互递妗 ““連線路,其係在-積體電路中,並特 徵在於包含: &丫 争 一第乎金屬層; 一第一障壁層覆蓋於該第一金屬層之上; -第-介電間層覆蓋於該第—障壁層之 電間層具有—第—層和第二層覆蓋於該第一層之 形亡一種金屬鑲歲式互連線较渠道,穿過該第—介兩 間層弟二層上所選的區域,使得該第一介電間層第二: 上之垂直側壁表面麵第,:間層第-層上所選的水平: 面裸露出來; 十& -第二障壁層是在水平方向上以非等方地沈積形成, 並覆蓋於f第一介電間層第一層上所選的該水平表面 上,並且取小程度地涵蓋於該第一介電間層第二層上之 該垂直側壁表面上;以及 一第一通路.穿過該第二障壁層、該第一介電間層第 一層、與該第一障壁層上所選的覆蓋區域,使得該第— 介電間層第一層上之垂直側壁表面與該第一金屬層上一 請 閱 讀 背 面 之 注 意" 事 項 再 奮 袭 訂 本纸張尺度適用中國國家標準(CNS ) Λ4規格( 210 X 297公赶 A8 B8 C8 D8 經^部中央梯準局員工消費合作社印製 中請專利範園 所選區域裸露出來,· -第-_壁層藉由等形地沈積該第 第一介電間層第—和第二層上之垂直;:::形成於該 介電間層第-層上所選的該水平表面:=:該第— 唐上所選的區域之上,並且 及W —金屬 别,以在該第-金屬層上所選區域:=;方性地-第三障壁層沈積,藉此該金屬镶嵌式製=去该 .與渠道,具有障壁表面側壁,是製備:路 層直接地與之後沈積的金屬層相連接。 金屬 32·在申請專利範圍第31項中的金屬層互 一步的包含一第二金屬層覆蓋於該第—人^ 5 進 並填滿該第-通路和渠道以連接 ’丨:間層之上, 王β弟一金屬層卜张發 的區域’藉此在金屬層之間製成—不具 最 低電阻連接法。 土臂·^取 33.在申請專利範圍第32項中的金屬層互連線路, :第二金屬層上執行操作化學機械式抛光,且進二少包 一第四障壁層覆蓋於該第二金屬層之上; 一第—介電間層覆盅於孩第四障壁層之上,該第二人 電間層具有第一層和第二層覆蓋於該第一層之上+ — J :第二通路’穿過該第四障壁層上所選;;覆蓋區域盘 该米二介電間層第-層,使得該第二金屬層第一層 垂直側壁表面與該第二介電間層上所選的區域裸 來; 1 -37 本紙張尺度適用中國國家標準(CNS ) A4C格(210 X 297公茨) ---ί .裝—Γ. - |(請先閱讀背面之注意事項再填寫本頁) 訂 申請專利範圍 A8 B8 C8 D8 經 I濟 郅 中 A 標 準 局 員 工 消 費 人 社 印 製 形成一種覆蓋於該第二介電之第二金屬鑲嵌式溝〜 牙過該第一介電層之第二層中所選的區域,使得該第二 介電間層第丨_層及第二介電間層第一層上所選的水平區 域裸露出來γ:Ί —第五障在水平方向上非等方性地沈積形成,以 覆蓋於該第21¾^電間層第一層上所選的該水平表面上, 並且最小程度地涵蓋該第二介電間層第二層上之該垂 側壁表面;以及 第7T障壁潜藉由等形地沈積一該第六個障壁層形 於孩第二介電間層第一和第二層之垂直側壁表面與該 —至屬層上所選的區域之上,並且在水平方向上非等 地蚀刻,以在該第二金屬層上所選區域之上選擇性地 去孩第六障壁層沈積,藉此具有障壁表面側壁之該第 通路和渠道被製備,來將該第二金屬層直接地與之後 積的金屬層相連接。 乂在申請專利範圍第3 1項中的金屬層互連線路,其中 第一和第二障壁層材料是非傳導性的,而該第三障壁 材料是選自由傳導性和非傳導性材料所组成的組。 A在申請專利範圍第3 4項中的金屬層互連線路,其中 非傳導性障壁層材料是選自由和Ti〇所组成的组 j6.在申請專利範園第3 4項中的金屬層互連線路,其中 傳導性障壁層材料是選自由耐火金屬與耐火金屬化 物’包括T i N、W N和T a N,所組成的組。. 37.在申請專利範圍第3丨項的金屬層互連線路,其中該 泪 直 成第 方 除 沈 該 (請先閱讀背面之注意事項再填寫本頁) .裝. 、-b -38 - 本纸張从適用中國國家縣(CNS ) M聽_ ( 21Q><297公幻 A8 B8 C8 D8 六、申請專利範圍 一金屬層是銅質的。 38.在申請專利範圍第3 2項中金屬層互連線路,其中該第 一與第二金屬層是銅質的。 (請先閱讀背面之注意事項再填寫本頁) • H^I ( 士(^1 - - - - - - - nil / 浲 i J 經请部中央標準局員工消費合作社印裝 -39- 本紙張尺度適用中國國家標準(CNS ) Α·4说格(210X297公釐)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI619203B (zh) * | 2015-12-30 | 2018-03-21 | 台灣積體電路製造股份有限公司 | 半導體元件及其形成方法 |
Families Citing this family (155)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09153545A (ja) * | 1995-09-29 | 1997-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
TW417249B (en) * | 1997-05-14 | 2001-01-01 | Applied Materials Inc | Reliability barrier integration for cu application |
US6140237A (en) * | 1997-06-16 | 2000-10-31 | Chartered Semiconductor Manufacturing Ltd. | Damascene process for forming coplanar top surface of copper connector isolated by barrier layers in an insulating layer |
SG70654A1 (en) * | 1997-09-30 | 2000-02-22 | Ibm | Copper stud structure with refractory metal liner |
TW427014B (en) * | 1997-12-24 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of the capacitors of DRAM |
US6181012B1 (en) | 1998-04-27 | 2001-01-30 | International Business Machines Corporation | Copper interconnection structure incorporating a metal seed layer |
US6303489B1 (en) * | 1998-06-03 | 2001-10-16 | Advanced Micro Devices, Inc. | Spacer - defined dual damascene process method |
US6025259A (en) * | 1998-07-02 | 2000-02-15 | Advanced Micro Devices, Inc. | Dual damascene process using high selectivity boundary layers |
US6245662B1 (en) | 1998-07-23 | 2001-06-12 | Applied Materials, Inc. | Method of producing an interconnect structure for an integrated circuit |
US6287977B1 (en) * | 1998-07-31 | 2001-09-11 | Applied Materials, Inc. | Method and apparatus for forming improved metal interconnects |
US6204166B1 (en) * | 1998-08-21 | 2001-03-20 | Micron Technology, Inc. | Method for forming dual damascene structures |
US6051496A (en) * | 1998-09-17 | 2000-04-18 | Taiwan Semiconductor Manufacturing Company | Use of stop layer for chemical mechanical polishing of CU damascene |
DE19843624C1 (de) | 1998-09-23 | 2000-06-15 | Siemens Ag | Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung |
US6169024B1 (en) * | 1998-09-30 | 2001-01-02 | Intel Corporation | Process to manufacture continuous metal interconnects |
US6306732B1 (en) * | 1998-10-09 | 2001-10-23 | Advanced Micro Devices, Inc. | Method and apparatus for simultaneously improving the electromigration reliability and resistance of damascene vias using a controlled diffusivity barrier |
US6080663A (en) * | 1998-11-13 | 2000-06-27 | United Microelectronics Corp. | Dual damascene |
US6197690B1 (en) * | 1998-12-04 | 2001-03-06 | Advanced Micro Devices, Inc. | Chemically preventing Cu dendrite formation and growth by double sided scrubbing |
TW404007B (en) * | 1998-12-16 | 2000-09-01 | United Microelectronics Corp | The manufacture method of interconnects |
US6417094B1 (en) * | 1998-12-31 | 2002-07-09 | Newport Fab, Llc | Dual-damascene interconnect structures and methods of fabricating same |
US6030896A (en) * | 1999-04-21 | 2000-02-29 | National Semiconductor Corporation | Self-aligned copper interconnect architecture with enhanced copper diffusion barrier |
US6329280B1 (en) * | 1999-05-13 | 2001-12-11 | International Business Machines Corporation | Interim oxidation of silsesquioxane dielectric for dual damascene process |
US6251770B1 (en) | 1999-06-30 | 2001-06-26 | Lam Research Corp. | Dual-damascene dielectric structures and methods for making the same |
US6326301B1 (en) * | 1999-07-13 | 2001-12-04 | Motorola, Inc. | Method for forming a dual inlaid copper interconnect structure |
SG93856A1 (en) * | 1999-07-19 | 2003-01-21 | Chartered Semiconductor Mfg | A selective & damage free cu cleaning process for pre-dep, post etch/cmp |
US6391785B1 (en) | 1999-08-24 | 2002-05-21 | Interuniversitair Microelektronica Centrum (Imec) | Method for bottomless deposition of barrier layers in integrated circuit metallization schemes |
US6040243A (en) * | 1999-09-20 | 2000-03-21 | Chartered Semiconductor Manufacturing Ltd. | Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion |
US6221780B1 (en) * | 1999-09-29 | 2001-04-24 | International Business Machines Corporation | Dual damascene flowable oxide insulation structure and metallic barrier |
US6156655A (en) * | 1999-09-30 | 2000-12-05 | United Microelectronics Corp. | Retardation layer for preventing diffusion of metal layer and fabrication method thereof |
US6727169B1 (en) * | 1999-10-15 | 2004-04-27 | Asm International, N.V. | Method of making conformal lining layers for damascene metallization |
US6096649A (en) * | 1999-10-25 | 2000-08-01 | Taiwan Semiconductor Manufacturing Company | Top metal and passivation procedures for copper damascene structures |
US6211061B1 (en) | 1999-10-29 | 2001-04-03 | Taiwan Semiconductor Manufactuirng Company | Dual damascene process for carbon-based low-K materials |
US6350667B1 (en) | 1999-11-01 | 2002-02-26 | Taiwan Semiconductor Manufacturing Company | Method of improving pad metal adhesion |
US6417106B1 (en) | 1999-11-01 | 2002-07-09 | Taiwan Semiconductor Manufacturing Company | Underlayer liner for copper damascene in low k dielectric |
US6191023B1 (en) | 1999-11-18 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Method of improving copper pad adhesion |
US6165891A (en) | 1999-11-22 | 2000-12-26 | Chartered Semiconductor Manufacturing Ltd. | Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer |
US6344419B1 (en) | 1999-12-03 | 2002-02-05 | Applied Materials, Inc. | Pulsed-mode RF bias for sidewall coverage improvement |
US6352938B2 (en) * | 1999-12-09 | 2002-03-05 | United Microelectronics Corp. | Method of removing photoresist and reducing native oxide in dual damascene copper process |
US6103569A (en) * | 1999-12-13 | 2000-08-15 | Chartered Semiconductor Manufacturing Ltd. | Method for planarizing local interconnects |
JP3457277B2 (ja) | 1999-12-15 | 2003-10-14 | 沖電気工業株式会社 | 半導体装置および半導体装置の製造方法 |
KR100326252B1 (ko) * | 1999-12-28 | 2002-03-08 | 박종섭 | 듀얼 대머신 공정을 사용한 기상의 유전체를 갖는메탈라인 형성방법 |
US6242344B1 (en) | 2000-02-07 | 2001-06-05 | Institute Of Microelectronics | Tri-layer resist method for dual damascene process |
US6284657B1 (en) * | 2000-02-25 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Non-metallic barrier formation for copper damascene type interconnects |
US6777331B2 (en) * | 2000-03-07 | 2004-08-17 | Simplus Systems Corporation | Multilayered copper structure for improving adhesion property |
WO2001071801A1 (en) * | 2000-03-20 | 2001-09-27 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
JP2001291720A (ja) | 2000-04-05 | 2001-10-19 | Hitachi Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
US6566258B1 (en) * | 2000-05-10 | 2003-05-20 | Applied Materials, Inc. | Bi-layer etch stop for inter-level via |
US6759325B2 (en) | 2000-05-15 | 2004-07-06 | Asm Microchemistry Oy | Sealing porous structures |
US6482733B2 (en) | 2000-05-15 | 2002-11-19 | Asm Microchemistry Oy | Protective layers prior to alternating layer deposition |
US6554979B2 (en) | 2000-06-05 | 2003-04-29 | Applied Materials, Inc. | Method and apparatus for bias deposition in a modulating electric field |
US6620723B1 (en) | 2000-06-27 | 2003-09-16 | Applied Materials, Inc. | Formation of boride barrier layers using chemisorption techniques |
US7732327B2 (en) | 2000-06-28 | 2010-06-08 | Applied Materials, Inc. | Vapor deposition of tungsten materials |
US7405158B2 (en) | 2000-06-28 | 2008-07-29 | Applied Materials, Inc. | Methods for depositing tungsten layers employing atomic layer deposition techniques |
US7101795B1 (en) * | 2000-06-28 | 2006-09-05 | Applied Materials, Inc. | Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer |
US6551929B1 (en) | 2000-06-28 | 2003-04-22 | Applied Materials, Inc. | Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques |
US7964505B2 (en) | 2005-01-19 | 2011-06-21 | Applied Materials, Inc. | Atomic layer deposition of tungsten materials |
US6576550B1 (en) | 2000-06-30 | 2003-06-10 | Infineon, Ag | ‘Via first’ dual damascene process for copper metallization |
WO2002003457A2 (en) * | 2000-06-30 | 2002-01-10 | Infineon Technologies Ag | Via first dual damascene process for copper metallization |
US6573148B1 (en) | 2000-07-12 | 2003-06-03 | Koninklljke Philips Electronics N.V. | Methods for making semiconductor inductor |
US6562715B1 (en) | 2000-08-09 | 2003-05-13 | Applied Materials, Inc. | Barrier layer structure for copper metallization and method of forming the structure |
US6825447B2 (en) * | 2000-12-29 | 2004-11-30 | Applied Materials, Inc. | Apparatus and method for uniform substrate heating and contaminate collection |
US6765178B2 (en) | 2000-12-29 | 2004-07-20 | Applied Materials, Inc. | Chamber for uniform substrate heating |
US20020083897A1 (en) * | 2000-12-29 | 2002-07-04 | Applied Materials, Inc. | Full glass substrate deposition in plasma enhanced chemical vapor deposition |
US6383920B1 (en) | 2001-01-10 | 2002-05-07 | International Business Machines Corporation | Process of enclosing via for improved reliability in dual damascene interconnects |
US6472757B2 (en) * | 2001-01-11 | 2002-10-29 | Advanced Micro Devices, Inc. | Conductor reservoir volume for integrated circuit interconnects |
US6951804B2 (en) | 2001-02-02 | 2005-10-04 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
US6756672B1 (en) * | 2001-02-06 | 2004-06-29 | Advanced Micro Devices, Inc. | Use of sic for preventing copper contamination of low-k dielectric layers |
EP1421607A2 (en) * | 2001-02-12 | 2004-05-26 | ASM America, Inc. | Improved process for deposition of semiconductor films |
JP4625229B2 (ja) * | 2001-02-15 | 2011-02-02 | アイメック | 半導体デバイスの製造方法 |
US6878206B2 (en) | 2001-07-16 | 2005-04-12 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
US6660126B2 (en) | 2001-03-02 | 2003-12-09 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
US6734020B2 (en) | 2001-03-07 | 2004-05-11 | Applied Materials, Inc. | Valve control system for atomic layer deposition chamber |
US7186648B1 (en) | 2001-03-13 | 2007-03-06 | Novellus Systems, Inc. | Barrier first method for single damascene trench applications |
US8043484B1 (en) | 2001-03-13 | 2011-10-25 | Novellus Systems, Inc. | Methods and apparatus for resputtering process that improves barrier coverage |
US7781327B1 (en) * | 2001-03-13 | 2010-08-24 | Novellus Systems, Inc. | Resputtering process for eliminating dielectric damage |
US6764940B1 (en) | 2001-03-13 | 2004-07-20 | Novellus Systems, Inc. | Method for depositing a diffusion barrier for copper interconnect applications |
US6577161B2 (en) | 2001-06-01 | 2003-06-10 | Macronix International Co., Ltd. | One cell programmable switch using non-volatile cell with unidirectional and bidirectional states |
US6531887B2 (en) | 2001-06-01 | 2003-03-11 | Macronix International Co., Ltd. | One cell programmable switch using non-volatile cell |
US6545504B2 (en) | 2001-06-01 | 2003-04-08 | Macronix International Co., Ltd. | Four state programmable interconnect device for bus line and I/O pad |
US6531780B1 (en) * | 2001-06-27 | 2003-03-11 | Advanced Micro Devices, Inc. | Via formation in integrated circuit interconnects |
US7211144B2 (en) * | 2001-07-13 | 2007-05-01 | Applied Materials, Inc. | Pulsed nucleation deposition of tungsten layers |
JP4585719B2 (ja) * | 2001-08-24 | 2010-11-24 | 株式会社アルバック | エッチング方法 |
US6734097B2 (en) * | 2001-09-28 | 2004-05-11 | Infineon Technologies Ag | Liner with poor step coverage to improve contact resistance in W contacts |
JP2005512312A (ja) * | 2001-10-11 | 2005-04-28 | エピオン コーポレイション | 相互接続バイアを改善するためのgcib処理および改善された相互接続バイア |
US6746591B2 (en) | 2001-10-16 | 2004-06-08 | Applied Materials Inc. | ECP gap fill by modulating the voltate on the seed layer to increase copper concentration inside feature |
US6916398B2 (en) | 2001-10-26 | 2005-07-12 | Applied Materials, Inc. | Gas delivery apparatus and method for atomic layer deposition |
US6729824B2 (en) | 2001-12-14 | 2004-05-04 | Applied Materials, Inc. | Dual robot processing system |
KR20030054783A (ko) * | 2001-12-26 | 2003-07-02 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
KR100464267B1 (ko) * | 2001-12-31 | 2005-01-03 | 동부전자 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
US6620670B2 (en) | 2002-01-18 | 2003-09-16 | Applied Materials, Inc. | Process conditions and precursors for atomic layer deposition (ALD) of AL2O3 |
US6998014B2 (en) * | 2002-01-26 | 2006-02-14 | Applied Materials, Inc. | Apparatus and method for plasma assisted deposition |
US6911391B2 (en) | 2002-01-26 | 2005-06-28 | Applied Materials, Inc. | Integration of titanium and titanium nitride layers |
US6827978B2 (en) * | 2002-02-11 | 2004-12-07 | Applied Materials, Inc. | Deposition of tungsten films |
US6833161B2 (en) * | 2002-02-26 | 2004-12-21 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
US6693356B2 (en) * | 2002-03-27 | 2004-02-17 | Texas Instruments Incorporated | Copper transition layer for improving copper interconnection reliability |
US6720027B2 (en) | 2002-04-08 | 2004-04-13 | Applied Materials, Inc. | Cyclical deposition of a variable content titanium silicon nitride layer |
US20030194825A1 (en) * | 2002-04-10 | 2003-10-16 | Kam Law | Deposition of gate metallization for active matrix liquid crystal display (AMLCD) applications |
US6869838B2 (en) * | 2002-04-09 | 2005-03-22 | Applied Materials, Inc. | Deposition of passivation layers for active matrix liquid crystal display (AMLCD) applications |
US7279432B2 (en) | 2002-04-16 | 2007-10-09 | Applied Materials, Inc. | System and method for forming an integrated barrier layer |
US6887786B2 (en) * | 2002-05-14 | 2005-05-03 | Applied Materials, Inc. | Method and apparatus for forming a barrier layer on a substrate |
US6657304B1 (en) * | 2002-06-06 | 2003-12-02 | Advanced Micro Devices, Inc. | Conformal barrier liner in an integrated circuit interconnect |
US7186630B2 (en) * | 2002-08-14 | 2007-03-06 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
US6821563B2 (en) | 2002-10-02 | 2004-11-23 | Applied Materials, Inc. | Gas distribution system for cyclical layer deposition |
US6919639B2 (en) * | 2002-10-15 | 2005-07-19 | The Board Of Regents, The University Of Texas System | Multiple copper vias for integrated circuit metallization and methods of fabricating same |
US6833320B2 (en) * | 2002-11-04 | 2004-12-21 | Intel Corporation | Removing sacrificial material by thermal decomposition |
DE10306314B3 (de) * | 2003-02-14 | 2004-10-28 | Infineon Technologies Ag | Verfahren zur Erzeugung leitfähiger Strukturen mit Submikrometerabmessungen mittels elektrochemischer Abscheidung |
US7026714B2 (en) * | 2003-03-18 | 2006-04-11 | Cunningham James A | Copper interconnect systems which use conductive, metal-based cap layers |
US7842605B1 (en) | 2003-04-11 | 2010-11-30 | Novellus Systems, Inc. | Atomic layer profiling of diffusion barrier and metal seed layers |
US8298933B2 (en) | 2003-04-11 | 2012-10-30 | Novellus Systems, Inc. | Conformal films on semiconductor substrates |
US6740392B1 (en) * | 2003-04-15 | 2004-05-25 | Micron Technology, Inc. | Surface barriers for copper and silver interconnects produced by a damascene process |
US7352053B2 (en) * | 2003-10-29 | 2008-04-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Insulating layer having decreased dielectric constant and increased hardness |
US7071100B2 (en) * | 2004-02-27 | 2006-07-04 | Kei-Wei Chen | Method of forming barrier layer with reduced resistivity and improved reliability in copper damascene process |
US7119018B2 (en) * | 2004-07-09 | 2006-10-10 | International Buisness Machines Corporation | Copper conductor |
CN100356545C (zh) * | 2004-09-21 | 2007-12-19 | 中芯国际集成电路制造(上海)有限公司 | 在半导体器件的双镶嵌结构中降低接触电阻的方法和结构 |
US7282802B2 (en) * | 2004-10-14 | 2007-10-16 | International Business Machines Corporation | Modified via bottom structure for reliability enhancement |
KR100637965B1 (ko) * | 2004-12-22 | 2006-10-23 | 동부일렉트로닉스 주식회사 | Fsg 절연막을 이용한 반도체 소자의 금속 배선 형성 방법 |
US7476602B2 (en) * | 2005-01-31 | 2009-01-13 | Texas Instruments Incorporated | N2 based plasma treatment for enhanced sidewall smoothing and pore sealing porous low-k dielectric films |
US7687383B2 (en) * | 2005-02-04 | 2010-03-30 | Asm America, Inc. | Methods of depositing electrically active doped crystalline Si-containing films |
US7608549B2 (en) * | 2005-03-15 | 2009-10-27 | Asm America, Inc. | Method of forming non-conformal layers |
JP2009521801A (ja) * | 2005-12-22 | 2009-06-04 | エーエスエム アメリカ インコーポレイテッド | ドープされた半導体物質のエピタキシャル堆積 |
US7365009B2 (en) * | 2006-01-04 | 2008-04-29 | United Microelectronics Corp. | Structure of metal interconnect and fabrication method thereof |
US20070205507A1 (en) * | 2006-03-01 | 2007-09-06 | Hui-Lin Chang | Carbon and nitrogen based cap materials for metal hard mask scheme |
US7435674B2 (en) * | 2006-03-27 | 2008-10-14 | International Business Machines Corporation | Dielectric interconnect structures and methods for forming the same |
US8278176B2 (en) * | 2006-06-07 | 2012-10-02 | Asm America, Inc. | Selective epitaxial formation of semiconductor films |
US7855147B1 (en) | 2006-06-22 | 2010-12-21 | Novellus Systems, Inc. | Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer |
US7645696B1 (en) | 2006-06-22 | 2010-01-12 | Novellus Systems, Inc. | Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer |
JP4878518B2 (ja) * | 2006-07-28 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2008060243A (ja) * | 2006-08-30 | 2008-03-13 | Nec Electronics Corp | 半導体装置およびその製造方法 |
KR100792358B1 (ko) * | 2006-09-29 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그 형성방법 |
US7585758B2 (en) * | 2006-11-06 | 2009-09-08 | International Business Machines Corporation | Interconnect layers without electromigration |
US7510634B1 (en) | 2006-11-10 | 2009-03-31 | Novellus Systems, Inc. | Apparatus and methods for deposition and/or etch selectivity |
DE102006056626A1 (de) * | 2006-11-30 | 2008-06-05 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum selektiven Herstellen einer leitenden Barrierenschicht durch ALD |
DE102007004860B4 (de) * | 2007-01-31 | 2008-11-06 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema |
US7682966B1 (en) | 2007-02-01 | 2010-03-23 | Novellus Systems, Inc. | Multistep method of depositing metal seed layers |
US7897516B1 (en) | 2007-05-24 | 2011-03-01 | Novellus Systems, Inc. | Use of ultra-high magnetic fields in resputter and plasma etching |
US7922880B1 (en) | 2007-05-24 | 2011-04-12 | Novellus Systems, Inc. | Method and apparatus for increasing local plasma density in magnetically confined plasma |
US7759199B2 (en) * | 2007-09-19 | 2010-07-20 | Asm America, Inc. | Stressor for engineered strain on channel |
US7659197B1 (en) | 2007-09-21 | 2010-02-09 | Novellus Systems, Inc. | Selective resputtering of metal seed layers |
US7939447B2 (en) * | 2007-10-26 | 2011-05-10 | Asm America, Inc. | Inhibitors for selective deposition of silicon containing films |
US7655543B2 (en) * | 2007-12-21 | 2010-02-02 | Asm America, Inc. | Separate injection of reactive species in selective formation of films |
US8017523B1 (en) | 2008-05-16 | 2011-09-13 | Novellus Systems, Inc. | Deposition of doped copper seed layers having improved reliability |
US8486191B2 (en) * | 2009-04-07 | 2013-07-16 | Asm America, Inc. | Substrate reactor with adjustable injectors for mixing gases within reaction chamber |
US8653664B2 (en) * | 2009-07-08 | 2014-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier layers for copper interconnect |
US8653663B2 (en) | 2009-10-29 | 2014-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier layer for copper interconnect |
US8367528B2 (en) * | 2009-11-17 | 2013-02-05 | Asm America, Inc. | Cyclical epitaxial deposition and etch |
US8361900B2 (en) | 2010-04-16 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier layer for copper interconnect |
US8809170B2 (en) | 2011-05-19 | 2014-08-19 | Asm America Inc. | High throughput cyclical epitaxial deposition and etch process |
CN102437089B (zh) * | 2011-07-12 | 2014-05-28 | 上海华力微电子有限公司 | 一种铜后道互连工艺 |
KR20130056014A (ko) * | 2011-11-21 | 2013-05-29 | 삼성전자주식회사 | 듀얼 다마신 배선 구조체를 포함하는 반도체 소자 |
US8895436B2 (en) | 2012-12-05 | 2014-11-25 | International Business Machines Corporation | Implementing enhanced power supply distribution and decoupling utilizing TSV exclusion zone |
US20150162277A1 (en) * | 2013-12-05 | 2015-06-11 | International Business Machines Corporation | Advanced interconnect with air gap |
KR102264160B1 (ko) | 2014-12-03 | 2021-06-11 | 삼성전자주식회사 | 비아 구조체 및 배선 구조체를 갖는 반도체 소자 제조 방법 |
US9859156B2 (en) * | 2015-12-30 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with sidewall dielectric protection layer |
US9966308B2 (en) | 2016-10-04 | 2018-05-08 | International Business Machines Corporation | Semiconductor device and method of forming the semiconductor device |
CN108470716A (zh) * | 2018-05-18 | 2018-08-31 | 上海华虹宏力半导体制造有限公司 | 消除金属缺陷引起的器件短路的方法及半导体结构 |
US11387271B2 (en) | 2019-12-17 | 2022-07-12 | Texas Instruments Incorporated | Optical sensor with trench etched through dielectric over silicon |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5117273A (en) * | 1990-11-16 | 1992-05-26 | Sgs-Thomson Microelectronics, Inc. | Contact for integrated circuits |
JP3139781B2 (ja) * | 1991-08-07 | 2001-03-05 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
US5559367A (en) * | 1994-07-12 | 1996-09-24 | International Business Machines Corporation | Diamond-like carbon for use in VLSI and ULSI interconnect systems |
US5413962A (en) * | 1994-07-15 | 1995-05-09 | United Microelectronics Corporation | Multi-level conductor process in VLSI fabrication utilizing an air bridge |
US5472913A (en) * | 1994-08-05 | 1995-12-05 | Texas Instruments Incorporated | Method of fabricating porous dielectric material with a passivation layer for electronics applications |
US5529953A (en) * | 1994-10-14 | 1996-06-25 | Toshiba America Electronic Components, Inc. | Method of forming studs and interconnects in a multi-layered semiconductor device |
US5686354A (en) * | 1995-06-07 | 1997-11-11 | Advanced Micro Devices, Inc. | Dual damascene with a protective mask for via etching |
US5602053A (en) * | 1996-04-08 | 1997-02-11 | Chartered Semidconductor Manufacturing Pte, Ltd. | Method of making a dual damascene antifuse structure |
-
1997
- 1997-07-17 US US08/896,114 patent/US5904565A/en not_active Expired - Fee Related
-
1998
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- 1998-10-08 US US09/169,084 patent/US6023102A/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI619203B (zh) * | 2015-12-30 | 2018-03-21 | 台灣積體電路製造股份有限公司 | 半導體元件及其形成方法 |
US10985055B2 (en) | 2015-12-30 | 2021-04-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with anti-adhesion layer |
US10998226B2 (en) | 2015-12-30 | 2021-05-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming interconnection structure with anti-adhesion liner |
US11948835B2 (en) | 2015-12-30 | 2024-04-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with anti-adhesion layer |
Also Published As
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