JPH11111581A - 半導体基板の処理方法および半導体基板 - Google Patents

半導体基板の処理方法および半導体基板

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JPH11111581A
JPH11111581A JP9272541A JP27254197A JPH11111581A JP H11111581 A JPH11111581 A JP H11111581A JP 9272541 A JP9272541 A JP 9272541A JP 27254197 A JP27254197 A JP 27254197A JP H11111581 A JPH11111581 A JP H11111581A
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Abstract

(57)【要約】 【課題】 基板端縁部からの発塵を防止した半導体基板
の処理方法および半導体基板を提供する。 【解決手段】 SOI基板10の端縁部および下主面を
酸化して酸化膜13を形成する。この酸化工程において
はSOI基板10の端縁部および下主面において露出す
る酸化膜11を下敷き酸化膜として使用し、LOCOS
(Local Oxide ofSilicon)酸化と同様にして行う。従
って、酸化膜13の厚さは、SOI基板10の端縁部お
よび下主面には酸化膜11よりも厚くなる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体基板の処理方
法および半導体基板に関し、特に基板端縁部からの発塵
を防止した半導体基板の処理方法および半導体基板に関
する。
【0002】
【従来の技術】SOI(silicon on insulator)基板上
に半導体素子が形成されたSOIデバイスは、接合容量
の減少、素子間分離耐圧の向上など、バルクデバイスに
比べて優れた点を有しているが、以下に説明するような
SOIデバイスに固有の問題も有している。
【0003】図40にSOI基板10の断面図を示す。
SOI基板10は、シリコン基板1の上主面内に、埋め
込み酸化膜2および単結晶シリコン層(以後、SOI層
と呼称)3が順に積層された構造を有している。そし
て、単結晶のシリコン基板1の端縁部および下主面には
ポリシリコン層4が形成されている。このポリシリコン
層4は、ウエハの製造過程またはトランジスタのウエハ
プロセスで取り込まれる重金属などの汚染物質をゲッタ
リングするためのもので、このようなポリシリコン層を
有する構造はポリバックコート構造(PBC構造)と呼
称される。
【0004】SOI基板の製造方法には、SIMOX
(separation by implanted oxygen)法や、貼り合わせ
(bonding)法などがあるが、以下においてはSIMO
X法で製造されたSOI基板(SIMOX基板)を例に
採って説明する。
【0005】SIMOX法は単結晶のシリコン基板に酸
素イオンを、例えば0.4×1018/cm2〜3×10
18/cm2のドーズ量で注入した後、1350℃程度の
温度でアニールすることによりSOI構造を得るもので
ある。
【0006】図41にSOI基板10の端縁部の部分詳
細図を示す。なお、以後の説明においては、半導体基板
を、上主面(半導体素子が形成される側)と、その中央
部(活性領域を含む部分)と、中央部の周辺部および側
面部を合わせた端縁部と、下主面とに区別して呼称す
る。
【0007】図41は図40に示す領域Xの詳細を示す
図であり埋め込み酸化膜2およびSOI層3とポリシリ
コン層4とが交わる部分を示している。図41に示すよ
うに、端縁部においては曲率の大きな曲面になっている
ので、垂直方向から行う酸素イオンの注入に際しては、
酸素イオンが斜めに注入されることになり、実効的な注
入エネルギーが低くなる。その結果、端縁部では埋め込
み酸化膜2およびSOI層3の厚みが薄くなり、SOI
層3が剥離しやすい構造となる。
【0008】これに加えて、SOIデバイスの製造過程
において行われるSOI3層の薄膜化工程がSOI層3
の剥離を助長することになる。まず、図42および図4
3を用いてSOI層3の薄膜化工程を説明する。
【0009】SOI基板10におけるSOI層3の厚み
は、基板製造時点では図42に示すように適当な厚みで
形成されている。SOI層3の厚みを、所望の半導体装
置のスペックに会わせて適宜薄くすることがSOI層3
の薄膜化工程であり、SOI層3を酸化し、形成された
酸化膜を除去することでSOI層3の厚さを調整するも
のである。
【0010】図43にSOI層3の上に酸化膜5を形成
した状態を示す。酸化膜5の厚みは、一般的にはSOI
基板10の中央部、すなわち半導体素子形成領域(活性
領域)のSOI層3の厚みに基づいて決定される。ここ
で問題となるのが先に説明したように、SOI基板10
の端縁部ではSOI層3の厚みが薄い点であり、また、
SOI基板10の端縁部にはポリシリコン層4が形成さ
れている点である。ここで、図42に示す領域Yを図4
4においてさらに詳細に示し、図43に示す領域Zを図
45においてさらに詳細に示す。また、図46に酸化膜
5を除去した状態を示す。
【0011】図44に示すようにポリシリコン層4は単
結晶粒GPが多数集まって構成されている。そして、単
結晶粒GPの各々は結晶方位が個々に異なっているの
で、酸素イオン注入に際しては、チャネリングなどによ
り注入深さが異なり、埋め込み酸化膜2は一定の深さに
形成されていない。
【0012】また、ポリシリコン層4の酸化レートは単
結晶粒GPの結晶方位により異なるので、ポリシリコン
層4を酸化すると図45に示すように単結晶粒GPごと
に酸化膜5の厚みが異なることになる。
【0013】そして、SOI基板10の端縁部ではSO
I層3の厚みが薄いので、単結晶粒GPによっては酸化
膜5が埋め込み酸化膜2と接触したり、SOI層3が完
全に酸化されたりする場合がある。このような場合、S
OI層3が部分的に埋め込み酸化膜2および酸化膜5で
囲まれる現象が生じることがある。例えば、図45に示
すSOI層30は周囲を酸化膜5および埋め込み酸化膜
2で囲まれている。
【0014】このような状態にあるSOI基板10に対
して、SOI層の薄膜化のために、フッ酸等のエッチン
グ液を用いて酸化膜5のウエットエッチングを行うと、
図46に示すように、酸化膜5だけでなく埋め込み酸化
膜2もエッチングされ、SOI層30がリフトオフされ
てパーティクルとなり、エッチング液中を浮遊し、場合
によってはSOI層30がSOI基板10の中央部に再
付着する可能性がある。パーティクルが半導体素子形成
領域に付着すると、半導体素子の形成不良の原因とな
り、製造歩留まりの低下の要因となる。
【0015】
【発明が解決しようとする課題】以上説明したように、
従来の半導体基板、特にSOI基板においては基板端縁
部のSOI層が剥離し、パーティクルとなって製造歩留
まりの低下の要因となるという問題があった。また、S
OI基板以外の半導体基板においてもパーティクルの発
生が問題となっている。
【0016】本発明は上記のような問題点を解消するた
めになされたもので、基板端縁部からの発塵を防止した
半導体基板の処理方法および半導体基板を提供する。
【0017】
【課題を解決するための手段】本発明に係る請求項1記
載の半導体基板の処理方法は、一方主面と、その反対側
の他方主面と、側面部とを有し、前記一方主面のうち活
性領域が形成される中央部が規定され、前記中央部の周
辺領域と前記側面部とを含む端縁部が規定される半導体
基板の処理方法であって、前記半導体基板の前記中央部
および前記端縁部を覆うように第1の酸化膜を形成する
工程(a)と、前記中央部の前記第1の酸化膜の上部に、
選択的に耐酸化性膜を形成する工程(b)と、前記耐酸化
性膜をマスクとして、前記半導体基板の端縁部をさらに
酸化することで、前記端縁部に前記第1の酸化膜よりも
厚い第2の酸化膜を形成する工程(c)とを備えている。
【0018】本発明に係る請求項2記載の半導体基板の
処理方法は、前記半導体基板が、SIMOX法で形成さ
れたSOI基板であって、前記一方主面の表面内には、
全面に渡って順に積層形成された埋め込み酸化膜および
SOI層を備え、前記工程(c)が、前記端縁部に延在す
る前記SOI層を完全に酸化するとともに、前記端縁部
の残りの部分も酸化するように前記第2の酸化膜を形成
する工程(c−1)を含んでいる。
【0019】本発明に係る請求項3記載の半導体基板の
処理方法は、前記半導体基板が、貼り合わせ法で形成さ
れたSOI基板であって、前記一方主面上には、全面に
渡って順に積層形成された基板上酸化膜およびSOI層
を備え、前記工程(c)が、前記端縁部に延在する前記S
OI層を完全に酸化するとともに、前記端縁部の残りの
部分も酸化するように前記第2の酸化膜を形成する工程
(c−1)を含んでいる。
【0020】本発明に係る請求項4記載の半導体基板の
処理方法は、前記半導体基板が、バルクシリコン基板で
あって、前記端縁部および前記他方主面に形成されたポ
リシリコン層を備え、前記工程(c)が、前記ポリシリコ
ン層を完全に酸化しないように、前記第2の酸化膜を形
成する工程(c−1)を含んでいる。
【0021】本発明に係る請求項5記載の半導体基板の
処理方法は、前記工程(a)が、前記中央部の前記SOI
層の厚さが、半導体素子の形成に適合する厚さになるま
で薄くなるように前記第1の酸化膜を形成する工程を含
んでいる。
【0022】本発明に係る請求項6記載の半導体基板の
処理方法は、前記工程(b)が、前記中央部において前記
活性領域を規定するフィールド酸化膜のパターンに合わ
せて前記耐酸化性膜でパターンを形成する工程を含み、
前記工程(c)が、前記中央部において前記耐酸化性膜の
前記パターンに合わせて、前記第2の酸化膜を前記フィ
ールド酸化膜として形成する工程を含んでいる。
【0023】本発明に係る請求項7記載の半導体基板の
処理方法は、一方主面と、その反対側の他方主面と、側
面部とを有し、前記一方主面のうち活性領域が形成され
る中央部が規定され、前記中央部の周辺領域と前記側面
部とを含む端縁部が規定される半導体基板の処理方法で
あって、前記半導体基板の前記中央部および前記端縁部
を覆うように酸化膜を形成する工程(a)と、前記中央部
以外の前記酸化膜の上部にレジストマスクを形成する工
程(b)と、前記レジストマスクをエッチングマスクとし
て、前記中央部の前記酸化膜を選択的に除去して前記S
OI層を露出させるとともに、前記端縁部に前記酸化膜
を残す工程(c)とを備えている。
【0024】本発明に係る請求項8記載の半導体基板の
処理方法は、前記端縁部の前記酸化膜上に耐酸化性膜を
形成する工程(d)をさらに備えている。
【0025】本発明に係る請求項9記載の半導体基板の
処理方法は、前記半導体基板が、SIMOX法で形成さ
れたSOI基板であって、前記一方主面の表面内には、
全面に渡って順に積層形成された埋め込み酸化膜および
SOI層を備え、前記工程(a)が、前記中央部の前記S
OI層の厚さが、半導体素子の形成に適合する厚さにな
るまで薄くなるように前記酸化膜を形成する工程を含ん
でいる。
【0026】本発明に係る請求項10記載の半導体基板
の処理方法は、一方主面と、その反対側の他方主面と、
側面部とを有し、前記一方主面のうち活性領域が形成さ
れる中央部が規定され、前記中央部の周辺領域と前記側
面部とを含む端縁部が規定される半導体基板の処理方法
であって、前記半導体基板が、SIMOX法で形成され
たSOI基板であって、前記一方主面の表面内には、全
面に渡って順に積層形成された埋め込み酸化膜およびS
OI層を備え、前記半導体基板の前記中央部および前記
端縁部を覆うように第1の酸化膜を形成する工程(a)
と、前記中央部の前記第1の酸化膜の上部に、選択的に
レジストマスクを形成する工程(b)と、前記レジストマ
スクをエッチングマスクとして、前記半導体基板の端縁
部の前記第1の酸化膜および前記SOI層を選択的に除
去して、前記埋め込み酸化膜を露出する工程(c)と、前
記レジストマスクの下部の前記第1の酸化膜をさらに酸
化して前記第1の酸化膜よりも厚い第2の酸化膜を形成
するとともに、露出した前記埋め込み酸化膜をさらに厚
くする工程(d)とを備えている。
【0027】本発明に係る請求項11記載の半導体基板
の処理方法は、一方主面と、その反対側の他方主面と、
側面部とを有し、前記一方主面のうち活性領域が形成さ
れる中央部が規定され、前記中央部の周辺領域と前記側
面部とを含む端縁部が規定される半導体基板の処理方法
であって、前記半導体基板が、SIMOX法で形成され
たSOI基板であって、前記一方主面の表面内には、全
面に渡って順に積層形成された埋め込み酸化膜およびS
OI層を備え、前記半導体基板の前記中央部および前記
端縁部を覆うように第1の酸化膜を形成する工程(a)
と、前記中央部の前記第1の酸化膜の上部に、選択的に
レジストマスクを形成する工程(b)と、前記レジストマ
スクをエッチングマスクとして、ドライエッチングによ
り前記半導体基板の端縁部の前記第1の酸化膜、前記S
OI層、前記埋め込み酸化膜を選択的に除去して、前記
SOI層下部の下地基板を露出する工程(c)と、前記レ
ジストマスクの下部の前記第1の酸化膜をさらに酸化し
て前記第1の酸化膜よりも厚い第2の酸化膜を形成する
とともに、露出した前記下地基板上に第3の酸化膜を形
成する工程(d)とを備えている。
【0028】本発明に係る請求項12記載の半導体基板
の処理方法は、前記工程(d)が、前記中央部の前記SO
I層の厚さが、半導体素子の形成に適合する厚さになる
まで薄くなるように前記第2の酸化膜を形成する工程を
含んでいる。
【0029】本発明に係る請求項13記載の半導体基板
は、一方主面と、その反対側の他方主面と、側面部とを
有し、前記一方主面のうち活性領域が形成される中央部
が規定され、前記中央部の周辺領域と前記側面部とを含
む端縁部が規定される半導体基板であって、前記一方主
面内には、順に積層形成された埋め込み酸化膜およびS
OI層を備え、前記端縁部には前記埋め込み酸化膜に達
する厚さの酸化膜を備えている。
【0030】本発明に係る請求項14記載の半導体基板
は、一方主面と、その反対側の他方主面と、側面部とを
有し、前記一方主面のうち活性領域が形成される中央部
が規定され、前記中央部の周辺領域と前記側面部とを含
む端縁部が規定される半導体基板であって、前記一方主
面内には、順に積層形成された埋め込み酸化膜およびS
OI層を備え、前記埋め込み酸化膜内にはシリコン島を
含み、前記端縁部に延在する前記埋め込み酸化膜内のシ
リコン島の密度は、前記中央部の前記埋め込み酸化膜内
のシリコン島の密度よりも低くなっている。
【0031】本発明に係る請求項15記載の半導体基板
は、一方主面と、その反対側の他方主面と、側面部とを
有し、前記一方主面のうち活性領域が形成される中央部
が規定され、前記中央部の周辺領域と前記側面部とを含
む端縁部が規定される半導体基板であって、前記一方主
面内には、順に積層形成された埋め込み酸化膜およびS
OI層を備え、前記埋め込み酸化膜内にはシリコン島を
含み、前記端縁部には前記埋め込み酸化膜および前記S
OI層が形成されていない。
【0032】
【発明の実施の形態】
<A.実施の形態1>本発明に係る半導体基板の処理方
法および半導体基板の実施の形態1を、処理工程を示す
図1〜図6を用いて説明する。なお、以後の説明におい
ては、半導体基板を、上主面(半導体素子が形成される
側)と、その中央部(活性領域を含む部分)と、中央部
の周辺部および側面部を合わせた端縁部と、下主面とに
区別して呼称する。
【0033】<A−1.処理方法>まず、図1に示すよ
うに、SOI基板10の全体を覆うようにシリコン酸化
膜(以後、酸化膜と呼称)11を100〜400オング
ストロームの厚さに形成する。なお、酸化膜11(第1
の酸化膜)はSOI基板10を700〜1100℃程度
の温度条件で熱酸化することで形成しても良いし、60
0〜850℃程度の温度条件でCVD法により形成して
も良い。
【0034】ここで、SOI基板10は、単結晶のシリ
コン基板(バルクシリコン基板)1の上主面に、埋め込
み酸化膜2および単結晶シリコン層(以後、SOI層と
呼称)3が順に積層された構造を有している。そして、
単結晶のシリコン基板1の端縁部および下主面にはポリ
シリコン層4が形成されている。このポリシリコン層4
は、ウエハの製造過程で取り込まれる重金属などの汚染
物質をゲッタリングするためのもので、このようなポリ
シリコン層を有する構造はポリバックコート構造(PB
C構造)と呼称される。
【0035】以下においてはSIMOX法で製造された
SOI基板(SIMOX基板)を例に採って説明する。
【0036】まず、酸化膜11の全体を覆うように、6
00〜850℃程度の温度条件でCVD法により耐酸化
性膜としてシリコン窒化膜(以後、窒化膜と呼称)12
を1000〜4000オングストロームの厚さに形成す
る。
【0037】そして、SOI基板10の上主面(活性領
域が形成される面)の中央部分を覆うようにレジストマ
スクR1を選択的に形成する。SOI基板10を上主面
側から見た場合の平面図を図2に示す。図2に示すよう
に、レジストマスクR1はSOI基板10の端縁部には
形成されていない。なお、レジストマスクR1の形成範
囲は半導体素子が形成される活性領域を完全に覆うよう
に設定される。
【0038】次に、レジストマスクR1をエッチングマ
スクとし、ドライエッチングにより窒化膜12を選択的
に除去することで、図3に示すようにレジストマスクR
1の下部だけに窒化膜12を残す。すなわち、レジスト
マスクR1で覆われないSOI基板10の端縁部におい
ては窒化膜12が除去され、酸化膜11が露出すること
になる。また、SOI基板10の下主面においては全面
に渡って窒化膜12を除去する。なお、窒化膜12の除
去に際しては、例えば熱リン酸を用いたウエットエッチ
ングを使用しても良い。
【0039】次に、図4に示す工程において、SOI基
板10の端縁部および下主面を酸化して酸化膜13(第
2の酸化膜)を形成する。この酸化工程においてはSO
I基板10の端縁部および下主面において露出する酸化
膜11を下敷き酸化膜として使用し、LOCOS(Loca
l Oxide of Silicon)酸化と同様にして行う。なお、こ
の酸化工程の条件は、窒化膜12の下部以外のSOI層
3が全て酸化される条件を選択する。例えば、窒化膜1
2の下部のSOI層3の厚みが2000オングストロー
ムの場合は、酸化膜13が5000オングストローム以
上となるようにする。
【0040】次に、図5に示す工程において、窒化膜1
2を除去した後、窒化膜12の下部のSOI層3の厚さ
を所望の半導体装置のスペックに会わせて適宜薄くす
る。すなわち、酸化膜11をさらに酸化して厚くするこ
とでSOI層3を薄くする。このとき、SOI基板10
の端縁部および下主面に形成された酸化膜13の厚みも
増すことになる。なお、SOI層3の厚さを1000オ
ングストローム薄くしたい場合には、酸化膜11の厚み
が2000オングストローム厚くなるように酸化条件を
設定する。
【0041】次に、図6に示す工程において、厚くなっ
た酸化膜11をウエットエッチングにより除去する。
【0042】<A−2.特徴的作用効果>以上説明した
ように、SOI層3の薄膜化工程においては、SOI基
板10の端縁部および下主面に形成された酸化膜13の
厚さも減少するが、もともと酸化膜13の厚さは酸化膜
11よりも厚い上に、SOI層3の薄膜化工程において
厚さが増しているので、酸化膜11のエッチングに際し
ても完全に除去されることはない。また、SOI基板1
0の端縁部および下主面にはSOI層3が残らないよう
に酸化膜13が形成されているので、SOI層3が部分
的にリフトオフされてパーティクルとなり、エッチング
液中を浮遊するといった問題が発生せず、パーティクル
の存在に起因する半導体素子の形成不良を防止し、ひい
ては製造歩留まりを向上することができる。
【0043】なお、端縁部および下主面に酸化膜13が
形成されたSOI基板10の、上主面のSOI層3に
は、後の工程でMOSトランジスタやバイポーラトラン
ジスタなどを作り込むことでDRAMやSRAM、ロジ
ック回路などを構成することになる。
【0044】<A−3.変形例>以上の説明において
は、PBC構造を有するSOI基板について本発明を適
用する例について説明したが、PBC構造を有さないS
OI基板においてもパーティクルが発生する場合がある
ので本発明を適用することができる。
【0045】図7に、PBC構造を有さないSOI基板
100の最端縁部の断面図を示す。図7に示すようにシ
リコン基板1に酸素イオンを注入して埋め込み酸化膜2
を形成する場合に、SOI基板100の最端縁部MEに
おいては、本来はSOI層であるべき部分に酸素イオン
が注入され、酸化膜が形成される場合がある。このと
き、最端縁部MEの全てが酸化されるのではなく、部分
的に粒状のシリコン単結晶領域(以後、シリコン島SI
と呼称)が残り、酸化膜のウエットエッチングに際して
このシリコン島SIがパーティクルとしてエッチング液
中に流出することがあるが、実施の形態1において説明
したように、端縁部および下主面に酸化膜13を形成す
ることで、シリコン島SIがパーティクルとなることを
防止できる。
【0046】<B.実施の形態2>以上説明した本発明
に係る実施の形態1においては、SOI基板10の端縁
部のSOI層3が、ウエットエッチングに際して部分的
にリフトオフされてパーティクルとなる現象を防止する
構成について説明したが、埋め込み酸化膜2内に含まれ
るシリコン島がパーティクルの源となる場合がある。
【0047】ここで、シリコン島について説明する。埋
め込み酸化膜2の内部には図8に示すように複数のシリ
コン島SIが存在している。シリコン島SIは埋め込み
酸化膜2をイオン注入によって形成する際に発生するも
のであり、SIMOX基板に特有のものである。すなわ
ち、酸素イオンをシリコン基板に注入することで埋め込
み酸化膜2が形成されるが、その際に、酸素イオンと反
応しないシリコン原子どうしがSIMOXアニール工程
で結合し、シリコンの塊を構成する。これがシリコン島
SIとなる。
【0048】このシリコン島SIは埋め込み酸化膜2の
比較的深い部分に多く存在するので、通常は埋め込み酸
化膜2が多少エッチングされても表面に現れることはな
いが、SOI基板10の端縁部においては、図8に示す
ようにSOI層3および埋め込み酸化膜2の厚みが薄い
ので、エッチングにより露出し、場合によってはリフト
オフされてパーティクルとなる。
【0049】以下、本発明に係る半導体基板の処理方法
および半導体基板の実施の形態2として、シリコン島に
起因するパーティクルを低減する構成について図8〜図
11を用いて説明する。
【0050】<B−1.処理方法>まず、図8に示すよ
うに、SOI基板10の全体を覆うように酸化膜21
(第1の酸化膜)を100〜400オングストロームの
厚さに形成する。なお、酸化膜21はSOI基板10を
700〜1100℃程度の温度条件で熱酸化することで
形成しても良いし、600〜850℃程度の温度条件で
CVD法により形成しても良い。
【0051】そして、SOI基板10の上主面(活性領
域が形成される面)の中央部分を覆うようにレジストマ
スクR2を選択的に形成する。なお、レジストマスクR
2の形成範囲は、活性領域が形成される領域を完全に覆
うように設定される。
【0052】次に、レジストマスクR2をエッチングマ
スクとし、ドライエッチングによりレジストマスクR2
に覆われない部分の酸化膜21およびSOI層3を選択
的に除去することで、図9に示すようにレジストマスク
R1の下部だけに酸化膜21およびSOI層3を残す。
すなわち、レジストマスクR2で覆われないSOI基板
10の端縁部および下主面においては酸化膜21および
SOI層3が除去され、埋め込み酸化膜2が露出するこ
とになる。
【0053】次に、レジストマスクR2を除去した後、
図10に示すようにレジストマスクR2の下部のSOI
層3の厚さを所望の半導体装置のスペックに会わせて適
宜薄くする。すなわち、酸化膜21をさらに酸化して酸
化膜23(第2の酸化膜)を形成することでSOI層3
を薄くする。なお、SOI層3の厚さを1000オング
ストローム薄くしたい場合には、酸化膜23の厚みが酸
化膜21よりも2000オングストローム厚くなるよう
に酸化条件を設定する。このとき、SOI基板10の端
縁部および下主面の埋め込み酸化膜2は酸化剤である酸
素に曝されることになる。そして、酸素が埋め込み酸化
膜2中を拡散してシリコン島SIに達すると、シリコン
原子と反応してシリコン酸化膜を形成するのでシリコン
島SIが消滅することになる。
【0054】<B−2.特徴的作用効果>以上説明した
ように、SOI層3の薄膜化工程においては、図11に
示すように、SOI層3の薄膜化のために形成した酸化
膜23をウエットエッチングで除去した場合でも、SO
I基板10の端縁部にはシリコン島SIが少なくなって
いるので、シリコン島SIがリフトオフされてパーティ
クルとなることが防止されることになる。
【0055】なお、上記の説明においては、SOI層3
の薄膜化のために酸化膜21をさらに酸化して厚くする
際に、シリコン島SIを併せて消滅させる例を示した
が、シリコン島SIを消滅させ得るのであれば、他の酸
化工程でシリコン島SIを消滅させるようにしても良
い。ただし、その酸化工程の前にSOI基板10の端縁
部がウエットエッチングに曝される工程が含まれている
場合には適用できない。
【0056】<B−3.処理方法の変形例>以上説明し
た本発明に係る実施の形態2においては、SOI層3の
薄膜化のために酸化膜21をさらに酸化して厚くする際
に、シリコン島SIを併せて消滅させる例を示したが、
SOI基板10の端縁部の埋め込み酸化膜2を除去する
ことでシリコン島SIがパーティクルとなるのを防止し
ても良い。
【0057】すなわち、図12に示すように、SOI基
板10の全体を覆うように酸化膜21を形成し、SOI
基板10の上主面の中央部分を覆うようにレジストマス
クR2を選択的に形成する。
【0058】次に、レジストマスクR2をエッチングマ
スクとし、ドライエッチングによりレジストマスクR2
に覆われない部分の酸化膜21、SOI層3、埋め込み
酸化膜2を順次選択的に除去することで、図13に示す
ようにレジストマスクR2の下部だけに酸化膜21、S
OI層3、埋め込み酸化膜2を残す。そして、このドラ
イエッチングをSOI基板10の下主面に対しても施す
ことで、レジストマスクR2で覆われないSOI基板1
0の端縁部および下主面においてはシリコン基板1(下
地基板)が露出することになる。
【0059】次に、レジストマスクR2を除去した後、
図14に示すようにレジストマスクR2の下部のSOI
層3の厚さを所望の半導体装置のスペックに会わせて適
宜薄くする。すなわち、酸化膜21をさらに酸化して酸
化膜23を形成することでSOI層3を薄くする。この
とき、露出したシリコン基板1の表面には酸化膜24が
形成されることになる。
【0060】このように、SOI基板10の端縁部の埋
め込み酸化膜2をドライエッチングで除去することで、
SOI基板10の端縁部においてはシリコン島SIが存
在しなくなるので、SOI層3の薄膜化のために形成し
た酸化膜23のウエットエッチングによる除去に際して
シリコン島SIがパーティクルとなるのを防止すること
ができる。
【0061】<C.実施の形態3>以上説明した本発明
に係る実施の形態1および2においては、SIMOX基
板の端縁部のSOI層がパーティクルとなる場合、およ
びSIMOX基板の埋め込み酸化膜内のシリコン島がパ
ーティクルとなる場合を防止する構成について説明した
が、貼り合わせ法で製造されたSOI基板(貼り合わせ
基板)においてもパーティクルが発生する場合がある。
【0062】貼り合わせ基板は、シリコン基板の上主面
(半導体素子を形成する主面)に酸化膜を形成し、その
上に別のシリコン基板を貼り合わせ、当該別のシリコン
基板を研磨して、所定の厚さにすることによってSOI
構造を得るものである。このようにして形成されたSO
I基板200の端縁部の断面図を図15に示す。
【0063】図15において、シリコン基板1の上主面
上に基板上酸化膜7およびシリコン層8が順に積層され
てSOI構造を構成している。なお、基板上酸化膜7が
埋め込み酸化膜に相当し、シリコン層8がSOI層に相
当する。
【0064】このような構成のSOI基板200におい
ては、基板上酸化膜7およびシリコン層8の端縁部の面
取り処理が完全ではなく、周縁に沿って凸凹部が連続す
るような平面視形状となっている場合があり、その凸凹
部が基板の搬送中に剥離してパーティクルとなることが
あった。
【0065】また、端縁部においては基板上酸化膜7が
露出しているので、ウエットエッチングに際してエッチ
ング液が侵入し、基板上酸化膜7が部分的に除去されて
しまう場合があった。図15に示すW領域の詳細図を図
16に示す。
【0066】図16において、SOI層8の端縁部の基
板上酸化膜7が部分的に除去され、SOI層8が部分的
に浮いた状態となっている。このような状態では、SO
I層8が剥離しやすく、パーティクルとなる可能性が大
であった。
【0067】以下、本発明に係る半導体基板の処理方法
および半導体基板の実施の形態3として、貼り合わせ基
板におけるパーティクルを低減する構成について図17
および図18を用いて説明する。
【0068】<C−1.処理方法>図17に示すよう
に、SOI基板200の全体を覆うように酸化膜31
(第1の酸化膜)を100〜400オングストロームの
厚さに形成する。なお、酸化膜31はSOI基板200
を700〜1100℃程度の温度条件で熱酸化すること
で形成しても良いし、600〜850℃程度の温度条件
でCVD法により形成しても良い。
【0069】そして、酸化膜31の全体を覆うように、
600〜850℃程度の温度条件でCVD法により窒化
膜32(耐酸化性膜)を1000〜4000オングスト
ロームの厚さに形成する。
【0070】そして、SOI基板200の上主面(活性
領域が形成される面)の中央部分を覆うようにレジスト
マスクR3を選択的に形成する。
【0071】次に、レジストマスクR3をエッチングマ
スクとし、ドライエッチングにより窒化膜32を選択的
に除去した後、レジストマスクR3を除去することで、
上主面の中央部分だけに窒化膜32を残す。すなわち、
レジストマスクR3で覆われないSOI層8の端縁部か
らシリコン基板1の端縁部および下主面にかけては窒化
膜32が除去され、酸化膜31が露出することになる。
また、SOI基板200の下主面においては全面に渡っ
て窒化膜32を除去する。なお、窒化膜32の除去に際
しては、例えば熱リン酸を用いたウエットエッチングを
使用しても良い。
【0072】そして、図18に示す工程において、SO
I層8の端縁部からシリコン基板1の端縁部および下主
面を酸化して酸化膜33(第2の酸化膜)を形成する。
この酸化工程においてはSOI層8の端縁部からシリコ
ン基板1の端縁部および下主面において露出する酸化膜
31を下敷き酸化膜として使用し、LOCOS酸化と同
様にして行う。なお、この酸化工程の条件は、窒化膜3
2の下部以外のSOI層8が全て酸化される条件を選択
する。
【0073】なお、窒化膜32を除去した後、窒化膜3
2の下部のSOI層8の厚さを所望の半導体装置のスペ
ックに会わせて適宜薄くする薄膜化工程は、実施の形態
1において図5および図6を用いて説明した工程と同様
であるので説明は省略する。
【0074】<C−2.特徴的作用効果>以上説明した
ように、貼り合わせ基板であるSOI基板200におい
ては、SOI層8の端縁部からシリコン基板1の端縁部
および下主面にかけて酸化膜33が形成されているの
で、SOI基板200の搬送中や、SOI層8の薄膜化
工程におけるウエットエッチングにより基板上酸化膜7
およびシリコン層8の端縁部が剥離してパーティクルが
発生することが防止できる。
【0075】<D.実施の形態4>以上説明した本発明
に係る実施の形態1〜3においては、SOI基板におけ
るパーティクルの低減について説明したが、バルクシリ
コン基板であっても、PBC構造を有する場合には、ポ
リシリコン層が剥離してパーティクルが発生する場合が
ある。すなわち、図44を用いて説明したようにポリシ
リコン層は単結晶粒が多数集まって構成されているが、
ポリシリコン層を酸化するに際して、酸化剤である酸素
が単結晶粒の境界に侵入し、単結晶粒を囲むように酸化
膜が形成される場合がある。このような状況で、酸化膜
をウエットエッチングにより除去すると、単結晶粒がリ
フトオフされ、それがパーティクルとなる可能性が大で
あった。
【0076】以下、本発明に係る半導体基板の処理方法
および半導体基板の実施の形態4として、バルクシリコ
ン基板におけるパーティクルを低減する構成について図
19および図20を用いて説明する。
【0077】<D−1.処理方法>図19において、単
結晶のシリコン基板(バルクシリコン基板)1の端縁部
および下主面にはポリシリコン層4が形成されている。
なお、シリコン基板1およびポリシリコン層4で構成さ
れる基板をシリコン基板300と呼称する。
【0078】図19に示すように、シリコン基板300
の全体を覆うように酸化膜41(第1の酸化膜)を10
0〜400オングストロームの厚さに形成する。なお、
酸化膜41はシリコン基板300を700〜1100℃
程度の温度条件で熱酸化することで形成しても良いし、
600〜850℃程度の温度条件でCVD法により形成
しても良い。
【0079】そして、酸化膜41の全体を覆うように、
600〜850℃程度の温度条件でCVD法により窒化
膜42(耐酸化性膜)を1000〜4000オングスト
ロームの厚さに形成する。
【0080】そして、シリコン基板300の上主面(活
性領域が形成される面)の中央部分を覆うようにレジス
トマスクR4を選択的に形成する。
【0081】次に、レジストマスクR4をエッチングマ
スクとし、ドライエッチングにより窒化膜42を選択的
に除去した後、レジストマスクR4を除去することで上
主面の中央部分だけに窒化膜42を残す。すなわち、レ
ジストマスクR4で覆われないシリコン基板300の端
縁部においては窒化膜42が除去され、酸化膜41が露
出することになる。また、シリコン基板300の下主面
においては全面に渡って窒化膜42を除去する。なお、
窒化膜42の除去に際しては、例えば熱リン酸を用いた
ウエットエッチングを使用しても良い。
【0082】そして、図20に示す工程において、シリ
コン基板300の端縁部から下主面にかけて酸化膜43
(第2の酸化膜)を形成する。この酸化工程においては
シリコン基板300の端縁部から下主面にかけて露出す
る酸化膜41を下敷き酸化膜として使用し、LOCOS
酸化と同様にして行う。なお、この酸化工程の条件は、
酸化膜43の厚さが、ポリシリコン層4が全て酸化され
ず、かつ、後の工程におけるウエットエッチングで簡単
に除去されない厚さ、例えば4000〜5000オング
ストロームとなる条件を選択する。
【0083】<D−2.特徴的作用効果>以上説明した
ように、シリコン基板300の端縁部から下主面にかけ
ては酸化膜43が形成されており、その厚さはウエット
エッチングで簡単に除去されない厚さとなっているの
で、酸化剤がポリシリコン層4の単結晶粒の境界に侵入
し、単結晶粒を囲むように酸化膜が形成された場合であ
っても、ウエットエッチングに際してポリシリコン層4
がリフトオフされてパーティクルになることが防止され
る。
【0084】<E.実施の形態5> <E−1.処理方法>本発明に係る半導体基板の処理方
法および半導体基板の実施の形態5を、処理工程を示す
図21〜図23を用いて説明する。
【0085】まず、図21に示すように、SOI基板1
0の全体を覆うように酸化膜51を形成する。なお、酸
化膜51はSOI基板10を700〜1100℃程度の
温度条件で熱酸化することで形成しても良いし、600
〜850℃程度の温度条件でCVD法により形成しても
良い。なお、シリコン基板1の端縁部および下主面には
ポリシリコン層4が形成されPBC構造をなしている。
【0086】次に、図22に示すようにSOI基板10
の端縁部および下主面を覆うようにレジストマスクR5
を選択的に形成する。レジストマスクR5はSOI基板
10の上主面の中央部には形成されず、酸化膜51が露
出している。そして露出した酸化膜51をウエットエッ
チングにより選択的に除去する。
【0087】その後、レジストマスクR23を除去する
ことで、図23に示すように、シリコン基板1の端縁部
および下主面は酸化膜51で覆われ、SOI基板10の
上主面の中央部にはSOI層3が露出した構造が得られ
る。
【0088】<E−2.特徴的作用効果>なお、露出し
たSOI層3の厚さを所望の半導体装置のスペックに会
わせて適宜薄くする薄膜化工程は、実施の形態1におい
て図5および図6を用いて説明した工程と同様であるの
で説明は省略するが、SOI層3の薄膜化工程において
も酸化膜51が完全に除去されることはなく、酸化膜5
1の下部のSOI層3が部分的にリフトオフされてパー
ティクルとなり、エッチング液中を浮遊するといった問
題が発生せず、パーティクルの存在に起因する半導体素
子の形成不良を防止し、ひいては製造歩留まりを向上す
ることができる。
【0089】また、酸化膜51の厚さを、SOI層3を
薄膜化するための厚さに設定すれば、薄膜化工程のため
に改めて酸化膜を形成する必要はなくなる。そのために
は、SOI層3の厚さが所望の半導体装置のスペックに
合った厚さとなるように酸化膜51の厚さを設定すれば
良い。
【0090】<F.実施の形態6> <F−1.処理方法>本発明に係る半導体基板の処理方
法および半導体基板の実施の形態6を、処理工程を示す
図24〜図28を用いて説明する。
【0091】まず、図24に示すように、SOI基板1
0の全体を覆うように酸化膜61(第1の酸化膜)を例
えば1600オングストロームの厚さに形成する。ここ
で酸化膜61の厚さは、SOI層3を薄膜化するための
厚さに設定される。すなわち、SOI層3の厚さが所望
の半導体装置のスペックに合った厚さとなるように酸化
膜61の厚さが設定される。図24に示す領域Zの詳細
を図25に示す。
【0092】なお、酸化膜61はSOI基板10を70
0〜1100℃程度の温度条件で熱酸化することで形成
しても良いし、600〜850℃程度の温度条件でCV
D法により形成しても良い。なお、シリコン基板1の端
縁部および下主面にはポリシリコン層4が形成されPB
C構造をなしている。
【0093】次に、図26に示すように、SOI基板1
0の上主面(活性領域が形成される面)の中央部分を覆
うように、厚さ1000〜4000オングストロームの
窒化膜62(耐酸化性膜)を形成する。窒化膜62の形
成方法は、CVD法によりSOI基板10の全体を覆う
ように形成した後、レジストマスクをSOI基板10の
上主面の中央部分を覆うように形成し、当該レジストマ
スクをエッチングマスクとしてドライエッチングにより
窒化膜62を選択的に除去することで形成する。
【0094】次に、図27に示す工程において、SOI
基板10の端縁部および下主面を酸化して酸化膜63
(第2の酸化膜)を形成する。この酸化工程においては
SOI基板10の端縁部および下主面において露出する
酸化膜61を下敷き酸化膜として使用し、LOCOS酸
化と同様にして行う。なお、この酸化工程の条件は、窒
化膜62の下部以外のSOI層3が全て酸化される条件
を選択する。例えば、窒化膜62の下部のSOI層3の
厚みが2000オングストロームの場合は、酸化膜63
が5000オングストローム以上となるようにする。
【0095】次に、図28に示すように、窒化膜62を
除去した後、窒化膜62の下部の酸化膜61を除去する
ことで、SOI層3の厚さが所望の半導体装置のスペッ
クに合った厚さで得られる。
【0096】以上説明したように下地酸化膜の厚さを、
SOI層の薄膜化に適した厚さに設定しておくことで、
酸化膜の形成回数を削減することができるが、この方法
は、先に説明した本発明に係る実施の形態2、3および
5において適用しても良いことは言うまでもない。
【0097】<F−2.特徴的作用効果>以上説明した
ように、SOI層3の薄膜化工程においては、SOI基
板10の端縁部および下主面に形成された酸化膜63の
厚さも減少するが、もともと酸化膜63の厚さは酸化膜
61よりも厚いので、酸化膜61のエッチングに際して
も完全に除去されることはない。また、SOI基板10
の端縁部および下主面にはSOI層3が残らないように
酸化膜63が形成されているので、SOI層3が部分的
にリフトオフされてパーティクルとなり、エッチング液
中を浮遊するといった問題が発生せず、パーティクルの
存在に起因する半導体素子の形成不良を防止し、ひいて
は製造歩留まりを向上することができる。
【0098】また、本実施例によれば、酸化膜を形成す
る工程は2回で済むので、工程数を削減できるととも
に、SOI層の薄膜化に関与する酸化工程が1回で済む
のでSOI層の厚さの制御性が良好になる。
【0099】<G.実施の形態7>以上説明した実施の
形態1〜6においてはSOI基板あるいはバルクシリコ
ン基板の端縁部の処理を単独で行う場合についてのみ説
明した。しかし、端縁部の処理工程と同時にSOI基板
あるいはバルクシリコン基板の上主面(活性領域が形成
される面)の中央部分における半導体素子の製造工程を
行っても良いことは言うまでもない。
【0100】以下、図29〜図32を用いて、実施の形
態6におけるSOI基板の処理工程と同時に、中央部分
において半導体素子の製造工程を行う例を説明し、図3
3〜図39を用いて、実施の形態5および実施の形態6
を組み合わせたSOI基板の処理工程と同時に、中央部
分において半導体素子の製造工程を行う例を説明する。
【0101】なお、以下の説明においては実施の形態5
および6で説明した構成と同じ構成には同じ符号を付
し、重複する説明は省略する。
【0102】<G−1.実施の形態6の変形例>まず、
図29に示すように、SOI基板10の全体を覆うよう
に酸化膜61を例えば1600オングストロームの厚さ
に形成する。なお、シリコン基板1の端縁部および下主
面にはポリシリコン層4が形成されPBC構造をなして
いる。そして、酸化膜61の全体を覆うように、窒化膜
62が1000〜4000オングストロームの厚さに形
成されている。
【0103】また、SOI基板10の上主面の中央部分
にはレジストマスクR6が選択的に形成されている。
【0104】次に、レジストマスクR6をエッチングマ
スクとし、ドライエッチングにより窒化膜62を選択的
に除去して、レジストマスクR6の下部だけに窒化膜6
2を残す。
【0105】次に、図30に示す工程において、SOI
基板10の端縁部および下主面を酸化して酸化膜63を
形成する。この酸化工程においてはSOI基板10の上
主面中央部、端縁部および下主面において露出する酸化
膜61を下敷き酸化膜として使用し、LOCOS酸化と
同様にして行う。なお、この酸化工程の条件は、窒化膜
62の下部以外のSOI層3が全て酸化される条件を選
択する。例えば、窒化膜62の下部のSOI層3の厚み
が2000オングストロームの場合は、酸化膜63が5
000オングストローム以上となるようにする。なお、
SOI基板10の上主面中央部においては酸化膜63は
フィールド酸化膜(LOCOS酸化膜)となる。
【0106】次に、図31に示す工程において、窒化膜
62を除去した後、窒化膜62の下部の酸化膜61を除
去することで、SOI層3の厚さが所望の半導体装置の
スペックに合った厚さで得られる。このとき、SOI基
板10の端縁部および下主面に形成された酸化膜63の
厚さも減少するが、もともと酸化膜63の厚さは酸化膜
61よりも厚いので、酸化膜61のエッチングに際して
も完全に除去されることはない。
【0107】なお、SOI基板10を上主面側から見た
場合の平面図を図32に示す。図32に示すように、S
OI基板10の端縁部には酸化膜63が形成されてお
り、中央部には活性領域ARが形成されている。
【0108】この後、SOI基板10の上主面中央部に
おいては、フィールド酸化膜で規定される活性領域AR
にそれぞれ半導体素子を作り込むことになるが、その際
にはSOI基板10の端縁部および下主面は酸化膜63
で覆われており、またSOI基板10の端縁部および下
主面にはSOI層3が残らないように酸化膜63が形成
されているので、SOI層3が部分的にリフトオフされ
てパーティクルとなり、エッチング液中を浮遊するとい
った問題が発生せず、パーティクルの存在に起因する半
導体素子の形成不良を防止し、ひいては製造歩留まりを
向上することができる。
【0109】<G−2.実施の形態5および6との組み
合わせの変形例>まず、図33に示すように、SOI基
板10の全体を覆うように酸化膜61を例えば1600
オングストロームの厚さに形成する。なお、シリコン基
板1の端縁部および下主面にはポリシリコン層4が形成
されPBC構造をなしている。そして、酸化膜61の全
体を覆うように、窒化膜62を1000〜4000オン
グストロームの厚さに形成する。
【0110】次に、図34に示すように、窒化膜62の
端縁部および下主面を覆うようにレジストマスクR7を
選択的に形成する。レジストマスクR7はSOI基板1
0の上主面の中央部には形成されず、窒化膜62が露出
している。そして露出した窒化膜62をドライエッチン
グで除去し、その下の酸化膜61をウエットエッチング
で除去することで、SOI層3が露出することになる。
【0111】次に、図35に示すように、上主面の中央
部に酸化膜71を例えば300オングストロームの厚さ
に形成する。なお、酸化膜71はSOI基板10を70
0〜1100℃程度の温度条件で熱酸化することで形成
しても良いし、600〜850℃程度の温度条件でCV
D法により形成しても良い。続いてSOI基板10の全
体を覆うように、窒化膜72(耐酸化性膜)を例えば1
500オングストロームの厚さに形成する。また、SO
I基板10の上主面の中央部分にはレジストマスクR8
が選択的に形成されている。
【0112】次に、レジストマスクR8をエッチングマ
スクとし、ドライエッチングにより窒化膜72を選択的
に除去することで、図36に示すようにレジストマスク
R8の下部だけに窒化膜72を残す。なお、SOI基板
10の端縁部においては窒化膜72が除去されるが、そ
の下部には窒化膜62が残っている。
【0113】次に、図37に示す工程において、SOI
基板10の端縁部および下主面を酸化して酸化膜73を
形成する。この酸化工程においてはSOI基板10の上
主面中央部、端縁部および下主面において露出する酸化
膜71を下敷き酸化膜として使用し、LOCOS酸化と
同様にして行う。なお、この酸化工程の条件は、窒化膜
72の下部以外のSOI層3が全て酸化される条件を選
択する。例えば、窒化膜72の下部のSOI層3の厚み
が2000オングストロームの場合は、酸化膜63が5
000オングストローム以上となるようにする。なお、
SOI基板10の上主面中央部においては酸化膜73は
フィールド酸化膜(LOCOS酸化膜)となる。また、
端縁部においては酸化膜73は酸化膜61と合体するこ
とになる。
【0114】次に、図38に示す工程において窒化膜7
2をドライエッチングにより除去する。このときSOI
基板10の端縁部においては窒化膜62もエッチングさ
れるが、窒化膜62は窒化膜72よりも厚く形成されて
いるので完全に除去されることはない。
【0115】図39に、SOI基板10の活性領域にM
OSトランジスタを形成した例を示す。図39におい
て、活性領域にMOSトランジスタMTを形成した後、
SOI基板10の上主面を層間絶縁膜ILで覆い、その
上に選択的にレジストマスクR9を形成する。そして、
レジストマスクR9をエッチングマスクとして層間絶縁
膜ILを選択的に除去することになるが、端縁部および
下主面は窒化膜62で覆われているのでSOI層3が部
分的にリフトオフされてパーティクルとなり、エッチン
グ液中を浮遊するといった問題が発生しない。
【0116】なお、以上の説明においては、SOI基板
10の端縁部においては酸化膜と窒化膜の2層構造とな
っていたが、これを酸化膜、窒化膜、酸化膜の3層構造
にしても良い。このようにすることで、LOCOS酸化
後に窒化膜を除去する際に、最上層の酸化膜が窒化膜の
エッチングに対するマスクとなるので、端縁部における
窒化膜がエッチングされることが防止される。
【0117】以上説明した本発明に係る実施の形態1〜
7においては、酸化を防止する部分には窒化膜を形成し
た構成を示したが、酸化防止のマスクとして機能するの
であれば窒化膜に限定されるものではない。すなわち、
酸化剤である酸素を透過させず、自らも酸化されない耐
酸化性膜であれば何でも良い。
【0118】
【発明の効果】本発明に係る請求項1記載の半導体基板
の処理方法によれば、端縁部に比較的厚い第2の酸化膜
を形成するので、端縁部および他方主面にウエットエッ
チングにより剥離しやすい層が存在している場合でも、
第2の酸化膜が保護膜として機能するので、上記剥離し
やすい層が剥離してパーティクルとなり、エッチング液
中を浮遊するといった問題が発生せず、パーティクルの
存在に起因する半導体素子の形成不良を防止し、ひいて
は製造歩留まりを向上することができる。
【0119】本発明に係る請求項2記載の半導体基板の
処理方法によれば、SIMOX法で形成されたSOI基
板の端縁部において、端縁部に延在するSOI層を完全
に酸化するとともに、端縁部の残りの部分を酸化するよ
うに第2の酸化膜が形成されているので、ウエットエッ
チングにより剥離しやすいSOI層が保護されることに
なり、SOI層が剥離してパーティクルとなり、エッチ
ング液中を浮遊するといった問題が発生せず、パーティ
クルの存在に起因する半導体素子の形成不良を防止し、
ひいては製造歩留まりを向上することができる。
【0120】本発明に係る請求項3記載の半導体基板の
処理方法によれば、貼り合わせ法で形成されたSOI基
板の端縁部において、端縁部に延在するSOI層を完全
に酸化するとともに、端縁部の残りの部分を酸化するよ
うに第2の酸化膜が形成されているので、基板上酸化膜
およびSOI層の端縁部の面取り処理が完全ではなく、
周縁に沿って凸凹部が連続するような平面視形状となっ
ている場合でも、当該部分が剥離することが防止される
とともに、基板上酸化膜の端縁部が、ウエットエッチン
グに際して部分的に除去されるといったことが防止でき
る。
【0121】本発明に係る請求項4記載の半導体基板の
処理方法によれば、バルクシリコン基板の端縁部および
他方主面にポリシリコン層を備えた場合であっても、端
縁部にはポリシリコン層を完全に酸化しないように第2
の酸化膜が形成されているので、ウエットエッチングに
際して、ポリシリコン層特有の構造に起因して、ポリシ
リコン層が剥離することが防止される。
【0122】本発明に係る請求項5記載の半導体基板の
処理方法によれば、第1の酸化膜をSOI層の薄膜化に
適した厚さにするので、後の工程でSOI層の薄膜化を
行う必要がなくなり、半導体基板の処理工程を簡略化す
ることができる。
【0123】本発明に係る請求項6記載の半導体基板の
処理方法によれば、第2の酸化膜の形成とフィールド酸
化膜の形成を同時に行うことができるので、半導体基板
の処理工程を簡略化することができる。
【0124】本発明に係る請求項7記載の半導体基板の
処理方法によれば、半導体基板の端縁部に酸化膜を形成
することが簡便にできるので、処理工程を大幅に簡略化
して、処理コストの低減を図ることができる。
【0125】本発明に係る請求項8記載の半導体基板の
処理方法によれば、半導体基板の端縁部が酸化膜および
第1の耐酸化性膜によってより強固に保護される。
【0126】本発明に係る請求項9記載の半導体基板の
処理方法によれば、酸化膜をSOI層の薄膜化に適した
厚さにするので、後の工程でSOI層の薄膜化を行う必
要がなくなり、半導体基板の処理工程を簡略化すること
ができる。
【0127】本発明に係る請求項10記載の半導体基板
の処理方法によれば、工程(d)おいて、SOI基板の端
縁部の露出した前記埋め込み酸化膜が酸化剤である酸素
に曝されることになるので、酸素が埋め込み酸化膜中を
拡散して、SIMOX法で形成されたSOI基板の埋め
込み酸化膜に固有に存在するシリコン島に達すると、シ
リコン原子と反応してシリコン酸化膜を形成するのでシ
リコン島が消滅する。その結果、SOI基板の端縁部の
埋め込み酸化膜にはシリコン島が少なくなり、埋め込み
酸化膜がウエットエッチングで除去されるような場合で
も、シリコン島がリフトオフされてパーティクルとなる
ことが防止される。
【0128】本発明に係る請求項11記載の半導体基板
の処理方法によれば、ドライエッチングにより半導体基
板の端縁部の第1の酸化膜、SOI層、埋め込み酸化膜
を選択的に除去するので、半導体基板の端縁部において
はSIMOX法で形成されたSOI基板の埋め込み酸化
膜に固有に存在するシリコン島が存在しなくなり、ウエ
ットエッチングに際してシリコン島がリフトオフされて
パーティクルとなることが防止される。
【0129】本発明に係る請求項12記載の半導体基板
の処理方法によれば、第2の酸化膜をSOI層の薄膜化
に適した厚さにするので、後の工程でSOI層の薄膜化
を行う必要がなくなり、半導体基板の処理工程を簡略化
することができる。
【0130】本発明に係る請求項13記載の半導体基板
によれば、半導体基板の端縁部には埋め込み酸化膜に達
する厚さの酸化膜を備えているので、ウエットエッチン
グにより剥離しやすいSOI層が保護されることにな
り、SOI層が剥離してパーティクルとなり、エッチン
グ液中を浮遊するといった問題が発生せず、パーティク
ルの存在に起因する半導体素子の形成不良を防止し、ひ
いては製造歩留まりを向上した半導体基板を得ることが
できる。
【0131】本発明に係る請求項14記載の半導体基板
によれば、半導体基板の端縁部の埋め込み酸化膜内のシ
リコン島の密度が、一方主面の中央部の埋め込み酸化膜
内のシリコン島の密度よりも低いので、埋め込み酸化膜
がウエットエッチングで除去されるような場合でも、シ
リコン島がリフトオフされてパーティクルとなることを
防止した半導体基板を得ることができる。
【0132】本発明に係る請求項15記載の半導体基板
によれば、半導体基板の端縁部においては埋め込み酸化
膜およびSOI層が形成されていないので、ウエットエ
ッチングに際してシリコン島がリフトオフされてパーテ
ィクルとなることを防止した半導体基板を得ることがで
きる。
【図面の簡単な説明】
【図1】 本発明に係る実施の形態1の半導体基板の処
理工程を説明する断面図である。
【図2】 本発明に係る実施の形態1の半導体基板の処
理工程を説明する平面図である。
【図3】 本発明に係る実施の形態1の半導体基板の処
理工程を説明する断面図である。
【図4】 本発明に係る実施の形態1の半導体基板の処
理工程を説明する断面図である。
【図5】 本発明に係る実施の形態1の半導体基板の処
理工程を説明する断面図である。
【図6】 本発明に係る実施の形態1の半導体基板の処
理工程を説明する断面図である。
【図7】 半導体基板の最端縁部の構成を示す断面図で
ある。
【図8】 本発明に係る実施の形態2の半導体基板の処
理工程を説明する断面図である。
【図9】 本発明に係る実施の形態2の半導体基板の処
理工程を説明する断面図である。
【図10】 本発明に係る実施の形態2の半導体基板の
処理工程を説明する断面図である。
【図11】 本発明に係る実施の形態2の半導体基板の
処理工程を説明する断面図である。
【図12】 本発明に係る実施の形態2の変形例の半導
体基板の処理工程を説明する断面図である。
【図13】 本発明に係る実施の形態2の変形例の半導
体基板の処理工程を説明する断面図である。
【図14】 本発明に係る実施の形態2の変形例の半導
体基板の処理工程を説明する断面図である。
【図15】 本発明に係る実施の形態3の半導体基板の
処理工程を説明する断面図である。
【図16】 本発明に係る実施の形態3の半導体基板の
処理工程を説明する断面図である。
【図17】 本発明に係る実施の形態3の半導体基板の
処理工程を説明する断面図である。
【図18】 本発明に係る実施の形態3の半導体基板の
処理工程を説明する断面図である。
【図19】 本発明に係る実施の形態4の半導体基板の
処理工程を説明する断面図である。
【図20】 本発明に係る実施の形態4の半導体基板の
処理工程を説明する断面図である。
【図21】 本発明に係る実施の形態5の半導体基板の
処理工程を説明する断面図である。
【図22】 本発明に係る実施の形態5の半導体基板の
処理工程を説明する断面図である。
【図23】 本発明に係る実施の形態5の半導体基板の
処理工程を説明する断面図である。
【図24】 本発明に係る実施の形態6の半導体基板の
処理工程を説明する断面図である。
【図25】 本発明に係る実施の形態6の半導体基板の
処理工程を説明する断面図である。
【図26】 本発明に係る実施の形態6の半導体基板の
処理工程を説明する断面図である。
【図27】 本発明に係る実施の形態6の半導体基板の
処理工程を説明する断面図である。
【図28】 本発明に係る実施の形態6の半導体基板の
処理工程を説明する断面図である。
【図29】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する断面図である。
【図30】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する断面図である。
【図31】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する断面図である。
【図32】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する平面図である。
【図33】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する断面図である。
【図34】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する断面図である。
【図35】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する断面図である。
【図36】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する断面図である。
【図37】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する断面図である。
【図38】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する断面図である。
【図39】 本発明に係る実施の形態7の半導体基板の
処理工程を説明する断面図である。
【図40】 SOI基板の構成を示す断面図である。
【図41】 SOI基板の従来の処理工程を説明する断
面図である。
【図42】 SOI基板の従来の処理工程を説明する断
面図である。
【図43】 SOI基板の従来の処理工程を説明する断
面図である。
【図44】 SOI基板の従来の処理工程における問題
点を説明する断面図である。
【図45】 SOI基板の従来の処理工程における問題
点を説明する断面図である。
【図46】 SOI基板の従来の処理工程における問題
点を説明する断面図である。
【符号の説明】
7 基板上酸化膜、8 シリコン層、11,13,2
1,23,24,31,33,41,43,51,6
1,63,71,73 酸化膜、12,32,42,6
2,72 窒化膜、AR 活性領域。
フロントページの続き (72)発明者 前田 茂伸 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 平野 有一 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】 一方主面と、その反対側の他方主面と、
    側面部とを有し、前記一方主面のうち活性領域が形成さ
    れる中央部が規定され、前記中央部の周辺領域と前記側
    面部とを含む端縁部が規定される半導体基板の処理方法
    であって、 (a)前記半導体基板の前記中央部および前記端縁部を覆
    うように第1の酸化膜を形成する工程と、 (b)前記中央部の前記第1の酸化膜の上部に、選択的に
    耐酸化性膜を形成する工程と、 (c)前記耐酸化性膜をマスクとして、前記半導体基板の
    端縁部をさらに酸化することで、前記端縁部に前記第1
    の酸化膜よりも厚い第2の酸化膜を形成する工程とを備
    える、半導体基板の処理方法。
  2. 【請求項2】 前記半導体基板は、SIMOX法で形成
    されたSOI基板であって、 前記一方主面の表面内には、全面に渡って順に積層形成
    された埋め込み酸化膜およびSOI層を備え、 前記工程(c)は、 (c−1)前記端縁部に延在する前記SOI層を完全に酸
    化するとともに、前記端縁部の残りの部分も酸化するよ
    うに前記第2の酸化膜を形成する工程を含む、請求項1
    記載の半導体基板の処理方法。
  3. 【請求項3】 前記半導体基板は、貼り合わせ法で形成
    されたSOI基板であって、 前記一方主面上には、全面に渡って順に積層形成された
    基板上酸化膜およびSOI層を備え、 前記工程(c)は、 (c−1)前記端縁部に延在する前記SOI層を完全に酸
    化するとともに、前記端縁部の残りの部分も酸化するよ
    うに前記第2の酸化膜を形成する工程を含む、請求項1
    記載の半導体基板の処理方法。
  4. 【請求項4】 前記半導体基板は、バルクシリコン基板
    であって、 前記端縁部および前記他方主面に形成されたポリシリコ
    ン層を備え、 前記工程(c)は、 (c−1)前記ポリシリコン層を完全に酸化しないよう
    に、前記第2の酸化膜を形成する工程を含む、請求項1
    記載の半導体基板の処理方法。
  5. 【請求項5】 前記工程(a)は、 前記中央部の前記SOI層の厚さが、半導体素子の形成
    に適合する厚さになるまで薄くなるように前記第1の酸
    化膜を形成する工程を含む、請求項2または請求項3記
    載の半導体基板の処理方法。
  6. 【請求項6】 前記工程(b)は、 前記中央部において前記活性領域を規定するフィールド
    酸化膜のパターンに合わせて前記耐酸化性膜でパターン
    を形成する工程を含み、 前記工程(c)は、 前記中央部において前記耐酸化性膜の前記パターンに合
    わせて、前記第2の酸化膜を前記フィールド酸化膜とし
    て形成する工程を含む、請求項5記載の半導体基板の処
    理方法。
  7. 【請求項7】 一方主面と、その反対側の他方主面と、
    側面部とを有し、前記一方主面のうち活性領域が形成さ
    れる中央部が規定され、前記中央部の周辺領域と前記側
    面部とを含む端縁部が規定される半導体基板の処理方法
    であって、 (a)前記半導体基板の前記中央部および前記端縁部を覆
    うように酸化膜を形成する工程と、 (b)前記中央部以外の前記酸化膜の上部にレジストマス
    クを形成する工程と、 (c)前記レジストマスクをエッチングマスクとして、前
    記中央部の前記酸化膜を選択的に除去して前記SOI層
    を露出させるとともに、前記端縁部に前記酸化膜を残す
    工程とを備える、半導体基板の処理方法。
  8. 【請求項8】 (d)前記端縁部の前記酸化膜上に耐酸化
    性膜を形成する工程をさらに備える、請求項7記載の半
    導体基板の処理方法。
  9. 【請求項9】 前記半導体基板は、SIMOX法で形成
    されたSOI基板であって、 前記一方主面の表面内には、全面に渡って順に積層形成
    された埋め込み酸化膜およびSOI層を備え、 前記工程(a)は、 前記中央部の前記SOI層の厚さが、半導体素子の形成
    に適合する厚さになるまで薄くなるように前記酸化膜を
    形成する工程を含む、請求項7または請求項8記載の半
    導体基板の処理方法。
  10. 【請求項10】 一方主面と、その反対側の他方主面
    と、側面部とを有し、前記一方主面のうち活性領域が形
    成される中央部が規定され、前記中央部の周辺領域と前
    記側面部とを含む端縁部が規定される半導体基板の処理
    方法であって、 前記半導体基板は、SIMOX法で形成されたSOI基
    板であって、 前記一方主面の表面内には、全面に渡って順に積層形成
    された埋め込み酸化膜およびSOI層を備え、 (a)前記半導体基板の前記中央部および前記端縁部を覆
    うように第1の酸化膜を形成する工程と、 (b)前記中央部の前記第1の酸化膜の上部に、選択的に
    レジストマスクを形成する工程と、 (c)前記レジストマスクをエッチングマスクとして、前
    記半導体基板の端縁部の前記第1の酸化膜および前記S
    OI層を選択的に除去して、前記埋め込み酸化膜を露出
    する工程と、 (d)前記レジストマスクの下部の前記第1の酸化膜をさ
    らに酸化して前記第1の酸化膜よりも厚い第2の酸化膜
    を形成するとともに、露出した前記埋め込み酸化膜をさ
    らに厚くする工程とを備える、半導体基板の処理方法。
  11. 【請求項11】 一方主面と、その反対側の他方主面
    と、側面部とを有し、前記一方主面のうち活性領域が形
    成される中央部が規定され、前記中央部の周辺領域と前
    記側面部とを含む端縁部が規定される半導体基板の処理
    方法であって、 前記半導体基板は、SIMOX法で形成されたSOI基
    板であって、 前記一方主面の表面内には、全面に渡って順に積層形成
    された埋め込み酸化膜およびSOI層を備え、 (a)前記半導体基板の前記中央部および前記端縁部を覆
    うように第1の酸化膜を形成する工程と、 (b)前記中央部の前記第1の酸化膜の上部に、選択的に
    レジストマスクを形成する工程と、 (c)前記レジストマスクをエッチングマスクとして、ド
    ライエッチングにより前記半導体基板の端縁部の前記第
    1の酸化膜、前記SOI層、前記埋め込み酸化膜を選択
    的に除去して、前記SOI層下部の下地基板を露出する
    工程と、 (d)前記レジストマスクの下部の前記第1の酸化膜をさ
    らに酸化して前記第1の酸化膜よりも厚い第2の酸化膜
    を形成するとともに、露出した前記下地基板上に第3の
    酸化膜を形成する工程とを備える、半導体基板の処理方
    法。
  12. 【請求項12】 前記工程(d)は、 前記中央部の前記SOI層の厚さが、半導体素子の形成
    に適合する厚さになるまで薄くなるように前記第2の酸
    化膜を形成する工程を含む、請求項10または請求項1
    1記載の半導体基板の処理方法。
  13. 【請求項13】 一方主面と、その反対側の他方主面
    と、側面部とを有し、前記一方主面のうち活性領域が形
    成される中央部が規定され、前記中央部の周辺領域と前
    記側面部とを含む端縁部が規定される半導体基板であっ
    て、 前記一方主面内には、順に積層形成された埋め込み酸化
    膜およびSOI層を備え、 前記端縁部には前記埋め込み酸化膜に達する厚さの酸化
    膜を備える半導体基板。
  14. 【請求項14】 一方主面と、その反対側の他方主面
    と、側面部とを有し、前記一方主面のうち活性領域が形
    成される中央部が規定され、前記中央部の周辺領域と前
    記側面部とを含む端縁部が規定される半導体基板であっ
    て、 前記一方主面内には、順に積層形成された埋め込み酸化
    膜およびSOI層を備え、 前記埋め込み酸化膜内にはシリコン島を含み、 前記端縁部に延在する前記埋め込み酸化膜内のシリコン
    島の密度は、前記中央部の前記埋め込み酸化膜内のシリ
    コン島の密度よりも低いことを特徴とする半導体基板。
  15. 【請求項15】 一方主面と、その反対側の他方主面
    と、側面部とを有し、前記一方主面のうち活性領域が形
    成される中央部が規定され、前記中央部の周辺領域と前
    記側面部とを含む端縁部が規定される半導体基板であっ
    て、 前記一方主面内には、順に積層形成された埋め込み酸化
    膜およびSOI層を備え、 前記埋め込み酸化膜内にはシリコン島を含み、 前記端縁部には前記埋め込み酸化膜および前記SOI層
    が形成されていないことを特徴とする半導体基板。
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