JPH11111581A - 半導体基板の処理方法および半導体基板 - Google Patents

半導体基板の処理方法および半導体基板

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JPH11111581A JP9272541A JP27254197A JPH11111581A JP H11111581 A JPH11111581 A JP H11111581A JP 9272541 A JP9272541 A JP 9272541A JP 27254197 A JP27254197 A JP 27254197A JP H11111581 A JPH11111581 A JP H11111581A
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Abstract

(57)【要約】 【課題】 基板端縁部からの発塵を防止した半導体基板
の処理方法および半導体基板を提供する。 【解決手段】 ＳＯＩ基板１０の端縁部および下主面を
酸化して酸化膜１３を形成する。この酸化工程において
はＳＯＩ基板１０の端縁部および下主面において露出す
る酸化膜１１を下敷き酸化膜として使用し、ＬＯＣＯＳ
（Local Oxide ofSilicon）酸化と同様にして行う。従
って、酸化膜１３の厚さは、ＳＯＩ基板１０の端縁部お
よび下主面には酸化膜１１よりも厚くなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体基板の処理方
法および半導体基板に関し、特に基板端縁部からの発塵
を防止した半導体基板の処理方法および半導体基板に関
する。
【０００２】
【従来の技術】ＳＯＩ（silicon on insulator）基板上
に半導体素子が形成されたＳＯＩデバイスは、接合容量
の減少、素子間分離耐圧の向上など、バルクデバイスに
比べて優れた点を有しているが、以下に説明するような
ＳＯＩデバイスに固有の問題も有している。
【０００３】図４０にＳＯＩ基板１０の断面図を示す。
ＳＯＩ基板１０は、シリコン基板１の上主面内に、埋め
込み酸化膜２および単結晶シリコン層（以後、ＳＯＩ層
と呼称）３が順に積層された構造を有している。そし
て、単結晶のシリコン基板１の端縁部および下主面には
ポリシリコン層４が形成されている。このポリシリコン
層４は、ウエハの製造過程またはトランジスタのウエハ
プロセスで取り込まれる重金属などの汚染物質をゲッタ
リングするためのもので、このようなポリシリコン層を
有する構造はポリバックコート構造（ＰＢＣ構造）と呼
称される。
【０００４】ＳＯＩ基板の製造方法には、ＳＩＭＯＸ
（separation by implanted oxygen）法や、貼り合わせ
（bonding）法などがあるが、以下においてはＳＩＭＯ
Ｘ法で製造されたＳＯＩ基板（ＳＩＭＯＸ基板）を例に
採って説明する。
【０００５】ＳＩＭＯＸ法は単結晶のシリコン基板に酸
素イオンを、例えば０．４×１０18／ｃｍ2〜３×１０
18／ｃｍ2のドーズ量で注入した後、１３５０℃程度の
温度でアニールすることによりＳＯＩ構造を得るもので
ある。
【０００６】図４１にＳＯＩ基板１０の端縁部の部分詳
細図を示す。なお、以後の説明においては、半導体基板
を、上主面（半導体素子が形成される側）と、その中央
部（活性領域を含む部分）と、中央部の周辺部および側
面部を合わせた端縁部と、下主面とに区別して呼称す
る。
【０００７】図４１は図４０に示す領域Ｘの詳細を示す
図であり埋め込み酸化膜２およびＳＯＩ層３とポリシリ
コン層４とが交わる部分を示している。図４１に示すよ
うに、端縁部においては曲率の大きな曲面になっている
ので、垂直方向から行う酸素イオンの注入に際しては、
酸素イオンが斜めに注入されることになり、実効的な注
入エネルギーが低くなる。その結果、端縁部では埋め込
み酸化膜２およびＳＯＩ層３の厚みが薄くなり、ＳＯＩ
層３が剥離しやすい構造となる。
【０００８】これに加えて、ＳＯＩデバイスの製造過程
において行われるＳＯＩ３層の薄膜化工程がＳＯＩ層３
の剥離を助長することになる。まず、図４２および図４
３を用いてＳＯＩ層３の薄膜化工程を説明する。
【０００９】ＳＯＩ基板１０におけるＳＯＩ層３の厚み
は、基板製造時点では図４２に示すように適当な厚みで
形成されている。ＳＯＩ層３の厚みを、所望の半導体装
置のスペックに会わせて適宜薄くすることがＳＯＩ層３
の薄膜化工程であり、ＳＯＩ層３を酸化し、形成された
酸化膜を除去することでＳＯＩ層３の厚さを調整するも
のである。
【００１０】図４３にＳＯＩ層３の上に酸化膜５を形成
した状態を示す。酸化膜５の厚みは、一般的にはＳＯＩ
基板１０の中央部、すなわち半導体素子形成領域（活性
領域）のＳＯＩ層３の厚みに基づいて決定される。ここ
で問題となるのが先に説明したように、ＳＯＩ基板１０
の端縁部ではＳＯＩ層３の厚みが薄い点であり、また、
ＳＯＩ基板１０の端縁部にはポリシリコン層４が形成さ
れている点である。ここで、図４２に示す領域Ｙを図４
４においてさらに詳細に示し、図４３に示す領域Ｚを図
４５においてさらに詳細に示す。また、図４６に酸化膜
５を除去した状態を示す。
【００１１】図４４に示すようにポリシリコン層４は単
結晶粒ＧＰが多数集まって構成されている。そして、単
結晶粒ＧＰの各々は結晶方位が個々に異なっているの
で、酸素イオン注入に際しては、チャネリングなどによ
り注入深さが異なり、埋め込み酸化膜２は一定の深さに
形成されていない。
【００１２】また、ポリシリコン層４の酸化レートは単
結晶粒ＧＰの結晶方位により異なるので、ポリシリコン
層４を酸化すると図４５に示すように単結晶粒ＧＰごと
に酸化膜５の厚みが異なることになる。
【００１３】そして、ＳＯＩ基板１０の端縁部ではＳＯ
Ｉ層３の厚みが薄いので、単結晶粒ＧＰによっては酸化
膜５が埋め込み酸化膜２と接触したり、ＳＯＩ層３が完
全に酸化されたりする場合がある。このような場合、Ｓ
ＯＩ層３が部分的に埋め込み酸化膜２および酸化膜５で
囲まれる現象が生じることがある。例えば、図４５に示
すＳＯＩ層３０は周囲を酸化膜５および埋め込み酸化膜
２で囲まれている。
【００１４】このような状態にあるＳＯＩ基板１０に対
して、ＳＯＩ層の薄膜化のために、フッ酸等のエッチン
グ液を用いて酸化膜５のウエットエッチングを行うと、
図４６に示すように、酸化膜５だけでなく埋め込み酸化
膜２もエッチングされ、ＳＯＩ層３０がリフトオフされ
てパーティクルとなり、エッチング液中を浮遊し、場合
によってはＳＯＩ層３０がＳＯＩ基板１０の中央部に再
付着する可能性がある。パーティクルが半導体素子形成
領域に付着すると、半導体素子の形成不良の原因とな
り、製造歩留まりの低下の要因となる。
【００１５】
【発明が解決しようとする課題】以上説明したように、
従来の半導体基板、特にＳＯＩ基板においては基板端縁
部のＳＯＩ層が剥離し、パーティクルとなって製造歩留
まりの低下の要因となるという問題があった。また、Ｓ
ＯＩ基板以外の半導体基板においてもパーティクルの発
生が問題となっている。
【００１６】本発明は上記のような問題点を解消するた
めになされたもので、基板端縁部からの発塵を防止した
半導体基板の処理方法および半導体基板を提供する。
【００１７】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体基板の処理方法は、一方主面と、その反対側
の他方主面と、側面部とを有し、前記一方主面のうち活
性領域が形成される中央部が規定され、前記中央部の周
辺領域と前記側面部とを含む端縁部が規定される半導体
基板の処理方法であって、前記半導体基板の前記中央部
および前記端縁部を覆うように第１の酸化膜を形成する
工程(ａ)と、前記中央部の前記第１の酸化膜の上部に、
選択的に耐酸化性膜を形成する工程(ｂ)と、前記耐酸化
性膜をマスクとして、前記半導体基板の端縁部をさらに
酸化することで、前記端縁部に前記第１の酸化膜よりも
厚い第２の酸化膜を形成する工程(ｃ)とを備えている。
【００１８】本発明に係る請求項２記載の半導体基板の
処理方法は、前記半導体基板が、ＳＩＭＯＸ法で形成さ
れたＳＯＩ基板であって、前記一方主面の表面内には、
全面に渡って順に積層形成された埋め込み酸化膜および
ＳＯＩ層を備え、前記工程(ｃ)が、前記端縁部に延在す
る前記ＳＯＩ層を完全に酸化するとともに、前記端縁部
の残りの部分も酸化するように前記第２の酸化膜を形成
する工程(ｃ−１)を含んでいる。
【００１９】本発明に係る請求項３記載の半導体基板の
処理方法は、前記半導体基板が、貼り合わせ法で形成さ
れたＳＯＩ基板であって、前記一方主面上には、全面に
渡って順に積層形成された基板上酸化膜およびＳＯＩ層
を備え、前記工程(ｃ)が、前記端縁部に延在する前記Ｓ
ＯＩ層を完全に酸化するとともに、前記端縁部の残りの
部分も酸化するように前記第２の酸化膜を形成する工程
(ｃ−１)を含んでいる。
【００２０】本発明に係る請求項４記載の半導体基板の
処理方法は、前記半導体基板が、バルクシリコン基板で
あって、前記端縁部および前記他方主面に形成されたポ
リシリコン層を備え、前記工程(ｃ)が、前記ポリシリコ
ン層を完全に酸化しないように、前記第２の酸化膜を形
成する工程(ｃ−１)を含んでいる。
【００２１】本発明に係る請求項５記載の半導体基板の
処理方法は、前記工程(ａ)が、前記中央部の前記ＳＯＩ
層の厚さが、半導体素子の形成に適合する厚さになるま
で薄くなるように前記第１の酸化膜を形成する工程を含
んでいる。
【００２２】本発明に係る請求項６記載の半導体基板の
処理方法は、前記工程(ｂ)が、前記中央部において前記
活性領域を規定するフィールド酸化膜のパターンに合わ
せて前記耐酸化性膜でパターンを形成する工程を含み、
前記工程(ｃ)が、前記中央部において前記耐酸化性膜の
前記パターンに合わせて、前記第２の酸化膜を前記フィ
ールド酸化膜として形成する工程を含んでいる。
【００２３】本発明に係る請求項７記載の半導体基板の
処理方法は、一方主面と、その反対側の他方主面と、側
面部とを有し、前記一方主面のうち活性領域が形成され
る中央部が規定され、前記中央部の周辺領域と前記側面
部とを含む端縁部が規定される半導体基板の処理方法で
あって、前記半導体基板の前記中央部および前記端縁部
を覆うように酸化膜を形成する工程(ａ)と、前記中央部
以外の前記酸化膜の上部にレジストマスクを形成する工
程(ｂ)と、前記レジストマスクをエッチングマスクとし
て、前記中央部の前記酸化膜を選択的に除去して前記Ｓ
ＯＩ層を露出させるとともに、前記端縁部に前記酸化膜
を残す工程(ｃ)とを備えている。
【００２４】本発明に係る請求項８記載の半導体基板の
処理方法は、前記端縁部の前記酸化膜上に耐酸化性膜を
形成する工程(ｄ)をさらに備えている。
【００２５】本発明に係る請求項９記載の半導体基板の
処理方法は、前記半導体基板が、ＳＩＭＯＸ法で形成さ
れたＳＯＩ基板であって、前記一方主面の表面内には、
全面に渡って順に積層形成された埋め込み酸化膜および
ＳＯＩ層を備え、前記工程(ａ)が、前記中央部の前記Ｓ
ＯＩ層の厚さが、半導体素子の形成に適合する厚さにな
るまで薄くなるように前記酸化膜を形成する工程を含ん
でいる。
【００２６】本発明に係る請求項１０記載の半導体基板
の処理方法は、一方主面と、その反対側の他方主面と、
側面部とを有し、前記一方主面のうち活性領域が形成さ
れる中央部が規定され、前記中央部の周辺領域と前記側
面部とを含む端縁部が規定される半導体基板の処理方法
であって、前記半導体基板が、ＳＩＭＯＸ法で形成され
たＳＯＩ基板であって、前記一方主面の表面内には、全
面に渡って順に積層形成された埋め込み酸化膜およびＳ
ＯＩ層を備え、前記半導体基板の前記中央部および前記
端縁部を覆うように第１の酸化膜を形成する工程(ａ)
と、前記中央部の前記第１の酸化膜の上部に、選択的に
レジストマスクを形成する工程(ｂ)と、前記レジストマ
スクをエッチングマスクとして、前記半導体基板の端縁
部の前記第１の酸化膜および前記ＳＯＩ層を選択的に除
去して、前記埋め込み酸化膜を露出する工程(ｃ)と、前
記レジストマスクの下部の前記第１の酸化膜をさらに酸
化して前記第１の酸化膜よりも厚い第２の酸化膜を形成
するとともに、露出した前記埋め込み酸化膜をさらに厚
くする工程(ｄ)とを備えている。
【００２７】本発明に係る請求項１１記載の半導体基板
の処理方法は、一方主面と、その反対側の他方主面と、
側面部とを有し、前記一方主面のうち活性領域が形成さ
れる中央部が規定され、前記中央部の周辺領域と前記側
面部とを含む端縁部が規定される半導体基板の処理方法
であって、前記半導体基板が、ＳＩＭＯＸ法で形成され
たＳＯＩ基板であって、前記一方主面の表面内には、全
面に渡って順に積層形成された埋め込み酸化膜およびＳ
ＯＩ層を備え、前記半導体基板の前記中央部および前記
端縁部を覆うように第１の酸化膜を形成する工程(ａ)
と、前記中央部の前記第１の酸化膜の上部に、選択的に
レジストマスクを形成する工程(ｂ)と、前記レジストマ
スクをエッチングマスクとして、ドライエッチングによ
り前記半導体基板の端縁部の前記第１の酸化膜、前記Ｓ
ＯＩ層、前記埋め込み酸化膜を選択的に除去して、前記
ＳＯＩ層下部の下地基板を露出する工程(ｃ)と、前記レ
ジストマスクの下部の前記第１の酸化膜をさらに酸化し
て前記第１の酸化膜よりも厚い第２の酸化膜を形成する
とともに、露出した前記下地基板上に第３の酸化膜を形
成する工程(ｄ)とを備えている。
【００２８】本発明に係る請求項１２記載の半導体基板
の処理方法は、前記工程(ｄ)が、前記中央部の前記ＳＯ
Ｉ層の厚さが、半導体素子の形成に適合する厚さになる
まで薄くなるように前記第２の酸化膜を形成する工程を
含んでいる。
【００２９】本発明に係る請求項１３記載の半導体基板
は、一方主面と、その反対側の他方主面と、側面部とを
有し、前記一方主面のうち活性領域が形成される中央部
が規定され、前記中央部の周辺領域と前記側面部とを含
む端縁部が規定される半導体基板であって、前記一方主
面内には、順に積層形成された埋め込み酸化膜およびＳ
ＯＩ層を備え、前記端縁部には前記埋め込み酸化膜に達
する厚さの酸化膜を備えている。
【００３０】本発明に係る請求項１４記載の半導体基板
は、一方主面と、その反対側の他方主面と、側面部とを
有し、前記一方主面のうち活性領域が形成される中央部
が規定され、前記中央部の周辺領域と前記側面部とを含
む端縁部が規定される半導体基板であって、前記一方主
面内には、順に積層形成された埋め込み酸化膜およびＳ
ＯＩ層を備え、前記埋め込み酸化膜内にはシリコン島を
含み、前記端縁部に延在する前記埋め込み酸化膜内のシ
リコン島の密度は、前記中央部の前記埋め込み酸化膜内
のシリコン島の密度よりも低くなっている。
【００３１】本発明に係る請求項１５記載の半導体基板
は、一方主面と、その反対側の他方主面と、側面部とを
有し、前記一方主面のうち活性領域が形成される中央部
が規定され、前記中央部の周辺領域と前記側面部とを含
む端縁部が規定される半導体基板であって、前記一方主
面内には、順に積層形成された埋め込み酸化膜およびＳ
ＯＩ層を備え、前記埋め込み酸化膜内にはシリコン島を
含み、前記端縁部には前記埋め込み酸化膜および前記Ｓ
ＯＩ層が形成されていない。
【００３２】
【発明の実施の形態】
＜Ａ．実施の形態１＞本発明に係る半導体基板の処理方
法および半導体基板の実施の形態１を、処理工程を示す
図１〜図６を用いて説明する。なお、以後の説明におい
ては、半導体基板を、上主面（半導体素子が形成される
側）と、その中央部（活性領域を含む部分）と、中央部
の周辺部および側面部を合わせた端縁部と、下主面とに
区別して呼称する。
【００３３】＜Ａ−１．処理方法＞まず、図１に示すよ
うに、ＳＯＩ基板１０の全体を覆うようにシリコン酸化
膜（以後、酸化膜と呼称）１１を１００〜４００オング
ストロームの厚さに形成する。なお、酸化膜１１（第１
の酸化膜）はＳＯＩ基板１０を７００〜１１００℃程度
の温度条件で熱酸化することで形成しても良いし、６０
０〜８５０℃程度の温度条件でＣＶＤ法により形成して
も良い。
【００３４】ここで、ＳＯＩ基板１０は、単結晶のシリ
コン基板（バルクシリコン基板）１の上主面に、埋め込
み酸化膜２および単結晶シリコン層（以後、ＳＯＩ層と
呼称）３が順に積層された構造を有している。そして、
単結晶のシリコン基板１の端縁部および下主面にはポリ
シリコン層４が形成されている。このポリシリコン層４
は、ウエハの製造過程で取り込まれる重金属などの汚染
物質をゲッタリングするためのもので、このようなポリ
シリコン層を有する構造はポリバックコート構造（ＰＢ
Ｃ構造）と呼称される。
【００３５】以下においてはＳＩＭＯＸ法で製造された
ＳＯＩ基板（ＳＩＭＯＸ基板）を例に採って説明する。
【００３６】まず、酸化膜１１の全体を覆うように、６
００〜８５０℃程度の温度条件でＣＶＤ法により耐酸化
性膜としてシリコン窒化膜（以後、窒化膜と呼称）１２
を１０００〜４０００オングストロームの厚さに形成す
る。
【００３７】そして、ＳＯＩ基板１０の上主面（活性領
域が形成される面）の中央部分を覆うようにレジストマ
スクＲ１を選択的に形成する。ＳＯＩ基板１０を上主面
側から見た場合の平面図を図２に示す。図２に示すよう
に、レジストマスクＲ１はＳＯＩ基板１０の端縁部には
形成されていない。なお、レジストマスクＲ１の形成範
囲は半導体素子が形成される活性領域を完全に覆うよう
に設定される。
【００３８】次に、レジストマスクＲ１をエッチングマ
スクとし、ドライエッチングにより窒化膜１２を選択的
に除去することで、図３に示すようにレジストマスクＲ
１の下部だけに窒化膜１２を残す。すなわち、レジスト
マスクＲ１で覆われないＳＯＩ基板１０の端縁部におい
ては窒化膜１２が除去され、酸化膜１１が露出すること
になる。また、ＳＯＩ基板１０の下主面においては全面
に渡って窒化膜１２を除去する。なお、窒化膜１２の除
去に際しては、例えば熱リン酸を用いたウエットエッチ
ングを使用しても良い。
【００３９】次に、図４に示す工程において、ＳＯＩ基
板１０の端縁部および下主面を酸化して酸化膜１３（第
２の酸化膜）を形成する。この酸化工程においてはＳＯ
Ｉ基板１０の端縁部および下主面において露出する酸化
膜１１を下敷き酸化膜として使用し、ＬＯＣＯＳ（Loca
l Oxide of Silicon）酸化と同様にして行う。なお、こ
の酸化工程の条件は、窒化膜１２の下部以外のＳＯＩ層
３が全て酸化される条件を選択する。例えば、窒化膜１
２の下部のＳＯＩ層３の厚みが２０００オングストロー
ムの場合は、酸化膜１３が５０００オングストローム以
上となるようにする。
【００４０】次に、図５に示す工程において、窒化膜１
２を除去した後、窒化膜１２の下部のＳＯＩ層３の厚さ
を所望の半導体装置のスペックに会わせて適宜薄くす
る。すなわち、酸化膜１１をさらに酸化して厚くするこ
とでＳＯＩ層３を薄くする。このとき、ＳＯＩ基板１０
の端縁部および下主面に形成された酸化膜１３の厚みも
増すことになる。なお、ＳＯＩ層３の厚さを１０００オ
ングストローム薄くしたい場合には、酸化膜１１の厚み
が２０００オングストローム厚くなるように酸化条件を
設定する。
【００４１】次に、図６に示す工程において、厚くなっ
た酸化膜１１をウエットエッチングにより除去する。
【００４２】＜Ａ−２．特徴的作用効果＞以上説明した
ように、ＳＯＩ層３の薄膜化工程においては、ＳＯＩ基
板１０の端縁部および下主面に形成された酸化膜１３の
厚さも減少するが、もともと酸化膜１３の厚さは酸化膜
１１よりも厚い上に、ＳＯＩ層３の薄膜化工程において
厚さが増しているので、酸化膜１１のエッチングに際し
ても完全に除去されることはない。また、ＳＯＩ基板１
０の端縁部および下主面にはＳＯＩ層３が残らないよう
に酸化膜１３が形成されているので、ＳＯＩ層３が部分
的にリフトオフされてパーティクルとなり、エッチング
液中を浮遊するといった問題が発生せず、パーティクル
の存在に起因する半導体素子の形成不良を防止し、ひい
ては製造歩留まりを向上することができる。
【００４３】なお、端縁部および下主面に酸化膜１３が
形成されたＳＯＩ基板１０の、上主面のＳＯＩ層３に
は、後の工程でＭＯＳトランジスタやバイポーラトラン
ジスタなどを作り込むことでＤＲＡＭやＳＲＡＭ、ロジ
ック回路などを構成することになる。
【００４４】＜Ａ−３．変形例＞以上の説明において
は、ＰＢＣ構造を有するＳＯＩ基板について本発明を適
用する例について説明したが、ＰＢＣ構造を有さないＳ
ＯＩ基板においてもパーティクルが発生する場合がある
ので本発明を適用することができる。
【００４５】図７に、ＰＢＣ構造を有さないＳＯＩ基板
１００の最端縁部の断面図を示す。図７に示すようにシ
リコン基板１に酸素イオンを注入して埋め込み酸化膜２
を形成する場合に、ＳＯＩ基板１００の最端縁部ＭＥに
おいては、本来はＳＯＩ層であるべき部分に酸素イオン
が注入され、酸化膜が形成される場合がある。このと
き、最端縁部ＭＥの全てが酸化されるのではなく、部分
的に粒状のシリコン単結晶領域（以後、シリコン島ＳＩ
と呼称）が残り、酸化膜のウエットエッチングに際して
このシリコン島ＳＩがパーティクルとしてエッチング液
中に流出することがあるが、実施の形態１において説明
したように、端縁部および下主面に酸化膜１３を形成す
ることで、シリコン島ＳＩがパーティクルとなることを
防止できる。
【００４６】＜Ｂ．実施の形態２＞以上説明した本発明
に係る実施の形態１においては、ＳＯＩ基板１０の端縁
部のＳＯＩ層３が、ウエットエッチングに際して部分的
にリフトオフされてパーティクルとなる現象を防止する
構成について説明したが、埋め込み酸化膜２内に含まれ
るシリコン島がパーティクルの源となる場合がある。
【００４７】ここで、シリコン島について説明する。埋
め込み酸化膜２の内部には図８に示すように複数のシリ
コン島ＳＩが存在している。シリコン島ＳＩは埋め込み
酸化膜２をイオン注入によって形成する際に発生するも
のであり、ＳＩＭＯＸ基板に特有のものである。すなわ
ち、酸素イオンをシリコン基板に注入することで埋め込
み酸化膜２が形成されるが、その際に、酸素イオンと反
応しないシリコン原子どうしがＳＩＭＯＸアニール工程
で結合し、シリコンの塊を構成する。これがシリコン島
ＳＩとなる。
【００４８】このシリコン島ＳＩは埋め込み酸化膜２の
比較的深い部分に多く存在するので、通常は埋め込み酸
化膜２が多少エッチングされても表面に現れることはな
いが、ＳＯＩ基板１０の端縁部においては、図８に示す
ようにＳＯＩ層３および埋め込み酸化膜２の厚みが薄い
ので、エッチングにより露出し、場合によってはリフト
オフされてパーティクルとなる。
【００４９】以下、本発明に係る半導体基板の処理方法
および半導体基板の実施の形態２として、シリコン島に
起因するパーティクルを低減する構成について図８〜図
１１を用いて説明する。
【００５０】＜Ｂ−１．処理方法＞まず、図８に示すよ
うに、ＳＯＩ基板１０の全体を覆うように酸化膜２１
（第１の酸化膜）を１００〜４００オングストロームの
厚さに形成する。なお、酸化膜２１はＳＯＩ基板１０を
７００〜１１００℃程度の温度条件で熱酸化することで
形成しても良いし、６００〜８５０℃程度の温度条件で
ＣＶＤ法により形成しても良い。
【００５１】そして、ＳＯＩ基板１０の上主面（活性領
域が形成される面）の中央部分を覆うようにレジストマ
スクＲ２を選択的に形成する。なお、レジストマスクＲ
２の形成範囲は、活性領域が形成される領域を完全に覆
うように設定される。
【００５２】次に、レジストマスクＲ２をエッチングマ
スクとし、ドライエッチングによりレジストマスクＲ２
に覆われない部分の酸化膜２１およびＳＯＩ層３を選択
的に除去することで、図９に示すようにレジストマスク
Ｒ１の下部だけに酸化膜２１およびＳＯＩ層３を残す。
すなわち、レジストマスクＲ２で覆われないＳＯＩ基板
１０の端縁部および下主面においては酸化膜２１および
ＳＯＩ層３が除去され、埋め込み酸化膜２が露出するこ
とになる。
【００５３】次に、レジストマスクＲ２を除去した後、
図１０に示すようにレジストマスクＲ２の下部のＳＯＩ
層３の厚さを所望の半導体装置のスペックに会わせて適
宜薄くする。すなわち、酸化膜２１をさらに酸化して酸
化膜２３（第２の酸化膜）を形成することでＳＯＩ層３
を薄くする。なお、ＳＯＩ層３の厚さを１０００オング
ストローム薄くしたい場合には、酸化膜２３の厚みが酸
化膜２１よりも２０００オングストローム厚くなるよう
に酸化条件を設定する。このとき、ＳＯＩ基板１０の端
縁部および下主面の埋め込み酸化膜２は酸化剤である酸
素に曝されることになる。そして、酸素が埋め込み酸化
膜２中を拡散してシリコン島ＳＩに達すると、シリコン
原子と反応してシリコン酸化膜を形成するのでシリコン
島ＳＩが消滅することになる。
【００５４】＜Ｂ−２．特徴的作用効果＞以上説明した
ように、ＳＯＩ層３の薄膜化工程においては、図１１に
示すように、ＳＯＩ層３の薄膜化のために形成した酸化
膜２３をウエットエッチングで除去した場合でも、ＳＯ
Ｉ基板１０の端縁部にはシリコン島ＳＩが少なくなって
いるので、シリコン島ＳＩがリフトオフされてパーティ
クルとなることが防止されることになる。
【００５５】なお、上記の説明においては、ＳＯＩ層３
の薄膜化のために酸化膜２１をさらに酸化して厚くする
際に、シリコン島ＳＩを併せて消滅させる例を示した
が、シリコン島ＳＩを消滅させ得るのであれば、他の酸
化工程でシリコン島ＳＩを消滅させるようにしても良
い。ただし、その酸化工程の前にＳＯＩ基板１０の端縁
部がウエットエッチングに曝される工程が含まれている
場合には適用できない。
【００５６】＜Ｂ−３．処理方法の変形例＞以上説明し
た本発明に係る実施の形態２においては、ＳＯＩ層３の
薄膜化のために酸化膜２１をさらに酸化して厚くする際
に、シリコン島ＳＩを併せて消滅させる例を示したが、
ＳＯＩ基板１０の端縁部の埋め込み酸化膜２を除去する
ことでシリコン島ＳＩがパーティクルとなるのを防止し
ても良い。
【００５７】すなわち、図１２に示すように、ＳＯＩ基
板１０の全体を覆うように酸化膜２１を形成し、ＳＯＩ
基板１０の上主面の中央部分を覆うようにレジストマス
クＲ２を選択的に形成する。
【００５８】次に、レジストマスクＲ２をエッチングマ
スクとし、ドライエッチングによりレジストマスクＲ２
に覆われない部分の酸化膜２１、ＳＯＩ層３、埋め込み
酸化膜２を順次選択的に除去することで、図１３に示す
ようにレジストマスクＲ２の下部だけに酸化膜２１、Ｓ
ＯＩ層３、埋め込み酸化膜２を残す。そして、このドラ
イエッチングをＳＯＩ基板１０の下主面に対しても施す
ことで、レジストマスクＲ２で覆われないＳＯＩ基板１
０の端縁部および下主面においてはシリコン基板１（下
地基板）が露出することになる。
【００５９】次に、レジストマスクＲ２を除去した後、
図１４に示すようにレジストマスクＲ２の下部のＳＯＩ
層３の厚さを所望の半導体装置のスペックに会わせて適
宜薄くする。すなわち、酸化膜２１をさらに酸化して酸
化膜２３を形成することでＳＯＩ層３を薄くする。この
とき、露出したシリコン基板１の表面には酸化膜２４が
形成されることになる。
【００６０】このように、ＳＯＩ基板１０の端縁部の埋
め込み酸化膜２をドライエッチングで除去することで、
ＳＯＩ基板１０の端縁部においてはシリコン島ＳＩが存
在しなくなるので、ＳＯＩ層３の薄膜化のために形成し
た酸化膜２３のウエットエッチングによる除去に際して
シリコン島ＳＩがパーティクルとなるのを防止すること
ができる。
【００６１】＜Ｃ．実施の形態３＞以上説明した本発明
に係る実施の形態１および２においては、ＳＩＭＯＸ基
板の端縁部のＳＯＩ層がパーティクルとなる場合、およ
びＳＩＭＯＸ基板の埋め込み酸化膜内のシリコン島がパ
ーティクルとなる場合を防止する構成について説明した
が、貼り合わせ法で製造されたＳＯＩ基板（貼り合わせ
基板）においてもパーティクルが発生する場合がある。
【００６２】貼り合わせ基板は、シリコン基板の上主面
（半導体素子を形成する主面）に酸化膜を形成し、その
上に別のシリコン基板を貼り合わせ、当該別のシリコン
基板を研磨して、所定の厚さにすることによってＳＯＩ
構造を得るものである。このようにして形成されたＳＯ
Ｉ基板２００の端縁部の断面図を図１５に示す。
【００６３】図１５において、シリコン基板１の上主面
上に基板上酸化膜７およびシリコン層８が順に積層され
てＳＯＩ構造を構成している。なお、基板上酸化膜７が
埋め込み酸化膜に相当し、シリコン層８がＳＯＩ層に相
当する。
【００６４】このような構成のＳＯＩ基板２００におい
ては、基板上酸化膜７およびシリコン層８の端縁部の面
取り処理が完全ではなく、周縁に沿って凸凹部が連続す
るような平面視形状となっている場合があり、その凸凹
部が基板の搬送中に剥離してパーティクルとなることが
あった。
【００６５】また、端縁部においては基板上酸化膜７が
露出しているので、ウエットエッチングに際してエッチ
ング液が侵入し、基板上酸化膜７が部分的に除去されて
しまう場合があった。図１５に示すＷ領域の詳細図を図
１６に示す。
【００６６】図１６において、ＳＯＩ層８の端縁部の基
板上酸化膜７が部分的に除去され、ＳＯＩ層８が部分的
に浮いた状態となっている。このような状態では、ＳＯ
Ｉ層８が剥離しやすく、パーティクルとなる可能性が大
であった。
【００６７】以下、本発明に係る半導体基板の処理方法
および半導体基板の実施の形態３として、貼り合わせ基
板におけるパーティクルを低減する構成について図１７
および図１８を用いて説明する。
【００６８】＜Ｃ−１．処理方法＞図１７に示すよう
に、ＳＯＩ基板２００の全体を覆うように酸化膜３１
（第１の酸化膜）を１００〜４００オングストロームの
厚さに形成する。なお、酸化膜３１はＳＯＩ基板２００
を７００〜１１００℃程度の温度条件で熱酸化すること
で形成しても良いし、６００〜８５０℃程度の温度条件
でＣＶＤ法により形成しても良い。
【００６９】そして、酸化膜３１の全体を覆うように、
６００〜８５０℃程度の温度条件でＣＶＤ法により窒化
膜３２（耐酸化性膜）を１０００〜４０００オングスト
ロームの厚さに形成する。
【００７０】そして、ＳＯＩ基板２００の上主面（活性
領域が形成される面）の中央部分を覆うようにレジスト
マスクＲ３を選択的に形成する。
【００７１】次に、レジストマスクＲ３をエッチングマ
スクとし、ドライエッチングにより窒化膜３２を選択的
に除去した後、レジストマスクＲ３を除去することで、
上主面の中央部分だけに窒化膜３２を残す。すなわち、
レジストマスクＲ３で覆われないＳＯＩ層８の端縁部か
らシリコン基板１の端縁部および下主面にかけては窒化
膜３２が除去され、酸化膜３１が露出することになる。
また、ＳＯＩ基板２００の下主面においては全面に渡っ
て窒化膜３２を除去する。なお、窒化膜３２の除去に際
しては、例えば熱リン酸を用いたウエットエッチングを
使用しても良い。
【００７２】そして、図１８に示す工程において、ＳＯ
Ｉ層８の端縁部からシリコン基板１の端縁部および下主
面を酸化して酸化膜３３（第２の酸化膜）を形成する。
この酸化工程においてはＳＯＩ層８の端縁部からシリコ
ン基板１の端縁部および下主面において露出する酸化膜
３１を下敷き酸化膜として使用し、ＬＯＣＯＳ酸化と同
様にして行う。なお、この酸化工程の条件は、窒化膜３
２の下部以外のＳＯＩ層８が全て酸化される条件を選択
する。
【００７３】なお、窒化膜３２を除去した後、窒化膜３
２の下部のＳＯＩ層８の厚さを所望の半導体装置のスペ
ックに会わせて適宜薄くする薄膜化工程は、実施の形態
１において図５および図６を用いて説明した工程と同様
であるので説明は省略する。
【００７４】＜Ｃ−２．特徴的作用効果＞以上説明した
ように、貼り合わせ基板であるＳＯＩ基板２００におい
ては、ＳＯＩ層８の端縁部からシリコン基板１の端縁部
および下主面にかけて酸化膜３３が形成されているの
で、ＳＯＩ基板２００の搬送中や、ＳＯＩ層８の薄膜化
工程におけるウエットエッチングにより基板上酸化膜７
およびシリコン層８の端縁部が剥離してパーティクルが
発生することが防止できる。
【００７５】＜Ｄ．実施の形態４＞以上説明した本発明
に係る実施の形態１〜３においては、ＳＯＩ基板におけ
るパーティクルの低減について説明したが、バルクシリ
コン基板であっても、ＰＢＣ構造を有する場合には、ポ
リシリコン層が剥離してパーティクルが発生する場合が
ある。すなわち、図４４を用いて説明したようにポリシ
リコン層は単結晶粒が多数集まって構成されているが、
ポリシリコン層を酸化するに際して、酸化剤である酸素
が単結晶粒の境界に侵入し、単結晶粒を囲むように酸化
膜が形成される場合がある。このような状況で、酸化膜
をウエットエッチングにより除去すると、単結晶粒がリ
フトオフされ、それがパーティクルとなる可能性が大で
あった。
【００７６】以下、本発明に係る半導体基板の処理方法
および半導体基板の実施の形態４として、バルクシリコ
ン基板におけるパーティクルを低減する構成について図
１９および図２０を用いて説明する。
【００７７】＜Ｄ−１．処理方法＞図１９において、単
結晶のシリコン基板（バルクシリコン基板）１の端縁部
および下主面にはポリシリコン層４が形成されている。
なお、シリコン基板１およびポリシリコン層４で構成さ
れる基板をシリコン基板３００と呼称する。
【００７８】図１９に示すように、シリコン基板３００
の全体を覆うように酸化膜４１（第１の酸化膜）を１０
０〜４００オングストロームの厚さに形成する。なお、
酸化膜４１はシリコン基板３００を７００〜１１００℃
程度の温度条件で熱酸化することで形成しても良いし、
６００〜８５０℃程度の温度条件でＣＶＤ法により形成
しても良い。
【００７９】そして、酸化膜４１の全体を覆うように、
６００〜８５０℃程度の温度条件でＣＶＤ法により窒化
膜４２（耐酸化性膜）を１０００〜４０００オングスト
ロームの厚さに形成する。
【００８０】そして、シリコン基板３００の上主面（活
性領域が形成される面）の中央部分を覆うようにレジス
トマスクＲ４を選択的に形成する。
【００８１】次に、レジストマスクＲ４をエッチングマ
スクとし、ドライエッチングにより窒化膜４２を選択的
に除去した後、レジストマスクＲ４を除去することで上
主面の中央部分だけに窒化膜４２を残す。すなわち、レ
ジストマスクＲ４で覆われないシリコン基板３００の端
縁部においては窒化膜４２が除去され、酸化膜４１が露
出することになる。また、シリコン基板３００の下主面
においては全面に渡って窒化膜４２を除去する。なお、
窒化膜４２の除去に際しては、例えば熱リン酸を用いた
ウエットエッチングを使用しても良い。
【００８２】そして、図２０に示す工程において、シリ
コン基板３００の端縁部から下主面にかけて酸化膜４３
（第２の酸化膜）を形成する。この酸化工程においては
シリコン基板３００の端縁部から下主面にかけて露出す
る酸化膜４１を下敷き酸化膜として使用し、ＬＯＣＯＳ
酸化と同様にして行う。なお、この酸化工程の条件は、
酸化膜４３の厚さが、ポリシリコン層４が全て酸化され
ず、かつ、後の工程におけるウエットエッチングで簡単
に除去されない厚さ、例えば４０００〜５０００オング
ストロームとなる条件を選択する。
【００８３】＜Ｄ−２．特徴的作用効果＞以上説明した
ように、シリコン基板３００の端縁部から下主面にかけ
ては酸化膜４３が形成されており、その厚さはウエット
エッチングで簡単に除去されない厚さとなっているの
で、酸化剤がポリシリコン層４の単結晶粒の境界に侵入
し、単結晶粒を囲むように酸化膜が形成された場合であ
っても、ウエットエッチングに際してポリシリコン層４
がリフトオフされてパーティクルになることが防止され
る。
【００８４】＜Ｅ．実施の形態５＞ ＜Ｅ−１．処理方法＞本発明に係る半導体基板の処理方
法および半導体基板の実施の形態５を、処理工程を示す
図２１〜図２３を用いて説明する。
【００８５】まず、図２１に示すように、ＳＯＩ基板１
０の全体を覆うように酸化膜５１を形成する。なお、酸
化膜５１はＳＯＩ基板１０を７００〜１１００℃程度の
温度条件で熱酸化することで形成しても良いし、６００
〜８５０℃程度の温度条件でＣＶＤ法により形成しても
良い。なお、シリコン基板１の端縁部および下主面には
ポリシリコン層４が形成されＰＢＣ構造をなしている。
【００８６】次に、図２２に示すようにＳＯＩ基板１０
の端縁部および下主面を覆うようにレジストマスクＲ５
を選択的に形成する。レジストマスクＲ５はＳＯＩ基板
１０の上主面の中央部には形成されず、酸化膜５１が露
出している。そして露出した酸化膜５１をウエットエッ
チングにより選択的に除去する。
【００８７】その後、レジストマスクＲ２３を除去する
ことで、図２３に示すように、シリコン基板１の端縁部
および下主面は酸化膜５１で覆われ、ＳＯＩ基板１０の
上主面の中央部にはＳＯＩ層３が露出した構造が得られ
る。
【００８８】＜Ｅ−２．特徴的作用効果＞なお、露出し
たＳＯＩ層３の厚さを所望の半導体装置のスペックに会
わせて適宜薄くする薄膜化工程は、実施の形態１におい
て図５および図６を用いて説明した工程と同様であるの
で説明は省略するが、ＳＯＩ層３の薄膜化工程において
も酸化膜５１が完全に除去されることはなく、酸化膜５
１の下部のＳＯＩ層３が部分的にリフトオフされてパー
ティクルとなり、エッチング液中を浮遊するといった問
題が発生せず、パーティクルの存在に起因する半導体素
子の形成不良を防止し、ひいては製造歩留まりを向上す
ることができる。
【００８９】また、酸化膜５１の厚さを、ＳＯＩ層３を
薄膜化するための厚さに設定すれば、薄膜化工程のため
に改めて酸化膜を形成する必要はなくなる。そのために
は、ＳＯＩ層３の厚さが所望の半導体装置のスペックに
合った厚さとなるように酸化膜５１の厚さを設定すれば
良い。
【００９０】＜Ｆ．実施の形態６＞ ＜Ｆ−１．処理方法＞本発明に係る半導体基板の処理方
法および半導体基板の実施の形態６を、処理工程を示す
図２４〜図２８を用いて説明する。
【００９１】まず、図２４に示すように、ＳＯＩ基板１
０の全体を覆うように酸化膜６１（第１の酸化膜）を例
えば１６００オングストロームの厚さに形成する。ここ
で酸化膜６１の厚さは、ＳＯＩ層３を薄膜化するための
厚さに設定される。すなわち、ＳＯＩ層３の厚さが所望
の半導体装置のスペックに合った厚さとなるように酸化
膜６１の厚さが設定される。図２４に示す領域Ｚの詳細
を図２５に示す。
【００９２】なお、酸化膜６１はＳＯＩ基板１０を７０
０〜１１００℃程度の温度条件で熱酸化することで形成
しても良いし、６００〜８５０℃程度の温度条件でＣＶ
Ｄ法により形成しても良い。なお、シリコン基板１の端
縁部および下主面にはポリシリコン層４が形成されＰＢ
Ｃ構造をなしている。
【００９３】次に、図２６に示すように、ＳＯＩ基板１
０の上主面（活性領域が形成される面）の中央部分を覆
うように、厚さ１０００〜４０００オングストロームの
窒化膜６２（耐酸化性膜）を形成する。窒化膜６２の形
成方法は、ＣＶＤ法によりＳＯＩ基板１０の全体を覆う
ように形成した後、レジストマスクをＳＯＩ基板１０の
上主面の中央部分を覆うように形成し、当該レジストマ
スクをエッチングマスクとしてドライエッチングにより
窒化膜６２を選択的に除去することで形成する。
【００９４】次に、図２７に示す工程において、ＳＯＩ
基板１０の端縁部および下主面を酸化して酸化膜６３
（第２の酸化膜）を形成する。この酸化工程においては
ＳＯＩ基板１０の端縁部および下主面において露出する
酸化膜６１を下敷き酸化膜として使用し、ＬＯＣＯＳ酸
化と同様にして行う。なお、この酸化工程の条件は、窒
化膜６２の下部以外のＳＯＩ層３が全て酸化される条件
を選択する。例えば、窒化膜６２の下部のＳＯＩ層３の
厚みが２０００オングストロームの場合は、酸化膜６３
が５０００オングストローム以上となるようにする。
【００９５】次に、図２８に示すように、窒化膜６２を
除去した後、窒化膜６２の下部の酸化膜６１を除去する
ことで、ＳＯＩ層３の厚さが所望の半導体装置のスペッ
クに合った厚さで得られる。
【００９６】以上説明したように下地酸化膜の厚さを、
ＳＯＩ層の薄膜化に適した厚さに設定しておくことで、
酸化膜の形成回数を削減することができるが、この方法
は、先に説明した本発明に係る実施の形態２、３および
５において適用しても良いことは言うまでもない。
【００９７】＜Ｆ−２．特徴的作用効果＞以上説明した
ように、ＳＯＩ層３の薄膜化工程においては、ＳＯＩ基
板１０の端縁部および下主面に形成された酸化膜６３の
厚さも減少するが、もともと酸化膜６３の厚さは酸化膜
６１よりも厚いので、酸化膜６１のエッチングに際して
も完全に除去されることはない。また、ＳＯＩ基板１０
の端縁部および下主面にはＳＯＩ層３が残らないように
酸化膜６３が形成されているので、ＳＯＩ層３が部分的
にリフトオフされてパーティクルとなり、エッチング液
中を浮遊するといった問題が発生せず、パーティクルの
存在に起因する半導体素子の形成不良を防止し、ひいて
は製造歩留まりを向上することができる。
【００９８】また、本実施例によれば、酸化膜を形成す
る工程は２回で済むので、工程数を削減できるととも
に、ＳＯＩ層の薄膜化に関与する酸化工程が１回で済む
のでＳＯＩ層の厚さの制御性が良好になる。
【００９９】＜Ｇ．実施の形態７＞以上説明した実施の
形態１〜６においてはＳＯＩ基板あるいはバルクシリコ
ン基板の端縁部の処理を単独で行う場合についてのみ説
明した。しかし、端縁部の処理工程と同時にＳＯＩ基板
あるいはバルクシリコン基板の上主面（活性領域が形成
される面）の中央部分における半導体素子の製造工程を
行っても良いことは言うまでもない。
【０１００】以下、図２９〜図３２を用いて、実施の形
態６におけるＳＯＩ基板の処理工程と同時に、中央部分
において半導体素子の製造工程を行う例を説明し、図３
３〜図３９を用いて、実施の形態５および実施の形態６
を組み合わせたＳＯＩ基板の処理工程と同時に、中央部
分において半導体素子の製造工程を行う例を説明する。
【０１０１】なお、以下の説明においては実施の形態５
および６で説明した構成と同じ構成には同じ符号を付
し、重複する説明は省略する。
【０１０２】＜Ｇ−１．実施の形態６の変形例＞まず、
図２９に示すように、ＳＯＩ基板１０の全体を覆うよう
に酸化膜６１を例えば１６００オングストロームの厚さ
に形成する。なお、シリコン基板１の端縁部および下主
面にはポリシリコン層４が形成されＰＢＣ構造をなして
いる。そして、酸化膜６１の全体を覆うように、窒化膜
６２が１０００〜４０００オングストロームの厚さに形
成されている。
【０１０３】また、ＳＯＩ基板１０の上主面の中央部分
にはレジストマスクＲ６が選択的に形成されている。
【０１０４】次に、レジストマスクＲ６をエッチングマ
スクとし、ドライエッチングにより窒化膜６２を選択的
に除去して、レジストマスクＲ６の下部だけに窒化膜６
２を残す。
【０１０５】次に、図３０に示す工程において、ＳＯＩ
基板１０の端縁部および下主面を酸化して酸化膜６３を
形成する。この酸化工程においてはＳＯＩ基板１０の上
主面中央部、端縁部および下主面において露出する酸化
膜６１を下敷き酸化膜として使用し、ＬＯＣＯＳ酸化と
同様にして行う。なお、この酸化工程の条件は、窒化膜
６２の下部以外のＳＯＩ層３が全て酸化される条件を選
択する。例えば、窒化膜６２の下部のＳＯＩ層３の厚み
が２０００オングストロームの場合は、酸化膜６３が５
０００オングストローム以上となるようにする。なお、
ＳＯＩ基板１０の上主面中央部においては酸化膜６３は
フィールド酸化膜（ＬＯＣＯＳ酸化膜）となる。
【０１０６】次に、図３１に示す工程において、窒化膜
６２を除去した後、窒化膜６２の下部の酸化膜６１を除
去することで、ＳＯＩ層３の厚さが所望の半導体装置の
スペックに合った厚さで得られる。このとき、ＳＯＩ基
板１０の端縁部および下主面に形成された酸化膜６３の
厚さも減少するが、もともと酸化膜６３の厚さは酸化膜
６１よりも厚いので、酸化膜６１のエッチングに際して
も完全に除去されることはない。
【０１０７】なお、ＳＯＩ基板１０を上主面側から見た
場合の平面図を図３２に示す。図３２に示すように、Ｓ
ＯＩ基板１０の端縁部には酸化膜６３が形成されてお
り、中央部には活性領域ＡＲが形成されている。
【０１０８】この後、ＳＯＩ基板１０の上主面中央部に
おいては、フィールド酸化膜で規定される活性領域ＡＲ
にそれぞれ半導体素子を作り込むことになるが、その際
にはＳＯＩ基板１０の端縁部および下主面は酸化膜６３
で覆われており、またＳＯＩ基板１０の端縁部および下
主面にはＳＯＩ層３が残らないように酸化膜６３が形成
されているので、ＳＯＩ層３が部分的にリフトオフされ
てパーティクルとなり、エッチング液中を浮遊するとい
った問題が発生せず、パーティクルの存在に起因する半
導体素子の形成不良を防止し、ひいては製造歩留まりを
向上することができる。
【０１０９】＜Ｇ−２．実施の形態５および６との組み
合わせの変形例＞まず、図３３に示すように、ＳＯＩ基
板１０の全体を覆うように酸化膜６１を例えば１６００
オングストロームの厚さに形成する。なお、シリコン基
板１の端縁部および下主面にはポリシリコン層４が形成
されＰＢＣ構造をなしている。そして、酸化膜６１の全
体を覆うように、窒化膜６２を１０００〜４０００オン
グストロームの厚さに形成する。
【０１１０】次に、図３４に示すように、窒化膜６２の
端縁部および下主面を覆うようにレジストマスクＲ７を
選択的に形成する。レジストマスクＲ７はＳＯＩ基板１
０の上主面の中央部には形成されず、窒化膜６２が露出
している。そして露出した窒化膜６２をドライエッチン
グで除去し、その下の酸化膜６１をウエットエッチング
で除去することで、ＳＯＩ層３が露出することになる。
【０１１１】次に、図３５に示すように、上主面の中央
部に酸化膜７１を例えば３００オングストロームの厚さ
に形成する。なお、酸化膜７１はＳＯＩ基板１０を７０
０〜１１００℃程度の温度条件で熱酸化することで形成
しても良いし、６００〜８５０℃程度の温度条件でＣＶ
Ｄ法により形成しても良い。続いてＳＯＩ基板１０の全
体を覆うように、窒化膜７２（耐酸化性膜）を例えば１
５００オングストロームの厚さに形成する。また、ＳＯ
Ｉ基板１０の上主面の中央部分にはレジストマスクＲ８
が選択的に形成されている。
【０１１２】次に、レジストマスクＲ８をエッチングマ
スクとし、ドライエッチングにより窒化膜７２を選択的
に除去することで、図３６に示すようにレジストマスク
Ｒ８の下部だけに窒化膜７２を残す。なお、ＳＯＩ基板
１０の端縁部においては窒化膜７２が除去されるが、そ
の下部には窒化膜６２が残っている。
【０１１３】次に、図３７に示す工程において、ＳＯＩ
基板１０の端縁部および下主面を酸化して酸化膜７３を
形成する。この酸化工程においてはＳＯＩ基板１０の上
主面中央部、端縁部および下主面において露出する酸化
膜７１を下敷き酸化膜として使用し、ＬＯＣＯＳ酸化と
同様にして行う。なお、この酸化工程の条件は、窒化膜
７２の下部以外のＳＯＩ層３が全て酸化される条件を選
択する。例えば、窒化膜７２の下部のＳＯＩ層３の厚み
が２０００オングストロームの場合は、酸化膜６３が５
０００オングストローム以上となるようにする。なお、
ＳＯＩ基板１０の上主面中央部においては酸化膜７３は
フィールド酸化膜（ＬＯＣＯＳ酸化膜）となる。また、
端縁部においては酸化膜７３は酸化膜６１と合体するこ
とになる。
【０１１４】次に、図３８に示す工程において窒化膜７
２をドライエッチングにより除去する。このときＳＯＩ
基板１０の端縁部においては窒化膜６２もエッチングさ
れるが、窒化膜６２は窒化膜７２よりも厚く形成されて
いるので完全に除去されることはない。
【０１１５】図３９に、ＳＯＩ基板１０の活性領域にＭ
ＯＳトランジスタを形成した例を示す。図３９におい
て、活性領域にＭＯＳトランジスタＭＴを形成した後、
ＳＯＩ基板１０の上主面を層間絶縁膜ＩＬで覆い、その
上に選択的にレジストマスクＲ９を形成する。そして、
レジストマスクＲ９をエッチングマスクとして層間絶縁
膜ＩＬを選択的に除去することになるが、端縁部および
下主面は窒化膜６２で覆われているのでＳＯＩ層３が部
分的にリフトオフされてパーティクルとなり、エッチン
グ液中を浮遊するといった問題が発生しない。
【０１１６】なお、以上の説明においては、ＳＯＩ基板
１０の端縁部においては酸化膜と窒化膜の２層構造とな
っていたが、これを酸化膜、窒化膜、酸化膜の３層構造
にしても良い。このようにすることで、ＬＯＣＯＳ酸化
後に窒化膜を除去する際に、最上層の酸化膜が窒化膜の
エッチングに対するマスクとなるので、端縁部における
窒化膜がエッチングされることが防止される。
【０１１７】以上説明した本発明に係る実施の形態１〜
７においては、酸化を防止する部分には窒化膜を形成し
た構成を示したが、酸化防止のマスクとして機能するの
であれば窒化膜に限定されるものではない。すなわち、
酸化剤である酸素を透過させず、自らも酸化されない耐
酸化性膜であれば何でも良い。
【０１１８】
【発明の効果】本発明に係る請求項１記載の半導体基板
の処理方法によれば、端縁部に比較的厚い第２の酸化膜
を形成するので、端縁部および他方主面にウエットエッ
チングにより剥離しやすい層が存在している場合でも、
第２の酸化膜が保護膜として機能するので、上記剥離し
やすい層が剥離してパーティクルとなり、エッチング液
中を浮遊するといった問題が発生せず、パーティクルの
存在に起因する半導体素子の形成不良を防止し、ひいて
は製造歩留まりを向上することができる。
【０１１９】本発明に係る請求項２記載の半導体基板の
処理方法によれば、ＳＩＭＯＸ法で形成されたＳＯＩ基
板の端縁部において、端縁部に延在するＳＯＩ層を完全
に酸化するとともに、端縁部の残りの部分を酸化するよ
うに第２の酸化膜が形成されているので、ウエットエッ
チングにより剥離しやすいＳＯＩ層が保護されることに
なり、ＳＯＩ層が剥離してパーティクルとなり、エッチ
ング液中を浮遊するといった問題が発生せず、パーティ
クルの存在に起因する半導体素子の形成不良を防止し、
ひいては製造歩留まりを向上することができる。
【０１２０】本発明に係る請求項３記載の半導体基板の
処理方法によれば、貼り合わせ法で形成されたＳＯＩ基
板の端縁部において、端縁部に延在するＳＯＩ層を完全
に酸化するとともに、端縁部の残りの部分を酸化するよ
うに第２の酸化膜が形成されているので、基板上酸化膜
およびＳＯＩ層の端縁部の面取り処理が完全ではなく、
周縁に沿って凸凹部が連続するような平面視形状となっ
ている場合でも、当該部分が剥離することが防止される
とともに、基板上酸化膜の端縁部が、ウエットエッチン
グに際して部分的に除去されるといったことが防止でき
る。
【０１２１】本発明に係る請求項４記載の半導体基板の
処理方法によれば、バルクシリコン基板の端縁部および
他方主面にポリシリコン層を備えた場合であっても、端
縁部にはポリシリコン層を完全に酸化しないように第２
の酸化膜が形成されているので、ウエットエッチングに
際して、ポリシリコン層特有の構造に起因して、ポリシ
リコン層が剥離することが防止される。
【０１２２】本発明に係る請求項５記載の半導体基板の
処理方法によれば、第１の酸化膜をＳＯＩ層の薄膜化に
適した厚さにするので、後の工程でＳＯＩ層の薄膜化を
行う必要がなくなり、半導体基板の処理工程を簡略化す
ることができる。
【０１２３】本発明に係る請求項６記載の半導体基板の
処理方法によれば、第２の酸化膜の形成とフィールド酸
化膜の形成を同時に行うことができるので、半導体基板
の処理工程を簡略化することができる。
【０１２４】本発明に係る請求項７記載の半導体基板の
処理方法によれば、半導体基板の端縁部に酸化膜を形成
することが簡便にできるので、処理工程を大幅に簡略化
して、処理コストの低減を図ることができる。
【０１２５】本発明に係る請求項８記載の半導体基板の
処理方法によれば、半導体基板の端縁部が酸化膜および
第１の耐酸化性膜によってより強固に保護される。
【０１２６】本発明に係る請求項９記載の半導体基板の
処理方法によれば、酸化膜をＳＯＩ層の薄膜化に適した
厚さにするので、後の工程でＳＯＩ層の薄膜化を行う必
要がなくなり、半導体基板の処理工程を簡略化すること
ができる。
【０１２７】本発明に係る請求項１０記載の半導体基板
の処理方法によれば、工程(ｄ)おいて、ＳＯＩ基板の端
縁部の露出した前記埋め込み酸化膜が酸化剤である酸素
に曝されることになるので、酸素が埋め込み酸化膜中を
拡散して、ＳＩＭＯＸ法で形成されたＳＯＩ基板の埋め
込み酸化膜に固有に存在するシリコン島に達すると、シ
リコン原子と反応してシリコン酸化膜を形成するのでシ
リコン島が消滅する。その結果、ＳＯＩ基板の端縁部の
埋め込み酸化膜にはシリコン島が少なくなり、埋め込み
酸化膜がウエットエッチングで除去されるような場合で
も、シリコン島がリフトオフされてパーティクルとなる
ことが防止される。
【０１２８】本発明に係る請求項１１記載の半導体基板
の処理方法によれば、ドライエッチングにより半導体基
板の端縁部の第１の酸化膜、ＳＯＩ層、埋め込み酸化膜
を選択的に除去するので、半導体基板の端縁部において
はＳＩＭＯＸ法で形成されたＳＯＩ基板の埋め込み酸化
膜に固有に存在するシリコン島が存在しなくなり、ウエ
ットエッチングに際してシリコン島がリフトオフされて
パーティクルとなることが防止される。
【０１２９】本発明に係る請求項１２記載の半導体基板
の処理方法によれば、第２の酸化膜をＳＯＩ層の薄膜化
に適した厚さにするので、後の工程でＳＯＩ層の薄膜化
を行う必要がなくなり、半導体基板の処理工程を簡略化
することができる。
【０１３０】本発明に係る請求項１３記載の半導体基板
によれば、半導体基板の端縁部には埋め込み酸化膜に達
する厚さの酸化膜を備えているので、ウエットエッチン
グにより剥離しやすいＳＯＩ層が保護されることにな
り、ＳＯＩ層が剥離してパーティクルとなり、エッチン
グ液中を浮遊するといった問題が発生せず、パーティク
ルの存在に起因する半導体素子の形成不良を防止し、ひ
いては製造歩留まりを向上した半導体基板を得ることが
できる。
【０１３１】本発明に係る請求項１４記載の半導体基板
によれば、半導体基板の端縁部の埋め込み酸化膜内のシ
リコン島の密度が、一方主面の中央部の埋め込み酸化膜
内のシリコン島の密度よりも低いので、埋め込み酸化膜
がウエットエッチングで除去されるような場合でも、シ
リコン島がリフトオフされてパーティクルとなることを
防止した半導体基板を得ることができる。
【０１３２】本発明に係る請求項１５記載の半導体基板
によれば、半導体基板の端縁部においては埋め込み酸化
膜およびＳＯＩ層が形成されていないので、ウエットエ
ッチングに際してシリコン島がリフトオフされてパーテ
ィクルとなることを防止した半導体基板を得ることがで
きる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体基板の処
理工程を説明する断面図である。
【図２】 本発明に係る実施の形態１の半導体基板の処
理工程を説明する平面図である。
【図３】 本発明に係る実施の形態１の半導体基板の処
理工程を説明する断面図である。
【図４】 本発明に係る実施の形態１の半導体基板の処
理工程を説明する断面図である。
【図５】 本発明に係る実施の形態１の半導体基板の処
理工程を説明する断面図である。
【図６】 本発明に係る実施の形態１の半導体基板の処
理工程を説明する断面図である。
【図７】 半導体基板の最端縁部の構成を示す断面図で
ある。
【図８】 本発明に係る実施の形態２の半導体基板の処
理工程を説明する断面図である。
【図９】 本発明に係る実施の形態２の半導体基板の処
理工程を説明する断面図である。
【図１０】 本発明に係る実施の形態２の半導体基板の
処理工程を説明する断面図である。
【図１１】 本発明に係る実施の形態２の半導体基板の
処理工程を説明する断面図である。
【図１２】 本発明に係る実施の形態２の変形例の半導
体基板の処理工程を説明する断面図である。
【図１３】 本発明に係る実施の形態２の変形例の半導
体基板の処理工程を説明する断面図である。
【図１４】 本発明に係る実施の形態２の変形例の半導
体基板の処理工程を説明する断面図である。
【図１５】 本発明に係る実施の形態３の半導体基板の
処理工程を説明する断面図である。
【図１６】 本発明に係る実施の形態３の半導体基板の
処理工程を説明する断面図である。
【図１７】 本発明に係る実施の形態３の半導体基板の
処理工程を説明する断面図である。
【図１８】 本発明に係る実施の形態３の半導体基板の
処理工程を説明する断面図である。
【図１９】 本発明に係る実施の形態４の半導体基板の
処理工程を説明する断面図である。
【図２０】 本発明に係る実施の形態４の半導体基板の
処理工程を説明する断面図である。
【図２１】 本発明に係る実施の形態５の半導体基板の
処理工程を説明する断面図である。
【図２２】 本発明に係る実施の形態５の半導体基板の
処理工程を説明する断面図である。
【図２３】 本発明に係る実施の形態５の半導体基板の
処理工程を説明する断面図である。
【図２４】 本発明に係る実施の形態６の半導体基板の
処理工程を説明する断面図である。
【図２５】 本発明に係る実施の形態６の半導体基板の
処理工程を説明する断面図である。
【図２６】 本発明に係る実施の形態６の半導体基板の
処理工程を説明する断面図である。
【図２７】 本発明に係る実施の形態６の半導体基板の
処理工程を説明する断面図である。
【図２８】 本発明に係る実施の形態６の半導体基板の
処理工程を説明する断面図である。
【図２９】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する断面図である。
【図３０】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する断面図である。
【図３１】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する断面図である。
【図３２】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する平面図である。
【図３３】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する断面図である。
【図３４】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する断面図である。
【図３５】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する断面図である。
【図３６】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する断面図である。
【図３７】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する断面図である。
【図３８】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する断面図である。
【図３９】 本発明に係る実施の形態７の半導体基板の
処理工程を説明する断面図である。
【図４０】 ＳＯＩ基板の構成を示す断面図である。
【図４１】 ＳＯＩ基板の従来の処理工程を説明する断
面図である。
【図４２】 ＳＯＩ基板の従来の処理工程を説明する断
面図である。
【図４３】 ＳＯＩ基板の従来の処理工程を説明する断
面図である。
【図４４】 ＳＯＩ基板の従来の処理工程における問題
点を説明する断面図である。
【図４５】 ＳＯＩ基板の従来の処理工程における問題
点を説明する断面図である。
【図４６】 ＳＯＩ基板の従来の処理工程における問題
点を説明する断面図である。
【符号の説明】
７ 基板上酸化膜、８ シリコン層、１１，１３，２
１，２３，２４，３１，３３，４１，４３，５１，６
１，６３，７１，７３ 酸化膜、１２，３２，４２，６
２，７２ 窒化膜、ＡＲ 活性領域。
フロントページの続き (72)発明者 前田 茂伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 平野 有一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 一方主面と、その反対側の他方主面と、
    側面部とを有し、前記一方主面のうち活性領域が形成さ
    れる中央部が規定され、前記中央部の周辺領域と前記側
    面部とを含む端縁部が規定される半導体基板の処理方法
    であって、 (ａ)前記半導体基板の前記中央部および前記端縁部を覆
    うように第１の酸化膜を形成する工程と、 (ｂ)前記中央部の前記第１の酸化膜の上部に、選択的に
    耐酸化性膜を形成する工程と、 (ｃ)前記耐酸化性膜をマスクとして、前記半導体基板の
    端縁部をさらに酸化することで、前記端縁部に前記第１
    の酸化膜よりも厚い第２の酸化膜を形成する工程とを備
    える、半導体基板の処理方法。
  2. 【請求項２】 前記半導体基板は、ＳＩＭＯＸ法で形成
    されたＳＯＩ基板であって、 前記一方主面の表面内には、全面に渡って順に積層形成
    された埋め込み酸化膜およびＳＯＩ層を備え、 前記工程(ｃ)は、 (ｃ−１)前記端縁部に延在する前記ＳＯＩ層を完全に酸
    化するとともに、前記端縁部の残りの部分も酸化するよ
    うに前記第２の酸化膜を形成する工程を含む、請求項１
    記載の半導体基板の処理方法。
  3. 【請求項３】 前記半導体基板は、貼り合わせ法で形成
    されたＳＯＩ基板であって、 前記一方主面上には、全面に渡って順に積層形成された
    基板上酸化膜およびＳＯＩ層を備え、 前記工程(ｃ)は、 (ｃ−１)前記端縁部に延在する前記ＳＯＩ層を完全に酸
    化するとともに、前記端縁部の残りの部分も酸化するよ
    うに前記第２の酸化膜を形成する工程を含む、請求項１
    記載の半導体基板の処理方法。
  4. 【請求項４】 前記半導体基板は、バルクシリコン基板
    であって、 前記端縁部および前記他方主面に形成されたポリシリコ
    ン層を備え、 前記工程(ｃ)は、 (ｃ−１)前記ポリシリコン層を完全に酸化しないよう
    に、前記第２の酸化膜を形成する工程を含む、請求項１
    記載の半導体基板の処理方法。
  5. 【請求項５】 前記工程(ａ)は、 前記中央部の前記ＳＯＩ層の厚さが、半導体素子の形成
    に適合する厚さになるまで薄くなるように前記第１の酸
    化膜を形成する工程を含む、請求項２または請求項３記
    載の半導体基板の処理方法。
  6. 【請求項６】 前記工程(ｂ)は、 前記中央部において前記活性領域を規定するフィールド
    酸化膜のパターンに合わせて前記耐酸化性膜でパターン
    を形成する工程を含み、 前記工程(ｃ)は、 前記中央部において前記耐酸化性膜の前記パターンに合
    わせて、前記第２の酸化膜を前記フィールド酸化膜とし
    て形成する工程を含む、請求項５記載の半導体基板の処
    理方法。
  7. 【請求項７】 一方主面と、その反対側の他方主面と、
    側面部とを有し、前記一方主面のうち活性領域が形成さ
    れる中央部が規定され、前記中央部の周辺領域と前記側
    面部とを含む端縁部が規定される半導体基板の処理方法
    であって、 (ａ)前記半導体基板の前記中央部および前記端縁部を覆
    うように酸化膜を形成する工程と、 (ｂ)前記中央部以外の前記酸化膜の上部にレジストマス
    クを形成する工程と、 (ｃ)前記レジストマスクをエッチングマスクとして、前
    記中央部の前記酸化膜を選択的に除去して前記ＳＯＩ層
    を露出させるとともに、前記端縁部に前記酸化膜を残す
    工程とを備える、半導体基板の処理方法。
  8. 【請求項８】 (ｄ)前記端縁部の前記酸化膜上に耐酸化
    性膜を形成する工程をさらに備える、請求項７記載の半
    導体基板の処理方法。
  9. 【請求項９】 前記半導体基板は、ＳＩＭＯＸ法で形成
    されたＳＯＩ基板であって、 前記一方主面の表面内には、全面に渡って順に積層形成
    された埋め込み酸化膜およびＳＯＩ層を備え、 前記工程(ａ)は、 前記中央部の前記ＳＯＩ層の厚さが、半導体素子の形成
    に適合する厚さになるまで薄くなるように前記酸化膜を
    形成する工程を含む、請求項７または請求項８記載の半
    導体基板の処理方法。
  10. 【請求項１０】 一方主面と、その反対側の他方主面
    と、側面部とを有し、前記一方主面のうち活性領域が形
    成される中央部が規定され、前記中央部の周辺領域と前
    記側面部とを含む端縁部が規定される半導体基板の処理
    方法であって、 前記半導体基板は、ＳＩＭＯＸ法で形成されたＳＯＩ基
    板であって、 前記一方主面の表面内には、全面に渡って順に積層形成
    された埋め込み酸化膜およびＳＯＩ層を備え、 (ａ)前記半導体基板の前記中央部および前記端縁部を覆
    うように第１の酸化膜を形成する工程と、 (ｂ)前記中央部の前記第１の酸化膜の上部に、選択的に
    レジストマスクを形成する工程と、 (ｃ)前記レジストマスクをエッチングマスクとして、前
    記半導体基板の端縁部の前記第１の酸化膜および前記Ｓ
    ＯＩ層を選択的に除去して、前記埋め込み酸化膜を露出
    する工程と、 (ｄ)前記レジストマスクの下部の前記第１の酸化膜をさ
    らに酸化して前記第１の酸化膜よりも厚い第２の酸化膜
    を形成するとともに、露出した前記埋め込み酸化膜をさ
    らに厚くする工程とを備える、半導体基板の処理方法。
  11. 【請求項１１】 一方主面と、その反対側の他方主面
    と、側面部とを有し、前記一方主面のうち活性領域が形
    成される中央部が規定され、前記中央部の周辺領域と前
    記側面部とを含む端縁部が規定される半導体基板の処理
    方法であって、 前記半導体基板は、ＳＩＭＯＸ法で形成されたＳＯＩ基
    板であって、 前記一方主面の表面内には、全面に渡って順に積層形成
    された埋め込み酸化膜およびＳＯＩ層を備え、 (ａ)前記半導体基板の前記中央部および前記端縁部を覆
    うように第１の酸化膜を形成する工程と、 (ｂ)前記中央部の前記第１の酸化膜の上部に、選択的に
    レジストマスクを形成する工程と、 (ｃ)前記レジストマスクをエッチングマスクとして、ド
    ライエッチングにより前記半導体基板の端縁部の前記第
    １の酸化膜、前記ＳＯＩ層、前記埋め込み酸化膜を選択
    的に除去して、前記ＳＯＩ層下部の下地基板を露出する
    工程と、 (ｄ)前記レジストマスクの下部の前記第１の酸化膜をさ
    らに酸化して前記第１の酸化膜よりも厚い第２の酸化膜
    を形成するとともに、露出した前記下地基板上に第３の
    酸化膜を形成する工程とを備える、半導体基板の処理方
    法。
  12. 【請求項１２】 前記工程(ｄ)は、 前記中央部の前記ＳＯＩ層の厚さが、半導体素子の形成
    に適合する厚さになるまで薄くなるように前記第２の酸
    化膜を形成する工程を含む、請求項１０または請求項１
    １記載の半導体基板の処理方法。
  13. 【請求項１３】 一方主面と、その反対側の他方主面
    と、側面部とを有し、前記一方主面のうち活性領域が形
    成される中央部が規定され、前記中央部の周辺領域と前
    記側面部とを含む端縁部が規定される半導体基板であっ
    て、 前記一方主面内には、順に積層形成された埋め込み酸化
    膜およびＳＯＩ層を備え、 前記端縁部には前記埋め込み酸化膜に達する厚さの酸化
    膜を備える半導体基板。
  14. 【請求項１４】 一方主面と、その反対側の他方主面
    と、側面部とを有し、前記一方主面のうち活性領域が形
    成される中央部が規定され、前記中央部の周辺領域と前
    記側面部とを含む端縁部が規定される半導体基板であっ
    て、 前記一方主面内には、順に積層形成された埋め込み酸化
    膜およびＳＯＩ層を備え、 前記埋め込み酸化膜内にはシリコン島を含み、 前記端縁部に延在する前記埋め込み酸化膜内のシリコン
    島の密度は、前記中央部の前記埋め込み酸化膜内のシリ
    コン島の密度よりも低いことを特徴とする半導体基板。
  15. 【請求項１５】 一方主面と、その反対側の他方主面
    と、側面部とを有し、前記一方主面のうち活性領域が形
    成される中央部が規定され、前記中央部の周辺領域と前
    記側面部とを含む端縁部が規定される半導体基板であっ
    て、 前記一方主面内には、順に積層形成された埋め込み酸化
    膜およびＳＯＩ層を備え、 前記埋め込み酸化膜内にはシリコン島を含み、 前記端縁部には前記埋め込み酸化膜および前記ＳＯＩ層
    が形成されていないことを特徴とする半導体基板。
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