KR100269667B1 - 반도체 기판의 처리 방법 및 반도체 기판 - Google Patents

반도체 기판의 처리 방법 및 반도체 기판

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KR100269667B1 KR1019980017357A KR19980017357A KR100269667B1 KR 100269667 B1 KR100269667 B1 KR 100269667B1 KR 1019980017357 A KR1019980017357 A KR 1019980017357A KR 19980017357 A KR19980017357 A KR 19980017357A KR 100269667 B1 KR100269667 B1 KR 100269667B1
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Abstract

본 발명은, 기판 엣지부(edge section)로부터의 오염 발생을 방지한 반도체 기판의 처리 방법 및 반도체 기판을 제공한다.
SOI 기판(10)의 엣지부 및 하부 주면(lower major surface)을 산화시켜 산화막(13)을 형성한다. 이 산화 공정에서는 SOI 기판(10)의 엣지부 및 하부 주면에서 노출되는 산화막(11)을 기초 산화막(underlying oxide film)으로서 사용하고, LOCOS(Local Oxide of Silicon) 산화와 마찬가지로 해서 행한다. 따라서, 산화막(13)의 두께는 SOI 기판(10)의 엣지부 및 하부 주면에서 산화막(11)보다도 두껍게 된다.

Description

반도체 기판의 처리 방법 및 반도체 기판
본 발명은 반도체 기판의 처리 방법 및 반도체 기판에 관한 것으로, 특히 기판 엣지부로부터의 오염 발생을 방지한 반도체 기판의 처리 방법 및 반도체 기판에 관한 것이다.
SOI(silicon on insulator) 기판 상에 반도체 소자가 형성된 SOI 디바이스는 접합 용량의 감소, 소자 간 분리 내압의 향상 등 벌크 디바이스에 비해 우수한 점을 갖고 있으나, 이하에 설명하는 바와 같은 SOI 디바이스에 고유의 문제도 갖고 있다.
도 40에 SOI 기판(10)의 단면도를 나타낸다. SOI 기판(10)은 실리콘 기판(1)의 상부 주면(upper major surface) 내에 매립 산화막(2) 및 단결정 실리콘층(이후, SOI층이라 호칭; 3)이 순서대로 적층된 구조를 갖고 있다. 그리고, 단결정의 실리콘 기판(1)의 엣지부(edge section) 및 하부 주면(lower major surface)에는 폴리 실리콘층(4)이 형성되어 있다. 이 폴리 실리콘층(4)은 웨이퍼의 제조 과정 또는 트랜지스터의 웨이퍼 프로세스로 도입되는 중금속 등의 오염 물질을 게터링하기 위한 것으로, 이러한 폴리 실리콘층을 갖는 구조는 폴리 백 코트 구조(PBC 구조)라 호칭된다.
SOI 기판의 제조 방법에는 SIMOX(separation by implanted oxygen)법이나 접합(bonding)법 등이 있지만, 이하에서는 SIMOX법으로 제조된 SOI 기판(SIMOX 기판)을 예로 들어 설명한다.
SIMOX법은 단결정의 실리콘 기판에 산소 이온을 예를 들면 0.4×1018/㎠ ∼ 3×1018/㎠의 도즈량으로 주입한 후, 1350℃ 정도의 온도로 어닐링함으로써 SOI 구조를 얻는 것이다.
도 41에 SOI 기판(10)의 엣지부의 부분 상세도를 나타낸다. 또, 이후의 설명에서는 반도체 기판을 상부 주면(반도체 소자가 형성되는 측)과, 그 중앙부(활성 영역을 포함하는 부분)와, 중앙부의 주변부 및 측면부를 맞춘 엣지부와, 하부 주면으로 구별하여 호칭한다.
도 41은 도 40에 도시한 영역 X의 상세를 나타낸 도면으로, 매립 산화막(2) 및 SOI층(3)과 폴리 실리콘층(4)이 교차하는 부분을 나타내고 있다. 도 41에 도시한 바와 같이, 엣지부에서는 곡율이 큰 곡면으로 되어 있으므로 수직 방향으로 행하는 산소 이온의 주입 시에서는 산소 이온이 비스듬하게 주입되게 되며 실효적인 주입 에너지가 낮아진다. 그 결과, 엣지부에서는 매립 산화막(2) 및 SOI층(3)의 두께가 얇아지며 SOI층(3)이 박리되기 쉬운 구조가 된다.
또한, SOI 디바이스의 제조 과정에서 행해지는 SOI층(3)의 박막화 공정이 SOI층(3)의 박리를 조장하게 된다. 우선, 도 42 및 도 43을 이용하여 SOI층(3)의 박막화 공정을 설명한다.
SOI 기판(10)에서의 SOI층(3)의 두께는 기판 제조 시점에서는 도 42에 도시한 바와 같이 적당한 두께로 형성되어 있다. SOI층(3)의 두께를 요구되는 반도체 장치의 스펙(specs)에 맞춰서 적절하게 얇게 하는 것이 SOI층(3)의 박막화 공정이며, SOI층(3)을 산화시켜 형성된 산화막을 제거함으로써 SOI층(3)의 두께를 조정하는 것이다.
도 43에 SOI층(3) 상에 산화막(5)을 형성한 상태를 나타낸다. 산화막(5)의 두께는 일반적으로 SOI 기판(10)의 중앙부, 즉 반도체 소자 형성 영역(활성 영역)의 SOI층(3)의 두께에 기초해서 결정된다. 여기서 문제가 되는 것이 먼저 설명한 바와 같이, SOI 기판(10)의 엣지부에서는 SOI층(3)의 두께가 얇은 점이고 또한 SOI 기판(10)의 엣지부에는 폴리 실리콘층(4)이 형성되어 있는 점이다. 여기서, 도 42에 도시한 영역 Y를 도 44에서 더욱 상세하게 나타내고, 도 43에 도시한 영역 Z를 도 45에서 더욱 상세하게 나타낸다. 또한, 도 46에 산화막(5)을 제거한 상태를 나타낸다.
도 44에 도시한 바와 같이 폴리 실리콘층(4)은 단결정립 GP가 다수 모여서 구성되어 있다. 그리고, 단결정립 GP의 각각은 결정 방위가 각각 다르므로, 산소 이온 주입 시에는 채널링 등에 의해 주입 깊이가 달라 매립 산화막(2)은 일정한 깊이로 형성되지 않는다.
또한, 폴리 실리콘층(4)의 산화 레이트는 단결정립 GP의 결정 방위에 따라 다르기 때문에, 폴리 실리콘층(4)을 산화시키면 도 45에 도시한 바와 같이 단결정립 GP마다 산화막(5)의 두께가 다르게 된다.
그리고, SOI 기판(10)의 엣지부에서는 SOI층(3)의 두께가 얇으므로 단결정립 GP에 의해서 산화막(5)이 매립 산화막(2)과 접촉하거나, SOI층(3)이 완전히 산화되거나 하는 경우가 있다. 이러한 경우, SOI층(3)이 부분적으로 매립 산화막(2) 및 산화막(5)으로 둘러싸인 현상이 생기는 경우가 있다. 예를 들면, 도 45에 도시한 SOI층(30)은 주위를 산화막(5) 및 매립 산화막(2)으로 둘러싸고 있다.
이러한 상태에 있는 SOI 기판(10)에 대해 SOI층의 박막화를 위해, 불화 수소산 등의 에칭액을 이용하여 산화막(5)의 습식 에칭을 행하면 도 46에 도시한 바와 같이 산화막(5)뿐만 아니라 매립 산화막(2)도 에칭되며 SOI층(30)이 리프트 오프되어 파티클이 되어 에칭액 중을 부유하여, 경우에 따라서는 SOI층(30)이 SOI 기판(10)의 중앙부에 재부착될 가능성이 있다. 파티클이 반도체 소자 형성 영역에 부착되면 반도체 소자의 형성 불량의 원인이 되며, 제조 수율의 저하의 요인이 된다.
이상 설명한 바와 같이, 종래의 반도체 기판 특히 SOI 기판에서는 기판 엣지부의 SOI층이 박리돼서 파티클로 되어 제조 수율의 저하의 요인이 된다고 하는 문제가 있었다. 또한, SOI 기판 이외의 반도체 기판에서도 파티클의 발생이 문제가 되고 있다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해서 이루어진 것으로 기판 엣지부로부터의 오염 발생을 방지한 반도체 기판의 처리 방법 및 반도체 기판을 제공한다.
제1 발명에 따른 반도체 기판의 처리 방법은, 한쪽 주면과 그 반대측 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판의 처리 방법에 있어서, 상기 반도체 기판의 상기 중앙부 및 상기 엣지부를 덮도록 제1 산화막을 형성하는 공정 (a)와, 상기 중앙부의 상기 제1 산화막의 상부에 선택적으로 내산화성막을 형성하는 공정 (b)와, 상기 내산화성막을 마스크로 해서 상기 반도체 기판의 엣지부를 다시 산화시킴으로써 상기 엣지부에 상기 제1 산화막보다도 두꺼운 제2 산화막을 형성하는 공정 (c)를 구비하고 있다.
제2 발명에 따른 반도체 기판의 처리 방법은, 한쪽 주면과 그 반대측의 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판의 처리 방법에 있어서, 상기 반도체 기판의 상기 중앙부 및 상기 엣지부를 덮도록 산화막을 형성하는 공정 (a)와, 상기 중앙부 이외의 상기 산화막의 상부에 레지스트 마스크를 형성하는 공정 (b)와, 상기 레지스트 마스크를 에칭 마스크로 해서 상기 중앙부의 상기 산화막을 선택적으로 제거하여 상기 SOI층을 노출시킴과 동시에 상기 엣지부에 상기 산화막을 남기는 공정 (c)를 구비하고 있다.
제3 발명에 따른 반도체 기판의 처리 방법은, 한쪽 주면과 그 반대측의 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판의 처리 방법에 있어서, 상기 반도체 기판이 SIMOX법으로 형성된 SOI 기판이며, 상기 한쪽 주면의 표면 내에는 전면(entire surface)에 걸쳐서 순서대로 적층 형성된 매립 산화막 및 SOI층을 구비하고, 상기 반도체 기판의 상기 중앙부 및 상기 엣지부를 덮도록 제1 산화막을 형성하는 공정 (a)와, 상기 중앙부의 상기 제1 산화막의 상부에 선택적으로 레지스트 마스크를 형성하는 공정 (b)와, 상기 레지스트 마스크를 에칭 마스크로 해서 상기 반도체 기판의 엣지부의 상기 제1 산화막 및 상기 SOI층을 선택적으로 제거해서 상기 매립 산화막을 노출시키는 공정 (c)와, 상기 레지스트 마스크의 하부의 상기 제1 산화막을 다시 산화시켜 상기 제1 산화막보다도 두꺼운 제2 산화막을 형성함과 동시에 노출된 상기 매립 산화막을 더욱 두껍게 하는 공정 (d)를 구비하고 있다.
제4 발명에 따른 반도체 기판의 처리 방법은, 한쪽 주면과 그 반대측의 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판의 처리 방법에 있어서, 상기 반도체 기판이 SIMOX법으로 형성된 SOI 기판이며, 상기 한쪽 주면의 표면 내에는 전면에 걸쳐서 순서대로 적층 형성된 매립 산화막 및 SOI층을 구비하고, 상기 반도체 기판의 상기 중앙부 및 상기 엣지부를 덮도록 제1 산화막을 형성하는 공정 (a)와, 상기 중앙부의 상기 제1 산화막의 상부에 선택적으로 레지스트 마스크를 형성하는 공정 (b)와, 상기 레지스트 마스크를 에칭 마스크로 해서 건식 에칭에 의해 상기 반도체 기판의 엣지부의 상기 제1 산화막, 상기 SOI층, 상기 매립 산화막을 선택적으로 제거해서 상기 SOI층 하부의 기초 기판(underlying substrate)을 노출시키는 공정 (c)와, 상기 레지스트 마스크의 하부의 상기 제1 산화막을 다시 산화시켜 상기 제1 산화막보다도 두꺼운 제2 산화막을 형성함과 동시에, 노출된 상기 기초 기판 상에 제3 산화막을 형성하는 공정 (d)를 구비하고 있다.
제5 발명에 따른 반도체 기판은, 한쪽 주면과 그 반대측의 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측벽부를 포함하는 엣지부가 규정되는 반도체 기판에 있어서, 상기 한쪽 주면 내에는 순서대로 적층 형성된 매립 산화막 및 SOI층을 구비하고, 상기 엣지부에는 상기 매립 산화막에 도달하는 두께의 산화막을 구비하고 있다.
제6 발명에 따른 반도체 기판은, 한쪽 주면과 그 반대측의 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판에 있어서, 상기 한쪽 주면 내에는 순서대로 적층 형성된 매립 산화막 및 SOI층을 구비하고, 상기 매립 산화막 내에는 실리콘 섬을 포함하며, 상기 엣지부에 연장되는 상기 매립 산화막 내의 실리콘 섬의 밀도는 상기 중앙부의 상기 매립 산화막 내의 실리콘 섬의 밀도보다도 낮게 되어 있다.
제7 발명에 따른 반도체 기판은, 한쪽 주면과 그 반대측의 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판에 있어서, 상기 한쪽 주면 내에는 순서대로 적층 형성된 매립 산화막 및 SOI층을 구비하고, 상기 매립 산화막 내에는 실리콘 섬을 포함하며, 상기 엣지부에는 상기 매립 산화막 및 상기 SOI층이 형성되어 있지 않다.
도 1은 본 발명에 따른 제1 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 2는 본 발명에 따른 제1 실시 형태의 반도체 기판의 처리 공정을 설명하는 평면도.
도 3은 본 발명에 따른 제1 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 4는 본 발명에 따른 제1 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 5는 본 발명에 따른 제1 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 6은 본 발명에 따른 제1 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 7은 반도체 기판의 끝단 엣지부의 구성을 나타낸 단면도.
도 8은 본 발명에 따른 제2 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 9는 본 발명에 따른 제2 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 10은 본 발명에 따른 제2 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 11은 본 발명에 따른 제2 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 12는 본 발명에 따른 제2 실시 형태의 변형예의 반도체 기판의 처리 공정을 설명하는 단면도.
도 13은 본 발명에 따른 제2 실시 형태의 변형예의 반도체 기판의 처리 공정을 설명하는 단면도.
도 14는 본 발명에 따른 제2 실시 형태의 변형예의 반도체 기판의 처리 공정을 설명하는 단면도.
도 15는 본 발명에 따른 제3 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 16은 본 발명에 따른 제3 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 17은 본 발명에 따른 제3 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 18은 본 발명에 따른 제3 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 19는 본 발명에 따른 제4 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 20은 본 발명에 따른 제4 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 21은 본 발명에 따른 제5 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 22는 본 발명에 따른 제5 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 23은 본 발명에 따른 제5 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 24는 본 발명에 따른 제6 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 25는 본 발명에 따른 제6 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 26은 본 발명에 따른 제6 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 27은 본 발명에 따른 제6 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 28은 본 발명에 따른 제6 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 29는 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 30은 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 31은 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 32는 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 평면도.
도 33은 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 34는 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 35는 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 36은 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 37은 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 38은 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 39는 본 발명에 따른 제7 실시 형태의 반도체 기판의 처리 공정을 설명하는 단면도.
도 40은 SOI 기판의 구성을 나타낸 단면도.
도 41은 SOI 기판의 종래의 처리 공정을 설명하는 단면도.
도 42는 SOI 기판의 종래의 처리 공정을 설명하는 단면도.
도 43은 SOI 기판의 종래의 처리 공정을 설명하는 단면도.
도 44는 SOI 기판의 종래의 처리 공정에서의 문제점을 설명하는 단면도.
도 45는 SOI 기판의 종래의 처리 공정에서의 문제점을 설명하는 단면도.
도 46은 SOI 기판의 종래의 처리 공정에서의 문제점을 설명하는 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
7 : 기판 상 산화막
8 : 실리콘층
11, 13, 21, 23, 24, 31, 33, 41, 43, 51, 61, 63, 71, 73 : 산화막
12, 32, 42, 62, 72 : 질화막
AR : 활성 영역
＜A. 제1 실시 형태＞
본 발명에 따른 반도체 기판의 처리 방법 및 반도체 기판의 제1 실시 형태를, 처리 공정을 나타내는 도 1 ∼ 도 6을 이용하여 설명한다. 또, 이후의 설명에서는 반도체 기판을 상부 주면(반도체 소자가 형성되는 측)과 그 중앙부(활성 영역을 포함하는 부분)와, 중앙부의 주변부 및 측면부를 맞춘 엣지부와, 하부 주면으로 구별하여 호칭한다.
(A-1. 처리 방법)
우선, 도 1에 도시한 바와 같이 SOI 기판(10) 전체를 덮도록 실리콘 산화막(이후, 산화막이라 호칭; 11)을 100 ∼ 400 Å의 두께로 형성한다. 또, 산화막(11; 제1 산화막)은 SOI 기판(10)을 700 ∼ 1100℃ 정도의 온도 조건에서 열산화시킴으로써 형성해도 되고, 600 ∼ 850℃ 정도의 온도 조건에서 CVD 법에 의해 형성해도 된다.
여기서, SOI 기판(10)은 단결정의 실리콘 기판(벌크 실리콘 기판; 1)의 상부 주면에 매립 산화막(2) 및 단결정 실리콘층(이후, SOI층이라 호칭; 3)이 순서대로 적층된 구조를 갖고 있다. 그리고, 단결정의 실리콘 기판(1)의 엣지부 및 하부 주면에는 폴리 실리콘층(4)이 형성되어 있다. 이 폴리 실리콘층(4)은 웨이퍼의 제조 과정에서 도입되는 중금속 등의 오염 물질을 게터링하기 위한 것으로 이러한 폴리 실리콘층을 갖는 구조는 폴리 백 코트 구조(PBC 구조)라 호칭된다.
이하에서는 SIMOX법으로 제조된 SOI 기판(SIMOX 기판)을 예로 들어 설명한다.
우선, 산화막(11) 전체를 덮도록 600 ∼ 850℃ 정도의 온도 조건에서 CVD법에 의해 내산화성막으로서 실리콘 질화막(이후, 질화막이라 호칭; 12)을 1000 ∼ 4000 Å의 두께로 형성한다.
그리고, SOI 기판(10)의 상부 주면(활성 영역이 형성되는 면)의 중앙 부분을 덮도록 레지스트 마스크 R1을 선택적으로 형성한다. SOI 기판(10)을 상부 주면측에서 본 경우의 평면도를 도 2에 도시한다. 도 2에 도시한 바와 같이 레지스트 마스크 R1은 SOI 기판(10)의 엣지부에는 형성되어 있지 않다. 또, 레지스트 마스크 R1의 형성 범위는 반도체 소자가 형성되는 활성 영역을 완전히 덮도록 설정된다.
다음에, 레지스트 마스크 R1을 에칭 마스크로 하고, 건식 에칭에 의해 질화막(12)을 선택적으로 제거함으로써 도 3에 도시한 바와 같이 레지스트 마스크 R1의 하부에만 질화막(12)을 남긴다. 즉, 레지스트 마스크 R1으로 덮여지지 않은 SOI 기판(10)의 엣지부에서는 질화막(12)이 제거되고, 산화막(11)이 노출되게 된다. 또한, SOI 기판(10)의 하부 주면에서는 전면에 걸쳐 질화막(12)을 제거한다. 또, 질화막(12)의 제거 시에는 예를 들면 열 인산을 이용한 습식 에칭을 사용해도 된다.
다음에, 도 4에 도시한 공정에서 SOI 기판(10)의 엣지부 및 하부 주면을 산화시켜 산화막(13; 제2 산화막)을 형성한다. 이 산화 공정에서는 SOI 기판(10)의 엣지부 및 하부 주면에서 노출되는 산화막(11)을 기초 산화막(underlying oxide film)으로서 사용하고, LOCOS(Local Oxide of Silicon) 산화와 마찬가지로 해서 행한다. 또, 이 산화 공정의 조건은 질화막(12)의 하부 이외의 SOI층(3)이 전부 산화되는 조건을 선택한다. 예를 들면, 질화막(12)의 하부의 SOI층(3)의 두께가 2000 Å의 경우는 산화막(13)이 5000 Å 이상이 되도록 한다.
다음에, 도 5에 도시한 공정에서 질화막(12)을 제거한 후 질화막(12)의 하부의 SOI층(3)의 두께를 요구되는 반도체 장치의 스펙에 맞춰서 적절하게 얇게 한다. 즉, 산화막(11)을 다시 산화시켜 두껍게 함으로써 SOI층(3)을 얇게 한다. 이 때, SOI 기판(10)의 엣지부 및 하부 주면에 형성된 산화막(13)의 두께도 증가한다. 또, SOI층(3)의 두께를 1000 Å 얇게 하고자 하는 경우에는 산화막(11)의 두께가 2000 Å 두껍게 되도록 산화 조건을 설정한다.
다음에, 도 6에 도시한 공정에서 두꺼워진 산화막(11)을 습식 에칭에 의해 제거한다.
(A-2. 특징적 작용 효과)
이상 설명한 바와 같이, SOI층(3)의 박막화 공정에서는 SOI 기판(10)의 엣지부 및 하부 주면에 형성된 산화막(13)의 두께도 감소하지만, 원래 산화막(13)의 두께는 산화막(11)보다도 두꺼운 데다가 SOI층(3)의 박막화 공정에서 두께가 증가하고 있기 때문에, 산화막(11)의 에칭 시에도 완전히 제거되지 않는다. 또한, SOI 기판(10)의 엣지부 및 하부 주면에는 SOI층(3)이 남지 않도록 산화막(13)이 형성되어 있기 때문에 SOI층(3)이 부분적으로 리프트 오프되어 파티클로 되어 에칭액 중을 부유한다고 하는 문제가 발생하지 않고, 파티클의 존재에 기인하는 반도체 소자의 형성 불량을 방지하고 나아가서는 제조 수율을 향상시킬 수 있다.
또, 엣지부 및 하부 주면에 산화막(13)이 형성된 SOI 기판(10)의 상부 주면의 SOI층(3)에는 후의 공정에서 MOS 트랜지스터나 바이폴라 트랜지스터 등을 제조함으로써 DRAM이나 SRAM, 논리 회로 등을 구성하게 된다.
(A-3. 변형예)
이상의 설명에서는 PBC 구조를 갖는 SOI 기판에 대해 본 발명을 적용하는 예에 대해 설명했지만, PBC 구조를 갖지 않는 SOI 기판에서도 파티클이 발생하는 경우가 있으므로 본 발명을 적용할 수 있다.
도 7에 PBC 구조를 갖지 않는 SOI 기판(100)의 끝단 엣지부의 단면도를 나타낸다. 도 7에 도시한 바와 같이 실리콘 기판(1)에 산소 이온을 주입하여 매립 산화막(2)를 형성하는 경우에, SOI 기판(100)의 최엣지부 ME에서는 원래는 SOI층이어야 할 부분에 산소 이온이 주입되어, 산화막이 형성되는 경우가 있다. 이 때, 최엣지부 ME 모두가 산화되는 것은 아니고, 부분적으로 입상(粒狀)의 실리콘 단결정 영역(이후, 실리콘 섬 SI라 호칭)이 남으며, 산화막의 습식 에칭 시에 이 실리콘 섬 SI가 파티클로서 에칭액 내로 유출되는 경우가 있지만, 제1 실시 형태에서 설명한 바와 같이 엣지부 및 하부 주면에 산화막(13)을 형성함으로써 실리콘 섬 SI가 파티클이 되는 것을 방지할 수 있다.
＜B. 제2 실시 형태＞
이상 설명한 본 발명에 따른 제1 실시 형태에서는 SOI 기판(10)의 엣지부의 SOI층(3)이 습식 에칭 시에 부분적으로 리프트 오프되어 파티클이 되는 현상을 방지하는 구성에 대해 설명했지만, 매립 산화막(2) 내에 포함되는 실리콘 섬이 파티클의 근원이 되는 경우가 있다.
여기서, 실리콘 섬에 대해 설명한다. 매립 산화막(2)의 내부에는 도 8에 도시한 바와 같이 복수의 실리콘 섬 SI가 존재하고 있다. 실리콘 섬 SI는 매립 산화막(2)을 이온 주입에 의해서 형성할 때에 발생하는 것이며 SIMOX 기판에 특유의 것이다. 즉, 산소 이온을 실리콘 기판에 주입함으로써 매립 산화막(2)이 형성되지만, 그 때 산소 이온과 반응하지 않은 실리콘 원자끼리가 SIMOX 어닐링 공정에서 결합하여 실리콘 덩어리를 구성한다. 이것이 실리콘 섬 SI가 된다.
이 실리콘 섬 SI는 매립 산화막(2)의 비교적 깊은 부분에 많이 존재하므로 통상은 매립 산화막(2)이 다소 에칭되어도 표면에 나타나는 것은 없지만 SOI 기판(10)의 엣지부에서는 도 8에 도시한 바와 같이 SOI층(3) 및 매립 산화막(2)의 두께가 얇으므로 에칭에 의해 노출되고, 경우에 따라서는 리프트 오프되어 파티클이 된다.
이하, 본 발명에 따른 반도체 기판의 처리 방법 및 반도체 기판의 제2 실시 형태로서 실리콘 섬에 기인하는 파티클을 저감하는 구성에 대해 도 8 ∼ 도 11을 이용해서 설명한다.
(B-1. 처리 방법)
우선, 도 8에 도시한 바와 같이 SOI 기판(10) 전체를 덮도록 산화막(21; 제1 산화막)을 100 ∼ 400 Å의 두께로 형성한다. 또, 산화막(21)은 SOI 기판(10)을 700 ∼ 1100℃ 정도의 온도 조건에서 열산화시켜 형성해도 되고, 600 ∼ 850℃ 정도의 온도 조건에서 CVD법으로 형성해도 된다.
그리고, SOI 기판(10)의 상부 주면(활성 영역이 형성되는 면)의 중앙 부분을 덮도록 레지스트 마스크 R2를 선택적으로 형성한다. 또, 레지스트 마스크 R2의 형성 범위는 활성 영역이 형성되는 영역을 완전히 덮도록 설정된다.
다음에, 레지스트 마스크 R2를 에칭 마스크로 해서 건식 에칭에 의해 레지스트 마스크 R2가 덮여 있지 않은 부분의 산화막(21) 및 SOI층(3)을 선택적으로 제거함으로써 도 9에 도시한 바와 같이 레지스트 마스크 R2의 하부에만 산화막(21) 및 SOI층(3)을 남긴다. 즉, 레지스트 마스크 R2가 덮여 있지 않은 SOI 기판(10)의 엣지부 및 하부 주면에서는 산화막(21) 및 SOI층(3)이 제거되며, 매립 산화막(2)이 노출되게 된다.
다음에, 레지스트 마스크 R2를 제거한 후 도 10에 도시한 바와 같이 레지스트 마스크 R2의 하부의 SOI층(3)의 두께를 요구되는 반도체 장치의 스펙에 맞춰서 적절하게 얇게 한다. 즉, 산화막(21)을 다시 산화시켜 산화막(23; 제2 산화막)을 형성함으로써 SOI층(3)을 얇게 한다. 또, SOI층(3)의 두께를 1000 Å 얇게 하고자 하는 경우에는 산화막(23)의 두께가 산화막(21)보다도 2000 Å 두꺼워지도록 산화 조건을 설정한다. 이 때, SOI 기판(10)의 엣지부 및 하부 주면의 매립 산화막(2)은 산화제인 산소에 노출되게 된다. 그리고, 산소가 매립 산화막(2) 중을 확산하여 실리콘 섬 SI에 도달하면 실리콘 원자와 반응해서 실리콘 산화막을 형성하므로 실리콘 섬 SI가 소멸되게 된다.
(B-2. 특징적 작용 효과)
이상 설명한 바와 같이, SOI층(3)의 박막화 공정에서는 도 11에 도시한 바와 같이 SOI층(3)의 박막화를 위해 형성한 산화막(23)을 습식 에칭으로 제거한 경우에도, SOI 기판(10)의 엣지부에는 실리콘 섬 SI가 적게 되어 있기 때문에, 실리콘 섬 SI가 리프트 오프되어 파티클이 되는 것이 방지되게 된다.
또, 상기 설명에서는 SOI층(3)의 박막화를 위해 산화막(21)을 다시 산화시켜 두껍게 할 때에 실리콘 섬 SI를 더불어 소멸시키는 예를 도시했지만, 실리콘 섬 SI를 소멸시킬 수 있다면 다른 산화 공정에서 실리콘섬 SI를 소멸시키도록 해도 된다. 단, 그 산화 공정 전에 SOI 기판(10)의 엣지부가 습식 에칭에 노출되는 공정이 포함되어 있는 경우에는 적용할 수 없다.
(B-3. 처리 방법의 변형예)
이상 설명한 본 발명에 따른 제2 실시 형태에서는 SOI층(3)의 박막화를 위해 산화막(21)을 다시 산화시켜 두껍게 할 때, 실리콘 섬 SI를 더불어 소멸시키는 예를 나타냈지만, SOI 기판(10)의 엣지부의 매립 산화막(2)을 제거함으로써 실리콘 섬 SI가 파티클이 되는 것을 방지해도 된다.
즉, 도 12에 도시한 바와 같이 SOI 기판(10) 전체를 덮도록 산화막(21)을 형성하고, SOI 기판(10)의 상부 주면의 중앙 부분을 덮도록 레지스트 마스크 R2를 선택적으로 형성한다.
다음에, 레지스트 마스크 R2를 에칭 마스크로 해서 건식 에칭에 의해 레지스트 마스크 R2가 덮여 있지 않은 부분의 산화막(21), SOI층(3), 매립 산화막(2)을 순차 선택적으로 제거함으로써, 도 13에 도시한 바와 같이 레지스트 마스크 R2의 하부에만 산화막(21), SOI층(3), 매립 산화막(2)을 남긴다. 그리고, 이 건식 에칭을 SOI 기판(10)의 하부 주면에 대해서도 실시함으로써 레지스트 마스크 R2가 덮여 있지 않은 SOI 기판(10)의 엣지부 및 하부 주면에서는 실리콘 기판(1; 기초 기판)이 노출되게 된다.
다음에, 레지스트 마스크 R2를 제거한 후 도 14에 도시한 바와 같이 레지스트 마스크 R2의 하부의 SOI층(3)의 두께를 요구되는 반도체 장치의 스펙에 맞춰서 적절하게 얇게 한다. 즉, 산화막(21)을 다시 산화시켜 산화막(23)을 형성함으로써 SOI층(3)을 얇게 한다. 이 때, 노출된 실리콘 기판(1)의 표면에는 산화막(24)이 형성되게 된다.
이와 같이, SOI 기판(10)의 엣지부의 매립 산화막(2)을 건식 에칭으로 제거함으로써 SOI 기판(10)의 엣지부에서는 실리콘 섬 SI가 존재하지 않게 되므로, SOI층(3)의 박막화를 위해 형성한 산화막(23)의 습식 에칭에 의한 제거 시에 실리콘 섬 SI가 파티클이 되는 것을 방지할 수 있다.
＜C. 제3 실시 형태＞
이상 설명한 본 발명에 따른 제1 실시 형태 및 제2 실시 형태에서는 SIMOX 기판의 엣지부의 SOI층이 파티클이 되는 경우, 및 SIMOX 기판의 매립 산화막 내의 실리콘 섬이 파티클이 되는 경우를 방지하는 구성에 대해 설명했지만 접합법으로 제조된 SOI 기판(접합 기판)에서도 파티클이 발생하는 경우가 있다.
접합 기판은 실리콘 기판의 상부 주면(반도체 소자를 형성하는 주면)에 산화막을 형성하고, 그 위에 별도의 실리콘 기판을 접합시켜 상기 별도의 실리콘 기판을 연마해서 소정의 두께로 함으로써 SOI 구조를 얻는 것이다. 이와 같이 해서 형성된 SOI 기판(200)의 엣지부의 단면도를 도 15에 도시한다.
도 15에서, 실리콘 기판(1)의 상부 주면 상에 기판 상 산화막(7) 및 실리콘층(8)이 순서대로 적층되어 SOI 구조를 구성하고 있다. 또, 기판 상 산화막(7)이 매립 산화막에 상당하고 실리콘층(8)이 SOI층에 상당한다.
이러한 구성의 SOI 기판(200)에서는 기판 상 산화막(7) 및 실리콘층(8)의 엣지부의 모따기 처리가 완전하지 않으며, 가장자리를 따라 요철부가 연속하는 것과 같은 평면에서 본 형상으로 되어 있는 경우가 있으며 그 요철부가 기판의 반송 중에 박리되서 파티클이 되는 경우가 있었다.
또한, 엣지부에서는 기판 상 산화막(7)이 노출되어 있으므로, 습식 에칭 시에 에칭액이 침입하고 기판 상 산화막(7)이 부분적으로 제거되어버리는 경우가 있었다. 도 15에 도시한 W 영역의 상세도를 도 16에 도시한다.
도 16에서, SOI층(8)의 엣지부의 기판 상 산화막(7)이 부분적으로 제거되며, SOI층(8)이 부분적으로 부유한 상태가 되어 있다. 이러한 상태에서는 SOI층(8)이 박리하기 쉽고 파티클이 될 가능성이 컸다.
이하, 본 발명에 따른 반도체 기판의 처리 방법 및 반도체 기판의 제3 실시 형태로서 접합 기판에서의 파티클을 저감하는 구성에 대해 도 17 및 도 18을 이용하여 설명한다.
(C-1. 처리 방법)
도 17에 도시한 바와 같이, SOI 기판(200) 전체를 덮도록 산화막(31; 제1 산화막)을 100 ∼ 400 Å의 두께로 형성한다. 또, 산화막(31)은 SOI 기판(200)을 700 ∼ 1100℃ 정도의 온도 조건에서 열산화시킴으로써 형성해도 되고, 600 ∼ 850℃ 정도의 온도 조건에서 CVD법에 의해 형성해도 된다.
그리고, 산화막(31) 전체를 덮도록 600 ∼ 850℃ 정도의 온도 조건에서 CVD법에 의해 질화막(32; 내산화성막)을 1000 ∼ 4000 Å의 두께로 형성한다.
그리고, SOI 기판(200)의 상부 주면(활성 영역이 형성되는 면)의 중앙 부분을 덮도록 레지스트 마스크 R3를 선택적으로 형성한다.
다음에, 레지스트 마스크 R3를 에칭 마스크로 하고, 건식 에칭에 의해 질화막(32)을 선택적으로 제거한 후 레지스트 마스크 R3를 제거함으로써 상부 주면의 중앙 부분에만 질화막(32)을 남긴다. 즉, 레지스트 마스크 R3이 덮여 있지 않은 SOI층(8)의 엣지부로부터 실리콘 기판(1)의 엣지부 및 하부 주면에 걸쳐 질화막(32)이 제거되며, 산화막(31)이 노출되게 된다. 또한, SOI 기판(200)의 하부 주면에서는 전면에 걸쳐 질화막(32)을 제거한다. 또, 질화막(32)의 제거 시에는 예를 들면 열 인산을 이용한 습식 에칭을 사용해도 된다.
그리고, 도 18에 도시한 공정에서 SOI층(8)의 엣지부로부터 실리콘 기판(1)의 엣지부 및 하부 주면을 산화시켜 산화막(33; 제2 산화막)을 형성한다. 이 산화 공정에서는 SOI층(8)의 엣지부로부터 실리콘 기판(1)의 엣지부 및 하부 주면에서 노출되는 산화막(31)을 기초 산화막으로서 사용하고, LOCOS 산화와 마찬가지로 해서 행한다. 또, 이 산화 공정의 조건은 질화막(32)의 하부 이외의 SOI층(8)이 전부 산화되는 조건을 선택한다.
또, 질화막(32)을 제거한 후 질화막(32)의 하부의 SOI층(8)의 두께를 요구되는 반도체 장치의 스펙에 맞춰서 적절하게 얇게 하는 박막화 공정은, 제1 실시 형태에서 도 5 및 도 6을 이용하여 설명한 공정과 동일하므로 설명은 생략한다.
(C-2. 특징적 작용 효과)
이상 설명한 바와 같이, 접합 기판인 SOI 기판(200)에서는 SOI층(8)의 엣지부로부터 실리콘 기판(1)의 엣지부 및 하부 주면에 걸쳐서 산화막(33)이 형성되어 있으므로, SOI 기판(200)의 반송 중이나 SOI층(8)의 박막화 공정에서의 습식 에칭에 의해 기판 상 산화막(7) 및 실리콘층(8)의 엣지부가 박리하여 파티클이 발생되는 것을 방지할 수 있다.
＜D. 제4 실시 형태＞
이상 설명한 본 발명에 따른 제1 실시 형태 ∼ 제3 실시 형태에서는 SOI 기판에서의 파티클의 저감에 대해 설명했지만, 벌크 실리콘 기판에서도 PBC 구조를 갖는 경우에는 폴리 실리콘층이 박리하여 파티클이 발생하는 경우가 있다. 즉, 도 44를 이용하여 설명한 바와 같이 폴리 실리콘층은 단결정립이 다수 모여서 구성되어 있지만 폴리 실리콘층을 산화할 때, 산화제인 산소가 단결정립의 경계로 침입하고 단결정립을 둘러싸도록 산화막이 형성되는 경우가 있다. 이러한 상황에서 산화막을 습식 에칭에 의해 제거하면, 단결정립이 리프트 오프되며 그것이 파티클이 될 가능성이 컸다.
이하, 본 발명에 따른 반도체 기판의 처리 방법 및 반도체 기판의 제4 실시 형태로서 벌크 실리콘 기판에서의 파티클을 저감하는 구성에 대해 도 19 및 도 20을 이용하여 설명한다.
(D-1. 처리 방법)
도 19에서 단결정의 실리콘 기판(벌크 실리콘 기판; 1)의 엣지부 및 하부 주면에는 폴리 실리콘층(4)이 형성되어 있다. 또, 실리콘 기판(1) 및 폴리 실리콘층(4)으로 구성되는 기판을 실리콘 기판(300)이라 호칭한다.
도 19에 도시한 바와 같이 실리콘 기판(300) 전체를 덮도록 산화막(41; 제1 산화막)을 100 ∼ 400 Å의 두께로 형성한다. 또, 산화막(41)은 실리콘 기판(300)을 700 ∼ 1100℃ 정도의 온도 조건에서 열산화시킴으로써 형성해도 되고, 600 ∼ 850℃ 정도의 온도 조건에서 CVD법에 의해 형성해도 된다.
그리고, 산화막(41) 전체를 덮도록 600 ∼ 850℃ 정도의 온도 조건에서 CVD법에 의해 질화막(42; 내산화성막)을 1000 ∼ 4000 Å의 두께로 형성한다.
그리고, 실리콘 기판(300)의 상부 주면(활성 영역이 형성되는 면)의 중앙 부분을 덮도록 레지스트 마스크 R4를 선택적으로 형성한다.
다음에, 레지스트 마스크 R4를 에칭 마스크로 해서 건식 에칭에 의해 질화막(42)을 선택적으로 제거한 후 레지스트 마스크 R4를 제거함으로써 상부 주면의 중앙 부분에만 질화막(42)을 남긴다. 즉, 레지스트 마스크 R4가 덮여 있지 않은 실리콘 기판(300)의 엣지부에서는 질화막(42)이 제거되며, 산화막(41)이 노출되게 된다. 또한, 실리콘 기판(300)의 하부 주면에서는 전면에 걸쳐서 질화막(42)을 제거한다. 또, 질화막(42)의 제거 시에는 예를 들면 열 인산을 이용한 습식 에칭을 사용해도 된다.
그리고, 도 20에 도시한 공정에서 실리콘 기판(300)의 엣지부로부터 하부 주면에 걸쳐서 산화막(43; 제2 산화막)을 형성한다. 이 산화 공정에서는 실리콘 기판(300)의 엣지부로부터 하부 주면에 걸쳐서 노출되는 산화막(41)을 기초 산화막으로서 사용하고, LOCOS 산화와 마찬가지로 해서 행한다. 또, 이 산화 공정의 조건은 산화막(43)의 두께가 폴리 실리콘층(4)이 전부 산화되지 않고, 또한 후의 공정에서의 습식 에칭으로 간단하게 제거되지 않는 두께, 예를 들면 4000 ∼ 5000 Å이 되는 조건을 선택한다.
(D-2. 특징적 작용 효과)
이상 설명한 바와 같이, 실리콘 기판(300)의 엣지부로부터 하부 주면에 걸쳐 산화막(43)이 형성되어 있으며, 그 두께는 습식 에칭으로 간단하게 제거되지 않는 두께로 되어 있으므로, 산화제가 폴리 실리콘층(4)의 단결정립의 경계에 침입하여 단결정립을 둘러싸도록 산화막이 형성된 경우에도 습식 에칭 시에 폴리 실리콘층(4)이 리프트 오프되어 파티클되는 것이 방지된다.
＜E. 제5 실시 형태＞
(E-1. 처리 방법)
본 발명에 따른 반도체 기판의 처리 방법 및 반도체 기판의 제5 실시 형태를, 처리 공정을 나타내는 도 21 ∼ 도 23을 이용하여 설명한다.
우선, 도 21에 도시한 바와 같이 SOI 기판(10) 전체를 덮도록 산화막(51)을 형성한다. 또, 산화막(51)은 SOI 기판(10)을 700 ∼ 1100℃ 정도의 온도 조건에서 열산화시킴으로써 형성해도 되고, 600 ∼ 850℃ 정도의 온도 조건에서 CVD법에 의해 형성해도 된다. 또, 실리콘 기판(1)의 엣지부 및 하부 주면에는 폴리 실리콘층(4)이 형성되어 PBC 구조를 이루고 있다.
다음에, 도 22에 도시한 바와 같이 SOI 기판(10)의 엣지부 및 하부 주면을 덮도록 레지스트 마스크 R5를 선택적으로 형성한다. 레지스트 마스크 R5는 SOI 기판(10)의 상부 주면의 중앙부에는 형성되지 않으며, 산화막(51)이 노출되어 있다. 그리고, 노출된 산화막(51)을 습식 에칭에 의해 선택적으로 제거한다.
그 후, 레지스트 마스크 R5를 제거함으로써 도 23에 도시한 바와 같이 실리콘 기판(1)의 엣지부 및 하부 주면은 산화막(51)으로 덮어지며 SOI 기판(10)의 상부 주면의 중앙부에는 SOI층(3)이 노출된 구조가 얻어진다.
(E-2. 특징적 작용 효과)
또, 노출된 SOI층(3)의 두께를 요구되는 반도체 장치의 스펙에 맞춰서 적절하게 얇게 하는 박막화 공정은 제1 실시 형태에서 도 5 및 도 6을 이용하여 설명한 공정과 동일하므로 설명은 생략하지만, SOI층(3)의 박막화 공정에서도 산화막(51)이 완전히 제거되는 일 없이 산화막(51)의 하부의 SOI층(3)이 부분적으로 리프트 오프되어 파티클로 되어 에칭액 중을 부유한다고 하는 문제가 발생하지 않으며, 파티클의 존재에 기인하는 반도체 소자의 형성 불량을 방지하고, 나아가서는 제조 수율을 향상시킬 수 있다.
또한, 산화막(51)의 두께를 SOI층(3)을 박막화하기 위한 두께로 설정하면, 박막화 공정을 위해 다시 산화막을 형성할 필요는 없어진다. 그 때문에, SOI층(3)의 두께가 요구되는 반도체 장치의 스펙에 맞는 두께가 되도록 산화막(51)의 두께를 설정하면 된다.
＜F. 제6 실시 형태＞
(F-1. 처리 방법)
본 발명에 따른 반도체 기판의 처리 방법 및 반도체 기판의 제6 실시 형태를, 처리 공정을 나타내는 도 24 ∼ 도 28을 이용하여 설명한다.
우선, 도 24에 도시한 바와 같이 SOI 기판(10) 전체를 덮도록 산화막(61)(제1 산화막)을, 예를 들면 1600 Å의 두께로 형성한다. 여기서, 산화막(61)의 두께는 SOI층(3)을 박막화하기 위한 두께로 설정된다. 즉, SOI층(3)의 두께가 요구되는 반도체 장치의 스펙에 맞는 두께가 되도록 산화막(61)의 두께가 설정된다. 도 24에 도시한 영역 X의 상세를 도 25에 도시한다.
또, 산화막(61)은 SOI 기판(10)을 700 ∼ 1100℃ 정도의 온도 조건에서 열산화시킴으로써 형성해도 되고, 600 ∼ 850℃ 정도의 온도 조건에서 CVD법에 의해 형성해도 된다. 또, 실리콘 기판(1)의 엣지부 및 하부 주면에는 폴리 실리콘층(4)이 형성되어 PBC 구조를 이루고 있다.
다음에, 도 26에 도시한 바와 같이 SOI 기판(10)의 상부 주면(활성 영역이 형성되는 면)의 중앙 부분을 덮도록, 두께 1000 ∼ 4000 Å의 질화막(62; 내산화성막)을 형성한다. 질화막(62)의 형성 방법은 CVD 법에 의해 SOI 기판(10) 전체를 덮도록 형성한 후, 레지스트 마스크를 SOI 기판(10)의 상부 주면의 중앙 부분을 덮도록 형성하고, 해당 레지스트 마스크를 에칭 마스크로서 건식 에칭에 의해 질화막(62)을 선택적으로 제거함으로써 형성한다.
다음에, 도 27에 도시한 공정에서 SOI 기판(10)의 엣지부 및 하부 주면을 산화시켜 산화막(63; 제2 산화막)을 형성한다. 이 산화 공정에서는 SOI 기판(10)의 엣지부 및 하부 주면에서 노출되는 산화막(61)을 기초 산화막으로서 사용하고, LOCOS 산화와 마찬가지로 해서 행한다. 또, 이 산화 공정의 조건은 질화막(62)의 하부 이외의 SOI층(3)이 전부 산화되는 조건을 선택한다. 예를 들면, 질화막(62)의 하부의 SOI층(3)의 두께가 2000 Å의 경우는 산화막(63)이 5000 Å 이상이 되도록 한다.
다음에, 도 28에 도시한 바와 같이 질화막(62)를 제거한 후 질화막(62)의 하부의 산화막(61)을 제거함으로써 SOI층(3)의 두께가 요구되는 반도체 장치의 스펙에 맞는 두께로 얻어진다.
이상 설명한 바와 같이, 기초 산화막의 두께를 SOI층의 박막화에 알맞은 두께로 설정해 둠으로써 산화막의 형성 횟수를 삭감할 수 있지만, 이 방법은 먼저 설명한 본 발명에 따른 제2 실시 형태, 제3 실시 형태 및 제5 실시 형태에서 적용해도 되는 것은 물론이다.
(F-2. 특징적 작용 효과)
이상 설명한 바와 같이, SOI층(3)의 박막화 공정에서는 SOI 기판(10)의 엣지부 및 하부 주면에 형성된 산화막(63)의 두께도 감소하지만, 원래 산화막(63)의 두께는 산화막(61)보다도 두꺼우므로 산화막(61)의 에칭 시에도 완전히 제거되지 않는다. 또한, SOI 기판(10)의 엣지부 및 하부 주면에는 SOI층(3)이 남지 않도록 산화막(63)이 형성되어 있으므로 SOI층(3)이 부분적으로 리프트 오프되어 파티클로 되어 에칭액 중을 부유한다고 하는 문제가 발생하지 않고, 파티클의 존재에 기인하는 반도체 소자의 형성 불량을 방지하고, 나아가서는 제조 수율을 향상시킬 수 있다.
또한, 본 실시예에 따르면 산화막을 형성하는 공정은 2회로 끝나므로 공정수를 삭감할 수 있음과 동시에, SOI층의 박막화에 관여하는 산화 공정이 1회로 끝나므로 SOI층의 두께의 제어성이 양호해진다.
＜G. 제7 실시 형태＞
이상 설명한 제1 실시 형태 ∼ 제6 실시 형태에서는 SOI 기판 혹은 벌크 실리콘 기판의 엣지부의 처리를 단독으로 행하는 경우에 대해서만 설명했다. 그러나, 엣지부의 처리 공정과 동시에, SOI 기판 혹은 벌크 실리콘 기판의 상부 주면(활성 영역이 형성되는 면)의 중앙 부분에서의 반도체 소자의 제조 공정을 행해도 되는 것은 물론이다.
이하, 도 29 ∼ 도 32를 이용해서 제6 실시 형태에서의 SOI 기판의 처리 공정과 동시에 중앙 부분에서 반도체 소자의 제조 공정을 행하는 예를 설명하고, 도 33 ∼ 도 39를 이용하여 제5 실시 형태 및 제6 실시 형태를 조합한 SOI 기판의 처리 공정과 동시에 중앙 부분에서 반도체 소자의 제조 공정을 행하는 예를 설명한다.
또, 이하의 설명에서는 제5 실시 형태 및 제6 실시 형태에서 설명한 구성과 동일한 구성에는 동일한 부호를 붙여서 중복된 설명은 생략한다.
(G-1. 제6 실시 형태의 변형예)
우선, 도 29에 도시한 바와 같이 SOI 기판(10) 전체를 덮도록 산화막(61)을, 예를 들면 1600 Å의 두께로 형성한다. 또, 실리콘 기판(1)의 엣지부 및 하부 주면에는 폴리 실리콘층(4)이 형성되어 PBC 구조를 이루고 있다. 그리고, 산화막(61) 전체를 덮도록 질화막(62)이 1000 ∼ 4000 Å의 두께로 형성되어 있다.
또한, SOI 기판(10)의 상부 주면의 중앙 부분에는 레지스트 마스크 R6이 선택적으로 형성되어 있다.
다음에, 레지스트 마스크 R6를 에칭 마스크로 해서 건식 에칭에 의해 질화막(62)을 선택적으로 제거해서 레지스트 마스크 R6의 하부에만 질화막(62)을 남긴다.
다음에, 도 30에 도시한 공정에서 SOI 기판(10)의 엣지부 및 하부 주면을 산화시켜 산화막(63)을 형성한다. 이 산화 공정에서는 SOI 기판(10)의 상부 주면 중앙부, 엣지부 및 하부 주면에서 노출되는 산화막(61)을 기초 산화막으로서 사용하고, LOCOS 산화와 마찬가지로 해서 행한다. 또, 이 산화 공정의 조건은 질화막(62)의 하부 이외의 SOI층(3)이 전부 산화되는 조건을 선택한다. 예를 들면, 질화막(62)의 하부의 SOI층(3)의 두께가 2000 Å인 경우는 산화막(63)이 5000 Å 이상이 되도록 한다. 또, SOI 기판(10)의 상부 주면 중앙부에서는 산화막(63)은 필드 산화막(LOCOS 산화막)이 된다.
다음에, 도 31에 도시한 공정에서 질화막(62)을 제거한 후 질화막(62)의 하부의 산화막(61)을 제거함으로써 SOI층(3)의 두께가 요구되는 반도체 장치의 스펙에 맞는 두께로 얻어진다. 이 때, SOI 기판(10)의 엣지부 및 하부 주면에 형성된 산화막(63)의 두께도 감소하지만, 원래 산화막(63)의 두께는 산화막(61)보다도 두꺼우므로 산화막(61)의 에칭 시에도 완전히 제거되지 않는다.
또, SOI 기판(10)을 상부 주면측에서 본 경우의 평면도를 도 32에 도시한다. 도 32에 도시한 바와 같이, SOI 기판(10)의 엣지부에는 산화막(63)이 형성되어 있으며 중앙부에는 활성 영역 AR이 형성되어 있다.
이 후, SOI 기판(10)의 상부 주면 중앙부에서는 필드 산화막으로 규정되는 활성 영역 AR에 각각 반도체 소자를 제조하게 되지만, 그 때에는 SOI 기판(10)의 엣지부 및 하부 주면은 산화막(63)으로 덮어져 있으며 또한 SOI 기판(10)의 엣지부 및 하부 주면에는 SOI층(3)이 남지 않도록 산화막(63)이 형성되어 있으므로, SOI층(3)이 부분적으로 리프트 오프되어 파티클로 되어 에칭액 중을 부유한다고 하는 문제가 발생하지 않으며, 파티클의 존재에 기인하는 반도체 소자의 형성 불량을 방지하고, 나아가서는 제조 수율을 향상시킬 수 있다.
(G-2. 제5 실시 형태 및 제6 실시 형태와의 조합의 변형예)
우선, 도 33에 도시한 바와 같이 SOI 기판(10) 전체를 덮도록 산화막(61)을, 예를 들면 1600 Å의 두께로 형성한다. 또, 실리콘 기판(1)의 엣지부 및 하부 주면에는 폴리 실리콘층(4)이 형성되어 PBC 구조를 이루고 있다. 그리고, 산화막(61) 전체를 덮도록 질화막(62)를 1000 ∼ 4000 Å의 두께로 형성한다.
다음에, 도 34에 도시한 바와 같이 질화막(62)의 엣지부 및 하부 주면을 덮도록 레지스트 마스크 R7을 선택적으로 형성한다. 레지스트 마스크 R7은 SOI 기판(10)의 상부 주면의 중앙부에는 형성되지 않으며, 질화막(62)이 노출되어 있다. 그리고, 노출된 질화막(62)을 건식 에칭으로 제거하고, 그 아래의 산화막(61)을 습식 에칭으로 제거함으로써 SOI층(3)이 노출되게 된다.
다음에, 도 35에 도시한 바와 같이 상부 주면의 중앙부에 산화막(71)을 예를 들면 300 Å의 두께로 형성한다. 또, 산화막(71)은 SOI 기판(10)을 700 ∼ 1100℃ 정도의 온도 조건에서 열산화시킴으로써 형성해도 되고, 600 ∼ 850℃ 정도의 온도 조건에서 CVD법에 의해 형성해도 된다. 계속해서, SOI 기판(10) 전체를 덮도록 질화막(72; 내산화성막)을, 예를 들면 1500 Å의 두께로 형성한다. 또한, SOI 기판(10)의 상부 주면의 중앙 부분에는 레지스트 마스크 R8이 선택적으로 형성되어 있다.
다음에, 레지스트 마스크 R8을 에칭 마스크로 해서 건식 에칭에 의해 질화막(72)을 선택적으로 제거함으로써, 도 36에 도시한 바와 같이 레지스트 마스크 R8의 하부에만 질화막(72)을 남긴다. 또, SOI 기판(10)의 엣지부에서는 질화막(72)이 제거되지만 그 하부에는 질화막(62)이 남아 있다.
다음에, 도 37에 도시한 공정에서 SOI 기판(10)의 엣지부 및 하부 주면을 산화시켜 산화막(73)을 형성한다. 이 산화 공정에서는 SOI 기판(10)의 상부 주면 중앙부, 엣지부 및 하부 주면에서 노출되는 산화막(71)을 기초 산화막으로서 사용하고, LOCOS 산화와 마찬가지로 해서 행한다. 또, 이 산화 공정의 조건은 질화막(72)의 하부 이외의 SOI층(3)이 전부 산화되는 조건을 선택한다. 예를 들면, 질화막(72)의 하부의 SOI층(3)의 두께가 2000 Å인 경우는 산화막(63)이 5000 Å 이상이 되도록 한다. 또, SOI 기판(10)의 상부 주면 중앙부에서는 산화막(73)은 필드 산화막(LOCOS 산화막)이 된다. 또한, 엣지부에서는 산화막(73)은 산화막(61)과 합체되게 된다.
다음에, 도 38에 도시한 공정에서 질화막(72)을 건식 에칭에 의해 제거한다. 이 때, SOI 기판(10)의 엣지부에서는 질화막(62)도 에칭되지만 질화막(62)은 질화막(72)보다도 두껍게 형성되어 있으므로 완전하게 제거되지 않는다.
도 39에 SOI 기판(10)의 활성 영역에 MOS 트랜지스터를 형성한 예를 나타낸다. 도 39에서 활성 영역에 MOS 트랜지스터 MT를 형성한 후 SOI 기판(10)의 상부 주면을 층간 절연막 IL로 덮고, 그 위에 선택적으로 레지스트 마스크 R9를 형성한다. 그리고, 레지스트 마스크 R9를 에칭 마스크로 해서 층간 절연막 IL을 선택적으로 제거하게 되지만, 엣지부 및 하부 주면은 질화막(62)으로 덮어져 있으므로, SOI층(3)이 부분적으로 리프트 오프되어 파티클로 되어 에칭액 중을 부유한다고 하는 문제가 발생하지 않는다.
또, 이상의 설명에서는 SOI 기판(10)의 엣지부에서는 산화막과 질화막의 2층 구조로 되어 있었지만, 이것을 산화막, 질화막, 산화막의 3층 구조로 해도 된다. 이와 같이 함으로써 LOCOS 산화 후에 질화막을 제거할 때에 최상층의 산화막이 질화막의 에칭에 대한 마스크가 되므로 엣지부에서의 질화막이 에칭되는 것이 방지된다.
이상 설명한 본 발명에 따른 제1 실시 형태 ∼ 제7 실시 형태에서는 산화를 방지하는 부분에는 질화막을 형성한 구성을 나타냈지만, 산화 방지 마스크로서 기능하는 것이면 질화막에 한정되는 것은 아니다. 즉, 산화제인 산소를 투과시키지 않고 스스로도 산화되지 않는 내산화성막이면 어떤 것이라도 된다.
제1 발명에 따른 반도체 기판의 처리 방법에 따르면, 엣지부에 비교적 두꺼운 제2 산화막을 형성하므로, 엣지부 및 다른쪽 주면에 습식 에칭에 의해 박리하기 쉬운 층이 존재하고 있는 경우에도 제2 산화막이 보호막으로서 기능하기 때문에, 상기 박리되기 쉬운 층이 박리되서 파티클로 되어 에칭액 중을 부유한다고 하는 문제가 발생하지 않고, 파티클의 존재에 기인하는 반도체 소자의 형성 불량을 방지하며, 나아가서는 제조 수율을 향상시킬 수 있다.
제2 발명에 따른 반도체 기판의 처리 방법에 따르면, 반도체 기판의 엣지부에 산화막을 형성하는 것을 간단하게 할 수 있으므로, 처리 공정을 대폭 간략화해서 처리 비용의 저감을 꾀할 수 있다.
제3 발명에 따른 반도체 기판의 처리 방법에 따르면, 공정 (d)에서 SOI 기판의 엣지부가 노출된 상기 매립 산화막이 산화제인 산소에 노출되게 되기 때문에, 산소가 매립 산화막 중을 확산해서 SIMOX법으로 형성된 SOI 기판의 매립 산화막에 고유로 존재하는 실리콘 섬에 도달하면, 실리콘 원자와 반응해서 실리콘 산화막을 형성하므로 실리콘 섬이 소멸한다. 그 결과, SOI 기판의 엣지부의 매립 산화막에는 실리콘 섬이 작아지며 매립 산화막이 습식 에칭으로 제거되는 경우에도 실리콘 섬이 리프트 오프되어 파티클이 되는 것이 방지된다.
제4 발명에 따른 반도체 기판의 처리 방법에 따르면, 건식 에칭에 의해 반도체 기판의 엣지부의 제1 산화막, SOI층, 매립 산화막을 선택적으로 제거하므로, 반도체 기판의 엣지부에서는 SIMOX법으로 형성된 SOI 기판의 매립 산화막에 고유로 존재하는 실리콘 섬이 존재하지 않게 되며, 습식 에칭 시에 실리콘 섬이 리프트 오프되어 파티클이 되는 것이 방지된다.
제5 발명에 따른 반도체 기판에 따르면, 반도체 기판의 엣지부에는 매립 산화막에 도달하는 두께의 산화막을 구비하고 있으므로, 습식 에칭에 의해 박리하기 쉬운 SOI층이 보호되게 되며, SOI층이 박리하여 파티클로 되어 에칭액 중을 부유한다고 하는 문제가 발생하지 않고, 파티클의 존재에 기인하는 반도체 소자의 형성 불량을 방지하고, 나아가서는 제조 수율을 향상한 반도체 기판을 얻을 수 있다.
제6 발명에 따른 반도체 기판에 따르면, 반도체 기판의 엣지부의 매립 산화막 내의 실리콘 섬의 밀도가 한쪽 주면의 중앙부의 매립 산화막 내의 실리콘 섬의 밀도보다도 낮으므로 매립 산화막이 습식 에칭으로 제거되는 경우에도 실리콘 섬이 리프트 오프되어 파티클이 되는 것을 방지한 반도체 기판을 얻을 수 있다.
제7 발명에 따른 반도체 기판에 따르면, 반도체 기판의 엣지부에서는 매립 산화막 및 SOI층이 형성되어 있지 않으므로, 습식 에칭 시에 실리콘 섬이 리프트 오프되어 파티클이 되는 것을 방지한 반도체 기판을 얻을 수 있다.

Claims (7)

  1. 한쪽 주면(major surface)과 그 반대측의 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부(edge section)가 규정되는 반도체 기판의 처리 방법에 있어서,
    (a) 상기 반도체 기판의 상기 중앙부 및 상기 엣지부를 덮도록 제1 산화막을 형성하는 공정,
    (b) 상기 중앙부의 상기 제1 산화막의 상부에 선택적으로 내산화성막을 형성하는 공정, 및
    (c) 상기 내산화성막을 마스크로 해서 상기 반도체 기판의 엣지부를 다시 산화시킴으로써, 상기 엣지부에 상기 제1 산화막보다도 두꺼운 제2 산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기판의 처리 방법.
  2. 한쪽 주면과 그 반대측의 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판의 처리 방법에 있어서,
    (a) 상기 반도체 기판의 상기 중앙부 및 상기 엣지부를 덮도록 산화막을 형성하는 공정,
    (b) 상기 중앙부 이외의 상기 산화막의 상부에 레지스트 마스크를 형성하는 공정, 및
    (c) 상기 레지스트 마스크를 에칭 마스크로 해서 상기 중앙부의 상기 산화막을 선택적으로 제거하여 상기 SOI층을 노출시킴과 동시에, 상기 엣지부에 상기 산화막을 남기는 공정을 구비하는 것을 특징으로 하는 반도체 기판의 처리 방법.
  3. 한쪽 주면과 그 반대측의 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판의 처리 방법에 있어서,
    상기 반도체 기판은 SIMOX법으로 형성된 SOI 기판이며,
    상기 한쪽 주면 표면 내에는 전면(entire surface)에 걸쳐 순서대로 적층 형성된 매립 산화막 및 SOI층을 구비하고,
    (a) 상기 반도체 기판의 상기 중앙부 및 상기 엣지부를 덮도록 제1 산화막을 형성하는 공정,
    (b) 상기 중앙부의 상기 제1 산화막의 상부에 선택적으로 레지스트 마스크를 형성하는 공정,
    (c) 상기 레지스트 마스크를 에칭 마스크로 해서 상기 반도체 기판의 엣지부의 상기 제1 산화막 및 상기 SOI층을 선택적으로 제거해서 상기 매립 산화막을 노출하는 공정, 및
    (d) 상기 레지스트 마스크의 하부의 상기 제1 산화막을 다시 산화시켜 상기 제1 산화막보다도 두꺼운 제2 산화막을 형성함과 동시에, 노출된 상기 매립 산화막을 더욱 두껍게 하는 공정을 구비하는 것을 특징으로 하는 반도체 기판의 처리 방법.
  4. 한쪽 주면과 그 반대측 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판의 처리 방법에 있어서,
    상기 반도체 기판은 SIMOX법으로 형성된 SOI 기판이며,
    상기 한쪽 주면의 표면 내에는 전면에 걸쳐 순서대로 적층 형성된 매립 산화막 및 SOI층을 구비하고,
    (a) 상기 반도체 기판의 상기 중앙부 및 상기 엣지부를 덮도록 제1 산화막을 형성하는 공정,
    (b) 상기 중앙부의 상기 제1 산화막의 상부에 선택적으로 레지스트 마스크를 형성하는 공정,
    (c) 상기 레지스트 마스크를 에칭 마스크로 해서 건식 에칭에 의해 상기 반도체 기판의 엣지부의 상기 제1 산화막, 상기 SOI층, 상기 매립 산화막을 선택적으로 제거해서 상기 SOI층 하부의 기초 기판(underlying substrate)을 노출시키는 공정, 및
    (d) 상기 레지스트 마스크의 하부의 상기 제1 산화막을 다시 산화시켜 상기 제1 산화막보다도 두꺼운 제2 산화막을 형성함과 동시에, 노출된 상기 기초 기판 상에 제3 산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기판의 처리 방법.
  5. 한쪽 주면과 그 반대측 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판에 있어서,
    상기 한쪽 주면 내에는 순서대로 적층 형성된 매립 산화막 및 SOI층을 구비하고,
    상기 엣지부에는 상기 매립 산화막에 도달하는 두께의 산화막을 구비하는 것을 특징으로 하는 반도체 기판.
  6. 한쪽 주면과 그 반대측 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판에 있어서,
    상기 한쪽 주면 내에는 순서대로 적층 형성된 매립 산화막 및 SOI층을 구비하고,
    상기 매립 산화막 내에는 실리콘 섬을 포함하며,
    상기 엣지부에 연장하는 상기 매립 산화막 내의 실리콘 섬의 밀도는 상기 중앙부의 상기 매립 산화막 내의 실리콘 섬의 밀도보다도 낮은 것을 특징으로 하는 반도체 기판.
  7. 한쪽 주면과 그 반대측 다른쪽 주면과 측면부를 갖고, 상기 한쪽 주면 중 활성 영역이 형성되는 중앙부가 규정되며, 상기 중앙부의 주변 영역과 상기 측면부를 포함하는 엣지부가 규정되는 반도체 기판에 있어서,
    상기 한쪽 주면 내에는 순서대로 적층 형성된 매립 산화막 및 SOI층을 구비하고,
    상기 매립 산화막 내에는 실리콘 섬을 포함하며,
    상기 엣지부에는 상기 매립 산화막 및 상기 SOI층이 형성되어 있지 않은 것을 특징으로 하는 반도체 기판.
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