JPH10506755A - エンハンストドリフト領域を備える高電圧横型ｄｍｏｓデバイス - Google Patents

エンハンストドリフト領域を備える高電圧横型ｄｍｏｓデバイス

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JPH10506755A JP8511865A JP51186596A JPH10506755A JP H10506755 A JPH10506755 A JP H10506755A JP 8511865 A JP8511865 A JP 8511865A JP 51186596 A JP51186596 A JP 51186596A JP H10506755 A JPH10506755 A JP H10506755A
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イー． ガーネット，マーティン
シー． モイヤー，ジェイムズ
ジェイ． オルター，マーティン
アール． リフティン，ヘルムート
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マイクレル，インコーポレーテッド
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Abstract

(57)【要約】 特異なＮ型エンハンストドリフト領域（３１）を含みＮ型シリコン（２２）内に形成された横型ＤＭＯＳトランジスタ構造を開示している。一つの実施例では、ポリシリコンゲート（２６）のメッシュを備えるセル状トランジスタを、Ｎエピタキシアル層（２２）内に、Ｐ本体領域（２９）、Ｐ+本体コンタクト領域（２８）、Ｎ+ソース（３２）およびドレーン（３４）領域、およびＮエンハンストドリフト領域（３１）を伴って形成する。Ｎエンハンストドリフト領域（３１）はエピタキシアル層（２２）よりも高濃度にドープし、ドレーン領域（３４）およびゲート（２６）の間に延びる。ソース領域（３２）およびドレーン領域（３４）の列にコンタクト形成するように金属ストリップ（３７／３８）を用いる。このＮエンハンストドリフト領域（３１）は降伏電圧に目立った低下を生ずることなくオン抵抗を大幅に低下させるように作用する。

Description

【発明の詳細な説明】 エンハンストドリフト領域を備える 高電圧横型ＤＭＯＳデバイス 関連出願の相互参照 この出願はジェイムズ シー．モイヤー、マーティン ジェイ．オルター、およ びヘルムート アール．リフティン名義の米国特許出願第０８／１５５，０２９ 号、米国特許第５，３５５，００８号「セル状ＭＯＳトランジスタアレー用の菱 形ゲートメッシュ」の分割出願である米国特許出願０８／３１３，４７１号、米 国特許第５，４４７，８７６号の一部継続出願である。 発明の分野 この発明は横型二重拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタに関し、より詳し くいうと、降伏電圧が高くオン抵抗が低い改良型ＬＤＭＯＳトランジスタに関す る。 発明の背景 高い降伏電圧を有する低オン抵抗ＬＤＭＯＳトランジスタは高電圧動作で電力 損失が小さいので望ましい。ドレーン領域とゲートとの間の距離を大きくするこ とによって降伏電圧を高めることはこの技術分野で周知である。しかし、ドレー ン領域とゲートとの間の距離の増大はＬＤＭＯＳトランジスタのオン抵抗を増加 させて望ましくない。 図１は従来のＬＤＭＯＳトランジスタの断面図であってオン抵抗増加の原因の 一部を図解するものである。図１において、Ｐ基板１０はその全面に形成したＮ- エピタキシアル層１１を備える。Ｎ-エピタキシアル層１１の表面には酸化物層 １２を形成し、その上にゲート１３を形成する。Ｎ-エピタキシアル層１１の表 面内にはＮ+ドレーン領域１４およびＰ本体領域１５を形成する。Ｐ本体領域１ ５の表面内にＮ+ソース領域１６およびＰ+本体コンタクト領域１７を形成する。 ソースコンタクト１８はＮ+ソース領域１６およびＰ+本体コンタクト領域の両方 に接触している。 Ｎ+ドレーン領域１４とゲート１３との間の距離がオン抵抗と降伏電圧との両 方に直接に影響する。Ｎ+ドレーン領域１４および本体領域１５（またはゲート １３）との間のＮ-エピタキシアル層１１のドーピングは低濃度であるので、こ の層１１はＭＯＳＦＥＴがオフのときに領域１４および１５の間に比較的大きい 空乏領域を生じさせ、これら領域１４および１５の間のシリコンの降伏を防止す る。しかし、Ｎ-エピタキシアル層１１はＭＯＳＦＥＴがオンのときにチャンネ ル領域とドレーン領域１４との間で高抵抗を呈する。したがって、従来のＬＤＭ ＯＳトランジスタでは、降伏電圧を高くするとオン抵抗が大きくなる。 求められているのは高い降伏電圧を有ししかもオン抵抗の小さい新規なＬＤＭ ＯＳトランジスタである。 概要 エンハンストドリフト領域を含むＬＤＭＯＳトランジスタを開示する。一つの 実施例では、Ｎ-エピタキシアル層に、ポリシリコンゲート、Ｎ+ソースおよびド レーン領域、Ｐ本体領域、Ｐ+本体コンタクト領域およびＮエンハンストドリフ ト領域を伴うトランジスタを形成する。Ｎエンハンストドリフト領域はＮ+ドレ ーン領域とゲートとの間に形成される。このＮエンハンストドリフト領域はトラ ンジスタのオン抵抗を著しく低下させるが、Ｎエンハンストドリフト領域の不純 物濃度によっては降伏電圧はごく僅かしか低下させない。 他の実施例においては、ゲートがエンハンストドリフト領域を覆うフィールド 酸化膜を部分的に覆っている。フィールド酸化膜があるために、トランジスタの ミラー容量が著しく低下し、降伏電圧がさらに高くなる。 さらに他の実施例はセルトランジスタ構成を用い、円形、八角形、方形、菱形 、三角形など多様な形状の開口を備えるポリシリコンゲートメッシュを含む。そ のトランジスタはＮ-エピタキシアル層内に、ポリシリコンゲートメッシュ、複 合Ｎ+ソースおよびドレーン領域、複合Ｐ本体領域、複合Ｐ+本体コンタクト領域 および複合Ｎエンハンストドリフト領域を伴って形成される。ソースおよびドレ ーン領域の別のコンタクト形成用に金属ストリップを用いる。 図面の簡単な説明 図１は従来のＬＤＭＯＳトランジスタの断面図である。 図２はこの発明の一つの実施例によるエンハンストドリフト領域を含むＬＤＭ ＯＳトランジスタの断面図である。 図３はこの発明のもう一つの実施例による代替的なエンハンストドリフト領域 を含むＬＤＭＯＳトランジスタの断面図である。 図４はこの発明のもう一つの実施例によるフィールド酸化部およびエンハンス トドリフト領域を含むＬＤＭＯＳトランジスタの断面図である。 図５はこの発明のもう一つの実施例によるフィールド酸化部および代替的なエ ンハンストドリフト領域を含むＬＤＭＯＳトランジスタの断面図である。 図６はこの発明の一つの実施例による網状のゲートおよび菱形のソースおよび ドレーン領域を有するセル状トランジスタの上面図である。 図７は図６の線７−７でみたトランジスタ構造の一部の断面図を含む斜視図で あってエンハンストドリフト領域を示す図である。 図８は図６のものと同様のセル状トランジスタであってこの発明のもう一つの 実施例によるプロペラ型のソースおよびドレーン領域を有するセル状トランジス タの上面図である。 図９は図６の線７−７でみた代替的トランジスタ構造の一部の断面図を含む斜 視図であって代替的エンハンストドリフト領域を示す図である。 好適な実施例の詳細な説明 図２はこの発明によるトランジスタの一実施例の種々の領域および層を図解し ている。一つの実施例における出発基板は抵抗率およそ６オームセンチメートル のＰ型シリコン基板２０である。その基板２０の表面に慣用の技術を用いて厚さ 約１０ミクロンのＮ-エピタキシアル層２２を成長させる。一つの実施例ではエ ピタキシアル層２２の抵抗率は約０．８オームセンチメートルである。トランジ スタは、Ｎ-エピタキシアル層に形成する代わりにＰ型基板２０内のＮウェルに 形成することもできる。 代替的な実施例では、基板２０はＮ型シリコン基板にする。その代替的実施例 では、エピタキシアル層なしにトランジスタを基板内に直接に形成する。ここに 記載する実施例すべてにおいて、導電型は逆にできる。 必要があれば、Ｎ+埋込み層２３をＮ-エピタキシアル層２２と基板２０との間 の境界面に周知の技術により形成して、寄生ＰＮＰトランジスタのベータを低減 できる。 次にＮ-エピタキシアル層２２の表面上にゲート酸化物の薄い（例えば５００ オングストローム）層２４を成長させる。 ゲート酸化物２４の表面にはポリシリコン層を厚さ約５，０００オングストロ ームに堆積させ、慣用のフォトリソグラフィ技術およびエッチング技術により区 画付与してポリシリコンゲート２６を形成する。このポリシリコンは予めドープ しておくか後のドープ工程でドープして導電性を与える。好適な実施例では、ポ リシリコンを高濃度Ｎ型にドープする。 次にホウ素をイオン打込みしてＰ-型本体２９を形成する。これらイオンの押 込みはすぐ後に行うかさらに後の加熱工程で行う。一つの実施例では、本体２９ の不純物濃度は１×Ｅ１８イオン／cm3程度であるが、この濃度はトランジスタ の所望の特性によりかなり変わる。次に、Ｐ+型本体２８をイオン打込みにより 本体２９に形成する。 Ｎエンハンストドリフト領域３１を次に形成する。このＮエンハンストドリフ ト領域３１はオン抵抗を実質的に減少させるが、驚くべきことに降伏電圧には目 立った低下を生じさせない。領域３１の形成の一つの実施例ではゲート２６とセ ルフアラインしてリンイオンをエネルギー８０ＫｅＶ、線量４−８Ｅ１３／cm2 でイオン打込みする。比較的低い線量であるので、ある実施例ではリンイオン打 込みを全面打込みすることもできる。線量を５Ｅ１１程度まで下げても有利な結 果が生ずる。次に、窒素雰囲気中で６０分にわたり１１００℃に保ってリンイオ ンを押し込む。その結果、領域３１の深さは約１．７ミクロンになり、表面の濃 度は約８Ｅ１７イオン／cm3になる。この工程を経て得られた領域３１の面積抵 抗は約２００オーム／スクェアである。リン濃度を大きくするとオン抵抗は低下 する。 次に、Ｎ+ソース領域３２およびＮ+ドレーン領域３４の形成に第２のリンイオ ン打込みプロセスを用いる。 さらに、慣用の技術により金属ソースコンタクト３７およびドレーンコンタク ト３８を形成する。 これら金属コンタクト形成の前に、ソース領域３２およびドレーン領域３４の 表面の抵抗率を必要に応じて低下させるために、酸化物（または他の適切な材料 ）の層をウェーハ表面に堆積または成長させたのちエッチバックして、ゲート２ ６の端部の周囲に狭い酸化物部分を残したままソース３２の領域およびドレーン ３ ４の領域の表面を露出させることもできる。 これらシリコンの領域の露出表面全体に、耐熱性金属（Ｍｏ、Ｔａ、Ｔｉ、Ｗ など）または準貴金属（Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ）の薄い層をスパッタリングま たは蒸着により形成し、次にウェーハを加熱してその金属をシリコンと反応させ てケイ化物を生成することによって、サリサイド（セルフアラインしたケイ化物 ）を形成できる。次に、酸化物の表面の残留金属を慣用のエッチング技術により 洗滌して除去する。このサリサイドの抵抗率は５オーム／スクェア以下となり、 その下の領域の抵抗率は１００オーム／スクェアに達しよう。このようなサリサ イド形成プロセスは周知でありここでは詳述しない。必要があれば、サリサイド 形成と同時にゲートポリサイドを形成することもできる。 もう一つの構成においてＮエンハンストドリフト領域３１を深く形成してある 場合はＮ+ドレーン領域３４は図３に示すとおり領域３１の中に形成できる。さ らに、ゲート２６のドレーン側の下にあるゲート酸化膜２４には、トランジスタ のミラー容量を減らしゲート２６とドレーン領域３４との間の降伏電圧を高める ためにフィールド酸化物領域３３（図４および５）を含めることもできる。 図２−図５に示したＮチャンネルＤＭＯＳトランジスタは、基板、エピタキシ アル層およびその他の領域の導電性を変えることによってＰチャンネルデバイス にすることもできる。また、Ｎ-エピタキシアル層２２またはＮ-基板内に形成し たＰウェルにＰチャンネルＤＭＯＳデバイスを形成することもできる。図２−図 ５における本体２９を除去して、エンハンストドリフト領域３１を非ＤＭＯＳト ランジスタ内で用いることもできる。上記領域すべての形成には、トランジスタ の用途にしたがって諸領域パラメータを調整して慣用技術を利用できる。 Ｎエンハンストドリフト領域３１を含むトランジスタについての試験ではＲオ ン ×面積の値（ミリオーム・cm2）はＶGS１２ボルトで約０．９５であった。こ のデバイスの降伏電圧は２５ボルトで始まった。降伏電圧６０ボルトのデバイス も作成して試験し、驚くほど良好なＲオン×面積の値が得られた。概括的にいう と、エンハンストドリフト領域の使用により、降伏電圧の目立った低下を伴うこ となくＲオン×面積の値を２０−３０％改善できる。 デバイスの降伏電圧はドレイン・ゲート間の間隔とドリフト領域内の全電荷量 とに左右される。面積約５０，０００平方ミクロン、ドリフト領域線量８Ｅ１３ イオン／cm2、Ｎ+ドレーン・ゲート間隔１．３ミクロンの１００セルのデバイス については、Ｒオン（ＶGS＝１２ボルト）は１．７３オーム、降伏電圧は２５ボ ルトであった。Ｎ+ドレーン・ゲート間隔をこれ以上大きくしても降伏電圧には 目立った上昇はなかった。 図６はこのトランジスタのセルアレーの実施例の種々の領域と層とを図解して いる。このアレーの一つのトランジスタの断面は全般的に図２−図５の構成のい ずれにも類似している。図６の網目ゲートパターンはセル状のソースおよびドレ ーン領域の高密度アレーを形成し、ソース用金属ストリップおよびドレーン用金 属ストリップを幅広にし面積の犠牲なしにトランジスタのオン抵抗を下げること をそれによって可能にする。また、セル状構成によって、上記金属ストリップと ソースおよびドレーン領域との間のコンタクト部分におけるソースおよびドレー ンの面積の無駄を最小にしている。 このトランジスタを実際に上から見ると、金属部のためにその下にある部分が 明確に見えない。図６では、この好適なトランジスタ構成をよりよく図示するた めに金属部分は透明体として示してある。この新規なトランジスタの形成に用い るマスクは図６の表示から誘導できよう。 単純化のためにトランジスタアレー全体は示してない。このトランジスタの残 余の部分は図６表示部分と実質的に同じであり、ソース用金属プレート（ドレー ン用金属プレートでなく）で種々のソース用金属ストリップ（後述）を互いに接 続している点だけが異なる。このトランジスタアレーの大きさは実質的に如何な るオン抵抗値および電流容量値でも達成できるように選択できる。 図６の線７−７で見た部分断面図である図７に関連づけて図６のトランジスタ を説明する。図６、図７および図２において同じ参照数字で示した構成素子は実 質的に互いに同一であり、改めて詳述はしない。 一つの実施例における出発基板はＰ型シリコン基板２０である。この基板２０ の表面に慣用技術によりＮ-エピタキシアル層２２を成長させる。 次に、Ｎ-エピタキシアル層２２の表面に薄いゲート酸化物層２４を成長させ る。さらに、ゲート酸化物層２４の表面にポリシリコン層を堆積させ、ポリシリ コンゲート２６を形成するよう区画する。 図６に示すとおり、ゲート２６は菱形開口を有する網目模様に形成する。しか し、これ以外の形状、すなわち八角形、円形、三角形、正方形などの形状の開口 を伴うトランジスタを形成することもできる。菱形開口を用いたこの発明の一つ の実施例では、菱形開口の内角は７８°および１０２°であり、互いに相対する ７８°の内角がその菱形の長い方の対角線と交わり、互いに相対する１０２°の 内角が短い方の対角線と交わる。菱形開口によるこれ以外の実施例では、鋭角内 角は約４５°から８５°の範囲、鈍角内角は約１３５°から９５°の範囲にでき る。 Ｎ+リング４１（図６）はトランジスタアレーの周辺を取り巻くガードリング （チャンネルストッパ）の形成に用いることもできる。 必要があれば、Ｐドーピングが後続工程においてゲート２６の下で拡散しすぎ ることを防ぐためにＰドーピング工程の前に周知のゲートエッジスペーサを形成 することもできる。Ｐ型ドーパントを次にイオン打込みして本体領域２９を形成 し、押し込む。 オン抵抗の実質的低減のためのＮエンハンストドリフト領域３１の形成にＮド ーパントイオン打込みを次に用いる。次に、慣用のＮおよびＰドーピング工程に より、Ｎ+ソース領域３２、Ｎ+ドレーン領域３４およびＰ+本体コンタクト領域 ２８を形成する。 次に、ポリシリコンゲート２６、ソース領域３２およびドレーン領域３４の表 面における抵抗率の低減のために、上述のオプションのサリサイド／ポリサイド 工程を用いることができる。 次に、酸化物絶縁層４７（厚さ約１ミクロン）をウェーハ表面に堆積させる。 この酸化物層４７をパターニングしエッチングして層４７に種々のコンタクト開 口５０を形成する。これら開口５０を図６には黒いスポットで示してある。図７ には、それら開口５０の二つがソース領域３２およびドレーン領域３４に達して いる様子を示している。 次に、慣用のアルミニウムまたはアルミニウム合金層などの金属層を周知の技 術によりウェーハ表面に堆積させる。この金属層を慣用のフォトトリソグラフ技 術およびエッチング技術によりパターニングしエッチングして、多様なソース領 域３２およびドレーン領域３４にそれぞれ被さって接触するソース金属ストリッ プ５２およびドレーン金属ストリップ３４を形成する。 この金属層区画工程で、コンタクト開口５０経由でポリシリコンゲート２６に 接触するゲート金属ストリップ５６（図６）も併せて形成する。同様のゲート金 属ストリップ（図示してない）はゲート２６の他端に接触する。 ドレーン金属ストリップ５４は、ドレーン電圧源に接続した大きいドレーン金 属プレート５７（図６）で終端している。同様に、このトランジスタの反対側（ 図示してない）ではソース金属プレートがソース金属ストリップ５２全部をまと めてソース電圧源に接続する。ソース金属プレートおよびソース金属ストリップ ５２への接続は、ドレーン金属プレート５７およびそのプレートからドレーン金 属ストリップ５４への接続の実質的な鏡像である。 ゲート金属ストリップ５６は金属延長部またはポリシリコン延長部経由でゲー ト電圧源（図示してない）に接続する。 図６および７に示した実施例においては、ゲート２６の長さＬは約３ミクロン 、多様なソース領域３２およびドレーン領域３４の長い対角線および短い対角線 の長さはそれぞれ約１６．５ミクロンおよび１３．５ミクロンである。これら長 さはこのデバイスの所要動作条件（例えば電圧レベル）に応じて変更できる。ソ ース金属ストリップ５２およびドレーン金属ストリップ５４の幅は約５ミクロン である。 ゲート２６の形成する菱形開口が長い対角線の延長および短い対角線の短縮に よってより細長くなると、互いに隣接するソース領域３２とドレーン領域３４と の中心の間の分離は増大し、一つのソース列で互いに隣接するソース領域３２の 中心の間または一つのドレーン列で互いに隣接するドレーン領域３４の中心の間 の分離は減少する。しかし、全体としてのゲート幅およびトランジスタの面積は 実質的に変わらない。互いに隣接するソース領域３２およびドレーン領域３４の 間の分離を大きくすることによって、ソース金属ストリップ５２およびドレーン 金属ストリップ３４の幅も増大する。これらストリップを幅広くすることによっ てストリップの抵抗は低下するがトランジスタの所要面積は増大しない。したが って、面積を犠牲にすることなくトランジスタのオン抵抗を小さくできる。 また、一つのソース列の隣接ソース領域３２相互間および一つのドレーン列の 隣接ドレーン領域３４相互間の分離が減少するに伴って、ソース金属ストリップ ５２およびドレーン金属ストリップ５４の所要の長さが減少し、これら金属スト リップの本来の抵抗率に伴うオン抵抗をさらに減少させる。 また、ゲート２６がコンタクト開口５０の各々を取り囲んでいるので、各ソー スおよびドレーン領域を適切にバイアスするのに菱形領域一つあたり一つだけ中 央コンタクトがあればよい。ソースおよびドレーン領域の表面は、これら領域が 中央金属コンタクトによってゲート沿いにほぼ均一にバイアスされるので、効率 的に活用される。 一般的に言って、ポリシリコンのパターニングは４５°およびその倍数の角度 になるように行うと容易である。したがって、図８のゲート構成の方が図６のも のよりも望ましい。すなわち、図６の菱形開口を４５°の倍数の角度を有するプ ロペラ型パターンに置換してあるからである。 図８に示した構成はポリシリコンゲート２６のパターンを除き図６の構成と実 質的に同一であるので、図８の多様にパターニングした層および領域は図６と同 一の番号を付けて示してある。図８に示したトランジスタの部分はソース金属ス トリップ５２を互いに短絡させた形で図示の構成の右側にソース金属プレート５ ８を含む。図６の構成は図６におけるソース金属ストリップ５２を互いに短絡さ せる同様のソース金属プレート５８を備える。図６に示したものと同じドレーン 金属プレート（図示してない）を図８のトランジスタ構造の左端に形成する。 図８に示した構造の形成方法は図６および図７に関連して述べたものと同じで あり、得られる構造は図７のものと同様であるがゲート２６の構成する開口は菱 形パターンでなくプロペラ型である。 図８のトランジスタの実施例において、ゲート２６の長さは約２．７５ミクロ ン、長対角線の長さは約１８．２５ミクロン、短対角線の長さは約１０．２５ミ クロンである。コンタクト開口５０は口径約３ミクロンである。ソース金属スト リップ５２およびドレーン金属ストリップ５４の幅は約７．５ミクロンである。 図６−図８の実施例において菱形開口（または図８の概略的に菱形の開口）の 長対角線を長くすることにより金属ストリップ５２および５４の幅を望ましい形 に大きくできるが、中央金属コンタクトとソース３２の遠い方の端部との間の抵 抗が増大し望ましくない。これによって領域沿いの電圧降下が増大しトランジス タの全体としての利得を低下させる。ソース３２の表面にケイ化物を形成するこ とによってこの抵抗は大幅に低下する。しかし、特定のソース／ドレーンドーピ ングレベルおよびデバイス寸法に対して、最小のＲオン×面積値を与える最適の 菱形開口形状が存在するであろう。 図９はドレーン領域３４をエンハンストドリフト領域３１内に形成したセル状 構成によるもう一つの実施例を示す。 この発明の特定の実施例を上に示し説明してきたが、この発明のより広い側面 から逸脱することなく変形および改変が可能であることは当業者には明らかであ り、したがって、添付請求の範囲はそれら変形および改変をこの発明の真意と範 囲内にあるものとして包含するものである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，Ｍ Ｋ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ， ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者 モイヤー，ジェイムズ シー. アメリカ合衆国 カリフォルニア州 95129 サンホゼ，ウィステリア ウェイ 6381 (72)発明者 オルター，マーティン ジェイ. アメリカ合衆国 カリフォルニア州 94022 ロス アルトス，パサ ロブレス アヴェニュー 225 (72)発明者 リフティン，ヘルムート アール. アメリカ合衆国 カリフォルニア州 95014 クペルティーノ，ウェストリン ウェイ 988，ナンバー ２

Claims (1)

  1. 【特許請求の範囲】 １．横型ＤＭＯＳトランジスタの構造であって、 第１のドーパント濃度と上表面を有する第１の導電型の半導体材料と、 前記半導体材料の前記上表面に被さり絶縁されている導電性ゲートと、 前記第１の導電型の前記半導体材料の内部に全体が形成された第１の領域であ って、その形成時に前記導電性ゲートとセルファラインされており、前記ＤＭＯ Ｓトランジスタのエンハンストドリフト領域を形成するように前記第１の導電型 を備え前記第１のドーパント濃度よりも大きい第２のドーパント濃度を有する第 １の領域と、 前記半導体材料の内部に形成された第２の領域であって、前記ＤＭＯＳトラン ジスタのドレーン領域を形成するように前記第１の導電型を備え前記第２のドー パント濃度よりも大きい第３のドーパント濃度を有し、前記第１の領域に接触し ているとともに第１の降伏電圧の達成に必要な第１の距離だけ前記導電性ゲート から分離されている第２の領域と、 前記半導体材料の内部に形成された第３の領域であって、前記ＤＭＯＳトラン ジスタの本体領域を形成するように前記第２の導電型を備え第４のドーパント濃 度を有し、前記導電性ゲートに被さる第１の端部を有し、前記ゲートの下の前記 半導体材料の残余の部分全部を前記第１の導電型とする第３の領域と、 前記半導体材料の内部に形成された第４の領域であって、前記ＤＭＯＳトラン ジスタのソース領域を形成するように前記第１の導電型を備え前記第３のドーパ ント濃度を有し、前記第３の領域の内部に配置された第４の領域と、 を含み、前記第１の領域が前記ＤＭＯＳトランジスタのオン抵抗を前記第１の領 域なしのＤＭＯＳトランジスタに比べて減少させるように作用する 横型ＤＭＯＳトランジスタの構造。 ２．前記第３の領域の内部に形成され、前記第２の導電型を備えるとともに前記 第４のドーパント濃度よりも大きい第５のドーパント濃度を有する第５の領域を さらに含む請求項１記載の構造。 ３．前記第２の領域が前記第１の領域の内部に配置されている請求項１記載の構 造。 ４．前記第１の導電型がＮ型である請求項１記載の構造。 ５．前記半導体材料がエピタキシアル層である請求項１記載の構造。 ６．前記半導体材料が前記第１の導電型のウェル領域である請求項１記載の構造 。 ７．前記トランジスタが集積回路の中の他の構成素子と相互接続されている請求 項１記載の構造。 ８．前記トランジスタが個別部品として形成されている請求項１記載の構造。 ９．前記ＤＭＯＳトランジスタをセル構造として形成した請求項１記載の構造で あって、 前記導電性ゲートが実質的に互いに同一の複数の開口を有するメッシュを含み 、 前記第１の領域が前記ＤＭＯＳトランジスタの複数の実質的に互いに同一のエ ンハンストドリフト領域の一つであり、 前記第２の領域が前記ＤＭＯＳトランジスタの複数の実質的に互いに同一のド レーン領域であって、前記ドレーン領域の各々が前記エンハンストドリフト領域 の一つにそれぞれ接触するとともに前記導電性ゲートから前記第１の距離だけ分 離され前記メッシュの前記開口の一つの下にそれぞれ位置し、 前記第３の領域が前記ＤＭＯＳトランジスタの複数の実質的に互いに同一の本 体領域であって、各々が前記導電性ゲートの下に位置する第１の端部を有する本 体領域の一つであり、 前記第４の領域が、前記ＤＭＯＳトランジスタの複数の実質的に互いに同一の ソース領域であって各々が前記本体領域の一つにそれぞれ配置されるとともに前 記メッシュの前記開口の一つの下に位置するソース領域の一つであり、 前記ソース領域の第１の列の中央部分に被さり電気的に接触する材料の第１の 導電性ストリップであってソース電圧への接続用の第１の導電性ストリップを含 み、 前記ソース領域の第１の列に隣接するドレーン領域の第２の列の中央部分に被 さり電気的に接触する材料の第２の導電性ストリップを含み、 前記複数の実質的に互いに同一のエンハンストドリフト領域が前記ＤＭＯＳト ランジスタのオン抵抗を前記複数の実質的に互いに同一のエンハンストドリフト 領域なしのＤＭＯＳトランジスタに比べて減少させるように作用する 請求項１記載の構造。 １０．前記メッシュの前記開口の各々が長対角線と短対角線とを有する細長い菱 形に近似している請求項９記載の構造。 １１．前記長対角線の前記短対角線に対する比が約１．２以上である請求項１０ 記載の構造。 １２．前記長対角線の前記短対角線に対する比が約１．５以上である請求項１０ 記載の構造。 １３．前記開口の各々が約４５°乃至８５°の範囲内の二つの内角と約１３５° 乃至９５°の範囲内の二つの内角とを有する平行四辺形である請求項１０記載の 構造。 １４．各々が前記本体領域の一つの内部に形成され、前記第２の導電型を有する とともに前記第４のドーパント濃度よりも大きい第５のドーパント濃度を有する 複数の第５の領域をさらに含む 請求項９記載の構造。 １５．前記ドレーン領域の各々が前記エンハンストドリフト領域の一つにそれぞ れ配置されている請求項９記載の構造。 １６．前記開口の各々が菱形に近似するように４５°の倍数の内角を成して形成 されている請求項９記載の構造。 １７．前記トランジスタが集積回路内の他の構成要素と相互接続されている請求 項９記載の構造。 １８．前記トランジスタを個別部品として形成した請求項９記載の構造。 １９．セル構造として形成したＤＭＯＳトランジスタであって、 第１の導電型および第１のドーパント濃度を有し上表面を備える半導体材料と 、 前記半導体材料の前記上表面に被さり絶縁されている導電性ゲートであって、 長対角線および短対角線を有する細長い菱形に各々が近似する複数の実質的に互 いに同一の複数の開口を有するメッシュを形成する導電性ゲートと、 前記ＤＭＯＳトランジスタの実質的に互いに同一のエンハンストドリフト領域 を形成するように前記第１の導電型を有するとともに前記第１のドーパント濃度 よりも大きい第２のドーパント濃度を有する前記半導体材料の複数の第１の領域 と、 前記ＤＭＯＳトランジスタの実質的に互いに同一のドレーン領域を形成するよ うに前記第１の導電型を有するとともに前記第２のドーパント濃度よりも大きい 第３のドーパント濃度を有する前記半導体材料の複数の第２の領域であって、各 々が前記第１の領域の一つにそれぞれ接触し第１の降伏電圧の達成に必要な第１ の距離だけ前記導電性ゲートから離れており前記メッシュの前記開口の一つの下 にそれぞれ位置する複数の第２の領域と、 前記ＤＭＯＳトランジスタの実質的に互いに同一の本体領域を形成するように 第２の導電型を有するとともに第４のドーパント濃度を有する前記半導体材料の 複数の第３の領域であって、各々が前記導電性ゲートの下に位置する第１の端部 を有する複数の第３の領域と、 前記ＤＭＯＳトランジスタの実質的に互いに同一のソース領域を形成するよう に各々が前記第１の導電型を有するとともに前記第３のドーパント濃度を有する 前記半導体材料の複数の第４の領域であって、各々が前記第３の領域の一つの内 部にそれぞれ配置され前記メッシュの前記開口の一つの下に位置する複数の第４ の領域と、 前記ソース領域の第１の列の中央部に被さるとともに電気的に接触する材料の 第１の導電性ストリップであってソース電圧への接続用の第１の導電性ストリッ プと、 前記ソース領域の前記第１の列に隣接するドレーン領域の第２の列の中央部に 被さるとともに電気的に接触する第２の導電性ストリップと を含み、前記第１の領域が前記ＤＭＯＳトランジスタのオン抵抗を前記第１の領 域なしのＤＭＯＳトランジスタに比べて減少させるように作用する セル構造のＤＭＯＳトランジスタ。 ２０．前記ゲートの前記開口の各々が菱形に近似するように４５の倍数の内角を 成して形成されている請求項１９記載のＤＭＯＳトランジスタ。
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