JP2011508978A - 二重拡散型ソースｍｏｓｆｅｔ（ｌｄｍｏｓ）トランジスタの高ドープ領域及びその作製方法 - Google Patents

二重拡散型ソースｍｏｓｆｅｔ（ｌｄｍｏｓ）トランジスタの高ドープ領域及びその作製方法 Download PDF

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Abstract

トランジスタが、ソースと、ドレインと、ゲートとを含む。ソースは、ｐドープｐ型ボディと、ｐ型ボディと重複するｐ＋領域と、ｐ＋領域に近接してｐ型ボディと重複するｎ＋領域と、第１のｎ＋領域の深さに略等しい深さを有し、第１のｎ＋領域と重複する、トランジスタのソース領域内にのみ設けられたｎドープのソース高二重拡散（ＳＨＤＤ）領域とを含む。ドレインは、第２のｎ＋領域と、第２のｎ＋領域と重複するｎドープの浅いドレインとを含む。ゲートは、ゲート酸化物と、ゲート酸化物上の導電材料とを含む。ＳＨＤＤ領域は、ゲート酸化物の下方で第１のｎ＋領域より更に横方向に延びる。ＳＨＤＤ領域は、ｎドープの浅いドレインのドーパント濃度より高く、第１のｎ＋領域のドーパント濃度より低いドーパント濃度を用いて注入される。
【選択図】 図４Ａ

Description

関連出願の相互参照
本願は、２００７年１２月２８日に出願された米国特許出願第６１／０１７，５３０号の優先権を主張するものであり、同出願の内容全体を、参照することにより援用するものである。
本発明は、半導体デバイスに関するものである。
背景
ＤＣ−ＤＣ変換器といった電圧レギュレータが、電子システムに安定した電圧源を提供するために、使用されている。効率的なタイプのＤＣ−ＤＣ変換器として、スイッチング電圧レギュレータ（又は単に「スイッチングレギュレータ」）が知られている。スイッチングレギュレータは、入力ＤＣ電圧を高周波電圧に変換し、出力ＤＣ電圧を発生するために高周波入力電圧をフィルタリングすることによって、出力電圧を発生する。詳細には、スイッチングレギュレータは、バッテリのような入力ＤＣ電圧源と集積回路のような負荷とを交互に結合及び分離するためのスイッチを含む。通常はインダクタ及びコンデンサを含む出力フィルタが、入力電圧源と負荷との間で結合されて、スイッチの出力をフィルタリングして、出力ＤＣ電圧を供給する。パルス幅変調器やパルス周波数変調器などのコントローラが、実質的に一定の出力ＤＣ電圧を維持するようにスイッチを制御する。
固有オン抵抗（Ｒｄｓｏｎ）とドレイン・ソース降伏電圧（ＢＶｄ＿ｓ）とのトレードオフの観点における性能を考慮した結果、スイッチングレギュレータにＬＤＭＯＳトランジスタが広く使用されている。従来のＬＤＭＯＳトランジスタは、通常、バイポーラ／ＣＭＯＳ（ＢｉＣＭＯＳ）プロセスやバイポーラ／ＣＭＯＳ／ＤＭＯＳ（ＢＣＤ）プロセスのような複合プロセスにより最適化されたデバイス性能特性を備えるものが作製される。この複合プロセスは、以下に更に詳細に説明するように、ディジタルＣＭＯＳデバイスの大量生産に特化した工場で通常用いられるサブミクロンのＣＭＯＳプロセス（例えば、０．５μｍＤＲＡＭの生産技術）に適合性がない一つ以上のプロセス工程を含む。したがって、その結果、従来のＬＤＭＯＳトランジスタは、通常、このような工場で作製されない。
以下、本明細書においてサブミクロンＣＭＯＳプロセスと呼ぶディジタル及び混合信号ＣＭＯＳデバイスの大量生産に特化した工場で用いられる典型的なサブミクロンＣＭＯＳプロセスについて説明する。ブミクロンＣＭＯＳプロセスは、一般に、サブミクロンＣＭＯＳトランジスタ、すなわち、１μｍ未満のチャネル長を有するＰＭＯＳトランジスタ及び／又はＮＭＯＳトランジスタを作製するために用いられる。図１は、ｐ型基板１０４上にサブミクロンＣＭＯＳプロセスによって作製されたＰＭＯＳトランジスタ１００及びＮＭＯＳトランジスタ１０２を示している。ＰＭＯＳトランジスタ１００は、ＣＭＯＳのｎ型ウェル１０６において実装される。ＰＭＯＳトランジスタ１００は、ｐドープｐ＋領域１１２及び１１４をそれぞれ有するソース領域１０８及びドレイン領域１１０を含む。ＰＭＯＳトランジスタ１００は、ゲート酸化物１１８及びポリシリコン層１２０で形成されたゲート１１６を更に含む。ＮＭＯＳトランジスタ１０２は、ＣＭＯＳのｐ型ウェル１２２において実装される。ＮＭＯＳトランジスタ１０２は、ｎドープｎ＋領域１２８及び１３０をそれぞれ有するソース領域１２４及びドレイン領域１２６を含む。ＮＭＯＳトランジスタ１０２は、ゲート酸化物１３４及びポリシリコン層１３６で形成されたゲート１３２を更に含む。
図２は、サブミクロンＣＭＯＳトランジスタ（図１に示すＣＭＯトランジスタなど）を大量に作製するために使用可能なサブミクロンＣＭＯＳプロセス２００を示している。プロセス２００は、基板を形成することから始まる（工程２０２）。基板は、ｐ型基板又はｎ型基板であり得る。図１を参照すると、ＣＭＯＳトランジスタは、ｐ型基板１０４上に作製される。そして、ＰＭＯＳトランジスタ用のＣＭＯＳのｎ型ウェル１０６及びＮＭＯＳトランジスタ用のＣＭＯＳのｐ型ウェル１２２が、基板内に形成される（工程２０４）。そして、各ＣＭＯＳトランジスタのゲート酸化物１１８、１３４が形成され、各ＣＭＯＳトランジスタのしきい値電圧を制御するためのＣＭＯＳチャネル調節注入が実行される（工程２０６）。そして、ゲート酸化物１１８、１３４上のそれぞれにおいて、ポリシリコン層１２０、１３６が堆積される（工程２０８）。そして、ＰＭＯＳトランジスタのｐ＋領域及びＮＭＯＳトランジスタのｎ＋領域が注入される（工程２１０）。ｐ＋領域１１２、１１４及びｎ＋領域１２８、１３０は、高濃度にドープされ、低抵抗率のオーミック接触を提供する。サブミクロンＣＭＯＳプロセスにおいて、ｎ＋領域の形成は、通常、以下のように、単一のマスキング及びフォトリソグラフィ工程で３段階のプロセスを介して行われる。すなわち、１）低濃度ドープのｎ型不純物領域の注入、２）酸化物スペーサの形成、３）高濃度ドープのｎ＋不純物領域の注入、である。ｐ＋領域の形成も同様の方法で行われる。このようなｎ＋領域及びｐ＋領域を形成することで、トランジスタのホットキャリア性能を向上させることが可能となる。
ディジタルＣＭＯＳデバイスの大量生産に特化した工場は、一般に、工場のサブミクロンＣＭＯＳプロセスに関連する固定パラメータを有する。これらの固定パラメータは、通常、ディジタルサブミクロンＣＭＯＳトランジスタの大量生産用に最適化されている。例えば、プロセス工程２０６において、ＣＭＯＳチャネル調節注入は、一般に、典型的に固定の関連するサーマルバジェットを有し、サブミクロンＣＭＯＳトランジスタの大量生産に最適化されたパラメータを有する。
上述したように、従来のＬＤＭＯＳトランジスタは、通常、ＢｉＣＭＯＳプロセスやＢＣＤプロセスのような複合プロセスにより、最適化されたデバイス性能を達成する。この複合プロセスは、ディジタルサブミクロンＣＭＯＳトランジスタの大量生産に合わせて最適化されたサブミクロンＣＭＯＳとの適合性がない一つ以上のプロセス工程を含む。
図３Ａは、ｐ型基板３０２上にＢｉＣＭＯＳプロセスによって作製された従来のＬＤＭＯＳトランジスタ３００を示す。ＬＤＭＯＳトランジスタ３００は、ｎドープｎ＋領域３０６と、ｐドープｐ＋領域３０８と、ｐドープｐ型ボディ拡散領域（ｐ型ボディ）３１０とを有するソース領域３０４を含む。また、ＬＤＭＯＳトランジスタ３００は、ｎドープｎ＋領域３１４及びｎ型ウェル（ＨＶ ｎ型ウェル）３１６を有するドレイン領域３１２と、ゲート酸化物３２０及びポリシリコン層３２２を含むゲート３１８とを含む。
ＢｉＣＭＯＳプロセスでは、ゲート酸化物３２０やＢｉＣＭＯＳプロセスで作製された任意のＣＭＯＳトランジスタのゲート酸化物は、ｎ＋領域３０６及びｐ型ボディ３１０の注入前に形成される。したがって、ＢｉＣＭＯＳプロセスにより、ゲート３１８は、ｎ＋領域３０６及びｐ型ボディ３１０の注入中、マスクとして作用する。すなわち、ｎ＋領域３０６及びｐ型ボディ３１０は、ゲート３１８に対して自己整合される。ｎ＋領域３０６及びｐ型ボディ３１０の自己整合された横方向二重拡散は、ＬＤＭＯＳトランジスタ３００のチャネルを形成する。
このような種類の自己整合二重拡散は、サブミクロンＣＭＯＳプロセスに簡単に統合することは簡単ではない。その理由は、自己整合二重拡散に関連する後続のドライブイン工程（又はサーマルバジェット）が、サブミクロンＣＭＯＳプロセス工程（例えば、プロセス工程２０６）に関連する固定のサーマルバジェットを乱し、サブミクロンＣＭＯＳプロセス工程に割り当てられたサーマルバジェットを設計し直す必要が生じるからである。すなわち、自己整合二重拡散は、一般に、サブミクロンＣＭＯＳトランジスタの特性（例えば、しきい値電圧）を変え得る長い持続時間及び高温のドライブイン工程を含む。
ＬＤＭＯＳトランジスタ３００の領域（ａ）の横方向のドーピングプロファイルは、オン抵抗Ｒｄｓｏｎとドレイン・ソース降伏電圧ＢＶｄ＿ｓとのトレードオフを制御する。領域（ｂ）の縦方向のドーピングプロファイルは、ＬＭＤＭＯＳトランジスタのドレイン・基板降伏電圧ＢＶｄ＿ｓｕｂを決定し、領域（ｃ）のピンチオフドーピングプロファイルは、ＬＤＭＯＳトランジスタのソース・基板パンチスルー降伏電圧ＢＶｓ＿ｓｕｂを決定する。ソース・基板パンチスルー降伏電圧ＢＶｓ＿ｓｕｂは、浮遊動作要求を有するＬＤＭＯＳトランジスタ、例えば、同期降圧回路の構成のハイサイド制御スイッチとして実装されたＬＤＭＯＳトランジスタにとって重要なパラメータである。
図３Ｂは、ｐ型基板３３２上にＢＣＤプロセスにより作製された従来のＬＤＭＯＳトランジスタ３３０を示している。ＬＤＭＯＳトランジスタ３３０は、ｎドープｎ＋領域３３６と、ｐドープｐ＋領域３３８と、ｐドープｐ型ボディ３４０とを有するソース領域３３４を含む。ＬＤＭＯＳトランジスタ３３０はまた、ｎドープｎ＋領域３４４及びｎ型層（ＨＶ ｎ型エピ）３４６を有するドレイン領域３４２と、ゲート酸化物３５０及びポリシリコン層３５２を含むゲート３４８と、を含む。ＢｉＣＭＯＳプロセスと同様に、ＢＣＤプロセスにおいても、ゲート酸化物３５０、及びＢＣＤプロセスにおいて作製された任意のＣＭＯＳトランジスタのゲート酸化物が、ｎ＋領域３３６及びｐ型ボディ３４０の注入前に形成される。
ＢＣＤプロセスでは、ＬＤＭＯＳトランジスタのソース・基板パンチスルー降伏特性を高めるために、ｐ型基板３３２上にｎ＋埋め込み層３５４が成長され得る。このようなアプローチをとると、ＬＤＭＯＳトランジスタの横方向のドーピングプロファイルが、縦方向のドーピングプロファイルに制約を課すことなく最適化可能であるので、ＬＤＭＯＳトランジスタのオン抵抗Ｒｄｓｏｎとドレイン・ソース降伏電圧との間のトレードオフが向上する。しかしながら、このようなＢＣＤプロセスは、ＨＶ ｎ型エピ層３４６の成長を含み、この工程は、一般に、サブミクロンＣＭＯＳプロセスとの適合性がない。
ＢＣＤプロセスで使用される別のアプローチは、図３Ｃに示すように、ＬＤＭＯＳトランジスタ３６４のドレイン領域３６２内に形成されるｎ型層３６０を利用するものである。ｎ型層３６０、ｎ＋領域３６６、及びｐ型ボディ３６８は、ゲート３７０に対して自己整合される。すなわち、ｎ型層３６０、ｎ＋領域３６６、及びｐ型ボディ３６８は、ゲート酸化物３７２の形成後に注入される。ｎ型層３６０を含ませることで、ＬＤＭＯＳトランジスタのオン抵抗Ｒｄｓｏｎとドレイン・ソース降伏電圧ＢＶｄ＿ｓとの間のトレードオフを更に最適化するための更なるパラメータが得られる。図３Ｂのｎ＋埋め込み層のアプローチと同様に、表面にｎ型層３６０を含ませると、垂直方向及び水平方向のドーピングの制約を切り離す方法が得られる。
概要
一側面においては、基板上にソース領域と、ドレイン領域と、ゲート領域とを有するトランジスタの作製方法が、基板の表面にｎドープのｎ型ウェルを注入する工程と、トランジスタのソース領域とドレイン領域との間にゲート酸化物を形成する工程と、ゲート酸化物を導電材料で覆う工程と、トランジスタのソース領域内にｐドープのｐ型ボディを注入する工程と、トランジスタのソース領域内にｐ型ボディと重複するように第１のｎドープｎ＋領域を注入する工程と、トランジスタのソース領域内にのみｐ型ボディと重複するようにソース高二重拡散（ＳＨＤＤ：ｓｏｕｒｃｅ， ｈｅａｖｉｌｙ ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）領域を注入する工程と、トランジスタのソース領域内に、第１のｎドープｎ＋領域に近接させてｐドープｐ＋領域を注入する工程と、トランジスタのドレイン領域内に第２のｎドープｎ＋領域を注入する工程と、ドレイン領域内に、ｎドープの浅いドレインを注入する工程と、を含み、ＳＨＤＤ領域が、第１のｎドープｎ＋領域の深さと略等しい深さまで形成されたｎドープ領域であり、ゲート酸化物の下方で第１のｎドープｎ＋領域より更に横方向に延び、ＳＨＤＤ領域の一部分が、第１のｎドープｎ＋領域の一部分と重複し、ＳＨＤＤ領域が、ｎドープの浅いドレインの注入に使用されるドーパント濃度より高いが、第１のｎドープｎ＋領域の注入に使用されるドーパント濃度より低いドーパント濃度を用いて形成される。
実施形態には、以下の一つ以上のものが含まれ得る。ＳＨＤＤ領域は、第１のｎドープｎ＋領域全体を取り囲み得る。ＳＨＤＤの注入後、及び第１のｎドープｎ＋領域及び第２のｎドープｎ＋領域の注入前に、ゲート酸化物の両側上に酸化物スペーサが形成されてもよい。酸化物スペーサは、第１のｎドープｎ＋領域及び第２のｎドープｎ＋領域の注入前に形成されてもよい。ＳＨＤＤは、ゲート酸化物の注入後に形成されてもよい。ソース領域においては、ＳＨＤＤ領域の表面エリア、第１のｎドープｎ＋領域の表面エリア、ｐドープｐ＋領域の表面エリアは、ｐドープのｐ型ボディの表面エリア内に位置していてもよい。ｐドープｐ＋領域は、第１のｎドープｎ＋領域に接していてもよい。
別の側面においては、トランジスタが、ソースと、ドレインと、ソースとドレインとの間の空乏領域を制御するためのゲートと、を含む。ソースは、ｐドープのｐ型ボディと、ｐ型ボディと重複するｐドープｐ＋領域と、ｐドープｐ＋領域に近接してｐ型ボディと重複する第１のｎドープｎ＋領域と、ｎドープのソース高二重拡散（ＳＨＤＤ）領域と、を含む。ＳＨＨＤ領域は、ｐ型ボディと重複し、第１のｎドープｎ＋領域の深さに略等しい深さを有し、第１のｎドープｎ＋領域と重複し、トランジスタのソース領域内にのみ設けられている。ドレインは、第２のｎドープｎ＋領域と、第２のｎドープｎ＋領域と重複するｎドープの浅いドレインと、を含む。ゲートは、ゲート酸化物と、ゲート酸化物上の導電材料と、を含む。ＳＨＤＤ領域は、ゲート酸化物の下方において第１のｎドープｎ＋領域より更に横方向に延びる。ＳＨＤＤ領域は、ｎドープの浅いドレインの注入に使用されるドーパント濃度より高いが、第１のｎドープｎ＋領域の注入に使用されるドーパント濃度より低いドーパント濃度を用いて形成される。
実施形態には、以下の一つ以上のものが含まれ得る。第２のｎ＋領域は、ｎドープの浅いドレインより深く延びていてもよい。ＳＨＤＤ領域は、第１のｎドープｎ＋領域全体を取り囲んでいてもよい。ｐドープｐ＋領域は、第１のｎドープｎ＋領域に接していてもよい。
別の側面においては、基板上にソース領域と、ドレイン領域と、ゲート領域とを有するトランジスタの作製方法が、トランジスタのソース領域とドレイン領域との間にゲート酸化物を形成する工程と、ゲート酸化物を導電材料で覆う工程と、トランジスタのソース領域内に、ｐドープのｐ型ボディを注入する工程と、トランジスタのソース領域内に、ｐ型ボディと重複する第１のｎドープｎ＋領域を注入する工程と、トランジスタのソース領域内にのみ、ｐ型ボディと重複するようにソース高二重拡散（ＳＨＤＤ）領域を注入する工程と、トランジスタのソース領域内において、第１のｎ型ドープｎ＋領域に近接させてｐ型ボディと重複するｐドープｐ＋領域を注入する工程と、トランジスタのドレイン領域内に、第２のｎドープｎ＋領域を注入する工程と、ドレイン領域内において、ｐドープのｐ型ボディに接触するようにゲート酸化物の下方に延びる型ｎドープの浅いドレインを注入する工程と、トランジスタのソース領域内に、ｐドープｐ＋領域を注入する工程とを含み、ＳＨＤＤ領域の一部分が、第１のｎドープｎ＋領域の一部分と重複し、ＳＨＤＤ領域が、ゲート酸化物の下方において第１のｎドープｎ＋領域より更に横方向に延びる。
実施形態には、以下の一つ以上のものが含まれ得る。ＳＨＤＤ領域は、第１のｎドープｎ＋領域全体を取り囲んでいてもよい。ＳＨＤＤ領域は、第１のｎドープｎ＋領域の深さに略等しい深さまで形成されていてもよい。ＳＨＤＤ領域は、第１のｎドープｎ＋領域の注入時に用いられた不純物濃度より低い不純物濃度を用いて形成されてもよい。ＳＨＤＤ領域は、ｎドープの浅いドレインの注入時に用いられたドーパントレベルより高いドーパントレベルを用いて形成されてもよい。ｐドープｐ＋領域は、第１のｎドープｎ＋領域に接していてもよい。
別の側面においては、トランジスタが、ソースと、ドレインと、ソースとドレインとの間の空乏領域を制御するためのゲートと、を含む。ソースは、ｐドープのｐ型ボディと、ｐ型ボディと重複するｐドープｐ＋領域と、ｐドープｐ＋領域に近接してｐ型ボディと重複する第１のｎドープｎ＋領域と、ｎドープのソース高二重拡散（ＳＨＤＤ）領域と、を含む。ＳＨＤＤは、ｐ型ボディと重複し、一部分が第１のｎドープｎ＋領域と重複し、トランジスタのソース領域内にのみに設けられている。ドレインは、第２のｎドープｎ＋領域と、ｎドープの浅いドレインと、を含む。ゲートは、ゲート酸化物と、ゲート酸化物上の導電材料と、を含む。ＳＨＤＤ領域は、ゲート酸化物の下方において第１のｎドープｎ＋領域より更に横方向に延びる。ｎドープの浅いドレインは、ｐドープｐ型ボディと接触するようにゲート酸化物の下方に延びる。
実施形態には、以下の一つ以上のものが含まれ得る。第２のｎ＋領域は、ｎドープの浅いドレインより深くに延びていてもよい。第２のｎドープｎ＋領域は、トランジスタのゲートに自己整合されてもよい。第１のｎ＋領域は、ｐ型ボディによって取り囲まれていてもよい。ｐ型ボディは、ｐ＋領域、第１のｎ＋領域、及びＳＨＤＤ領域より深い位置にあってもよい。ＳＨＤＤ領域は、第１のｎドープたｎ＋領域全体を取り囲んでもよい。ＳＨＤＤ領域は、第１のｎドープｎ＋領域の深さに略等しい深さまで形成されていてもよい。ＳＨＤＤ領域は、第１のｎドープｎ＋領域の注入に用いられる不純物濃度より低い不純物濃度を用いて形成されてもよい。ＳＨＤＤ領域の外側境界は、第１のｎドープｎ＋領域の外側領域に整合されてもよい。ｐドープｐ＋領域は、第１のｎドープｎ＋領域に接していてもよい。
別の側面においては、電圧レギュレータが、入力電圧源に結合される入力端子と、負荷に結合される出力端子と、上記側面に係るトランジスタを含むパワースイッチと、出力端子で略ＤＣの出力電圧を与えるためのフィルタと、を有する。パワースイッチのデューティーサイクルが、出力端子に供給された電力を制御する。
本発明の一つ以上の実施形態の詳細を。添付の図面及び以下の説明に示す。本発明の他の特徴、目的、及び利点は、以下の説明及び図面、並びに、特許請求の範囲から明らかになるであろう。
ｐ型基板上に形成された従来のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの概略断面図である。 ＣＭＯＳトランジスタを製造するための従来のサブミクロンＣＭＯＳプロセスを示す流れ図である。 従来のＬＤＭＯＳトランジスタの概略断面図である。 従来のＬＤＭＯＳトランジスタの概略断面図である。 従来のＬＤＭＯＳトランジスタの概略断面図である。 ＳＨＤＤ ＬＤＭＯＳトランジスタの概略断面図である。 ＳＨＤＤ ＬＤＭＯＳトランジスタのソース領域及びドレイン領域の表面エリアの３次元図である。 サブミクロンＣＭＯＳプロセスとの適合性がある、ＳＨＤＤ ＬＤＭＯＳトランジスタを含む半導体トランジスタの例示的な製造方法を示す流れ図である。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 図６の例示的なプロセスによる、ＳＨＤＤ ＬＤＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの例示的な製造プロセスを示す。 拡張Ｎ−ＬＤ領域を有するＳＨＤＤ ＬＤＭＯＳトランジスタの概略断面図である。 拡張Ｎ−ＬＤ領域を有するＳＨＤＤ ＬＤＭＯＳトランジスタのソース領域及びドレイン領域の表面エリアの３次元図である。
詳細な説明
種々の図面における同様の参照符号は、同様の要素を指す。
図４Ａは、ＬＤＭＯＳトランジスタ４１６のある実施形態の概略断面図を示している。ＬＤＭＯＳトランジスタ４１６は、パワースイッチ、例えば、電圧レギュレータのパワースイッチ、例えば、降圧変換器トポロジーで中間端子を接地箇所に接続するローサイドパワースイッチ、降圧変換器トポロジーで入力電圧を接地箇所に接続するハイサイドパワースイッチ、又は昇圧変換器トポロジー、降圧−昇圧変換器トポロジー、若しくは種々の変成器結合トポロジーで入力電圧を接地箇所に接続するハイサイドパワースイッチであり得る。このような電圧レギュレータでは、パワースイッチのデューティーサイクルが、出力端子に供給された電力を制御し、フィルタが、一般に、出力端子にＤＣ出力電圧を供給する。
ＬＤＭＯＳトランジスタ４１６は、ｐ型基板５０２に注入された高圧ｎ型ウェルなどのｎ型ウェル（ＨＶ ｎ型ウェル）５００Ｂ上に作製され得る。ＨＶ ｎ型ウェル注入は、通常、深い注入であり、一般に、ＣＭＯＳのｎ型ウェルよりも低濃度にドープされる。ＨＶ ｎ型ウェル５００Ｂは、逆行縦方向ドーピングプロファイルを有し得る。ＬＤＭＯＳトランジスタ４１６は、一般に、ソース領域５０６と、ドレイン領域５０８と、ゲート５０７と、を含む。
図４Ａを再度参照する。ソース領域５０６は、概して、ｐドープｐ＋領域５１５と、ｎドープｎ＋領域５１７と、ｐドープのｐ型ボディ５２２と、を含む。ドレイン領域５０８は、概して、ｎドープｎ＋領域５２５と、ｎドープの浅いドレイン（Ｎ−ＬＤ）５２７と、を含む。ソース領域５０６は、ｎ型ソース高二重拡散（ＳＨＤＤ）領域５１８を更に含む（幾つかの場合には、ＳＨＤＤ領域は、ｎ＋領域の一部であると見なされ得る）。ＬＤＭＯＳトランジスタのＳＨＤＤ領域５１８は、従来のＣＭＯＳプロセスのＮ−ＬＤＤ領域に対して実行される同様の技術を用いて注入され得る。
図示するように、ＳＨＤＤ領域５１８は、ｎドープｎ＋領域の一部分と重複し、ゲート酸化物５１２の下でｎ＋領域５１７より更に遠くまで延びている。これらの実施形態では、ＳＨＤＤは酸化物スペーサの形成前に注入され得る。したがって、ＳＨＤＤ領域５１８は、ｎ＋領域５１７よりチャネル内へ更に遠くに延び得る。
基板上のＣＭＯＳトランジスタのＮ−ＬＤＤ領域が同様のドーピング深さ及び濃度を用いている場合には、ＳＨＤＤ領域５１８は、基板上の任意のＣＭＯＳトランジスタのＮ−ＬＤＤ領域と同じプロセスで同時に注入され得る。ＳＨＤＤ領域５１８及びｎドープｎ＋領域５１７を注入するために別々のマスクが用いられ得る。したがって、ソース領域上に選択的にＳＨＤＤを配置することができる。或いは、ＳＨＤＤ領域５１８及びｎドープｎ＋領域５１７は、例えば、ＳＨＤＤ領域５１８とｎドープｎ＋領域５１７との間の重複領域を制御するために、同じマスクを用いて注入され得る。これらの実施形態では、ドレインのｎドープｎ＋領域５２５は、ＳＨＤＤがドレインに形成されないようにソースにｎドープｎ＋領域５１７を形成する際に使用されるものとは異なるマスクを用いて注入され得る。また、異なるマスクを用いることで、例えば、ｎドープｎ＋領域５２５及びｎドープｎ＋領域５１７の相対ドーパント濃度に対する柔軟性が得られる。
幾つかの実施形態では、ＳＨＤＤ領域５１８は、ｎドープｎ＋領域５１７と略同じ深さまで延び得る（すなわち、ＳＨＤＤ領域５１８は、ｎドープｎ＋領域５１７と略同じ深さまで基板５０２内に延び得る）。ゲートからより遠い位置にあるＳＨＤＤ領域５１８の境界は、ｎドープｎ＋領域５１７の外側境界よりゲートに近い位置にあり得るか、又は、ｎドープｎ＋領域５１７の境界に整合され、ｐドープｐ＋領域５１５の境界に接し得る。
ドレイン領域５０８のＨＶ ｎ型ウェル５００Ｂ、Ｎ−ＬＤ ５２７、及びｎ＋領域５２５は、ドープ材料を含有する領域である。同様に、ソース領域５０６のｎ＋領域５１７、ｐ＋領域５１５、及びｐ型ボディ５２２は、ドープ材料を含有する領域（Ｖｏｌｕｍｅ）である。幾つかの実施形態では、Ｎ−ＬＤ ５２７及びＨＶ ｎ型ウェル５００Ｂの双方の不純物濃度は、ｎ＋領域５１７及び５２５の不純物濃度より低い不純物濃度であり得る。これらの領域が重複する部分は、個々の領域の個別のドーピング濃度より高いドーピング濃度を有し得る。例えば、ｎ＋領域５２５、Ｎ−ＬＤ５２７、及びＨＶ ｎ型ウェル５００Ａの重複する領域を含む部分５２４は、他の重複する領域部分の中でも最も高いドーピング濃度を有し得る。ｎ＋領域５２５を除くＮ−ＬＤ５２７及びＨＶ ｎ型ウェル５００Ｂが重複する領域を含む部分５２６のドーピング濃度は、部分５２４のドーピング濃度より低いドーピング濃度を有し得る。ＨＶ ｎ型ウェル５００Ｂのみを含む部分５０４は、複数の重複するドープ領域を含まないので、部分５２４又は５２６のドープ領域より低いドーピング濃度を有し得る。
ＳＨＤＤ領域５１８は、ｎ＋領域５１７に使用されるドーピング濃度より低いドーピング濃度注入工程、及びＮ−ＬＤ領域５２６に使用されるドーピング濃度より高いドーピング濃度注入工程を用いて注入され得る。このように、幾つかの実施形態では、ＳＨＤＤ領域５１８及びｎ＋領域５１７が重複する部分は、重複しない部分より高い不純物のドーピング濃度を有し得る。これらの実施形態では、ＳＨＤＤ領域５１８を含む領域（すなわち、ＳＨＤＤ部分５２０）はまた、ｐ型ボディ５２２のドーピング濃度より高いドーピング濃度を有し得る。
次に、図４Ｂを参照する。ｐ＋領域５１４、ｎ＋領域５１６及び５２４、ＳＨＤＤ領域５２０、ｐ型ボディ５２２、並びにＮ−ＬＤ領域５２６の領域の各々は、ＬＤＭＯＳトランジスタ４１６の表面５３２上に表面領域を有し得る。ＨＶ ｎ型ウェル５００Ｂは、表面領域５３４を有する。例えば、ドレイン領域５０８において、Ｎ−ＬＤ領域の部分５２６は、ＨＶ ｎ型ウェル５００Ｂの表面領域内に位置する表面領域５３６を有する。ｎ＋領域の部分５２４は、Ｎ−ＬＤ領域の部分５２６の表面領域５３６内に位置する表面領域５３８を有する。ソース領域５０６においては、ｐ型ボディ５２２は、表面領域５３４内に位置する表面領域５４０を有する。ｐ＋領域の部分５１４及びｎ＋領域の部分５１６は、表面領域５４４及び５４２をそれぞれ有し、各々が、ｐ型ボディ５２２の表面領域５４０内に位置する。
ＳＨＤＤ領域５１８がｐ型ボディ５２２内に拡散される実施形態では、ＳＨＤＤ領域５１８の部分５２０はまた、表面領域５３４内に位置する表面領域５４８を有し得る。ｎ＋領域の部分５１６と重複するＳＨＤＤ領域５１８の部分は、ＬＤＭＯＳトランジスタ４１６上の表面領域５４６を有し得る。
図５は、ＳＨＤＤ ＬＤＭＯＳトランジスタ、浮遊動作機能を有するＰＭＯＳトランジスタ（すなわち、トランジスタのソースが接地されていない）、及び浮遊動作機能を有するＮＭＯＳトランジスタを含み、サブミクロンＣＭＯＳプロセスと適合性のある半導体デバイスを作製する例示的なプロセス６００を示している。
プロセス６００は、基板を形成することから始まる（ステップ６０２）。基板は、ｐ型基板又はｎ型基板であり得る。図６Ａの例を参照すると、ｐ型基板５０２を含む半導体層が形成される。次に、図６Ｂに示すように、ＬＤＭＯＳトランジスタのＨＶ ｎ型ウェル５００Ａ、及び浮遊動作機能を有するＰＭＯＳトランジスタ及び浮遊動作機能を有するＮＭＯＳトランジスタのＨＶ ｎ型ウェル５００Ｂが、ｐ型基板５０２内に形成される（ステップ６０４）。幾つかの実施形態では、ＨＶ ｎ型ウェル５００Ａ及び５００Ｂは、単一のウェルとして統合され得る。或いは、ＨＶ ｎ型ウェル５００Ａ及び５００Ｂは、別々のウェルとして注入され得る。また、ＨＶ ｎ型ウェル５００Ａ及び５００Ｂは、同時に、又は順次に注入され得る。
図６Ｃに示すように、ｐ型基板５０２内に、ＣＭＯＳのｎ型ウェル１０６（例えば、ＰＭＯＳトランジスタ用）及びＣＭＯＳのｐ型ウェル１２２（例えば、ＮＭＯＳトランジスタ用）が形成される（ステップ６０６）。ＣＭＯＳのｎ型ウェル１０６及びＣＭＯＳのｐ型ウェル１２２は、ＨＶ ｎ型ウェル５００Ａ及び５００Ｂの後に形成された状態が図示されているが、ＨＶ ｎ型ウェル５００Ａ及び５００Ｂの注入前にＣＭＯＳのｎ型ウェル１０６及びＣＭＯＳのｐ型ウェル１２２が形成されるように順序を逆にすることもできる。幾つかの実施形態では、ＨＶ ｎ型ウェル５００Ａ及び５００Ｂ、及びＣＭＯＳのｎ型ウェル１０６は、例えば、単一のマスクを使用することで、同時に注入され得る。他の実施形態では、ＨＶ ｎ型ウェル５００Ａ及び５００Ｂ、及びＣＭＯＳのｎ型ウェル１０６の各々は、順次に（及び任意の順序で）注入され得る。
図６Ｄを参照すると、浮遊動作機能を有するＮＭＯＳトランジスタのｐ型ボディが注入され得る（ステップ６０８）。例えば、浮遊動作機能を有するＮＭＯＳトランジスタのｐ型ボディ７００が、ＨＶ ｎ型ウェル５００Ａ内において注入され得る。
浮遊ＮＭＯＳトランジスタのｐ型ボディ７００の注入後、ＬＤＭＯＳトランジスタ、浮遊動作機能を有するＰＭＯＳトランジスタ、浮遊動作機能を有するＮＭＯＳトランジスタ、及びＣＭＯＳトランジスタの各々のゲート酸化物が形成され得る（ステップ６１０）。幾つかの実施形態では、各ゲート酸化物は、同時に、又は順次に形成され得る。例えば、ＬＤＭＯＳトランジスタのゲート酸化物は、ＬＤＭＯＳトランジスタがＣＭＯＳトランジスタのものと同様のしきい値電圧及びゲート酸化物の厚みを確立し得るよう、ＣＭＯＳトランジスタのゲート酸化物と同時に形成することができる。或いは、ＬＤＭＯＳトランジスタのゲート酸化物は、専用のゲート酸化物をＣＭＯＳトランジスタの厚みより厚くしたり薄くしたりしてＬＤＭＯＳトランジスタを柔軟に実装できるように、ＣＭＯＳトランジスタのゲート酸化物とは異なる時間又は異なる厚みで形成され得る。これらの実施形態では、ＬＤＭＯＳトランジスタのゲート酸化物が、ＣＭＯＳトランジスタのゲート酸化物より厚くなるように形成されると、ＬＤＭＯＳトランジスタは、より低い電圧電源が容易に利用し得ない高ゲートドライブイン用途が可能となる。この柔軟性により、動作の特定の周波数での効率的なターゲットなどの電源供給用途の特定の要求に応じて、ＬＤＭＯＳトランジスタが最適化される。
ＬＤＭＯＳ５１２のゲート酸化物は、ＨＶ ｎ型ウェル５００Ｂの上方のｐ型基板５０２の表面７０２上に形成され得る（ステップ６１０）。同様に、ＰＭＯＳトランジスタトランジスタ（浮遊動作機能を有する）のゲート酸化物７０６Ａ及びＮＭＯＳトランジスタ（浮遊動作機能を有する）のゲート酸化物７０６Ｂは、ＨＶ ｎ型ウェル５００Ａの上方のｐ型基板５０２の表面上に形成され得る。さらに、ゲート酸化物１１８及びゲート酸化物１３４は、ＣＭＯＳのｎ型ウェル１０６の上方のｐ型基板５０２の表面上、及びＣＭＯＳのｐ型ウェル１２２の上方のｐ型基板５０２の表面上のそれぞれに形成され得る。
次に、図６Ｅに示すように、ゲート酸化物上にポリシリコン層が堆積される（ステップ６１２）。ポリシリコン層は、配線を目的としたトランジスタの電極として使用され得る。図６Ｅに示すように、ポリシリコン層５１０、７０８Ａ、及び７０８Ｂは、ゲート酸化物５１２、ゲート酸化物７０６Ａ、及びゲート酸化物７０６Ｂ上にそれぞれ堆積され得る。また、ポリシリコン層１２０及びポリシリコン層１３６が、ＣＭＯＳのｎ型ウェル１０６の上方に形成されたゲート酸化物１１８及びＣＭＯＳのｐ型ウェル１２２の上方に形成されたゲート酸化物１３４上のそれぞれに堆積される。
図６Ｆに示すように、幾つかの実施形態では、ＬＤＭＯＳトランジスタのソース領域に対して自己整合されたｐ型ボディ５２２が形成され得る（ステップ６１４）。ｐ型ボディ５２２は、これらの実施形態では、ＨＶ ｎ型ウェル５００Ｂ内に注入される。
図６Ｇを参照すると、浅いドレイン（Ｎ−ＬＤ）５２７が、ＬＤＭＯＳトランジスタのドレイン内に注入され拡散される（ステップ６１８）。幾つかの実施形態では、浅いドレイン５２７はＬＤＭＯＳゲートの形成前又は形成後に注入され得る（すなわち、浅いドレイン５２７は、ＬＤＭＯＳトランジスタのゲート５０７に対して自己整合されなくてもよく、又は自己整合されてもよい）。浅いドレイン５２７は、上述したようなＬＡＴ注入又は法線角度傾斜注入を用いて注入され得る。
ステップ６２０において、ＳＨＤＤ領域５１８への注入が実行され、その後、ステップ６２４において、ｎ＋領域への注入が続く。ＳＨＤＤ領域５１８が形成されると、図６Ｈに示すように、ＬＤＭＯＳトランジスタは、ドレインにｎ＋領域５２５、ソースにｎ＋領域５１７をもつように注入される。ｎ＋領域７１０及び７１２は、浮遊動作機能を有するＮＭＯＳトランジスタのドレイン及びソースのそれぞれに形成される。ｎ＋領域１２８及び１３０はまた、ＣＭＯＳのｐ型ウェル１２２のソース領域及びドレイン領域のそれぞれに形成される。
ｎ＋領域への注入前にＳＨＤＤ領域５１８が注入されるように示されているが、ゲートに対するＳＨＤＤの所望の整合に応じて、ｎ＋領域の注入後にＳＨＤＤ領域５１８が注入されるように、順序を逆にすることもできる。いずれの実施形態においても、ＳＨＤＤ領域５１８は、ｎ＋領域５１７と略同じ深さのものであり得る（すなわち、ＳＨＤＤ領域５１８は、ｎ＋領域５１７と形成同じ深さまでｐ型基板５０２の方へ延びる）。
ＳＨＤＤ領域５１８及びｎ＋領域が形成された後、ＬＤＭＯＳトランジスタ、浮遊動作機能を有するＰＭＯＳトランジスタ、浮遊動作機能を有するＮＭＯＳトランジスタ、及びＣＭＯＳトランジスタのｐ＋領域が注入される（ステップ６２６）。図６Ｉに示すように、ｐ＋領域７１４Ａ及び７１４Ｂは、浮遊動作機能を有するＰＭＯＳトランジスタのドレイン及びソースのそれぞれに形成される。また、ＬＤＭＯＳトランジスタのソースに、ｐ＋領域５１５が形成される。ＰＭＯＳトランジスタのソース及びドレインのそれぞれに、別々のｐ＋領域１１２、１１４が形成される。ｐ＋領域の各々は、別々に、又は同時に形成され得る。
図６Ｊ〜図６Ｌは、ステップ６１６のプロセスをより詳細に示している。図６Ｊを参照すると、ＬＤＭＯＳトランジスタのドレイン内に浅いドレイン（Ｎ−ＬＤ）５２７が注入され拡散された後（例えば、ステップ６１４）、ＳＨＤＤ領域５１８は、ＬＤＭＯＳトランジスタのソース内に形成される（ステップ６２０）。ＳＨＤＤ領域５１８は、ＨＶ ｎ型ウェル上に既に形成されているゲート酸化物５１２の下に延びるように注入され得る。ＳＨＤＤ領域５１８は、ｎ＋領域５１７の外側境界（例えば、ドレインから離れた境界）と整合し、ｐ＋領域５１５に接していてもよい。或いは、ＳＨＤＤ領域５１８は、ｐ＋領域５１５から所定の距離離れて注入されてもよい。
次に、図６Ｋに示すように、ゲート酸化物５１２及びポリシリコン５１０に隣接して、一対の酸化物スペーサ５３０が形成され得る（ステップ６２２）。酸化物スペーサの形成後、ｎ＋領域用の注入が実行される（ステップ６２４）。ＬＤＭＯＳトランジスタは、ドレインにｎ＋領域を、ソースに別のｎ＋領域を有するように注入され得る。図６Ｌに示すように、ｎ＋領域５１７及び５２５は、ＳＨＤＤ領域５１８及びＮ−ＬＤ領域５２７上にわたってそれぞれ形成され得る。ｎ＋領域はまた、浮遊動作機能を有するＮＭＯＳトランジスタのドレイン及びソース、及びＣＭＯＳのｐ型ウェル１２２のソース及びドレイン領域に形成され得る。設計用途に応じて、ｎ＋領域は、酸化物スペーサの形成前に実行され得る。
ｐ＋領域は、ｎ＋領域と同様の方法で２段階の注入によって形成され得る。すなわち、酸化物スペーサの形成前に、ＳＨＤＤ領域が注入され得、酸化物スペーサの形成後に、ｐ＋領域が注入され得る。
ゲートが、限定的なソース／ドレイン重複部を有し得るので、これらの実施形態では、ゲート（又はゲート酸化物）が最初に形成され得、次に、ソース及び／又はドレインがゲート酸化物の下に伸びないように、ソース及びドレイン領域を画成する際の拡散又は注入マスクとしてゲートが使用されてもよい。ゲートが形成されると、当該ゲートは、ｎ＋領域及びｐ型ボディの注入中にマスクとして作用して、これらの領域がゲートに対して自己整合されるようになる。図示するように、ＬＤＭＯＳトランジスタのｎ＋領域５１７及び５２５が形成され、対応するゲート酸化物に対して自己整合される。
幾つかの実施形態では、ＬＤＭＯＳトランジスタの一方側のみ（例えば、ソース）が、ＳＨＤＤ領域を含む。例えば、ｎ＋領域５２５は、ＬＤＭＯＳトランジスタのドレインがＳＨＤＤ領域を含まないため、１段階のプロセスを用いて形成され得る。
幾つかの実施形態では、ステップ６０２〜６２６は、上述した順序で並列に（例えば、同じプロセス又は異なるプロセスによって、実質的に又は非連続的に）実行されてもよく、又は同じ結果を達成するために、異なる順序で実行されてもよい。例えば、ｐ型基板５０２の形成後、ＣＭＯＳのｎ型ウェル１０６及びＣＭＯＳのｐ型ウェル１２２が、ＨＶ ｎ型ウェル５００Ａ及び５００Ｂの注入前に注入され得る。別の例として、ｐ＋領域は、ｎ＋領域の注入前に形成され得、ＳＨＤＤ領域は、Ｎ−ＬＤ領域の注入前に形成され得る。更に別の例として、Ｎ−ＬＤ領域５２７は、ゲート酸化物の形成前又は自己整合されたｐ型ボディの注入前に注入され得る。
しかしながら、上述した順番は、図示したものに限定されない。例えば、ｎ＋領域５１７がＳＨＤＤ領域５１８の形成前に注入され得ることで、ＳＨＤＤ領域５１８は、ゲート酸化物５１２と自己整合し、ＳＨＤＤ領域５１８が引き続き形成された後、ｎ＋領域５１７と重複する。
幾つかの実施形態では、ステップ６０２〜６２６は、上述した順序で並列に（例えば、同じプロセス又は異なるプロセスによって、実質的に又は非連続的に）実行されてもよく、又は同じ結果を達成するために、異なる順序で実行されてもよい。例えば、酸化物スペーサの形成前に、ｎ＋／ｐ＋領域が注入され得る。別の例として、ＳＨＤＤ領域は、Ｎ−ＬＤ領域の注入前に注入され得る。更に別の例として、ＳＨＤＤ領域は、ステップ６１８、６２２、６２４、及び６２６の任意の一つのステップの前又は後に形成され得る。
他の実施形態では、特定の設計用途に応じて、ステップ６０２〜６２６の一つ以上、又はそれらの組み合わせを迂回させて直接つなげることもできる。更に他の実施形態では、ステップ６０２〜６２６の任意のものは、単一のプロセスよりも、同時に、又は連続して実行される二つ以上のプロセスによって実行されてもよい。
プロセス６００は、従来技術よりも優れた利点を与え得る。その理由は、ｐ型ボディ５２２及びｎ＋領域５１６の位置ずれによるチャネル長のばらつきが、プロセス６００のより大きな臨界寸法（ＣＤ）制御によって軽減され補償され得るからである
また、ＰＭＯＳトランジスタは、通常、ＣＭＯＳのｎ型ウェル上に形成される。ＣＭＯＳトランジスタのしきい値電圧のシフトが許容可能な用途では、図６Ｈの例の浮遊動作機能を有するＰＭＯＳトランジスタなどのＰＭＯＳトランジスタは、ＨＶ ｎ型ウェルに直接実装され得る。ＨＶｎ型ウェルにＰＭＯＳトランジスタを直接実装すると、プロセス６００は、（熱サイクルを維持している間）ＣＭＯＳのｎ型ウェル注入及びマスキングステップを省略できることで、全体的なプロセス製造コストを軽減させ得るという利点が得られる。
ｎ＋領域５１６に略等しい注入深さと、ｎドープの浅いドレインの注入に用いられるものより高いが、ｎ＋領域５１６の注入に用いられるものより低いドーパント濃度の組み合わせを有するＳＨＤＤは、良好なＲｄｓｏｎを与え得る一方で、トランジスタの安全動作領域（ＳＯＡ）、すなわち、トランジスタが高ドレイン電圧で高電流を持続する能力を高める。
図７Ａ及び図７Ｂは、ＬＤＭＯＳトランジスタ４１６の更なる他の実施形態を示している。これらの実施形態において、ＳＨＤＤ領域５１８が存在し（図４Ａ及び図４Ｂを参照）、Ｎ−ＬＤ領域８２６は、ｐ型ボディと接触するようにゲート５０７の下に伸びる（図７Ａ及び図７Ｂを参照）。ある実施形態では、Ｎ−ＬＤ領域８２６はまた、ＳＨＤＤ領域５１８及び／又はｎドープｎ＋領域５１６と重複してもよい。図７Ｂは、これらの実施形態の対応する表面積及び体積を示している。この構成は、より低いゲート駆動電圧の観点から同様のＲｄｓｏｎを与え得る。
ＳＨＤＤは、米国特許出願公開第２００７−０２０７６００号に記載されたＮ−ＬＤＳ領域と同様の方式でトランジスタ構造に組み込まれ得る。同特許出願の内容を、参照することにより本明細書に援用する。本発明の多数の実施形態について記載してきた。しかしながら、本発明の趣旨及び範囲から逸脱することなく、様々な修正がなされ得ることを理解されたい。例えば、ＬＤＭＯＳトランジスタは、ＤＣ−ＤＣ変換器の応用に限定されるわけではなく、トランジスタは、ＬＥＤドライバやＲＦ増幅器などの応用で使用されてもよい。したがって、他の実施形態は、以下の特許請求の範囲内のものである。

Claims (29)

  1. 基板上にソース領域と、ドレイン領域と、ゲート領域とを有するトランジスタを作製する方法であって、
    前記基板の表面に、ｎドープのｎ型ウェルを注入するステップと、
    前記トランジスタのソース領域とドレイン領域との間にゲート酸化物を形成するステップと、
    前記ゲート酸化物を導電材料で覆うステップと、
    前記トランジスタの前記ソース領域内に、ｐドープのｐ型ボディを注入するステップと、
    前記トランジスタの前記ソース領域内に、前記ｐ型ボディと重複するように第１のｎドープｎ＋領域を注入するステップと、
    前記トランジスタの前記ソース領域内にのみ、前記ｐ型ボディと重複するようにソース高二重拡散（ＳＨＤＤ）領域を注入するステップであって、該ＳＨＤＤ領域が、前記第１のｎドープｎ＋領域の深さと略等しい深さまで注入されたｎドープ領域であり、前記ゲート酸化物の下方において前記第１のｎドープｎ＋領域より更に横方向に延び、前記ＳＨＤＤ領域の一部分が、前記第１のｎドープｎ＋領域の一部分と重複する、該ステップと、
    前記トランジスタの前記ソース領域内に、前記第１のｎドープｎ＋領域に近接させて、ｐドープｐ＋領域を注入するステップと、
    前記トランジスタの前記ドレイン領域内に、第２のｎドープｎ＋領域を注入するステップと、
    前記ドレイン領域内に、ｎドープの浅いドレインを注入するステップと、
    を含み、
    前記ＳＨＤＤ領域が、前記ｎドープの浅いドレインの注入に使用されるドーパント濃度より高いが、前記第１のｎドープｎ＋領域の注入に使用されるドーパント濃度より低いドーパント濃度を用いて注入される、
    方法。
  2. 前記ＳＨＤＤ領域が、前記第１のｎドープｎ＋領域全体を取り囲む、請求項１に記載の方法。
  3. 前記ＳＨＤＤを注入した後、並びに、前記第１のｎドープｎ＋領域及び前記第２のｎドープｎ＋領域を注入する前に、前記ゲート酸化物の両側上に酸化物スペーサを形成するステップを更に含む、請求項１に記載の方法。
  4. 前記酸化物スペーサが、前記第１のｎドープｎ＋領域及び前記第２のｎドープｎ＋領域の形成前に形成される、請求項３に記載の方法。
  5. 前記ＳＨＤＤが、前記ゲート酸化物の形成後に形成される、請求項３に記載の方法。
  6. 前記ソース領域において、前記ＳＨＤＤ領域の表面領域、前記第１のｎドープｎ＋領域の表面領域、及び前記ｐドープｐ＋領域の表面領域が、前記ｐドープのｐ型ボディの表面領域内に位置する、請求項１に記載の方法。
  7. 前記ｐドープｐ＋領域が、前記第１のｎドープｎ＋領域に接する、請求項１に記載の方法。
  8. ソースと、
    ドレインと、
    前記ソースと前記ドレインとの間の空乏領域を制御するゲートと、
    を備え、
    前記ソースが、
    ｐドープのｐ型ボディと、
    前記ｐ型ボディと重複するｐドープｐ＋領域と、
    前記ｐドープｐ＋領域に近接して前記ｐ型ボディと重複する第１のｎドープｎ＋領域と、
    前記トランジスタの前記ソース領域内にのみに設けられたｎドープのソース高二重拡散（ＳＨＤＤ）領域であって、前記ｐ型ボディと重複し、前記第１のｎドープｎ＋領域の深さに略等しい深さを有し、前記第１のｎドープｎ＋領域と重複する、該ＳＨＤＤ領域と、
    を含み、
    前記ドレインが、
    第２のｎドープｎ＋領域と、
    前記第２のｎドープｎ＋領域と重複するｎドープの浅いドレインと、
    を含み、
    前記ゲートが、ゲート酸化物と、前記ゲート酸化物上の導電材料と、を含み、前記ＳＨＤＤ領域が、前記ゲート酸化物の下方において前記第１のｎドープｎ＋領域より更に横方向に延び、
    前記ＳＨＤＤ領域が、前記ｎドープの浅いドレインの注入に使用されるドーパント濃度より高いが、前記第１のｎドープｎ＋領域の注入に使用されるドーパント濃度より低いドーパント濃度を用いて注入されている、
    トランジスタ。
  9. 前記第２のｎ＋領域が、前記ｎドープの浅いドレインより深くに延びる、請求項８に記載のトランジスタ。
  10. 前記ＳＨＤＤ領域が、前記第１のｎドープｎ＋領域全体を取り囲む、請求項８に記載のトランジスタ。
  11. 前記ｐドープｐ＋領域が、前記第１のｎドープｎ＋領域に接する、請求項８に記載のトランジスタ。
  12. 入力電圧源に結合される入力端子と、負荷に結合される出力端子とを有する電圧レギュレータであって、
    請求項８に記載のトランジスタを含むパワースイッチであって、そのデューティーサイクルが、前記出力端子に供給される電力を制御する、該パワースイッチと、
    前記出力端子で略ＤＣの出力電圧を与えるフィルタと、
    を備える電圧レギュレータ。
  13. 基板上にソース領域と、ドレイン領域と、ゲート領域とを有するトランジスタの作製方法において、
    前記トランジスタのソース領域とドレイン領域との間にゲート酸化物を形成するステップと、
    前記ゲート酸化物を導電材料で覆うステップと、
    前記トランジスタの前記ソース領域内に、ｐドープのｐ型ボディを注入するステップと、
    前記トランジスタの前記ソース領域内において、前記ｐ型ボディに第１のｎドープｎ＋領域を注入するステップと、
    前記トランジスタの前記ソース領域内にのみ、前記ｐ型ボディと重複するようにソース高二重拡散（ＳＨＤＤ）領域を注入するステップであって、該ＳＨＤＤ領域の一部分が、前記第１のｎドープｎ＋領域の一部分と重複し、該ＳＨＤＤ領域が、前記ゲート酸化物の下方において前記第１のｎドープｎ＋領域より更に横方向に延びる、該ステップと、
    前記トランジスタの前記ソース領域内に、前記第１のｎドープｎ＋領域に近接させて、前記ｐ型ボディ内のｐドープｐ＋領域を注入するステップと、
    前記トランジスタの前記ドレイン領域内に、第２のｎドープｎ＋領域を注入するステップと、
    前記ドレイン領域内に、前記ｐドープのｐ型ボディに接触するように前記ゲート酸化物の下方に延びるｎドープの浅いドレインを注入するステップと、
    前記トランジスタの前記ソース領域内に、ｐドープｐ＋領域を注入するステップと、
    を含む方法。
  14. 前記ＳＨＤＤ領域が、前記第１のｎドープｎ＋領域全体を取り囲む、請求項１３に記載の方法。
  15. 前記ＳＨＤＤ領域が、前記第１のｎドープｎ＋領域の深さと略等しい深さまで注入される、請求項１３に記載の方法。
  16. 前記ＳＨＤＤ領域が、前記第１のｎドープｎ＋領域を注入する際に用いられる不純物濃度より低い不純物濃度を用いて注入される、請求項１３に記載の方法。
  17. 前記ＳＨＤＤ領域が、ｎドープの浅いドレインを注入する際に用いられたドーパントレベルより高いドーパントレベルを用いて注入される、請求項１３に記載の方法。
  18. 前記ｐドープｐ＋領域が、前記第１のｎドープｎ＋領域に接する、請求項１３に記載の方法。
  19. ソースと、
    ドレインと、
    前記ソースと前記ドレインとの間の空乏領域を制御するゲートと、
    を備え、
    前記ソースが、
    ｐドープのｐ型ボディと、
    前記ｐ型ボディと重複するｐドープｐ＋領域と、
    前記ｐドープｐ＋領域に近接して前記ｐ型ボディと重複する第１のｎドープｎ＋領域と、
    前記トランジスタの前記ソース領域内にのみ設けられたｎドープのソース高二重拡散（ＳＨＤＤ）領域であって、前記ｐ型ボディと重複し、その一部分が前記第１のｎドープｎ＋領域と重複する、該ＳＨＤＤ領域と、
    を含み、
    前記ドレインが、
    第２のｎドープｎ＋領域と、
    ｎドープの浅いドレインと、
    を含み、
    前記ゲートが、ゲート酸化物と、前記ゲート酸化物上の導電材料と、を含み、前記ＳＨＤＤ領域が、前記ゲート酸化物の下方において前記第１のｎドープｎ＋領域より更に横方向に延び、
    前記ｎドープの浅いドレインが、前記ｐドープのｐ型ボディと接触するように前記ゲート酸化物の下方に延びる、
    トランジスタ。
  20. 前記第２のｎ＋領域が、前記ｎドープの浅いドレインより深くに延びる、請求項１９に記載のトランジスタ。
  21. 前記第２のｎドープｎ＋領域が、前記トランジスタの前記ゲートに自己整合されている、請求項１９に記載のトランジスタ。
  22. 前記第１のｎ＋領域が、前記ｐ型ボディに取り囲まれる、請求項１９に記載のトランジスタ。
  23. 前記ｐ型ボディが、前記ｐ＋領域、前記第１のｎ＋領域、及び前記ＳＨＤＤ領域より深い、請求項１９に記載のトランジスタ。
  24. 前記ＳＨＤＤ領域が、前記第１のｎドープｎ＋領域の全体を取り囲む、請求項１９に記載のトランジスタ。
  25. 前記ＳＨＤＤ領域が、前記第１のｎドープｎ＋領域の深さと略等しい深さまで注入されている、請求項１９に記載のトランジスタ。
  26. 前記ＳＨＤＤ領域が、前記第１のｎドープｎ＋領域を注入する際に用いられる不純物濃度より低い不純物濃度を用いて注入されている、請求項１９に記載のトランジスタ。
  27. 前記ＳＨＤＤ領域の外側境界が、前記第１のｎドープｎ＋領域の外側境界に整合されている、請求項１９に記載のトランジスタ。
  28. 前記ｐドープｐ＋領域が、前記第１のｎドープｎ＋領域に接する、請求項１９に記載のトランジスタ。
  29. 入力電圧源に結合される入力端子と、負荷に結合される出力端子とを有する電圧レギュレータであって、
    請求項１９に記載のトランジスタを含むパワースイッチであって、そのデューティーサイクルが、前記出力端子に供給される電力を制御する、該パワースイッチと、
    前記出力端子で略ＤＣの出力電圧を与えるフィルタと、
    を備える電圧レギュレータ。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8207580B2 (en) * 2009-05-29 2012-06-26 Power Integrations, Inc. Power integrated circuit device with incorporated sense FET
TWI401801B (zh) * 2010-02-01 2013-07-11 Richtek Technology Corp 增加擊穿防護電壓之橫向擴散金屬氧化物半導體元件與製作方法
CN102148247B (zh) * 2010-02-04 2013-07-31 立锜科技股份有限公司 增加击穿防护电压的横向扩散金属氧化物半导体元件与制作方法
US8841723B2 (en) 2010-03-10 2014-09-23 Richtek Technology Corporation, R.O.C. LDMOS device having increased punch-through voltage and method for making same
US9293577B2 (en) * 2010-03-30 2016-03-22 Volterra Semiconductor LLC LDMOS with no reverse recovery
US20130320445A1 (en) * 2012-06-04 2013-12-05 Ming-Tsung Lee High voltage metal-oxide-semiconductor transistor device
KR101988425B1 (ko) 2012-11-05 2019-06-12 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN103855212B (zh) * 2012-12-04 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种横向扩散半导体器件
WO2016168123A1 (en) * 2015-04-12 2016-10-20 NEO Semiconductor, Inc. A cmos anti-fuse cell
US9985019B2 (en) * 2015-09-16 2018-05-29 Vanguard International Semiconductor Corporation Semiconductor structure with high-voltage and low-voltage CMOS devices and method for manufacturing the same
KR102495452B1 (ko) 2016-06-29 2023-02-02 삼성전자주식회사 반도체 장치
CN108682689B (zh) 2018-05-25 2023-12-01 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体结构和其形成方法
CN108682690B (zh) 2018-05-25 2024-05-24 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件和其制造方法
CN108807543B (zh) 2018-05-25 2023-12-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN108598156A (zh) 2018-05-29 2018-09-28 矽力杰半导体技术(杭州)有限公司 Ldmos晶体管及其制造方法
CN108847423B (zh) 2018-05-30 2022-10-21 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
CN109346467A (zh) 2018-08-17 2019-02-15 矽力杰半导体技术(杭州)有限公司 半导体结构、驱动芯片和半导体结构的制造方法
CN109346466B (zh) 2018-08-17 2020-10-16 矽力杰半导体技术(杭州)有限公司 半导体结构和驱动芯片
CN109326594A (zh) 2018-08-20 2019-02-12 矽力杰半导体技术(杭州)有限公司 一种半导体晶片
PL3838796T3 (pl) 2019-12-19 2024-02-19 Soremartec S.A. Opakowanie do produktów spożywczych z narzędziem do jedzenia
CN111668186A (zh) 2020-06-08 2020-09-15 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
JP2023539108A (ja) * 2020-08-19 2023-09-13 華為技術有限公司 ＤｒＭＯＳ、集積回路、電子機器、及び製造方法
CN112234094B (zh) 2020-09-29 2022-07-29 矽力杰半导体技术(杭州)有限公司 金属氧化物半导体器件及其制造方法
US11410893B1 (en) * 2021-01-31 2022-08-09 Nanya Technology Corporation Semiconductor structure

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139438A (ja) * 1995-11-15 1997-05-27 Denso Corp 半導体装置およびその製造方法
JPH10506755A (ja) * 1994-09-27 1998-06-30 マイクレル，インコーポレーテッド エンハンストドリフト領域を備える高電圧横型ｄｍｏｓデバイス
JPH11330452A (ja) * 1998-05-11 1999-11-30 Matsushita Electron Corp 半導体装置およびその製造方法
JPH11340454A (ja) * 1998-05-28 1999-12-10 Matsushita Electron Corp 半導体装置およびその製造方法
JP2002314066A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
JP2005093456A (ja) * 2003-09-11 2005-04-07 Shindengen Electric Mfg Co Ltd 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
JP2005252150A (ja) * 2004-03-08 2005-09-15 Sharp Corp 半導体装置及びその製造方法、ｃｍｏｓ型レギュレータ、電子機器
JP2007027641A (ja) * 2005-07-21 2007-02-01 Toshiba Corp 半導体装置及びその製造方法
US20070207600A1 (en) * 2006-03-02 2007-09-06 Volterra Semiconductor Corporation Lateral Double-Diffused Mosfet (LDMOS) Transistor and a Method of Fabricating the Same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69225552T2 (de) 1991-10-15 1999-01-07 Texas Instruments Inc., Dallas, Tex. Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung
US5349225A (en) 1993-04-12 1994-09-20 Texas Instruments Incorporated Field effect transistor with a lightly doped drain
US6831331B2 (en) 1995-11-15 2004-12-14 Denso Corporation Power MOS transistor for absorbing surge current
US6137140A (en) 1997-11-26 2000-10-24 Texas Instruments Incorporated Integrated SCR-LDMOS power device
US6252278B1 (en) 1998-05-18 2001-06-26 Monolithic Power Systems, Inc. Self-aligned lateral DMOS with spacer drift region
US6424005B1 (en) 1998-12-03 2002-07-23 Texas Instruments Incorporated LDMOS power device with oversized dwell
US6400126B1 (en) * 1999-12-30 2002-06-04 Volterra Semiconductor Corporation Switching regulator with multiple power transistor driving voltages
EP1148555A1 (en) 2000-04-21 2001-10-24 STMicroelectronics S.r.l. RESURF LDMOS field-effect transistor
JP2002094063A (ja) 2000-09-11 2002-03-29 Toshiba Corp 半導体装置
US6593621B2 (en) 2001-08-23 2003-07-15 Micrel, Inc. LDMOS field effect transistor with improved ruggedness in narrow curved areas
EP1321985B1 (en) 2001-12-20 2007-10-24 STMicroelectronics S.r.l. Method of integrating metal oxide semiconductor field effect transistors
US6762456B1 (en) 2001-12-26 2004-07-13 Sirenza Microdevices, Inc. Multiple conductive plug structure including at least one conductive plug region and at least one between-conductive-plug region for lateral RF MOS devices
US6876035B2 (en) 2003-05-06 2005-04-05 International Business Machines Corporation High voltage N-LDMOS transistors having shallow trench isolation region
US20050006701A1 (en) 2003-07-07 2005-01-13 Tzu-Chiang Sung High voltage metal-oxide semiconductor device
JP4198006B2 (ja) 2003-07-25 2008-12-17 株式会社リコー 半導体装置の製造方法
US6927453B2 (en) 2003-09-30 2005-08-09 Agere Systems Inc. Metal-oxide-semiconductor device including a buried lightly-doped drain region
US7005703B2 (en) 2003-10-17 2006-02-28 Agere Systems Inc. Metal-oxide-semiconductor device having improved performance and reliability
US7074659B2 (en) 2003-11-13 2006-07-11 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor
US7220633B2 (en) 2003-11-13 2007-05-22 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET
US7038274B2 (en) 2003-11-13 2006-05-02 Volterra Semiconductor Corporation Switching regulator with high-side p-type device
US7163856B2 (en) 2003-11-13 2007-01-16 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
EP1577952B1 (en) 2004-03-09 2018-07-04 STMicroelectronics Srl Method of making a high voltage insulated gate field-effect transistor
US7525150B2 (en) 2004-04-07 2009-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage double diffused drain MOS transistor with medium operation voltage
JP2006202810A (ja) 2005-01-18 2006-08-03 Sharp Corp 横型二重拡散型ｍｏｓトランジスタおよびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10506755A (ja) * 1994-09-27 1998-06-30 マイクレル，インコーポレーテッド エンハンストドリフト領域を備える高電圧横型ｄｍｏｓデバイス
JPH09139438A (ja) * 1995-11-15 1997-05-27 Denso Corp 半導体装置およびその製造方法
JPH11330452A (ja) * 1998-05-11 1999-11-30 Matsushita Electron Corp 半導体装置およびその製造方法
JPH11340454A (ja) * 1998-05-28 1999-12-10 Matsushita Electron Corp 半導体装置およびその製造方法
JP2002314066A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
JP2005093456A (ja) * 2003-09-11 2005-04-07 Shindengen Electric Mfg Co Ltd 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
JP2005252150A (ja) * 2004-03-08 2005-09-15 Sharp Corp 半導体装置及びその製造方法、ｃｍｏｓ型レギュレータ、電子機器
JP2007027641A (ja) * 2005-07-21 2007-02-01 Toshiba Corp 半導体装置及びその製造方法
US20070207600A1 (en) * 2006-03-02 2007-09-06 Volterra Semiconductor Corporation Lateral Double-Diffused Mosfet (LDMOS) Transistor and a Method of Fabricating the Same

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