CN101911268B - 双重扩散源mosfet(ldmos)晶体管中的重掺杂区及其制造方法 - Google Patents

双重扩散源mosfet(ldmos)晶体管中的重掺杂区及其制造方法 Download PDF

Info

Publication number
CN101911268B
CN101911268B CN2008801233266A CN200880123326A CN101911268B CN 101911268 B CN101911268 B CN 101911268B CN 2008801233266 A CN2008801233266 A CN 2008801233266A CN 200880123326 A CN200880123326 A CN 200880123326A CN 101911268 B CN101911268 B CN 101911268B
Authority
CN
China
Prior art keywords
zone
type doped
shdd
type
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008801233266A
Other languages
English (en)
Other versions
CN101911268A (zh
Inventor
马可·A·苏尼加
尤普东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Volterra Semiconductor LLC
Original Assignee
Volterra Semiconductor LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Volterra Semiconductor LLC filed Critical Volterra Semiconductor LLC
Publication of CN101911268A publication Critical patent/CN101911268A/zh
Application granted granted Critical
Publication of CN101911268B publication Critical patent/CN101911268B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/041—Making n- or p-doped regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种晶体管包括源极、漏极与栅极。源极包括一p型掺杂的p型基体、与p型基体重迭的一p+区域、在p+区域附近而与p型基体重迭的一n+区域、以及仅位于晶体管的源极区域中的一n型掺杂的源极、重度双重扩散(SHDD)区域，该SHDD区域具有的深度约等于第一n+区域的深度，并且该SHDD区域与该第一n+区域重迭；漏极包括一第二n+区域以及与该第二n+区域重迭的一n型掺杂的浅漏极；栅极包括一栅极氧化物与位于该栅极氧化物上的一传导材料。SHDD区域进一步侧向延伸超过栅极氧化物下方的第一n+区域；SHDD区域的注入所使用的一掺质浓度高于该n型掺杂的浅漏极的掺质中所使用的浓度，但低于该第一n型掺杂的n+区域的掺质中所使用的浓度。

Description

双重扩散源MOSFET(LDMOS)晶体管中的重掺杂区及其制造方法
技术领域
本发明涉及半导体装置。
背景技术
电压调节器(如DC对DC转换器)用于对电子系统提供稳定电压，其中切换式电压调节器(或简称为「切换式调节器」)是目前已知的一种DC对DC转换器的有效类型。切换式调节器藉由将一输入DC电压转换为高频率电压、并过滤高频率输入电压以产生该输出DC电压而产生一输出电压；特别是，切换式调节器包括一开关以交替地耦合与解耦一输入DC电压源(例如电池)与一负载(例如一集成电路)。输出滤波器(一般包括一电感器与一电容器)，耦合在输入电压源与负载之间，以过滤开关的输出并因此提供输出DC电压。控制器(例如一脉宽调变器或一脉频调变器)控制该开关以维持一实质上固定的输出DC电压。
LDMOS晶体管一般使用于切换式调节器，这是因为其关于特定导通电阻(Rdson)与漏极对源极的崩溃电压(BVd_s)之间的折衷(tradeoff)性能。传统LDMOS晶体管一般是通过复杂的工序而制造为具有最佳装置性能特征，例如通过双极-CMOS(BiCMOS)工序或双极-CMOS-DMOS(BCD)工序，其包括一或多个不与亚微米CMOS工序兼容的工序步骤，一般是在生产大容量数字CMOS装置(例如0.5μm的DRAM生产技术)中专门的制造商所使用，其在下文将进一步详细说明；因此，传统LDMOS晶体管一般并非制造于这种制造商处。
现将说明专从事于数字与混合讯号CMOS装置生产大容量的制造商所使用的一般亚微米CMOS工序(在本文中称之为亚微米CMOS工序)。亚微米CMOS工序一般是用以制造亚微米CMOS晶体管，亦即具有的通道长度低于1μm的PMOS晶体管及/或NMOS晶体管。图1表示通过亚微米CMOS工序而制造在一p型基板104上的PMOS晶体管100与NMOS晶体管102；PMOS晶体管100是注入在一CMOS n型阱106中。PMOS晶体管100包括一源极区域108与一漏极区域110，其分别具有p型掺杂的p+区域112与114。PMOS晶体管100还包括栅极116，其由栅极氧化物118与多晶硅层120所形成。NMOS晶体管102是注入在CMOS p型阱122中，NMOS晶体管102还包括一源极区域124与一漏极区域126，其分别具有n型掺杂的n+区域128与130。NMOS晶体管102还包括由栅极氧化物134与多晶硅层136所形成的栅极132。
图2说明了一种可用于制造大容量亚微米CMOS晶体管(例如图1所示的CMOS晶体管)的亚微米CMOS工序200。工序200开始于形成一基板(步骤202)，该基板可为一p型基板或一n型基板；参照图1，CMOS晶体管是制造在一p型基板104上。在基板中注入PMOS晶体管的CMOS n型阱106与NMOS晶体管的CMOS p型阱122(步骤204)。形成每一个CNOS晶体管的栅极氧化物118、134，并进行CMOS通道调整注入以控制每一个CMOS晶体管的临界电压(步骤206)。分别在栅极氧化物118、134上方沉积一多晶硅层120、136(步骤208)。注入PMOS晶体管的p+区域与NMOS晶体管的n+区域(步骤210)。p+区域112、114与n+区域128、130为高掺杂，且其提供低电阻的欧姆接触。在亚微米CMOS工序中，n+区域的形成一般会通过三道步骤的工序而执行于如下的单一屏蔽及光微影步骤：1)注入一轻度掺杂的n+杂质区域，2)形成一氧化物间隔物，以及3)注入一重掺杂n+杂质区域。p+区域的形成是以类似的方式进行。这种n+与p+区域的形成使晶体管可具有增进的热载子性能。
专从事于大容量数字CMOS装置生产的制造商通常具有与制造商的亚微米CMOS工序有关的固定参数，这些固定参数一般是经最佳化以供数字亚微米CMOS晶体管的大量生产所用。举例而言，在工序步骤206中，CMOS通道调整注入通常具有一般为固定的热预算，并具有针对大量生产亚微米CMOS晶体管而最佳化的参数。
如上所述，传统LDMOS晶体管一般是通过复杂工序来实现最佳化的装置性能，例如BiCMOS工序或BCD工序，其包括了一或多个不与为数字亚微米CMOS晶体管量产而最佳化的亚微米CMOS工序兼容的工序步骤。
图3A说明了一种传统LDMOS晶体管300，其通过BiCMOS工序而制造于p型基板302上。LDMOS晶体管300包括了具有一n型掺杂的n+区域306、一p型掺杂的p+区域308与一p型掺杂的p型基体310的源极区域304。LDMOS晶体管300也包括了具有一n型掺杂的n+区域314与一n型阱(HV n型阱)316的漏极区域302、以及栅极318，其包括一栅极氧化物320与一多晶硅层322。在BiCMOS工序中，栅极氧化物320、以及BiCMOS工序中制造的任何CMOS晶体管的栅极氧化物是在n+区域306与p型基体310的注入之前形成；因此，BiCMOS工序允许栅极318在n+区域306与p型基体310的注入期间作为屏蔽使用，亦即，n+区域306与p型基体310会相对栅极318进行自对准。n+区域306与p型基体310的自对准侧向双重扩散形成了LDMOS晶体管300的通道。这种类型的自对准侧向双重扩散无法轻易整合于亚微米CMOS工序中，因为后续与自对准双重扩散有关的驱动步骤(或热预算)会中断与亚微米CMOS工序步骤有关的热预算(例如步骤206)，且需要对分配至亚微米CMOS工序步骤的热预算进行重新设计。亦即，自对准双重扩散通常包括长时间和高温的驱动步骤，其可使亚微米CMOS晶体管的特性(例如临界电压)偏移。
在LDCMOS晶体管300的区域(a)中的侧向掺杂轮廓控制了导通电阻Rdson的折衷性能以及漏极对源极崩溃电压BVd_s；区域(b)中的垂直掺杂轮廓决定了LDMOS晶体管的漏极对源极崩溃电压BVd_s；而区域(c)中的夹止(pinch-off)掺杂轮廓决定了LDMOS晶体管的源极对基板夹通崩溃电压BVs_sub。对于具浮动操作需求的LDMOS晶体管而言(例如在同步降压电路配置中作为高压侧控制开关的LDMOS晶体管)，源极对基板夹通崩溃电压BVs_sub是一种重要的参数。
图3B说明了一种传统LDMOS晶体管330，其是通过BCD工序而制造于p型基板332上。LDMOS晶体管330包括了具有一n型掺杂的n+区域336、一p型掺杂的p+区域338与一p型掺杂的p型基体340的源极区域334。LDMOS晶体管330也包括了具有一n型掺杂的n+区域344和一n型层(HV n型磊晶层)346的漏极区域342、以及栅极348，其包括一栅极氧化物350与一多晶硅层352。与BiCMOS工序相同的是，在BCD工序中，栅极氧化物350、以及BCD工序中制造的任何CMOS晶体管的栅极氧化物是于n+区域336与p型基体340的注入之前形成。
在BCD工序中，可于p型基板332上成长一n+埋藏层以增进LDMOS晶体管的源极对基板夹通崩溃电压。这种方式提供了导通电阻Rdson与LDMOS晶体管的漏极对源极崩溃电压BVd_S之间的较佳折衷性能，这是因为LDMOS晶体管的侧向掺杂轮廓可被最佳化、而不限制垂直掺杂轮廓。然而，这种BCD工序包括HV n型磊晶层346的成长，而这个步骤通常不与亚微米CMOS工序相容。
另一种用于BCD工序的方式是，利用注入于LDCMOS晶体管364的漏极区域362中的n型层360，如图3C所示。n型层360、n+区域366与p型基体368是于形成栅极氧化物372后进行注入。加入n型层360提供了另一参数来进一步使LDMOS晶体管的导通电阻Rdson与漏极对源极崩溃电压BVd_S之间的折衷特性最佳化。类似于图3B所示的埋藏层方式，在表面处加入n型层360提供了一种方法以解耦垂直和水平掺杂限制。
发明内容
在一方面中，一种用于制造在一基板上具有一源极区域、一漏极区域与一栅极区域的晶体管的方法包括：于该基板的一表面中注入一n型掺杂的n型阱；于该晶体管的一源极区域与一漏极区域之间形成一栅极氧化物；以一传导材料覆盖该栅极氧化物；于该晶体管的该源极区域中注入一p型掺杂的p型基体；于该晶体管的该源极区域中注入一第一n型掺杂的n+区域，以与该p型基体重迭；仅于该晶体管的该源极区域中注入一源极、重度双重扩散(SHDD)区域以与该p型基体重迭，该SHDD区域是一n型掺杂区域，其注入的深度约与该第一n型掺杂的n+区域相等，该SHDD区域还侧向延伸超过该栅极氧化物下方的该第一n型掺杂的n+区域，该SHDD区域的一部分与该第一n型掺杂的n+区域的一部分重迭；于该晶体管的该源极区域中注入一p型掺杂的p+区域，该p型掺杂的p+区域位于该第一n型掺杂的n+区域的邻近处；于该晶体管的该漏极区域中注入一第二n型掺杂的n+区域；以及于该漏极区域中注入一n型掺杂的浅漏极，其中该SHDD区域的注入所使用的一掺质浓度高于该n型掺杂的浅漏极的掺质中所使用的浓度，但低于该第一n型掺杂的n+区域的掺质中所使用的浓度。
实施方式可包括下列一或多个特征：该SHDD区域围绕整个第一n型掺杂的n+区域。于注入该SHDD之后、但在注入该第一n型掺杂的n+区域与该第二n型掺杂的n+区域之前，于该栅极氧化物的每一侧形成一氧化物间隔物。该氧化物间隔物是在形成该第一n型掺杂的n+区域与该第二n型掺杂的n+区域之前形成。该SHDD是在形成该栅极氧化物之后形成。在该源极区域中，该SHDD的一表面区域、该第一n型掺杂的n+区域的一表面区域以及该p型掺杂的p+区域的一表面区域位于该p型掺杂的p型基体的一表面区域内。该p型掺杂的p+区域邻靠该第一n型掺杂的n+区域。
在另一方面中，一种晶体管包括了一源极、一漏极以及用于控制源极与漏极间耗尽区的一栅极。源极包含：一p型掺杂的p型基体；一p型掺杂的p+区域，其与该p型基体重迭；一第一n型掺杂的n+区域，其与该p型掺杂的p+区域邻近处的该p型基体重迭；及一n型掺杂的源极、重度双重扩散(SHDD)区域，其仅位于该晶体管的该源极区域中，该SHDD区域与该p型基体重迭，该SHDD区域的深度约相等于该第一n型掺杂的n+区域的深度，且该SHDD区域与该第一n型掺杂的n+区域重迭。漏极包含一第二n型掺杂的n+区域；及一n型掺杂的浅漏极，其与该第二n型掺杂的n+区域重迭。栅极包括一栅极氧化物以及位于该栅极氧化物上方的一传导材料，该SHDD区域还侧向延伸超过该栅极氧化物下方的该第一n型掺杂的n+区域。该SHDD区域经注入，其使用的一掺质浓度高于该n型掺杂的浅漏极的掺质中所使用的浓度，但低于该第一n型掺杂的n+区域的掺质中所使用的浓度。
实施方式可包括下列一或多个特征：该第二n+区域延伸深于该n型掺杂的浅漏极。该SHDD区域围绕整个第一n型掺杂的n+区域。该p型掺杂的p+区域邻靠该第一n型掺杂的n+区域。
在另一方面中，一种用于制造在一基板上具有一源极区域、一漏极区域与一栅极区域的晶体管的方法包括：于该晶体管的一源极区域与一漏极区域的间形成一栅极氧化物；以一传导材料覆盖该栅极氧化物；于该晶体管的该源极区域中注入一p型掺杂的p型基体；于该晶体管的该源极区域中注入一第一n型掺杂的n+区域于该p型基体中；仅于该晶体管的该源极区域中注入一源极、重度双重扩散(SHDD)区域以与该p型基体重迭，该SHDD区域的一部分与该第一n型掺杂的n+区域的一部分重迭，该SHDD区域还侧向延伸超过该栅极氧化物下方的该第一n型掺杂的n+区域；于该晶体管的该源极区域中注入一p型掺杂的p+区域于该p型基体中，该p型掺杂的p+区域位于该第一n型掺杂的n+区域的邻近处；于该晶体管的该漏极区域中注入一第二n型掺杂的n+区域；及于该漏极区域中注入一n型掺杂的浅漏极，该n型掺杂的浅漏极延伸至该栅极氧化物下方以接触该p型掺杂的p型基体；以及于该晶体管的该源极区域中注入一p型掺杂的p+区域。
实施方式包括下述一或多个特征：该SHDD区域围绕整个第一n型掺杂的n+区域。该SHDD区域经注入，其注入的深度约等于该第一n型掺杂的n+区域的深度。该SHDD区域使用的一杂质浓度低于用于该第一n型掺杂的n+区域的注入的浓度。该SHDD区域使用的一掺质浓度高于用于该n型掺杂的浅漏极的注入的浓度。该p型掺杂的p+区域邻靠该第一n型掺杂的n+区域。
在另一方面中，一种晶体管包括一源极、一漏极以及用于控制源极与漏极间耗尽区的一栅极。源极包含：一p型掺杂的p型基体；一p型掺杂的p+区域，其与该p型基体重迭；一第一n型掺杂的n+区域，其与该p型掺杂的p+区域邻近处的该p型基体重迭；及一n型掺杂的源极、重度双重扩散(SHDD)区域，其仅位于该晶体管的该源极区域中，该SHDD区域与该p型基体重迭，该SHDD区域的一部分与该第一n型掺杂的n+区域重迭。漏极包含：一第二n型掺杂的n+区域；及一n型掺杂的浅漏极。栅极包含一栅极氧化物以及位于该栅极氧化物上方的一传导材料，该SHDD区域还侧向延伸超过该栅极氧化物下方的该第一n型掺杂的n+区域；其中该n型掺杂的浅漏极延伸至该栅极氧化物下方以接触该p型掺杂的p型基体。
实施方式包括下述一或多特征：该第二n+区域延伸深于该n型掺杂的浅漏极。该第二n型掺杂的n+区域自对准至该晶体管的该栅极。该p型基体包围该第一n+区域。该p型基体深于该p+区域、该第一n+区域与该SHDD区域。该SHDD区域围绕整个第一n型掺杂的n+区域。该SHDD区域注入至达约等于该第一n型掺杂的n+区域的深度。该SHDD区域的注入所使用的一杂质浓度低于该第一n型掺杂的n+区域的注入所使用的一杂质浓度。该SHDD区域的一外边界与该第一n型掺杂的n+区域的一外边界对齐。该p型掺杂的p+区域邻靠该第一n型掺杂的n+区域。
在另一方面中，一种电压调节器具有一输入终端与一输出终端，该输入终端耦接至一输出电压源，且该输出终端耦接至一负载，该电压调节器包括：一电源开关，其包括如上所述的晶体管；以及一过滤器，其在该输出终端处提供一一般DC输出电压。该电源开关的工作周期控制供应至该输出终端的功率。
以下将参照伴随图式与说明来描述本发明的一或多个实施方式的细节。本发明的其它特征、目的与优势可由说明与图式中、以及从申请专利范围中清楚得知。
附图说明
图1是形成在一p型基板上的传统PMOS晶体管与NMOS晶体管的剖面示意图。
图2是一流程图，其说明了用于制造CMOS晶体管的传统亚微米CMOS工序。
图3A、3B与3C是传统LDMOS晶体管的剖面示意图。
图4A-4B分别为SHDD LDMOS晶体管的剖面示意图以及SHDD LDMOS晶体管的源极与漏极区域表面区域的三维视图。
图5是一流程图，其说明了用于制造一半导体晶体管的示例工序，该半导体晶体管包括一SHDD LDMOS晶体管，该工序与亚微米CMOS工序相容。
图6A-6L根据图5的示例工序而说明了制造SHDD LDCMOS晶体管、PMOS晶体管与NMOS晶体管的示例工序。
图7A-7B分别为具有延伸N-LD区域的SHDD LDMOS晶体管的剖面示意图及其源极与漏极区域的表面区域的三维视图。
不同图式中的相同组件符号代表相同的组件。
具体实施方式
图4A表示了LDMOS晶体管416的特定实施方式的剖面示意图。LDMOS晶体管416可为一电源开关，例如电压调节器中的电源开关，如在降压转换器拓朴中使中间终端连接接地的低压侧电源开关、或在降压转换器拓朴中使输入电压连接接地的高压侧电源开关、在升压转换器拓朴、降压-升压转换器拓朴、或各种转换器接合拓朴中的电源开关。在这样的电压调节器中，电源开关的工作周期控制了供应至输出终端的功率，而过滤器于输出终端处提供了一般为DC的输出电压。
LDMOS晶体管416可制造于n型阱(HV n型阱)500B(例如高电压n型阱)上，其注入于p型基板502中。HV n型阱的注入一般为深度注入，且相较于CMOS n型阱而言一般为较轻度的注入。HV n型阱500B可具有逆行的垂直掺杂轮廓，LDMOS晶体管416一般包括一源极区域506、一漏极区域508与一栅极区域507。
现再参照图4A，源极区域506一般包括一p型掺杂的p+区域515、n型掺杂的n+区域517以及p型掺杂的p型基体522。漏极区域508一般包括一n型掺杂的n+区域525与一n型掺杂的浅漏极(N-LD)527。源极区域506还包括一n型源极、重度双重扩散(SHDD)区域518(在某些内容中，SHDD区域可视为n+区域的一部份)。可使用与传统CMOS工序中针对NLDD区域所执行的相同技术来注入LDMOS晶体管的SHDD区域518。
如图所示，SHDD区域518与n型掺杂的n+区域的一部份重迭，且可延伸于栅极氧化物512下方越过n+区域517。在这些实施方式中，SHDD可在氧化物间隔物形成前即进行注入，因而使SHDD区域518进一步延伸至超过n+区域517的信道中。
若基板上CMOS晶体管的N-LDD区域使用相同的掺杂深度与浓度，则SHDD区域518可被同时注入，且以与基板上任一CMOS晶体管中N-LDD区域相同的工序进行注入。可使用不同的屏蔽来进行SHDD区域518与n型掺杂的n+区域517的注入，因而使SHDD区域可以被选择性地放置在源极区域上。或者是，可以使用相同的屏蔽来注入SHDD区域518以及n型掺杂的n+区域517，以控制SHDD区域518与n型掺杂的n+区域517之间的重迭区域。在这些实施方式中，可使用与用于形成源极中n型掺杂的n+区域517不同的屏蔽来注入漏极中的n型掺杂的n+区域525，使得在漏极中不注入SHDD。使用不同的屏蔽也可提供关于n型掺杂的n+区域525与n型掺杂的n+区域517相对掺质浓度的弹性。
在部分实施方式中，SHDD区域518可延伸至约与n型掺杂的n+区域517相同的深度(亦即SHDD区域518可延伸至基板508中与n型掺杂的n+区域517相同的深度)。从栅极向外的SHDD区域518的边界可位于比n型掺杂的n+区域517外边界更靠近栅极处，或其可与n型掺杂的n+区域517的边界对齐并邻接p型掺杂的p+区域515的边界。
漏极区域508中的HV n型阱500B、N-LD 527与n+区域525是含有掺杂材料的部分；同样的，源极区域526中的n+区域517、p+区域515与p型基体522是含有掺杂材料的部分。在部分实施方式中，N-LD 527与HV n型阱500B两者都具有比n+区域517及525更低的杂质浓度；在这些部分重迭处会具有比个别部分更高的掺质浓度。举例而言，相较于其它重迭部分，含有n+区域525、N-LD 527与HV n型阱500A重迭部分的部分524具有最高的掺杂浓度，而含有排除n+区域525外的N-LD 527与HV n型阱500A重迭部分的部分526具有比部分524低的掺杂浓度；至于仅含HV n型阱500B的部分504则可具有比部分524或526更低的掺杂浓度，这是因为其并不包括多重重迭掺杂部分。
SHDD区域518的注入所使用的掺质浓度低于n+区域517所使用者，且高于N-LD区域526中所使用的浓度。因此，在部分实施方式中，SHDD区域518与n+区域517重迭的部分可具有比未重迭部分更高的杂质掺杂浓度。在这些实施方式中，含有SHDD区域518的部分(亦即SHDD部分520)可具有比p型基体522高的掺杂浓度。
现参照图4B，p+区域514、n+区域516与524、SHDD区域520、p型基体522与N-LD区域526等部分于LDMOS晶体管416的表面532上各具有其表面区域。HV n型阱500B具有表面区域534。举例而言，在漏极区域508中，N-LD区域的部分526具有表面区域536，其位于HV n型阱500B的表面区域内；n+区域的部分524具有的表面区域538位于N-LD区域的部分526的表面区域536内。在源极区域506中，p型基体522具有的表面区域540位于表面区域534内，而p+区域的部分514与n+区域的部分516则分别具有表面区域544及542，其各位于p型基体522的表面区域540内。
在SHDD区域518扩散至p型基体522内的实施方式中，SHDD区域518的部分520也可具有位于表面区域534内的表面区域548。SHDD区域518与n+区域的部分516重迭的部分具有的表面区域可位于LDMOS晶体管416上。
图5说明了一种制造半导体装置的示例工序600，该半导体装置包括一SHDD LDMOS晶体管、具有浮动操作能力(亦即晶体管的源极未接地)的一PMOS晶体管以及具有浮动操作能力的一NMOS晶体管，该工序与亚微米CMOS工序相容。
工序600开始于形成一基板(步骤602)，该基板可为p型基板或n型基板；参照图6A的实例，其形成了包括一p型基板502的半导体层。接着，如图6B所示，在p型基板502中注入LDMOS晶体管的HV n型阱500A、以及具浮动操作能力的PMOS晶体管与具浮动操作能力的NMOS晶体管的HV n型阱500B(步骤604)。在部分实施方式中，HV n型阱500A与500B可被整合为单一阱；或者是，HV n型阱500A与500B可被注入为独立阱。可同时注入或依次注入HV n型阱500A与500B。
CMOS n型阱106(例如用于PMOS晶体管者)以及CMOS p型阱122(例如用于NMOS晶体管者)是注入至p型基体502中，如图6C所示(步骤606)。虽然说明的例子是在HV n型阱500A与500B之后形成CMOS p型阱122，但此顺序也可以相反，也就是在注入HV n型阱500A与500B之前先形成CMOS n型阱106与CMOS n型阱122。在部分实施方式中，可使用例如单一屏蔽来同时注入HV n型阱500A与500B以及CMOS n型阱106。在其它实施方式中，是依次(且可以任何顺序)注入各HV n型阱500A与500B以及CMOS n型阱106。
参照图6D，可注入具有浮动操作能力的NMOS晶体管的p型基体(步骤608)。举例而言，具有浮动操作能力的NMOS晶体管的p型基体700可被注入至HV n型阱500A中。
在注入了浮动NMOS晶体管的p型基体700后，可形成LDMOS晶体管、具浮动操作能力的PMOS晶体管、具浮动操作能力的NMOS晶体管以及CMOS晶体管各所需的栅极氧化物(步骤610)。在部分实施方式中，可同时或依次形成各栅极氧化物。举例而言，LDMOS晶体管的栅极氧化物可与CMOS晶体管的栅极氧化物同时形成，使得LDMOS晶体管可建立与CMOS晶体管相同的临界电压与栅极氧化物厚度。或者是，LDMOS晶体管的栅极氧化物可以在与CMOS晶体管不同的时间或以不同厚度形成，以弹性地使LDMOS晶体管所具有的专用栅极氧化物厚度可大于或小于CMOS晶体管。在这些实施方式中，当LDMOS晶体管的栅极氧化物形成为比CMOS晶体管的栅极氧化物厚时，LDMOS晶体管可允许较高的栅极驱动应用，而不直接使用低电压电源供应器。这种弹性使LDMOS晶体管可根据功率传送应用的特定需求而产生最佳化，例如在特定操作频率下的效率目标。
可于p型基板502的表面702上、HV n型阱508B上方形成LDMOS晶体管512的栅极氧化物(步骤610)；同样的，可在p型基板502的表面702上、HVn型阱508B上方形成PMOS晶体管(具有浮动操作能力)的栅极氧化物706A与NMOS晶体管(具有浮动操作能力)的栅极氧化物706B。此外，可分别在p型基板502表面上、CMOS n型阱106的上方以及p型基板502表面上、CMOS p型阱122的上方分别形成栅极氧化物118与栅极氧化物134。
如图6E所示，接着在栅极氧化物上方沉积多晶硅层(步骤612)。多晶硅层可做为晶体管电极以供内部互连之用。如图6E所示，多晶硅层510、708A与708B可分别沉积于栅极氧化物512、栅极氧化物706A与栅极氧化物706B上。同时，可在形成于CMOS n型阱106上方的栅极氧化物118上、以及在形成于CMOS p型阱122上方的栅极氧化物134上沉积多晶硅层120与多晶硅层136。
如图6F所示，在特定实施方式中，可接着注入用于LDMOS晶体管的源极区域所需的自对准p型基体522(步骤614)。在这些实施方式中，p型基体522是注入入HV n型阱508B中。
参照图6G，注入浅漏极(N-LD)527并使其扩散至LDMOS晶体管的漏极中(步骤618)。在部分实施方式中，是在形成LDMOS晶体管的前或后注入浅漏极527(亦即，浅漏极527可以是非自对准或自对准于LDMOS晶体管的栅极507)。浅漏极527可利用LAT注入或以上述的直角倾斜注入方式进行注入。
在步骤620中，实施SHDD区域518的注入，然后接着于步骤624进行n+区域的注入。一旦形成SHDD区域518，如图6H所示，LDMOS晶体管注入为在漏极处具有n+区域525，而在源极处具有n+区域517。n+区域710与712分别注入于具浮动操作能力的NMOS晶体管的漏极与源极处。同时也在CMOS p型阱122的源极与漏极区域处分别注入n+区域128与130。
虽然说明的是根据SHDD对于栅极的所需对准而在注入n+区域之前先注入SHDD区域518，但此顺序也可以相反，因此可在n+区域注入后再进行SHDD区域518的注入。在上述任一实施方式中，SHDD区域518可具有与n+区域517相同的深度(亦即SHDD区域518向p型基板502延伸至约与n+区域517相同深度)。
在形成SHDD区域518与n+区域之后，进行LDMOS晶体管、具浮动操作能力的PMOS晶体管、具浮动操作能力的NMOS晶体管以及CMOS晶体管的p+区域注入(步骤626)。如图6I所示，分别于具浮动操作能力的PMOS晶体管的漏极与源极处注入p+区域714A与714B，同时在LDMOS晶体管的源极处注入p+区域515；分别在PMOS晶体管的源极与漏极处注入个别的p+区域112、114。每一个p+区域都可以独自或同时形成。
图6J至图6L更详细地说明步骤616。参照图6J，在浅漏极(N-LD)527注入并扩散至LDMOS晶体管的漏极中(如步骤614)后，SHDD区域518注入到LDMOS晶体管的源极中(步骤620)。可注入SHDD区域518使其延伸于先前形成于HV n型阱上的栅极氧化物512下方。SHDD区域518会与n+区域517的外边界(例如远离漏极的边界)对齐，并邻接p+区域515。或者是，SHDD区域518可注入为与p+区域515相距一预定距离。
接着，如图6K所示，形成与栅极氧化物512与多晶硅510相邻的一对氧化物间隔物530(步骤622)。在形成氧化物间隔物之后，进行n+区域的注入(步骤624)。可以漏极处的n+区域以及源极处的另一n+区域来注入LDMOS晶体管。n+区域517及525可分别形成于SHDD区域518及N-LD区域527上方，如图6L所示。也可以在具有浮动操作能力的NMOS晶体管的漏极与源极处以及在CMOS p型阱122的源极与漏极区域注入n+区域。基于设计应用，可在氧化物间隔物形成之前先进行n+区域的注入。
可利用与n+区域相似的两段式注入来形成p+区域。亦即，可以在形成氧化物间隔物之前注入SHDD区域，并在氧化物间隔物形成之后注入p+区域。
在这些实施方式中，因为栅极具有一些有限的源极/漏极重迭，故可先形成栅极(或栅极氧化物)，然后再利用其作为扩散或注入屏蔽以定义源极与漏极区域，以避免源极及/或漏极运行于栅极氧化物下方。一旦栅极形成，栅极可于n+区域及p型基体注入期间作为屏蔽使用，使其可对栅极呈现自对准。如图所示，LDMOS晶体管的n+区域517及525经注入且相对于对应的栅极氧化物自对准。
在部分实施方式中，LDMOS晶体管只有一侧(例如源极)会包括SHDD区域。举例而言，可利用一段式工序来形成n+区域525，这是因为LDMOS晶体管的漏极并不包括SHDD区域。
在部分实施方式中，是以所列出的次序、平行地(藉由相同或不同工序、连续或不连续)来实施步骤602至626，或是以不同的顺序来达到相同的结果。举例而言，在形成p型基板502后，可在注入HV n型阱500A与500B之前先注入CMOS n型阱106与CMOS p型阱122。在另一实例中，可在注入n+区域前先形成p+区域，并在注入N-LD区域前先形成SHDD区域。在另一实例中，可在形成栅极氧化物之前或注入自对准p型基体前注入N-LD区域527。
然而，上述次序并不限于所表示的。举例而言，可在形成SHDD区域518前先注入n+区域517，使得SHDD区域518可与栅极氧化物512自对准，并在后续形成SHDD区域518后与n+区域517重迭。
在部分实施方式中，是以所列出的次序、平行地(藉由相同或不同工序、连续或不连续)来实施步骤602至626，或是以不同的顺序来达到相同的结果。举例而言，可在形成氧化物间隔物之前注入n+/p+区域。在另一实例中，可在注入N-LD区域前注入SHDD区域。在另一实例中，可在步骤618、622、624与626中任一步骤前或后形成SHDD区域。
在其它实施方式中，可根据特定设计应用而省略步骤602至626中一或多个步骤、或省略其组合。在其它实施方式中，步骤602至626中任一步骤可同时或连续执行两次，而非单次执行。
相较于传统技术而言，工序600提供了一种潜在优势，因为可藉由工序600的较佳关键尺寸(CD)控制来缓和及补偿p型基体522与n+区域516不匹配而引起的任何通道长度变化。
同时，PMOS晶体管一般形成于CMOS n型阱上。在可容忍CMOS晶体管临界电压偏移的应用中，PMOS晶体管可直接注入于一HV n型阱中，例如在图6H所示的具有浮动操作能力的PMOS晶体管。直接在HV n型阱中注入PMOS晶体管的优点在于可使工序600省略一道CMOS n型阱注入与屏蔽步骤(仍维持其热循环)，藉以降低整个工序的制造成本。
由于SHDD的注入深度约等于n+区域516，且其掺质浓度高于n型掺杂的浅漏极注入所使用的、但低于n+区域516的注入所使用的，故其提供了良好的Rdson，同时增加了晶体管的安全操作区域(SOA)，亦即晶体管抵抗高漏极电压的高电流的能力。
图7A至7B说明了LDMOS晶体管416的其它实施方式。在这些实施方式中，同时存在SHDD区域518(见图4A-4B)且N-LD区域826延伸于栅极507下方(见图7A-7B)以接触p型基体。在特定实施方式中，N-LD区域826与SHDD区域516及/或n型掺杂的n+区域516重迭，图7B说明了这些实施方式的对应表面区域与部分。此配置可于低栅极驱动电压下提供类似的Rdson。
SHDD区域也可并入晶体管结构中，其方式类似于美国专利公开号2007-0207600中所描述的N-LDS区域，其揭示内容也藉由引用形式而纳入本文。本发明的多种实施方式已加以描述，然而，应知也可进行不同的修改方式，其皆不背离本发明的精神与范畴。举例而言，LDMOS晶体管不限于DC-DC转换器的应用，晶体管也可用于例如LED驱动器或RF放大器等应用中。因此，其它实施方式不脱离下述权利要求的范畴。

Claims (26)

1.一种晶体管的制造方法，该晶体管在一基板上具有一源极区域、一漏极区域和一栅极区域，该方法包括：
在该基板的一表面中注入一n型掺杂的n型阱；
在该晶体管的一源极区域与一漏极区域之间形成一栅极氧化物；
用一传导材料覆盖该栅极氧化物；
在该晶体管的该源极区域中注入一p型掺杂的p型基体；
在该晶体管的该源极区域中注入一第一n型掺杂的n+区域，以与该p型基体重迭；
仅在该晶体管的该源极区域中注入一源极、重度双重扩散(SHDD)区域以与该p型基体重迭，该SHDD区域是一n型掺杂区域，其注入的深度与该第一n型掺杂的n+区域相等，该SHDD区域还侧向延伸超过该栅极氧化物下方的该第一n型掺杂的n+区域，该SHDD区域的一部分与该第一n型掺杂的n+区域的一部分重迭；所述SHDD区域的边界位于栅极之外，所述SHDD区域的所述边界位于比所述第一n型掺杂的n+区域的外边界更靠近栅极处；
在该晶体管的该源极区域中注入一p型掺杂的p+区域，该p型掺杂的p+区域位于该第一n型掺杂的n+区域的邻近处；
在该晶体管的该漏极区域中注入一第二n型掺杂的n+区域；以及
在该漏极区域中注入一n型掺杂的浅漏极，其中该SHDD区域的注入所使用的掺质浓度高于该n型掺杂的浅漏极的掺质中所使用的浓度，但低于该第一n型掺杂的n+区域的掺质中所使用的浓度。
2.如权利要求1所述的方法，其在注入该SHDD之后、但在注入该第一n型掺杂的n+区域与该第二n型掺杂的n+区域之前还包括：在该栅极氧化物的每一侧形成一氧化物间隔物。
3.如权利要求2所述的方法，其中该SHDD是在形成该栅极氧化物之后形成。
4.如权利要求1所述的方法，其中，在该源极区域中，该SHDD的一表面区域、该第一n型掺杂的n+区域的一表面区域以及该p型掺杂的p+区域的一表面区域位于该p型掺杂的p型基体的一表面区域内。
5.如权利要求1所述的方法，其中该p型掺杂的p+区域邻靠该第一n型掺杂的n+区域。
6.一种晶体管，包括：
一源极，其包含：
一p型掺杂的p型基体；
一p型掺杂的p+区域，其与该p型基体重迭；
一第一n型掺杂的n+区域，其与该p型掺杂的p+区域邻近处的该p型基体重迭；及
一n型掺杂的源极、重度双重扩散(SHDD)区域，其仅位于该晶体管的该源极区域中，该SHDD区域与该p型基体重迭，该SHDD区域的深度相等于该第一n型掺杂的n+区域的深度，且该SHDD区域与该第一n型掺杂的n+区域重迭；
一漏极，其包含：
一第二n型掺杂的n+区域；及
一n型掺杂的浅漏极，其与该第二n型掺杂的n+区域重迭；以及
一栅极，用以控制该源极与该漏极间的一耗尽区，该栅极包括一栅极氧化物以及位于该栅极氧化物上方的一传导材料，该SHDD区域还侧向延伸超过该栅极氧化物下方的该第一n型掺杂的n+区域；
其中该SHDD区域的注入所使用的掺质浓度高于该n型掺杂的浅漏极的掺质中所使用的浓度，但低于该第一n型掺杂的n+区域的掺质中所使用的浓度；且其中，所述SHDD区域的边界位于栅极之外，所述SHDD区域的所述边界位于比所述第一n型掺杂的n+区域的外边界更靠近所述栅极处。
7.如权利要求6所述的晶体管，其中该第二n+区域延伸深于该n型掺杂的浅漏极。
8.如权利要求6所述的晶体管，其中该p型掺杂的p+区域邻靠该第一n型掺杂的n+区域。
9.一种电压调整器，其具有一输入终端与一输出终端，该输入终端耦接至一输出电压源，且该输出终端耦接至一负载，该电压调节器包括：
一电源开关，其包括如权利要求6所述的晶体管，该电源开关的工作周期控制供应至该输出终端的功率；以及
一过滤器，其在该输出终端处提供一一般DC输出电压。
10.一种晶体管的制造方法，该晶体管在一基板上具有一源极区域、一漏极区域和一栅极区域，该方法包括：
在该晶体管的一源极区域与一漏极区域之间形成一栅极氧化物；
用一传导材料覆盖该栅极氧化物；
在该晶体管的该源极区域中注入一p型掺杂的p型基体；
在该晶体管的该源极区域中注入一第一n型掺杂的n+区域于该p型基体中；
仅在该晶体管的该源极区域中注入一源极、重度双重扩散(SHDD)区域以与该p型基体重迭，该SHDD区域的一部分与该第一n型掺杂的n+区域的一部分重迭，该SHDD区域更侧向延伸超过该栅极氧化物下方的该第一n型掺杂的n+区域，；
在该晶体管的该源极区域中注入一p型掺杂的p+区域于该p型基体中，该p型掺杂的p+区域位于该第一n型掺杂的n+区域的邻近处；
在该晶体管的该漏极区域中注入一第二n型掺杂的n+区域；及
在该漏极区域中注入一n型掺杂的浅漏极，该n型掺杂的浅漏极延伸至该栅极氧化物下方以接触该p型掺杂的p型基体；以及
在该晶体管的该源极区域中注入一p型掺杂的p+区域。
11.如权利要求10所述的方法，其中该SHDD区域围绕整个该第一n型掺杂的n+区域。
12.如权利要求10所述的方法，其中该SHDD区域经注入，其注入的深度等于该第一n型掺杂的n+区域的深度。
13.如权利要求10所述方法，其中该SHDD区域的注入所使用的杂质浓度低于该第一n型掺杂的n+区域的注入所使用的杂质浓度。
14.如权利要求10.所述方法，其中该SHDD区域的注入所使用的掺质浓度高于该n型掺杂的浅漏极的注入所使用的掺质浓度。
15.如权利要求10所述方法，其中该p型掺杂的p+区域邻靠该第一n型掺杂的n+区域。
16.一种晶体管，包括：
一源极，其包含：
一p型掺杂的p型基体；
一p型掺杂的p+区域，其与该p型基体重迭；
一第一n型掺杂的n+区域，其与该p型掺杂的p+区域邻近处的该p型基体重迭；及
一n型掺杂的源极、重度双重扩散(SHDD)区域，其仅位于该晶体管的该源极区域中，该SHDD区域与该p型基体重迭，该SHDD区域的一部分与该第一n型掺杂的n+区域重迭；
一漏极，其包含：
一第二n型掺杂的n+区域；及
一n型掺杂的浅漏极；以及
一栅极，用以控制该源极与该漏极间的一耗尽区，该栅极包括一栅极氧化物以及位于该栅极氧化物上方的一传导材料，该SHDD区域还侧向延伸超过该栅极氧化物下方的该第一n型掺杂的n+区域；
其中该n型掺杂的浅漏极延伸至该栅极氧化物下方以接触该p型掺杂的p型基体。
17.如权利要求16所述的晶体管，其中该第二n+区域延伸深于该n型掺杂的浅漏极。
18.如权利要求16所述的晶体管，其中该第二n型掺杂的n+区域自对准至该晶体管的该栅极。
19.如权利要求16所述的晶体管，其中该p型基体包围该第一n+区域。
20.如权利要求16所述的晶体管，其中该p型基体深于该p+区域、该第一n+区域和该SHDD区域。
21.如权利要求16所述的晶体管，其中该SHDD区域围绕整个该第一n型掺杂的n+区域。
22.如权利要求16所述的晶体管，其中该SHDD区域经注入，其注入的深度等于该第一n型掺杂的n+区域的深度。
23.如权利要求16所述的晶体管，其中该SHDD区域的注入所使用的杂质浓度低于该第一n型掺杂的n+区域的注入所使用的杂质浓度。
24.如权利要求16所述的晶体管，其中该SHDD区域的一外边界与该第一n型掺杂的n+区域的一外边界对齐。
25.如权利要求16所述的晶体管，其中该p型掺杂的p+区域邻靠该第一n型掺杂的n+区域。
26.一种电压调节器，其具有一输入终端与一输出终端，该输入终端耦接至一输出电压源，且该输出终端耦接至一负载，该电压调节器包括：
一电源开关，其包括如权利要求16所述的晶体管，该电源开关的工作周期控制供应至该输出终端的功率；以及
一过滤器，其在该输出终端处提供一一般DC输出电压。
CN2008801233266A 2007-12-28 2008-12-29 双重扩散源mosfet(ldmos)晶体管中的重掺杂区及其制造方法 Expired - Fee Related CN101911268B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US1753007P 2007-12-28 2007-12-28
US61/017,530 2007-12-28
PCT/US2008/088439 WO2009086517A2 (en) 2007-12-28 2008-12-29 Heavily doped region in double-diffused source mosfet (ldmos) transistor and a method of fabricating the same

Publications (2)

Publication Number Publication Date
CN101911268A CN101911268A (zh) 2010-12-08
CN101911268B true CN101911268B (zh) 2012-04-04

Family

ID=40825103

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008801233266A Expired - Fee Related CN101911268B (zh) 2007-12-28 2008-12-29 双重扩散源mosfet(ldmos)晶体管中的重掺杂区及其制造方法

Country Status (6)

Country Link
US (2) US7999318B2 (zh)
EP (1) EP2225771A4 (zh)
JP (1) JP5473076B2 (zh)
CN (1) CN101911268B (zh)
TW (1) TWI462186B (zh)
WO (1) WO2009086517A2 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8207580B2 (en) * 2009-05-29 2012-06-26 Power Integrations, Inc. Power integrated circuit device with incorporated sense FET
TWI401801B (zh) * 2010-02-01 2013-07-11 Richtek Technology Corp 增加擊穿防護電壓之橫向擴散金屬氧化物半導體元件與製作方法
CN102148247B (zh) * 2010-02-04 2013-07-31 立锜科技股份有限公司 增加击穿防护电压的横向扩散金属氧化物半导体元件与制作方法
US8841723B2 (en) 2010-03-10 2014-09-23 Richtek Technology Corporation, R.O.C. LDMOS device having increased punch-through voltage and method for making same
US9293577B2 (en) * 2010-03-30 2016-03-22 Volterra Semiconductor LLC LDMOS with no reverse recovery
US20130320445A1 (en) * 2012-06-04 2013-12-05 Ming-Tsung Lee High voltage metal-oxide-semiconductor transistor device
KR101988425B1 (ko) 2012-11-05 2019-06-12 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN103855212B (zh) * 2012-12-04 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种横向扩散半导体器件
WO2016168123A1 (en) 2015-04-12 2016-10-20 NEO Semiconductor, Inc. A cmos anti-fuse cell
US9985019B2 (en) * 2015-09-16 2018-05-29 Vanguard International Semiconductor Corporation Semiconductor structure with high-voltage and low-voltage CMOS devices and method for manufacturing the same
KR102495452B1 (ko) 2016-06-29 2023-02-02 삼성전자주식회사 반도체 장치
CN116759455A (zh) 2018-05-25 2023-09-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件和其制造方法
CN108807543B (zh) 2018-05-25 2023-12-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN108682689B (zh) 2018-05-25 2023-12-01 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体结构和其形成方法
CN108598156A (zh) 2018-05-29 2018-09-28 矽力杰半导体技术(杭州)有限公司 Ldmos晶体管及其制造方法
CN108847423B (zh) 2018-05-30 2022-10-21 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
CN109346467A (zh) 2018-08-17 2019-02-15 矽力杰半导体技术(杭州)有限公司 半导体结构、驱动芯片和半导体结构的制造方法
CN109346466B (zh) 2018-08-17 2020-10-16 矽力杰半导体技术(杭州)有限公司 半导体结构和驱动芯片
CN109326594A (zh) 2018-08-20 2019-02-12 矽力杰半导体技术(杭州)有限公司 一种半导体晶片
PL3838796T3 (pl) 2019-12-19 2024-02-19 Soremartec S.A. Opakowanie do produktów spożywczych z narzędziem do jedzenia
CN111668186A (zh) 2020-06-08 2020-09-15 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
JP2023539108A (ja) * 2020-08-19 2023-09-13 華為技術有限公司 ＤｒＭＯＳ、集積回路、電子機器、及び製造方法
CN112234094B (zh) 2020-09-29 2022-07-29 矽力杰半导体技术(杭州)有限公司 金属氧化物半导体器件及其制造方法
US11410893B1 (en) * 2021-01-31 2022-08-09 Nanya Technology Corporation Semiconductor structure

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69225552T2 (de) 1991-10-15 1999-01-07 Texas Instruments Inc Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung
US5349225A (en) 1993-04-12 1994-09-20 Texas Instruments Incorporated Field effect transistor with a lightly doped drain
US5517046A (en) * 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
US6831331B2 (en) 1995-11-15 2004-12-14 Denso Corporation Power MOS transistor for absorbing surge current
JP3114592B2 (ja) * 1995-11-15 2000-12-04 株式会社デンソー 半導体装置およびその製造方法
US6137140A (en) 1997-11-26 2000-10-24 Texas Instruments Incorporated Integrated SCR-LDMOS power device
JPH11330452A (ja) * 1998-05-11 1999-11-30 Matsushita Electron Corp 半導体装置およびその製造方法
US6252278B1 (en) 1998-05-18 2001-06-26 Monolithic Power Systems, Inc. Self-aligned lateral DMOS with spacer drift region
JPH11340454A (ja) * 1998-05-28 1999-12-10 Matsushita Electron Corp 半導体装置およびその製造方法
US6424005B1 (en) 1998-12-03 2002-07-23 Texas Instruments Incorporated LDMOS power device with oversized dwell
US6400126B1 (en) * 1999-12-30 2002-06-04 Volterra Semiconductor Corporation Switching regulator with multiple power transistor driving voltages
EP1148555A1 (en) 2000-04-21 2001-10-24 STMicroelectronics S.r.l. RESURF LDMOS field-effect transistor
JP2002094063A (ja) 2000-09-11 2002-03-29 Toshiba Corp 半導体装置
JP2002314066A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法
US6593621B2 (en) 2001-08-23 2003-07-15 Micrel, Inc. LDMOS field effect transistor with improved ruggedness in narrow curved areas
EP1321985B1 (en) 2001-12-20 2007-10-24 STMicroelectronics S.r.l. Method of integrating metal oxide semiconductor field effect transistors
US6762456B1 (en) 2001-12-26 2004-07-13 Sirenza Microdevices, Inc. Multiple conductive plug structure including at least one conductive plug region and at least one between-conductive-plug region for lateral RF MOS devices
US6876035B2 (en) 2003-05-06 2005-04-05 International Business Machines Corporation High voltage N-LDMOS transistors having shallow trench isolation region
US20050006701A1 (en) 2003-07-07 2005-01-13 Tzu-Chiang Sung High voltage metal-oxide semiconductor device
JP4198006B2 (ja) 2003-07-25 2008-12-17 株式会社リコー 半導体装置の製造方法
JP2005093456A (ja) * 2003-09-11 2005-04-07 Shindengen Electric Mfg Co Ltd 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置
US6927453B2 (en) 2003-09-30 2005-08-09 Agere Systems Inc. Metal-oxide-semiconductor device including a buried lightly-doped drain region
US7005703B2 (en) 2003-10-17 2006-02-28 Agere Systems Inc. Metal-oxide-semiconductor device having improved performance and reliability
US7220633B2 (en) 2003-11-13 2007-05-22 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET
US7163856B2 (en) 2003-11-13 2007-01-16 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
US7038274B2 (en) 2003-11-13 2006-05-02 Volterra Semiconductor Corporation Switching regulator with high-side p-type device
US7074659B2 (en) 2003-11-13 2006-07-11 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor
JP2005252150A (ja) * 2004-03-08 2005-09-15 Sharp Corp 半導体装置及びその製造方法、ｃｍｏｓ型レギュレータ、電子機器
EP1577952B1 (en) 2004-03-09 2018-07-04 STMicroelectronics Srl Method of making a high voltage insulated gate field-effect transistor
US7525150B2 (en) 2004-04-07 2009-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage double diffused drain MOS transistor with medium operation voltage
JP2006202810A (ja) 2005-01-18 2006-08-03 Sharp Corp 横型二重拡散型ｍｏｓトランジスタおよびその製造方法
JP2007027641A (ja) * 2005-07-21 2007-02-01 Toshiba Corp 半導体装置及びその製造方法
US7671411B2 (en) 2006-03-02 2010-03-02 Volterra Semiconductor Corporation Lateral double-diffused MOSFET transistor with a lightly doped source

Also Published As

Publication number Publication date
WO2009086517A3 (en) 2009-10-08
WO2009086517A2 (en) 2009-07-09
US7999318B2 (en) 2011-08-16
CN101911268A (zh) 2010-12-08
JP5473076B2 (ja) 2014-04-16
TW200943437A (en) 2009-10-16
TWI462186B (zh) 2014-11-21
US20090224739A1 (en) 2009-09-10
US8455340B2 (en) 2013-06-04
EP2225771A2 (en) 2010-09-08
EP2225771A4 (en) 2011-07-27
US20110269286A1 (en) 2011-11-03
JP2011508978A (ja) 2011-03-17

Similar Documents

Publication Publication Date Title
CN101911268B (zh) 双重扩散源mosfet(ldmos)晶体管中的重掺杂区及其制造方法
US8314461B2 (en) Semicoductor device having a lateral double diffused MOSFET transistor with a lightly doped source and a CMOS transistor
US7074659B2 (en) Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor
US8994106B2 (en) Lateral double-diffused MOSFET
US8574973B1 (en) Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor and a conventional CMOS transistor
US7465621B1 (en) Method of fabricating a switching regulator with a high-side p-type device
US8936980B1 (en) Dual gate lateral double-diffused MOSFET (LDMOS) transistor
US7868378B1 (en) Methods and apparatus for LDMOS transistors
US8138049B2 (en) Fabrication of lateral double-diffused metal oxide semiconductor (LDMOS) devices
CN102971856B (zh) 具有使电容降低的p-本体的LDMOS器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120404

Termination date: 20191229