JPH10270546A - 半導体素子の浅溝（ｓｔｉ）の隔離方法 - Google Patents

半導体素子の浅溝（ｓｔｉ）の隔離方法

Info

Publication number
JPH10270546A
JPH10270546A JP10053037A JP5303798A JPH10270546A JP H10270546 A JPH10270546 A JP H10270546A JP 10053037 A JP10053037 A JP 10053037A JP 5303798 A JP5303798 A JP 5303798A JP H10270546 A JPH10270546 A JP H10270546A
Authority
JP
Japan
Prior art keywords
oxide film
trench
film
forming
ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10053037A
Other languages
English (en)
Other versions
JP2914950B2 (ja
Inventor
Seikan Son
正 煥 孫
Kisai Kyo
基 宰 許
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH10270546A publication Critical patent/JPH10270546A/ja
Application granted granted Critical
Publication of JP2914950B2 publication Critical patent/JP2914950B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Abstract

(57)【要約】 （修正有） 【課題】 半導体素子の動作時に発生するハンプ現象を
防止し得る半導体素子のSTI 法（浅溝の隔離方法）を提
供する。 【解決手段】 トレンチを形成する前に、半導体基板２
１内の該トレンチ２６の形成位置にフッ素イオン注入を
施してイオン拡散領域２５を形成し、該フッ素イオンが
トレンチの入口部分の周縁側に拡散されるようにアニー
リング又は傾斜イオン注入工程を施し、トレンチの入口
部を緩慢なＲ状に形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の浅溝
隔離（Shallow Trench Isolation：以下、STI という）
法に関し、詳しくは、溝（Trench；以下、トレンチとい
う）の入口部分を外部に開けた形式（緩慢なＲ状：図１
（Ｈ）参照）に形成するSTI 法に関する。
【０００２】
【従来の技術】従来半導体素子のSTI 法について、図２
（Ａ）〜（Ｈ）を用いて以下に説明する。
【０００３】先ず、図２（Ａ）に示したように、半導体
基板11上に第１酸化膜12を形成し、該第１酸化膜12上に
窒化膜13を形成する。次いで、図２（Ｂ）に示したよう
に、該窒化膜13上にフォトレジストパターン14を形成
し、該フォトレジストパターン14を用いて前記第１酸化
膜12と窒化膜13とをそれぞれパターニングする。ここ
で、パターニングとは、露光、現像、エッチングを含め
た工程である。
【０００４】次いで、図２（Ｃ）に示したように、前記
フォトレジストパターン14を除去した後、前記窒化膜13
パターンをハードマスクとして、前記半導体基板11を食
刻し、該半導体基板11内にトレンチ15を形成する。
【０００５】次いで、図２（Ｄ）に示したように、低濃
度酸化（Light Oxidation)を施して前記トレンチ15の内
部表面に第２酸化膜16を形成し、図２（Ｅ）に示したよ
うに、前記基板上の構造物上面に高密度のプラズマ蒸着
法を施して第３酸化膜17を形成する。このとき、前記ト
レンチ15内には、前記第３酸化膜17が充填される。
【０００６】次いで、図２（Ｆ）に示したように、化学
機械的研磨の装置（図示していない）を用いて前記基板
上面の構造物を研磨し、図２（Ｇ）に示したように、前
記残留窒化膜13を食刻して除去した後、図２（Ｈ）に示
したように、前記トレンチ15内部に充填された第２及び
第３酸化膜16及び17部位を除いた基板上の全ての構造物
を食刻し、除去して従来半導体素子のSTI 製造工程を終
了していた。
【０００７】然るに、このような従来半導体素子のSTI
法により製造された半導体素子においては、前記トレン
チ15の入口部15a が直角の構造に形成されているため、
半導体素子の動作時に該入口部15a に電界が集中されて
ハンプ（hump）現象が発生するという不都合な点があっ
た。
【０００８】
【発明が解決しようとする課題】本発明は、半導体素子
の動作時に発生するハンプ現象を防止し得る半導体素子
のSTI 法を提供する。
【０００９】
【課題を解決するための手段】本発明の半導体素子の浅
溝隔離方法の第一の実施形態では、半導体基板21の上面
に第１酸化膜22を形成する工程と、該第１酸化膜22の上
面に窒化膜23を形成する工程と、該窒化膜23の上面にフ
ォトレジストパターン24を形成する工程と、該フォトレ
ジストパターン24を用いて前記窒化膜23及び第１酸化膜
22をパターニングする工程と、前記パターニングにより
露出した部分の半導体基板21内にイオン拡散領域25を形
成する工程と、前記フォトレジスト24を除去する工程
と、前記半導体基板21内にトレンチ26を形成する工程
と、該トレンチ26の内側表面に酸化膜27a 及び第２酸化
膜27をそれぞれ形成する工程と、該基板の上の全構造物
表面に第３酸化膜28を形成する工程と、該基板の上面の
構造物を研磨する工程と、前記研磨後の残留窒化膜23を
除去する工程と、前記トレンチ26の内部に充填された第
２酸化膜27、第３酸化膜28及び酸化膜27a を除いた基板
上の各酸化膜22、27及び28をそれぞれ除去する工程と、
を順次に行う。
【００１０】本発明の第二の実施形態では、半導体基板
21の上面に、第１絶縁膜23を形成する工程と、素子隔離
領域に形成された前記第１絶縁膜23を除去した後、露出
された前記半導体基板21の表面にイオンを注入してイオ
ン拡散領域25を形成する工程と、前記露出された半導体
基板21にトレンチ26を形成する工程と、酸化を施して前
記トレンチ26内に第２絶縁膜27を形成する工程と、前記
トレンチ26内が充填されるように、前記基板21上の構造
物上面に第３絶縁膜28を形成する工程と、前記第１絶縁
膜23が除去されるように、前記基板21上の構造物に研磨
を施して平坦化する工程と、を順次に行う。
【００１１】本発明によれば、イオン拡散領域25を形成
した後、アニーリングを行うことが好ましい。傾斜イオ
ン注入法を用いるのが、より好ましい。
【００１２】注入するイオンは、フッ素イオン、ケイ素
イオン又は酸素イオンのいずれかであることが好まし
い。
【００１３】トレンチ26は、食刻法を施して、イオン拡
散領域内に形成する。
【００１４】第２酸化膜及び第２絶縁膜27は、低濃度酸
化を行って形成する。さらに、酸化膜27a は、前記第２
酸化膜27を形成するとき、前記イオン拡散領域25a が酸
化されて形成されることが好ましい。すなわち、酸化を
施すとき、前記トレンチ26内に露出されたイオン拡散領
域25a も同時に酸化されることが好ましい。
【００１５】第３酸化膜及び第３絶縁膜28は、高密度プ
ラズマ蒸着法を施して形成する。
【００１６】基板上の残留された窒化膜23は、食刻法を
施して除去する。窒化膜23の代わりにポリシリコン膜を
形成してもよい。前記ポリシリコン膜の上面に窒化膜を
形成してもよい。
【００１７】第１絶縁膜23は、窒化膜であることが好ま
しい。第２絶縁膜27は、酸化膜であることが好ましい。
【００１８】このような本発明の目的を達成するため、
本発明に係る半導体素子のSTI 法においては、トレンチ
を形成する前に、半導体基板内の該トレンチを形成する
位置にフッ素等をイオン注入してイオン拡散領域を形成
し、該フッ素イオン等をトレンチ入口部周縁に拡散させ
るためのアニーリングを施す。このようにフッ素イオン
等を注入すると、トレンチを形成するとき、該トレンチ
入口部の酸化率が前記半導体基板の酸化率よりも増加す
るため、半導体基板を損傷せずにトレンチの入口部を緩
慢なＲ状に形成し、電界を分散させて、半導体素子の作
動時に発生するハンプ現象を防止する。
【００１９】
【発明の実施の形態】以下、本発明の一実施形態に基づ
き本発明を詳細に説明する。本発明に係る半導体素子の
STI 法においては、図１（Ａ）に示すように、ケイ素の
半導体基板21の上面にパッド酸化膜になる第１酸化膜22
を形成し（本発明の他の実施形態においては、この工程
は除いてもよい。以下、かっこ書内記載は同様であ
る）、該第１酸化膜22の上面に窒化膜（第１絶縁膜）23
を形成する。
【００２０】次いで、図１（Ｂ）に示すように、該窒化
膜23上面にフォトレジストパターン24を形成し、該フォ
トレジストパターン24を用いて前記窒化膜23及び第１酸
化膜22をそれぞれパターニングした後（素子隔離領域に
形成された前記窒化膜又は第１絶縁膜23を除去する工程
に変更してもよい）、イオン注入を施して前記半導体基
板21内のトレンチ26の形成される位置にイオン拡散領域
25を形成する。次いで、該イオンが半導体基板21の内部
に、特に、トレンチ26の入口周縁部で広く拡散するよう
にアニーリングを施す。好ましくは、前記イオン注入工
程を施すとき傾斜イオン注入（Tilt Ion Implantation)
を行う。該イオンは、フッ素イオン、ケイ素イオン及び
酸素イオンのうちのいずれかであり、それらのイオンは
前記半導体基板21内にイオン注入されて、該半導体基板
21の結晶構造を弱化させる役割をする。
【００２１】次いで、図１（Ｃ）に示すように、（前記
フォトレジストパターン24を除去した後）、前記窒化膜
23パターンをハードマスクとして半導体基板21を食刻
し、該半導体基板21内にトレンチ26を形成する。このと
き、該トレンチ26の入口部には、前工程で形成されたイ
オン拡散領域25a が残存し、該イオン拡散領域25a の結
晶構造は弱化されているため、次の低濃度酸化工程を施
すとき、前記イオン拡散領域25a の酸化率が半導体基板
21の酸化率よりも増加される。
【００２２】次いで、図１（Ｄ）に示すように、低濃度
酸化を行って前記トレンチ26の内部の表面に第２酸化膜
（第２絶縁膜）27を形成し、図１（Ｅ）に示すように、
前記トレンチ26の形成された基板上の構造物表面に高密
度のプラズマ蒸着法を施して第３酸化膜28を形成し、前
記トレンチ26の内部に第３酸化膜（第３絶縁膜）28を充
填させる。したがって、前記第２酸化膜27を形成すると
きに、前記残存したイオン拡散領域25a 部位が容易に酸
化され、前記第２酸化膜27と同質の酸化膜27aが形成さ
れるため、前記トレンチ26の入口部が緩慢なＲ状に形成
される。
【００２３】次いで、図１（Ｆ）に示すように、化学機
械的研磨装置（図示していない）を用いて前記第３酸化
膜28の形成された基板の上面を研磨し、図１（Ｇ）に示
すように、前記残留窒化膜23を食刻して除去する。その
後、図１（Ｈ）に示すように、前記トレンチ26内部に充
填された第２及び第３酸化膜27、28並びにイオン拡散領
域25a の酸化されて形成された酸化膜27a を除いた基板
上面の全ての各酸化膜22、27、28をそれぞれ食刻、除去
して、（膜をそれぞれ除去する代わりに、第１絶縁膜23
が除去されるように、前記基板21上の構造物に研磨を施
して平坦化してもよい）本発明に係る半導体素子のSTI
法を終了する。
【００２４】そして、本発明は、図１に示す実施形態の
例に限定されず、本発明の特許請求の範囲内で多様に変
更させて使用することができる。例えば、前記トレンチ
26を形成するときに食刻のため用いる、ハードマスクと
しての前記第１酸化膜22／窒化膜23の積層構造を、酸化
膜／ポリシリコン膜の順次積層された構造、又は酸化膜
／ポリシリコン膜／窒化膜の順次積層された構造に変更
させて形成することもできる。
【００２５】
【発明の効果】以上、説明したように本発明に係る半導
体素子のSTI 法においては、簡便なイオン注入を施して
トレンチの入口部を緩慢なＲ状に形成するようになって
いるため、半導体素子の動作時に発生するハンプ現象を
防止し得るという効果がある。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｈ）は、本発明に係る半導体素子の
STI 工程の一例を示した縦断面図である。
【図２】（Ａ）〜（Ｈ）は、従来半導体素子のSTI 工程
を示した縦断面図である。
【符号の説明】
１１：半導体基板 １２：第１酸化膜（第１絶縁膜） １３：窒化膜 １４：フォトレジストパターン １５：トレンチ １５ａ：トレンチの上方コーナー １６：第２酸化膜 １７：第３酸化膜 ２１：半導体基板 ２２：第１酸化膜 ２３: 窒化膜、第１絶縁膜 ２４：フォトレジストパターン ２５：イオン拡散領域 ２５ａ：酸化膜 ２６：トレンチ ２７：第２酸化膜、第２絶縁膜 ２８：第３酸化膜、第３絶縁膜

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（21）の上面に第１酸化膜
    （22）を形成する工程と、 該第１酸化膜（22）の上面に窒化膜（23）を形成する工
    程と、 該窒化膜（23）の上面にフォトレジストパターン（24）
    を形成する工程と、 該フォトレジストパターン（24）を用いて前記窒化膜
    （23）及び第１酸化膜（22）をパターニングする工程
    と、 前記パターニングにより露出した部分の半導体基板（2
    1）内にイオン拡散領域（25）を形成する工程と、 前記フォトレジスト（24）を除去する工程と、 前記半導体基板（21）内にトレンチ（26）を形成する工
    程と、 該トレンチ（26）の内側表面に酸化膜（27a)及び第２酸
    化膜（27）をそれぞれ形成する工程と、 該基板の上の全構造物表面に第３酸化膜（28）を形成す
    る工程と、 該基板の上面の構造物を研磨する工程と、 前記研磨後の残留窒化膜（23）を除去する工程と、 前記トレンチ（26）の内部に充填された第２酸化膜（2
    7）、第３酸化膜（28）及び酸化膜（27a)を除いた基板
    上の各酸化膜（22）、（27）及び（28）をそれぞれ除去
    する工程と、を順次に行うことを特徴とする半導体素子
    の浅溝隔離方法。
  2. 【請求項２】 前記イオン拡散領域（25）を形成した
    後、アニーリングを行うことを特徴とする、請求項１記
    載の半導体素子の浅溝の隔離方法。
  3. 【請求項３】 注入するイオンが、フッ素イオン、ケイ
    素イオン又は酸素イオンのいずれかである、請求項１記
    載の半導体素子の浅溝の隔離方法。
  4. 【請求項４】 前記イオン拡散領域（25）は、傾斜イオ
    ン注入法を施して形成することを特徴とする、請求項１
    記載の半導体浅溝の隔離方法。
  5. 【請求項５】 前記トレンチ（26）は、食刻法を施して
    形成することを特徴とする、請求項１記載の半導体素子
    の浅溝の隔離方法。
  6. 【請求項６】 前記第２酸化膜（27）は、低濃度酸化を
    行って形成することを特徴とする、請求項１記載の半導
    体素子の浅溝の隔離方法。
  7. 【請求項７】 前記酸化膜（27a)は、前記第２酸化膜
    （27）を形成するとき、前記イオン拡散領域（25a)が酸
    化されて形成されることを特徴とする、請求項１記載の
    半導体素子の浅溝の隔離方法。
  8. 【請求項８】 前記第３酸化膜（28）は、高密度プラズ
    マ蒸着法を施して形成することを特徴とする、請求項１
    記載の半導体素子の浅溝隔離方法。
  9. 【請求項９】 前記基板上の残留された窒化膜（23）
    は、食刻法を施して除去することを特徴とする、請求項
    １記載の半導体素子の浅溝の隔離方法。
  10. 【請求項１０】 前記窒化膜（23）の代わりにポリシリ
    コン膜を形成することを特徴とする、請求項１記載の半
    導体素子の浅溝の隔離方法。
  11. 【請求項１１】 前記ポリシリコン膜の上面に窒化膜を
    形成することを特徴とする、請求項１０記載の半導体素
    子の浅溝の隔離方法。
  12. 【請求項１２】 半導体基板（21）の上面に、第１絶縁
    膜（23）を形成する工程と、 素子隔離領域に形成された前記第１絶縁膜（23）を除去
    した後、露出された前記半導体基板（21）の表面にイオ
    ンを注入してイオン拡散領域（25）を形成する工程と、 前記露出された半導体基板（21）にトレンチ（26）を形
    成する工程と、 酸化を施して前記トレンチ（26）内に第２絶縁膜（27）
    を形成する工程と、 前記トレンチ（26）内が充填されるように、前記基板
    （21）上の構造物上面に第３絶縁膜（28）を形成する工
    程と、 前記第１絶縁膜（23）が除去されるように、前記基板
    （21）上の構造物に研磨を施して平坦化する工程と、を
    順次に行うことを特徴とする半導体素子の浅溝隔離方
    法。
  13. 【請求項１３】 前記イオン拡散領域（25）を形成した
    後、アニーリングを施すことを特徴とする、請求項１２
    記載の半導体素子の浅溝隔離方法。
  14. 【請求項１４】 前記イオンが、フッ素、ケイ素又は酸
    素のいずれかを用いる、請求項１２記載の半導体素子の
    浅溝隔離方法。
  15. 【請求項１５】 前記イオン拡散領域（25）は、傾斜イ
    オン注入法を施して形成することを特徴とする、請求項
    １２記載の半導体素子の浅溝隔離方法。
  16. 【請求項１６】 前記酸化を施すとき、前記トレンチ
    （26）内に露出されたイオン拡散領域（25a)も同時に酸
    化されることを特徴とする、請求項１２記載の半導体素
    子の浅溝隔離方法。
  17. 【請求項１７】 前記第１絶縁膜（23）は、窒化膜であ
    ることを特徴とする、請求項１２記載の半導体素子の浅
    溝隔離方法。
  18. 【請求項１８】 前記第２絶縁膜（27）は、酸化膜であ
    ることを特徴とする、半導体素子の浅溝隔離方法。
  19. 【請求項１９】 前記第３絶縁膜（28）は、高密度プラ
    ズマ蒸着法を施して形成することを特徴とする、請求項
    １２記載の半導体素子の浅溝の隔離方法。
JP10053037A 1997-03-24 1998-03-05 半導体素子の浅溝（ｓｔｉ）の隔離方法 Expired - Fee Related JP2914950B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970010083A KR100230817B1 (ko) 1997-03-24 1997-03-24 반도체 소자의 셜로우 트렌치 아이솔레이션 방법
KR10083/1997 1997-03-24

Publications (2)

Publication Number Publication Date
JPH10270546A true JPH10270546A (ja) 1998-10-09
JP2914950B2 JP2914950B2 (ja) 1999-07-05

Family

ID=19500583

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10053037A Expired - Fee Related JP2914950B2 (ja) 1997-03-24 1998-03-05 半導体素子の浅溝（ｓｔｉ）の隔離方法

Country Status (3)

Country Link
US (1) US5904538A (ja)
JP (1) JP2914950B2 (ja)
KR (1) KR100230817B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495424B2 (en) 1999-11-11 2002-12-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US6939779B2 (en) 2002-11-20 2005-09-06 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor device
JP2006245602A (ja) * 1999-03-03 2006-09-14 Hitachi Ltd 半導体集積回路装置の製造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854121A (en) * 1997-09-04 1998-12-29 Advanced Micro Devices, Inc. Semiconductor fabrication employing barrier atoms incorporated at the edges of a trench isolation structure
US5891787A (en) * 1997-09-04 1999-04-06 Advanced Micro Devices, Inc. Semiconductor fabrication employing implantation of excess atoms at the edges of a trench isolation structure
KR100275600B1 (ko) * 1998-08-27 2000-12-15 한신혁 반도체 소자의 트렌치 형성 방법
US6372601B1 (en) 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
US6274498B1 (en) * 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
US6599810B1 (en) * 1998-11-05 2003-07-29 Advanced Micro Devices, Inc. Shallow trench isolation formation with ion implantation
TW406350B (en) * 1998-12-07 2000-09-21 United Microelectronics Corp Method for manufacturing the shallow trench isolation area
TW486774B (en) * 1998-12-19 2002-05-11 United Microelectronics Corp Shallow trench isolation technique joining field oxide layer
US6238997B1 (en) * 1999-01-25 2001-05-29 United Microelectronics Corp. Method of fabricating shallow trench isolation
KR100355870B1 (ko) * 1999-06-02 2002-10-12 아남반도체 주식회사 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
JP4649006B2 (ja) 1999-07-16 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US6548372B1 (en) * 1999-08-23 2003-04-15 Micron Technology, Inc. Forming sidewall oxide layers for trench isolation
KR20010059185A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 소자분리막 형성방법
US6174787B1 (en) * 1999-12-30 2001-01-16 White Oak Semiconductor Partnership Silicon corner rounding by ion implantation for shallow trench isolation
TW521377B (en) * 2000-08-29 2003-02-21 Agere Syst Guardian Corp Trench structure and method of corner rounding
US6537895B1 (en) 2000-11-14 2003-03-25 Atmel Corporation Method of forming shallow trench isolation in a silicon wafer
KR100380149B1 (ko) * 2000-12-26 2003-04-11 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100403317B1 (ko) * 2001-06-22 2003-10-30 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100428768B1 (ko) * 2001-08-29 2004-04-30 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
KR20030057179A (ko) * 2001-12-28 2003-07-04 동부전자 주식회사 반도체 제조공정의 디보트영향 제거방법
US6780730B2 (en) * 2002-01-31 2004-08-24 Infineon Technologies Ag Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation
KR20030086853A (ko) * 2002-05-07 2003-11-12 주식회사 하이닉스반도체 반도체 소자의 소자분리 방법
KR100480897B1 (ko) * 2002-12-09 2005-04-07 매그나칩 반도체 유한회사 반도체소자의 소자분리막 형성방법
KR100480896B1 (ko) * 2002-12-09 2005-04-07 매그나칩 반도체 유한회사 반도체소자의 소자분리막 형성방법
KR100529667B1 (ko) * 2003-01-09 2005-11-17 동부아남반도체 주식회사 반도체 소자의 트렌치 형성 방법
KR100571486B1 (ko) * 2003-12-30 2006-04-14 동부아남반도체 주식회사 반도체 소자의 제조 방법
KR100865853B1 (ko) * 2006-06-29 2008-10-29 주식회사 하이닉스반도체 소자 분리막을 포함하는 반도체 소자 및 그것의 형성 방법
KR100810411B1 (ko) * 2006-09-21 2008-03-04 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
KR20100025291A (ko) 2008-08-27 2010-03-09 매그나칩 반도체 유한회사 반도체 소자 및 그의 제조방법
CN117747535A (zh) * 2024-02-21 2024-03-22 合肥晶合集成电路股份有限公司 浅沟槽隔离结构、半导体结构及制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58171832A (ja) * 1982-03-31 1983-10-08 Toshiba Corp 半導体装置の製造方法
US4570325A (en) * 1983-12-16 1986-02-18 Kabushiki Kaisha Toshiba Manufacturing a field oxide region for a semiconductor device
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion
US5229316A (en) * 1992-04-16 1993-07-20 Micron Technology, Inc. Semiconductor processing method for forming substrate isolation trenches

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245602A (ja) * 1999-03-03 2006-09-14 Hitachi Ltd 半導体集積回路装置の製造方法
US6495424B2 (en) 1999-11-11 2002-12-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US6939779B2 (en) 2002-11-20 2005-09-06 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
KR19980074323A (ko) 1998-11-05
JP2914950B2 (ja) 1999-07-05
KR100230817B1 (ko) 1999-11-15
US5904538A (en) 1999-05-18

Similar Documents

Publication Publication Date Title
JP2914950B2 (ja) 半導体素子の浅溝（ｓｔｉ）の隔離方法
JP2000031267A (ja) トレンチ隔離形成方法
US5677232A (en) Methods of fabricating combined field oxide/trench isolation regions
TWI251876B (en) Method of pull back for forming shallow trench isolation
JPH1174208A (ja) 半導体基板の製造方法
JPH1027894A (ja) Ｓｏｉ基板及びその製造方法
US20020168834A1 (en) Method for fabricating shallow rench isolation structure
US6667222B1 (en) Method to combine zero-etch and STI-etch processes into one process
JPH0555361A (ja) 半導体装置及びその製造方法
JPH10284479A (ja) 半導体集積回路の製造方法
KR100275111B1 (ko) 반도체소자의게이트산화막형성방법
JPH04267336A (ja) 半導体装置の製造方法
JP2009158916A (ja) 半導体素子のトレンチ形成方法
JP2001274235A (ja) トレンチ素子分離構造の形成方法
JPH0846026A (ja) 素子分離領域を有する半導体装置の製造方法
JP2004507110A (ja) 集積回路中に浅い絶縁領域を形成する製造方法とその製造方法によって形成された集積回路
KR960015848A (ko) 반도체소자의 소자분리절연막 형성방법
KR0161727B1 (ko) 반도체 소자의 소자분리방법
KR100364126B1 (ko) 반도체소자의소자분리막제조방법
KR100617073B1 (ko) 반도체 소자의 제조방법
KR100338948B1 (ko) 반도체 장치의 분리구조 형성방법
KR100418300B1 (ko) 반도체소자의소자분리막형성방법
JPH113870A (ja) 半導体装置の製造方法
KR20030059465A (ko) 반도체 소자의 소자분리막 형성방법
JP2683847B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100416

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100416

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110416

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110416

Year of fee payment: 12

R154 Certificate of patent or utility model (reissue)

Free format text: JAPANESE INTERMEDIATE CODE: R154

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120416

Year of fee payment: 13

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120416

Year of fee payment: 13

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140416

Year of fee payment: 15

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees