JPH0770502B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0770502B2
JPH0770502B2 JP60090507A JP9050785A JPH0770502B2 JP H0770502 B2 JPH0770502 B2 JP H0770502B2 JP 60090507 A JP60090507 A JP 60090507A JP 9050785 A JP9050785 A JP 9050785A JP H0770502 B2 JPH0770502 B2 JP H0770502B2
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Description

【発明の詳細な説明】 [発明の属する技術分野] 本発明は、半導体装置の製造方法に係り、特に配線層の
形成方法に関する。
[発明の技術的背景およびその問題点] 半導体技術の進歩と共に超LSIをはじめ半導体装置の高
集積化が進められてきている。
半導体装置の高集積化は素子の微細化によって実現され
るため、微細かつ高精度なパターン形成技術が切望され
ている。配線層の形成においてもパターンの微細化が進
められてきている。
例えば、MOS集積回路では、素子の微細化に伴い、多結
晶シリコンからなるゲート電極や、ソース拡散層、ドレ
イン拡散層等と金属配線層との間で電気的接続を行なう
ためのコンタクト部の面積は縮小されると共にPN接合の
深さについても浅くなるように形成されることが必要と
なってくる。
しかしながら、コンタクト部の面積の縮小化あるいはPN
接合が浅く形成されるのに伴い、コンタクト抵抗の増加
や電極形成によるPN接合の破壊等の問題が顕在化してく
る。このような接続特性の劣化は素子の信頼性の低下に
つながり、集積回路の高速化、高集積化への大きな障害
となっている。
MOS集積回路等の集積回路の製造工程では、配線層の形
成は通常次のようにして行なわれる。
すなわち、(1)まず、拡散層等の素子領域を形成した
シリコン基板上に酸化シリコン膜等の絶縁膜を形成す
る。
(2)次いで、フォトレジストを塗布し、選択的に光照
射を行なうことにより、配線層を形成するための接続孔
パターンを描く。
(3)そして、該接続孔部分のフォトレジストを有機処
理等により現像除去した後、露出した部分の酸化シリコ
ン膜をエッチング除去し、接続孔を形成する。
(4)この後、該フォトレジストを除去し、基板表面全
体にスパッタリング法等によりアルミニウム簿膜を形成
する。
(5)再び、フォトレジストを塗布し、選択的に光照射
を行なうことにより、配線層パターンを描く。
(6)そしてまた、有機処理等により現像を行なって不
用部のフォトレジストを除去し、露出した部分のアルミ
ニウム簿膜を反応性イオンエッチング等で除去する。
(7)最後に、残存しているフォトレジストを除去し、
パッシベーション膜等を形成して配線層の形成工程が完
了する。
この工程の途中で、接続孔の部分において、配線層であ
るアルミニウムと基板のシリコンとの間に界面反応が生
じ、接合破壊の原因となることがあった。そこでこのア
ルミニウムとシリコンとの反応を防止するため、配線層
としてのアルミニウム簿膜を形成する(4)の工程に先
立ち、気相成長法(CVD法)等によってモリブデンシリ
サイド(MoSi2)、チタンシリサイド(TiSi2)等の高融
点金属シリサイド簿膜をバリアメタルとして形成する方
法が公知である。
また、高融点金属シリサイド簿膜のかわりに、いわゆる
高融点金属の選択CVD法により、タングステン(W)、
モリブデン(Mo)等の高融点金属簿膜を選択的に形成す
る方法がある。この方法によれば、1回のCVD工程でバ
リアメタルとしての高融点金属簿膜パターンの形成が可
能となり、プロセスの簡略化、歩留りの向上をはかるこ
とができる。
しかしながら、高融点金属シリサイド膜、あるいは高融
点金属膜を選択的に形成すべくCVD反応炉に装填される
基板は、表面にシリコンおよび酸化シリコンの混在した
状態であり、しかもCVD反応炉に装填される前に空気中
にさらされるため、シリコン表面には自然酸化膜が形成
されていることが多い。このような状態にある基板上に
高融点金属シリサイド膜あるいは高融点金属膜を形成す
ると、自然酸化膜中の酸素原子が原因となって、該高融
点金属シリサイド膜あるいは高融点金属膜の形成が妨げ
られたり、接続孔表面に自然酸化膜が存在することによ
り電気的特性の悪化を招く等の問題があった。
そこで、通常は、この自然酸化膜を除去するために、バ
リアメタルの形成に先立ち、湿式化学処理を施すという
方法がとられている。しかし、このようにして自然酸化
膜を除去しても基板は空気中にさらされるため再び、シ
リコン表面に自然酸化膜が形成され、完全に自然酸化膜
を除去した状態でバリアメタルの形成を行なうのは極め
て困難であった。
[発明の目的] 本発明は、前記実情に鑑みてなされたもので、電極形成
用のコンタクトホール等の接続孔表面に選択的に金属簿
膜あるいは金属シリサイド簿膜を形成しコンタクトホー
ルの埋め込みを行うに接続孔表面の自然酸化物を除去
し、電気的特性の安定した配線を形成することを目的と
する。
[発明の概要] そこで本発明では、表面にシリコンと酸化シリコンとの
混在する基板のシリコン表面に選択的に化学的気相成長
方法(選択CVD法)で金属簿膜あるいは金属シリサイド
膜を形成するに先立ち、該CVD法に使用される反応炉内
に、微量のハロゲンガス又はハロゲン化水素ガスを添加
するようにしている。
これらハロゲンガスおよびハロゲン化ガスは解離反応に
よってハロゲン原子となり、このハロゲン原子が酸化シ
リコン膜(自然酸化膜)をエッチングする。
従って、ハロゲンガスおよびハロゲン化ガスを反応炉内
に導入し、自然酸化膜がエッチングされた後、そのまま
この反応炉内に、金属簿膜あるいはシリサイド膜形成用
の材料ガスを導入し、CVD工程に入るようにすればよ
い。
ここでハロゲンガスおよびハロゲン化ガス添加中に、加
熱あるいは、200〜1000nmの波長の光を照射することに
より、ハロゲン原子の生成が促進され、エッチング効率
が高められる。
[発明の効果] 本発明によれば、基板表面の自然酸化膜をハロゲン原子
によってエッチング除去した後、金属簿膜又は金属のシ
リサイド簿膜の形成工程に入るようにしているため、電
気的特性の安定した配線を形成することが可能となる。
また、本発明によれば、ハロゲンガスあるいはハロゲン
化ガスを供給し、解離反応によってハロゲン原子を生成
し、このハロゲン原子が自然酸化膜をエッチングする。
すなわち、シリコンおよび酸化シリコンの混在した基板
表面上に選択的気相成長法により金属簿膜あるいは金属
シリサイド膜を形成するに先立ち、ハロゲンガスあるい
はハロゲン化ガスを供給して、シリコン表面の自然酸化
膜をエッチング除去するとともに、ハロゲンイオンで酸
化シリコンをターミネートすることにより、シリコン表
面にのみ金属簿膜あるいは金属シリサイド膜を極めて選
択性よく形成することができる。
[発明の実施例] 以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
第1図(a)乃至(d)は、バリアメタルとしてのタン
グステン簿膜を選択的気相成長法(選択CVD法)により
コンタクトホール内に形成する工程の1実施例を示す図
である。
まず、第1図(a)に示す如く、素子分離のなされたP
型のシリコン基板1に拡散層2等の素子領域を形成した
後、更に表面を酸化シリコン膜3で覆いコンタクトホー
ル4を穿孔する。このとき、コンタクトホール4内のシ
リコン表面には処理工程中に形成された〜20Åの自然酸
化膜5が存在している。
次いで、このシリコン基板1を通常のCVD炉に装填し、
アルゴンを400cc/minで流しつつ、該CVD炉内を400℃に
加熱し安定させる。(このときの温度は300〜600℃程度
であればよい。)こののち、塩素(Cl2)ガスを10cc/mi
nで20分間流す。このとき、塩素ガスは1部解離し、塩
素原子Clとなって、第1図(b)に示す如く、酸化シリ
コン膜をエッチングする。従って、コンタクトホール4
内の自然酸化膜5は、この工程により第1図(c)に示
す如く除去され、清浄なシリコン表面をもつコンタクト
ホールがCVD炉内で形成される。
そして、塩素ガス、アルゴンガスの導入を止め、水素ガ
スを400cc/min流し、CVD炉内の温度を350℃に安定させ
る。この後、反応ガスとして六弗化タングステン(W
F6)ガスを流し、いわゆる高融点金属の選択CVD法で、
第1図(d)に示す如くシリコン表面にのみ、バリアメ
タルとしてのタングステン膜(W)7を形成する。
この方法によれば、タングステン膜7とシリコン基板と
の界面に酸素原子が存在することはなくなり、タングス
テン膜の安定な成長が可能となり、タングステン/シリ
コン界面の電気的特性は極めて安定である。
このようにしてバリアメタルとしてのタングステン膜を
形成した後、CVD炉から該シリコン基板をとり出し、通
常のスパッタリング法によりアルミニウム膜を形成し、
パターン化すれば、電気的特性の優れた配線が達成でき
る。
ところで、塩素ガスは、300〜600℃の温度域で1部熱解
離するが、更にエッチグ効率を高めたい場合は、第2図
(a)および(b)に示す如く、波長200〜1000nmの光
8を照射しつつ塩素ガスの導入を行なうようにしてもよ
い。これは塩素ガスのみならず他のハロゲンガスの場合
にも適用できるが、特に臭素ガスのように熱解離の起こ
りにくいガスの場合には、光化学反応で塩素原子を生成
するこの方法は、特に有効である。また、弗素ガスのよ
うに解離し易いガスの場合は加熱しなくてもよい場合も
ある。
なお、実施例においては、自然酸化膜除去後、いわゆる
高融点金属の選択CVD法によりバリアメタルを形成する
場合について述べたが、自然酸化膜除去後の工程は、例
えば、トリメチルアルミを原料としてアルミニウム簿膜
を形成する場合にも有効であることはいうまでもなく、
同一のCVD炉内で形成することの可能な金属膜あるいは
その金属のシリサイド膜の形成に有効である。
また、実施例では、一層目の配線形成時におけるバリア
メタルの形成について述べたが、形成温度が低いため、
多層配線における2層目以上の金属膜の形成にも適用で
きる。
【図面の簡単な説明】
第1図(a)乃至(d)は、本発明実施例のタングステ
ンの選択気相成長法によるバリアメタルの形成工程を示
す図、第2図(a)および(b)は、本発明の他の実施
例を示すもので、光を用いて塩素ガスの解離を促進した
場合の工程図である。 1……シリコン基板、2……拡散層、3……酸化シリコ
ン膜、4……コンタクトホール、5……自然酸化膜、6
……塩素分子又は塩素原子、7……タングステン膜、8
…光。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】シリコンおよび酸化シリコンの混在した基
    板表面のシリコン上に選択的気相成長法により金属膜あ
    るいは金属シリサイド膜を形成するに先立ち、 前記基板を300〜600℃で加熱しつつ、選択的気相成長用
    の反応炉内に、ハロゲンガスあるいはハロゲン化ガスを
    添加して前記基板表面を処理する処理工程を含むことを
    特徴とする半導体装置の製造方法。
  2. 【請求項2】前記処理工程は、波長200〜1000nmの光を
    前記基板に照射する工程を含むことを特徴とする特許請
    求の範囲第1項記載の半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2608889B2 (ja) * 1987-03-09 1997-05-14 松下電子工業株式会社 半導体装置の製造方法
EP0305143B1 (en) * 1987-08-24 1993-12-08 Fujitsu Limited Method of selectively forming a conductor layer
JP2720386B2 (ja) * 1988-02-05 1998-03-04 富士通株式会社 半導体装置の製造方法
KR940000906B1 (ko) * 1988-11-21 1994-02-04 가부시키가이샤 도시바 반도체장치의 제조방법
JP2757962B2 (ja) * 1989-01-26 1998-05-25 松下電工株式会社 静電誘導半導体装置の製造方法
JPH07115130A (ja) * 1993-10-14 1995-05-02 Toshiba Corp 半導体装置の製造方法
WO2020050112A1 (ja) * 2018-09-05 2020-03-12 富士フイルム株式会社 成膜方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5478659A (en) * 1977-12-05 1979-06-22 Mitsubishi Electric Corp Menufacture of semiconductor device
JPS5723223A (en) * 1980-07-18 1982-02-06 Fujitsu Ltd Manufacture of compound semiconductor device
JPS5846631A (ja) * 1981-09-16 1983-03-18 Nippon Telegr & Teleph Corp <Ntt> 半導体装置及びその製造方法
JPS58184724A (ja) * 1982-04-23 1983-10-28 Toshiba Corp 薄膜形成方法
JPS59166675A (ja) * 1983-03-11 1984-09-20 Fujitsu Ltd エツチング装置
JPS59177919A (ja) * 1983-03-28 1984-10-08 Nippon Telegr & Teleph Corp <Ntt> 薄膜の選択成長法
JPS6031230A (ja) * 1983-08-01 1985-02-18 Nec Corp 薄膜形成方法
JPS6053013A (ja) * 1983-09-02 1985-03-26 Hitachi Ltd 薄膜形成装置
JPS60175417A (ja) * 1984-02-20 1985-09-09 Matsushita Electronics Corp 半導体装置の製造方法

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