JPH06216541A - プリント基板 - Google Patents

プリント基板

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JPH06216541A
JPH06216541A JP5006627A JP662793A JPH06216541A JP H06216541 A JPH06216541 A JP H06216541A JP 5006627 A JP5006627 A JP 5006627A JP 662793 A JP662793 A JP 662793A JP H06216541 A JPH06216541 A JP H06216541A
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Abstract

(57)【要約】 【目的】 ＥＭＩフィルタを多数用いることなく、ノイ
ズを低減を図るとともにコンパクトなプリント基板を提
供する 【構成】 基板１００の電源パターン７と所定間隔ｄを
開けて形成される第１の内層パターンブロック５は、電
源パターン７とＥＭＩフィルタ１１ａを介して接続され
る。また、ブロック５は、ディジタルＩＣ１の複数の電
源端子２のすべてと接続される。このため、ＩＣ１で発
生し、電源端子２を伝わり、ブロック５中へ集中するノ
イズはＥＭＩフィルタ１１ａによって低減される。さら
に、ブロック５はＩＣ１の実装位置に重複するように形
成されるため、基板１００のコンパクト化が図られる。
また、複数の電源端子２からのノイズをブロック５に集
中させ、このノイズに対してＥＭＩフィルタ１１ａを用
いることによって、フィルタ数を減らすことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はプリント基板に関し、特
に周囲に複数の端子を備えたＩＣを実装するプリント基
板に関する。
【０００２】
【従来の技術】近年電子回路の高速化が進み、ディジタ
ルＩＣのクロック周波数が高くなると、ディジタルＩＣ
で発生するノイズレベルも大きくなってしまう。そこ
で、このような大レベルのノイズに対しては、ディジタ
ルＩＣが設けられる電子制御装置と外部とを電気的に接
続するコネクタの近傍にＥＭＩフィルタを設けることに
より対処していた。
【０００３】
【発明が解決しようとする課題】ところが、上記方法で
は、コネクタのピン数だけＥＭＩフィルタを設ける必要
があるため、これに用いるＥＭＩフィルタ数が多くなる
とともに、プリント基板上でのＥＭＩフィルタ配置スペ
ースも大きくなるという問題がある。
【０００４】また、制御が複雑となり、電子制御装置の
より制御される制御対象が多くなると、コネクタのピン
数が増加する。このため、上述の問題はさらに深刻化し
てしまう。
【０００５】このため、回路ブロック中にコンデンサを
設け、このコンデンサによりノイズレベルを低減させる
技術が知られている（例えば、特開平２−９０５８７号
公報）。これによって、上述のようなＥＭＩフィルタと
いったノイズ低減素子数増大を防止できると考えられ
る。しかしながら、上記従来技術では、プリント基板上
の実際の実装構造が示されていない。
【０００６】そこで、本発明の目的は、ノイズ低減素子
を多数用いることなくノイズ低減を図るとともに、実際
の実装上の工夫によってコンパクトなプリント基板を提
供することにある。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、周囲に複数の端子を備えたＩＣおよび他の
回路素子を実装するプリント基板において、前記基板に
形成され、前記ＩＣの複数の端子と接続される複数のマ
ウントパターンと、前記基板に形成され、前記ＩＣおよ
び前記他の回路素子へ共通する電位を供給する共通パタ
ーンと、前記基板の前記ＩＣの実装位置に重複して形成
され、前記共通パターンと所定の箇所のみで接続される
とともに、前記共通パターンの電位と同電位となる複数
の前記マウントパターンと接続されるパターンブロック
と、前記所定箇所に設けられ、前記パターンブロックか
ら前記共通パターンへ伝わるノイズを低減するノイズ低
減素子とを備えたことを特徴とするプリント基板という
技術的手段を採用する。
【０００８】
【作用】以上に述べた本発明のプリント基板の構成によ
ると、共通パターンの電位が供給されるべきＩＣの複数
の端子へは、パターンブロック、および複数のマウント
パターンを介して、共通パターンの電位が供給される。
一方、ＩＣで発生し、共通パターンの電位と同電位とな
るＩＣの複数の端子から漏れだすノイズは、この複数の
端子と接続されるマウントパターンに伝わり、さらにパ
ターンブロックへと伝わる。このため、上記ノイズはパ
ターンブロックへ集中する。そして、パターンブロック
はノイズ低減素子が設けられた所定箇所のみで共通パタ
ーンに接続されるため、上記パターンブロックへ集中し
たノイズはこの素子によって共通パターンの手前で確実
に低減される。したがって、ＩＣで発生したノイズが共
通パターンから他の回路素子へ伝わり、さらには他の回
路素子から外部へ漏れだすことが防止される。
【０００９】また、上記のノイズ低減素子によって、Ｉ
Ｃで発生するノイズが他の回路素子から外部へ漏洩する
ことを防止するため、外部への入出力端子のすべてにノ
イズ低減素子を備える場合に比べて、ノイズ低減素子数
の減少が可能となる。
【００１０】さらに、パターンブロックは周囲に複数の
端子を備えるＩＣの実装位置に重複して形成されるた
め、パターンブロックの占める面積分による基板の大型
化を抑えることができ、プリント基板のコンパクト化が
図られる。
【００１１】
【実施例】本発明を適用したプリント基板の実施例を説
明する。本実施例のプリント基板１００は４層基板であ
り、図１にその断面図を示し、図２、図３にプリント基
板１００の平面図を示す。なお、図１は、図２、３の正
確な断面ではなく、各部の接続の関係を模式的に示した
ものである。また、図２はプリント基板１００の第２層
目を示し、図３は第３層目を示す。そして、図２、３中
の破線はプリント基板１００の上面に配置されたディジ
タルＩＣ１、このＩＣ１の各端子、ＥＭＩフィルタ１１
ａ、１１ｂ等を示す。
【００１２】１は、基板１００に実装されるディジタル
ＩＣであり、周囲に複数の端子を備える。また、１０
ａ、１０ｂ、１０ｃは基板１００の表面層のパターンで
あり、基板１００に実装されるディジタルＩＣ１の他の
回路素子（図示せず）に接続される。このディジタルＩ
Ｃ１および他の回路素子は、後述の電源パターン７およ
びグランドパターン８に接続され、電源が供給されるこ
とによって駆動される。
【００１３】そして、ディジタルＩＣ１および他の回路
素子の入出力端子は、基板１００に設けられ、外部と接
続するコネクタ（図示せず）に接続される。上記ディジ
タルＩＣ１の複数の端子の内、２は電源端子であり、３
はグランド端子である。なお、この電源端子２およびグ
ランド端子３はぞれぞれ同電位の端子であり、７本ずつ
設けられる。そして、７本の電源端子２は、図２、３に
示すようにディジタルＩＣ１の各辺へ分散して配置され
る。また、７本のグランド端子３も、電源端子２と同様
にＩＣ１の各辺へ分散して配置される。なお、ディジタ
ルＩＣ１で発生するノイズはこれらの端子２、３から多
く出力される。そして、電源端子２は基板１００上に形
成されるマウントパターン５ａに接続され、グランド端
子３は基板１００上に形成されるマウントパターン６ａ
に接続される。
【００１４】４ａ、４ｂ、４ｃは樹脂によって形成され
た絶縁層であり、この３つの絶縁層によりプリント基板
１００は４層にされる。５は絶縁層４ａと４ｂとの間に
形成される第１の内層パターンブロックであり、図２に
示すように正方形状をなす。この第１の内層パターンブ
ロック５は、ディジタルＩＣ１の実装位置に重複される
ように形成される。そして、マウントパターン５ａは、
絶縁層４ａに形成されるスルーホール５ｂを介して、こ
の第１の内層パターンブロック５に短絡される。これに
よって、ディジタルＩＣ１の７本の電源端子２から発生
するノイズはすべて第１の内層パターンブロック５に集
中される。
【００１５】なお、この正方形状の第１の内層パターン
ブロック５は、正方形状ディジタルＩＣ１の各辺の端子
に分散された電源端子２との距離をできるかぎり最短と
なるような面積でもって形成される。これによって、マ
ウントパターン５ａおよびスルーホール５ｂの距離を短
くし、これらからもれるノイズを極力少なくしている。
【００１６】また、７は絶縁層４ａと４ｂとの間に形成
される電源パターンであり、ディジタルＩＣ１の電源端
子２および他の回路素子の電源端子と同電位となる共通
パターンである。この電源パターン７は、第１の内層パ
ターンブロック５から所定の隙間を介して形成され、さ
らに、ディジタルＩＣ１の各端子よりも外側に形成され
る。これによって、第１の内層パターンブロック５に集
中するノイズが電源パターン７に伝搬することが防止で
きるとともに、ＩＣ１の各端子からのノイズの影響を受
けることが防止できる。なお、電源パターン７と第１の
内層パターンブロック５との間の所定間隔ｄは、本実施
例では、ｄ＝８ｍｍで設定されている。
【００１７】次に、６は絶縁層４ｂと４ｃとの間に形成
される第２の内層パターンブロックである。この第２の
内層パターンブロックは、第１の内層パターンブロック
５と同様に正方形状をなす。そして、第２のパターンブ
ロック６は、ディジタルＩＣ１の実装位置に重複される
ように形成される。また、マウントパターン６ａは、絶
縁層４ａ、第１の内層パターンブロック５、および絶縁
層４ｂを貫通して形成されるスルーホール６ｂを介し
て、第２の内層パターンブロック６に短絡される。ただ
し、スルーホール６ｂは、第１の内層パターンブロック
５と絶縁されている。これによって、ディジタルＩＣ１
の７本のグランド端子３から発生するノイズはすべて第
２の内層パターンブロック６に集中される。なお、上述
の第１の内層パターンブロック５のように、正方形状の
第２の内層パターンブロック６はグランド端子３と最短
距離となるような面積で形成される。これによって、マ
ウントパターン６ａおよびスルーホール６ｂからもれる
ノイズを極力少なくできる。
【００１８】また、８は絶縁層４ｂと４ｃとの間に形成
されるグランドパターンであり、ディジタルＩＣ１のグ
ランド端子３や他の回路素子のグランド端子と同電位と
なる共通パターンである。このグランドパターン８は第
２の内層パターンブロック６から所定の隙間を介して形
成され、ディジタルＩＣ１の各端子よりも外側に形成さ
れる。この空間は、上記電源パターン７と第１の内層パ
ターンブロック５との間の所定間隔ｄと同様の距離であ
る。これによって、第２の内層パターンブロック６に集
中するノイズがグランドパターン８に伝搬することを防
止できるとともに、ＩＣ１の各端子からのノイズの影響
を受けることが防止できる。
【００１９】１１ａは、ＥＭＩフィルタでありノイズを
低減するノイズ低減素子である。このＥＭＩフィルタ１
１ａは、定数を変更することで低減するノイズ周波数帯
を変更できるものである。なお、ＥＭＩフィルタ１１ａ
は３本の端子１２ａ、１２ｂ、１２ｃを備え、端子１２
ａと端子１２ｂとの間には、２つのインダクタンスが直
列に接続され、このインダクタンスの接続点と端子１２
ｃとの間にはコンデンサが接続された構成となってい
る。そして、上記端子１２ａは第１のパターンブロック
５、端子１２ｂは電源パターン７、端子１２ｃは第２の
パターンブロック６に接続される。なお、端子１２ｃは
ＥＭＩフィルタ１１ａのコモン端子であり、この端子１
２ｃは、第２層上で形成されたパターン１２ｄ（図２）
に接続され、このパターン１２ｄは第３層の第２の内層
パターンブロック６から一部延ばして形成されたパター
ン１２ｅ（図３）と接続される。また、これらの端子１
２ａ、１２ｂ、１２ｃは、上記以外のパターンとは絶縁
されている。
【００２０】これによって、電源パターン７に供給され
る電源は、端子１２ｂからＥＭＩフィルタ１１ａ内の２
つのインダクタンス、端子１２ａ、第１の内層パターン
ブロック５、スルーホール５ｂ、マウントパターン５ａ
を介して電源端子２からＩＣ１へ供給される。一方、電
源端子２から第１の内層パターンブロック５へと伝わる
ノイズは、ＥＭＩフィルタ１１ａ内のコンデンサ及びイ
ンダクタンスによって低減される。
【００２１】このように、第１の内層パターンブロック
５はＥＭＩフィルタ１１ａが設けられた箇所を介しての
みで電源パターン７と接続されるため、第１のパターン
ブロック５内に集中するノイズはＥＭＩフィルタ１１ａ
にて電源パターン７の手前で確実に低減され、第１のパ
ターンブロック５の外部へ波及することが防止される。
したがって、基板１００に実装される他の回路素子へ電
源パターン７を介してノイズが伝わり、さらに、これら
の素子の入出力端子からコネクタへノイズへ伝わり、コ
ネクタ外部へノイズが漏洩することを防止できる。
【００２２】なお、ＥＭＩフィルタ１１ａのコモン端子
１２ｃは、第１のパターンブロック５、電源パターン
７、グランドパターン８のいずれに接続してもよい。ま
た、１１ｂは、ＥＭＩフィルタであり上記ＥＭＩフィル
タ１１ａと同様に定数を変更することで低減するノイズ
周波数帯を変更できるものである。そして、ＥＭＩフィ
ルタ１１ｂは３本の端子１３ａ、１３ｂ、１３ｃを備
え、その内部構成は上記ＥＭＩフィルタ１１ａと同様で
ある。そして、１３ａは第２のパターンブロック６、１
３ｂはグランドパターン８、１３Ｃは第１のパターンブ
ロック５に接続される。なお、端子１３ｃはＥＭＩフィ
ルタ１１ｂのコモン端子である。この端子１３ｃは、第
３層上で形成されたパターン１３ｄ（図３）に接続さ
れ、このパターン１３ｄは第２層の第１の内層パターン
ブロック５から一部延ばして形成されたパターン１３ｅ
（図２）と接続される。また、これらの端子１３ａ、１
３ｂ、１３ｃは、上記以外のパターンとは絶縁されてい
る。
【００２３】これによって、電源端子２からＩＣ１内へ
供給された電源は、ＩＣ１を通してグランド端子３か
ら、マウントパターン６ａ、スルーホール６ｂ、第２の
内層パターンブロック６、端子１３ａ、ＥＭＩフィルタ
１１ｂ内の２つのインダクタンス、端子１３ｂを介して
グランドパターン８へ伝わる。一方、グランド端子３か
ら、第２の内層パターンブロック６へと伝わるノイズ
は、ＥＭＩフィルタ１１ｂ内のコンデンサ及びインダク
タンスによって低減される。
【００２４】このように、第２のパターンブロック６は
ＥＭＩフィルタ１１ｂが設けられる箇所のみでグランド
パターン８と接続されるため、第２のパターンブロック
６内に集中するノイズはＥＭＩフィルタ１１ｂにてグラ
ンドパターン８の手前で確実に低減され、第２のパター
ンブロック６の外部へ波及することが防止される。した
がって、基板１００に実装される他の回路素子へグラン
ドパターン８を介してノイズが伝わり、さらに、これら
の素子の入出力端子からコネクタへノイズへ伝わり、コ
ネクタ外部へノイズが漏洩することを防止できる。
【００２５】なお、端子１３ｃはＥＭＩフィルタ１１ｂ
のコモン端子であり、第２のパターンブロック６、電源
パターン７、グランドパターン８のいずれに接続しても
よい。
【００２６】以上によって、ディジタルＩＣ１の電源端
子２からのノイズは、第１のパターンブロック５中へ集
中する。そして、第１の内層パターンブロック５はノイ
ズフィルタ１１ａが設けられる所定の箇所を介してのみ
で電源パターン７に接続されるため、このノイズはノイ
ズフィルタ１１ａによって電源パターン７の手前で確実
に低減される。さらに、第１のパターンブロック５と電
源パターン７との間が所定間隔ｄ開けられているため、
このノイズが第１のパターンブロック５周りの電源パタ
ーン７へ伝搬することを防止できる。
【００２７】同様に、グランド端子３から発生し、第２
のパターンブロック６中へ集中するノイズもＥＭＩフィ
ルタ１１ｂによって確実に低減することができる。そし
て、第２のパターンブロック６とグランドパターン８と
の間が所定間隔ｄ開けられているため、グランドパター
ン８へのノイズ伝搬防止を図ることができる。
【００２８】次に、ラジオノイズをスペクトラムアナラ
イザにて計測したときの上記実施例のノイズ低減効果を
図４（ａ）に示す。なお、比較例としてディジタルＩＣ
１の電源端子２とグランド端子３との間にコンデンサを
接続してノイズ低減を図った場合を用い、図４（ｂ）に
示す。
【００２９】この図４（ａ）、（ｂ）の縦軸はノイズレ
ベル（ｄＢｍ）であり、横軸は周波数帯（ＭＨｚ）であ
る。なお、周波数帯は７６〜１００（ＭＨｚ）のＦＭ帯
を示す。
【００３０】図４（ｂ）の場合では、周波数が８０（Ｍ
Ｈｚ）、および９６（ＭＨｚ）においてノイズレベルが
−７０（ｄＢｍ）より大きい値が示されている。一般的
に、ノイズレベルが−８０（ｄＢｍ）より大きい場合、
車両に搭載されるラジオ等に雑音が生じ、非常に聞き取
りにくくなると言われており、この場合におけるノイズ
低減対策では不十分ということが分かる。
【００３１】しかしながら、上記実施例によって、図４
（ａ）に示すように７６〜１００（ＭＨｚ）のＦＭ帯に
おいてノイズレベルが−８５（ｄＢｍ）より小さくな
り、ノイズが大幅に低減したことが分かる。したがっ
て、上記実施例のノイズ低減効果は非常に効果的である
ことが分かる。
【００３２】なお、上述の従来技術の如く、外部へのノ
イズ漏洩を防止するためにコネクタの近傍にＥＭＩフィ
ルタを設ける場合においても、図４（ａ）のようなノイ
ズ低減効果が得られると考えられる。この場合、上記実
施例のプリント基板１００のコネクタ（図示せず）の入
出力端子は１２０本あるため、この端子全てにＥＭＩフ
ィルタを設けると１２０個ものフィルタが必要となって
しまう。しかしながら、上記実施例の構成によればＥＭ
Ｉフィルタの個数は２個であり、上記従来技術に比べフ
ィルタ数を大幅に減少することができる。さらに、プリ
ント基板１００上のＥＭＩフィルタの配置スペースも小
さくすることができる。
【００３３】また、第１および第２の内層パターンブロ
ック５、６は、周囲に複数の端子を備えたディジタルＩ
Ｃ１の実装位置に重複するように形成されている。この
ため、パターンブロック５、６の占める面積分によって
基板が平面方向に大型化することを防止できる。したが
って、プリント基板のコンパクト化を図ることができ
る。
【００３４】さらに、上記実施例では、第１の内層パタ
ーンブロック５の面積をできる限り大きくして、ＩＣ１
の各辺に配置された７本の電源端子２すべてを接続させ
ている。この内層パターンブロック５の面積の増大によ
り、内層パターンブロック５の低インピーダンス化が図
られ、電源端子２からのノイズを、ブロック５内に伝わ
り易くできる。したがって、ノイズをブロック５内によ
り封じ込めることができ、ノイズが周囲のパターンへ影
響を及ぼすことをより抑えることができる。これはグラ
ンドパターン６においても同様の効果を得ることができ
る。
【００３５】なお、上記実施例ではディジタルＩＣ１の
各辺に分散して配置された７本の電源端子２および７本
のグランド端子３を、それぞれ１つの内層パターンブロ
ック５および第２の内層パターンブロック６へ集中させ
た。しかしながら、ＩＣ１の各辺に配置された電源端子
２（あるいはグランド端子３）に対応するように複数の
内層パターンブロックをそれぞれ形成してもよい。
【００３６】また、ノイズ低減素子として、上記実施例
ではＥＭＩフィルタを用いたが、コンデンサやコイル等
を用いてもよい。
【００３７】
【発明の効果】以上に述べた本発明のプリント基板の構
成および作用によると、パターンブロックは、共通パタ
ーンの電位と同電位となる複数のマウントパターンと接
続されるとともに、共通パターンとノイズ低減素子が設
けられた所定箇所を介してのみで接続される。これによ
って、ＩＣからのパターンブロックへ集中するノイズを
確実に低減することができる。また、パターンブロック
に集中されるノイズに対してノイズ低減素子を用いれば
よいため、ノイズ低減素子数を減少でき、コスト低減を
図ることができる。さらに、パターンブロックをＩＣの
実装位置に重複して形成するため、コンパクトなプリン
ト基板を提供することができる。
【図面の簡単な説明】
【図１】本発明を適用したプリント基板の断面図であ
る。
【図２】本発明を適用したプリント基板の平面図であ
る。
【図３】本発明を適用したプリント基板の平面図であ
る。
【図４】ノイズ低減効果を示す特性図である。
【符号の説明】
１ ディジタルＩＣ ２ 電源端子 ３ グランド端子 ５ 第１の内層パターンブロック ５ａ マウントパターン ５ｂ スルーホール ６ 第２の内層パターンブロック ６ａ マウントパターン ６ｂ スルーホール ７ 電源パターン ８ グランドパターン １１ａ ＥＭＩフィルタ １１ｂ ＥＭＩフィルタ １００ プリント基板

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 周囲に複数の端子を備えたＩＣおよび他
    の回路素子を実装するプリント基板において、 前記基板に形成され、前記ＩＣの複数の端子と接続され
    る複数のマウントパターンと、 前記基板に形成され、前記ＩＣおよび前記他の回路素子
    へ共通する電位を供給する共通パターンと、 前記基板の前記ＩＣの実装位置に重複して形成され、前
    記共通パターンと所定の箇所のみで接続されるととも
    に、前記共通パターンの電位と同電位となる複数の前記
    マウントパターンと接続されるパターンブロックと、 前記所定箇所に設けられ、前記パターンブロックから前
    記共通パターンへ伝わるノイズを低減するノイズ低減素
    子とを備えたことを特徴とするプリント基板。
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