JPH026093B2 - - Google Patents

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JPH026093B2
JPH026093B2 JP56106173A JP10617381A JPH026093B2 JP H026093 B2 JPH026093 B2 JP H026093B2 JP 56106173 A JP56106173 A JP 56106173A JP 10617381 A JP10617381 A JP 10617381A JP H026093 B2 JPH026093 B2 JP H026093B2
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JP
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input
chip
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test
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Puratsuto Ban Burunto Nikorasu
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Control Data Corp
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Publication date
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Publication of JPH026093B2 publication Critical patent/JPH026093B2/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/27—Built-in tests

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 本発明は現在のデイジタルエレクトロニクス装
置に見られる複雑なLSI回路（大規模集積回路）
チツプのための検査装置に関するものである。チ
ツプ上で論理モジユール検査を行なうことは装置
への入力端子および出力端子の数を減らし、そし
てモジユールの完全な検査機能を容易にする。内
部検査機能の結果として、このようなLSIチツプ
上に置くべき付加的論理装置は、外部検査の場合
に備えられるべき必要要件よりも、より容易に設
けられる。
個々のLSIチツプの検査または複雑なLSI技術
からつくられる完成装置の検査に関係した問題
は、良好なチツプ検査を得るのに必要な検査オペ
ランドの数が大きいことから生ずる。もしこの検
査オペランドが従来の方法により入力ピンを通し
て供給され、そしてチツプの出力を通して解析さ
れるならば、検査時間は長くなりそして経費が
かゝる。また、完全な検査オペランドの正しい集
まりを定める作業はさらに加わる負担となり、こ
の負担は複雑なチツプに対しては困難であつて、
実際上は実用にはならない。さらに、電気的検査
装置の機械的接続を入力機能と出力機能の両方に
対して多数のピン接触体に対して行なわなければ
ならない検査の場合には、良好ね電気的接触を再
現するのは困難でありそして信頼性はない。した
がつて、電気的接触が不良であると、チツプが良
好である場合でも、検査工程において不良と表示
される。さらに、装置検査においてチツプの特定
の入力ピンおよび特定の出力ピンから検査信号を
サンプルする場合には、LSIチツプに機械的にア
クセスすることはむずかしい。したがつて、最終
装置内のLSIチツプのピン検査法は避けなければ
ならない。
製造のシリコンウエーハ段階におけるチツプ上
の論理回路を検査することは特に困難である。パ
ツケージのコストの点からは、ウエーハの上で検
査を行なうことが要求される。ウエーハ上の100
ピン以上に良好な接続を行なう困難さは非常に大
きいから、ピン接続の少ない検査装置が特に有用
である。
E.B.EichelbergerおよびT.W.Williamg名で
Journal of Desing Automation and Fault
Tolerant Computing第２巻第２号（1978年５
月）165頁−178頁に「Ａ Logic Design
Structure of LSI Testability」の標題で記載さ
れた論文は先行技術における出願人に既知であ
る。この論文には、検査可能LSIチツプをつくる
ための２段階設計法が記載されている。第１段階
は、信号立上り時間および信号降下時間に依存し
ないように動作するまたは回路伝送遅延に依存し
ないように動作する、逐次論理構造体の設計であ
る。記載されている設計手順の第２段階は、検査
機能および診断機能を容易に行なうためにシフト
レジスタとして動作し得るすべての内部記憶素子
を設計することである。要点は、逐次論理装置が
検査するのがより容易な組合わせ論理機能に変換
しうることである。この論文は現在のLSIチツプ
検査に対する立派な基礎となつているが、LSIチ
ツプ検査装置の設計に対して本発明で記載された
ような独立のシフトレジスタや検査合計
（checksum）論理装置を用いることは記載して
いない。
米国特許第3777129号および米国特許第3927371
号も出願人は承知している。これらの特許はLSI
チツプ上に検査に関連した回路を備えるという考
案それ自体は古いことを記載している。これらの
特許はまた、実行されるべき完全な機能の明細検
査リストを必らずしも表していないいろいろな信
号入力の組合わせを用いることにより、LSIチツ
プを検査しうることを記載している。本発明は、
論理モジユールによつて実行されるべき完全な機
能を必ずしも表していない信号入力検査の組合わ
せを用いるという考えを利用する。けれども、こ
れらの特許は本発明とは異つており、本発明によ
つて得られる論理装置、シフトレジスタ、検査合
計装置および制御回路の組合わせを、引用された
特許によつて予想することはできない。
米国特許第3723868号または出願人にとつて周
知である。この特許は、検査される機能に対する
試験信号として、検査される回路に繰返し波形群
を供給する印刷回路カード検査器を記載してい
る。デジタル論理回路は検査される論理回路から
の出力の解析を実行する。この出力の解析は、信
号の縁転移を監視するために、ある時間間隔にわ
たつて出力パルスを数えることから成る。検査さ
れる回路の出力信号の明確な縁転移が選定された
時間間隔内に起こらない時、欠陥が検出される。
この特許が関連するのは、検査信号を発生する方
法に関することと、出力検査信号と検査している
機能内の論理機能信号との比較に関することであ
る。けれども、本発明は縁転移時間間隔に依存す
るものではないし、また前記特許が目ざしている
のと同じ特性に依存するのでもない。
米国特許第3614608号の先行技術において、検
査装置は、検査される回路および完全に動作する
基準回路の複数個入力ピンにランダム形式で複数
個の信号を同時に供給する、ランダム数信号発生
器を有することが知られている。比較回路は両方
の回路から信号を受取つてそれに応答し、そして
これらの２つの出力が整合しない時に別の信号を
供給する。この装置は、信頼性の高い検査を行な
うために、多数の検査パターンを発生することが
要求される。この信頼性を要求された高いレベル
迄高めるために、極めて多数のランダム数検査パ
ターンが供給されなければならない。この特許
は、検査発生器入力信号の数を増していくと、こ
の検査工程の信頼性が漸近的に到達される装置を
記載している。本発明は検査される回路の完全で
確実な検査を行なう装置を記載する。検査が実行
されるために、検査装置をLSIチツプに組込むこ
とが望ましくなり、そして検査回路がチツプの外
にある引用された先行技術特許においてこのこと
はできない。
本発明はLSI論理装置のためのチツプ上にある
検査装置に関するものである。この装置はLSIチ
ツプの周辺のまばらに配置された領域を一般に利
用して典型的には置き得る論理素子で構成され
る。この装置によれば、個々のLSIチツプまたは
チツプ群で構成される論理モジユールの論理機能
を動的に検査するのに要する検査時間と、検査デ
ータと、付加的機械接続数を少なくすることがで
きる。
本発明の１つの重要な特徴はチツプを検査する
のに必要な電気接続数が少ないことである。別の
重要な特徴は各チツプに対し供給しなければなら
ない検査ケースの数または検査オペランドの数が
少ないことである。さらに、この動的検査工程が
その設計クロツク速度でチツプ動作に対し得られ
るであろう。また、本発明の検査装置はチツプ上
の具体的論理機能とは無関係であり、したがつて
任意の数のチツプからつくられた論理モジユール
を任意の数有する装置を検査することができるよ
うに拡張可能な検査装置をうることができる。チ
ツプの中に組込まれたLSIチツプ回路を有するこ
との１つの重要な特徴は、装置の動作を乱すこと
なくその装置を監視しうることである。
これらの特徴は、いま一般的に記載した本発明
により、得られらる。少なくとも２つの接続点が
各LSIモジユールにある。すなわち、クロツクパ
ルス当り１ビツト、各モジユールへおよび各モジ
ユールから検査データを逐次転送する接続点であ
る。この逐次データはLSIモジユール内部のシフ
トレジスタによつてアセンブルされまたデイスア
センブルされる。検査される主モジユール機能
は、論理モジユールの入力端子および出力端子の
ところにある一組の制御可能伝送ゲートにより、
まわりとの接続から切離される。これらの伝送ゲ
ートは検査工程中は開放される。第２組の伝送ゲ
ートが主モジユール機能とシフトレジスタとの間
にある。これらのゲートは、検査データが十分に
アセンブルされる時、検査中その点を閉じる。こ
のように非常に少数の接触点を利用して、少量の
検査データを主機能装置に提供することができ
る。
各シフトレジスタに関連して、オペランド発生
器および結果の累算器回路が備えられる。各LSI
チツプに対する検査ケース群が、これらの発生器
回路により完全な装置クロツク速度で、各モジユ
ールに関してつくられる。多数の逐次結果状態
が、検査系列の終りに、１個または複数個のモジ
ユールの最終的進行／非進行検証のために、累算
器により１つの量に圧縮される。この検査装置の
直列入力／出力および制御構造体は、１つのモジ
ユールからの直列検査データ出力ピンを次のモジ
ユールの直列検査データ入力ピンに接続すること
により、多くの論理モジユールにわたつて拡張す
ることができる。このように、この検査構造体は
大きなデイジタル装置内の任意の数のモジユール
に拡張することができる。
本発明による検査装置は第１図の点線内に概略
的に示されたLSI論理モジユールで示されてい
る。LSIチツプに対する主機能入力は複数個の入
力線路１２に供給される。入力線路１２は複数個
の伝送ゲート１０に接続される。このゲートは各
入力線路に対し個別のゲートを有している。伝送
ゲート１０の出力は検査されるLSIチツプ論理回
路１１に供給される。この検査されるLSIチツプ
論理回路１１は第１図ででは概略的に示されてい
る。本発明の目的にとつては、論理回路１１の明
細は必要でない。直列接続された伝送ゲート１０
が開状態にある時、検査される主機能論理回路１
１は主機能入力１２の影響を受けない。同じよう
に、主機能回路出力は、伝送ゲート１３により、
論理モジユール主機能出力３０から隔離される。
この隔離性能により、チツプ上の回路の検査を行
なうことができる。逐次化された検査データが検
査データ入力ピン２１を通して論理モジユールに
送られ、そして入力シフトレジスタ２０でアセン
ブルされる。シフトレジスタ２０は論理回路１１
への各入力接続に対し１ビツト位置を有してい
る。入力シフトレジスタ２０は、後で詳細に説明
する制御シフトレジスタ４０を通して、入力検査
データに接続される。検査データは発生器および
累算器装置２２によつても発生され、そしてこの
検査データはシフトレジスタ２０を通る。この検
査データは入力シフトレジスタ２０から、伝送ゲ
ート２３を通り、検査される主機能回路１１に送
られる。
検査結果は主機能出力３０から、伝送ゲート３
２を通り、出力シフトレジスタ３１に送られる。
出力シフトレジスタは、この論理回路からの出力
が多数あるのに対応して、多数のビツト位置を有
している。出力シフトレジスタは検査結果を検査
データ出力ピン３３に逐次伝送する。また、検査
結果は出力シフトレジスタと関連した発生器およ
び累算器装置３４によつて累算される。
入力シフトレジスタ２０と出力シフトレジスタ
３１は、実際には、本発明の範囲内において、１
個のシフトレジスタの異なる部分であつてもよ
い。両方のレジスタは両方向性であつて、それら
はフオースデータ（force data）であることもサ
ンプルデータであることもできる。
伝送ゲートと発生器および累算器はすべて制御
シフトレジスタ４０によつて制御される。制御シ
フトレジスタ４０内の離散的ビツトにより、個々
に、伝送ゲートを開いたり、または閉じたりする
ことができ、そして累算器を使用可能にしたりま
たは使用可能にしたりおよび開始したりすること
ができる。制御シフトレジスタは、検査データピ
ン２１への検査データ入力により、逐次検査デー
タへのトレーラとして逐次ロードされる。制御転
移タイミングは検査制御入力ピン４１によつて供
給される。
このシステムが正常システム動作機能で動作し
て検査回路が働いていない時、正常データは、閉
じた伝送ゲート１０を通つて、主機能入力１２か
ら主機能回路１１へ流れる。出力データ状態は、
閉じた伝送ゲート１３を通り、主出力端子３０に
流れる。伝送ゲート２３および３２は開いた状態
のまゝであり、シフトレジスタ２０および３１へ
またはそれらのデータからの流れがそれぞれ阻止
される。
本発明による検査装置は伝送ゲートの適当な設
定と適当な入力の場合の正常動作を監視するのに
用いられる。装置の動作の監視する際、伝送ゲー
ト１０，２３，３２および１３はすべてデータの
流れに対して閉位置にある。正常データは伝送ゲ
ート１０および１３を通つて伝送されて装置の正
常動作が得られ、そして主機能出力端子３０に出
力が得られる。さらに、すべての入力信号線路１
２および出力信号線路３０の状態が、それぞれ、
検査制御ピン４１によつて決定され、そして伝送
ゲート２３および３２を通してシフトレジスタ２
０および３１にゲートが開く時刻にサンプルされ
る。サンプルされたデータは逐次化されそして検
査データ出力ピン３３にシフトアウトされ、そこ
ではデータをこの論理モジユールから遠く離れた
とこにある論理装置によりまたはリモート保守処
理装置により検査することができる。制御シフト
レジスタ４０はシフトレジスタおよび伝送ゲート
を通して逐次データのシフト実行のタイミングを
制御し、そこではシフトレジスタ２０および３１
はデータを対立的に同時にシフトしない。
本発明による装置は、主モジユール機能の動的
検査の間、検査を発動してそして検査結果を累算
して動作する。この動作モードでは、伝送ゲート
１０は開位置に留まり、一方、伝送ゲート２３，
１３および３２は閉状態にある。したがつて、主
機能入力端子１２からの正常データ入力は抑止さ
れ、そして伝送ゲートされる主機能回路１１は伝
送ゲート２３を通しての入力だけを受取る。した
がつて、この動作は検査データで主論理機能だけ
を検査する。開いた伝送ゲート１０により、主機
能回路１１が主機能入力から隔離される。伝送ゲ
ート２３が閉じ、そして発生器および累算器２２
が開始されおよび使用可能にされる。発生器はク
ロツクパルス当り１つの完全なオペランドの割合
で検査オペランドを発生し、そしてこれらの検査
オペランドを伝送ゲート２３を通して検査される
主機能回路１１に供給する。検査オペランドの繰
返し可能系列が、最も適切な既約多名巡回符号発
生器（プライムイレデユーシブルポリノミナルサ
イクルコードゼネレータ）を用いて、発生器およ
び累算器２２により発生される。このことは繰返
し可能でないランダム検査オペランド発生器とは
異つている。主機能論理回路１１はこれらの予め
定められた検査ケースに応答して、そしてその検
査結果が伝送ゲート３０，１３および３２を通し
て出力シフトレジスタ３１に送られる。
検査結果は発生器および累算器３４に累算され
る。累算器は検査系列内の新しい結果と検査系列
内のその点に対する累算量の半加算を実行する。
この半加算動作の後、新しい量が１ビツト位置だ
けシフトレジスタの中でシフトされる。このモジ
ユールが設計された完全クロツク速度で、オペラ
ンドが発生されそしてその結果が累算される。こ
のモジユールの主機能の動的検査がこのように進
み、検査が完了するまでLSIチツプへのまたは
LSIチツプからのデータ転送は必要ない。検査系
列が完了すると、シフトレジスタ３１内の累算結
果量が検査データ出力ピン３３に逐次シフトアウ
トされ、そこでこの累算結果量が、予め定められ
た受入可能な検査結果値と比較するために、遠隔
保守処理装置に伝送される。したがつて、進行／
非進行検査条件が得られる。
この検査法は、すべてのデータ操作がLSIチツ
プ上で全部行なわれるため、非常に速く進めるこ
とができる。例えば、50ナノ秒クロツクの場合、
１秒間に２千万個の検査オペランドを発生して検
査される主機能回路に加えることができ、そして
結果が蓄えられる。任意の数のモジユールを複雑
なデイジタルシステムの中で並行して検査するこ
とができる。それは検査機能が各LSIチツプの中
に含まれておりそして独立に動作するからであ
る。電源電圧およびアースと共に、ピン２１，４
１，３３および図示されていないモジユールクロ
ツクピンへの電気的接触体が各LSIチツプを検査
するのに十分である。したがつて、この検査は入
力ピン接続および出力ピン接続を行なうのに無関
係である。
第２Ａ図および第２Ｂ図を合わせた図におい
て、本発明による装置が論理モジユール間のいろ
いろな相互接続素子４０を検査するのにどのよう
に利用し得るかを示している。これらは接続器、
導線、印刷回路経路およびチツプ導線接合体を有
している。論理モジユール出力は、開位置にある
伝送ゲート１３により、主機能論理回路１１から
隔離される。一連の検査オペランドケースが発生
器および累算器３４により発生する。これらの検
査ケースオペランドが、伝送ゲート３２を通り、
出力ピン３０に送られる。この位置からこれらの
信号が、いろいろな相互接続４０を通つて、次の
LSI論理モジユール番号２に送られる。伝送ゲー
ト１０および２３が閉じると、伝送されたデータ
は発生器および累算器２２に送られる。この伝送
された信号は、新しく受取られた信号結果と検査
中のその点における累算量の半加算を実行するこ
とにより、発生器および累算器２２に累算され
る。この半加算の後、１ビツト位置シフトされ
る。オペランドが完全クロツク速度で発生され、
相互接続装置を通して伝送され、そして受信モジ
ユールによつて累算される。検査系列の終りに、
この累算された結果が、遠隔保守処理装置へ出力
ピン３３から検査データを逐次シフトすることに
より、期待された値と比較される。不良相互接続
をすると正しくない累算器値がえられる。相互接
続はこのよううに動的に検査される。
もし異なるチツプ上の多数のシフトレジスタが
直列に接続されるならば、ループ内の特定のチツ
プへおよび特定のチツプからデータを転送するの
に必要なアドレス指定ハードウエアは非常に少な
い。データはその物理的位置に対応したシフト順
序に基づいて位置する。もしループが並列に接続
されるならば、どのループにデータを転送するか
を選択するアドレス指定ハードウエアがなければ
ならない。長い直列シフト経路は、より短い並列
経路よりも長い経路長により、特定のデータ要素
を特定のチツプに転送するのにより多くの時間を
要する。解答は直列シフト経路を用いることであ
り、そして出来るだけ並列検査を実行することで
ある。例えば、必要なチツプ位置に１オペランド
をシフトすることにより一時に１チツプに検査オ
ペランドを負荷するよりは、長いループ内のデー
タ位置の大部分を利用する１つの直列転送で一時
に多数のチツプに検査ケースを送ることがずつと
よい。シフトレジスタを任意の直列／並列組合わ
せに容易に連結することができる。
保守のために、シフトレジスタループの終端が
データバツフアに接続されるであろう。データ
は、シフトレジスタが保持する最大転送速度で、
シフトレジスタとバツフアメモリとの間で転送さ
れるであろう。検査ケースに対し十分のインテリ
ジエンスとフアイル空間を自動的に与える多くの
検査機能と隔離機能を与える保守プロセツサによ
り、このバツフアの内容がそれから別の経路を通
して呼出されらるであろう。この保守プロセツサ
はまた、遠隔位置との伝送および通信のために、
データを配列し、制御するであろう。
不良相互接続は、起こる頻度でいうと、開放論
理接続、アースへの短絡、電源電圧への短絡およ
び他の論理回路への短絡である。大量の検査デー
タを隔離する必要のある唯一の群は論理回路間の
短絡である。２つの論理回路の間の任意の可能な
短絡を隔離することが必要ならば、その時には、
各相互接続は特定の状態に個々に固定されなけれ
ばならず、一方、すべての他の相互接続は反対の
状態に固定される。アースまたは電源バスへのす
べての開放および短絡は、シフトレジスタにすべ
て「１」を単にロードし、それらを出力に送りそ
して入力をサプリングすることにより、検出する
こができる。期待されない「ゼロ」が得られれ
ば、それはその入力ピンまたは論理回路のアース
への短絡を示す。すべての「ゼロ」に対しこのこ
とを繰返し、期待されない「１」は電源バスへの
開放または短絡を示す。論理回路間の短絡は多く
の検査ケースを排他的に隔離することを必要とす
るが、希には大多数を隔離することを必要とす
る。
【図面の簡単な説明】
第１図は本発明による検査装置を示すLSI論理
モジユール上の部品のブロツク線図、第２Ａ図お
よび第２Ｂ図はそれぞれ左と右の順に並べるべき
図であつて、本発明によるチツプ上の検査装置を
有する１対のLSI論理モジユールと、論理モジユ
ール間のデータの流れる経路がまた検査される本
発明による複数個の論理モジユールの検査の図で
ある。 １０……第１伝送ゲート装置、１３……第２伝
送ゲート装置、２０……入力シフトレジスタ装
置、２２，３４……発生器および累算器装置、２
３……第３伝送ゲート装置、３２……第４伝送ゲ
ート装置、３１……出力シフトレジスタ装置、４
０……制御シフトレジスタ装置。

Claims (1)

  1. 【特許請求の範囲】 １ チツプ機能入力１２とチツプ機能出力３０と
    を有するLSIチツプと、 前記チツプ上の主論理機能回路１１と、この回
    路１１は主論理機能入力と主論理機能出力とを有
    し、 主論理機能入力にチツプ機能入力１２をスイツ
    チ可能に接続するチツプ上の第１伝送ゲート装置
    １０と、 前記主論理機能出力をチツプ機能出力３０にス
    イツチ可能に接続する第２伝送ゲート装置１３
    と、 検査データを逐次受取りとして送り出すための
    および前記主論理機能回路の主論理機能入力と並
    列に接続するための入力シフトレジスタ装置２０
    と、 前記入力シフトレジスタ装置２０と接続された
    第１発生器および累算器装置２２と、 前記主論理機能入力と前記入力シフトレジスタ
    装置２０との間にスイツチ可能に接続された第３
    伝送ゲート装置２３と、 前記主論理機能出力にスイツチ可能に接続され
    る第４伝送ゲート装置３２と、 検査データを逐次受取りおよび送り出すための
    および前記第４伝送ゲート装置３２を通して前記
    主論理機能回路１１の主論理機能出力と並列に接
    続するための前記第４伝送ゲート装置３２に接続
    された出力シフトレジスタ装置３１と、 前記出力シフトレジスタ装置３１と接続された
    第２発生器および累算器装置３４と、 前記第１伝送ゲート装置乃至前記第４伝送ゲー
    ト装置１０，１３，２３，３２のスイツング動作
    を制御するための前記伝送ゲート装置のおのおの
    への制御経路を有し、前記入力シフトレジスタ２
    ０と前記出力シフトレジスタ３１と前記第１発生
    器および累算器２２と前記第２発生器および累算
    器３４とに接続される制御シフトレジスタ装置４
    ０と、 外部と接続するためのチツプ上の検査データ入
    力端子装置２１と、この装置２１は前記制御シフ
    トレジスタ装置４０に接続され、 前記チツプに外部で接続されると共に、前記制
    御シフトレジスタ装置４０に接続される検査制御
    入力装置４１と、前記チツプに外部で接続される
    と共に、前記制御シフトレジスタ装置４０に入力
    シフトレジスタ装置２０と出力シフトレジスタ装
    置３１とを介して接続される検査データ出力端子
    装置３３と、を有するLSIチツプ上に配置される
    よう適合されるLSIチツプ論理検査装置。 ２ 請求項第１項の記載に於いて入力シフトレジ
    スタ装置と出力シフトレジスタ装置とが単一のシ
    フトレジスタの一部分であるLSIチツプ論理検査
    装置。
JP56106173A 1980-10-09 1981-07-07 Lsi circuit chip inspecting device Granted JPS5769349A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
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