JP7037521B2 - 内蔵部品パッケージ構造、内蔵型パネル基板、およびその製造方法 - Google Patents

内蔵部品パッケージ構造、内蔵型パネル基板、およびその製造方法 Download PDF

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Description

本発明は一般に、部品パッケージ構造およびその製造方法に関し、特に、内蔵部品パッケージ構造、内蔵型パネル基板、およびその製造方法に関する。
システムレベルパッケージ構造では、半導体チップをパッケージ基板に埋め込む、基板への半導体内蔵技術は、パッケージ構造に対する雑音干渉の削減、および製品のサイズの削減の利点を有し、よって、当該技術分野における製造業者の研究および開発の焦点になっている。生産の歩留まり率を改善するために、後のプロセスにおける内蔵部品とパターニングされた導電層との間の電気的接続を容易にするために、回路基板のコア層内に内蔵部品を固定することが必要である。
さらに、回路基板の反りを削減するために、回路基板には、内蔵部品の上方および下方に同じ数の導電層が設けられ、よって、回路基板に使用される銅の量が増加し、コストダウンできない。
「ＥＭＢＥＤＤＥＤ ＣＯＭＰＯＮＥＮＴ ＤＥＶＩＣＥ ＡＮＤ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＭＥＴＨＯＤ ＴＨＥＲＥＯＦ」と題する特許文献１は、電気的接点を含む電子部品と、上方のパターニングされた導電層と、上方のパターニングされた導電層と電子部品との間の誘電体層と、第１の電気的相互接続と、下方のパターニングされた導電層と、導電ビアと、第２の電気的相互接続とを含む内蔵部品装置を開示している。誘電体層は、電気的接点を露出する第１の開口と、下方のパターニングされた導電層から上方のパターニングされた導電層まで延びる第２の開口とを備える。第１の電気的相互接続は、電気的接点から上方のパターニングされた導電層まで延び、第１の開口を充填する。第２の開口は、上方のパターニングされた導電層を露出する上方部、および下方のパターニングされた導電層を露出する下方部を有する。導電ビアは、第２の開口の下方部に配置される。第２の電気的相互接続は第２の開口の上方部を充填する。
米国特許第９４０６６５８号明細書
したがって、本発明の目的は、生産コストを削減し、パネル基板の反りを低減することが可能な内蔵部品パッケージ構造、内蔵型パネル構造、およびその製造方法を提供することである。
実施形態によれば、回路基板、内蔵部品、および応力補償層を含む内蔵部品パッケージ構造が提供される。回路基板はコア層および非対称回路構造を含み、コア層は第１の厚さを有する。内蔵部品はコア層内に配置される。応力補償層はコア層の一方側に配置され、応力補償層は４μｍ以上、３５１μｍ以下の第２の厚さを有する。
別の実施形態によれば、複数の回路基板ユニット、複数の内蔵部品、および応力補償層を含む内蔵基板片を提供する。回路基板ユニットそれぞれは、コア層および非対称回路構造を有し、コア層は第１の厚さを有する。複数の内蔵部品がコア層内に配置される。応力補償層は回路基板ユニットの一方側に配置され、応力補償層は第２の厚さを有し、内蔵基板片は５ｍｍ未満の反りを有する。
別の実施形態によれば、内蔵部品パッケージ構造の製造方法が以下のように提供される。応力補償層がコア層の一方側に設けられ、コア層は第１の厚さを有し、応力補償層は第２の厚さを有する。電気部品がコア層内に配置される。非対称回路構造が電気部品の上方および下方に形成される。
本発明の他の目的、特徴、および効果は、好適であるが限定的でない実施形態の以下の詳細な説明から明らかになるであろう。以下の説明は、添付図面を参照して行う。
元の設計、および改良された新たな設計の構造における回路構造の層の数と反りの量との関係を示す図である。 元の設計、および改良された新たな設計の構造における回路基板の層の数、応力補償層の厚さ、コア層の厚さ、厚さ比、反りの量、および残銅率の関係を示す比較表である。 本発明の一実施形態による、内蔵部品パッケージ構造を示す断面図である。 本発明の別の実施形態による、内蔵部品パッケージ構造を示す断面図である。 本発明の別の実施形態による、内蔵部品パッケージ構造を示す断面図である。 本発明の別の実施形態による、内蔵部品パッケージ構造を示す断面図である。 本発明の一実施形態による、内蔵型パネル基板を示す断面図である。 本発明の一実施形態による、内蔵部品パッケージ構造の製造方法を示す流れ図である。 本発明の一実施形態による、内蔵部品パッケージ構造の製造方法を示す流れ図である。 本発明の一実施形態による、内蔵部品パッケージ構造の製造方法を示す流れ図である。 本発明の一実施形態による、内蔵部品パッケージ構造の製造方法を示す流れ図である。 本発明の一実施形態による、内蔵部品パッケージ構造の製造方法を示す流れ図である。
以下の限定的でない実施形態において詳細が示される。実施形態は、例証的な例であり、本発明の請求項の範囲に対する限定であると解されない。同一／同様の表記は、以下の説明において同一／同様の部分を表すために使用する。上、下、左、右、前または後などの方向用語は、本発明を限定するためでなく、添付図面の方向を示すために以下の実施形態において使用する。
本発明の実施形態によれば、内蔵部品の上方および下方の非対称回路構造によってもたらされる非対称応力分布を改善するために、内蔵部品パッケージ構造を提供し、それにより、パネル基板の反りの問題を解決することが可能である。
非対称回路構造は、内蔵部品の上方および下方に異なる数の導電層、例えば、上方の導電層は２層以上／下方の導電層は１層（２Ｌ＋１Ｌによって示す）、上方の導電層は１層／下方の導電層は２層以上（１Ｌ＋２Ｌによって示す）、上方の導電層は２層以上／下方の導電層はなし（２Ｌによって示す）、上方の導電層は１層／下方の導電層はなし（１Ｌによって示す）、または他の組み合わせを有する。
上記組み合わせは例証的な例に過ぎず、本発明はそれらに限定されない。図１および図２における組み合わせのリストを参照すると、非対称回路構造の上方導電層および下方導電層の数は、２Ｌ＋１Ｌ、１Ｌ＋２Ｌ、２Ｌ、および１Ｌなどの少なくとも４組の非対称の組み合わせの１つであり得る。異なる組み合わせタイプの非対称回路構造は、パネル基板について異なる量の反りを有する。したがって、本実施形態は、非対称回路構造の異なる組み合わせに応じて、異なる厚さの応力補償層をカスタマイズして、パネル基板の反りを５ｍｍ未満に効果的に抑制する。上記実施形態では、パネル基板は、複数の回路基板ユニットおよびその中に配置された複数の内蔵部品を含む２次元アレイ基板、または細長い基板であり得る。
図１および図２を参照すると、元の設計（ａ）のパッケージ構造において上方導電層および下方導電層の数が２Ｌ＋１Ｌである場合、パネル基板の反りは許容可能な反り量５～１０ｍｍよりもはるかに大きい１９～２５ｍｍである。しかし、応力補償層が、改良されたパッケージ構造（ｂ）に加えられた後、パネル基板の反りの量は許容可能な反り量５～１０ｍｍよりも小さい２～４ｍｍに削減され得る。
さらに、元の設計（ａ）のパッケージ構造において上方導電層および下方導電層の数が１Ｌ＋２Ｌである場合、パネル基板の反りは許容可能な反り量５～１０ｍｍよりもはるかに大きい２１～２６ｍｍである。しかし、応力補償層が、改善されたパッケージ構造（ｂ）に加えられた後、パネル基板の反りの量は許容可能な反り量５～１０ｍｍよりも小さい３～４ｍｍに削減され得る。
さらに、元の設計（ａ）のパッケージ構造において上方導電層および下方導電層の数が、（下方導電層が無く）２Ｌである場合、パネル基板の反りは許容可能な反り量５～１０ｍｍよりもはるかに大きい１５～２１ｍｍである。しかし、応力補償層が、改善されたパッケージ構造（ｂ）に加えられた後、パネル基板の反りの量は許容可能な反り量５～１０ｍｍよりも小さい０～２ｍｍに削減され得る。
さらに、元の設計（ａ）のパッケージ構造において上方導電層および下方導電層の数が、（下方導電層が無く）１Ｌである場合、パネル基板の反りは許容可能な反り量５～１０ｍｍよりもはるかに大きい２１～２８ｍｍである。しかし、応力補償層が、改善されたパッケージ構造（ｂ）に加えられた後、パネル基板の反りは許容可能な反り量１０ｍｍよりも小さい２～５ｍｍに削減され得る。
上記表から、本実施形態が、異なる非対称の組み合わせに応じて異なる厚さの応力補償層をカスタマイズして、パネル基板の反りを５ｍｍ未満に効果的に抑制し得ることが分かる。図２を参照すると、元の設計（ａ）の構造において、銅張積層板（ＣＣＬ）の厚さが３０±５μｍまたは４０±５μｍ以下に固定されており、反り量に対する各導電層の厚さおよび残銅率の影響は考慮されておらず、そのため、反りの量は許容可能な反り量５～１０ｍｍよりもずっと大きく、よって、低減され得ない。対照的に、新たな設計の改良されたパッケージ構造（ｂ）では、銅張積層板（ＣＣＬ）の厚さが固定値でなく、それは４μｍ以上、３５１μｍ以下であり得、各導電層の厚さおよび残銅率は本実施形態においてさらに考慮されるので、改善後の反りの量は５ｍｍ未満であり得る。
図２に示すように、上方導電層および下方導電層の数が、２Ｌ＋１Ｌ、１Ｌ＋２Ｌ、２Ｌ、１Ｌ等である場合、ＣＣＬの厚さはそれぞれ、３４以上であって１７１μｍ以下（±１２μｍ）、８１μｍ以上であって３３９μｍ以下（±１２μｍ）、５１μｍ以上であって３００μｍ以下（±１２μｍ）、および、１６μｍ以上であって１２９μｍ以下（±１２μｍ）であり、±１２μｍは許容範囲値である。さらに、上方導電層および下方導電層の数が２Ｌ＋１Ｌ、１Ｌ＋２Ｌ、２Ｌ、１Ｌ等である場合、コア層の厚さ（Ｔ２）に対するＣＣＬ基板の厚さ（Ｔ１）の比率はそれぞれ、０．１８以上であって１．１５２以下、０．５７以上であって２．９０以下、０．４２以上であって２．５８以下、および０．０３以上であって１．１７以下である。コア層の厚さは固定値、例えば１２１±１０μｍであり、コア層の厚さは実際のニーズに応じて調節され得る。
本実施形態では、ＣＣＬ基板（または、後に参照される応力補償層）の厚さは主に、非対称回路構造の各導電層の厚さおよび残銅率によって決められ、したがって、導電層の数、残銅率、および銅箔の厚さなどの複数のパラメータの少なくとも１つが変更された場合、ＣＣＬ基板の厚さは適宜変更され、よって、回路基板上の非対称回路構造の非対称応力分布を均衡化させる。
一実施形態では、各導電層の残銅率は例えば１０％以上、９５％以下であり、残銅率は、パターニングされていない銅層全体の面積に対する、回路へとパターニングされた後の銅層の面積の比率である。パターニングされていない元の銅層の残銅率が１００％とされる。さらに、各導電層の厚さは、例えば１０μｍ以上、３０μｍ以下である。一般に、残銅率または厚さの増加は、回路基板の応力に対する影響度を増加させ得るが、さらに、コア層の上方および下方の導電層の数における差をさらに比較する必要がある。以下の説明を参照されたい。
回路基板１１０、内蔵部品１２０、および応力補償層１３０を含む内蔵部品パッケージ構造１００を示す図３Ａを参照する。回路基板１１０はコア層１１１および上方導電層１１２を有し、コア層１１１は、（図２においてＴ２として示す）第１の厚さを有する。内蔵部品１２０はコア層１１１内に配置される。コア層１１１は、第１の表面Ｓ１（または第１の側）と、第１の表面Ｓ１と反対側の第２の表面Ｓ２（または第２の側）とを有する。上方導電層１１２は第１の表面Ｓ１上に配置され、上方導電層１１２と内蔵部品１２０とは電気的に接続される。すなわち、上方導電層１１２の電気的接点１１２ａと、内蔵部品１２０の対応する電気パッド１２１とが、電気的に接続されるよう互いに接触する。さらに、この実施形態では、複数のはんだボール１４０が、ボールグリッドアレイタイプの内蔵部品パッケージ構造１００を形成するよう、回路基板１１０上に配置され、上方導電層１１２に電気的に接続される。
図３Ａにおける非対称回路構造は、内蔵部品１２０の上方に配置された単一の上方導電層１１２のみを有する。したがって、本実施形態では、応力補償層１３０は、内蔵部品１２０の上方、および下方の応力分布を均衡化させるよう、内蔵部品１２０下に、すなわち、コア層１１１の第２の表面Ｓ２上に配置される。
応力補償層１３０は、例えば、ガラス繊維を含む誘電体材料の層であり、応力補償層１３０上には銅層は重ね合わせられていない。応力補償層１３０は誘電体材料を硬化した後に高い剛性を有するので、回路基板１１０は上方に曲がることを防止され、よって、回路基板１１０の反りが効果的に低減され得る。別の実施形態では、応力補償層１３０は、所定の強度を有する、複合材料、ナノ材料、および金属材料で作られてもよく、本発明はそれらに限定されるものでない。
図２における数値によれば、図３Ａにおける応力補償層１３０の（図２におけるＴ１によって示す）厚さは、例えば１６μｍ以上、１２９μｍ以下（±１２μｍ）であり、コア層１１１の厚さに対する応力補償層１３０の厚さの比率（Ｔ１／Ｔ２）は、例えば０．０３以上、１．１７以下である。
例えば、応力補償層１３０の樹脂材料およびガラス繊維の密度はそれぞれ、１．１ｇ／ｃｍ３および２．５ｇ／ｃｍ３であり、樹脂比率は５０％であり、ガラス繊維比率は５０％であり、上方導電層１１２の銅の密度は８．９ｇ／ｃｍ３であり、残銅率は６５％であり、銅の厚さは１３．６μｍである。応力補償層１３０の厚さは、（上方導電層の銅の厚さ×残銅率×銅の密度）／（（樹脂比率×樹脂の密度）＋（ガラス繊維比率×ガラス繊維の密度））、すなわち、（１３．６μｍｘ６５％×８．９）／（５０％×１．１＋５０％×２．５）＝４３．７μｍとして表すことが可能である。別の実施形態では、残銅率が９５％になると、応力補償層１３０の厚さが６３．８８μｍに相対的に増加する。別の実施形態では、残銅率が９５％になり、かつ、銅厚が３０μｍになると、応力補償層１３０の厚さは、１４１μｍに相対的に増加する。一方、残銅率が１０％になり、銅厚が１０μｍになると、応力補償層１３０の厚さは、相対的に４μｍに低減される。
図３Ｂを参照するに、内蔵部品パッケージ構造１０１は、回路基板１１０、内蔵部品１２０、および応力補償層１３０を含む。回路基板１１０は、コア層１１１、２つの上方導電層１１２、１１４、および誘電体材料層１１３を有する。コア層１１１は第１の厚さを有する。内蔵部品１２０は、回路基板１１０のコア層１１１内に配置される。コア層１１１は、互いに対向する第１の表面Ｓ１と第２の表面Ｓ２とを有する。上方導電層１１２はコア層１１１の第１の表面Ｓ１上に配置され、上方導電層１１２は、内蔵部品１２０に電気的に接続される。上方導電層１１４は、誘電体材料層１１３上に配置される。２つの導電層１１２および１１４は、誘電体材料層１１３を貫通する導電性ピラーＣにより、互いに電気的に接続される。誘電体材料層１１３は、２つの上方導電層１１２および１１４間に配置される。さらに、本実施形態では、複数のはんだボール１４０が、上述するようにボールグリッドアレイタイプの内蔵部品パッケージ構造１０１を形成するよう、回路基板１１０上に配置され、上方導電層１１２および１１４に電気的に接続される。
図３Ｂにおける非対称回路構造は、内蔵部品１２０の上方に配置された２つの上方導電層１１２および１１４を有する。したがって、本実施形態では、応力補償層１３０は、内蔵部品１２０の上方および下方の応力分布を均衡化させるよう、内蔵部品１２０の下方に、すなわち、コア層１１１の第２の表面Ｓ２上に配置される。上方導電層１１２および１１４の数は２つの層に限定されるものでなく、２つよりも多い層であってもよい。
図２における数値によれば、図３Ｂにおける、（図２においてＴ１によって示す）応力補償層１３０の厚さは、例えば５１μｍ以上、３００μｍ以下（±１２μｍ）であり、コア層１１１の厚さに対する応力補償層１３０の厚さの比率（Ｔ１／Ｔ２）は例えば、０．４２以上、２．５８以内である。図３Ｂにおける応力補償層１３０の厚さは、主に、（上方導電層の銅の厚さ×残銅率×銅の密度）／（（樹脂比率×樹脂の密度）＋（ガラス繊維比率×ガラス繊維の密度））、および、誘電体材料層１１３の厚さによって決められる。その式は上述の通りであり、改めて説明されない。誘電体材料層１１３の材料は、応力補償層１３０の誘電体材料と同じであってもよく、例えば誘電体材料が同じガラス繊維比率を有していてもよく、したがって、誘導体材料層１１３の厚さを（例えば、２層または３層）増加させると、応力補償層１３０の厚さを、応力均衡を実現するために、適宜、増加させる必要がある。
図３Ｃを参照すると、内蔵部品パッケージ構造１０２は、回路基板１１０、内蔵部品１２０、および応力補償層１３０を含む。回路基板１１０は、コア層１１１、２つの上方導電層１１２、１１４、誘電体材料層１１３、および下方導電層１１５を有する。誘電体材料層１１３は、２つの上方導電層１１２および１１４の間に配置される。本実施形態と上記実施形態との相違は、下方導電層１１５がコア層１１１の第２の表面Ｓ２上にさらに配置されることであり、残りの構成要素は同じ符号で表示され、改めて説明されない。
図３Ｃにおける非対称回路構造は、内蔵部品１２０の上方および下方にそれぞれ配置された、２つの上方導電層１１２、１１４と下方導電層１１５とを有する。したがって、本実施形態では、応力補償層１３０は、内蔵部品１２０の上方および下方の応力分布を均衡化させるために、内蔵部品１２０の下方に、すなわち、コア層１１１の第２の表面Ｓ２上に配置され、コア層１１１における下方導電層１１５と同じ側に配置される。
図２における数値に応じれば、図３Ｃにおける応力補償層１３０の（図２におけるＴ１によって示す）厚さは、例えば、３４μｍ以上、１７１μｍ以下（±１２μｍ）であり、コア層１１１の厚さに対する応力補償層１３０の厚さの比率（Ｔ１／Ｔ２）は例えば、０．１８以上、１．１５２以下である。図３Ｃにおける応力補償層１３０の厚さは、主に、（（上方導電層の銅の厚さ×残銅率×銅の密度）－（下方導電層の銅の厚さ×残銅率×銅の密度））／（（樹脂比率）×樹脂の密度）＋（ガラス繊維比率×ガラス繊維の密度））、および、誘電体材料層１１３の厚さによって決められる。この式は上述している。本実施形態では、２つの上方導電層１１２、１１４の第１の上方導電層１１２の応力と、下方導電層１１５の応力が互いに相殺するので、第２の上方導電層１１４および誘電体材料層１１３によって発生する非対称応力のみが考慮される。さらに、誘電体材料層１１３の厚さを（例えば、２層または３層）増加させると、応力補償層１３０の厚さを、上述したように、応力均衡を実現するために、適宜増加させる必要がある。
図３Ｄを参照すると、内蔵部品パッケージ構造１０３は、回路基板１１０、内蔵部品１２０、および応力補償層１３０を含む。回路基板１１０は、コア層１１１、上方導電層１１２、および２つの下方導電層１１５、１１６を有する。上方導電層１１２はコア層１１１の上方に配置され、２つの下方導電層１１５、１１６はコア層１１１の下方に配置される。上方導電層１１２、および２つの下方導電層１１５、１１６は、例えば、コア層１１１を貫通する導電性ピラーＣ１および応力補償層１３０を貫通する導電性ピラーＣ２により、互いに電気的に接続される。応力補償層１３０は２つの下方導電層１１５、１１６間に配置され、応力補償層１３０および２つの下方導電層１１５、１１６はすべて、コア層１１１の同じ側に配置される。
図３Ｄにおける非対称回路構造は、上方導電層１１２および２つの下方導電層１１５、１１６をそれぞれ、内蔵部品１２０の上方および下方に有する。第１の下方導電層１１５は内蔵部品１２０の下方に配置されるが、第１の下方導電層１１５によって発生する引張り応力は回路基板１１０を下方に曲げるものであり、第２の下方導電層１１６によって発生する引張り応力は回路基板１１０を上方に曲げるものであり、２つの応力の両方を互いに均衡化させることができる。したがって、本実施形態では、応力補償層１３０の厚さは、主に、コア層１１１の厚さと、上方導電層１１２の厚さおよび残銅率とによって決められる。なお、下方導電層１１５の数は２層に限定されず、２層より多くてもよい。
図２における数値によれば、図３Ｄにおける応力補償層１３０の（図２におけるＴ１によって示す）厚さは、例えば、８１μｍ以上、３３９μｍ以下（±１２μｍ）であり、コア層１１１の厚さに対する応力補償層１３０の厚さの比率（Ｔ１／Ｔ２）は例えば、０．５７以上、２．９０以下である。図３Ｄにおける応力補償層１３０の厚さは、主に、（（上方導電層の銅の厚さ×残銅率×銅の密度）＋（第１の下方導電層の銅の厚さ×残銅率×銅の密度）－（第２の下方導電層の銅の厚さ×残銅率×銅の密度）＋（コア層の厚さ））／（（樹脂比率×樹脂の密度）＋（ガラス繊維比率×ガラス繊維の密度））、および、誘電体材料層１１３の厚さによって決められ、その式は上述している。本実施形態では、第１の下方導電層１１５の応力と第２の下方導電層１１６の応力が互いに相殺するので、コア層１１１および上方導電層１１２によって発生する非対称応力のみが考慮される。
図４を参照すると、上記実施形態に従って、複数の回路基板ユニット２１０、複数の内蔵部品２２０、および応力補償層２３０を含む内蔵型パネル基板２００が提供される。複数の回路基板ユニット２１０は、図３Ａ～図３Ｄに示すように、切断することにより、複数の回路基板１１０に分割され得る。内蔵型パネル基板２００は、前述された内蔵部品パッケージ構造１００～１０３の半製品とみなし得る。
回路基板ユニット２１０のそれぞれは、コア層２１１および非対称回路構造２１２（一層のみを示す）を有する。コア層２１１は第１の厚さを有し、非対称回路構造２１２は、図３Ａ～図３Ｄにおいて示されたものと同様であり、再度示されない。非対称回路構造２１２は、内蔵部品２２０の上方および下方に非対称応力分布を生成し、内蔵型パネル基板２００を反らせる。
さらに、内蔵部品２２０は、回路基板ユニット２１０それぞれのコア層２１１に配置される。応力補償層２３０は、非対称回路構造２１２の応力分布を均衡化させるために、コア層２１１の一方側に配置され、応力補償層２３０は、内蔵型パネル基板２００の反りを５ｍｍ未満に抑制する第２の厚さを有する。
一実施形態では、内蔵型パネル基板２００は、２４０．５ｍｍ×９５ｍｍ以上の長さ寸法および幅寸法を有する。内蔵型パネル基板２００の反りの量が５ｍｍより大きい場合、内蔵型パネル基板２００の平坦度が低下し、はんだペースト印刷プロセスまたはリフロープロセスを行い得ず、よって、はんだボール２４０（図５Ｄを参照されたい）が作られ得ないか、または、はんだボール２４０が、回路基板ユニット２１０上に固定すべくはんだ付けされ得ない。また、内蔵型パネル基板２００の反りの量が５ｍｍよりも大きい場合、内蔵型パネル基板２００を複数の回路基板に切断するにあたっても不利なため、パッケージングされた製品の品質に影響する。そして、本実施形態は、（例えば、層の数が２Ｌ＋２Ｌまたは１Ｌ＋１Ｌである）従来の対称回路構造と比較して、少なくとも１つの導電層の数を削減し、導電層のパターニング工程を削減することが可能な非対称回路構造２１２を使用する。したがって、本実施形態のパッケージ構造の生産コストが相対的に削減される。
図５Ａ～図５Ｅを参照すると、上記実施形態に従って、内蔵部品パッケージ構造の製造方法が以下のように提供される。図５Ａでは、シミュレーション結果により、内蔵部品パッケージ構造の全体構造、およびその応力分布を確認した後、応力補償層２３０の所要の厚さが決定される。図５Ｂでは、絶縁材料２１１’が応力補償層２３０の一方側に配置される。図５Ｃでは、コア層２１１内に内蔵部品２２０を形成すべく、電子部品が、絶縁材料２１１’上に配置され、別の絶縁材料２１１”によって覆われる。コア層２１１は第１の厚さを有し、応力補償層２３０は第２の厚さを有する。図５Ｄでは、非対称回路構造２１２がコア層２１１上に形成され、内蔵部品２２０に電気的に接続される。非対称回路構造２１２は一層に限定されず、複数の上方導電層および／または複数の下方導電層を含み得る。非対称回路構造２１２が下方導電層を有する場合、先ず下方導電層が応力補償層２３０上に形成されてもよく、次いで、コア層２１１が下方導電層上に形成される。図５Ｅでは、はんだボール２４０が内蔵型パネル基板２００上に形成された後、回路基板ユニット２１０は、複数の内蔵部品パッケージ構造２０１を形成するよう切り離される。
一実施形態では、電子部品は、例えば、半導体チップ、駆動チップもしくは制御チップなどの能動部品、または抵抗器、インダクター、またはコンデンサーなどの受動部品である。
上記方法の実施形態では、非対称回路構造が電子部品の上方側および下方側に形成され、次いで、応力補償層２３０はコア層２１１の一方側に配置されるか、または、応力補償層２３０がコア層の一方側に配置され、次いで、非対称回路構造が電子部品の上方および下方に形成される。本発明はこれに限定されるものでない。
本発明は、例により、かつ、好適な実施形態に関して説明してきたが、本発明はこれに限定されるものでない。むしろ、種々の修正形態および同様な装置および手順を包含することを意図しており、よって、添付した請求項の範囲には、そうした修正形態や同様な装置および手順をすべて包含するように最も広い解釈が与えられるべきである。

Claims (10)

  1. 第１の厚さを有するコア層の一方側に、第２の厚さを有する応力補償層を設けることと、
    前記コア層内に電気部品を配置することと、
    前記電気部品の上方および下方に非対称回路構造を形成することと
    を含み、
    前記第２の厚さは、前記非対称回路構造の各導電層の厚さおよび残銅率によって決められる、内蔵部品パッケージ構造の製造方法。
  2. 前記コア層は、第１の絶縁材料と、前記第１の絶縁材料上に配置される第２の絶縁材料とを含み、
    前記第２の絶縁材料の一部は、前記非対称回路構造と前記電気部品との間にあり、前記第１の絶縁材料の一部は、前記電気部品と前記応力補償層との間にある、請求項１記載の製造方法。
  3. 前記第２の絶縁材料の厚さは、前記電気部品の厚さよりも大きく、前記非対称回路構造の一部は、前記第２の絶縁材料に延在し、前記電気部品と接触している、請求項２記載の製造方法。
  4. 前記非対称回路構造は、前記電気部品と前記応力補償層との間にある下方導電層を含み、
    前記下方導電層は、少なくとも１つの導電性ピラーを通して、前記電気部品と電気的に接続されており、前記コア層の一部は、前記下方導電層と前記電気部品との間にあり、前記下方導電層は、前記応力補償層と接触しており、そして、前記下方導電層は、前記電気部品と間隔が空けられている、請求項１記載の製造方法。
  5. 前記コア層の第１の厚さに対する前記応力補償層の第２の厚さの比率が０．０３以上、２．９以下である、請求項１記載の製造方法。
  6. 前記応力補償層が、ガラス繊維を含む誘電体材料層である、請求項１記載の製造方法。
  7. 前記コア層が、第１の表面と、前記第１の表面の反対側の第２の表面とを有し、前記非対称回路構造は上方導電層を備え、前記上方導電層が前記第１の表面上に配置され、前記電気部品に電気的に接続される、請求項１記載の製造方法。
  8. 前記コア層が、第１の表面と、前記第１の表面の反対側の第２の表面とを有し、前記非対称回路構造は、前記第１の表面上に配置されていて前記電気部品に電気的に接続された少なくとも２つの上方導電層と、前記少なくとも２つの上方導電層の間に配置された少なくとも１つの誘電体材料層とを備える、請求項１記載の製造方法。
  9. 前記コア層が、第１の表面および第２の表面を有し、前記非対称回路構造は、前記第１の表面上に配置されていて前記電気部品に電気的に接続された上方導電層と、前記第２の表面上に配置された少なくとも２つの下方導電層と、前記少なくとも２つの下方導電層の間に配置された少なくとも１つの誘電体材料層とを備える、請求項１記載の製造方法。
  10. 前記応力補償層が前記少なくとも１つの誘電体材料層である、請求項９記載の製造方法。
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010232648A (ja) 2009-03-04 2010-10-14 Nec Corp 半導体装置及びその製造方法
JP2012084891A (ja) 2010-10-12 2012-04-26 Ibiden Co Ltd 配線基板及びその製造方法
JP2014056925A (ja) 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2014131040A (ja) 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 多層基板及び多層基板の製造方法

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345212A (ja) 2000-05-31 2001-12-14 Tdk Corp 積層電子部品
JP2002324729A (ja) 2001-02-22 2002-11-08 Tdk Corp 電子部品とその製造方法
JP3612031B2 (ja) 2001-03-29 2005-01-19 Ｔｄｋ株式会社 高周波モジュール
TW550717B (en) * 2002-04-30 2003-09-01 United Test Ct Inc Improvement of flip-chip package
JP4301401B2 (ja) 2002-11-08 2009-07-22 Ｔｄｋ株式会社 フロントエンドモジュール及び通信端末
JP3734807B2 (ja) 2003-05-19 2006-01-11 Ｔｄｋ株式会社 電子部品モジュール
JP2004342948A (ja) 2003-05-19 2004-12-02 Tdk Corp 電子部品モジュール
US7547975B2 (en) 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
US20050068757A1 (en) * 2003-09-30 2005-03-31 Saikumar Jayaraman Stress compensation layer systems for improved second level solder joint reliability
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
JP2006339354A (ja) 2005-06-01 2006-12-14 Tdk Corp 半導体ｉｃ及びその製造方法、並びに、半導体ｉｃ内蔵モジュール及びその製造方法
JP4701942B2 (ja) 2005-09-14 2011-06-15 Ｔｄｋ株式会社 半導体ｉｃ内蔵モジュール
JP4535002B2 (ja) 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
TW200739532A (en) 2005-09-30 2007-10-16 Tdk Corp Hard disk drive and wireless data terminal using the same
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
JP4826248B2 (ja) 2005-12-19 2011-11-30 Ｔｄｋ株式会社 Ｉｃ内蔵基板の製造方法
US8064211B2 (en) 2006-08-31 2011-11-22 Tdk Corporation Passive component and electronic component module
JP4303282B2 (ja) 2006-12-22 2009-07-29 Ｔｄｋ株式会社 プリント配線板の配線構造及びその形成方法
JP2008159819A (ja) 2006-12-22 2008-07-10 Tdk Corp 電子部品の実装方法、電子部品内蔵基板の製造方法、及び電子部品内蔵基板
JP2008159820A (ja) 2006-12-22 2008-07-10 Tdk Corp 電子部品の一括実装方法、及び電子部品内蔵基板の製造方法
JP4331769B2 (ja) 2007-02-28 2009-09-16 Ｔｄｋ株式会社 配線構造及びその形成方法並びにプリント配線板
JP4518113B2 (ja) 2007-07-25 2010-08-04 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
JP4487271B2 (ja) 2007-07-25 2010-06-23 Ｔｄｋ株式会社 集合基板及びその製造方法
JP4434268B2 (ja) 2007-11-28 2010-03-17 Ｔｄｋ株式会社 電子部品モジュール
JP2009200356A (ja) 2008-02-22 2009-09-03 Tdk Corp プリント配線板及びその製造方法
JP4438879B2 (ja) 2008-03-19 2010-03-24 Ｔｄｋ株式会社 同期整流型ｄｃ／ｄｃコンバータ
JP4787296B2 (ja) 2008-07-18 2011-10-05 Ｔｄｋ株式会社 半導体内蔵モジュール及びその製造方法
JP4888736B2 (ja) 2008-08-29 2012-02-29 Ｔｄｋ株式会社 配線基板の製造方法
JP2010232314A (ja) 2009-03-26 2010-10-14 Tdk Corp 電子部品モジュール
JP5434714B2 (ja) 2009-04-15 2014-03-05 Ｔｄｋ株式会社 薄膜コンデンサ及び電子回路基板
TWI418272B (zh) * 2009-08-25 2013-12-01 Samsung Electro Mech 處理核心基板之空腔的方法
JP5692217B2 (ja) * 2010-03-16 2015-04-01 日本電気株式会社 機能素子内蔵基板
JP4953034B2 (ja) 2010-03-26 2012-06-13 Ｔｄｋ株式会社 電圧変換器
JP5552958B2 (ja) 2010-08-17 2014-07-16 Ｔｄｋ株式会社 端子構造、プリント配線板、モジュール基板及び電子デバイス
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
JP5540276B2 (ja) 2011-03-31 2014-07-02 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
TW201308548A (zh) * 2011-08-15 2013-02-16 Powertech Technology Inc 小基板多晶片記憶體封裝構造
JP5617866B2 (ja) 2012-04-06 2014-11-05 Tdk株式会社 シールドケース及び電子機器
JP5998792B2 (ja) 2012-09-21 2016-09-28 Tdk株式会社 半導体ｉｃ内蔵基板及びその製造方法
JP5605414B2 (ja) 2012-10-17 2014-10-15 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
JP6102486B2 (ja) 2013-05-10 2017-03-29 Tdk株式会社 複合電源管理装置及び通信装置
JP6303443B2 (ja) 2013-11-27 2018-04-04 Tdk株式会社 Ｉｃ内蔵基板の製造方法
CN103874347B (zh) * 2014-03-28 2016-09-07 江阴芯智联电子科技有限公司 高密度多层基板表面对称结构及制作方法
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
JP6582669B2 (ja) 2015-07-22 2019-10-02 Tdk株式会社 薄膜キャパシタ及び半導体装置
JP6269626B2 (ja) 2015-09-11 2018-01-31 Tdk株式会社 半導体装置、電子部品内蔵基板、及びこれらの製造方法
JP6607087B2 (ja) 2016-03-02 2019-11-20 Ｔｄｋ株式会社 電子部品内蔵基板の製造方法
JP6728917B2 (ja) 2016-04-12 2020-07-22 Tdk株式会社 電子回路モジュールの製造方法
US10278290B2 (en) 2016-07-19 2019-04-30 Tdk Corporation Electronic component embedded substrate
JP6750462B2 (ja) 2016-11-04 2020-09-02 Tdk株式会社 薄膜コンデンサ及び電子部品内蔵基板
KR101983188B1 (ko) * 2016-12-22 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
JP6822192B2 (ja) 2017-02-13 2021-01-27 Tdk株式会社 電子部品内蔵基板
JP6897139B2 (ja) 2017-02-13 2021-06-30 Tdk株式会社 電子部品内蔵基板及び基板実装構造体
JP6862886B2 (ja) 2017-02-13 2021-04-21 Tdk株式会社 電子部品内蔵基板
KR102356125B1 (ko) 2017-03-31 2022-01-28 티디케이가부시기가이샤 전자 부품 내장 기판
US10515898B2 (en) 2018-05-14 2019-12-24 Tdk Corporation Circuit board incorporating semiconductor IC and manufacturing method thereof
CN208691627U (zh) * 2018-08-03 2019-04-02 奥特斯科技(重庆)有限公司 具有嵌入腔中的部件且前侧上具有双介电层的部件承载件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010232648A (ja) 2009-03-04 2010-10-14 Nec Corp 半導体装置及びその製造方法
JP2012084891A (ja) 2010-10-12 2012-04-26 Ibiden Co Ltd 配線基板及びその製造方法
JP2014056925A (ja) 2012-09-12 2014-03-27 Shinko Electric Ind Co Ltd 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP2014131040A (ja) 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 多層基板及び多層基板の製造方法

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