JP6959473B1 - 半導体装置 - Google Patents

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Abstract

【課題】新規のシフトレジスタを提供する。【解決手段】トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及びトランジスタ１０４を有する。トランジスタ１０１の第１の端子は配線１１１と接続され、トランジスタ１０１の第２の端子は配線１１２と接続される。トランジスタ１０２の第１の端子は配線１１３と接続され、トランジスタ１０２の第２の端子は配線１１２と接続される。トランジスタ１０３の第１の端子は配線１１３と接続され、トランジスタ１０３のゲートは配線１１１又は配線１１９と接続される。トランジスタ１０４の第１の端子はトランジスタ１０３の第２の端子と接続され、トランジスタ１０４の第２の端子はトランジスタ１０１のゲートと接続され、トランジスタ１０４のゲートはトランジスタ１０２のゲートと接続される。【選択図】図１０

Description

本発明の一態様は、半導体装置、表示装置、表示モジュール及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様
の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの
駆動方法、または、それらの製造方法、を一例として挙げることができる。
近年、同じ極性のトランジスタによって構成されるシフトレジスタの開発が進められてい
る。特許文献１及び特許文献２には、そのようなシフトレジスタに関する技術について開
示されている。
特開２００４−１０３２２６号公報 特開２００５−０５０５０２号公報
特許文献１の図７に記載されているシフトレジスタでは、トランジスタＭ２がオンになる
ことにより、電圧ＶＯＦＦが出力される。しかしながら、ＧＯＵＴ［Ｎ−１］がハイレベ
ルである期間においてトランジスタＭ２がオフになるため、電圧ＶＯＦＦを出力する期間
が短い。また、トランジスタＭ２のゲートがトランジスタＭ４のゲートと接続されている
ことから、トランジスタＭ２をオンにすると、トランジスタＭ４もオンになる。よって、
ＧＯＵＴ［Ｎ−１］がハイレベルである期間において、トランジスタＭ２をオンにすると
、シフトレジスタが機能しない。
特許文献２の図７に記載されているシフトレジスタでは、トランジスタＱ５３又はトラン
ジスタＱ５６がオンになることにより、電圧ＶＯＦＦが出力される。信号ＩＮ１がハイレ
ベルである期間において、トランジスタＱ５３はオフであるものの、トランジスタＱ５６
がオンであるため、電圧ＶＯＦＦが出力される。しかしながら、これを実現するために、
トランジスタＱ５３及びトランジスタＱ５６という２つのトランジスタが必要になるため
、トランジスタ数が多い。
本発明の一態様は、新規の回路構成を提供することを課題の一とする。特に、シフトレジ
スタの一部又は当該シフトレジスタが有する順序回路の一部に適用可能な新規の回路構成
を提供することを課題の一とする。本発明の一態様は、電圧を出力する期間を長くするこ
と、又はそれを実現可能な回路構成を提供することを課題の一とする。本発明の一態様は
、電圧を出力するためのトランジスタがオンになる期間を長くすること、又はそれを実現
可能な回路構成を提供することを課題の一とする。本発明の一態様は、トランジスタの数
を減らすことを課題の一とする。本発明の一態様は、消費電力を減らすことを課題の一と
する。本発明の一態様は、レイアウト面積を縮小することを課題の一とする。本発明の一
態様は、作製工程を削減することを課題の一とする。本発明の一態様は、コストを削減す
ることを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１乃至第４のトランジスタを有する半導体装置である。第１のトラ
ンジスタのソース又はドレインの一方は、第１の配線と電気的に接続される。第１のトラ
ンジスタのソース又はドレインの他方は、第２の配線と電気的に接続される。第２のトラ
ンジスタのソース又はドレインの一方は、第３の配線と電気的に接続される。第２のトラ
ンジスタのソース又はドレインの他方は、第２の配線と電気的に接続される。第３のトラ
ンジスタのソース又はドレインの一方は、第３の配線と電気的に接続される。第４のトラ
ンジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの他
方と電気的に接続される。第４のトランジスタのソース又はドレインの他方は、第１のト
ランジスタのゲートと電気的に接続される。第４のトランジスタのゲートは、第２のトラ
ンジスタのゲートと電気的に接続される。
上記半導体装置において、第３のトランジスタのゲートは、第１の配線と電気的に接続さ
れてもよい。
上記半導体装置において、第３のトランジスタのゲートは、第４の配線と電気的に接続さ
れてもよい。
上記半導体装置において、第４のトランジスタのＷ（チャネル幅）／Ｌ（チャネル長）は
、第３のトランジスタのＷ／Ｌよりも大きくてもよい。
上記半導体装置において、第４のトランジスタの半導体層とゲート電極とが重なる面積は
、第３のトランジスタの半導体層とゲート電極とが重なる面積よりも大きくてもよい。
上記半導体装置において、第１乃至第４のトランジスタの少なくとも一は、酸化物半導体
にチャネル形成領域を有していてもよい。
本発明の一態様は、新規の回路構成を提供することができる。
順序回路の回路図。 順序回路のタイミングチャート。 順序回路の回路図。 順序回路の回路図。 順序回路の回路図。 順序回路の回路図。 順序回路の回路図。 順序回路の回路図。 順序回路の回路図。 順序回路の回路図。 シフトレジスタの回路図。 シフトレジスタのタイミングチャート。 半導体表示装置の構成を示す図。 画素の上面図。 画素の断面図。 トランジスタの断面構造を示す図。 液晶表示装置の上面図。 液晶表示装置の断面図。 電子機器の図
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
本発明の一態様は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用いたあ
らゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像
処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコ
ントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕ
ｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）や
ＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇ
ｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体
表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素
に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ
Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉ
ｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を駆動回
路に有している半導体表示装置が、その範疇に含まれる。
本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画素に形
成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュー
ルとを、その範疇に含む。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、
ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、
ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続
されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている
場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の素子又
は別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場
合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを
含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、
接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或
いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタの
ドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半
導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味
する。
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与え
られる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジ
スタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がド
レインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子が
ドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜
上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説
明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ
替わる。
（実施の形態１）
本実施の形態では、順序回路（半導体装置ともいう）について説明する。
順序回路の構成の一例について図１を参照して説明する。図１は順序回路の回路図の一例
である。図１の順序回路は、トランジスタ１０１乃至トランジスタ１０７及び配線１１１
乃至配線１１５を有する。
なお、図１に例示するトランジスタ１０１乃至トランジスタ１０７はＮチャネル型である
。ただし、これに限定されず、トランジスタ１０１乃至トランジスタ１０７はＰチャネル
型であってもよい。トランジスタ１０１乃至トランジスタ１０７を同じ導電型とすること
により、ＣＭＯＳ回路と比較して、作製工程を簡略化することができ、コストを削減する
ことができる。
なお、トランジスタ１０１乃至トランジスタ１０７がＮチャネル型であれば、チャネル形
成領域に酸化物半導体、非晶質シリコン又は微結晶シリコンを採用することができる。こ
れにより、チャネル形成領域に多結晶シリコンを採用した場合と比較して、作製工程を簡
略することができ、コストを削減することができる。特に、チャネル形成領域に酸化物半
導体を採用すれば、トランジスタ１０１乃至トランジスタ１０７のオフ電流を極めて小さ
くすることができるため、消費電力の削減を図ることができる。
各トランジスタの接続関係について説明する。トランジスタ１０１は、第１の端子が配線
１１１と接続され、第２の端子が配線１１２と接続される。トランジスタ１０２は、第１
の端子が配線１１３と接続され、第２の端子が配線１１２と接続される。トランジスタ１
０３は、第１の端子が配線１１３と接続され、ゲートが配線１１１と接続される。トラン
ジスタ１０４は、第１の端子がトランジスタ１０３の第２の端子と接続され、第２の端子
がトランジスタ１０１のゲートと接続され、ゲートがトランジスタ１０２のゲートと接続
される。トランジスタ１０５は、第１の端子が配線１１４と接続され、第２の端子がトラ
ンジスタ１０１のゲートと接続され、ゲートが配線１１５と接続される。トランジスタ１
０６は、第１の端子が配線１１５と接続され、第２の端子がトランジスタ１０２のゲート
と接続され、ゲートが配線１１５と接続される。トランジスタ１０７は、第１の端子が配
線１１３と接続され、第２の端子がトランジスタ１０２のゲートと接続され、ゲートがト
ランジスタ１０１のゲートと接続される。このように、新規の回路構成を提供することが
できる。
なお、トランジスタ１０１のゲートをノードＮ１と示し、トランジスタ１０２のゲートを
ノードＮ２と示す。
各配線に入力される信号又は電圧の一例について説明する。配線１１１には信号ＣＫ１が
入力され、配線１１３には電圧ＶＳＳが入力され、配線１１４には信号ＳＰが入力され、
配線１１５には信号ＣＫ２が入力される。そして、信号ＣＫ１、信号ＣＫ２及び信号ＳＰ
に基づいて信号ＯＵＴが配線１１２に出力される。信号ＣＫ１及び信号ＣＫ２としてはク
ロック信号がある。信号ＣＫ１と信号ＣＫ２とは互いに位相が異なる。信号ＳＰとしては
スタートパルス（セット信号ともいう）がある。電圧ＶＳＳとしては電源電圧又は接地電
圧がある。信号ＯＵＴは順序回路の出力信号である。
なお、便宜上、信号ＣＫ１、信号ＣＫ２及び信号ＳＰにおいて、ハイレベルの電位をＶＤ
Ｄ（ＶＤＤ＞ＶＳＳ）とし、ローレベルの電位をＶＳＳとする。
なお、本発明の一態様は、各配線に信号又は電圧等が入力されていない場合もその範疇に
含む。例えば、各配線は上記信号又は電圧が入力されることが可能なものであればよい。
各トランジスタが有する機能について説明する。
トランジスタ１０１はノードＮ１の電位に基づいて配線１１１と配線１１２との導通又は
非導通を制御する。そして、トランジスタ１０１はノードＮ１の電位に基づいて信号ＣＫ
１を配線１１２に供給することによって信号ＯＵＴをハイレベルにする。
トランジスタ１０２はノードＮ２の電位に基づいて配線１１３と配線１１２との導通又は
非導通を制御する。そして、トランジスタ１０２はノードＮ２の電位に基づいて電圧ＶＳ
Ｓを配線１１２に供給することによって信号ＯＵＴをローレベルにする。
トランジスタ１０３は信号ＣＫ１に基づいて配線１１３とトランジスタ１０４の第１の端
子との導通又は非導通を制御する。また、トランジスタ１０４は、ノードＮ２の電位に基
づいてトランジスタ１０３の第２の端子とノードＮ１との導通又は非導通を制御する。す
なわち、トランジスタ１０３及びトランジスタ１０４を有する回路は、信号ＣＫ１及びノ
ードＮ２の電位に基づいて配線１１３とノードＮ１との導通又は非導通を制御する。そし
て、トランジスタ１０３及びトランジスタ１０４を有する回路は信号ＣＫ１及びノードＮ
２の電位に基づいて電圧ＶＳＳをノードＮ１に供給することによってノードＮ１の電位を
トランジスタ１０１がオフになる値にする。
トランジスタ１０５は信号ＣＫ２に基づいて配線１１４とノードＮ１との導通又は非導通
を制御する。そして、トランジスタ１０５は信号ＣＫ２に基づいて信号ＳＰをノードＮ１
に供給することによってノードＮ１の電位をトランジスタ１０１がオンになる値にする。
その後、トランジスタ１０５は信号ＳＰのノードＮ１への供給を止めることによってノー
ドＮ１を浮遊状態にする。
トランジスタ１０６は信号ＣＫ２に基づいて配線１１５とノードＮ２との導通又は非導通
を制御する。そして、トランジスタ１０６は信号ＣＫ２に基づいて信号ＣＫ２をノードＮ
２に供給することによってノードＮ２の電位をトランジスタ１０２及びトランジスタ１０
４がオンになる値にする。
トランジスタ１０７はノードＮ１の電位に基づいて配線１１３とノードＮ２との導通又は
非導通を制御する。そして、トランジスタ１０７はノードＮ１の電位に基づいて電圧ＶＳ
ＳをノードＮ２に供給することによってノードＮ２の電位をトランジスタ１０２及びトラ
ンジスタ１０４がオフになる値にする。
図１の順序回路の動作の一例について、図２乃至図４を参照して説明する。図２は信号Ｃ
Ｋ１、信号ＣＫ２、信号ＳＰ、ノードＮ１の電位（ＶＮ１）、ノードＮ２の電位（ＶＮ２
）及び信号ＯＵＴの一例を示すタイミングチャートであり、図３（Ａ）は時刻ｔ１乃至ｔ
２（期間Ｔ１ともいう）における動作の模式図であり、図３（Ｂ）は時刻ｔ２乃至ｔ３（
期間Ｔ２ともいう）における動作の模式図であり、図４（Ａ）は時刻ｔ３乃至ｔ４（期間
Ｔ３ともいう）における動作の模式図であり、図４（Ｂ）は時刻ｔ４乃至ｔ５（期間Ｔ４
ともいう）における動作の模式図である。
なお、図２に例示する信号ＣＫ１及び信号ＣＫ２は、１周期のうちハイレベルである期間
とローレベルである期間とが等しく、且つ位相差が１８０°である。つまり、信号ＣＫ１
は信号ＣＫ２の反転信号となっている。また、図２に例示する信号ＳＰは、パルス幅が信
号ＣＫ１又は信号ＣＫ２の半周期となっている。
まず、時刻ｔ１において、信号ＳＰがハイレベルになり、信号ＣＫ１がローレベルになり
、信号ＣＫ２がハイレベルになる。
ノードＮ１の電位は次のようになる。信号ＣＫ２がハイレベルになるため、トランジスタ
１０５がオンになる。また、信号ＣＫ１がローレベルになるため、トランジスタ１０３が
オフになる。また、後述するとおり、ノードＮ２の電位が高い値になるため、トランジス
タ１０４がオンになる。よって、ノードＮ１にはハイレベルの信号ＳＰがトランジスタ１
０５を介して供給されるため、ノードＮ１の電位は上昇する。その後、ノードＮ１の電位
がトランジスタ１０５のゲートの電位からトランジスタ１０５の閾値電圧を引いた値、即
ち信号ＣＫ２のハイレベルの電位からトランジスタ１０５の閾値電圧を引いた値（ＶＤＤ
−Ｖｔｈ１０５）まで上昇した時点で、トランジスタ１０５がオフになる。そして、ノー
ドＮ１が浮遊状態になるとともに、ノードＮ１の電位がＶＤＤ−Ｖｔｈ１０５に維持され
る。
ノードＮ２の電位は次のようになる。信号ＣＫ２がハイレベルになるため、トランジスタ
１０６がオンになる。また、ノードＮ１の電位が高い値になるため、トランジスタ１０７
がオンになる。よって、ノードＮ１にはハイレベルの信号ＣＫ２がトランジスタ１０６を
介して供給されるとともに電圧ＶＳＳがトランジスタ１０７を介して供給される。そのた
め、ノードＮ２の電位はトランジスタ１０６及びトランジスタ１０７の抵抗比によって定
まる。ここでは、トランジスタ１０７よりもトランジスタ１０６の方がソースとドレイン
との間の抵抗値が十分に小さいものとする。そして、ノードＮ２の電位がＶＳＳよりも十
分に高い値になるものとする。具体的には、ノードＮ２の電位は、トランジスタ１０２の
第１の端子の電位とトランジスタ１０２の閾値電圧との和よりも高く、且つトランジスタ
１０４の第１の端子の電位とトランジスタ１０４の閾値電圧との和よりも高い値、即ち電
圧ＶＳＳとトランジスタ１０２の閾値電圧との和（ＶＳＳ＋Ｖｔｈ１０２）よりも高く、
且つ電圧ＶＳＳとトランジスタ１０４の閾値電圧との和（ＶＳＳ＋Ｖｔｈ１０４）よりも
高い値になるものとする。
配線１１２の電位は次のようになる。ノードＮ１の電位が高い値になるため、トランジス
タ１０１がオンになる。また、ノードＮ２の電位が高い値になるため、トランジスタ１０
２がオンになる。よって、配線１１２にはローレベルの信号ＣＫ１がトランジスタ１０１
を介して供給されるとともに電圧ＶＳＳがトランジスタ１０２を介して供給されるため、
配線１１２の電位がＶＳＳになる。即ち、信号ＯＵＴがローレベルになる。
次に、時刻ｔ２において、信号ＳＰがローレベルになり、信号ＣＫ１がハイレベルになり
、信号ＣＫ２がローレベルになる。
ノードＮ１の電位は次のようになる。信号ＣＫ２がローレベルになるため、トランジスタ
１０５がオフのままになる。信号ＣＫ１がハイレベルになるため、トランジスタ１０３が
オンになる。後述するとおり、ノードＮ２の電位がＶＳＳになるため、トランジスタ１０
４がオフになる。よって、ノードＮ１は浮遊状態のままであり、ノードＮ１の電位がＶＤ
Ｄ−Ｖｔｈ１０５に維持される。ただし、後述するとおり、配線１１２の電位に上昇に伴
って、ノードＮ１の電位がさらに上昇する。
ノードＮ２の電位は次のようになる。信号ＣＫ２がローレベルになるため、トランジスタ
１０６がオフになる。また、ノードＮ１の電位が高い値になるため、トランジスタ１０７
がオンのままになる。よって、ノードＮ２には電圧ＶＳＳがトランジスタ１０７を介して
供給されるため、ノードＮ２の電位がＶＳＳになる。
配線１１２の電位は次のようになる。ノードＮ１の電位が高い値のままであるため、トラ
ンジスタ１０１がオンのままになる。また、ノードＮ２の電位がＶＳＳになるため、トラ
ンジスタ１０２がオフになる。よって、配線１１２にはトランジスタ１０１を介してハイ
レベルの信号ＣＫ１が供給されるため、配線１１２の電位が上昇する。このとき、トラン
ジスタ１０１のゲートと第２の端子との間の寄生容量により、ノードＮ１と配線１１２と
の電位差が保持されている。また、ノードＮ１は浮遊状態になっている。よって、配線１
１２の電位の上昇に伴って、ノードＮ１の電位も上昇する。ここでは、ノードＮ１の電位
がトランジスタ１０１の第１の端子の電位とトランジスタ１０１の閾値電圧との和、即ち
信号ＣＫ１のハイレベルの電位とトランジスタ１０１の閾値電圧との和（ＶＤＤ＋Ｖｔｈ
１０１）よりも高い値になるものとする。よって、配線１１２の電位がＶＤＤになるまで
上昇する。即ち、信号ＯＵＴがハイレベルになる。
次に、時刻ｔ３において、信号ＳＰがローレベルのままになり、信号ＣＫ１がローレベル
になり、信号ＣＫ２がハイレベルになる。
ノードＮ１の電位は次のようになる。信号ＣＫ２がハイレベルになるため、トランジスタ
１０５がオンになる。信号ＣＫ１がローレベルになるため、トランジスタ１０３がオフに
なる。また、後述するとおり、ノードＮ２の電位が高い値になるため、トランジスタ１０
４がオンになる。よって、ノードＮ１にはローレベルの信号ＳＰが入力されるため、ノー
ドＮ１の電位がＶＳＳになる。
ノードＮ２の電位は次のようになる。信号ＣＫ２がハイレベルになるため、トランジスタ
１０６がオンになる。また、ノードＮ１の電位がＶＳＳになるため、トランジスタ１０７
がオフになる。よって、ノードＮ２にはハイレベルの信号ＣＫ２がトランジスタ１０６を
介して供給されるため、ノードＮ２の電位が上昇する。その後、ノードＮ２の電位がトラ
ンジスタ１０６のゲートの電位からトランジスタ１０６の閾値電圧を引いた値、即ち信号
ＣＫ２のハイレベルの電位からトランジスタ１０６の閾値電圧を引いた値（ＶＤＤ−Ｖｔ
ｈ１０６）まで上昇した時点で、トランジスタ１０６がオフになる。そして、ノードＮ２
が浮遊状態になるとともに、ノードＮ２の電位がＶＤＤ−Ｖｔｈ１０６に維持される。
配線１１２の電位は次のようになる。ノードＮ１の電位がＶＳＳになるため、トランジス
タ１０１がオフになる。また、ノードＮ２の電位が高い値になるため、トランジスタ１０
２がオンになる。よって、配線１１２には電圧ＶＳＳがトランジスタ１０２を介して供給
されるため、配線１１２の電位がＶＳＳになる。即ち、信号ＯＵＴがローレベルになる。
次に、時刻ｔ４において、信号ＳＰがローレベルのままになり、信号ＣＫ１がハイレベル
になり、信号ＣＫ２がローレベルになる。
ノードＮ１の電位は次のようになる。信号ＣＫ２がローレベルになるため、トランジスタ
１０５がオフになる。また、信号ＣＫ１がハイレベルになるため、トランジスタ１０３が
オンになる。また、後述するとおり、ノードＮ２の電位が高い値のままになるため、トラ
ンジスタ１０４がオンになる。よって、ノードＮ１には電圧ＶＳＳがトランジスタ１０３
及びトランジスタ１０４を介して供給されるため、ノードＮ１の電位がＶＳＳのままにな
る。
ノードＮ２の電位は次のようになる。信号ＣＫ２がローレベルになるため、トランジスタ
１０６がオフになる。また、ノードＮ１の電位がＶＳＳになるため、トランジスタ１０７
がオフになる。よって、ノードＮ２は浮遊状態になるため、ノードＮ２の電位がＶＤＤ−
Ｖｔｈ１０６に維持される。
配線１１２の電位は次のようになる。ノードＮ１の電位がＶＳＳのままになるため、トラ
ンジスタ１０１がオフのままになる。また、ノードＮ２の電位が高い値のままになるため
、トランジスタ１０２がオンのままになる。よって、配線１１２には電圧ＶＳＳがトラン
ジスタ１０２を介して供給されたままになるため、配線１１２の電位がＶＳＳのままにな
る。即ち、信号ＯＵＴがローレベルのままになる。
時刻ｔ５以降は、再び信号ＳＰがハイレベルになるまでは、信号ＣＫ１及び信号ＣＫ２が
反転する毎に、時刻ｔ３乃至ｔ４における動作と時刻ｔ４乃至ｔ５における動作を繰り返
す。
図１の順序回路が奏する効果の一例について説明する。
新規の回路構成を提供することができる。
期間Ｔ１においてトランジスタ１０３がオフになることにより、トランジスタ１０２のゲ
ートをトランジスタ１０４のゲートと接続することができるとともに、期間Ｔ１、期間Ｔ
３及び期間Ｔ４においてトランジスタ１０２をオンにすることができる。よって、トラン
ジスタ１０２がオンになる期間を長くすることができ、電圧ＶＳＳを配線１１２に供給す
る期間を長くすることができる。また、トランジスタ１０２と交互にオンになるトランジ
スタを設ける必要がないため、トランジスタの数を減らすことができる。また、トランジ
スタ１０２及びトランジスタ１０４のオン又はオフを共通の信号又は共通の回路によって
制御することができるため、信号数の削減又は回路規模の縮小を図ることができる。
トランジスタ１０３とノードＮ１との間にトランジスタ１０４が接続されることにより、
トランジスタ１０３のゲートの電位の変動をノードＮ１へ伝わりにくくすることができる
。よって、ノードＮ１の電位を安定させることができ、誤動作を抑制することができる。
上述した効果を奏することが可能な回路構成を提供することができる。
トランジスタ１０１乃至トランジスタ１０７のＷ（チャネル幅）及びＬ（チャネル長）の
一例について説明する。
配線１１２の負荷は、ノードＮ１の負荷及びノードＮ２の負荷よりも大きいことが多い。
よって、トランジスタ１０１のＷ／Ｌはトランジスタ１０３のＷ／Ｌよりも大きいことが
好ましい。トランジスタ１０１のＷ／Ｌはトランジスタ１０４のＷ／Ｌよりも大きいこと
が好ましい。トランジスタ１０１のＷ／Ｌはトランジスタ１０５のＷ／Ｌよりも大きいこ
とが好ましい。トランジスタ１０１のＷ／Ｌはトランジスタ１０６のＷ／Ｌよりも大きい
ことが好ましい。トランジスタ１０１のＷ／Ｌはトランジスタ１０７のＷ／Ｌよりも大き
いことが好ましい。また、トランジスタ１０２のＷ／Ｌはトランジスタ１０３のＷ／Ｌよ
りも大きいことが好ましい。トランジスタ１０２のＷ／Ｌはトランジスタ１０４のＷ／Ｌ
よりも大きいことが好ましい。トランジスタ１０２のＷ／Ｌはトランジスタ１０５のＷ／
Ｌよりも大きいことが好ましい。トランジスタ１０２のＷ／Ｌはトランジスタ１０６のＷ
／Ｌよりも大きいことが好ましい。トランジスタ１０２のＷ／Ｌはトランジスタ１０７の
Ｗ／Ｌよりも大きいことが好ましい。こうして、トランジスタ１０１及びトランジスタ１
０２の電流供給能力を大きくすることができるため、信号ＯＵＴの変化を急峻にすること
ができる。また、配線１１２の負荷を大きくすることができる。一方、トランジスタ１０
３乃至トランジスタ１０７のサイズを小さくすることができるため、順序回路のレイアウ
ト面積を縮小することができる。
ノードＮ１の負荷はノードＮ２の負荷よりも大きいことが多い。よって、トランジスタ１
０５のＷ／Ｌはトランジスタ１０６のＷ／Ｌよりも大きいことが好ましい。トランジスタ
１０５のＷ／Ｌはトランジスタ１０７のＷ／Ｌよりも大きいことが好ましい。こうして、
トランジスタ１０５の電流供給能力を大きくすることができるため、ノードＮ１の電位を
素早く変化させることができ、順序回路の動作速度を早くすることができる。一方、トラ
ンジスタ１０６及びトランジスタ１０７のサイズを小さくすることができるため、順序回
路のレイアウト面積を縮小することができる。
トランジスタ１０５はノードＮ１の電位を変化させるためにオンになるのに対し、トラン
ジスタ１０３及びトランジスタ１０４はノードＮ１の電位を維持するためにオンになる。
よって、トランジスタ１０５のＷ／Ｌはトランジスタ１０３のＷ／Ｌよりも大きいことが
好ましい。トランジスタ１０５のＷ／Ｌはトランジスタ１０４のＷ／Ｌよりも大きいこと
が好ましい。こうして、トランジスタ１０５の電流供給能力を大きくすることができるた
め、ノードＮ１の電位を素早く変化させることができ、順序回路の動作速度を早くするこ
とができる。一方、トランジスタ１０３及びトランジスタ１０４のサイズを小さくするこ
とができるため、順序回路のレイアウト面積を縮小することができる。
配線１１３とノードＮ１との間にはトランジスタ１０３及びトランジスタ１０４とが直列
に接続されているのに対し、配線１１３とノードＮ２との間にはトランジスタ１０７が接
続されている。また、ノードＮ１の負荷はノードＮ２の負荷よりも大きいことが多い。よ
って、トランジスタ１０３のＷ／Ｌはトランジスタ１０７のＷ／Ｌよりも大きいことが好
ましい。また、トランジスタ１０４のＷ／Ｌはトランジスタ１０７のＷ／Ｌよりも大きい
ことが好ましい。こうして、トランジスタ１０３及びトランジスタ１０４の電流供給力を
大きくすることができるため、ノードＮ１の電位を素早く下げることが可能になり、順序
回路の動作速度の向上を図ることができる。また、ノードＮ１の電位を確実にＶＳＳに維
持することが可能になり、誤動作を抑制することができる。一方、トランジスタ１０７の
サイズを小さくすることができるため、順序回路のレイアウト面積を小さくすることがで
きる。
トランジスタ１０３を半導体層とゲート電極とが重なる面積が小さいほど、トランジスタ
１０３のゲートの電位はノードＮ１に伝わりにくくなる。ただし、トランジスタ１０３を
半導体層とゲート電極とが重なる面積を小さくすると、トランジスタ１０３の電流供給能
力が小さくなる恐れがあるため、トランジスタ１０４の電流供給能力を高くすることが好
ましい。よって、トランジスタ１０４の半導体層とゲート電極とが重なる面積は、トラン
ジスタ１０３の半導体層とゲート電極とが重なる面積よりも大きいことが好ましい。また
は、トランジスタ１０４のＷ／Ｌは、トランジスタ１０３のＷ／Ｌよりも大きいことが好
ましい。または、トランジスタ１０４のＷ×Ｌは、トランジスタ１０３のＷ×Ｌよりも大
きいことが好ましい。
トランジスタ１０７よりもトランジスタ１０６の方がソースとドレインとの間の抵抗値が
十分に小さくするために、トランジスタ１０６のＷ／Ｌはトランジスタ１０７のＷ／Ｌよ
りも大きいことが好ましい。
図１の順序回路の変形例について説明する。ただし、図１と共通するところは、同じ符号
を示し或いは図示せず、その説明を省略する。
図５（Ａ）に示すように、トランジスタ１０５のゲートを配線１１４と接続してもよい。
図５（Ａ）に示すトランジスタ１０５は信号ＳＰに基づいて信号ＳＰをノードＮ１に供給
する。よって、信号ＳＰと信号ＣＫ２とのタイミングのずれによる誤動作を防止すること
ができる。
図５（Ｂ）に示すように、トランジスタ１０５の第１の端子を配線１１５と接続し、トラ
ンジスタ１０５のゲートを配線１１４と接続してもよい。図５（Ｂ）に示すトランジスタ
１０５は信号ＳＰに基づいて信号ＣＫ２をノードＮ１に供給する。よって、ノードＮ１の
電位の変化を急峻にすることができるため、順序回路の動作速度の向上を図ることができ
る。
図５（Ｃ）に示すように、トランジスタ１０５の第１の端子を配線１１７と接続し、トラ
ンジスタ１０５のゲートを配線１１４と接続してもよい。配線１１７には電圧ＶＤＤが供
給される。図５（Ｃ）に示すトランジスタ１０５は信号ＳＰに基づいて電圧ＶＤＤをノー
ドＮ１に供給する。よって、ノードＮ１の電位の変化を急峻にすることができるため、順
序回路の動作速度の向上を図ることができる。
なお、図１、図５（Ａ）、図５（Ｂ）及び図５（Ｃ）に示すトランジスタ１０５のうち２
つ以上を順序回路に設けてもよい。例えば、図５（Ｄ）に示すように、図５（Ａ）に示す
トランジスタ１０５に相当するトランジスタ１０５Ａと、及び図１に示すトランジスタ１
０５に相当するトランジスタ１０５Ｂを設けてもよい。
図６（Ａ）に示すように、トランジスタ１０７の第１の端子を配線１１５と接続してもよ
い。図６（Ａ）に示すトランジスタ１０７はノードＮ１の電位に基づいて信号ＣＫ２をノ
ードＮ２に供給する。信号ＣＫ２は期間Ｔ１においてハイレベルになるため、期間Ｔ１に
おけるトランジスタ１０６及びトランジスタ１０７に生じる貫通電流を防止することがで
きる。よって、消費電力の削減を図ることができる。また、トランジスタ１０６のＷ／Ｌ
を大きくする必要がないため、順序回路のレイアウト面積の縮小を図ることができる。
図６（Ｂ）に示すように、トランジスタ１０７の第１の端子を配線１１４と接続してもよ
い。図６（Ｂ）に示すトランジスタ１０７はノードＮ１の電位に基づいて信号ＳＰをノー
ドＮ２に供給する。信号ＳＰは期間Ｔ１においてハイレベルになるため、期間Ｔ１におけ
るトランジスタ１０６及びトランジスタ１０７に生じる貫通電流を防止することができる
。よって、消費電力の削減を図ることができる。また、トランジスタ１０６のＷ／Ｌを大
きくする必要がないため、順序回路のレイアウト面積の縮小を図ることができる。
図６（Ｃ）に示すように、トランジスタ１０７のゲートを配線１１２と接続してもよい。
図６（Ｃ）に示すトランジスタ１０７は信号ＯＵＴに基づいて電圧ＶＳＳをノードＮ２に
供給する。信号ＯＵＴは期間Ｔ１においてローレベルになるため、期間Ｔ１においてトラ
ンジスタ１０７をオフにすることができる。よって、期間Ｔ１におけるトランジスタ１０
６及びトランジスタ１０７に生じる貫通電流を防止することができため、消費電力の削減
を図ることができる。また、トランジスタ１０６のＷ／Ｌを大きくする必要がないため、
順序回路のレイアウト面積の縮小を図ることができる。
図６（Ｄ）に示すように、トランジスタ１０７の第１の端子を配線１１５と接続し、トラ
ンジスタ１０７のゲートを配線１１２と接続してもよい。図６（Ｄ）に示すトランジスタ
１０７は信号ＯＵＴに基づいて信号ＣＫ２をノードＮ２に供給する。信号ＯＵＴは期間Ｔ
１においてローレベルになるため、期間Ｔ１においてトランジスタ１０７をオフにするこ
とができる。よって、期間Ｔ１におけるトランジスタ１０６及びトランジスタ１０７に生
じる貫通電流を防止することができため、消費電力の削減を図ることができる。また、ト
ランジスタ１０６のＷ／Ｌを大きくする必要がないため、順序回路のレイアウト面積の縮
小を図ることができる。
図６（Ｅ）に示すように、トランジスタ１０７の第１の端子を配線１１４と接続し、トラ
ンジスタ１０７のゲートを配線１１２と接続してもよい。図６（Ｅ）に示すトランジスタ
１０７は信号ＯＵＴに基づいて信号ＳＰをノードＮ２に供給する。信号ＯＵＴは期間Ｔ１
においてローレベルになるため、期間Ｔ１においてトランジスタ１０７をオフにすること
ができる。よって、期間Ｔ１におけるトランジスタ１０６及びトランジスタ１０７に生じ
る貫通電流を防止することができため、消費電力の削減を図ることができる。また、トラ
ンジスタ１０６のＷ／Ｌを大きくする必要がないため、順序回路のレイアウト面積の縮小
を図ることができる。
図７（Ａ）に示すように、トランジスタ１０６の第１の端子を配線１１７と接続してもよ
い。図７（Ａ）に示すトランジスタ１０６は信号ＣＫ２に基づいて電圧ＶＤＤをノードＮ
２に供給する。これにより、タイミングのずれ等によりローレベルの信号がノードＮ２に
供給されてしまうことを防止することができる。
図７（Ｂ）に示すように、トランジスタ１０６の第１の端子を配線１１８と接続し、トラ
ンジスタ１０６のゲートを配線１１８と接続してもよい。配線１１８には信号ＣＫ３が入
力される。信号ＣＫ３としてはクロック信号がある。ただし、信号ＣＫ３は信号ＣＫ１及
び信号ＣＫ２と位相が異なる。図７（Ｂ）に示すトランジスタ１０６は信号ＣＫ３に基づ
いて信号ＣＫ３をノードＮ２に供給する。
図７（Ｃ）に示すように、トランジスタ１０６の第１の端子を配線１１７と接続し、トラ
ンジスタ１０７のゲートを配線１１８と接続してもよい。図７（Ｃ）に示すトランジスタ
１０６は信号ＣＫ３に基づいて電圧ＶＤＤをノードＮ２に供給する。これにより、タイミ
ングのずれ等によりローレベルの信号がノードＮ２に供給されてしまうことを防止するこ
とができる。
図８（Ａ）に示すように、トランジスタ１０４の第１の端子を配線１１３と接続し、トラ
ンジスタ１０３の第１の端子をトランジスタ１０４の第２の端子と接続し、トランジスタ
１０３の第２の端子をノードＮ１と接続してもよい。
図８（Ｂ）に示すように、トランジスタ１０３のゲートを配線１１９と接続してもよい。
配線１１９には信号ＣＫ４が入力され、信号ＣＫ４は配線１１９を介してトランジスタ１
０３のゲートに供給される。信号ＣＫ４としてはクロック信号がある。ただし、信号ＣＫ
４は信号ＣＫ１及び信号ＣＫ２とは位相が異なる。
図示はしないが、トランジスタ１０３のゲートを配線１１８と接続してもよい。
図示はしないが、第１の端子がノードＮ１と接続され、第２の端子が配線１１２と接続さ
れた容量素子を設けてもよい。
図示はしないが、トランジスタ１０２の第１の端子を配線１１３とは異なる配線と接続し
てもよい。例えば、当該配線に電圧ＶＳＳよりも高い電圧を供給することにより、トラン
ジスタ１０１及びトランジスタ１０２に生じる電流を小さくすることができる。
図示はしないが、トランジスタ１０２のゲートを、配線１１５、配線１１８又は配線１１
９と接続してもよい。
なお、図１、図５乃至図８等に示す上述する順序回路を自由に組み合わせてもよい。例え
ば、図７（Ａ）に示すようにトランジスタ１０６の第１の端子を配線１１７と接続すると
ともに、図６（Ａ）に示すようにトランジスタ１０７の第１の端子を配線１１５と接続し
てもよい（図９（Ａ）参照）。別の例として、図７（Ａ）に示すようにトランジスタ１０
６の第１の端子を配線１１７と接続するとともに、図８（Ｂ）に示すようにトランジスタ
１０３のゲートを配線１１９と接続してもよい（図９（Ｂ）参照）。
本発明の一態様は、下記構成をその範疇に含む。
本発明の一態様は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及び
トランジスタ１０４を有する。トランジスタ１０１の第１の端子は配線１１１と接続され
、トランジスタ１０１の第２の端子は配線１１２と接続される。トランジスタ１０２の第
１の端子は配線１１３と接続され、トランジスタ１０２の第２の端子は配線１１２と接続
される。トランジスタ１０３の第１の端子は配線１１３と接続され、トランジスタ１０３
のゲートは配線１１１と接続される。トランジスタ１０４の第１の端子はトランジスタ１
０３の第２の端子と接続され、トランジスタ１０４の第２の端子はトランジスタ１０１の
ゲートと接続され、トランジスタ１０４のゲートはトランジスタ１０２のゲートと接続さ
れる（図１０（Ａ）参照）。
本発明の一態様は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３及び
トランジスタ１０４を有する。トランジスタ１０１の第１の端子は配線１１１と接続され
、トランジスタ１０１の第２の端子は配線１１２と接続される。トランジスタ１０２の第
１の端子は配線１１３と接続され、トランジスタ１０２の第２の端子は配線１１２と接続
される。トランジスタ１０３の第１の端子は配線１１３と接続され、トランジスタ１０３
のゲートは配線１１９と接続される。トランジスタ１０４の第１の端子はトランジスタ１
０３の第２の端子と接続され、トランジスタ１０４の第２の端子はトランジスタ１０１の
ゲートと接続され、トランジスタ１０４のゲートはトランジスタ１０２のゲートと接続さ
れる（図１０（Ｂ）参照）。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせ
て実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１の順序回路を用いたシフトレジスタ（半導体装置ともい
う）について説明する。
シフトレジスタの構成の一例について、図１１を参照して説明する。図１１はシフトレジ
スタの回路図の一例である。
図１１のシフトレジスタは、順序回路１００［１］乃至順序回路１００［Ｎ］（Ｎは２以
上の自然数）を有する。ただし、図１１には、順序回路１００［１］乃至順序回路１００
［３］のみを示す。順序回路１００［１］乃至順序回路１００［Ｎ］として、図１の順序
回路が採用されている。ただし、順序回路１００［１］乃至順序回路１００［Ｎ］として
は、図１１の順序回路に限定されず、実施の形態１等の本明細書等で開示する他の順序回
路を採用してもよい。
図１１のシフトレジスタは、配線１２１［１］乃至配線１２１［Ｎ］、配線１２２、配線
１２３、配線１２４及び配線１２５と接続される。順序回路１００［ｉ］（ｉは２乃至Ｎ
のいずれか一）において、配線１１１が配線１２３又は配線１２４の一方と接続され、配
線１１２が配線１２１［ｉ］と接続され、配線１１３が配線１２５と接続され、配線１１
４が配線１２１［ｉ−１］と接続され、配線１１５が配線１２３又は配線１２４の他方と
接続される。順序回路１００［１］は、配線１１４が配線１２２と接続される点で、順序
回路１００［ｉ］と異なる。また、奇数段目の順序回路と偶数段目の順序回路とにおいて
、配線１１１及び配線１１５の接続先が反対である。例えば、奇数段目において、配線１
１１が配線１２３と接続され、配線１１５が配線１２４と接続される場合、偶数段目では
、配線１１１が配線１２４と接続され、配線１１５が配線１２３と接続される。
配線１２１［１］乃至配線１２１［Ｎ］からは信号ＳＯＵＴ［１］乃至ＳＯＵＴ［Ｎ］が
それぞれ出力される。配線１２１［１］乃至配線１２１［Ｎ］のそれぞれは配線１１２に
相当し、信号ＳＯＵＴ［１］乃至ＳＯＵＴ［Ｎ］のそれぞれは信号ＯＵＴに相当する。配
線１２２には信号ＳＳＰが入力される。配線１２２は配線１１４に相当し、信号ＳＳＰは
信号ＳＰに相当する。特に、順序回路１００［ｉ］では、配線１２１［ｉ−１］が配線１
１４に相当し、信号ＳＯＵＴ［ｉ−１］が信号ＳＰに相当する。配線１２３には信号ＳＣ
Ｋ１が入力され、配線１２４には信号ＳＣＫ２が入力される。配線１２３は配線１１１又
は配線１１５の一方に相当し、信号ＳＣＫ１は信号ＣＫ１又は信号ＣＫ２の一方に相当す
る。また、配線１２４は配線１１１又は配線１１５の他方に相当し、信号ＳＣＫ２は信号
ＣＫ１又は信号ＣＫ２の他方に相当する。配線１２５には電圧ＶＳＳが供給される。配線
１２５は配線１１３に相当する。
図１１のシフトレジスタの動作の一例について、図１２を参照して説明する。図１２は信
号ＳＣＫ１、信号ＳＣＫ２、信号ＳＳＰ、順序回路１００［１］のノードＮ１の電位（Ｖ
Ｎ１）、順序回路１００［１］のノードＮ２の電位（ＶＮ２）、信号ＳＯＵＴ［１］、信
号ＳＯＵＴ［２］及び信号ＳＯＵＴ［３］の一例を示すタイミングチャートである。
まず、時刻ｔ１において、信号ＳＣＫ１がローレベルになり、信号ＳＣＫ２がハイレベル
になり、信号ＳＳＰがハイレベルになる。順序回路１００［１］は実施の形態１において
説明した期間Ｔ１における動作を行うため、信号ＳＯＵＴ［１］がローレベルになる。順
序回路１００［２］は実施の形態１において説明した期間Ｔ４における動作を行うため、
信号ＳＯＵＴ［２］がローレベルになる。順序回路１００［３］は実施の形態１において
説明した期間Ｔ３における動作を行うため、信号ＳＯＵＴ［３］がローレベルになる。
次に、時刻ｔ２において、信号ＳＣＫ１がハイレベルになり、信号ＳＣＫ２がローレベル
になり、信号ＳＳＰがローレベルになる。順序回路１００［１］は実施の形態１において
説明した期間Ｔ２における動作を行うため、信号ＳＯＵＴ［１］がハイレベルになる。順
序回路１００［２］は実施の形態１において説明した期間Ｔ１における動作を行うため、
信号ＳＯＵＴ［２］がローレベルになる。順序回路１００［３］は実施の形態１において
説明した期間Ｔ４における動作を行うため、信号ＳＯＵＴ［３］がローレベルになる。
次に、時刻ｔ３において、信号ＳＣＫ１がローレベルになり、信号ＳＣＫ２がハイレベル
になり、信号ＳＳＰがローレベルになる。順序回路１００［１］は実施の形態１において
説明した期間Ｔ３における動作を行うため、信号ＳＯＵＴ［１］がローレベルになる。順
序回路１００［２］は実施の形態１において説明した期間Ｔ２における動作を行うため、
信号ＳＯＵＴ［２］がハイレベルになる。順序回路１００［３］は実施の形態１において
説明した期間Ｔ１における動作を行うため、信号ＳＯＵＴ［３］がローレベルになる。
次に、時刻ｔ４において、信号ＳＣＫ１がハイレベルになり、信号ＳＣＫ２がローレベル
になり、信号ＳＳＰがローレベルになる。順序回路１００［１］は実施の形態１において
説明した期間Ｔ４における動作を行うため、信号ＳＯＵＴ［１］がローレベルになる。順
序回路１００［２］は実施の形態１において説明した期間Ｔ３における動作を行うため、
信号ＳＯＵＴ［２］がローレベルになる。順序回路１００［３］は実施の形態１において
説明した期間Ｔ２における動作を行うため、信号ＳＯＵＴ［３］がハイレベルになる。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせ
て実施することができる。
（実施の形態３）
〈半導体表示装置の構成例〉
次いで、本発明の一態様にかかる半導体表示装置の構成例について説明する。
図１３（Ａ）に示す半導体表示装置７０には、画素部７１に、複数の画素５５と、画素５
５を行毎に選択するためのバスラインに相当する、配線ＧＬ１乃至配線ＧＬｙ（ｙは自然
数）で示される配線ＧＬと、選択された画素５５に画像信号を供給するための、配線ＳＬ
１乃至配線ＳＬｘ（ｘは自然数）で示される配線ＳＬとが、設けられている。配線ＧＬへ
の信号の入力は、駆動回路７２により制御されている。配線ＳＬへの画像信号の入力は、
駆動回路７３により制御されている。複数の画素５５は、配線ＧＬの少なくとも一つと、
配線ＳＬの少なくとも一つとに、それぞれ接続されている。
具体的に、駆動回路７２は、配線ＧＬ１乃至配線ＧＬｙを順に選択するための信号を生成
するシフトレジスタ７５を有する。また、具体的に、駆動回路７３は、順にパルスを有す
る信号を生成するシフトレジスタ７６と、シフトレジスタ７６で生成される信号に従って
、配線ＳＬ１乃至配線ＳＬｘへの画像信号の供給を制御するスイッチ回路７７とを有する
。
本発明の一態様に係る順序回路又はシフトレジスタは、シフトレジスタ７５またはシフト
レジスタ７６に用いることができる。この場合、例えば、配線ＧＬ１乃至配線ＧＬｙのそ
れぞれは、配線１１２に相当する。
なお、画素部７１に設けられる配線の種類及びその数は、画素５５の構成、数及び配置に
よって決めることができる。具体的に、図１３（Ａ）に示す画素部７１の場合、ｘ列×ｙ
行の画素５５がマトリクス状に配置されており、配線ＳＬ１乃至配線ＳＬｘ、配線ＧＬ１
乃至配線ＧＬｙが、画素部７１内に配置されている場合を例示している。
なお、図１３（Ａ）では、駆動回路７２及び駆動回路７３が、画素部７１とともに一の基
板上に形成されている場合を例示しているが、駆動回路７２及び駆動回路７３は、画素部
７１と異なる基板上に形成されていても良い。
また、図１３（Ｂ）に、画素５５の構成を一例として示す。各画素５５は、液晶素子６０
と、当該液晶素子６０への画像信号の供給を制御するトランジスタ５６と、液晶素子６０
の画素電極と共通電極間の電圧を保持するための容量素子５７とを有する。液晶素子６０
は、画素電極と、共通電極と、画素電極と共通電極の間の電圧が印加される液晶材料を含
んだ液晶層と、を有している。
トランジスタ５６は、液晶素子６０の画素電極に、配線ＳＬの電位を与えるか否かを制御
する。液晶素子６０の共通電極には、所定の電位が与えられている。
以下、トランジスタ５６と液晶素子６０の具体的な接続構成について説明する。図１３（
Ｂ）では、トランジスタ５６のゲートが、配線ＧＬ１から配線ＧＬｙのいずれか１つに接
続されている。トランジスタ５６のソース及びドレインの一方は、配線ＳＬ１から配線Ｓ
Ｌｘのいずれか１つに接続され、トランジスタ５６のソース及びドレインの他方は、液晶
素子６０の画素電極に接続されている。
液晶素子６０では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶層に含
まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子６０は、画素電極
に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示する
ことができる。そして、画素部７１が有する複数の画素５５のそれぞれにおいて、液晶素
子６０の階調が画像情報を有する画像信号に従って調整されることで、画素部７１に画像
が表示される。
図１３（Ｂ）では、画素５５において、画像信号の画素５５への入力を制御するスイッチ
として、一のトランジスタ５６を用いる場合を例示している。しかし、一のスイッチとし
て機能する、複数のトランジスタを、画素５５に用いていても良い。
本発明の一態様では、オフ電流が著しく小さいトランジスタ５６を、画像信号の画素５５
への入力を制御するスイッチとして用いるのが好ましい。トランジスタ５６のオフ電流が
小さいと、トランジスタ５６を介して電荷がリークするのを防ぐことができる。よって、
液晶素子６０及び容量素子５７に与えられた画像信号の電位をより確実に保持することが
できるので、１フレーム期間内において電荷のリークにより液晶素子６０の透過率が変化
するのを防ぎ、それにより、表示する画像の質を向上させることができる。また、トラン
ジスタ５６のオフ電流が小さい場合、トランジスタ５６を介して電荷がリークするのを防
ぐことができるため、静止画を表示する期間において、駆動回路７２及び駆動回路７３へ
の電源電位または信号の供給を停止しても良い。上記構成により、画素部７１への画像信
号の書き込み回数を少なくし、半導体表示装置の消費電力を低減させることができる。
例えば、酸化物半導体を半導体膜に含むトランジスタはオフ電流が著しく小さいため、当
該をトランジスタ５６として用いるのが適している。
なお、図１３（Ｂ）では、トランジスタ５６は、半導体膜を間に挟んで重なり合った、一
対のゲート電極を有していても良い。当該一対のゲート電極は電気的に接続されている。
本発明の一態様では、上記構成により、トランジスタ５６のオン電流を大きくし、なおか
つトランジスタ５６の信頼性を高めることができる。
次いで、図１３（Ｃ）に、画素５５の別の一例を示す。画素５５は、画素５５への画像信
号の入力を制御するトランジスタ９５と、発光素子９８と、画像信号に従って発光素子９
８に供給する電流値を制御するトランジスタ９６と、画像信号の電位を保持するための容
量素子９７と、を有する。
発光素子９８は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（Ｏ
ｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧に
よって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、
アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設
けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む
発光層を少なくとも含んでいる。
なお、ＥＬ層は、カソードとアノード間の電位差が、発光素子９８の閾値電圧以上になっ
たときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミ
ネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態
から基底状態に戻る際の発光（リン光）とが含まれる。
発光素子９８のアノードとカソードのいずれか一方は、画素５５に入力される画像信号に
従ってその電位が制御される。アノードとカソードのうち、画像信号に従ってその電位が
制御される電極を画素電極とし、もう一方の電極を共通電極とする。発光素子９８の共通
電極には、所定の電位が与えられており、発光素子９８の輝度は、画素電極と共通電極間
の電位差によって定まる。よって、発光素子９８は、画像信号の電位に従ってその輝度が
制御されることで、階調を表示することができる。そして、画素部が有する複数の画素５
５のそれぞれにおいて、発光素子９８の階調が画像情報を有する画像信号に従って調整さ
れることで、画素部７１に画像が表示される。
次いで、画素５５が有する、トランジスタ９５、トランジスタ９６、容量素子９７、発光
素子９８の接続構成について説明する。
トランジスタ９５は、ソース及びドレインの一方が配線ＳＬに接続され、ソース及びドレ
インの他方がトランジスタ９６のゲートに接続されている。トランジスタ９５のゲートは
、配線ＧＬに接続されている。トランジスタ９６は、ソース及びドレインの一方が電源線
ＶＬに接続され、ソース及びドレインの他方が発光素子９８に接続されている。具体的に
、トランジスタ９６のソース及びドレインの他方は、発光素子９８のアノードとカソード
のいずれか一方に接続されている。発光素子９８のアノードとカソードのいずれか他方に
は、所定の電位が与えられる。
図１３（Ｃ）では、トランジスタ９６が、半導体膜を間に挟んで重なり合った、一対のゲ
ート電極を有していても良い。当該一対のゲート電極は電気的に接続されている。本発明
の一態様では、上記構成により、トランジスタ９６のオン電流を大きくし、なおかつトラ
ンジスタ９６の信頼性を高めることができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光
素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々
な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、
ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素
子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）
、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子
インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ
（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素
子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッ
ター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式の
ＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧
電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一
つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度
、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装
置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例
としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディス
プレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔ
ｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶
ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディス
プレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、
電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペー
パーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する
場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすれ
ばよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するよ
うにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設ける
ことも可能である。これにより、さらに、消費電力を低減することができる。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出
来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半
導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、
プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを
有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り
合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一
例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライム
ガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては
、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチ
レンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチ
ックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例と
しては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどが
ある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着
フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを
用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが
少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このよ
うなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化
を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成して
もよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に
半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するため
に用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転
載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機
膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いる
ことができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転
置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一
例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロフ
ァン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基
板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若し
くは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮
革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトラン
ジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の
付与、軽量化、又は薄型化を図ることができる。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせ
て実施することができる。
（実施の形態４）
〈画素の構成〉
次いで、図１３（Ａ）に示した半導体表示装置７０の一つである液晶表示装置を例に挙げ
て、画素５５の構成例について説明する。図１４に、画素５５の上面図を一例として示す
。なお、図１４では、画素５５のレイアウトを明確にするために、各種の絶縁膜を省略し
ている。また、図１４に示す画素５５を有する素子基板を用いて形成された液晶表示装置
の断面図を、図１５に示す。図１５に示す液晶表示装置のうち、基板３１を含む素子基板
は、図１４の破線Ｂ１−Ｂ２における断面図に相当する。
図１４及び図１５に示す画素５５は、トランジスタ５６と、容量素子５７とを有する。さ
らに、図１５に示す画素５５は、液晶素子６０を有する。
トランジスタ５６は、絶縁表面を有する基板３１上に、ゲート電極としての機能を有する
導電膜４０と、ゲート絶縁膜としての機能を有し、なおかつ導電膜４０上に位置する絶縁
膜２２と、絶縁膜２２上において導電膜４０と重なる酸化物半導体膜４１と、酸化物半導
体膜４１に電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電
膜４３及び導電膜４４とを有する。導電膜４０は、図１３（Ｂ）に示す配線ＧＬとしての
機能を有する。また、導電膜４３は、図１３（Ｂ）に示す配線ＳＬとしての機能を有する
。
また、画素５５は、絶縁膜２２上に金属酸化物膜４２を有する。金属酸化物膜４２は、可
視光に対して透光性を有する導電膜である。そして、金属酸化物膜４２上には、金属酸化
物膜４２に電気的に接続された導電膜６１が設けられ、導電膜６１は、金属酸化物膜４２
に所定の電位を供給する配線としての機能を有する。
絶縁膜２２としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、
窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上
含む絶縁膜を、単層で、または積層させて用いればよい。なお、本明細書中において、酸
化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は
、その組成として、酸素よりも窒素の含有量が多い材料を指す。
また、図１５では、酸化物半導体膜４１、導電膜４３及び導電膜４４上と、金属酸化物膜
４２及び導電膜６１上とに、絶縁膜２６及び絶縁膜２７が、順に積層するように設けられ
ている。トランジスタ５６は、絶縁膜２６及び絶縁膜２７をその構成要素に含んでいても
良い。なお、図１５では、順に積層された絶縁膜２６及び絶縁膜２７を例示しているが、
絶縁膜２６及び絶縁膜２７の代わりに、単層の絶縁膜が用いられていてもよいし、積層さ
れた３層以上の絶縁膜が用いられていてもよい。
そして、絶縁膜２６及び絶縁膜２７は、金属酸化物膜４２と重なる位置に開口部５８を有
する。開口部５８は、酸化物半導体膜４１、導電膜４３及び導電膜４４とは異なる領域で
あって、なおかつ金属酸化物膜４２と重なる領域に設けられている。
また、図１５では、絶縁膜２６及び絶縁膜２７上と、開口部５８における金属酸化物膜４
２上とに、窒化物絶縁膜２８と、絶縁膜２９とが、順に積層するように設けられている。
なお、絶縁膜２２上に酸化物半導体膜を形成し、当該酸化物半導体膜に接するように窒化
物絶縁膜２８を形成することで、上記酸化物半導体膜の導電性を高めることができる。そ
して、導電性の高まった酸化物半導体膜を、金属酸化物膜４２として用いることができる
。酸化物半導体膜の導電性が高まるのは、開口部５８の形成時、または、窒化物絶縁膜２
８の形成時に酸化物半導体膜中に酸素欠損が形成され、窒化物絶縁膜２８から拡散してき
た水素が当該酸素欠損に結合することでドナーが生成されるからだと考えられる。具体的
に、金属酸化物膜４２の抵抗率は、代表的には１×１０−３Ωｃｍ以上１×１０４Ωｃｍ
未満、さらに好ましくは、抵抗率が１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であ
るとよい。
金属酸化物膜４２は、酸化物半導体膜４１より水素濃度が高いことが好ましい。金属酸化
物膜４２において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍ
ａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、８×１０１９ａｔｏｍ
ｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×
１０２０ａｔｏｍｓ／ｃｍ３以上である。酸化物半導体膜４１において、二次イオン質量
分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、
より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａ
ｔｏｍｓ／ｃｍ３以下である。
窒化物絶縁膜２８として、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム
、窒化酸化アルミニウムなどを用いることができる。上述した材料を用いた窒化物絶縁膜
２８は、酸化シリコンや酸化アルミニウムなどの酸化物絶縁膜に比べて、外部からの不純
物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体膜４１に拡散する
のを防ぐことができる。
また、窒化物絶縁膜２８及び絶縁膜２９には、導電膜４４と重なる位置に開口部６２が設
けられている。そして、窒化物絶縁膜２８及び絶縁膜２９上には、可視光に対して透光性
を有し、画素電極としての機能を有する導電膜４５が設けられている。導電膜４５は、開
口部６２において、導電膜４４に電気的に接続されている。また、導電膜４５は、開口部
５８において金属酸化物膜４２と重なっている。導電膜４５と金属酸化物膜４２とが、窒
化物絶縁膜２８及び絶縁膜２９を間に挟んで重なる部分が、容量素子５７として機能する
。
容量素子５７は、一対の電極として機能する金属酸化物膜４２及び導電膜４５と、誘電体
膜として機能する窒化物絶縁膜２８及び絶縁膜２９とが、可視光に対して透光性を有して
いる。よって、容量素子５７は可視光に対して透光性を有することとなり、容量素子の可
視光に対する透光性が低い画素に比べて、画素５５の開口率を高めることができる。その
ため、高い画質を得るために必要な容量値を確保しつつ、パネル内における光の損失を小
さく抑えて、半導体装置の消費電力を低減させることができる。
なお、上述したように、絶縁膜２９は必ずしも設ける必要はないが、窒化物絶縁膜２８よ
りも比誘電率の低い絶縁物を用いた絶縁膜２９を窒化物絶縁膜２８と共に誘電体膜として
用いることで、容量素子５７の誘電体膜の誘電率を、窒化物絶縁膜２８の膜厚を大きくす
ることなく所望の値に調整することができる。
導電膜４５上には、配向膜５２が設けられている。
また、基板３１と対向するように、基板４６が設けられている。基板４６上には、可視光
を遮る機能を有する遮蔽膜４７と、特定の波長範囲の可視光を透過する着色層４８とが、
設けられている。遮蔽膜４７及び着色層４８上には、樹脂膜５０が設けられており、樹脂
膜５０上には共通電極としての機能を有する導電膜５９が設けられている。また、導電膜
５９上には配向膜５１が設けられている。
そして、基板３１と基板４６の間には、配向膜５２と配向膜５１に挟まれるように、液晶
材料を含む液晶層５３が設けられている。液晶素子６０は、導電膜４５、導電膜５９、及
び液晶層５３を有する。
なお、図１４及び図１５では、液晶の駆動方法としてＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔ
ｉｃ）モードを用いる場合を例示したが、液晶の駆動方法としては、ＦＦＳ（Ｆｒｉｎｇ
ｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ
Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶ
Ａ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰ
Ｓ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃ
ｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ
（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード
、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎ
ｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）
モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａ
ｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓ
ｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓ
ｔａｌ）モード、ゲストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅ
ｗ）モードなどを適用することも可能である。
また、本発明の一態様に係る液晶表示装置において、液晶層には、例えば、サーモトロピ
ック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは
、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、また
は、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層に
は、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることが
できる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、
複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いるこ
とができる。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される
液晶材料を用いることができる。
また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相
の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転
移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラ
ル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤
とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向
処理が不要であり、視野角依存性が小さいため好ましい。
また、図１５では、カラーフィルタを用いることでカラーの画像を表示する液晶表示装置
を例示しているが、本発明の一態様にかかる液晶表示装置は、異なる色相の光を発する複
数の光源を順次点灯させることで、カラーの画像を表示する構成を有していてもよい。
なお、トランジスタ５６の酸化物半導体膜４１は、単膜の酸化物半導体膜で構成されてい
るとは限らず、積層された複数の酸化物半導体膜で構成されていても良い。図１６（Ａ）
では、酸化物半導体膜４１が、３層の積層された酸化物半導体膜で構成されている場合を
、例示している。具体的に、図１６（Ａ）に示すトランジスタ５６では、酸化物半導体膜
４１として、酸化物半導体膜４１ａ乃至酸化物半導体膜４１ｃが、絶縁膜２２側から順に
積層されている。
そして、酸化物半導体膜４１ａ及び酸化物半導体膜４１ｃは、酸化物半導体膜４１ｂを構
成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸
化物半導体膜４１ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０
．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真
空準位に近い酸化物膜である。さらに、酸化物半導体膜４１ｂは、少なくともインジウム
を含むと、キャリア移動度が高くなるため好ましい。
なお酸化物半導体膜４１ｃは、図１６（Ｂ）に示すように、導電膜４３及び導電膜４４の
上層で絶縁膜２２と重畳させて設ける構成としてもよい。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせ
て実施することができる。
（実施の形態５）
〈半導体表示装置の上面図と断面図〉
次いで、液晶表示装置を例に挙げて、本発明の一態様にかかる半導体表示装置の外観につ
いて、図１７を用いて説明する。図１７は、基板４００１と基板４００６とを封止材４０
０５によって接着させた液晶表示装置の上面図である。また、図１８は、図１７の破線Ｃ
１−Ｃ２における断面図に相当する。
基板４００１上に設けられた画素部４００２と、一対の駆動回路４００４とを囲むように
、封止材４００５が設けられている。また、画素部４００２、駆動回路４００４の上に基
板４００６が設けられている。よって、画素部４００２と、駆動回路４００４とは、基板
４００１と封止材４００５と基板４００６とによって封止されている。
また、基板４００１上の封止材４００５によって囲まれている領域とは異なる領域に、駆
動回路４００３が実装されている。
また、基板４００１上に設けられた画素部４００２、駆動回路４００４は、トランジスタ
を複数有している。図１８では、画素部４００２に含まれるトランジスタ４０１０を例示
している。トランジスタ４０１０上には、窒化物絶縁膜を含む各種絶縁膜で構成される絶
縁膜４０２０が設けられており、トランジスタ４０１０は、絶縁膜４０２０に設けられた
開口部において、絶縁膜４０２０上の画素電極４０２１に接続されている。
また、基板４００６上には樹脂膜４０５９が設けられており、樹脂膜４０５９上には共通
電極４０６０が設けられている。そして、基板４００１と基板４００６の間には、画素電
極４０２１と共通電極４０６０の間に挟まれるように、液晶層４０２８が設けられている
。液晶素子４０２３は、画素電極４０２１、共通電極４０６０、及び液晶層４０２８を有
する。
液晶素子４０２３では、画素電極４０２１と共通電極４０６０の間に与えられる電圧の値
に従って、液晶層４０２８に含まれる液晶分子の配向が変化し、透過率が変化する。よっ
て、液晶素子４０２３は、画素電極４０２１に与えられる画像信号の電位によって、その
透過率が制御されることで、階調を表示することができる。
また、図１８に示すように、本発明の一態様では、絶縁膜４０２０は、パネルの端部にお
いて除去されている。そして、絶縁膜４０２０の除去されている領域において、導電膜４
０５０が形成されている。導電膜４０５０と、トランジスタ４０１０のソースまたはドレ
インとして機能する導電膜とは、一の導電膜をエッチングすることで形成することができ
る。
そして、基板４００１と基板４００６の間には、導電性を有する導電性粒子４０６１が分
散された樹脂膜４０６２が設けられている。導電膜４０５０は、共通電極４０６０と、導
電性粒子４０６１を介して電気的に接続されている。すなわち、共通電極４０６０と導電
膜４０５０とは、パネルの端部において、導電性粒子４０６１を介して電気的に接続され
ていることなる。樹脂膜４０６２には、熱硬化性樹脂、または紫外線硬化樹脂を用いるこ
とができる。また、導電性粒子４０６１には、例えば球状の有機樹脂をＡｕやＮｉ、Ｃｏ
等の薄膜状の金属で被覆した粒子を用いることができる。
なお、図１８では配向膜を図示しなかったが、配向膜を画素電極４０２１及び共通電極４
０６０上に設ける場合、共通電極４０６０と、導電性粒子４０６１と、導電膜４０５０と
を電気的に接続するために、共通電極４０６０と重なる部分において配向膜を一部除去し
、導電膜４０５０と重なる部分において配向膜を一部除去すれば良い。
なお、本発明の一態様に係る液晶表示装置では、カラーフィルタを用いることでカラーの
画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、
カラーの画像を表示しても良い。
また、駆動回路４００３からの画像信号や、ＦＰＣ４０１８からの各種制御信号及び電位
は、引き回し配線４０３０及び４０３１を介して、駆動回路４００４または画素部４００
２に与えられる。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせ
て実施することができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明したトランジスタの半導体層に用いることので
きる酸化物半導体層について説明する。
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくと
もインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含む
ことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有する
ことが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニ
ウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有
すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウ
ム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化
物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化
物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、
Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓ
ｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ
−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌ
ａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ
−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−
Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚ
ｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ
系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−
Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化
物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩ
ｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の
酸化物を用いるとよい。
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合す
ることによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これ
により、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物
半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水
素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素が減少してしまうことがある。よって、脱水化処理（脱水素化処理）によって増加し
た酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本
明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合が
ある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸
素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が
除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ
型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお
、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼ
ロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１
×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下である
ことをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタ
は、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジ
スタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下
、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃
にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０
−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型の
トランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、
ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタ
はオフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。ま
たは、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられ
る。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導
体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物
半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能Ｔ
ＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、
Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子
は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の
格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍ
と求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔
が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧ
ａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導
体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、
その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−
ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶
の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１０
０％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、
成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ
／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−
ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが
できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
本実施の形態は、他の実施の形態等の本明細書等において開示する構成と適宜組み合わせ
て実施することができる。
（実施の形態７）
〈半導体装置を用いた電子機器の構成例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示
す。
図１９（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。表示部５００３または表示部５００４や、その他の集積回路
に、本発明の一態様に係る半導体装置を用いることができる。なお、図１９（Ａ）に示し
た携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型
ゲーム機が有する表示部の数は、これに限定されない。
図１９（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更が可能となっている。第１表示部５６０３における映像を、接続部５
６０５における第１筐体５６０１と第２筐体５６０２の間の角度に従って、切り替える構
成としても良い。第１表示部５６０３または第２表示部５６０４や、その他の集積回路に
、本発明の一態様に係る半導体装置を用いることができる。
図１９（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２や
、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。
図１９（Ｄ）は腕時計であり、筐体５２０１、表示部５２０２、操作ボタン５２０３、バ
ンド５２０４等を有する。表示部５２０２や、その他の集積回路に、本発明の一態様に係
る半導体装置を用いることができる。
図１９（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを
、接続部５８０６における第１筐体５８０１と第２筐体５８０２の間の角度に従って行う
構成としても良い。表示部５８０３や、その他の集積回路に、本発明の一態様に係る半導
体装置を用いることできる。
図１９（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、ス
ピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設
けられている。表示部５９０２や、その他の集積回路に、本発明の一態様に係る半導体装
置を用いることできる。また、本発明の一態様に係る半導体装置を、可撓性を有する基板
に形成した場合、図１９（Ｆ）に示すような曲面を有する表示部５９０２に当該半導体装
置を適用することが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除く
ことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値
と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで
、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定
することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に
入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が
記載されているとする。その場合、その回路が、第６のトランジスタを有していないこと
を発明として規定することが可能である。または、その回路が、容量素子を有していない
ことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとってい
るような第６のトランジスタを有していない、と規定して発明を構成することができる。
または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定
して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続
されている第６のトランジスタを有していない、と発明を規定することが可能である。ま
たは、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有
していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であ
ることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ
以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、
例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可
能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも
可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能で
ある。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除く
と発明を規定することも可能である。なお、ある値について、「このような範囲であるこ
とが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても
、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」など
と記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適
である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下
である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある
電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と
記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く
、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶
縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、
その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。また
は、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可
能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が
設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積
層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とそ
の膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である
。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数の
ケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。した
がって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子な
ど）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の
一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そして、その発明の一態様は明確であると言える。そのた
め、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、
抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方
法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を
取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは
整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（
Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一
態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成
される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成
することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成さ
れるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態
様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、また
は、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、
ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、
または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能
である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であると言える。
２２ 絶縁膜
２６ 絶縁膜
２７ 絶縁膜
２８ 窒化物絶縁膜
２９ 絶縁膜
３１ 基板
４０ 導電膜
４１ 酸化物半導体膜
４１ａ 酸化物半導体膜
４１ｂ 酸化物半導体膜
４１ｃ 酸化物半導体膜
４２ 金属酸化物膜
４３ 導電膜
４４ 導電膜
４５ 導電膜
４６ 基板
４７ 遮蔽膜
４８ 着色層
５０ 樹脂膜
５１ 配向膜
５２ 配向膜
５３ 液晶層
５５ 画素
５６ トランジスタ
５７ 容量素子
５８ 開口部
５９ 導電膜
６０ 液晶素子
６１ 導電膜
６２ 開口部
７０ 半導体表示装置
７１ 画素部
７２ 駆動回路
７３ 駆動回路
７５ シフトレジスタ
７６ シフトレジスタ
７７ スイッチ回路
９５ トランジスタ
９６ トランジスタ
９７ 容量素子
９８ 発光素子
１００ 順序回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０５Ａ トランジスタ
１０５Ｂ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１１７ 配線
１１８ 配線
１１９ 配線
１２１ 配線
１２２ 配線
１２３ 配線
１２４ 配線
１２５ 配線
４００１ 基板
４００２ 画素部
４００３ 駆動回路
４００４ 駆動回路
４００５ 封止材
４００６ 基板
４０１０ トランジスタ
４０１８ ＦＰＣ
４０２０ 絶縁膜
４０２１ 画素電極
４０２３ 液晶素子
４０２８ 液晶層
４０３０ 配線
４０５０ 導電膜
４０５９ 樹脂膜
４０６０ 共通電極
４０６１ 導電性粒子
４０６２ 樹脂膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 操作ボタン
５２０４ バンド
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (4)

  1. 第１のトランジスタ乃至第７のトランジスタを有し、
    前記第１のトランジスタは、ソースまたはドレインの一方が第１の配線と電気的に接続され、ソースまたはドレインの他方が第２の配線と電気的に接続され、
    前記第２のトランジスタは、ソースまたはドレインの一方が前記第１の配線と電気的に接続され、ソースまたはドレインの他方が第３の配線と電気的に接続され、
    前記第３のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、ゲートが前記第２の配線と電気的に接続され、
    前記第４のトランジスタは、ソースまたはドレインの他方が前記第３の配線と電気的に接続され、ゲートが前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が第４の配線と電気的に接続され、ゲートが第５の配線と電気的に接続され、
    前記第６のトランジスタは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が第６の配線と電気的に接続され、ゲートが前記第５の配線と電気的に接続され、
    前記第７のトランジスタは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第４の配線と電気的に接続され、ゲートが前記第１のトランジスタのゲートと電気的に接続される半導体装置。
  2. 第１のトランジスタ乃至第７のトランジスタを有し、
    前記第１のトランジスタは、ソースまたはドレインの一方が第１の配線と電気的に接続され、ソースまたはドレインの他方が第２の配線と電気的に接続され、
    前記第２のトランジスタは、ソースまたはドレインの一方が前記第１の配線と電気的に接続され、ソースまたはドレインの他方が第３の配線と電気的に接続され、
    前記第３のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、ゲートが前記第２の配線と電気的に接続され、
    前記第４のトランジスタは、ソースまたはドレインの他方が前記第３の配線と電気的に接続され、ゲートが前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が第４の配線と電気的に接続され、ゲートが第５の配線と電気的に接続され、
    前記第６のトランジスタは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が第６の配線と電気的に接続され、ゲートが前記第５の配線と電気的に接続され、
    前記第７のトランジスタは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第４の配線と電気的に接続され、ゲートが前記第１のトランジスタのゲートと電気的に接続され、
    前記第１の配線は、第１の信号を出力する機能を有し、
    前記第２の配線は、第１のクロック信号を供給する機能を有し、
    前記第３の配線は、第１の電源電位を供給する機能を有し、
    前記第４の配線は、第２の信号を供給する機能を有し、
    前記第５の配線は、第２のクロック信号を供給する機能を有する半導体装置。
  3. 第１のトランジスタ乃至第７のトランジスタを有し、
    前記第１のトランジスタは、ソースまたはドレインの一方が第１の配線と電気的に接続され、ソースまたはドレインの他方が第２の配線と電気的に接続され、
    前記第２のトランジスタは、ソースまたはドレインの一方が前記第１の配線と電気的に接続され、ソースまたはドレインの他方が第３の配線と電気的に接続され、
    前記第３のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、ゲートが前記第２の配線と電気的に接続され、
    前記第４のトランジスタは、ソースまたはドレインの他方が前記第３の配線と電気的に接続され、ゲートが前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が第４の配線と電気的に接続され、ゲートが第５の配線と電気的に接続され、
    前記第６のトランジスタは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が第６の配線と電気的に接続され、ゲートが前記第５の配線と電気的に接続され、
    前記第７のトランジスタは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第５の配線と電気的に接続され、ゲートが前記第１のトランジスタのゲートと電気的に接続される半導体装置。
  4. 第１のトランジスタ乃至第７のトランジスタを有し、
    前記第１のトランジスタは、ソースまたはドレインの一方が第１の配線と電気的に接続され、ソースまたはドレインの他方が第２の配線と電気的に接続され、
    前記第２のトランジスタは、ソースまたはドレインの一方が前記第１の配線と電気的に接続され、ソースまたはドレインの他方が第３の配線と電気的に接続され、
    前記第３のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、ゲートが前記第２の配線と電気的に接続され、
    前記第４のトランジスタは、ソースまたはドレインの他方が前記第３の配線と電気的に接続され、ゲートが前記第２のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が第４の配線と電気的に接続され、ゲートが第５の配線と電気的に接続され、
    前記第６のトランジスタは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が第６の配線と電気的に接続され、ゲートが前記第５の配線と電気的に接続され、
    前記第７のトランジスタは、ソースまたはドレインの一方が前記第２のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第５の配線と電気的に接続され、ゲートが前記第１のトランジスタのゲートと電気的に接続され、
    前記第１の配線は、第１の信号を出力する機能を有し、
    前記第２の配線は、第１のクロック信号を供給する機能を有し、
    前記第３の配線は、第１の電源電位を供給する機能を有し、
    前記第４の配線は、第２の信号を供給する機能を有し、
    前記第５の配線は、第２のクロック信号を供給する機能を有する半導体装置。
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