JP6778780B2 - 半導体装置の作製方法 - Google Patents

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Description

酸化物半導体を用いる薄膜トランジスタと、該薄膜トランジスタを用いた半導体装置及び
その作製方法に関する。
絶縁表面上に形成される半導体膜を用いた薄膜トランジスタは、半導体装置にとって必要
不可欠な半導体素子である。薄膜トランジスタの製造には基板の耐熱温度という制約があ
るため、比較的低温での成膜が可能なアモルファスシリコン、レーザ光または触媒元素を
用いた結晶化により得られるポリシリコンなどを活性層に有する薄膜トランジスタが、半
導体表示装置に用いられるトランジスタの主流となっている。
近年では、ポリシリコンによって得られる高い移動度と、アモルファスシリコンによって
得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれ
る、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用い
られており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置な
どで透明電極材料として用いられている。半導体特性を示す金属酸化物としては、例えば
、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体
特性を示す金属酸化物をチャネル形成領域に用いる薄膜トランジスタが、既に知られてい
る（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
開示する本発明は、電気特性が良好な薄膜トランジスタ及び当該薄膜トランジスタをスイ
ッチング素子として用いた半導体装置を提供することを目的の一とする。
本発明者らは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜を薄膜トランジスタの活性層と
して用いた薄膜トランジスタにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜中の最
もソース電極またはドレイン電極に近い領域に、金属の濃度が他の領域よりも高い複合層
（金属リッチな層）が存在することを見出した。また、ソース電極またはドレイン電極と
複合層との間に、金属酸化膜が形成されていることも確認した。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜を薄膜トランジスタの活性層として用いたチャ
ネルエッチ構造の薄膜トランジスタの断面を、高分解能透過電子顕微鏡（日立製作所製「
Ｈ９０００−ＮＡＲ」：ＴＥＭ）で観察した写真を、図２に示す。また、図２に示した写
真と同じサンプルを用いて、酸化物半導体膜とその上に接するチタン膜の界面を、走査透
過型電子顕微鏡（日立製作所製「ＨＤ−２７００」：ＳＴＥＭ）で加速電圧を２００ｋＶ
とし、観察した高倍写真（４００万倍）を図３に示す。
図２のポイントＡにおける写真が図３（Ａ）に相当し、図２のポイントＢにおける写真が
図３（Ｂ）に相当する。具体的に、図３（Ａ）は、ゲート電極と重なる位置における、酸
化物半導体膜とその上に接するチタン膜の界面の写真である。図３（Ａ）に示すように、
チタン（Ｔｉ）膜と、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（ＩＧＺＯ）との間には
、酸化チタン（ＴｉＯＸ）を含む界面層が存在しているのが分かる。また、Ｉｎ−Ｇａ−
Ｚｎ−Ｏ系の酸化物半導体膜（ＩＧＺＯ）のうち、最も酸化チタン（ＴｉＯＸ）を含む界
面層に近い領域に、格子状に見えるインジウムの結晶が存在するのが分かる。この格子状
にインジウムの存在する層が、インジウムの濃度が他の領域よりも高い複合層（Ｉｎリッ
チな層）に相当する。
同様に、図３（Ｂ）は、ゲート電極とは重ならない位置における、酸化物半導体膜とその
上に接するチタン膜の界面の写真である。図３（Ｂ）も図３（Ａ）と同様に、チタン（Ｔ
ｉ）膜と、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（ＩＧＺＯ）との間には、酸化チタ
ン（ＴｉＯＸ）を含む界面層が存在しているのが分かる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系
の酸化物半導体膜（ＩＧＺＯ）のうち、最も酸化チタン（ＴｉＯＸ）を含む界面層に近い
領域に、Ｉｎリッチな層が存在するのが分かる。
本発明者らは、チタン膜との界面近傍において、酸化物半導体膜内の酸素がチタンに引き
抜かれることで、酸化物半導体膜のチタン膜に近い領域においてＩｎの濃度が高まり、ま
た、引き抜かれた酸素がチタンと反応することで酸化チタンが形成されたと考えた。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜中の最もソース電極またはドレイン電極に近い
領域に、インジウム、ガリウム、亜鉛のいずれか一種または複数種の濃度が他の領域より
も高い層（金属リッチな層）が存在することで、上記酸化物半導体膜は金属リッチな層に
おいて抵抗が低くなる。また、ソース電極またはドレイン電極と、上記酸化物半導体膜と
の間に形成される酸化チタン膜（ＴｉＯＸ）は、ｎ型の導電性を有する。よって、上記構
成により、ソース電極またはドレイン電極と、酸化物半導体膜との間における接触抵抗が
低減され、ＴＦＴのオン電流及び電界効果移動度を高めることができる。
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半
導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半
導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化
物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ
−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や
、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用
いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）
を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、
上記酸化物半導体は、珪素を含んでいてもよい。
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記することがで
きる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素
を示す。
また、本発明の一態様である薄膜トランジスタを用いて、駆動回路及び画素部を一の基板
上に形成し、ＥＬ素子、液晶素子または電気泳動素子などの表示素子を用いて、半導体表
示装置を作製することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、画素部の薄膜トランジスタの保護用の保護回路を同一基板上に設けることが
好ましい。保護回路は、酸化物半導体膜を用いた非線形素子を用いて構成することが好ま
しい。
また、本発明の一態様に係る薄膜トランジスタは、チャネルエッチ構造のボトムゲート型
であっても良いし、チャネル保護構造のボトムゲート型であっても良い。或いは、ボトム
コンタクト型であっても良い。
ボトムゲート型トランジスタは、絶縁表面上に形成されたゲート電極と、前記ゲート電極
上のゲート絶縁膜と、前記ゲート絶縁膜上において前記ゲート電極と重なっており、なお
かつ、酸化物半導体が有する一または複数の金属の濃度が、他の領域よりも高い複合層を
含む酸化物半導体膜と、前記複合層に接するように酸化物半導体膜上に形成された一対の
金属酸化膜と、該金属酸化膜に接するソース電極またはドレイン電極とを有する。そして
、前記金属酸化膜は、前記ソース電極またはドレイン電極に含まれる金属が酸化すること
で形成されている。
ボトムコンタクト型トランジスタは、絶縁表面上に形成されたゲート電極と、前記ゲート
電極上のゲート絶縁膜と、前記ゲート絶縁膜上のソース電極またはドレイン電極と、前記
ソース電極またはドレイン電極に接する金属酸化膜と、前記ゲート電極と重なっており、
酸化物半導体が有する一または複数の金属の濃度が、他の領域よりも高い複合層とを含み
、なおかつ、前記複合層が前記金属酸化膜に接している酸化物半導体膜とを有する。そし
て、前記金属酸化膜は、前記ソース電極またはドレイン電極に含まれる金属が酸化するこ
とで形成されている。
酸化物半導体膜中の最もソース電極またはドレイン電極に近い領域に、金属の濃度が他の
領域よりも高い金属リッチな複合層を形成し、さらに、ソース電極またはドレイン電極と
、上記酸化物半導体膜との間にｎ型の導電性を有する金属酸化膜を形成することで、ソー
ス電極またはドレイン電極と、酸化物半導体膜との間における接触抵抗が低減され、ＴＦ
Ｔのオン電流及び電界効果移動度を高めることができる。
トランジスタの断面図及び上面図。 薄膜トランジスタの断面ＴＥＭ写真。 薄膜トランジスタの酸化物半導体膜とソース電極またはドレイン電極の界面近傍の断面ＴＥＭ写真。 ＩＧＺＯ中における、金属と酸素の結晶構造を示す図。 タングステン膜と酸化物半導体膜の界面近傍における、金属原子と酸素原子の構造モデルを示す図。 モリブデン膜と酸化物半導体膜の界面近傍における、金属原子と酸素原子の構造モデルを示す図。 チタン膜と酸化物半導体膜の界面近傍における、金属原子と酸素原子の構造モデルを示す図。 ルチル構造を有する二酸化チタンの結晶構造を示す図。 ルチル構造を有する二酸化チタンの状態密度図。 酸素欠損状態の二酸化チタンの状態密度図。 一酸化チタンの状態密度図。 トランジスタの断面図及び上面図。 トランジスタの断面図及び上面図。 電子ペーパーの上面図及び断面図。 半導体表示装置のブロック図。 信号線駆動回路の構成を説明する図。 シフトレジスタの構成を示す回路図。 シフトレジスタの動作を説明する回路図及びタイミングチャート。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 液晶表示装置の断面図。 発光装置の断面図。 液晶表示装置のモジュールの構成を示す図。 半導体表示装置を用いた電子機器の図。 本発明の一態様を示すバンド図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお本発明は、マイクロプロセッサ、画像処理回路などの集積回路や、ＲＦタグ、半導体
表示装置等、ありとあらゆる半導体装置の作製に用いることができる。半導体表示装置に
は、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発
光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃ
ｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅ
ｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有して
いるその他の半導体表示装置がその範疇に含まれる。
なお、半導体表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコント
ローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該半導
体表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板
に関し、該素子基板は、表示素子に電流または電圧を供給するための手段を複数の各画素
に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であって
も良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成
する前の状態であっても良いし、あらゆる形態があてはまる。
（実施の形態１）
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜を薄膜トランジスタの活性層
として用いたチャネルエッチ構造の薄膜トランジスタにおいて、ソース電極またはドレイ
ン電極として用いる金属膜と、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜との界面近傍にお
いて、インジウムの濃度が他の領域よりも高い層（Ｉｎリッチな層）と、酸化チタン膜（
ＴｉＯＸ）が形成される現象について、計算科学により検証した。
まず、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を構成しているインジウム、ガリウム、亜鉛
それぞれの酸化物が、酸素欠損状態を形成するために必要なエネルギー（欠損形成エネル
ギーＥｄｅｆ）を計算し、いずれの金属酸化物が酸素欠損状態を形成しやすいのかについ
て考察を行った。
なお、欠損形成エネルギーＥｄｅｆの定義は、以下の数１に示す式で表される。Ａは、イ
ンジウム単独、ガリウム単独、亜鉛単独、インジウムとガリウムと亜鉛、のいずれかを意
味する。なお、Ｅ（Ｏ）は、酸素分子のエネルギーの半分、Ｅ（ＡｍＯｎ−１）は、酸素
欠損のある酸化物ＡｍＯｎ−１のエネルギーを表す。
（数１）
Ｅｄｅｆ＝Ｅ（ＡｍＯｎ−１）＋Ｅ（Ｏ）−Ｅ（ＡｍＯｎ）
欠損の濃度ｎと欠損形成エネルギーＥｄｅｆの関係は、近似的に以下の数２に示す式で表
される。なお、Ｎは、欠損が形成されていない状態における酸素位置の数、ｋＢはボルツ
マン定数、Ｔは温度を表す。
（数２）
ｎ＝Ｎ×ｅｘｐ（−Ｅｄｅｆ／ｋＢＴ）
計算には密度汎関数法のプログラムであるＣＡＳＴＥＰを用いた。密度汎関数の方法とし
て平面波基底擬ポテンシャル法を用い、汎関数はＧＧＡＰＢＥを用いた。カットオフエネ
ルギーは５００ｅＶを用いた。ｋ点はＩＧＺＯについては３×３×１、Ｉｎ２Ｏ３につい
ては２×２×２、Ｇａ２Ｏ３については２×３×２、ＺｎＯについては４×４×１のグリ
ッドを用いた。
結晶構造は、ＩＧＺＯ結晶については対称性Ｒ−３（国際番号：１４８）の構造について
ａ軸、ｂ軸にそれぞれ２倍した８４原子の構造に対して、Ｇａ、Ｚｎをエネルギーが最小
になるように配置した構造を用いた。Ｉｎ２Ｏ３については８０原子のｂｉｘｂｙｉｔｅ
構造を、Ｇａ２Ｏ３については８０原子のβ−Ｇａｌｌｉａ構造を、ＺｎＯについては８
０原子のウルツ構造を用いた。
数２に示す式から、欠損形成エネルギーＥｄｅｆが大きくなると、酸素欠損の濃度ｎ、す
なわち酸素の欠損量は小さくなることが分かる。以下の表１に、Ａがそれぞれ、インジウ
ム単独、ガリウム単独、亜鉛単独、インジウムとガリウムと亜鉛の場合の、欠損形成エネ
ルギーＥｄｅｆの値を示す。
なお、ＩＧＺＯ（Ｍｏｄｅｌ１）は、Ａがインジウムとガリウムと亜鉛の場合に、結晶中
においてインジウム３つと亜鉛１つに隣接する酸素の欠損形成エネルギーＥｄｅｆの値を
示している。図４（Ａ）に、ＩＧＺＯ結晶中において、インジウム３つと亜鉛１つと、こ
れら金属に隣接する酸素とで形成される部分の構造を示す。
また、なお、ＩＧＺＯ（Ｍｏｄｅｌ２）は、Ａがインジウムとガリウムと亜鉛の場合に、
結晶中においてインジウム３つとガリウム１つに隣接する酸素の欠損形成エネルギーＥｄ
ｅｆの値を示している。図４（Ｂ）に、ＩＧＺＯ結晶中において、インジウム３つとガリ
ウム１つと、これら金属に隣接する酸素とで形成される部分の構造を示す。
また、なお、ＩＧＺＯ（Ｍｏｄｅｌ３）は、Ａがインジウムとガリウムと亜鉛の場合に、
結晶中において亜鉛２つとガリウム２つに隣接する酸素の欠損形成エネルギーＥｄｅｆの
値を示している。図４（Ｃ）に、ＩＧＺＯ結晶中において、亜鉛２つとガリウム２つと、
これら金属に隣接する酸素とで形成される部分の構造を示す。
欠損形成エネルギーＥｄｅｆの値は、大きければ大きい程、酸素欠損状態を形成するのに
エネルギーが必要である、つまり、酸素との結合が強い傾向にあることを意味する。従っ
て、表１に示す欠損形成エネルギーＥｄｅｆの値から、インジウムが最も酸素との結合が
弱く、インジウムの近くにおいて酸素が抜けやすいことが分かる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体における酸素欠損状態の形成は、ソース電極または
ドレイン電極として用いられている金属が、酸化物半導体から酸素を引き抜くために起こ
ると考えられる。酸化物半導体は、酸素欠損状態が形成されることで電気伝導度が上がる
ため、上記の酸素の引き抜きが起これば、金属膜との界面近傍において酸化物半導体膜の
電気伝導度が上がることが期待される。
次に、金属による酸化物半導体からの酸素の引き抜きが起こっているかどうかを確認する
ために、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜と、金属膜の界面近傍における量子力学
的に安定な構造モデルを、量子分子動力学（ＱＭＤ）法により計算した。
計算する構造は以下のようにして作製した。まず、古典分子動力学（ＣＭＤ）法により作
成したアモルファス構造のＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体（ａ−ＩＧＺＯ）から８
４原子Ｉｎ１２Ｇａ１２Ｚｎ１２Ｏ４８を含む単位格子を抜き出し、それに対して量子分
子動力学（ＱＭＤ）及び第一原理構造最適化を行い、構造最適化を行った。構造最適化し
た単位格子を更に切断することで得られるａ−ＩＧＺＯ層上に、金属原子（Ｗ、Ｍｏ、Ｔ
ｉ）の結晶を有する金属層を積層した。その後、作成した構造に対して構造最適化を行っ
た。この構造を出発点として、６２３．０Ｋで、量子分子動力学（ＱＭＤ）法を用いて計
算を行った。なお、界面の相互作用だけを見積もるために、ａ−ＩＧＺＯ層の下端と金属
層の上端は固定している。
古典分子動力学計算の計算条件を以下に示す。計算プログラムにはＭａｔｅｒｉａｌｓ
Ｅｘｐｌｏｒｅｒを用いた。ａ−ＩＧＺＯを次の条件で作成した。一辺１ｎｍの計算セル
にＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の比率で全８４原子をランダムに配置し密度を
５．９ｇ／ｃｍ３に設定。ＮＶＴアンサンブルで温度を５５００Ｋから１Ｋに徐々に下げ
た。時間刻み幅は０．１ｆｓ、総計算時間は１０ｎｓとした。ポテンシャルは金属−酸素
間、酸素−酸素間にはＢｏｒｎ−Ｍａｙｅｒ−Ｈｕｇｇｉｎｓ型を金属−金属間にはＵＦ
Ｆ型を適用した。電荷はＩｎ：＋３、Ｇａ：＋３、Ｚｎ：＋２、Ｏ：−２とした。
ＱＭＤ計算の計算条件を以下に示す。計算プログラムには第一原理計算ソフトＣＡＳＴＥ
Ｐを用いた。汎関数はＧＧＡＰＢＥを、擬ポテンシャルはＵｌｔｒａｓｏｆｔをそれぞれ
用いた。カットオフエネルギーは２６０ｅＶ、ｋ点の数は１×１×１である。ＭＤ計算は
ＮＶＴアンサンブルで行い温度は６２３Ｋとした。総計算時間は２．０ｐｓで時間刻み幅
は１．０ｆｓである。
図５〜図７に上記計算の結果を示す。図５乃至図７において、白丸はＷ、Ｍｏ、Ｔｉのい
ずれかの金属原子を表し、黒丸は酸素原子を表している。図５は、Ｗからなる金属層を用
いた場合の構造モデルを示す図であり、図５（Ａ）はＱＭＤ法による計算前、図５（Ｂ）
はＱＭＤ法による計算後に相当する。図６は、Ｍｏからなる金属層を用いた場合の構造モ
デルを示す図であり、図６（Ａ）はＱＭＤ法による計算前、図６（Ｂ）はＱＭＤ法による
計算後に相当する。図７は、Ｔｉからなる金属層を用いた場合の構造モデルを示す図であ
り、図７（Ａ）はＱＭＤ法による計算前、図７（Ｂ）はＱＭＤ法による計算後に相当する
。
図６（Ａ）と図７（Ａ）から、ＭｏとＴｉの場合には構造最適化時において、既に金属層
に移動した酸素が見られる。そして、図５（Ｂ）、図６（Ｂ）、図７（Ｂ）の比較から、
Ｔｉの場合に、最も酸素の移動が見られることが分かった。ａ−ＩＧＺＯに酸素欠損をも
たらす電極として最適なのはＴｉであると考えられる。
チタンに引き抜かれた酸素がチタンと反応することで、酸化チタンが形成されると考えら
れる。そこで、酸化物半導体膜とチタン膜との間に形成される酸化チタン膜が、導電性を
有するかどうかの検証を行った。
二酸化チタンは、ルチル構造（高温型の正方晶）、アナターゼ構造（低温型の正方晶）、
ブルッカイト構造（斜方晶）など、幾つかの結晶構造をとる。アナターゼ型もブルッカイ
ト型も加熱すると最も安定な構造のルチル型に変化することから、上記二酸化チタンがル
チル構造であるものと仮定した。ルチル構造を有する酸化チタンの結晶構造を、図８に示
す。ルチル構造は正方晶であり、結晶の対称性を示す空間群はＰ４２／ｍｎｍである。
上記二酸化チタン構造に対して、ＧＧＡＰＢＥ汎関数を用いた密度汎関数法により、状態
密度を求める計算を行った。対称性は維持したままセル構造も含めた構造最適化を行い、
状態密度を計算した。密度汎関数計算には、ＣＡＳＴＥＰコードに導入された平面波擬ポ
テンシャル法を用いている。カットオフエネルギーは３８０ｅＶを用いた。
図９に、ルチル構造を有する二酸化チタンの、状態密度図を示す。図９に示すように、ル
チル構造を有する二酸化チタンはバンドギャップを有しており、絶縁体または半導体的な
状態密度を有する事が分かる。なお、密度汎関数法ではバンドギャップが小さく見積もら
れる傾向にあり、実際の二酸化チタンのバンドギャップは３．０ｅＶ程度と、図９の状態
密度図に示すバンドギャップよりも大きい。
次いで、図１０に、酸素欠損がある場合の、ルチル構造を有する二酸化チタンの状態密度
図を示す。具体的に、計算には、Ｔｉ２４原子、Ｏ４８原子を有する酸化チタンから、Ｏ
原子を一つ抜いたＴｉ２４原子、Ｏ４７原子を有する酸化チタンを、モデルとして用いた
。図１０に示す状態密度図では、フェルミ準位がバンドギャップの上に移動しており、酸
素欠損がある場合、二酸化チタンがｎ型の導電性を示すことが分かる。
次いで、図１１に、一酸化チタン（ＴｉＯ）の状態密度図を示す。図１１から、一酸化チ
タンは金属に近い状態密度を有することがわかる。
よって、図９に示す二酸化チタンの状態密度図と、図１０に示す酸素欠損を有する二酸化
チタンの状態密度図と、図１１に示す一酸化チタンの状態密度図から、酸素欠損を有する
二酸化チタン（ＴｉＯ２−δ）が、０＜δ＜１の範囲にわたってｎ型の導電性を有するも
のと予測される。したがって、チタン酸化膜の組成が、二酸化チタン、一酸化チタン、酸
素欠損を有する二酸化チタンのいずれかを含んだものであっても、チタン酸化膜が、Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜とチタン膜間の電流の流れを阻害しにくいと考えら
れる。
また、図２９は、薄膜トランジスタのソース電極とドレイン電極との間におけるエネルギ
ーバンド図である。なお、図２９においては、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−
Ｏ系非単結晶膜（ＩＧＺＯ）を用い、酸化物半導体膜とソース電極との間、及び酸化物半
導体膜とドレイン電極との間にＴｉＯｘ膜とを有する薄膜トランジスタである。ただし、
ＴｉＯｘ膜の膜厚は、０．１ｎｍ以上１０ｎｍ以下である。また、上記酸化物半導体膜は
、金属（Ｉｎ、Ｇａ、Ｚｎなど）を多く含み、なおかつ上記一対のＴｉＯｘ膜にそれぞれ
接する一対の複合層を有する。複合層以外の領域におけるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結
晶膜（ＩＧＺＯ）の電子親和力を４．３ｅＶ、ＴｉＯｘ膜を４．３ｅＶ、ソース電極また
はドレイン電極としてのＴｉを４．１ｅＶ、複合層を４．５ｅＶとして表記している。な
お、図２９では各物質でフェルミ準位の位置が合うようにバンドの位置が変化している。
ゲート電圧が印加されていない時、ＩＧＺＯではキャリア数が少ないためフェルミ準位は
バンドギャップ中央付近にあり、ＴｉＯｘ膜や複合層ではキャリア数が多いためにフェル
ミ準位の位置が伝導帯の近くになる。そのため、図２９において、各物質の伝導帯の位置
は上記の電子親和力の相対値と異なっている。図２９に示すように複合層は電子親和力に
差がほとんどないため、酸化物半導体膜とソース電極の間、及び酸化物半導体膜とドレイ
ン電極との間に、良好な接続構造を実現できる。
（実施の形態２）
本実施の形態では、酸化物半導体膜をチャネル形成領域に有する薄膜トランジスタの構成
について、チャネルエッチ構造のボトムゲート型を例に挙げて説明する。
図１（Ａ）に薄膜トランジスタ２０１の断面図を、図１（Ｂ）に、図１（Ａ）に示す薄膜
トランジスタ２０１の上面図を、それぞれ示す。なお、図１（Ｂ）の破線Ａ１−Ａ２にお
ける断面図が、図１（Ａ）に相当する。
薄膜トランジスタ２０１は、絶縁表面を有する基板２０２上に形成されたゲート電極２０
３と、ゲート電極２０３上のゲート絶縁膜２０４と、ゲート絶縁膜２０４上においてゲー
ト電極２０３と重なっており、なおかつ、酸化物半導体が有する一または複数の金属の濃
度が、他の領域よりも高い複合層２５０を含む酸化物半導体膜２０５と、複合層２５０に
接するように酸化物半導体膜２０５上に形成された一対の金属酸化膜２５１と、金属酸化
膜２５１に接するソース電極２０６またはドレイン電極２０７とを有する。さらに、薄膜
トランジスタ２０１は、酸化物半導体膜２０５上に形成された酸化物絶縁膜２０８を、そ
の構成要素に含めても良い。そして、金属酸化膜２５１は、ソース電極２０６またはドレ
イン電極２０７に含まれる金属が酸化することで形成されている。
なお、図１に示す薄膜トランジスタ２０１は、ソース電極２０６とドレイン電極２０７の
間において、酸化物半導体膜２０５の一部がエッチングされたチャネルエッチ構造である
。
ゲート電極２０３と基板２０２の間には、下地膜となる絶縁膜が設けられていても良い。
下地膜は、基板２０２からの不純物元素の拡散を防止する絶縁膜、具体的には、窒化珪素
膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜のうちの一を単層で用いるか、又
は選択した複数の膜を積層させて用いることができる。
ゲート電極２０３の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネ
オジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導
電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の
工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミ
ニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回
避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、
モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用
いることができる。
例えば、ゲート電極２０３の二層の積層構造としては、窒化チタン膜とモリブデン膜とを
積層した二層構造とすることが好ましい。三層の積層構造としては、タングステン膜また
は窒化タングステン膜と、アルミニウムと珪素の合金膜またはアルミニウムとチタンの合
金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とすることが好ましい。
また、ゲート電極２０３に酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウ
ム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸
化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることで、画素部の開口率を向上
させることができる。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質をいう。
ゲート電極２０３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ
とする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１００ｎ
ｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工
（パターニング）することで、ゲート電極２０３を形成する。
ゲート絶縁膜２０４は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素膜
、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウムまたは酸化タンタル
を単層で又は積層させて形成することができる。本実施の形態では、膜厚１００ｎｍの酸
化窒化珪素膜をゲート絶縁膜２０４として用いる。
島状の酸化物半導体膜２０５は、酸化物半導体をターゲットとして用い、スパッタ法によ
り酸化物半導体膜を形成した後、エッチングなどで該膜を所望の形状に加工することで、
形成される。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気
下、又は希ガスと酸素の混合雰囲気下においてスパッタ法により形成することができる。
島状の酸化物半導体膜２０５の膜厚は、１０ｎｍ以上３００ｎｍ以下とし、好ましくは２
０ｎｍ以上１００ｎｍ以下とする。
酸化物半導体膜２０５には、上述した酸化物半導体を用いることができる。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸
化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いたスパッ
タ法により得られる、膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を、酸化物半導
体膜２０５として用いる。
また、ソース電極２０６、ドレイン電極２０７は、島状の酸化物半導体膜２０５上に、ソ
ース電極ドレイン電極用の導電膜を形成した後、エッチング等によりパターニングするこ
とで形成される。上記パターニングにより、ソース電極２０６とドレイン電極２０７を形
成する際に、島状の酸化物半導体膜２０５の露出した部分が一部エッチングされることが
ある。この場合、図１（Ａ）のように酸化物半導体膜２０５は、ソース電極２０６とドレ
イン電極２０７の間に位置する領域が、ソース電極２０６又はドレイン電極２０７と重な
る領域よりも、その膜厚が小さくなる。
ソース電極ドレイン電極用の導電膜として、例えば、チタン、タングステン、モリブデン
から選ばれた元素、または上記元素を１つまたは複数成分として含む合金等を用いること
が出来る。なお、本発明の一態様に係る半導体装置では、ソース電極２０６、ドレイン電
極２０７のうち、少なくとも島状の酸化物半導体膜２０５に最も近い部分において、チタ
ン、タングステン、モリブデンから選ばれた元素、または上記元素を１つまたは複数成分
として含む合金等が用いられていれば良い。よって、例えば複数の金属膜が積層された構
造を有するソース電極２０６、ドレイン電極２０７を形成する場合、酸化物半導体膜２０
５と接する金属膜にチタン、タングステンまたはモリブデンが用いられていれば良く、そ
の他の金属膜には、例えばアルミニウム、クロム、タンタル、チタン、マンガン、マグネ
シウム、モリブデン、タングステン、ジルコニウム、ベリリウム、イットリウムから選ば
れた元素、または上記元素を１つまたは複数成分として含む合金、または上記元素を成分
として含む窒化物等を用いることができる。例えば、チタン膜、ネオジムを含むアルミニ
ウム合金膜、チタン膜の積層構造を有する導電膜を用いることで、チタン膜を島状の酸化
物半導体膜２０５に最も近い部分において用いつつ、ネオジムを含むアルミニウム合金膜
により低い抵抗率と高い耐熱性とを兼ね備えた、ソース電極２０６、ドレイン電極２０７
を形成することができる。
なお、ソース電極ドレイン電極用の導電膜の形成後に加熱処理を行う場合には、この加熱
処理に対する耐熱性を導電膜に持たせることが好ましい。アルミニウム単体では耐熱性が
劣り、また腐蝕しやすい等の問題点があるので、導電膜の形成後に加熱処理を行う場合は
、耐熱性導電性材料と組み合わせて導電膜を形成する。アルミニウムと組み合わせる耐熱
性導電性材料としては、チタン、タンタル、タングステン、モリブデン、クロム、ネオジ
ム、スカンジウムから選ばれた元素、または上記元素を１つまたは複数成分として含む合
金、または上記元素を成分として含む窒化物などが好ましい。
ソース電極ドレイン電極用の導電膜の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００
ｎｍ〜２００ｎｍとする。本実施の形態では、チタンターゲットを用いたスパッタ法によ
りソース電極ドレイン電極用の導電膜を形成した後、該導電膜をエッチングにより所望の
形状に加工（パターニング）することで、ソース電極２０６、ドレイン電極２０７を形成
する。
上記構成を有するソース電極２０６、ドレイン電極２０７を形成することで、酸化物半導
体膜２０５のうち、ソース電極２０６、ドレイン電極２０７に最も近い領域において酸素
が引き抜かれ、酸化物半導体膜２０５を構成する金属の濃度が他の領域よりも高い複合層
２５０（金属リッチな層）が、酸化物半導体膜２０５内に形成される。また、引き抜かれ
た酸素が、ソース電極２０６、ドレイン電極２０７内の金属と反応することで、上記金属
リッチな複合層２５０とソース電極２０６、ドレイン電極２０７の間に、金属酸化膜２５
１が形成される。金属リッチな複合層２５０の膜厚は、２ｎｍ以上１０ｎｍ以下であり、
金属酸化膜２５１の膜厚は、２ｎｍ以上１０ｎｍ以下である。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体膜２０５に用いた場合、酸
化物半導体膜２０５中の最もソース電極２０６またはドレイン電極２０７に近い領域に、
インジウムの濃度が他の領域よりも高い複合層２５０（Ｉｎリッチな層）が存在すること
で、上記酸化物半導体膜２０５はＩｎリッチな複合層２５０において抵抗が低くなる。ま
た、ソース電極２０６またはドレイン電極２０７にチタンを用いた場合、ソース電極２０
６またはドレイン電極２０７と、上記酸化物半導体膜２０５との間に形成される金属酸化
膜２５１は、酸化チタン（ＴｉＯＸ）を含み、ｎ型の導電性を有する。よって、上記構成
により、ソース電極２０６またはドレイン電極２０７と、酸化物半導体膜２０５との間に
おける接触抵抗が低減され、ＴＦＴのオン電流及び電界効果移動度を高めることができる
。
また、酸化物絶縁膜２０８は、島状の酸化物半導体膜２０５、ソース電極２０６及びドレ
イン電極２０７に接するように、スパッタ法で形成される。島状の酸化物半導体膜２０５
に接して形成する酸化物絶縁膜２０８は、水分や、水素、ヒドロキシ基などの不純物を極
力含まず、これらが外部から侵入することをブロックする、酸化珪素膜、窒化酸化珪素膜
、酸化アルミニウム膜、または酸化窒化アルミニウムなどの無機絶縁膜を用いるとよい。
本実施の形態では、酸化物絶縁膜２０８として膜厚３００ｎｍの酸化珪素膜を成膜すると
よい。
酸化物半導体膜２０５に接してスパッタ法またはＰＣＶＤ法などにより酸化物絶縁膜２０
８を形成すると、酸化物半導体膜２０５において少なくとも酸化物絶縁膜２０８と接する
領域に酸素が供給され、キャリア濃度が好ましくは１×１０１８／ｃｍ３未満まで低くな
ることにより高抵抗化し、高抵抗化酸化物半導体領域となる。酸化物絶縁膜２０８の形成
により、酸化物半導体膜２０５は、酸化物絶縁膜２０８との界面近傍に高抵抗化酸化物半
導体領域を有する。
なお、図１（Ｃ）に示すように、薄膜トランジスタ２０１は、酸化物絶縁膜２０８上に、
さらに導電膜２０９を有していても良い。導電膜２０９は、ゲート電極２０３と同様の材
料または同様の積層構造を用いることが出来る。導電膜２０９の膜厚は、１０ｎｍ〜４０
０ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。そして、フォトリソグラフィ法によ
りレジストマスクを形成し、導電膜を所望の形状に加工（パターニング）する。導電膜２
０９を、酸化物半導体膜２０５のチャネル形成領域と重なるように形成する。導電膜２０
９は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる
状態であっても良い。後者の場合、導電膜２０９には、ゲート電極２０３と同じ高さの電
位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。導電
膜２０９に与える電位の高さを制御することで、薄膜トランジスタ２０１の閾値電圧を制
御することができる。
そして、上記導電膜２０９を形成する場合、導電膜２０９を覆うように絶縁膜２１０を形
成する。絶縁膜２１０は、水分や、水素、ヒドロキシ基などの不純物を極力含まず、これ
らが外部から侵入することをブロックする、酸化珪素膜、窒化酸化珪素膜、酸化アルミニ
ウム膜、または酸化窒化アルミニウムなどの無機絶縁膜を用いる。
酸化物半導体を用いた薄膜トランジスタは、アモルファスシリコンを用いた薄膜トランジ
スタよりも高い移動度を有し、なおかつアモルファスシリコンを用いた薄膜トランジスタ
と同様に均一な素子特性を有している。よって、画素部のみならず、画素部よりも駆動周
波数の高い駆動回路を構成する半導体素子に、酸化物半導体を用いることができ、結晶化
などのプロセスを用いずともシステムオンパネルを実現することができる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態２で示した薄膜トランジスタ２０１とは構造が異なるボト
ムコンタクト型の薄膜トランジスタの構成について説明する。なお、実施の形態２と同一
部分又は同様な機能を有する部分については、実施の形態２の記載を参照することができ
るため、繰り返しの説明は省略する。
図１２（Ａ）に薄膜トランジスタ２１１の断面図を、図１２（Ｂ）に、図１２（Ａ）に示
す薄膜トランジスタ２１１の上面図を、それぞれ示す。なお、図１２（Ｂ）の破線Ｂ１−
Ｂ２における断面図が、図１２（Ａ）に相当する。
薄膜トランジスタ２１１は、絶縁表面を有する基板２１２上に形成されたゲート電極２１
３と、ゲート電極２１３上のゲート絶縁膜２１４と、ゲート絶縁膜２１４上のソース電極
２１６またはドレイン電極２１７と、ソース電極２１６またはドレイン電極２１７に接す
る金属酸化膜２６１と、ゲート電極２１３と重なっており、酸化物半導体が有する一また
は複数の金属の濃度が、他の領域よりも高い複合層２６０を含み、なおかつ、複合層２６
０が金属酸化膜２６１に接している酸化物半導体膜２１５とを有する。さらに、薄膜トラ
ンジスタ２１１は、酸化物半導体膜２１５上に形成された酸化物絶縁膜２１８を、その構
成要素に含めても良い。そして、金属酸化膜２６１は、ソース電極２１６またはドレイン
電極２１７に含まれる金属が酸化することで形成されている。
ゲート電極２１３と基板２１２の間には、下地膜となる絶縁膜が設けられていても良い。
下地膜は、実施の形態２と同様の材料及び積層構造を採用することができる。また、ゲー
ト電極２１３は、実施の形態２と同様の材料及び積層構造を採用することができる。
ゲート電極２１３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ
とする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１００ｎ
ｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工
（パターニング）することで、ゲート電極２１３を形成する。
ゲート絶縁膜２１４は、実施の形態２と同様の材料及び積層構造を採用し、実施の形態２
に示した作製方法を用いて形成することができる。本実施の形態では、膜厚１００ｎｍの
酸化窒化珪素膜をゲート絶縁膜２０４として用いる。
また、ソース電極２１６、ドレイン電極２１７は、ゲート絶縁膜２１４上に、ソース電極
ドレイン電極用の導電膜を形成した後、エッチング等によりパターニングすることで形成
される。
ソース電極ドレイン電極用の導電膜として、例えば、チタン、タングステン、モリブデン
から選ばれた元素、または上記元素を１つまたは複数成分として含む合金等を用いること
が出来る。なお、本発明の一態様に係る半導体装置では、ソース電極２１６、ドレイン電
極２１７のうち、少なくとも後に形成される島状の酸化物半導体膜２１５に最も近い部分
において、チタン、タングステン、モリブデンから選ばれた元素、または上記元素を１つ
または複数成分として含む合金等が用いられていれば良い。よって、例えば複数の金属膜
が積層された構造を有するソース電極２１６、ドレイン電極２１７を形成する場合、酸化
物半導体膜２１５と接する金属膜にチタン、タングステンまたはモリブデンが用いられて
いれば良く、その他の金属膜には、例えばアルミニウム、クロム、タンタル、チタン、マ
ンガン、マグネシウム、モリブデン、タングステン、ジルコニウム、ベリリウム、イット
リウムから選ばれた元素、または上記元素を１つまたは複数成分として含む合金、または
上記元素を成分として含む窒化物等を用いることが出来る。例えば、チタン膜、ネオジム
を含むアルミニウム合金膜、チタン膜の積層構造を有する導電膜を用いることで、チタン
膜を島状の酸化物半導体膜２１５に最も近い部分において用いつつ、ネオジムを含むアル
ミニウム合金膜により低い抵抗率と高い耐熱性とを兼ね備えた、ソース電極２１６、ドレ
イン電極２１７を形成することができる。
なお、ソース電極ドレイン電極用の導電膜の形成後に加熱処理を行う場合には、この加熱
処理に対する耐熱性を導電膜に持たせることが好ましい。アルミニウム単体では耐熱性が
劣り、また腐蝕しやすい等の問題点があるので、導電膜の形成後に加熱処理を行う場合は
、耐熱性導電性材料と組み合わせて導電膜を形成する。アルミニウムと組み合わせる耐熱
性導電性材料としては、チタン、タンタル、タングステン、モリブデン、クロム、ネオジ
ム、スカンジウムから選ばれた元素、または上記元素を１つまたは複数成分として含む合
金、または上記元素を成分として含む窒化物などが好ましい。
また、ボトムコンタクト型の場合、ソース電極２１６、ドレイン電極２１７の膜厚は、後
に形成される酸化物半導体膜２１５が段切れを起こすのを防ぐために、実施の形態２で示
したボトムゲート型に比べて薄くするのが望ましい。具体的には、１０ｎｍ〜２００ｎｍ
、好ましくは５０ｎｍ〜７５ｎｍとする。本実施の形態では、チタンターゲットを用いた
スパッタ法によりソース電極ドレイン電極用の導電膜を形成した後、該導電膜をエッチン
グにより所望の形状に加工（パターニング）することで、ソース電極２１６、ドレイン電
極２１７を形成する。
島状の酸化物半導体膜２１５は、実施の形態２と同様の材料を採用し、実施の形態２に示
した作製方法を用いて、ゲート電極２１３と重なる位置においてゲート絶縁膜２１４と接
するようにソース電極２１６及びドレイン電極２１７上に形成することができる。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸
化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いたスパッ
タ法により得られる、膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を、酸化物半導
体膜２１５として用いる。
上記構成を有するソース電極２１６、ドレイン電極２１７上に酸化物半導体膜２１５を形
成することで、酸化物半導体膜２１５のうち、ソース電極２１６、ドレイン電極２１７に
最も近い領域において酸素が引き抜かれ、酸化物半導体膜２１５を構成する金属の濃度が
他の領域よりも高い複合層２６０（金属リッチな層）が、酸化物半導体膜２１５内に形成
される。また、引き抜かれた酸素が、ソース電極２１６、ドレイン電極２１７内の金属と
反応することで、上記金属リッチな複合層２６０とソース電極２１６、ドレイン電極２１
７の間に、金属酸化膜２６１が形成される。金属リッチな複合層２６０の膜厚は、２ｎｍ
以上１０ｎｍ以下であり、金属酸化膜２６１の膜厚は、２ｎｍ以上１０ｎｍ以下である。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体膜２１５に用いた場合、酸
化物半導体膜２１５中の最もソース電極２１６またはドレイン電極２１７に近い領域に、
インジウムの濃度が他の領域よりも高い複合層２６０（Ｉｎリッチな層）が存在すること
で、上記酸化物半導体膜２１５はＩｎリッチな複合層２６０において抵抗が低くなる。ま
た、ソース電極２１６またはドレイン電極２１７にチタンを用いた場合、ソース電極２１
６またはドレイン電極２１７と、上記酸化物半導体膜２１５との間に形成される金属酸化
膜２６１は、酸化チタン（ＴｉＯＸ）を含み、ｎ型の導電性を有する。よって、上記構成
により、ソース電極２１６またはドレイン電極２１７と、酸化物半導体膜２１５との間に
おける接触抵抗が低減され、ＴＦＴのオン電流及び電界効果移動度を高めることができる
。
また、酸化物絶縁膜２１８は、島状の酸化物半導体膜２１５に接するように、スパッタ法
で形成される。酸化物絶縁膜２１８は、実施の形態２と同様の材料及び積層構造を採用し
、実施の形態２に示した作製方法を用いて形成することができる。本実施の形態では、酸
化物絶縁膜２１８として膜厚３００ｎｍの酸化珪素膜を成膜する。
なお、図１２（Ｃ）に示すように、薄膜トランジスタ２１１は、酸化物絶縁膜２１８上に
、さらに導電膜２１９を有していても良い。該導電膜２１９は、ゲート電極２１３と同様
の材料または同様の積層構造を用いることが出来る。導電膜２１９の膜厚は、１０ｎｍ〜
４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。そして、フォトリソグラフィ法
によりレジストマスクを形成し、導電膜を所望の形状に加工（パターニング）することで
、導電膜２１９を、酸化物半導体膜２１５のチャネル形成領域と重なるように形成する。
上記導電膜２１９は、電気的に絶縁しているフローティングの状態であっても良いし、電
位が与えられる状態であっても良い。後者の場合、導電膜２１９には、ゲート電極２１３
と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられてい
ても良い。導電膜２１９に与える電位の高さを制御することで、薄膜トランジスタ２１１
の閾値電圧を制御することができる。
そして、導電膜２１９を形成する場合、導電膜２１９を覆うように絶縁膜２２０を形成す
る。絶縁膜２２０は、水分や、水素、ヒドロキシ基などの不純物を極力含まず、これらが
外部から侵入することをブロックする、酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム
膜、または酸化窒化アルミニウムなどの無機絶縁膜を用いる。
酸化物半導体を用いた薄膜トランジスタは、アモルファスシリコンを用いた薄膜トランジ
スタよりも高い移動度を有し、なおかつアモルファスシリコンを用いた薄膜トランジスタ
と同様に均一な素子特性を有している。よって、画素部のみならず、画素部よりも駆動周
波数の高い駆動回路を構成する半導体素子に、酸化物半導体を用いることができ、結晶化
などのプロセスを用いずともシステムオンパネルを実現することができる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態２で示した薄膜トランジスタ２０１または実施の形態３で
示した薄膜トランジスタ２１１とは構造が異なる、チャネル保護構造のボトムゲート型の
薄膜トランジスタの構成について説明する。なお、実施の形態２と同一部分又は同様な機
能を有する部分については、実施の形態２の記載を参照することができるため、繰り返し
の説明は省略する。
図１３（Ａ）に薄膜トランジスタ２２１の断面図を、図１３（Ｂ）に、図１３（Ａ）に示
す薄膜トランジスタ２２１の上面図を、それぞれ示す。なお、図１３（Ｂ）の破線Ｃ１−
Ｃ２における断面図が、図１３（Ａ）に相当する。
薄膜トランジスタ２２１は、絶縁表面を有する基板２２２上に形成されたゲート電極２２
３と、ゲート電極２２３上のゲート絶縁膜２２４と、ゲート絶縁膜２２４上においてゲー
ト電極２２３と重なっており、なおかつ、酸化物半導体が有する一または複数の金属の濃
度が、他の領域よりも高い複合層２７０を含む酸化物半導体膜２２５と、複合層２７０に
接するように酸化物半導体膜２２５上に形成された一対の金属酸化膜２７１と、金属酸化
膜２７１に接するソース電極２２６またはドレイン電極２２７と、ゲート電極２２３と重
なる位置において島状の酸化物半導体膜２２５上に形成されたチャネル保護膜２３１と、
を有する。さらに、薄膜トランジスタ２２１は、酸化物半導体膜２２５上に形成された酸
化物絶縁膜２２８を、その構成要素に含めても良い。そして、金属酸化膜２７１は、ソー
ス電極２２６またはドレイン電極２２７に含まれる金属が酸化することで形成されている
。
ゲート電極２２３と基板２２２の間には、下地膜となる絶縁膜が設けられていても良い。
下地膜は、実施の形態２と同様の材料及び積層構造を採用することができる。また、ゲー
ト電極２２３の材料は、実施の形態２と同様の材料及び積層構造を採用することができる
。
ゲート電極２２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ
とする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１００ｎ
ｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工
（パターニング）することで、ゲート電極２２３を形成する。
ゲート絶縁膜２２４は、実施の形態２と同様の材料及び積層構造を採用し、実施の形態２
に示した作製方法を用いて形成することができる。本実施の形態では、膜厚１００ｎｍの
酸化窒化珪素膜をゲート絶縁膜２２４として用いる。
島状の酸化物半導体膜２２５は、実施の形態２と同様の材料を採用し、実施の形態２に示
した作製方法を用いて、ゲート電極２２３と重なる位置においてゲート絶縁膜２２４上に
形成することができる。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸
化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いたスパッ
タ法により得られる、膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を、酸化物半導
体膜２２５として用いる。
チャネル保護膜２３１は、島状の酸化物半導体膜２２５のうち、後にチャネル形成領域と
なる部分と重なる位置において、すなわち、ゲート電極２２３と重なる位置において、島
状の酸化物半導体膜２２５上に形成する。チャネル保護膜２３１を設けることによって、
酸化物半導体膜２２５のチャネル形成領域となる部分に対する、後の工程時におけるダメ
ージ（エッチング時のプラズマやエッチング剤による膜減りなど）を防ぐことができる。
従って薄膜トランジスタの信頼性を向上させることができる。
チャネル保護膜２３１には、酸素を含む無機材料（酸化珪素、窒化酸化珪素、酸化窒化珪
素、酸化アルミニウム、または酸化窒化アルミニウムなど）を用いることができる。チャ
ネル保護膜２３１は、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング
法を用いて形成することができる。チャネル保護膜２３１は成膜後にエッチングにより形
状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィに
よるマスクを用いてエッチング加工することでチャネル保護膜２３１を形成する。
また、島状の酸化物半導体膜２２５に接してスパッタ法またはＰＣＶＤ法などにより酸化
物絶縁膜であるチャネル保護膜２３１を形成すると、チャネル保護膜２３１より酸素が供
給され、島状の酸化物半導体膜２２５において少なくともチャネル保護膜２３１と接する
領域が、キャリア濃度が好ましくは１×１０１８／ｃｍ３未満、さらに好ましくは１×１
０１４／ｃｍ３以下まで低くなることにより高抵抗化し、高抵抗化酸化物半導体領域とな
る。チャネル保護膜２３１の形成により、酸化物半導体膜２２５は、チャネル保護膜２３
１との界面近傍に高抵抗化酸化物半導体領域を有することができる。
また、ソース電極２２６、ドレイン電極２２７は、島状の酸化物半導体膜２２５及びチャ
ネル保護膜２３１上に、ソース電極ドレイン電極用の導電膜を形成した後、エッチング等
によりパターニングすることで形成される。
ソース電極ドレイン電極用の導電膜として、例えば、チタン、タングステン、モリブデン
から選ばれた元素、または上記元素を１つまたは複数成分として含む合金等を用いること
が出来る。なお、本発明の一態様に係る半導体装置では、ソース電極２２６、ドレイン電
極２２７のうち、少なくとも島状の酸化物半導体膜２２５に最も近い部分において、チタ
ン、タングステン、モリブデンから選ばれた元素、または上記元素を１つまたは複数成分
として含む合金等が用いられていれば良い。よって、例えば複数の金属膜が積層された構
造を有するソース電極２２６、ドレイン電極２２７を形成する場合、酸化物半導体膜２２
５と接する金属膜にチタン、タングステンまたはモリブデンが用いられていれば良く、そ
の他の金属膜には、例えばアルミニウム、クロム、タンタル、チタン、マンガン、マグネ
シウム、モリブデン、タングステン、ジルコニウム、ベリリウム、イットリウムから選ば
れた元素、または上記元素を１つまたは複数成分として含む合金、または上記元素を成分
として含む窒化物等を用いることが出来る。例えば、チタン膜、ネオジムを含むアルミニ
ウム合金膜、チタン膜の積層構造を有する導電膜を用いることで、チタン膜を島状の酸化
物半導体膜２２５に最も近い部分において用いつつ、ネオジムを含むアルミニウム合金膜
により低い抵抗率と高い耐熱性とを兼ね備えた、ソース電極２２６、ドレイン電極２２７
を形成することができる。
なお、ソース電極ドレイン電極用の導電膜の形成後に加熱処理を行う場合には、この加熱
処理に対する耐熱性を導電膜に持たせることが好ましい。アルミニウム単体では耐熱性が
劣り、また腐蝕しやすい等の問題点があるので、導電膜の形成後に加熱処理を行う場合は
、耐熱性導電性材料と組み合わせて導電膜を形成する。アルミニウムと組み合わせる耐熱
性導電性材料としては、チタン、タンタル、タングステン、モリブデン、クロム、ネオジ
ム、スカンジウムから選ばれた元素、または上記元素を１つまたは複数成分として含む合
金、または上記元素を成分として含む窒化物などが好ましい。
ソース電極ドレイン電極用の導電膜の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００
ｎｍ〜２００ｎｍとする。本実施の形態では、チタンターゲットを用いたスパッタ法によ
りソース電極ドレイン電極用の導電膜を形成した後、該導電膜をエッチングにより所望の
形状に加工（パターニング）することで、ソース電極２２６、ドレイン電極２２７を形成
する。
上記構成を有するソース電極２２６、ドレイン電極２２７を形成することで、酸化物半導
体膜２２５のうち、ソース電極２２６、ドレイン電極２２７に最も近い領域において酸素
が引き抜かれ、酸化物半導体膜２２５を構成する金属の濃度が他の領域よりも高い複合層
２７０（金属リッチな層）が、酸化物半導体膜２２５内に形成される。また、引き抜かれ
た酸素が、ソース電極２２６、ドレイン電極２２７内の金属と反応することで、上記金属
リッチな複合層２７０とソース電極２２６、ドレイン電極２２７の間に、金属酸化膜２７
１が形成される。金属リッチな複合層２７０の膜厚は、２ｎｍ以上１０ｎｍ以下であり、
金属酸化膜２７１の膜厚は、２ｎｍ以上１０ｎｍ以下である。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体膜２２５に用いた場合、酸
化物半導体膜２２５中の最もソース電極２２６またはドレイン電極２２７に近い領域に、
インジウムの濃度が他の領域よりも高い複合層２７０（Ｉｎリッチな層）が存在すること
で、上記酸化物半導体膜２２５はＩｎリッチな複合層２７０において抵抗が低くなる。ま
た、ソース電極２２６またはドレイン電極２２７にチタンを用いた場合、ソース電極２２
６またはドレイン電極２２７と、上記酸化物半導体膜２２５との間に形成される金属酸化
膜２７１は、酸化チタン（ＴｉＯＸ）を含み、ｎ型の導電性を有する。よって、上記構成
により、ソース電極２２６またはドレイン電極２２７と、酸化物半導体膜２２５との間に
おける接触抵抗が低減され、ＴＦＴのオン電流及び電界効果移動度を高めることができる
。
また、酸化物絶縁膜２２８は、ソース電極２２６、ドレイン電極２２７に接するように、
スパッタ法で形成される。酸化物絶縁膜２２８は、実施の形態２と同様の材料及び積層構
造を採用し、実施の形態２に示した作製方法を用いて形成することができる。なお、チャ
ネル保護膜２３１を形成した場合、必ずしも酸化物絶縁膜２２８を形成する必要はない。
なお、図１３（Ｃ）に示すように、薄膜トランジスタ２２１は、酸化物絶縁膜２２８上に
、さらに導電膜２２９を有していても良い。該導電膜２２９は、ゲート電極２２３と同様
の材料または同様の積層構造を用いることが出来る。導電膜２２９の膜厚は、１０ｎｍ〜
４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。そして、フォトリソグラフィ法
によりレジストマスクを形成し、導電膜を所望の形状に加工（パターニング）することで
、導電膜２２９を、酸化物半導体膜２２５のチャネル形成領域と重なるように形成する。
上記導電膜２２９は、電気的に絶縁しているフローティングの状態であっても良いし、電
位が与えられる状態であっても良い。後者の場合、導電膜２２９には、ゲート電極２２３
と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられてい
ても良い。導電膜２２９に与える電位の高さを制御することで、薄膜トランジスタ２２１
の閾値電圧を制御することができる。
そして、導電膜２２９を形成する場合、導電膜２２９を覆うように絶縁膜２３０を形成す
る。絶縁膜２３０は、水分や、水素、ヒドロキシ基などの不純物を極力含まず、これらが
外部から侵入することをブロックする、酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム
膜、または酸化窒化アルミニウムなどの無機絶縁膜を用いる。
酸化物半導体を用いた薄膜トランジスタは、アモルファスシリコンを用いた薄膜トランジ
スタよりも高い移動度を有し、なおかつアモルファスシリコンを用いた薄膜トランジスタ
と同様に均一な素子特性を有している。よって、画素部のみならず、画素部よりも駆動周
波数の高い駆動回路を構成する半導体素子に、酸化物半導体を用いることができ、結晶化
などのプロセスを用いずともシステムオンパネルを実現することができる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、本発明の半導体表示装置の一つである、電子ペーパー或いはデジタル
ペーパーと呼ばれる半導体表示装置の構成について説明する。
電子ペーパーは、電圧の印加により階調を制御することができ、なおかつメモリ性を有す
る表示素子を用いる。具体的に、電子ペーパーに用いられる表示素子には、非水系電気泳
動型の表示素子、２つの電極間の高分子材料中に液晶のドロップレットを分散させたＰＤ
ＬＣ（ｐｏｌｙｍｅｒ ｄｉｓｐｅｒｓｅｄ ｌｉｑｕｉｄ ｃｒｙｓｔａｌ）方式の表
示素子、２つの電極間にカイラルネマチック液晶またはコレステリック液晶を有する表示
素子、２つの電極間に帯電した微粒子を有し、該微粒子を電界により粉体中で移動させる
粉体移動方式の表示素子などを用いることができる。また非水系電気泳動型の表示素子に
は、２つの電極間に帯電した微粒子を分散させた分散液を挟み込んだ表示素子、帯電した
微粒子を分散させた分散液を、絶縁膜を間に挟んだ２つの電極上に有する表示素子、それ
ぞれ異なる電荷に帯電する二色の半球を有するツイスティングボールを、２つの電極間に
おいて溶媒中に分散させた表示素子、溶液中に帯電した微粒子が複数分散されているマイ
クロカプセルを２つの電極間に有する表示素子などが含まれる。
図１４（Ａ）に、電子ペーパーの画素部７００と、信号線駆動回路７０１と、走査線駆動
回路７０２の上面図を示す。
画素部７００は複数の画素７０３を有している。また、信号線駆動回路７０１から複数の
信号線７０７が、画素部７００内まで引き回されている。走査線駆動回路７０２から複数
の走査線７０８が、画素部７００内まで引き回されている。
各画素７０３はトランジスタ７０４と、表示素子７０５と、保持容量７０６とを有してい
る。トランジスタ７０４のゲート電極は、走査線７０８の一つに接続されている。またト
ランジスタ７０４のソース電極とドレイン電極は、一方が信号線７０７の一つに、他方が
表示素子７０５の画素電極に接続されている。
なお図１４（Ａ）では、表示素子７０５の画素電極と対向電極の間に印加された電圧を保
持するために、表示素子７０５と並列に保持容量７０６が接続されているが、表示素子７
０５のメモリ性の高さが表示を維持するのに十分な程度に高いのであれば、保持容量７０
６を必ずしも設ける必要はない。
なお、図１４（Ａ）では、各画素にスイッチング素子として機能するトランジスタを一つ
設けたアクティブマトリクス型の画素部の構成について説明したが、本発明の一態様に係
る電子ペーパーは、この構成に限定されない。画素に設けるトランジスタの数は複数であ
っても良いし、トランジスタ以外に容量、抵抗、コイルなどの素子が接続されていても良
い。
図１４（Ｂ）に、マイクロカプセルを有する電気泳動型の電子ペーパーを例に挙げ、各画
素７０３に設けられた表示素子７０５の断面図を示す。
表示素子７０５は、画素電極７１０と、対向電極７１１と、画素電極７１０及び対向電極
７１１によって電圧が印加されるマイクロカプセル７１２とを有する。トランジスタ７０
４のソース電極またはドレイン電極７１３の一方は、画素電極７１０に接続されている。
マイクロカプセル７１２内には、酸化チタンなどのプラスに帯電した白色顔料と、カーボ
ンブラックなどのマイナスに帯電した黒色顔料とが、オイルなどの分散媒と共に封入され
ている。画素電極７１０に印加されるビデオ信号の電圧に従って、画素電極と対向電極の
間に電圧を印加し、正の電極側に黒色顔料を、負の電極側に白色顔料を引き寄せることで
、階調の表示を行うことができる。
また、図１４（Ｂ）では、マイクロカプセル７１２が、画素電極７１０と対向電極７１１
の間において透光性を有する樹脂７１４により固定されている。しかし、本発明はこの構
成に限定されず、マイクロカプセル７１２、画素電極７１０、対向電極７１１によって形
成される空間には、空気、不活性ガスなどの気体が充填されていても良い。ただし、この
場合、マイクロカプセル７１２は、接着剤などにより画素電極７１０と対向電極７１１の
両方、或いはいずれか一方に、固定しておくことが望ましい。
また、表示素子７０５が有するマイクロカプセル７１２の数は、図１４（Ｂ）に示すよう
に複数であるとは限らない。１つの表示素子７０５が複数のマイクロカプセル７１２を有
していても良いし、複数の表示素子７０５が１つのマイクロカプセル７１２を有していて
も良い。例えば２つの表示素子７０５が１つのマイクロカプセル７１２を共有し、一方の
表示素子７０５が有する画素電極７１０にプラスの電圧が、他方の表示素子７０５が有す
る画素電極７１０にマイナスの電圧が印加されていたとする。この場合、プラスの電圧が
印加された画素電極７１０と重なる領域において、マイクロカプセル７１２内では黒色顔
料が画素電極７１０側に引き寄せられ、白色顔料が対向電極７１１側に引き寄せられる。
逆に、マイナスの電圧が印加された画素電極７１０と重なる領域において、マイクロカプ
セル７１２内では白色顔料が画素電極７１０側に引き寄せられ、黒色顔料が対向電極７１
１側に引き寄せられる。
次に、電子ペーパーの具体的な駆動方法について、上述した電気泳動型の電子ペーパーを
例に挙げて説明する。
電子ペーパーの動作は、初期化期間と、書込期間と、保持期間とに分けて説明することが
出来る。
表示する画像を切り替える前に、まず初期化期間において画素部内の各画素の階調を一旦
統一することで、表示素子を初期化する。表示素子を初期化することで、残像が残るのを
防ぐことが出来る。具体的に、電気泳動型では、各画素の表示が白または黒となるように
、表示素子７０５が有するマイクロカプセル７１２によって表示される階調を調整する。
本実施の形態では、黒を表示するような初期化用ビデオ信号を画素に入力した後、白を表
示するような初期化用ビデオ信号を画素に入力する場合の、初期化の動作について説明す
る。例えば、画像の表示を対向電極７１１側に向かって行う電気泳動型の電子ペーパーの
場合、まず、マイクロカプセル７１２内の黒色顔料が対向電極７１１側に、白色顔料が画
素電極７１０側に向くように、表示素子７０５に電圧を印加する。次いで、マイクロカプ
セル７１２内の白色顔料が対向電極７１１側に、黒色顔料が画素電極７１０側に向くよう
に、表示素子７０５に電圧を印加する。
また、画素への初期化用ビデオ信号の入力が１回のみだと、初期化期間の前に表示されて
いた階調によっては、マイクロカプセル７１２内の白色顔料と黒色顔料の移動が中途半端
に終わってしまい、初期化期間が終了した後においても画素間において表示される階調に
差が生じてしまう可能性もある。そのため、共通電圧Ｖｃｏｍに対してマイナスの電圧−
Ｖｐを、複数回、画素電極７１０に印加することで黒を表示し、共通電圧Ｖｃｏｍに対し
てプラスの電圧Ｖｐを、複数回、画素電極７１０に印加することで白を表示することが望
ましい。
なお、初期化期間前に各画素の表示素子によって表示されていた階調が異なると、初期化
用ビデオ信号を入力する必要最低限の回数も異なってくる。よって、初期化期間前に表示
されていた階調に合わせて、画素間で、初期化用ビデオ信号を入力する回数を変えるよう
にしても良い。この場合、初期化用ビデオ信号を入力する必要がなくなった画素には、共
通電圧Ｖｃｏｍを入力しておくと良い。
なお、画素電極７１０に初期化用ビデオ信号の電圧Ｖｐまたは電圧−Ｖｐを複数回印加す
るためには、選択信号のパルスが各走査線に与えられている期間において、当該走査線を
有するラインの画素に、初期化用ビデオ信号を入力するという一連の動作を、複数回行う
。初期化用ビデオ信号の電圧Ｖｐまたは電圧−Ｖｐを画素電極７１０に複数回印加するこ
とで、マイクロカプセル７１２内における白色顔料と黒色顔料の移動を収束させて画素間
に階調の差が生じるのを防ぎ、画素部の画素を初期化することができる。
なお、初期化期間では、各画素において黒を表示した後に白を表示するのではなく、白を
表示した後に黒を表示するようにしても良い。或いは、初期化期間では、各画素において
白を表示した後に黒を表示し、更にその後、白を表示しするようにしても良い。
また、初期化期間の開始されるタイミングは、画素部内の全ての画素において同じである
必要はない。例えば、画素ごと、或いは同じラインに属する画素ごと、といったように、
初期化期間の開始されるタイミングを異ならせるようにしても良い。
次に、書込期間では、画素に画像情報を有するビデオ信号を入力する。
画素部全体で画像の表示を行う場合は、１フレーム期間において、全ての走査線に順に電
圧のパルスがシフトしている選択信号が入力される。そして、選択信号にパルスが出現し
ている１ライン期間内において、全ての信号線に画像情報を有するビデオ信号が入力され
る。
画素電極７１０に印加されるビデオ信号の電圧に従って、マイクロカプセル７１２内の白
色顔料と黒色顔料が画素電極７１０側または対向電極７１１側に移動することで、表示素
子７０５は階調を表示する。
なお、書込期間でも、初期化期間と同様に、画素電極７１０にビデオ信号の電圧を複数回
印加することが望ましい。よって、選択信号のパルスが各走査線に与えられている期間に
おいて、当該走査線を有するラインの画素にビデオ信号を入力するという一連の動作を、
複数回行う。
次に、保持期間では、全ての画素に信号線を介して共通電圧Ｖｃｏｍを入力した後、走査
線への選択信号の入力または信号線へのビデオ信号の入力は行わない。よって、表示素子
７０５が有するマイクロカプセル７１２内の白色顔料と黒色顔料は、画素電極７１０と対
向電極７１１の間にプラスまたはマイナスの電圧が印加されない限りその配置は保持され
るので、表示素子７０５の表示する階調は保たれる。よって、書込期間において書き込ま
れた画像は、保持期間においても表示が維持される。
なお、電子ペーパーに用いられる表示素子は、階調を変化させるのに必要な電圧が、液晶
表示装置に用いられる液晶素子や、発光装置に用いられる有機発光素子などの発光素子に
比べて高い傾向にある。そのため、スイッチング素子として用いられる画素のトランジス
タ７０４は、書込期間において、そのソース電極とドレイン電極間の電位差が大きくなる
ため、オフ電流が高くなり、そのために画素電極７１０の電位が変動して表示に乱れが生
じやすい。トランジスタ７０４のオフ電流により画素電極７１０の電位が変動するのを防
ぐためには、保持容量７０６の容量を大きくすることが有効である。また、画素電極７１
０と対向電極７１１の間の電圧だけではなく、信号線７０７と対向電極７１１の間に生じ
る電圧が、マイクロカプセル７１２に印加されることで、表示素子７０５の表示にノイズ
が生じることがある。このノイズの発生を防ぐためには、画素電極７１０の面積を広く確
保し、信号線７０７と対向電極７１１の間に生じる電圧がマイクロカプセル７１２に印加
されるのを防ぐことが有効である。しかし、上述したように、画素電極７１０の電位が変
動するのを防ぐために保持容量７０６の容量を大きくする、または表示にノイズが生じる
のを防ぐために画素電極７１０の面積を広くすると、書込期間において画素に供給するべ
き電流値が高くなってしまい、ビデオ信号の入力に時間がかかってしまう。本発明の一態
様に係る電子ペーパーでは、スイッチング素子として画素に用いられているトランジスタ
７０４が、高い電界効果移動度を有しているため、高いオン電流を得ることができる。よ
って、保持容量７０６の容量を大きくしても、または画素電極７１０の面積を広くとって
も、画素へのビデオ信号の入力を迅速に行うことができる。したがって、書込期間の長さ
を抑えることができ、表示する画像に切り替えをスムーズに行うことができる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態６）
アクティブマトリクス型の半導体表示装置のブロック図の一例を図１５（Ａ）に示す。表
示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の
走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数
の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線
駆動回路５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。な
お走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置
されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅ
ｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ
、制御ＩＣともいう）に接続されている。
図１５（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と共に一つの基板５３００上に形成される。そ
のため、外部に設ける駆動回路等の部品の数が減るので、表示装置の小型化のみならず、
組立工程や検査工程の削減によるコストダウンを図ることができる。また、基板５３００
外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。
同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができる
。よって、駆動回路と画素部の接続不良に起因する歩留まり低下を防ぎ、接続箇所におけ
る機械的強度の低さにより信頼性が低下するのを防ぐことができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号
（ＧＣＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回路
５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（スタ
ートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＫ２）を供給する。信号線
駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロ
ック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラ
ッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた複数の
クロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給される
ものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５３
０３との一方を省略することが可能である。
図１５（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第
２の走査線駆動回路５３０３）を、画素部５３０１と共に一つの基板５３００上に形成し
、信号線駆動回路５３０４を画素部５３０１とは別の基板上に形成する構成について示し
ている。また、信号線駆動回路５３０４のうち、サンプリング回路に用いられているアナ
ログスイッチなどの駆動周波数の低い回路を、部分的に、画素部５３０１と共に一つの基
板５３００上に形成することも可能である。このように、部分的にシステムオンパネルを
採用することで、上述した接続不良に起因する歩留まり低下、接続箇所における機械的強
度の低さなどを回避する、組立工程や検査工程の削減によるコストダウン、といったシス
テムオンパネルのメリットをある程度享受できる。さらに、画素部５３０１、第１の走査
線駆動回路５３０２、第２の走査線駆動回路５３０３及び信号線駆動回路５３０４を全て
一基板上に形成するシステムオンパネルに比べて、駆動周波数が高い回路の性能をより高
めることができ、なおかつ、単結晶半導体を用いた場合は実現することが難しい、面積の
広い画素部を形成することができる。
次に、ｎチャネル型トランジスタを用いた信号線駆動回路の構成について説明する。
図１６（Ａ）に示す信号線駆動回路は、シフトレジスタ５６０１、及びサンプリング回路
５６０２を有する。サンプリング回路５６０２は、複数のスイッチング回路５６０２＿１
〜５６０２＿Ｎ（Ｎは自然数）を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎ
は、各々、複数のｎチャネル型トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）
を有する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例に挙げて説明す
る。なお、トランジスタが有するソース電極とドレイン電極のうち、いずれか一方を第１
端子、他方を第２端子として、以下、記述する。
トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１〜５６
０４＿ｋと接続されている。配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号が
入力される。トランジスタ５６０３＿１〜５６０３＿ｋの第２端子は、各々、信号線Ｓ１
〜Ｓｋと接続されている。トランジスタ５６０３＿１〜５６０３＿ｋのゲート電極は、配
線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎの順番に高いレベルの電圧
（Ｈレベル）を有するタイミング信号を出力し、スイッチング回路５６０２＿１〜５６０
２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、トランジスタ５６０３＿１〜５６０３＿Ｎのスイッチ
ングにより、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋとの導通状態（第１端
子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの電
位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
次に、図１６（Ａ）の信号線駆動回路の動作について、図１６（Ｂ）のタイミングチャー
トを参照して説明する。図１６（Ｂ）には、シフトレジスタ５６０１から配線５６０５＿
１〜５６０５＿Ｎにそれぞれ入力されるタイミング信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎと、
配線５６０４＿１〜５６０４＿ｋにそれぞれ入力されるビデオ信号Ｖｄａｔａ＿１〜Ｖｄ
ａｔａ＿ｋのタイミングチャートを一例として示す。
なお、信号線駆動回路の１動作期間は、表示装置における１ライン期間に相当する。図１
６（Ｂ）では、１ライン期間を期間Ｔ１〜期間ＴＮに分割する場合を例示している。期間
Ｔ１〜ＴＮは、各々、選択された行に属する一画素に、ビデオ信号を書き込むための期間
である。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルのタイミング信号を
配線５６０５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフト
レジスタ５６０１は、Ｈレベルの信号を配線５６０５＿１に出力する。すると、スイッチ
ング回路５６０２＿１が有するトランジスタ５６０３＿１〜５６０３＿ｋはオンになるの
で、配線５６０４＿１〜５６０４＿ｋと、信号線Ｓ１〜Ｓｋとが導通状態になる。このと
き、配線５６０４＿１〜５６０４＿ｋには、Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力
される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）は、各々、トランジスタ５６０３＿１〜５
６０３＿ｋを介して、選択される行に属する画素のうち、１列目〜ｋ列目の画素に書き込
まれる。こうして、期間Ｔ１〜ＴＮにおいて、選択された行に属する画素に、ｋ列ずつ順
番にビデオ信号が書き込まれる。
以上のように、ビデオ信号が複数の列ずつ画素に書き込まれることによって、ビデオ信号
の数、又は配線の数を減らすことができる。よって、コントローラなどの外部回路との接
続数を減らすことができる。また、ビデオ信号が複数の列ずつ画素に書き込まれることに
よって、書き込み時間を長くすることができ、ビデオ信号の書き込み不足を防止すること
ができる。
次に、信号線駆動回路または走査線駆動回路に用いるシフトレジスタの一形態について図
１７及び図１８を用いて説明する。
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（
Ｎは３以上の自然数）を有している（図１７（Ａ）参照）。第１のパルス出力回路１０＿
１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の配線１１より第１のクロック信号ＣＫ
１、第２の配線１２より第２のクロック信号ＣＫ２、第３の配線１３より第３のクロック
信号ＣＫ３、第４の配線１４より第４のクロック信号ＣＫ４が供給される。また第１のパ
ルス出力回路１０＿１では、第５の配線１５からのスタートパルスＳＰ１（第１のスター
トパルス）が入力される。また２段目以降の第ｎのパルス出力回路１０＿ｎ（ｎは、２以
上Ｎ以下の自然数）では、一段前段のパルス出力回路からの信号（前段信号ＯＵＴ（ｎ−
１）という）（ｎは２以上の自然数）が入力される。また第１のパルス出力回路１０＿１
では、２段後段の第３のパルス出力回路１０＿３からの信号が入力される。同様に、２段
目以降の第ｎのパルス出力回路１０＿ｎでは、２段後段の第（ｎ＋２）のパルス出力回路
１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋２）という）が入力される。従って
、各段のパルス出力回路からは、後段及び／または二つ前段のパルス出力回路に入力する
ための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜ＯＵＴ（Ｎ）（ＳＲ））、別の配線等に
電気的に接続される第２の出力信号（ＯＵＴ（１）〜ＯＵＴ（Ｎ））が出力される。なお
、図１７（Ａ）に示すように、シフトレジスタの最終段の２つの段には、後段信号ＯＵＴ
（ｎ＋２）が入力されないため、一例としては、別途第２のスタートパルスＳＰ２、第３
のスタートパルスＳＰ３をそれぞれ入力する構成とすればよい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（低いレベルの電圧）
を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第４のクロック信号（
ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第１のクロック信号（
ＣＫ１）〜第４のクロック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を
行う。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１〜
第４の配線１４のいずれかと電気的に接続されている。例えば、図１７（Ａ）において、
第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続
され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が
第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第
１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配
線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されて
いる。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１７（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力されていることとなる。
次に、パルス出力回路の具体的な回路構成の一例を、図１８（Ａ）に示す。
各パルス出力回路は、第１のトランジスタ３１〜第１３のトランジスタ４３を有している
（図１８（Ａ）参照）。また、上述した第１の入力端子２１〜第５の入力端子２５、及び
第１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤＤが供給される
電源線５１、第２の高電源電位ＶＣＣが供給される電源線５２、低電源電位ＶＳＳが供給
される電源線５３から、第１のトランジスタ３１〜第１３のトランジスタ４３に信号、ま
たは電源電位が供給される。ここで図１８（Ａ）の各電源線の電源電位の高さの関係は、
第１の電源電位ＶＤＤ＞第２の電源電位ＶＣＣ＞第３の電源電位ＶＳＳとする。なお、第
１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベル
とＬレベルを繰り返す信号であるが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであ
るとする。なお電源線５１の電位ＶＤＤを、電源線５２の第２の電源電位ＶＣＣより高く
することにより、動作に影響を与えることなく、トランジスタのゲート電極に印加される
電位を低く抑えることができ、トランジスタのしきい値電圧のシフトを低減し、劣化を抑
制することができる。
図１８（Ａ）において、第１のトランジスタ３１は、第１端子が電源線５１に電気的に接
続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極
が第４の入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子
が電源線５３に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気
的に接続され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されて
いる。第３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、
第２端子が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、
第１端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接
続されている。第５のトランジスタ３５は、第１端子が電源線５３に電気的に接続され、
第２端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電
極に電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第
６のトランジスタ３６は、第１端子が電源線５２に電気的に接続され、第２端子が第２の
トランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続
され、ゲート電極が第５の入力端子２５に電気的に接続されている。第７のトランジスタ
３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８
の第２端子に電気的に接続され、ゲート電極が第３の入力端子２３に電気的に接続されて
いる。第８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び
第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第２の入力端子
２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジ
スタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端
子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に
電気的に接続され、ゲート電極が電源線５２に電気的に接続されている。第１０のトラン
ジスタ４０は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出
力端子２７に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気
的に接続されている。第１１のトランジスタ４１は、第１端子が電源線５３に電気的に接
続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトラン
ジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されて
いる。第１２のトランジスタ４２は、第１端子が電源線５３に電気的に接続され、第２端
子が第２の出力端子２７に電気的に接続され、ゲート電極が第７のトランジスタ３７のゲ
ート電極に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線５
３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電極
が第７のトランジスタ３７のゲート電極に電気的に接続されている。
図１８（Ａ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。
また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第
５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジ
スタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢ
とする（図１８（Ａ）参照）。
図１８（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミングチャー
トについて、図１８（Ｂ）に示す。
なお、図１８（Ａ）に示すように、ゲート電極に第２の電源電位ＶＣＣが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以
下のような利点がある。
ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブ
ートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２
端子であるソース電極の電位が上昇していき、第１の電源電位ＶＤＤより高くなる。そし
て、第１のトランジスタ３１のソース電極が第１端子側、即ち電源線５１側に切り替わる
。そのため、第１のトランジスタ３１においては、ゲート電極とソース電極の間、ゲート
電極とドレイン電極の間ともに、大きなバイアス電圧が印加されるために大きなストレス
がかかり、トランジスタの劣化の要因となりうる。そこで、ゲート電極に第２の電源電位
ＶＣＣが印加される第９のトランジスタ３９を設けておくことにより、ブートストラップ
動作によりノードＡの電位は上昇するものの、第１のトランジスタ３１の第２端子の電位
の上昇を生じないようにすることができる。つまり、第９のトランジスタ３９を設けるこ
とにより、第１のトランジスタ３１のゲート電極とソース電極の間に印加される負のバイ
アス電圧の値を小さくすることができる。よって、本実施の形態の回路構成とすることに
より、第１のトランジスタ３１のゲート電極とソース電極の間に印加される負のバイアス
電圧も小さくできるため、ストレスによる第１のトランジスタ３１の劣化を抑制すること
ができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲート電極との間に第１端子と第２端子を介して接続さ
れるように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備す
るシフトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のト
ランジスタ３９を省略してもよく、トランジスタ数を削減できるという利点がある。
なお第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物半
導体を用いることにより、トランジスタのオフ電流を低減すると共に、オン電流及び電界
効果移動度を高めることができ、さらに劣化の度合いを低減することが出来るため、回路
内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタは、アモル
ファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されることによ
るトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給する電源
線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き回す電
源線の数を低減することができるため、回路の小型化を図ることが出来る。
なお、第７のトランジスタ３７のゲート電極に第３の入力端子２３によって供給されるク
ロック信号、第８のトランジスタ３８のゲート電極に第２の入力端子２２によって供給さ
れるクロック信号は、第７のトランジスタのゲート電極に第２の入力端子２２によって供
給されるクロック信号、第８のゲート電極に第３の入力端子２３によって供給されるクロ
ック信号となるように、結線関係を入れ替えても同様の作用を奏する。このとき、図１８
（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び第８のトランジスタ
３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８のトランジスタ３８が
オンの状態、次いで第７のトランジスタ３７がオフ、第８のトランジスタ３８がオフの状
態とすることによって、第２の入力端子２２及び第３の入力端子２３の電位が低下するこ
とで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲート電極の電位の低下
、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して２回生じることとな
る。一方、図１８（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び第
８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオン、第８のト
ランジスタ３８がオフの状態、次いで、第７のトランジスタ３７がオフ、第８のトランジ
スタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３
の電位が低下することで生じるノードＢの電位の低下を、第８のトランジスタ３８のゲー
ト電極の電位の低下による一回に低減することができる。そのため、第７のトランジスタ
３７のゲート電極に第３の入力端子２３からクロック信号が供給され、第８のトランジス
タ３８のゲート電極に第２の入力端子２２からクロック信号が供給される結線関係とする
ことが好適である。なぜなら、ノードＢの電位の変動回数が低減され、またノイズを低減
することができるからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期
間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出
力回路の誤動作を抑制することができる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体表示装置の作製方法について、図１９乃
至図２４を用いて説明する。
なお、本明細書中で連続成膜とは、スパッタ法で行う第１の成膜工程からスパッタ法で行
う第２の成膜工程までの一連のプロセス中、被処理基板の置かれている雰囲気が大気等の
汚染雰囲気に触れることなく、常に真空中または不活性ガス雰囲気（窒素雰囲気または希
ガス雰囲気）で制御されていることを言う。連続成膜を行うことにより、清浄化された被
処理基板の水分等の再付着を回避して成膜を行うことができる。
同一チャンバー内で第１の成膜工程から第２の成膜工程までの一連のプロセスを行うこと
は本明細書における連続成膜の範囲にあるとする。
また、異なるチャンバーで第１の成膜工程から第２の成膜工程までの一連のプロセスを行
う場合、第１の成膜工程を終えた後、大気にふれることなくチャンバー間を基板搬送して
第２の成膜を施すことも本明細書における連続成膜の範囲にあるとする。
なお、第１の成膜工程と第２の成膜工程の間に、基板搬送工程、アライメント工程、徐冷
工程、または第２の工程に必要な温度とするため基板を加熱または冷却する工程等を有し
ても、本明細書における連続成膜の範囲にあるとする。
ただし、洗浄工程、ウェットエッチング、レジスト形成といった液体を用いる工程が第１
の成膜工程と第２の成膜工程の間にある場合、本明細書でいう連続成膜の範囲には当ては
まらないとする。
図１９（Ａ）において、透光性を有する基板４００には、フュージョン法やフロート法で
作製されるガラス基板の他、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板
を適用しても良い。また、プラスチック等の可撓性を有する合成樹脂からなる基板は、耐
熱温度が一般的に低い傾向にあるが、後の作製工程における処理温度に耐え得るのであれ
ば、基板４００として用いることが可能である。プラスチック基板として、ポリエチレン
テレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）
、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエー
テルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポ
リアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリ
ロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル
、アクリル樹脂などが挙げられる。
なお、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、一般に、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、
より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基
板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
次いで、導電膜を基板４００全面に形成した後、第１のフォトリソグラフィ工程を行い、
レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲート
電極４０１を含むゲート配線、容量配線４０８、及び第１の端子４２１）を形成する。こ
のとき少なくともゲート電極４０１の端部にテーパー形状が形成されるようにエッチング
する。
上記導電膜の材料として、モリブデン、チタン、クロム、タンタル、タングステン、ネオ
ジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料、或いはこれ
ら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行わ
れる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用い
ることも出来る。
例えば、二層の積層構造を有する導電膜として、アルミニウム上にモリブデンが積層され
た二層の積層構造、または銅層上にモリブデンを積層した二層構造、または銅上に窒化チ
タン若しくは窒化タンタルを積層した二層構造、窒化チタンとモリブデンとを積層した二
層構造とすることが好ましい。３層の積層構造としては、アルミニウム、アルミニウムと
シリコンの合金、アルミニウムとチタンの合金またはアルミニウムとネオジムの合金を中
間層とし、タングステン、窒化タングステン、窒化チタンまたはチタンを上下層として積
層した構造とすることが好ましい。
また、一部の電極や配線に透光性を有する酸化物導電膜を用いて開口率を向上させること
もできる。例えば、酸化物導電膜には酸化インジウム、酸化インジウム酸化スズ合金、酸
化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム
、または酸化亜鉛ガリウム等を用いることができる。
ゲート電極４０１、容量配線４０８及び第１の端子４２１の膜厚は、１０ｎｍ〜４００ｎ
ｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲ
ットを用いたスパッタ法により１００ｎｍのゲート電極用の導電膜を形成した後、該導電
膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極４０１
、容量配線４０８及び第１の端子４２１を形成する。
なお、下地膜となる絶縁膜を基板４００と、ゲート電極４０１、容量配線４０８及び第１
の端子４２１の間に設けても良い。下地膜は、基板４００からの不純物元素の拡散を防止
する絶縁膜、具体的には、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素
膜のうちの一を単層で用いるか、又は選択した複数の膜を積層させて用いることができる
。
次いで、図１９（Ｂ）に示すように、ゲート電極４０１、容量配線４０８、第１の端子４
２１上にゲート絶縁膜４０２を形成する。ゲート絶縁膜４０２は、プラズマＣＶＤ法又は
スパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素
膜、酸化アルミニウムまたは酸化タンタル膜を単層で又は積層させて形成することができ
る。例えば、成膜ガスとして、シラン（例えばモノシラン）、酸素及び窒素を用いてプラ
ズマＣＶＤ法により酸化窒化珪素膜を形成すれば良い。
ゲート絶縁膜４０２の膜厚は、膜厚を５０ｎｍ以上２５０ｎｍ以下とするのが望ましい。
本実施の形態では、プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成し、
ゲート絶縁膜４０２として用いる。
次に、ゲート絶縁膜４０２上に、酸化物半導体膜４０３を形成する。酸化物半導体膜４０
３は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物
半導体膜４０３は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例
えばアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜４０３をスパッタ法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、ゲート絶縁膜４０２の表面に付着しているゴミ
を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴ
ン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表
面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いても
よい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。ま
た、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
チャネル形成領域を形成するための酸化物半導体膜４０３には、上述したような半導体特
性を有する酸化物材料を用いればよい。
酸化物半導体膜４０３の膜厚は、５ｎｍ〜３００ｎｍ、好ましくは１０ｎｍ〜１００ｎｍ
とする。本実施の形態では、ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲ
ット（モル数比がＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：２）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力
０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下で成
膜する。なお、パルス直流（ＤＣ）電源を用いると、成膜によって生じるごみが軽減でき
、膜厚分布も均一となるために好ましい。本実施の形態では、酸化物半導体膜として、膜
厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜する。
なお、プラズマ処理後、大気に曝すことなく酸化物半導体膜を形成することで、ゲート絶
縁膜４０２と酸化物半導体膜４０３の界面にゴミや水分が付着するのを防ぐことが出来る
。また、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるた
めに好ましい。
また、酸化物半導体ターゲットの相対密度は８０％以上、好ましくは９５％以上、さらに
好ましくは９９．９％以上とするのが好ましい。相対密度の高いターゲットを用いると、
形成される酸化物半導体膜中の不純物濃度を低減することができ、電気特性または信頼性
の高い薄膜トランジスタを得ることができる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
また、スパッタ法による成膜中に光やヒータによって基板を４００℃以上７００℃以下に
加熱してもよい。成膜中に加熱することで、成膜と同時にスパッタによる損傷を修復させ
る。
また、酸化物半導体膜の成膜を行う前に、スパッタ装置内壁や、ターゲット表面やターゲ
ット材料中に残存している水分または水素を除去するためにプレヒート処理を行うと良い
。プレヒート処理としては成膜チャンバー内を減圧下で２００℃〜６００℃に加熱する方
法や、加熱しながら窒素や不活性ガスの導入と排気を繰り返す方法等がある。プレヒート
処理を終えたら、基板またはスパッタ装置を冷却した後大気にふれることなく酸化物半導
体膜の成膜を行う。この場合のターゲット冷却液は、水ではなく油脂等を用いるとよい。
加熱せずに窒素の導入と排気を繰り返しても一定の効果が得られるが、加熱しながら行う
となお良い。
また、酸化物半導体膜の成膜を行う前、または成膜中、または成膜後に、スパッタ装置内
を、クライオポンプを用いて中に残存している水分などを除去することが好ましい。
次に、図１９（Ｃ）に示すように、第２のフォトリソグラフィ工程を行い、レジストマス
クを形成し、酸化物半導体膜４０３をエッチングする。例えば燐酸と酢酸と硝酸を混ぜた
溶液を用いたウェットエッチングにより、不要な部分を除去して島状の酸化物半導体膜４
０４をゲート電極４０１と重なるように形成することができる。また、酸化物半導体膜４
０３のエッチングには、クエン酸やシュウ酸などの有機酸をエッチング液として用いるこ
とができる。本実施の形態では、ＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチ
ングにより、不要な部分を除去して島状の酸化物半導体膜４０４を形成する。また、ここ
でのエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の形状に加工できるように、材料に合わせてエッチング条件（エッチング液、エッチ
ング時間、温度等）を適宜調節する。
次に、図２０（Ａ）に示すように、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気
下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー
分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃
）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下において
、酸化物半導体膜４０４に加熱処理を施しても良い。酸化物半導体膜４０４に加熱処理を
施すことで、酸化物半導体膜４０５が形成される。具体的には、不活性ガス雰囲気（窒素
、またはヘリウム、ネオン、アルゴン等）下において、５００℃以上７５０℃以下（若し
くはガラス基板の歪点以下の温度）で１分間以上１０分間以下程度、好ましくは６５０℃
、３分間以上６分間以下程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処
理で行うことができる。ＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるた
め、ガラス基板の歪点を超える温度でも処理することができる。なお、上記加熱処理は、
酸化物半導体膜４０４形成後のタイミングに限らず、酸化物半導体膜４０４形成前に酸化
物半導体膜４０３に対して行っても良い。また、上記加熱処理を、酸化物半導体膜４０４
形成後に複数回行っても良い。
加熱処理は、電気炉を用いた加熱方法、加熱した気体を用いるＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法またはランプ光を用いるＬＲＴＡ（Ｌａｍｐ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法などの瞬間加熱方法などを用いることが
できる。例えば、電気炉を用いて加熱処理を行う場合、昇温特性を０．１℃／ｍｉｎ以上
２０℃／ｍｉｎ以下、降温特性を０．１℃／ｍｉｎ以上１５℃／ｍｉｎ以下とすることが
好ましい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
分、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、また
はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好
ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましく
は０．１ｐｐｍ以下）とすることが好ましい。
不活性ガス雰囲気下における加熱処理後の、島状の酸化物半導体膜４０５は、一部または
全てが結晶化していても良い。
なお、図２０（Ａ）の破線Ｃ１−Ｃ２の範囲内の断面図と、破線Ｄ１−Ｄ２の範囲内の断
面図は、図２２に示す平面図の、破線Ｃ１−Ｃ２における断面図と、破線Ｄ１−Ｄ２にお
ける断面図に相当する。
次に、図２０（Ｂ）に示すように、酸化物半導体膜４０５上に金属材料からなる導電膜４
０６をスパッタ法や真空蒸着法で形成する。導電膜４０６の材料としては、例えば、チタ
ン、タングステン、モリブデンから選ばれた元素、または上記元素を１つまたは複数成分
として含む合金等を用いることが出来る。なお、本発明の一態様に係る半導体装置では、
後に形成されるソース電極４０７ａ、ドレイン電極４０７ｂのうち、少なくとも島状の酸
化物半導体膜４０５に最も近い部分において、チタン、タングステン、モリブデンから選
ばれた元素、または上記元素を１つまたは複数成分として含む合金等が用いられていれば
良い。よって、例えば複数の金属膜が積層された構造を有するソース電極４０７ａ、ドレ
イン電極４０７ｂを形成する場合、酸化物半導体膜４０５と接する金属膜にチタン、タン
グステンまたはモリブデンが用いられていれば良く、その他の金属膜には、例えばアルミ
ニウム、クロム、タンタル、チタン、マンガン、マグネシウム、モリブデン、タングステ
ン、ジルコニウム、ベリリウム、イットリウムから選ばれた元素、または上記元素を１つ
または複数成分として含む合金、または上記元素を成分として含む窒化物等を用いること
が出来る。例えば、チタン膜、ネオジムを含むアルミニウム合金膜、チタン膜の積層構造
を有する導電膜４０６を用いることで、チタン膜を島状の酸化物半導体膜４０５に最も近
い部分において用いつつ、ネオジムを含むアルミニウム合金膜により低い抵抗率と高い耐
熱性とを兼ね備えた、ソース電極４０７ａ、ドレイン電極４０７ｂを形成することができ
る。
なお、ソース電極ドレイン電極用の導電膜４０６の形成後に加熱処理を行う場合には、こ
の加熱処理に対する耐熱性を導電膜４０６に持たせることが好ましい。アルミニウム単体
では耐熱性が劣り、また腐蝕しやすい等の問題点があるので、導電膜４０６の形成後に加
熱処理を行う場合は、耐熱性導電性材料と組み合わせて導電膜４０６を形成する。アルミ
ニウムと組み合わせる耐熱性導電性材料としては、チタン、タンタル、タングステン、モ
リブデン、クロム、ネオジム、スカンジウムから選ばれた元素、または上記元素を１つま
たは複数成分として含む合金、または上記元素を成分として含む窒化物などが好ましい。
ソース電極ドレイン電極用の導電膜４０６の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは
１００ｎｍ〜２００ｎｍとする。本実施の形態では、チタンターゲットを用いたスパッタ
法によりソース電極ドレイン電極用の導電膜４０６を形成する。
上記構成を有する導電膜４０６を形成することで、酸化物半導体膜４０５のうち、導電膜
４０６に最も近い領域において酸素が引き抜かれ、酸化物半導体膜４０５を構成する金属
の濃度が他の領域よりも高い複合層４３０（金属リッチな層）が、酸化物半導体膜４０５
内に形成される。また、引き抜かれた酸素が、導電膜４０６内の金属と反応することで、
上記金属リッチな複合層４３０と導電膜４０６の間に、金属酸化膜４３１が形成される。
次に、図２０（Ｃ）に示すように、第３のフォトリソグラフィ工程を行い、レジストマス
クを形成し、ウェットエッチングまたはドライエッチングを用いて導電膜４０６の不要な
部分を除去し、ソース電極４０７ａ又はドレイン電極４０７ｂ、及び第２の端子４２０を
形成する。例えば、チタンを導電膜４０６に用いる場合、過酸化水素水又は加熱塩酸をエ
ッチャントに用いてウェットエッチングすることができる。なお、上記加熱処理を行うこ
とで、酸化物半導体膜４１２からさらに酸素が引き抜かれるため、複合層４３０及び金属
酸化膜４３１の膜厚を大きくすることができる。
上記エッチング工程において、酸化物半導体膜４０５の露出している領域において、複合
層４３０がエッチングされることで、場合によっては、ソース電極４０７ａ又はドレイン
電極４０７ｂの間に位置する領域において膜厚の薄い島状の酸化物半導体膜４０９が形成
されることもある。
また、上記エッチングにより、金属酸化膜４３１も導電膜４０６と共にエッチングされる
。よって、酸化物半導体膜４０９の複合層４３０と、ソース電極４０７ａの間には、エッ
チングされた金属酸化膜４３１が存在し、酸化物半導体膜４０９の複合層４３０と、ドレ
イン電極４０７ｂの間には、エッチングされた金属酸化膜４３１が存在している。そして
、ソース電極４０７ａ側の複合層４３０と、ドレイン電極４０７ｂ側の複合層４３０とは
、互いに分離している。また、ソース電極４０７ａ側の金属酸化膜４３１と、ドレイン電
極４０７ｂ側の金属酸化膜４３１とは、互いに分離している。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体膜４０５に用いた場合、酸
化物半導体膜４０５中の最もソース電極４０７ａ又はドレイン電極４０７ｂに近い領域に
、インジウムの濃度が他の領域よりも高い複合層４３０（Ｉｎリッチな層）が存在するこ
とで、上記酸化物半導体膜４０５はＩｎリッチな複合層４３０において抵抗が低くなる。
また、ソース電極４０７ａ又はドレイン電極４０７ｂにチタンを用いた場合、ソース電極
４０７ａ又はドレイン電極４０７ｂと、上記酸化物半導体膜４０５との間に形成される金
属酸化膜４３１は、酸化チタン（ＴｉＯＸ）を含み、ｎ型の導電性を有する。よって、上
記構成により、ソース電極４０７ａ及びドレイン電極４０７ｂと、酸化物半導体膜４０５
との間における接触抵抗が低減され、ＴＦＴのオン電流及び電界効果移動度を高めること
ができる。
また、この第３のフォトリソグラフィ工程において、ソース電極４０７ａ又はドレイン電
極４０７ｂと同じ材料である第２の端子４２０を端子部に残す。なお、第２の端子４２０
はソース配線（ソース電極４０７ａ又はドレイン電極４０７ｂを含むソース配線）と電気
的に接続されている。
また、多階調マスクにより形成した複数（例えば二種類）の厚さの領域を有するレジスト
マスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コス
ト化が図れる。
なお、図２０（Ｃ）の破線Ｃ１−Ｃ２の範囲内の断面図と、破線Ｄ１−Ｄ２の範囲内の断
面図は、図２３に示す平面図の、破線Ｃ１−Ｃ２における断面図と、破線Ｄ１−Ｄ２にお
ける断面図に相当する。
次に、図２１（Ａ）に示すように、ゲート絶縁膜４０２、酸化物半導体膜４０９、ソース
電極４０７ａ又はドレイン電極４０７ｂを覆う酸化物絶縁膜４１１を形成する。本実施の
形態では、酸化物絶縁膜４１１として膜厚３００ｎｍの酸化珪素膜を成膜する。成膜時の
基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸
化珪素膜のスパッタ法による成膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下
、又は希ガス（例えばアルゴン）及び酸素雰囲気下において行うことができる。また、タ
ーゲットとして酸化珪素ターゲットを用いても珪素ターゲットを用いてもよい。例えば珪
素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素膜を形成す
ることができる。
ソース電極４０７ａ又はドレイン電極４０７ｂの間に設けられた酸化物半導体膜４０９の
露出領域と、酸化物絶縁膜４１１とが接して設けられることによって、酸化物絶縁膜４１
１と接する酸化物半導体膜４０９の領域が高抵抗化（キャリア濃度が低まる、好ましくは
１×１０１８／ｃｍ３未満）し、高抵抗化したチャネル形成領域を有する酸化物半導体膜
４１２を形成することができる。
本実施の形態では、純度が６Ｎであり、柱状多結晶Ｂドープの珪素ターゲット（抵抗値０
．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧
力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパル
スＤＣスパッタ法により、膜厚３００ｎｍの酸化物絶縁膜４１１を成膜する。
次いで、酸化物絶縁膜４１１を形成した後、第２の加熱処理を行ってもよい。第２の加熱
処理は減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、また
は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用い
て測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ
以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下において、好ましくは２００℃以上４
００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０
℃、１時間の第２の加熱処理を行う。または、先の加熱処理と同様に高温短時間のＲＴＡ
処理を行っても良い。該加熱処理を行うと、酸化物半導体膜４１２が酸化物絶縁膜４１１
と接した状態で加熱されることになり、さらに酸化物半導体膜４１２を高抵抗化させてト
ランジスタの電気特性の向上および、電気特性のばらつきを軽減することができる。この
加熱処理は、酸化物絶縁膜４１１の形成後であれば特に限定されず、他の工程、例えば樹
脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、
工程数を増やすことなく行うことができる。なお、上記加熱処理を行うことで、酸化物半
導体膜４１２からさらに酸素が引き抜かれるため、複合層４３０及び金属酸化膜４３１の
膜厚を大きくすることができる。
以上の工程で薄膜トランジスタ４１３が作製できる。
次に、第４のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物絶縁膜４
１１及びゲート絶縁膜４０２のエッチングによりコンタクトホールを形成し、ドレイン電
極４０７ｂの一部、第１の端子４２１の一部、第２の端子４２０の一部を露出させる。次
いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料としては
、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２
、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このような
材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残
渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金
（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。また、透明導電膜を低抵抗化させるための加熱
処理を行う場合、酸化物半導体膜４１２を高抵抗化させてトランジスタの電気特性の向上
および、電気特性のばらつきを軽減する熱処理と兼ねることができる。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去してドレイン電極４０７ｂに接続された画素電極４１４と、第１の端
子４２１に接続された透明導電膜４１５と、第２の端子４２０に接続された透明導電膜４
１６とを形成する。
透明導電膜４１５、４１６はＦＰＣとの接続に用いられる電極または配線となる。第１の
端子４２１上に形成された透明導電膜４１５は、ゲート配線の入力端子として機能する接
続用の端子電極となる。第２の端子４２０上に形成された透明導電膜４１６は、ソース配
線の入力端子として機能する接続用の端子電極である。
この第５のフォトリソグラフィ工程において、ゲート絶縁膜４０２及び酸化物絶縁膜４１
１を誘電体として、容量配線４０８と画素電極４１４とで保持容量が形成される。
レジストマスクを除去した段階での断面図を図２１（Ｂ）に示す。なお、図２１（Ｂ）の
破線Ｃ１−Ｃ２の範囲内の断面図と、破線Ｄ１−Ｄ２の範囲内の断面図は、図２４に示す
平面図の、破線Ｃ１−Ｃ２における断面図と、破線Ｄ１−Ｄ２における断面図に相当する
。
こうして６回のフォトリソグラフィ工程により、６枚のフォトマスクを使用して、ボトム
ゲート型のスタガ構造の薄膜トランジスタ４１３、保持容量を完成させることができる。
そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することに
よりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる
。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。
また、容量配線を設けず、画素電極を隣り合う画素のゲート配線と酸化物絶縁膜及びゲー
ト絶縁膜を介して重ねて保持容量を形成してもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
発光表示装置を作製する場合は、各有機発光素子の間に有機樹脂膜を用いた隔壁を設ける
場合がある。その場合には、有機樹脂膜を加熱処理するため、酸化物半導体膜４１２を高
抵抗化させてトランジスタの電気特性の向上および、電気特性のばらつきを軽減する熱処
理と兼ねることができる。
酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減するこ
とができる。特に、加熱処理による水分、水素、ＯＨなどの不純物の低減によって酸化物
半導体膜の純度を高めるため、電気特性が良好で信頼性のよい薄膜トランジスタを有する
半導体表示装置を作製することができる。
チャネル形成領域の半導体膜は高抵抗化領域であるので、薄膜トランジスタの電気特性は
安定化し、オフ電流の増加などを防止することができる。よって、電気特性が良好で信頼
性のよい薄膜トランジスタを有する半導体表示装置とすることが可能となる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態８）
本発明の一態様に係る液晶表示装置は、移動度及びオン電流が高く、なおかつ信頼性の高
い薄膜トランジスタを用いているため、コントラスト及び視認性が高い。本実施の形態で
は、本発明の一態様に係る液晶表示装置の構成について説明する。
図２５に、本発明の一態様に係る液晶表示装置の、画素の断面図を一例として示す。図２
５に示す薄膜トランジスタ１４０１は、絶縁表面上に形成されたゲート電極１４０２と、
ゲート電極１４０２上のゲート絶縁膜１４０３と、ゲート絶縁膜１４０３上においてゲー
ト電極１４０２と重なっており、なおかつ、酸化物半導体が有する一または複数の金属の
濃度が、他の領域よりも高い複合層１４２０を含む酸化物半導体膜１４０４と、複合層１
４２０に接するように酸化物半導体膜１４０４上に形成された一対の金属酸化膜１４２１
と、該金属酸化膜１４２１に接し、ソース電極またはドレイン電極として機能する、一対
の導電膜１４０６とを有する。さらに、薄膜トランジスタ１４０１は、酸化物半導体膜１
４０４上に形成された酸化物絶縁膜１４０７を、その構成要素に含めても良い。酸化物絶
縁膜１４０７は、ゲート電極１４０２と、ゲート絶縁膜１４０３と、酸化物半導体膜１４
０４と、一対の導電膜１４０６とを覆うように形成されている。そして、金属酸化膜１４
２１は、一対の導電膜１４０６に含まれる金属が酸化することで形成されている。
酸化物絶縁膜１４０７上には絶縁膜１４０８が形成されている。酸化物絶縁膜１４０７、
絶縁膜１４０８の一部には開口部が設けられており、該開口部において導電膜１４０６の
一つと接するように、画素電極１４１０が形成されている。
また、絶縁膜１４０８上には、液晶素子のセルギャップを制御するためのスペーサ１４１
７が形成されている。スペーサ１４１７は絶縁膜を所望の形状にエッチングすることで形
成することが可能であるが、フィラーを絶縁膜１４０８上に分散させることでセルギャッ
プを制御するようにしても良い。
そして、画素電極１４１０上には、配向膜１４１１が形成されている。配向膜１４１１は
、例えば絶縁膜にラビング処理を施すことで、形成することができる。また画素電極１４
１０と対峙する位置には、対向電極１４１３が設けられており、対向電極１４１３の画素
電極１４１０に近い側には配向膜１４１４が形成されている。そして、画素電極１４１０
と、対向電極１４１３の間においてシール材１４１６に囲まれた領域には、液晶１４１５
が設けられている。なおシール材１４１６にはフィラーが混入されていても良い。
画素電極１４１０と対向電極１４１３は、例えば酸化珪素を含む酸化インジウムスズ（Ｉ
ＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（
ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透明導電材料を用いることがで
きる。なお、本実施の形態では、画素電極１４１０及び対向電極１４１３に光を透過する
導電膜を用い、透過型の液晶素子を作製する例を示すが、本発明はこの構成に限定されな
い。本発明の一態様に係る液晶表示装置は、半透過型または反射型であっても良い。
カラーフィルタや、ディスクリネーションを防ぐための遮蔽膜（ブラックマトリクス）な
どが、図２５に示した液晶表示装置に設けられていても良い。
なお、本実施の形態では、液晶表示装置として、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ
）型を示したが、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型、ＯＣＢ（ｏｐｔｉ
ｃａｌｌｙ ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）型、ＩＰＳ（Ｉｎ
−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）型等の、その他の液晶表示装置にも、本発明の一態
様に係る薄膜トランジスタを用いることができる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶１４１５に用
いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓｅｃ
．以上１００μｓｅｃ．以下と短く、光学的等方性であるため配向処理が不要であり、視
野角依存性が小さい。
図２７は、本発明の液晶表示装置の構造を示す斜視図の一例である。図２７に示す液晶表
示装置は、一対の基板間に液晶素子が形成された液晶パネル１６０１と、第１の拡散板１
６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、反
射板１６０６と、光源１６０７と、回路基板１６０８とを有している。
液晶パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡
散板１６０４と、導光板１６０５と、反射板１６０６とは、順に積層されている。光源１
６０７は導光板１６０５の端部に設けられており、導光板１６０５内部に拡散された光源
１６０７からの光は、第１の拡散板１６０２、プリズムシート１６０３及び第２の拡散板
１６０４によって、均一に液晶パネル１６０１に照射される。
なお、本実施の形態では、第１の拡散板１６０２と第２の拡散板１６０４とを用いている
が、拡散板の数はこれに限定されず、単数であっても３以上であっても良い。そして、拡
散板は導光板１６０５と液晶パネル１６０１の間に設けられていれば良い。よって、プリ
ズムシート１６０３よりも液晶パネル１６０１に近い側にのみ拡散板が設けられていても
良いし、プリズムシート１６０３よりも導光板１６０５に近い側にのみ拡散板が設けられ
ていても良い。
またプリズムシート１６０３は、図２７に示した断面が鋸歯状の形状に限定されず、導光
板１６０５からの光を液晶パネル１６０１側に集光できる形状を有していれば良い。
回路基板１６０８には、液晶パネル１６０１に入力される各種信号を生成する回路、また
はこれら信号に処理を施す回路などが設けられている。そして図２７では、回路基板１６
０８と液晶パネル１６０１とが、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃ
ｕｉｔ）１６０９を介して接続されている。なお、上記回路は、ＣＯＧ（Ｃｈｉｐ Ｏｎ
Ｇｌａｓｓ）法を用いて液晶パネル１６０１に接続されていても良いし、上記回路の一
部がＦＰＣ１６０９にＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて接続されていても
良い。
図２７では、光源１６０７の駆動を制御する制御系の回路が回路基板１６０８に設けられ
ており、該制御系の回路と光源１６０７とがＦＰＣ１６１０を介して接続されている例を
示している。ただし、上記制御系の回路は液晶パネル１６０１に形成されていても良く、
この場合は液晶パネル１６０１と光源１６０７とがＦＰＣなどにより接続されるようにす
る。
なお、図２７は、液晶パネル１６０１の端に光源１６０７を配置するエッジライト型の光
源を例示しているが、本発明の液晶表示装置は光源１６０７が液晶パネル１６０１の直下
に配置される直下型であっても良い。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
（実施の形態９）
本実施の形態では、本発明の一態様に係る薄膜トランジスタを画素に用いた、発光装置の
構成について説明する。本実施の形態では、発光素子を駆動させるためのトランジスタが
ｎ型の場合における、画素の断面構造について、図２６を用いて説明する。なお図２６で
は、第１の電極が陰極、第２の電極が陽極の場合について説明するが、第１の電極が陽極
、第２の電極が陰極であっても良い。
図２６（Ａ）に、トランジスタ６０３１がｎ型で、発光素子６０３３から発せられる光を
第１の電極６０３４側から取り出す場合の、画素の断面図を示す。トランジスタ６０３１
は絶縁膜６０３７で覆われており、絶縁膜６０３７上には開口部を有する隔壁６０３８が
形成されている。隔壁６０３８の開口部において第１の電極６０３４が一部露出しており
、該開口部において第１の電極６０３４、電界発光層６０３５、第２の電極６０３６が順
に積層されている。
第１の電極６０３４は、光を透過する材料または膜厚で形成し、なおかつ仕事関数の小さ
い金属、合金、電気伝導性化合物、およびこれらの混合物などで形成することができる。
具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金
属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化
合物（フッ化カルシウム、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いるこ
とができる。また電子注入層を設ける場合、アルミニウムなどの他の導電層を用いること
も可能である。そして第１の電極６０３４を、光が透過する程度の膜厚（好ましくは、５
ｎｍ〜３０ｎｍ程度）で形成する。さらに、光が透過する程度の膜厚を有する上記導電層
の上または下に接するように、透光性酸化物導電材料を用いて透光性を有する導電層を形
成し、第１の電極６０３４のシート抵抗を抑えるようにしても良い。なお、インジウム錫
酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添
加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いた導電層だけを用い
ることも可能である。またＩＴＯ及び酸化珪素を含むインジウム錫酸化物（以下、ＩＴＳ
Ｏとする）や、酸化珪素を含んだ酸化インジウムに、さらに２〜２０％の酸化亜鉛（Ｚｎ
Ｏ）を混合したものを用いても良い。透光性酸化物導電材料を用いる場合、電界発光層６
０３５に電子注入層を設けるのが望ましい。
また第２の電極６０３６は、光を反射もしくは遮蔽する材料及び膜厚で形成し、なおかつ
陽極として用いるのに適する材料で形成する。例えば、窒化チタン、窒化ジルコニウム、
チタン、タングステン、ニッケル、白金、クロム、銀、アルミニウム等の１つまたは複数
からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン
膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を第２の電極６０３６
に用いることができる。
電界発光層６０３５は、単数または複数の層で構成されている。複数の層で構成されてい
る場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、
電子輸送層、電子注入層などに分類することができる。電界発光層６０３５が発光層の他
に、正孔注入層、正孔輸送層、電子輸送層、電子注入層のいずれかを有している場合、第
１の電極６０３４から、電子注入層、電子輸送層、発光層、正孔輸送層、正孔注入層の順
に積層する。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している
材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無
機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分
子系のいずれの材料も用いることが可能である。なお中分子系の材料とは、構造単位の繰
返しの数（重合度）が２から２０程度の低重合体に相当する。正孔注入層と正孔輸送層と
の区別は必ずしも厳密なものではなく、これらは正孔輸送性（正孔移動度）が特に重要な
特性である意味において同じである。便宜上正孔注入層は陽極に接する側の層であり、正
孔注入層に接する層を正孔輸送層と呼んで区別する。電子輸送層、電子注入層についても
同様であり、陰極に接する層を電子注入層と呼び、電子注入層に接する層を電子輸送層と
呼んでいる。発光層は電子輸送層を兼ねる場合もあり、発光性電子輸送層とも呼ばれる。
図２６（Ａ）に示した画素の場合、発光素子６０３３から発せられる光を、白抜きの矢印
で示すように第１の電極６０３４側から取り出すことができる。
次に図２６（Ｂ）に、トランジスタ６０４１がｎ型で、発光素子６０４３から発せられる
光を第２の電極６０４６側から取り出す場合の、画素の断面図を示す。トランジスタ６０
４１は絶縁膜６０４７で覆われており、絶縁膜６０４７上には開口部を有する隔壁６０４
８が形成されている。隔壁６０４８の開口部において第１の電極６０４４が一部露出して
おり、該開口部において第１の電極６０４４、電界発光層６０４５、第２の電極６０４６
が順に積層されている。
第１の電極６０４４は、光を反射もしくは遮蔽する材料及び膜厚で形成し、なおかつ仕事
関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などで形成すること
ができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアル
カリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、および
これらの化合物（フッ化カルシウム、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属
を用いることができる。また電子注入層を設ける場合、アルミニウムなどの他の導電層を
用いることも可能である。
また第２の電極６０４６は、光を透過する材料または膜厚で形成し、なおかつ陽極として
用いるのに適する材料で形成する。例えば、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（
ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）など
その他の透光性酸化物導電材料を第２の電極６０４６に用いることが可能である。またＩ
ＴＯ及び酸化珪素を含むインジウム錫酸化物（以下、ＩＴＳＯとする）や、酸化珪素を含
んだ酸化インジウムに、さらに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したものを第２の
電極６０４６に用いても良い。また上記透光性酸化物導電材料の他に、例えば窒化チタン
、窒化ジルコニウム、チタン、タングステン、ニッケル、白金、クロム、銀、アルミニウ
ム等の１つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜
との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等
を第２の電極６０４６に用いることもできる。ただし透光性酸化物導電材料以外の材料を
用いる場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で第２の電
極６０４６を形成する。
電界発光層６０４５は、図２６（Ａ）の電界発光層６０３５と同様に形成することができ
る。
図２６（Ｂ）に示した画素の場合、発光素子６０４３から発せられる光を、白抜きの矢印
で示すように第２の電極６０４６側から取り出すことができる。
次に図２６（Ｃ）に、トランジスタ６０５１がｎ型で、発光素子６０５３から発せられる
光を第１の電極６０５４側及び第２の電極６０５６側から取り出す場合の、画素の断面図
を示す。トランジスタ６０５１は絶縁膜６０５７で覆われており、絶縁膜６０５７上には
開口部を有する隔壁６０５８が形成されている。隔壁６０５８の開口部において第１の電
極６０５４が一部露出しており、該開口部において第１の電極６０５４、電界発光層６０
５５、第２の電極６０５６が順に積層されている。
第１の電極６０５４は、図２６（Ａ）の第１の電極６０３４と同様に形成することができ
る。また第２の電極６０５６は、図２６（Ｂ）の第２の電極６０４６と同様に形成するこ
とができる。電界発光層６０５５は、図２６（Ａ）の電界発光層６０３５と同様に形成す
ることができる。
図２６（Ｃ）に示した画素の場合、発光素子６０５３から発せられる光を、白抜きの矢印
で示すように第１の電極６０５４側及び第２の電極６０５６側から取り出すことができる
。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが出来る。
本発明の一態様に係る半導体装置を用いることで、高速駆動の電子機器を提供することが
可能である。また、本発明の一態様に係る半導体表示装置を用いることで、コントラスト
及び視認性が高い表示が可能な電子機器を提供することが可能である。
また、本発明の半導体装置では、作製工程における加熱処理の温度を抑えることができる
ので、ガラスよりも耐熱性の劣る、プラスチック等の可撓性を有する合成樹脂からなる基
板上においても、特性が優れており、信頼性が高い薄膜トランジスタを作製することが可
能である。従って、本発明の一態様に係る作製方法を用いることで、信頼性が高く、低消
費電力で、軽量かつフレキシブルな半導体装置を提供することが可能である。プラスチッ
ク基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリ
エーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート
（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエ
ーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（Ｐ
ＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリ
プロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録
媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ
Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用
いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電
子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲ
ーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）
、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（Ａ
ＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２８に示す。
図２８（Ａ）は電子書籍であり、筐体７００１、表示部７００２等を有する。本発明の一
態様に係る半導体表示装置は、表示部７００２に用いることができる。表示部７００２に
本発明の一態様に係る半導体表示装置を用いることで、コントラスト及び視認性が高い表
示が可能な電子書籍を提供することができる。また、本発明の一態様に係る半導体装置は
、電子書籍の駆動を制御するための集積回路に用いることができる。電子書籍の駆動を制
御するための集積回路に本発明の一態様に係る半導体装置を用いることで、高速駆動が可
能な電子書籍を提供することができる。また、可撓性を有する基板を用いることで、半導
体装置、半導体表示装置に可撓性を持たせることができるので、フレキシブルかつ軽くて
使い勝手の良い電子書籍を提供することができる。
図２８（Ｂ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有
する。本発明の一態様に係る半導体表示装置は、表示部７０１２に用いることができる。
表示部７０１２に本発明の一態様に係る半導体表示装置を用いることで、コントラスト及
び視認性が高い表示が可能な表示装置を提供することができる。また、本発明の一態様に
係る半導体装置は、表示装置の駆動を制御するための集積回路に用いることができる。表
示装置の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いること
で、高速駆動が可能な表示装置を提供することができる。なお、表示装置には、パーソナ
ルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含ま
れる。
図２８（Ｃ）は表示装置であり、筐体７０２１、表示部７０２２等を有する。本発明の一
態様に係る半導体表示装置は、表示部７０２２に用いることができる。表示部７０２２に
本発明の一態様に係る半導体表示装置を用いることで、コントラスト及び視認性が高い表
示が可能な表示装置を提供することができる。また、本発明の一態様に係る半導体装置は
、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制
御するための集積回路に本発明の一態様に係る半導体装置を用いることで、高速駆動が可
能な表示装置を提供することができる。また、可撓性を有する基板を用いることで、半導
体装置、半導体表示装置に可撓性を持たせることができるので、フレキシブルかつ軽くて
使い勝手の良い表示装置を提供することができる。よって、図２８（Ｃ）に示すように、
布地などに固定させて表示装置を使用することができ、表示装置の応用の幅が格段に広が
る。
図２８（Ｄ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、
表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタ
イラス７０３８等を有する。本発明の一態様に係る半導体表示装置は、表示部７０３３、
表示部７０３４に用いることができる。表示部７０３３、表示部７０３４に本発明の一態
様に係る半導体表示装置を用いることで、コントラスト及び視認性が高い表示が可能な携
帯型ゲーム機を提供することができる。また、本発明の一態様に係る半導体装置は、携帯
型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆
動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、高速駆
動が可能な携帯型ゲーム機を提供することができる。なお、図２８（Ｄ）に示した携帯型
ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機
が有する表示部の数は、これに限定されない。
図２８（Ｅ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、
音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る半導体表示装置は、表示部７０４２に用いることができる。表示部７
０４２に本発明の一態様に係る半導体表示装置を用いることで、コントラスト及び視認性
が高い表示が可能な携帯電話を提供することができる。また、本発明の一態様に係る半導
体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の
駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、高速
駆動が可能な携帯電話を提供することができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
１０ パルス出力回路
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
５１ 電源線
５２ 電源線
５３ 電源線
２０１ 薄膜トランジスタ
２０２ 基板
２０３ ゲート電極
２０４ ゲート絶縁膜
２０５ 酸化物半導体膜
２０６ ソース電極
２０７ ドレイン電極
２０８ 酸化物絶縁膜
２０９ 導電膜
２１０ 絶縁膜
２１１ 薄膜トランジスタ
２１２ 基板
２１３ ゲート電極
２１４ ゲート絶縁膜
２１５ 酸化物半導体膜
２１６ ソース電極
２１７ ドレイン電極
２１８ 酸化物絶縁膜
２１９ 導電膜
２２０ 絶縁膜
２２１ 薄膜トランジスタ
２２２ 基板
２２３ ゲート電極
２２４ ゲート絶縁膜
２２５ 酸化物半導体膜
２２６ ソース電極
２２７ ドレイン電極
２２８ 酸化物絶縁膜
２２９ 導電膜
２３０ 絶縁膜
２３１ チャネル保護膜
２５０ 複合層
２５１ 金属酸化膜
２６０ 複合層
２６１ 金属酸化膜
２７０ 複合層
２７１ 金属酸化膜
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁膜
４０３ 酸化物半導体膜
４０４ 酸化物半導体膜
４０５ 酸化物半導体膜
４０６ 導電膜
４０８ 容量配線
４０９ 酸化物半導体膜
４１１ 酸化物絶縁膜
４１２ 酸化物半導体膜
４１３ 薄膜トランジスタ
４１４ 画素電極
４１５ 透明導電膜
４１６ 透明導電膜
４２０ 端子
４２１ 端子
４３０ 複合層
４３１ 金属酸化膜
７００ 画素部
７０１ 信号線駆動回路
７０２ 走査線駆動回路
７０３ 画素
７０４ トランジスタ
７０５ 表示素子
７０６ 保持容量
７０７ 信号線
７０８ 走査線
７１０ 画素電極
７１１ 対向電極
７１２ マイクロカプセル
７１３ ドレイン電極
７１４ 樹脂
１４０１ 薄膜トランジスタ
１４０２ ゲート電極
１４０３ ゲート絶縁膜
１４０４ 酸化物半導体膜
１４０６ 導電膜
１４０７ 酸化物絶縁膜
１４０８ 絶縁膜
１４１０ 画素電極
１４１１ 配向膜
１４１３ 対向電極
１４１４ 配向膜
１４１５ 液晶
１４１６ シール材
１４１７ スペーサ
１４２０ 複合層
１４２１ 金属酸化膜
１６０１ 液晶パネル
１６０２ 拡散板
１６０３ プリズムシート
１６０４ 拡散板
１６０５ 導光板
１６０６ 反射板
１６０７ 光源
１６０８ 回路基板
１６０９ ＦＰＣ
１６１０ ＦＰＣ
４０７ａ ソース電極
４０７ｂ ドレイン電極
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ サンプリング回路
５６０３ トランジスタ
５６０４ 配線
５６０５ 配線
６０３１ トランジスタ
６０３３ 発光素子
６０３４ 電極
６０３５ 電界発光層
６０３６ 電極
６０３７ 絶縁膜
６０３８ 隔壁
６０４１ トランジスタ
６０４３ 発光素子
６０４４ 電極
６０４５ 電界発光層
６０４６ 電極
６０４７ 絶縁膜
６０４８ 隔壁
６０５１ トランジスタ
６０５３ 発光素子
６０５４ 電極
６０５５ 電界発光層
６０５６ 電極
６０５７ 絶縁膜
６０５８ 隔壁
７００１ 筐体
７００２ 表示部
７０１１ 筐体
７０１２ 表示部
７０１３ 支持台
７０２１ 筐体
７０２２ 表示部
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部

Claims (1)

  1. ＩｎとＧａとＺｎとを有する酸化物半導体膜と、
    前記酸化物半導体膜上のソース電極及びドレイン電極と、
    前記ソース電極上及び前記ドレイン電極上の酸化物絶縁膜と、を有し、
    前記酸化物半導体膜は、前記ソース電極と重なる第１の部分と、前記ドレイン電極と重なる第２の部分と、前記第１の部分と前記第２の部分との間に位置し、前記酸化物絶縁膜と接する第３の部分とを有し、
    前記第１の部分は、前記酸化物半導体膜の上面から下面の間に、前記酸化物半導体膜の上面から第１の深さまでの第１の領域と、前記第１の深さから前記酸化物半導体膜の下面までの第２の領域と、を有し、
    前記第１の領域は、前記第２の領域よりも膜厚が薄く、
    前記第１の領域のＩｎの濃度は、前記第２の領域のＩｎの濃度よりも高く、
    前記ソース電極及び前記ドレイン電極を形成する前に、前記酸化物半導体膜に、超乾燥エア雰囲気下において第１の加熱処理を行い、
    前記第１の領域、前記ソース電極及び前記ドレイン電極は、前記酸化物半導体膜の上面及び側面の全てに接して導電膜を形成し、前記導電膜を形成後に第２の加熱処理を行い、前記第２の加熱処理後に前記導電膜をエッチングすることで形成されることを特徴とする半導体装置の作製方法。
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