JP6562973B2 - 測定装置 - Google Patents

Description

本発明は、測定装置に関する。特に、電気回路の電気的な測定、検査に用いる測定装置に
関する。

動作検証テストや故障解析のため、ＬＳＩ、ＬＣＤやＯＬＥＤに代表される表示装置等の
集積回路における内部電圧の計測にアクティブプローブが用いられている。アクティブプ
ローブとして代表的なＦＥＴプローブは、能動素子であるＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ）と受動素子とを有し、また電源が用いられている。これに
より、Ｃ（容量）とＲ（抵抗）とで構成されるパッシブプローブよりも高い入力インピー
ダンス（例えば１ＭΩ以上）と低い入力容量（例えば１ｐＦ以下）が実現され、被測定物
（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）に影響を極力与えずに波形観測を行う
ことができる。

アクティブプローブは、漏れ電流が小さく、例えば１０^−１４Ａ程度のものが一般に用い
られている。

米国特許第４６４６００２号公報

このような高入力インピーダンス、低入力容量のプローブを実現するために、例えば特許
文献１では、入力信号の検出用素子にバイポーラトランジスタや接合形トランジスタを用
いた回路を形成している。しかし、これらの素子は入力から出力に電流を流すことで制御
するものであるため、動作原理上、漏れ電流が不可避的に発生する。検出用素子における
漏れ電流の発生は、被測定物の電位の測定精度を損なう結果となる。

特に、漏れ電流が極めて小さい、酸化物半導体膜をチャネル形成領域に用いた電界効果ト
ランジスタ（以下、ＯＳ−ＦＥＴという。）が被測定物である電気回路に用いられている
場合、従来のプローブでは漏れ電流が大きすぎて、電圧に変動が生じる。従って、正確な
電圧データの推移を観測することはできない。

図１（Ａ）は、画像データを保持するためのスイッチとしてＯＳ−ＦＥＴ１０１を使用し
た画素回路１００である。ＯＳ−ＦＥＴ１０１のゲートはゲート信号線１０２に、ソース
又はドレインの一方はソース信号線１０３に電気的に接続されている。また、ＯＳ−ＦＥ
Ｔ１０１のソース又はドレインの他方は、容量素子１０４が有する一対の電極のうち一方
と、また液晶素子１０５が有する対向する電極の一方（画素電極）と電気的に接続されて
いる。画像データはＯＳ−ＦＥＴ１０１を介してソース信号線１０３から、ノード１０７
に書き込まれる。ここで、例えば、容量素子１０４の容量を８０ｆＦ（フェムトファラッ
ド）とし、液晶素子１０５の容量を２０ｆＦとする。よって、容量素子１０４と液晶素子
１０５の容量の総和は１００ｆＦである。

ここで、漏れ電流が１０^−１４Ａと微小な従来のプローブ１０６を用いて、ノード１０７
に書き込まれた画像データを長時間連続的に測定する場合を、図１（Ｂ）に示す。図１（
Ｂ）のように、ホールド期間にプローブ１０６で測定を１秒間行うと、容量１００ｆＦで
はホールド電圧が実際の画像データの電圧より０．１Ｖも変動してしまう。例えば１画素
に最大５Ｖの電圧の画像データが保持されるとした場合、画像データが２５６階調ではホ
ールド電圧は１階調につき約２０ｍＶであるから、１階調分の電圧よりも大きい変動が生
じるという結果となってしまう。

このような漏れ電流が生じる原因として、以下のことが挙げられる。電圧検出用ＦＥＴに
は、検出の際のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電
）による過電圧から保護するために、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型のＦＥＴ（以下、ＭＯＳＦＥＴという。）により構成される保護回路が
設けられている。このＭＯＳＦＥＴは一般にゲートリークが生じるため、これが微小な漏
れ電流となる。

また、漏れ電流を完全に無くして電圧を検出する方法として、電圧検出用ＦＥＴにゲート
リークの無いＭＯＳＦＥＴを用い、検出の際の過電圧保護回路を設けない方法が考えられ
る。しかし、この場合、ＭＯＳＦＥＴのゲートは電荷を逃がす経路を有さないため、電荷
の蓄積により容易にゲート絶縁破壊を引き起こしてしまう。

そこで、本発明の課題の一は、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくするこ
とで、被測定物に影響を与えることなく、長時間にわたって正確な電圧の測定を可能とす
る測定装置を提供することである。

また、検出用ＦＥＴと過電圧からの保護回路とを異なる素子基板上に形成した場合、素子
基板どうしの接続部においてＥＳＤが発生するリスクや、漏れ電流の発生要因が加わるリ
スクがある。

そこで、本発明の課題の一は、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくするこ
とで、被測定物に影響を与えることなく、長時間にわたって正確な電圧の測定を可能とす
るとともに、上記のリスクを極力低減した測定装置を提供することである。

上記課題に鑑み本発明の一態様は、被測定物の電圧検出用ＦＥＴにＭＯＳＦＥＴを用い、
該ＭＯＳＦＥＴのゲートに、オフ時の漏れ電流が極めて小さいＯＳ−ＦＥＴを電気的に接
続させる。これにより、ＥＳＤ耐性を確保しつつ、被測定物に影響を与えずに長時間の電
圧測定を可能にする。

ＯＳ−ＦＥＴのチャネル形成領域に用いる酸化物半導体は、シリコンよりもバンドギャッ
プが広く、真性キャリア密度がシリコンよりも低い半導体材料である。このような特性を
有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタ
を実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程
度の大きなバンドギャップを有する、酸化物半導体の他、炭化シリコン、窒化ガリウムな
どが挙げられる。上記半導体材料を有するＦＥＴは、通常のシリコンやゲルマニウムなど
の半導体材料で形成されたＦＥＴに比べて、オフ電流を極めて低くすることができる。

本発明の一態様は、被測定物と接触するためのプローブ針と、被測定物の電圧を検出する
ための第１のＦＥＴと、第１のＦＥＴを静電気から保護するための保護回路と、を有し、
保護回路は、チャネル形成領域に酸化物半導体膜を用いた第２のＦＥＴを有する測定装置
である。

また本発明の一態様において、より具体的な構成としては、例えば、プローブ針と、第１
乃至第４のＦＥＴと、高電位側の第１の電源線と、低電位側の第２の電源線と、バイアス
電位を印加する配線と、を有し、第１のＦＥＴのゲートは、プローブ針と、第２のＦＥＴ
のゲート及びドレインと、第３のＦＥＴのソースと、に電気的に接続され、第１のＦＥＴ
のドレインは、第１の電源線と電気的に接続され、第１のＦＥＴのソースは、第４のＦＥ
Ｔのドレインに電気的に接続され、第２のＦＥＴのソースは、第１の電源線と電気的に接
続され、第３のＦＥＴのゲート及びドレインは、第２の電源線と電気的に接続され、第４
のＦＥＴのゲートは、配線と電気的に接続され、第４のＦＥＴのソースは、第２の電源線
と電気的に接続され、第２のＦＥＴ及び第３のＦＥＴは、チャネル形成領域に酸化物半導
体膜が用いられている測定装置である。

また本発明の一態様において、より具体的な他の構成としては、プローブ針と、第１乃至
第３のＦＥＴと、高電位側の電源線と、を有し、第１のＦＥＴのゲートは、プローブ針と
、第２のＦＥＴのゲート及びドレインと、第３のＦＥＴのソースと、に電気的に接続され
、第１のＦＥＴのドレインは、電源線と電気的に接続され、第１のＦＥＴのソースは、第
３のＦＥＴのゲート及びドレインに電気的に接続され、第２のＦＥＴのソースは、電源線
と電気的に接続され、第２のＦＥＴ及び第３のＦＥＴは、チャネル形成領域に酸化物半導
体膜が用いられている測定装置である。

また本発明の一態様において、より具体的な他の構成としては、プローブ針と、第１乃至
第４のＦＥＴと、高電位側の第１の電源線と、低電位側の第２の電源線と、バイアス電位
を印加する配線と、を有し、第１のＦＥＴのゲートは、プローブ針と、第２のＦＥＴのゲ
ート及びドレインと、第３のＦＥＴのソースと、に電気的に接続され、第１のＦＥＴのド
レインは、第２の電源線と電気的に接続され、第１のＦＥＴのソースは、第４のＦＥＴの
ドレインに電気的に接続され、第２のＦＥＴのソースは、第１の電源線と電気的に接続さ
れ、第３のＦＥＴのゲート及びドレインは、第２の電源線と電気的に接続され、第４のＦ
ＥＴのゲートは、配線と電気的に接続され、第４のＦＥＴのソースは、第１の電源線と電
気的に接続され、第２のＦＥＴ及び前記第３のＦＥＴは、チャネル形成領域に酸化物半導
体膜が用いられている測定装置である。

また本発明の一態様において、より具体的な他の構成としては、プローブ針と、第１乃至
第３のＦＥＴと、低電位側の電源線と、を有し、第１のＦＥＴのゲートは、プローブ針と
、第２のＦＥＴのゲート及びドレインと、第３のＦＥＴのソースと、に電気的に接続され
、第１のＦＥＴのドレインは、電源線と電気的に接続され、第１のＦＥＴのソースは、第
２のＦＥＴのソースに電気的に接続され、第３のＦＥＴのドレインは、電源線と電気的に
接続され、第２のＦＥＴ及び第３のＦＥＴは、チャネル形成領域に酸化物半導体膜が用い
られている測定装置である。

ここで、保護回路に用いる第２のＦＥＴ及び／または第３のＦＥＴは、オフ時の漏れ電流
は、それぞれ１０^−２４Ａ以下であることが好ましい。

また、電圧検出のための第１のＦＥＴと、保護回路に用いる第２のＦＥＴ及び／または第
３のＦＥＴとは、同一の素子基板に積層して形成することが好ましい。

本発明の一態様により、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、
被測定物に影響を与えることなく、長時間にわたって正確な電圧の測定を可能とする測定
装置を提供することができる。

また、本発明の一態様により、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくするこ
とで、被測定物に影響を与えることなく、長時間にわたって正確な電圧の測定を可能とす
るとともに、電圧検出用ＦＥＴと保護回路との間でＥＳＤが発生するリスクや、漏れ電流
の発生要因が加わるリスクを極力低減した測定装置を提供することができる。

従来のプローブによる測定の例と、ホールド時間とホールド電圧の関係を示す図。 測定装置の一形態を説明する回路図。 測定装置の一形態を説明する回路図。 測定装置の一形態を説明する回路図。 測定装置の一形態を説明する回路図。 半導体装置の一形態を示す断面図。 半導体装置の一形態を示す断面図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々
に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、第１、第２として付される序数詞は便宜上用いるものであり、本明細書において発
明を特定するための事項として固有の名称を示すものではない。

「電気的に接続」や「電気的接続」には、「何らかの電気的作用を有するもの」を介して
接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続
対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何ら
かの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチ
ング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含
まれる。

（実施の形態１）
本実施の形態では、測定装置の一形態を、図２を用いて説明する。

図２（Ａ）は、測定装置、より詳細にはアクティブプローブの入力端の回路構成を示す図
である。本実施の形態において、アクティブプローブは、プローブ針２０１と、保護回路
部２１０と、検出部２１１とを有する。本実施の形態における検出部２１１は、高電位側
の電位（ＶＤＤ）を与える電源線２０７と、低電位側の電位（ＶＳＳ：接地電位）を与え
る電源線２０８と、出力端子２０６とを有するため、３端子出力の回路である。

プローブ針２０１は、物理的に被測定物に接触することで、被測定物の接触部分の電圧を
測定装置に入力するためのインターフェースとして機能する。従って、プローブ針２０１
は被測定物との電気的な接触性の良い材料が望ましく、また測定時に付加される外部応力
に対する強度（剛性や機械的弾性等）が求められる。このため、プローブ針２０１の材料
として、例えばタングステン、鋼鉄、炭化タングステン、パラジウム、ベリリウム、オス
ミウム、銅、又はこれらを二種以上組み合わせた合金、あるいはこれらに金等を被覆した
材料等を用いることができる。また、プローブ針２０１の径は、強度等種々の要求特性を
充足する上で被測定物の接触部位（金属パッド等）の形状に応じた種々の径とすることが
可能であり、例えば０．１μｍ以上１００μｍ以下とすることができる。プローブ針２０
１は保護回路部２１０を介して、検出部２１１と電気的に接続する。

検出部２１１は、二つのトランジスタ、すなわちＭＯＳＦＥＴ２０２とＭＯＳＦＥＴ２０
５とを有する。本実施の形態において、ＭＯＳＦＥＴ２０２とＭＯＳＦＥＴ２０５は、と
もにｎ型のトランジスタである。ＭＯＳＦＥＴ２０２は、電圧検出用のトランジスタとし
て機能する。ＭＯＳＦＥＴ２０２は、ゲートがプローブ針２０１と電気的に接続され、ド
レインが高電位側の電位（ＶＤＤ）を与える電源線２０７と電気的に接続され、ソースが
ＭＯＳＦＥＴ２０５のドレイン及び出力端子２０６と電気的に接続される。一方ＭＯＳＦ
ＥＴ２０５は、検出部において定電流源として機能し、ゲートはバイアス電位（ＶＢ）を
印加する配線２０９と電気的に接続され、ソースは低電位側の電位（ＶＳＳ：接地電位）
を与える電源線２０８と電気的に接続される。

このようなＦＥＴの接続により、検出部２１１はソースフォロワ回路を構成する。プロー
ブ針２０１より入力された微小な信号は、ＭＯＳＦＥＴ２０２を介して出力端子２０６に
出力される。ここでソースフォロワ回路の動作について、図２（Ｂ）を用いて説明する。

ソースフォロワ回路を構成する検出部２１１において、電圧検出用のトランジスタである
ＭＯＳＦＥＴ２０２のゲートは入力端子となっており、ＭＯＳＦＥＴ２０２のゲートには
入力電位Ｖｉｎが入力される。また、電圧検出用のＭＯＳＦＥＴ２０２のソースが出力端
子２０６と電気的に接続しており、ＭＯＳＦＥＴ２０２のソースの電位が、出力電位Ｖｏ
ｕｔとなる。一方、ＭＯＳＦＥＴ２０５のゲートにはバイアス電位ＶＢが印加されており
、ＭＯＳＦＥＴ２０５が飽和領域で動作するときには、ＭＯＳＦＥＴ２０５に電流Ｉｂが
流れるとする。このとき、ＭＯＳＦＥＴ２０２及びＭＯＳＦＥＴ２０５は直列に接続され
ているため、ＭＯＳＦＥＴ２０２及びＭＯＳＦＥＴ２０５には同量の電流が流れる。つま
り、ＭＯＳＦＥＴ２０５に電流Ｉｂが流れるときには、ＭＯＳＦＥＴ２０２にも電流Ｉｂ
が流れる。

ソースフォロワ回路における出力電位Ｖｏｕｔは、入力電位ＶｉｎよりもＭＯＳＦＥＴ２
０２のゲート・ソース間電圧Ｖｇｓの分だけ低い値となる。このとき、入力電位Ｖｉｎ、
出力電位Ｖｏｕｔ、ゲート・ソース間電圧Ｖｇｓの関係は、以下の式（１）を満たす。

Ｖｏｕｔ＝Ｖｉｎ−Ｖｇｓ 式（１）

従って、ＭＯＳＦＥＴ２０２から出力端子２０６に出力される電圧Ｖｏｕｔは、ＭＯＳＦ
ＥＴ２０２のゲートに入力された電圧Ｖｉｎからオフセット電位となるＶｇｓを差し引い
た値となる。このオフセット電位Ｖｇｓは、一般にＭＯＳＦＥＴ２０２の閾値電圧や移動
度等の関数で表されるため、ＭＯＳＦＥＴ２０２として、閾値電圧に特性ばらつきの少な
いトランジスタ、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタを用い
ると、出力電位Ｖｏｕｔは入力電位Ｖｉｎに比例した値となる。

以上のことから、ソースフォロア回路を出力バッファとして用いることができる。これに
より、出力端子２０６が高インピーダンスの機器に接続された場合であっても、プローブ
針２０１により入力された信号を検出することができる。

なお、検出部２１１はソースフォロア回路の構成に限らず、他の回路構成とすることがで
きる。例えばオペアンプを用いた回路構成としてもよい。

保護回路部２１０は、例えば図２（Ａ）に示すように、二つのＯＳ−ＦＥＴ２０３、２０
４により構成される。これらＯＳ−ＦＥＴ２０３、２０４はいずれもｎ型のトランジスタ
である。ＯＳ−ＦＥＴ２０３のソースは、高電位側の電位（ＶＤＤ）を供給する電源線２
０７に電気的に接続され、ドレインはゲートに電気的に接続（いわゆるダイオード接続）
される。また、ＯＳ−ＦＥＴ２０４のドレインは、低電位側の電位（ＶＳＳ：接地電位）
を供給する電源線２０８に電気的に接続され、ゲートに電気的に接続（いわゆるダイオー
ド接続）される。ＯＳ−ＦＥＴ２０３とＯＳ−ＦＥＴ２０４とは、電気的に直列に接続さ
れる。具体的には、ＯＳ−ＦＥＴ２０３のドレインとＯＳ−ＦＥＴ２０４のソースとが電
気的に接続される。プローブ針２０１と、電圧検出用のＭＯＳＦＥＴ２０２のゲートは、
このＯＳ−ＦＥＴ２０３とＯＳ−ＦＥＴ２０４の接続点と電気的に接続される。

次に、保護回路部２１０の動作について説明する。

保護回路部２１０は、検出部２１１における電圧検出用のＭＯＳＦＥＴ２０２に、ＥＳＤ
等による過大な電圧が印加されるのを防止するものである。過大な電圧（過電圧）がプロ
ーブ針２０１に入力された場合、電圧検出用のＭＯＳＦＥＴ２０２に直接過電圧が印加さ
れることがないようにするため、保護回路部に電気的に接続された別の配線（電源線２０
７、２０８）に電圧を逃がし、瞬時に電圧を低減させる機能を有する。

ＯＳ−ＦＥＴ２０３は、プローブ針２０１と電圧検出用のＭＯＳＦＥＴ２０２のゲートと
を結ぶ配線と電源線２０７との間に設けられ、高電位側の電位を与える電源線２０７と電
気的に接続している。ＯＳ−ＦＥＴ２０３は、ゲートとドレインとを接続させた２端子素
子であり、ドレインにＯＳ−ＦＥＴ２０３の閾値電圧Ｖｔｈ以上の正の電圧が印加された
場合、ゲートにも同一の電圧が印加されるため、ＯＳ−ＦＥＴ２０３のソースドレイン間
が導通状態（オン）となる。

このため、通常時においてはＯＳ−ＦＥＴ２０３のソースドレイン間は非導通状態（オフ
）であるが、ＥＳＤの発生等により、プローブ針２０１に正の過電圧が印加された場合に
は、正の過電圧はＯＳ−ＦＥＴ２０３の閾値電圧Ｖｔｈよりも十分大きい電圧であるから
、この過電圧がＯＳ−ＦＥＴ２０３のゲートに印加されることで、ＯＳ−ＦＥＴ２０３の
ソースドレイン間は導通状態となる。よって、ＯＳ−ＦＥＴ２０３を通って高電位側の電
位を与える電源線２０７に電流が瞬時に流れ、電圧検出用のＭＯＳＦＥＴ２０２のゲート
に印加される電圧は大きく下がる。以上のようにして、電圧検出用のＭＯＳＦＥＴ２０２
が保護される。なお、プローブ針２０１に正の過電圧が印加された場合には、ＯＳ−ＦＥ
Ｔ２０４は、非導通状態である。

同様に、ＯＳ−ＦＥＴ２０４もゲートとドレインとを接続させた２端子素子であり、ドレ
インにＯＳ−ＦＥＴ２０４の閾値電圧Ｖｔｈ以上の正の電圧が印加された場合、ゲートに
も同一の電圧が印加されるため、ＯＳ−ＦＥＴ２０４のソースドレイン間が導通状態（オ
ン）となる。

通常時においてはＯＳ−ＦＥＴ２０４のソースドレイン間は非導通状態（オフ）であるが
、ＥＳＤの発生等により、プローブ針２０１に負の過電圧が印加された場合には、ＯＳ−
ＦＥＴ２０４のソースに負の過電圧が印加される。すると、ＯＳ−ＦＥＴ２０４のゲート
及びドレインには、閾値電圧Ｖｔｈよりも十分大きい電圧が相対的に印加されたことにな
るから、ＯＳ−ＦＥＴ２０４のソースドレイン間は導通状態となる。よって、ＯＳ−ＦＥ
Ｔ２０４を通って低電位側の電位（接地電位）を与える電源線２０８から、プローブ針２
０１に電流が瞬時に流れ、電圧検出用のＭＯＳＦＥＴ２０２のゲートに印加される電圧は
大きく上がる。以上のようにして、電圧検出用のＭＯＳＦＥＴ２０２が保護される。なお
、プローブ針２０１に負の過電圧が印加された場合には、ＯＳ−ＦＥＴ２０３は、非導通
状態である。

このように、保護回路部２１０にそれぞれがダイオード接続したＯＳ−ＦＥＴ２０３、２
０４を用いることで、過電圧に対して電圧検出用のＭＯＳＦＥＴ２０２を保護することが
できる。

ここで、上述したように、ＯＳ−ＦＥＴ２０３、２０４は、測定装置の通常の動作時にお
いては、非導通状態（オフ）を維持している。ここで、オフ時において大きな漏れ電流が
ある場合には、プローブ針２０１からの入力電圧に変動を生じる。従って、正確な電圧デ
ータの推移を観測することはできない。しかし、本発明に係るＯＳ−ＦＥＴ２０３、２０
４には、チャネル形成領域に酸化物半導体を用いているため、オフ時の漏れ電流は極めて
小さく、例えば１０^−２４Ａ以下である。

以上のことから、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測定
物に影響を与えることなく、長時間にわたっての正確な電圧の測定が可能となる。

なお、本実施の形態においては、保護回路部２１０にダイオード接続したＯＳ−ＦＥＴを
二つのみ用いたがこれに限らず、例えばＯＳ−ＦＥＴ２０３と電源線２０７との間に、さ
らにダイオード接続したＯＳ−ＦＥＴを複数直列に挿入してもよい。同様に、ＯＳ−ＦＥ
Ｔ２０４と電源線２０８との間に、さらにダイオード接続したＯＳ−ＦＥＴを複数直列に
挿入してもよい。このようにダイオード接続したＯＳ−ＦＥＴの設置数を増やすことで、
過電圧に対する閾値を上げることができる他、保護回路部２１０における漏れ電流をさら
に低減することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
実施の形態１では、３端子出力の検出部を有する測定装置について示したが、本実施の形
態では、２端子出力の検出部を有する測定装置について、図３を用いて説明する。

図３は、測定装置、より詳細にはアクティブプローブの入力端の回路構成を示す図である
。本実施の形態において、アクティブプローブは、プローブ針３０１と、保護回路部３０
７と、検出部３０８とを有する。本実施の形態における検出部３０８は、高電位側の電位
（ＶＤＤ）を与える電源線３０６と、出力端子３０５とを有するため、２端子出力の回路
である。

プローブ針３０１は保護回路部３０７を介して、検出部３０８と電気的に接続する。

検出部３０８は、ＭＯＳＦＥＴ３０２を有する。本実施の形態において、ＭＯＳＦＥＴ３
０２は、ｎ型のトランジスタである。ＭＯＳＦＥＴ３０２は、電圧検出用のトランジスタ
として機能する。ＭＯＳＦＥＴ３０２は、ゲートがプローブ針３０１と電気的に接続され
、ドレインが高電位側の電位（ＶＤＤ）を与える電源線３０６と電気的に接続され、ソー
スが出力端子３０５と電気的に接続される。

保護回路部３０７は、実施の形態１で示した保護回路部２１０とほぼ同様の構成であり、
二つのＯＳ−ＦＥＴ３０３、３０４により構成される。これらＯＳ−ＦＥＴ３０３、３０
４はいずれもｎ型のトランジスタである。ＯＳ−ＦＥＴ３０３のソースは、高電位側の電
位（ＶＤＤ）を供給する電源線３０６に電気的に接続され、ドレインはゲートに電気的に
接続（いわゆるダイオード接続）される。また、ＯＳ−ＦＥＴ３０４のドレインは、出力
端子３０５に電気的に接続され、ゲートに電気的に接続（いわゆるダイオード接続）され
る。ＯＳ−ＦＥＴ３０３とＯＳ−ＦＥＴ３０４とは、電気的に直列に接続される。具体的
には、ＯＳ−ＦＥＴ３０３のドレインとＯＳ−ＦＥＴ３０４のソースとが電気的に接続さ
れる。プローブ針３０１と、電圧検出用のＭＯＳＦＥＴ３０２のゲートは、このＯＳ−Ｆ
ＥＴ３０３とＯＳ−ＦＥＴ３０４の接続点と電気的に接続される。

本実施の形態における検出部３０８は２端子出力の構成であるが、出力端子３０５は検出
部３０８の外部に設けられた定電流源と電気的に接続され、検出部３０８を含めてソース
フォロワ回路を形成することができる。

本実施の形態における検出部３０８は２端子出力であり、実施の形態１で説明した検出部
２１１と比べて少ない端子数で機能することができる。一方、実施の形態１で説明した測
定装置に比べ、プローブ針３０１（入力端子）と出力端子３０５との間で、ＯＳ−ＦＥＴ
３０４が寄生容量として働く場合がある。そこで、実施の形態１で示した測定装置と、本
実施の形態で示した測定装置とを、被測定物や測定条件等に合わせて適宜使い分ければよ
い。

以上の構成により、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測
定物に影響を与えることなく、長時間にわたっての正確な電圧の測定が可能となる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
実施の形態１では、３端子出力の検出部を有する測定装置について検出部にｎ型のＭＯＳ
ＦＥＴを用いた場合を示したが、本実施の形態では、ｐ型のＭＯＳＦＥＴを用いた場合に
ついて、図４を用いて説明する。

図４は、測定装置、より詳細にはアクティブプローブの入力端の回路構成を示す図である
。本実施の形態において、アクティブプローブは、プローブ針４０１と、保護回路部４１
０と、検出部４１１とを有する。本実施の形態における検出部４１１は、高電位側の電位
（ＶＤＤ）を与える電源線４０７と、低電位側の電位（ＶＳＳ：接地電位）を与える電源
線４０８と、出力端子４０６とを有するため、３端子出力の回路である。

プローブ針４０１は保護回路部４１０を介して、検出部４１１と電気的に接続する。

検出部４１１は、二つのトランジスタ、すなわちＭＯＳＦＥＴ４０２とＭＯＳＦＥＴ４０
５とを有する。本実施の形態において、ＭＯＳＦＥＴ４０２とＭＯＳＦＥＴ４０５は、と
もにｐ型のトランジスタである。ＭＯＳＦＥＴ４０２は、電圧検出用のトランジスタとし
て機能する。ＭＯＳＦＥＴ４０２は、ゲートがプローブ針４０１と電気的に接続され、ソ
ースがＭＯＳＦＥＴ４０５のドレイン及び出力端子４０６と電気的に接続され、ドレイン
が低電位側の電位（ＶＳＳ：接地電位）を与える電源線４０７と電気的に接続される。一
方ＭＯＳＦＥＴ４０５は、検出部において定電流源として機能し、ゲートはバイアス電位
（ＶＢ）を印加する配線４０９と電気的に接続され、ソースは高電位側の電位（ＶＤＤ）
を与える電源線４０７と電気的に接続される。

保護回路部４１０は、実施の形態１で示した保護回路部２１０と同様の構成であり、二つ
のＯＳ−ＦＥＴ４０３、４０４により構成される。これらＯＳ−ＦＥＴ４０３、４０４は
いずれもｎ型のトランジスタである。ＯＳ−ＦＥＴ４０３のソースは、高電位側の電位（
ＶＤＤ）を供給する電源線４０７に電気的に接続され、ドレインはゲートに電気的に接続
（いわゆるダイオード接続）される。また、ＯＳ−ＦＥＴ４０４のドレインは、低電位側
の電位（ＶＳＳ：接地電位）を供給する電源線４０８に電気的に接続され、ゲートに電気
的に接続（いわゆるダイオード接続）される。ＯＳ−ＦＥＴ４０３とＯＳ−ＦＥＴ４０４
とは、電気的に直列に接続される。具体的には、ＯＳ−ＦＥＴ４０３のドレインとＯＳ−
ＦＥＴ４０４のソースとが電気的に接続される。プローブ針４０１と、電圧検出用のＭＯ
ＳＦＥＴ４０２のゲートは、このＯＳ−ＦＥＴ４０３とＯＳ−ＦＥＴ４０４の接続点と電
気的に接続される。

検出部４１１のＭＯＳＦＥＴをｐ型とすることで、実施の形態１で示したｎ型のＭＯＳＦ
ＥＴに比べ、ノイズを低減することができる。一方で、ｎ型のＭＯＳＦＥＴの方が、電界
効果移動度が高い。そこで、実施の形態１で示した測定装置と、本実施の形態で示した測
定装置とを、被測定物や測定条件等に合わせて適宜使い分ければよい。

以上の構成により、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測
定物に影響を与えることなく、長時間にわたっての正確な電圧の測定が可能となる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
実施の形態２では、２端子出力の検出部を有する測定装置について検出部にｎ型のＭＯＳ
ＦＥＴを用いた場合を示したが、本実施の形態では、ｐ型のＭＯＳＦＥＴを用いた場合に
ついて、図５を用いて説明する。

図５は、測定装置、より詳細にはアクティブプローブの入力端の回路構成を示す図である
。本実施の形態において、アクティブプローブは、プローブ針５０１と、保護回路部５０
７と、検出部５０８とを有する。本実施の形態における検出部５０８は、低電位側の電位
（ＶＳＳ：接地電位）を与える電源線５０６と、出力端子５０５とを有するため、２端子
出力の回路である。

プローブ針５０１は保護回路部５０７を介して、検出部５０８と電気的に接続する。

検出部５０８は、ＭＯＳＦＥＴ５０２を有する。本実施の形態において、ＭＯＳＦＥＴ５
０２は、ｐ型のトランジスタである。ＭＯＳＦＥＴ５０２は、電圧検出用のトランジスタ
として機能する。ＭＯＳＦＥＴ５０２は、ゲートがプローブ針５０１と電気的に接続され
、ドレインが低電位側の電位（ＶＳＳ：接地電位）を与える電源線５０６と電気的に接続
され、ソースが出力端子５０５と電気的に接続される。

保護回路部５０７は、実施の形態１で示した保護回路部２１０とほぼ同様の構成であり、
二つのＯＳ−ＦＥＴ５０３、５０４により構成される。これらＯＳ−ＦＥＴ５０３、５０
４はいずれもｎ型のトランジスタである。ＯＳ−ＦＥＴ５０３のソースは、出力端子５０
５に電気的に接続され、ドレインはゲートに電気的に接続（いわゆるダイオード接続）さ
れる。また、ＯＳ−ＦＥＴ５０４のドレインはゲートに電気的に接続（いわゆるダイオー
ド接続）されるとともに、低電位側の電位（ＶＳＳ：接地電位）を供給する電源線５０６
に電気的に接続される。ＯＳ−ＦＥＴ５０３とＯＳ−ＦＥＴ５０４とは、電気的に直列に
接続される。具体的には、ＯＳ−ＦＥＴ５０３のドレインとＯＳ−ＦＥＴ５０４のソース
とが電気的に接続される。プローブ針５０１と、電圧検出用のＭＯＳＦＥＴ５０２のゲー
トは、このＯＳ−ＦＥＴ５０３とＯＳ−ＦＥＴ５０４の接続点と電気的に接続される。

本実施の形態における検出部５０８は２端子出力の構成であるが、出力端子５０５は検出
部５０８の外部に設けられた定電流源と電気的に接続され、検出部５０８を含めてソース
フォロワ回路を形成することができる。

本実施の形態における検出部５０８は２端子出力であり、実施の形態３で説明した検出部
４１１と比べて少ない端子数で機能することができる。一方、実施の形態３で説明した測
定装置に比べ、プローブ針５０１（入力端子）と出力端子５０５との間で、ＯＳ−ＦＥＴ
５０３が寄生容量として働く場合がある。そこで、実施の形態３で示した測定装置と、本
実施の形態で示した測定装置とを、被測定物や測定条件等に合わせて適宜使い分ければよ
い。

以上の構成により、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測
定物に影響を与えることなく、長時間にわたっての正確な電圧の測定が可能となる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
本実施の形態では、実施の形態１で説明したＦＥＴに、ＭＯＳＦＥＴ２０２及びＭＯＳＦ
ＥＴ２０５としてチャネル形成領域に単結晶シリコンウェハを用い、ＯＳ−ＦＥＴ２０３
、ＯＳ−ＦＥＴ２０４としてチャネル形成領域に酸化物半導体を用いた場合の断面構造の
例、及びその作製方法の例について、図６を用いて説明する。

ただし、ＭＯＳＦＥＴ２０２及びＭＯＳＦＥＴ２０５のチャネル形成領域には、シリコン
の他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用
いていてもよい。また、例えば、シリコンを用いたトランジスタは、ＳＯＩ法により作製
されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成するこ
とができる。この場合、基板にはフュージョン法やフロート法で作製されるガラス基板、
石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、
後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。さら
に、ＭＯＳＦＥＴ２０２及びＭＯＳＦＥＴ２０５に、保護回路に用いる酸化物半導体を用
いてもよい。

図６は、実施の形態１で説明した測定装置における保護回路部２１０及び検出部２１１の
回路構成を断面構造として具現したものを示す図である。この場合、単結晶シリコンウェ
ハを用いたＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４が、実施の形態１におけるＭＯＳＦ
ＥＴ２０２、ＭＯＳＦＥＴ２０５に相当し、その上階層に酸化物半導体を用いたＯＳ−Ｆ
ＥＴ９４４、ＯＳ−ＦＥＴ９４５が、実施の形態１におけるＯＳ−ＦＥＴ２０３、ＯＳ−
ＦＥＴ２０４に相当する。すなわち、本実施の形態で示す測定装置は、シリコンウェハを
基板として、その上層に酸化物半導体膜が設けられた三次元の積層構造を有する測定装置
であり、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャ
ネル形成領域に用いたトランジスタとを有するハイブリッド型の測定装置である。

なお、本実施の形態においては、測定装置の保護回路部及び検出部の構造についてのみ断
面を示すが、この積層構造を用いて検出部から出力された信号が入力されるその他の回路
構成を作製することができる。このような構成とすることで、保護回路部及び検出部の全
体を一つの積層構造体として作製することができる。従って、検出部に設けられた電圧検
出用のＭＯＳＦＥＴ２０２と、保護回路とを極めて近接して設けることができるため、こ
れらを異なる素子基板に設けた場合に生じる基板間の接続部におけるＥＳＤの発生や、漏
れ電流の発生を抑制することができる。

半導体材料を含む基板９００を用いて作製されたＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０
４は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭ
ＯＳＦＥＴ）のいずれも用いることができる。本実施の形態においては、実施の形態１に
基づいて、ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４はともにＮＭＯＳＦＥＴである。図
６に示す例では、ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４は、ＳＴＩ（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）９０１によって他の素子と絶縁分離されている。
ＳＴＩ９０１を用いることにより、ＬＯＣＯＳによる素子分離法で発生し得る素子分離部
のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造
の微細化小型化が要求されない半導体装置においてはＳＴＩ９０１の形成は必ずしも必要
ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。ＭＯＳＦＥＴ９０３、Ｍ
ＯＳＦＥＴ９０４が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与す
る不純物が添加されたウェル９０２が形成されている。

図６におけるＭＯＳＦＥＴ９０３は、基板９００中に設けられたチャネル形成領域と、チ
ャネル形成領域を挟むように設けられた不純物領域９０５、９０６と、チャネル形成領域
上に設けられたゲート絶縁膜９０８と、ゲート絶縁膜９０８上にチャネル形成領域と重畳
するように設けられたゲート電極層９０９とを有する。不純物領域９０５、９０６のうち
、不純物領域９０５はＭＯＳＦＥＴ９０３のドレイン領域として、不純物領域９０６はソ
ース領域として機能する。

同様に、ＭＯＳＦＥＴ９０４は、基板９００中に設けられたチャネル形成領域と、チャネ
ル形成領域を挟むように設けられた不純物領域９０６、９０７と、チャネル形成領域上に
設けられたゲート絶縁膜９１２と、ゲート絶縁膜９１２上にチャネル形成領域と重畳する
ように設けられたゲート電極層９１３とを有する。不純物領域９０６、９０７のうち、不
純物領域９０６はＭＯＳＦＥＴ９０４のドレイン領域として、不純物領域９０７はソース
領域として機能する。

図示しないが、ゲート電極層９０９、９１３は、加工精度を高めるための第１の材料から
なるゲート電極層と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層
を積層した構造とすることができる。例えば導電性を付与するリン等の不純物を添加した
結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造
に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。

なお、図６に示すＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４を、フィン型構造のトランジ
スタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突
起形状の長尺方向を交差するようにゲート電極層を設けた構造である。ゲート電極層は、
ゲート絶縁膜を介して突起構造の上面及び側面を覆う。ＭＯＳＦＥＴ９０３、ＭＯＳＦＥ
Ｔ９０４をフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジス
タの集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率を向
上させることができるため、トランジスタのオフ時の電流及び閾値電圧を低減することが
できる。

また、基板９００中に設けられた不純物領域９０５、９０６、９０７には、それぞれコン
タクトプラグ９２２、９２０、９１８が接続されている。また、ゲート電極層９０９、９
１３には、それぞれコンタクトプラグ９２１、９１９が接続されている。ここでコンタク
トプラグ９２２、９２０、９１８は、接続するＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４
のソース電極やドレイン電極としても機能する。また、不純物領域９０５、９０６、９０
７とチャネル領域の間には、不純物領域９０５、９０６、９０７と異なる不純物領域が設
けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクス
テンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート
電極層９０９、９１３の側壁にはそれぞれ絶縁膜９１０、９１４を介してサイドウォール
絶縁膜９１１、９１５を有する。この絶縁膜９１０、９１４やサイドウォール絶縁膜９１
１、９１５を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる
。

また、ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４は、絶縁膜９１６により被覆されている
。絶縁膜９１６には保護膜としての機能を持たせることができ、外部からチャネル形成領
域への不純物の侵入を防止することができる。また、絶縁膜９１６をＣＶＤ法による窒化
シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加
熱処理によって水素化を行うことができる。また、絶縁膜９１６に引張応力又は圧縮応力
を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与える
ことができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン
材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリ
コン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させるこ
とができる。

さらに、絶縁膜９１６上に絶縁膜９１７が設けられ、その表面はＣＭＰによる平坦化処理
が施されている。これにより、ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４を含む階層より
も上の階層に高い精度で素子層を積層していくことができる。

ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４を含む階層よりも上層に、酸化物半導体膜をチ
ャネル形成領域に用いたＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５を含む階層を形成する
。ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５はトップゲート構造のトランジスタである。
ＯＳ−ＦＥＴ９４４では、ソース電極層９３５及びドレイン電極層９３６が酸化物半導体
膜９３３の側面及び上面に接することで、ソース電極層９３５及びドレイン電極層９３６
が酸化物半導体膜９３３に電気的に接続されている。また、ＯＳ−ＦＥＴ９４４は、これ
らの上のゲート絶縁膜９３８上にゲート電極層９３９を有している。同様に、ＯＳ−ＦＥ
Ｔ９４５では、ソース電極層９３６及びドレイン電極層９３７が酸化物半導体膜９３４の
側面及び上面に接することで、ソース電極層９３６及びドレイン電極層９３７が酸化物半
導体膜９３４に電気的に接続されている。また、ＯＳ−ＦＥＴ９４５は、これらの上のゲ
ート絶縁膜９３８上にゲート電極層９４０を有している。ここで、ＯＳ−ＦＥＴ９４４が
電気的に接続するドレイン電極層９３６は、ＯＳ−ＦＥＴ９４５が電気的に接続するソー
ス電極層９３６と同一の配線材料からなり共通する。

ＯＳ−ＦＥＴ９４４において、ゲート電極層９３９は、ゲート絶縁膜９３８に設けられた
開口を介してドレイン電極層９３６と電気的に接続され、いわゆるダイオード接続されて
いる。また、ＯＳ−ＦＥＴ９４５において、ゲート電極層９４０は、ゲート絶縁膜９３８
に設けられた開口を介してドレイン電極層９３７と電気的に接続され、いわゆるダイオー
ド接続されている。

また、ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５上には、これらＦＥＴを覆うように絶縁
膜９４１が形成されている。ここでＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５の作製方法
について、以下に説明する。

絶縁膜９２９上に酸化物半導体膜９３３、９３４を形成する。絶縁膜９２９は、酸化珪素
、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化
酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏ
ｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減する
ことが可能になるため好ましい。なお、絶縁膜９２９に上記材料を用いた多孔性の絶縁膜
を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下する
ため、電極や配線に起因する寄生容量を更に低減することが可能である。本実施の形態で
は、膜厚５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させ
て、絶縁膜９２９として用いる。

酸化物半導体膜９３３、９３４は、絶縁膜９２９上に形成した酸化物半導体膜を所望の形
状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上
２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎ
ｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法に
より成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲
気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形
成することができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁膜９２９の表面に付着している塵埃を除去するこ
とが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で
基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する
方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、
アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むタ
ーゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半
導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子
数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：
３、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含
むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満で
ある。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜
となる。

なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成
は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：Ｚ
ｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算
するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５
：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする
。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚ
ｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めるこ
とで、移動度の向上を実現することができる。

また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成
膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：
２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。

本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましく
は２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると
、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物等が排気されるため、当該
処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下
とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ
金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した
吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、
水、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入する
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２９までが形成された
基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離し排気
することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは
１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプ
が好ましい。なお、この予備加熱の処理は省略することもできる。

なお、酸化物半導体膜９３３、９３４を形成するためのエッチングは、ドライエッチング
でもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッ
チングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素
（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（Ｓ
Ｆ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガ
スを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）を適宜調節する。

ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエ
ン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ
（関東化学社製）を用いる。

酸化物半導体膜９３３、９３４を形成するためのレジストマスクをインクジェット法で形
成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しな
いため、製造コストを低減できる。

なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜９３３、９３４
及び絶縁膜９２９の表面に付着しているレジスト残渣などを除去することが好ましい。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水
酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやす
いため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半
導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化
物半導体膜９３３、９３４に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲
気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー
分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃
）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱
処理を施す。

酸化物半導体膜９３３、９３４に加熱処理を施すことで、酸化物半導体膜９３３、９３４
中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、
好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５０
０℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間
に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することが
できる。

本実施の形態では、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。

加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７
Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下）とすることが好ましい。

以上の工程により、酸化物半導体膜９３３、９３４中の水素の濃度を低減し、高純度化す
ることができる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水
素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電
流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜
の成膜以降であれば、いつでも行うことができる。

なお、酸化物半導体膜は非晶質であっても良いが、結晶性を有していても良い。結晶性を
有する酸化物半導体膜としては、ｃ軸配向を有した結晶（ＣＡＡＣ）を含むＣＡＡＣ−Ｏ
Ｓ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）膜であっても、トランジスタの信頼性を高めるという効果を得ること
ができるので、好ましい。

ＣＡＡＣ−ＯＳ膜で構成された酸化物半導体膜は、スパッタリング法によっても作製する
ことができる。スパッタリング法によってＣＡＡＣ−ＯＳ膜を得るには酸化物半導体膜の
堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として
結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離
を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００
℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい
。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導
体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復すること
ができる。

次いで、フォトリソグラフィ工程を用いて、ソース電極層及びドレイン電極層９３５、９
３６、９３７を形成する。具体的には、これらの電極層は、スパッタ法や真空蒸着法で絶
縁膜９２９上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）す
ることで、形成することができる。

ソース電極層及びドレイン電極層９３５、９３６、９３７は、アルミニウム、クロム、銅
、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を
成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニ
ウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タ
ングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は
銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると
良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン
、ネオジム、スカンジウム、イットリウム等を用いることができる。

また、ソース電極層及びドレイン電極層９３５、９３６、９３７となる導電膜は、単層構
造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単
層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上
に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げ
られる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密
着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、あるいはＭ
ｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜
をソース電極層及びドレイン電極層９３５、９３６、９３７に用いることで、絶縁膜９２
９と、これら電極層との密着性を高めることができる。

また、ソース電極層及びドレイン電極層９３５、９３６、９３７となる導電膜としては、
導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸
化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は
前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができ
る。

導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。

本実施の形態では、ソース電極層及びドレイン電極層９３５、９３６、９３７として、膜
厚１００ｎｍのタングステン膜を用いる。

なお、導電膜のエッチングの際に、酸化物半導体膜９３３、９３４がなるべく除去されな
いようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては
、酸化物半導体膜９３３、９３４の露出した部分が一部エッチングされることで、溝部（
凹部）が形成されることもある。

本実施の形態では、ソース電極層及びドレイン電極層９３５、９３６、９３７となる導電
膜に、タングステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アン
モニア過水）を用いて、選択的に上記導電膜をウェットエッチングすることができる。具
体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比
５：２：２で混合したアンモニア過水を用いる。あるいは、四弗化炭素（ＣＦ_４）、塩素
（Ｃｌ_２）、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるた
め、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一
枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジスト
マスクを形成することができる。よって露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

また、酸化物半導体膜９３３、９３４と、ソース電極層及びドレイン電極層９３５、９３
６、９３７との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設ける
ようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ま
しく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜と
して、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムな
どを適用することができる。

例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、
ソース電極層及びドレイン電極層９３５、９３６、９３７を形成するためのパターニング
とを一括で行うようにしても良い。

ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体
膜９３３、９３４とソース電極層及びドレイン電極層９３５、９３６、９３７との間の抵
抗を下げることができるので、トランジスタの高速動作を実現させることができる。また
、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジス
タの耐圧を高めることができる。

次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良
い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除
去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、ソース電極層及びドレイン電極層９３５、９３６、９３
７と、酸化物半導体膜９３３、９３４とを覆うように、ゲート絶縁膜９３８を形成する。
そして、ゲート絶縁膜９３８上において、酸化物半導体膜９３３、９３４と重なる位置に
ゲート電極層９３９、９４０をそれぞれ形成する。

ゲート絶縁膜９３８は、例えば酸化窒化珪素膜を用いて形成することができる。なお、ゲ
ート絶縁膜９３８は、水分や、水素などの不純物を極力含まないことが望ましく、単層の
絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁
膜９３８に水素が含まれると、その水素が酸化物半導体膜９３３、９３４へ侵入し、又は
水素が酸化物半導体膜９３３、９３４中の酸素を引き抜き、酸化物半導体膜９３３、９３
４が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、
ゲート絶縁膜９３８はできるだけ水素を含まない膜になるように、成膜方法に水素を用い
ないことが重要である。上記ゲート絶縁膜９３８には、バリア性の高い材料を用いるのが
望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化ア
ルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層され
た絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜
を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜９３３、９３４に近い側に形成す
る。そして、窒素の含有比率が低い絶縁膜を間に挟んで、ソース電極層及びドレイン電極
層９３５、９３６、９３７及び酸化物半導体膜９３３、９３４と重なるように、バリア性
の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜９３３
、９３４内、ゲート絶縁膜９３８内、あるいは、酸化物半導体膜９３３、９３４と他の絶
縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。
また、酸化物半導体膜９３３、９３４に接するように窒素の比率が低い酸化珪素膜、酸化
窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸
化物半導体膜９３３、９３４に接するのを防ぐことができる。

本実施の形態では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜をゲート絶縁
膜９３８として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実
施の形態では３００℃とする。

なお、ゲート絶縁膜９３８を形成した後に、加熱処理を施しても良い。加熱処理は、窒素
、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の
含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であ
ることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱
処理を行う。あるいは、ソース電極層及びドレイン電極層９３５、９３６、９３７を形成
する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理
と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜９３８が設
けられた後に、加熱処理が施されることによって、酸化物半導体膜９３３、９３４に対し
て行った先の加熱処理により、酸化物半導体膜９３３、９３４に酸素欠損が発生していた
としても、ゲート絶縁膜９３８から酸化物半導体膜９３３、９３４に酸素が供与される。
そして、酸化物半導体膜９３３、９３４に酸素が供与されることで、酸化物半導体膜９３
３、９３４において、ドナーとなる酸素欠損を低減し、化学量論的組成を満たすことが可
能である。その結果、酸化物半導体膜９３３、９３４をｉ型に近づけることができ、酸素
欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現すること
ができる。この加熱処理を行うタイミングは、ゲート絶縁膜９３８の形成後であれば特に
限定されず、他の工程と兼ねることで、工程数を増やすことなく酸化物半導体膜９３３、
９３４をｉ型に近づけることができる。

また、酸素雰囲気下で酸化物半導体膜９３３、９３４に加熱処理を施すことで、酸化物半
導体に酸素を添加し、酸化物半導体膜９３３、９３４中においてドナーとなる酸素欠損を
低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１
５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには
、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、
（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが
好ましい。

あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜９３３、
９３４に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２
．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜９３３、９３４に添加
すれば良い。

ゲート電極層９３９、９４０は、ゲート絶縁膜９３８上に導電膜を形成した後、該導電膜
をパターニングすることで形成することができる。

ゲート電極層９３９、９４０は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００
ｎｍとする。本実施の形態では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚
１３５ｎｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜を
エッチングにより所望の形状に加工（パターニング）することで、ゲート電極層９３９、
９４０を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジス
トマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを
低減できる。

以上の工程により、ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５が形成される。

なお、上記作製方法では、ソース電極層及びドレイン電極層９３５、９３６、９３７が、
酸化物半導体膜９３３、９３４の後に形成されている。よって、図６に示すように、上記
作製方法によって得られるＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５は、ソース電極層及
びドレイン電極層９３５、９３６、９３７が、酸化物半導体膜９３３、９３４の上に形成
されている。しかし、ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５は、ソース電極層及びド
レイン電極層９３５、９３６、９３７が、酸化物半導体膜９３３、９３４の下、すなわち
、酸化物半導体膜９３３、９３４と絶縁膜９２９の間に設けられていても良い。

また、酸化物半導体膜９３３、９３４に接する絶縁膜は、第１３族元素及び酸素を含む絶
縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く
、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に
接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる
。

第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意
味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウ
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化ア
ルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子
％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）が
アルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に
酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つ
ことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けるこ
とにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することが
できる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様
の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を
形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性
を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点
においても好ましい。

また、酸化物半導体膜９３３、９３４に接する絶縁膜は、酸素雰囲気下による熱処理や、
酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ま
しい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は
、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。ま
た、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含ま
れる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい
。

酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を
形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することに
より、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化
物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型
に限りなく近くすることができる。

なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜９３３、９
３４に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、ど
ちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成
より酸素が多い領域を有する絶縁膜を、酸化物半導体膜９３３、９３４に接する絶縁膜の
、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜９３３、９３４を挟む構成とす
ることで、上記効果をより高めることができる。

また、酸化物半導体膜９３３、９３４の上層又は下層に用いる絶縁膜は、上層と下層で同
じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い
。また、酸化物半導体膜９３３、９３４に接する絶縁膜は、化学量論的組成より酸素が多
い領域を有する絶縁膜の積層としても良い。

なお、本実施の形態においては、ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５はトップゲー
ト構造としているが、これらにバックゲート電極層（図示せず）を設けることもできる。
バックゲート電極層は酸化物半導体膜を挟んでゲート電極層９３９、９４０に対向する位
置に設けた電極層であり、該電極層に所定の電位を印加することで、ＯＳ−ＦＥＴ９４４
、ＯＳ−ＦＥＴ９４５のノーマリオフ化を実現することができる。例えば、バックゲート
電極層の電位をＧＮＤや固定電位とすることでＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５
の閾値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。

以上のようなＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４、ＯＳ−ＦＥＴ９４４、ＯＳ−Ｆ
ＥＴ９４５を電気的に接続して保護回路部と検出部とを含む電気回路を形成するために、
各階層間及び上層に接続のための配線層を単層又は多層積層する。

図６においては、実施の形態１で示した測定装置を形成するために、ＭＯＳＦＥＴ９０３
の不純物領域９０５（ドレイン領域）は、コンタクトプラグ９２２を介して配線層９２８
と電気的に接続する。配線層９２８は、高電位側の電位を付与する電源と電気的に接続し
、電源供給線として機能する。ＭＯＳＦＥＴ９０３の不純物領域９０６（ソース領域）は
、ＭＯＳＦＥＴ９０４の不純物領域９０６（ドレイン領域）と共有され、コンタクトプラ
グ９２０を介して配線層９２６と電気的に接続する。配線層９２６は、検出部の出力とし
て機能する。ＭＯＳＦＥＴ９０４の不純物領域９０７（ソース領域）は、コンタクトプラ
グ９１８を介して配線層９２４と電気的に接続する。配線層９２４は、低電位側の電位を
付与する電源と電気的に接続し、電源供給線として機能する。ＭＯＳＦＥＴ９０３のゲー
ト電極層９０９は、コンタクトプラグ９２１、配線層９２７、コンタクトプラグ９３１を
介して、ＯＳ−ＦＥＴ９４４と電気的に接続するドレイン電極層９３６と、ＯＳ−ＦＥＴ
９４５と電気的に接続するソース電極層９３６とに電気的に接続する。また、ＭＯＳＦＥ
Ｔ９０４のゲート電極層９１３は、コンタクトプラグ９１９を介して配線層９２５と電気
的に接続する。配線層９２５は、ＭＯＳＦＥＴ９０４のゲートに所定の電圧を印加するた
めの配線として機能する。

ＯＳ−ＦＥＴ９４４と電気的に接続するソース電極層９３５は、コンタクトプラグ９３２
を介して配線層９２８と電気的に接続する。また、ＯＳ−ＦＥＴ９４５と電気的に接続す
るドレイン電極層９３７は、コンタクトプラグ９３０を介して配線層９２４と電気的に接
続する。さらに、ＯＳ−ＦＥＴ９４４と電気的に接続するドレイン電極層９３６と、ＯＳ
−ＦＥＴ９４５と電気的に接続するソース電極層９３６とは、コンタクトプラグ９４３及
び配線９４７を介して、プローブ針と電気的に接続する入力端子層９４９と電気的に接続
する。

入力端子層９４９は、積層構造の最上層に位置し露出しているため、酸化されにくい導電
性材料を用いることが好ましい。このため、例えば金等の薄膜を用いるとよい。また、Ｉ
ＴＯ等の酸化物半導体材料を用いてもよい。

配線層９２４、９２５、９２６、９２７、９２８及び９４７は、絶縁膜中に埋め込まれて
いる。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いるこ
とが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線
層を形成することもできる。グラフェンとは、ｓｐ^２結合を有する１原子層の炭素分子の
シートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう
。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱
ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタ
ンからグラフェンを形成するプラズマＣＶＤ法などがある。

このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減
することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止
するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルと
タンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることが
できるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程
度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として
形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜
に設けられた開口の内壁に析出させて形成しても良い。

絶縁膜９１７、９２３、９４２、９４６には、酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａ
ｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加
した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（Ｏ
Ｃ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔ
ｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）
、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。
特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増
大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の
材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うた
め、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、こ
れらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は、スパッタリ
ング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を
含む塗布法等により形成する。

絶縁膜９１７、９２３、９４２、９４６には、配線材料をこれら絶縁膜中に埋め込んだ後
、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁
膜を別途設けてもよい。

配線層９２４、９２５、９２６、９２７、９２８及び９４７上には、バリア膜が設けられ
ており、バリア膜上に保護膜が設けられている。バリア膜は銅等の配線材料の拡散を防止
することを目的とした膜である。バリア膜は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶
縁性材料で形成することができる。但し、バリア膜の膜厚が厚い場合には配線間容量を増
加させる要因となるため、バリア性を有し、かつ低誘電率の材料を選択することが好まし
い。

コンタクトプラグ９１８、９１９、９２０、９２１、９２２、９３０、９３１、９３２及
び９４３は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の
導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うこと
が好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開
口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止
膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の
材料が充填される。例えばブランケットＣＶＤ法により、ビアホール内にタングステンを
埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。

また配線９４７及び絶縁膜９４６の上層には保護絶縁膜９４８が設けられ、外部から水分
や汚染物が測定装置へ侵入するのを防止する。保護絶縁膜９４８は、窒化シリコン、酸化
窒化シリコン、窒化酸化シリコン等の材料を用いて形成することができ、単層でも積層で
もよい。

次に、ＯＳ−ＦＥＴの他の構造の一例として、ボトムゲート構造のＯＳ−ＦＥＴを保護回
路部に用いた場合の断面構造を、図７を用いて説明する。

図７は、実施の形態１で説明した測定装置における保護回路部２１０及び検出部２１１の
回路構成を断面構造として具現したものを示す図である。図６で示した断面構造に対して
、保護回路部のＯＳ−ＦＥＴの構造をボトムゲート構造とした点のみが異なる。酸化物半
導体を用いたＯＳ−ＦＥＴ９８１、ＯＳ−ＦＥＴ９８２が、実施の形態１におけるＯＳ−
ＦＥＴ２０３、ＯＳ−ＦＥＴ２０４に相当する。図７に示す測定装置も、シリコンウェハ
を基板として、その上層に酸化物半導体膜が設けられた三次元の積層構造を有する測定装
置であり、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチ
ャネル形成領域に用いたトランジスタとを有するハイブリッド型の測定装置である。

ＯＳ−ＦＥＴ９８１は、ゲート電極層９８４と、ゲート絶縁膜９８７を間に挟んでゲート
電極層９８４上に設けられたチャネル形成領域を含む酸化物半導体膜９８９とを有する。
酸化物半導体膜９８９の上面及び側面の一部に接してソース電極層９９１及びドレイン電
極層９９２が設けられている。また、酸化物半導体膜９８９が有するチャネル形成領域の
上方には、絶縁膜９９４を間に挟んでバックゲート電極層９９５が設けられ、これらは絶
縁膜９９７に覆われている。

同様に、ＯＳ−ＦＥＴ９８２は、ゲート電極層９８５と、ゲート絶縁膜９８８を間に挟ん
でゲート電極層９８５上に設けられたチャネル形成領域を含む酸化物半導体膜９９０とを
有する。酸化物半導体膜９９０の上面及び側面の一部に接してソース電極層９９２及びド
レイン電極層９９３が設けられている。また、酸化物半導体膜９９０が有するチャネル形
成領域の上方には、絶縁膜９９４を間に挟んでバックゲート電極層９９６が設けられ、こ
れらは絶縁膜９９７に覆われている。

ゲート電極層９８４、９８５及び電極層９８３は、所望の形状に加工された後、絶縁膜９
８６で被覆され、ＣＭＰ処理によって平坦化されている。この平坦面上にゲート絶縁膜９
８７、９８８と酸化物半導体膜９８９、９９０が積層され、エッチング処理により島状の
パターンに形成されている。従って、ソース電極層及びドレイン電極層９９１、９９２、
９９３は酸化物半導体膜９８９、９９０及びゲート絶縁膜９８７、９８８の側面に接する
。

ＯＳ−ＦＥＴ９８１において、ドレイン電極層９９２はゲート電極層９８４と電気的に接
続する。また、ＯＳ−ＦＥＴ９８２において、ドレイン電極層９９３はゲート電極層９８
５と電気的に接続する。このようにして、ダイオード接続されたボトムゲート構造のＯＳ
−ＦＥＴ９８１、９８２による保護回路部が積層上層に形成されている。

なお、図７においては、各ＯＳ−ＦＥＴにバックゲート電極層を形成している。バックゲ
ート電極層に所定の電位を印加することで、ＯＳ−ＦＥＴ９８１、ＯＳ−ＦＥＴ９８２の
ノーマリオフ化を実現することができる。例えば、バックゲート電極層の電位をＧＮＤや
固定電位とすることでＯＳ−ＦＥＴ９８１、ＯＳ−ＦＥＴ９８２の閾値電圧をよりプラス
とし、さらにノーマリオフのトランジスタとすることができる。

測定装置を以上のような構成とすることで、所定のＥＳＤ耐性が確保され、また漏れ電流
を小さくすることができるため、被測定物に影響を与えることなく、長時間にわたって正
確な電圧を測定することができる。

また、検出部に設けられた電圧検出用のＭＯＳＦＥＴと、保護回路とを極めて近接して設
けることができるため、これらを異なる素子基板に設けた場合に生じる基板間の接続部に
おけるＥＳＤの発生や、漏れ電流の発生を抑制することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１００ 画素回路
１０１ ＯＳ−ＦＥＴ
１０２ ゲート信号線
１０３ ソース信号線
１０４ 容量素子
１０５ 液晶素子
１０６ プローブ
１０７ ノード
２０１ プローブ針
２０２ ＭＯＳＦＥＴ
２０３ ＯＳ−ＦＥＴ
２０４ ＯＳ−ＦＥＴ
２０５ ＭＯＳＦＥＴ
２０６ 出力端子
２０７ 電源線
２０８ 電源線
２０９ 配線
２１０ 保護回路部
２１１ 検出部
３０１ プローブ針
３０２ ＭＯＳＦＥＴ
３０３ ＯＳ−ＦＥＴ
３０４ ＯＳ−ＦＥＴ
３０５ 出力端子
３０６ 電源線
３０７ 保護回路部
３０８ 検出部
４０１ プローブ針
４０２ ＭＯＳＦＥＴ
４０３ ＯＳ−ＦＥＴ
４０４ ＯＳ−ＦＥＴ
４０５ ＭＯＳＦＥＴ
４０６ 出力端子
４０７ 電源線
４０８ 電源線
４０９ 配線
４１０ 保護回路部
４１１ 検出部
５０１ プローブ針
５０２ ＭＯＳＦＥＴ
５０３ ＯＳ−ＦＥＴ
５０４ ＯＳ−ＦＥＴ
５０５ 出力端子
５０６ 電源線
５０７ 保護回路部
５０８ 検出部

Claims (1)

1. 被測定物と接触するためのプローブ針と、
   被測定物の電圧を検出するための第１のＦＥＴと、
   前記第１のＦＥＴを静電気から保護するための保護回路と、を有し、
   前記保護回路は、チャネル形成領域に酸化物半導体膜を用いた第２のＦＥＴと、チャネル形成領域に酸化物半導体膜を用いた第３のＦＥＴとを有し、
   前記第１のＦＥＴのゲートは、前記プローブ針に電気的に接続され、
   前記第１のＦＥＴのゲートは、前記第２のＦＥＴのソース又はドレインの一方及び前記第２のＦＥＴのゲートに電気的に接続され、
   前記第１のＦＥＴのゲートは、前記第３のＦＥＴのソース又はドレインの一方に電気的に接続され、
   前記第１のＦＥＴのドレイン及び前記第２のＦＥＴのソース又はドレインの他方は、第１の電源線に電気的に接続され、
   前記第３のＦＥＴのソース又はドレインの他方及び前記第３のＦＥＴのゲートは、第２の電源線に電気的に接続され、
   前記第１のＦＥＴのソースは、定電流源及び出力端子に電気的に接続されることを特徴とする測定装置。

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