JP2014002133A - 測定装置 - Google Patents

測定装置 Download PDF

Info

Publication number
JP2014002133A
JP2014002133A JP2013104618A JP2013104618A JP2014002133A JP 2014002133 A JP2014002133 A JP 2014002133A JP 2013104618 A JP2013104618 A JP 2013104618A JP 2013104618 A JP2013104618 A JP 2013104618A JP 2014002133 A JP2014002133 A JP 2014002133A
Authority
JP
Japan
Prior art keywords
fet
electrically connected
gate
source
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013104618A
Other languages
English (en)
Other versions
JP2014002133A5 (ja
JP6165502B2 (ja
Inventor
Kei Takahashi
圭 高橋
Noboru Inoue
昇 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013104618A priority Critical patent/JP6165502B2/ja
Publication of JP2014002133A publication Critical patent/JP2014002133A/ja
Publication of JP2014002133A5 publication Critical patent/JP2014002133A5/ja
Application granted granted Critical
Publication of JP6165502B2 publication Critical patent/JP6165502B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/36—Overload-protection arrangements or circuits for electric measuring instruments
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06766—Input circuits therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

【課題】所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることにより、被測定物に影響を与えることなく、長時間にわたって正確な電圧の測定を可能とする測定装置を提供する。
【解決手段】被測定物と接触するためのプローブ針と、被測定物の電圧を検出するための第１のＦＥＴと、第１のＦＥＴを静電気から保護するための保護回路と、を有し、保護回路は、チャネル形成領域に酸化物半導体膜を用いた第２のＦＥＴを有する測定装置。
【選択図】図３

Description

本発明は、測定装置に関する。特に、電気回路の電気的な測定、検査に用いる測定装置に関する。
動作検証テストや故障解析のため、ＬＳＩ、ＬＣＤやＯＬＥＤに代表される表示装置等の集積回路における内部電圧の計測にアクティブプローブが用いられている。アクティブプローブとして代表的なＦＥＴプローブは、能動素子であるＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と受動素子とを有し、また電源が用いられている。これにより、Ｃ（容量）とＲ（抵抗）とで構成されるパッシブプローブよりも高い入力インピーダンス（例えば１ＭΩ以上）と低い入力容量（例えば１ｐＦ以下）が実現され、被測定物（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）に影響を極力与えずに波形観測を行うことができる。
アクティブプローブは、漏れ電流が小さく、例えば１０−１４Ａ程度のものが一般に用いられている。
米国特許第４６４６００２号公報
このような高入力インピーダンス、低入力容量のプローブを実現するために、例えば特許文献１では、入力信号の検出用素子にバイポーラトランジスタや接合形トランジスタを用いた回路を形成している。しかし、これらの素子は入力から出力に電流を流すことで制御するものであるため、動作原理上、漏れ電流が不可避的に発生する。検出用素子における漏れ電流の発生は、被測定物の電位の測定精度を損なう結果となる。
特に、漏れ電流が極めて小さい、酸化物半導体膜をチャネル形成領域に用いた電界効果トランジスタ（以下、ＯＳ−ＦＥＴという。）が被測定物である電気回路に用いられている場合、従来のプローブでは漏れ電流が大きすぎて、電圧に変動が生じる。従って、正確な電圧データの推移を観測することはできない。
図１（Ａ）は、画像データを保持するためのスイッチとしてＯＳ−ＦＥＴ１０１を使用した画素回路１００である。ＯＳ−ＦＥＴ１０１のゲートはゲート信号線１０２に、ソース又はドレインの一方はソース信号線１０３に電気的に接続されている。また、ＯＳ−ＦＥＴ１０１のソース又はドレインの他方は、容量素子１０４が有する一対の電極のうち一方と、また液晶素子１０５が有する対向する電極の一方（画素電極）と電気的に接続されている。画像データはＯＳ−ＦＥＴ１０１を介してソース信号線１０３から、ノード１０７に書き込まれる。ここで、例えば、容量素子１０４の容量を８０ｆＦ（フェムトファラッド）とし、液晶素子１０５の容量を２０ｆＦとする。よって、容量素子１０４と液晶素子１０５の容量の総和は１００ｆＦである。
ここで、漏れ電流が１０−１４Ａと微小な従来のプローブ１０６を用いて、ノード１０７に書き込まれた画像データを長時間連続的に測定する場合を、図１（Ｂ）に示す。図１（Ｂ）のように、ホールド期間にプローブ１０６で測定を１秒間行うと、容量１００ｆＦではホールド電圧が実際の画像データの電圧より０．１Ｖも変動してしまう。例えば１画素に最大５Ｖの電圧の画像データが保持されるとした場合、画像データが２５６階調ではホールド電圧は１階調につき約２０ｍＶであるから、１階調分の電圧よりも大きい変動が生じるという結果となってしまう。
このような漏れ電流が生じる原因として、以下のことが挙げられる。電圧検出用ＦＥＴには、検出の際のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）による過電圧から保護するために、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＦＥＴ（以下、ＭＯＳＦＥＴという。）により構成される保護回路が設けられている。このＭＯＳＦＥＴは一般にゲートリークが生じるため、これが微小な漏れ電流となる。
また、漏れ電流を完全に無くして電圧を検出する方法として、電圧検出用ＦＥＴにゲートリークの無いＭＯＳＦＥＴを用い、検出の際の過電圧保護回路を設けない方法が考えられる。しかし、この場合、ＭＯＳＦＥＴのゲートは電荷を逃がす経路を有さないため、電荷の蓄積により容易にゲート絶縁破壊を引き起こしてしまう。
そこで、本発明の課題の一は、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測定物に影響を与えることなく、長時間にわたって正確な電圧の測定を可能とする測定装置を提供することである。
また、検出用ＦＥＴと過電圧からの保護回路とを異なる素子基板上に形成した場合、素子基板どうしの接続部においてＥＳＤが発生するリスクや、漏れ電流の発生要因が加わるリスクがある。
そこで、本発明の課題の一は、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測定物に影響を与えることなく、長時間にわたって正確な電圧の測定を可能とするとともに、上記のリスクを極力低減した測定装置を提供することである。
上記課題に鑑み本発明の一態様は、被測定物の電圧検出用ＦＥＴにＭＯＳＦＥＴを用い、該ＭＯＳＦＥＴのゲートに、オフ時の漏れ電流が極めて小さいＯＳ−ＦＥＴを電気的に接続させる。これにより、ＥＳＤ耐性を確保しつつ、被測定物に影響を与えずに長時間の電圧測定を可能にする。
ＯＳ−ＦＥＴのチャネル形成領域に用いる酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料である。このような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する、酸化物半導体の他、炭化シリコン、窒化ガリウムなどが挙げられる。上記半導体材料を有するＦＥＴは、通常のシリコンやゲルマニウムなどの半導体材料で形成されたＦＥＴに比べて、オフ電流を極めて低くすることができる。
本発明の一態様は、被測定物と接触するためのプローブ針と、被測定物の電圧を検出するための第１のＦＥＴと、第１のＦＥＴを静電気から保護するための保護回路と、を有し、保護回路は、チャネル形成領域に酸化物半導体膜を用いた第２のＦＥＴを有する測定装置である。
また本発明の一態様において、より具体的な構成としては、例えば、プローブ針と、第１乃至第４のＦＥＴと、高電位側の第１の電源線と、低電位側の第２の電源線と、バイアス電位を印加する配線と、を有し、第１のＦＥＴのゲートは、プローブ針と、第２のＦＥＴのゲート及びドレインと、第３のＦＥＴのソースと、に電気的に接続され、第１のＦＥＴのドレインは、第１の電源線と電気的に接続され、第１のＦＥＴのソースは、第４のＦＥＴのドレインに電気的に接続され、第２のＦＥＴのソースは、第１の電源線と電気的に接続され、第３のＦＥＴのゲート及びドレインは、第２の電源線と電気的に接続され、第４のＦＥＴのゲートは、配線と電気的に接続され、第４のＦＥＴのソースは、第２の電源線と電気的に接続され、第２のＦＥＴ及び第３のＦＥＴは、チャネル形成領域に酸化物半導体膜が用いられている測定装置である。
また本発明の一態様において、より具体的な他の構成としては、プローブ針と、第１乃至第３のＦＥＴと、高電位側の電源線と、を有し、第１のＦＥＴのゲートは、プローブ針と、第２のＦＥＴのゲート及びドレインと、第３のＦＥＴのソースと、に電気的に接続され、第１のＦＥＴのドレインは、電源線と電気的に接続され、第１のＦＥＴのソースは、第３のＦＥＴのゲート及びドレインに電気的に接続され、第２のＦＥＴのソースは、電源線と電気的に接続され、第２のＦＥＴ及び第３のＦＥＴは、チャネル形成領域に酸化物半導体膜が用いられている測定装置である。
また本発明の一態様において、より具体的な他の構成としては、プローブ針と、第１乃至第４のＦＥＴと、高電位側の第１の電源線と、低電位側の第２の電源線と、バイアス電位を印加する配線と、を有し、第１のＦＥＴのゲートは、プローブ針と、第２のＦＥＴのゲート及びドレインと、第３のＦＥＴのソースと、に電気的に接続され、第１のＦＥＴのドレインは、第２の電源線と電気的に接続され、第１のＦＥＴのソースは、第４のＦＥＴのドレインに電気的に接続され、第２のＦＥＴのソースは、第１の電源線と電気的に接続され、第３のＦＥＴのゲート及びドレインは、第２の電源線と電気的に接続され、第４のＦＥＴのゲートは、配線と電気的に接続され、第４のＦＥＴのソースは、第１の電源線と電気的に接続され、第２のＦＥＴ及び前記第３のＦＥＴは、チャネル形成領域に酸化物半導体膜が用いられている測定装置である。
また本発明の一態様において、より具体的な他の構成としては、プローブ針と、第１乃至第３のＦＥＴと、低電位側の電源線と、を有し、第１のＦＥＴのゲートは、プローブ針と、第２のＦＥＴのゲート及びドレインと、第３のＦＥＴのソースと、に電気的に接続され、第１のＦＥＴのドレインは、電源線と電気的に接続され、第１のＦＥＴのソースは、第２のＦＥＴのソースに電気的に接続され、第３のＦＥＴのドレインは、電源線と電気的に接続され、第２のＦＥＴ及び第３のＦＥＴは、チャネル形成領域に酸化物半導体膜が用いられている測定装置である。
ここで、保護回路に用いる第２のＦＥＴ及び／または第３のＦＥＴは、オフ時の漏れ電流は、それぞれ１０−２４Ａ以下であることが好ましい。
また、電圧検出のための第１のＦＥＴと、保護回路に用いる第２のＦＥＴ及び／または第３のＦＥＴとは、同一の素子基板に積層して形成することが好ましい。
本発明の一態様により、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測定物に影響を与えることなく、長時間にわたって正確な電圧の測定を可能とする測定装置を提供することができる。
また、本発明の一態様により、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測定物に影響を与えることなく、長時間にわたって正確な電圧の測定を可能とするとともに、電圧検出用ＦＥＴと保護回路との間でＥＳＤが発生するリスクや、漏れ電流の発生要因が加わるリスクを極力低減した測定装置を提供することができる。
従来のプローブによる測定の例と、ホールド時間とホールド電圧の関係を示す図。 測定装置の一形態を説明する回路図。 測定装置の一形態を説明する回路図。 測定装置の一形態を説明する回路図。 測定装置の一形態を説明する回路図。 半導体装置の一形態を示す断面図。 半導体装置の一形態を示す断面図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、第１、第２として付される序数詞は便宜上用いるものであり、本明細書において発明を特定するための事項として固有の名称を示すものではない。
「電気的に接続」や「電気的接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
（実施の形態１）
本実施の形態では、測定装置の一形態を、図２を用いて説明する。
図２（Ａ）は、測定装置、より詳細にはアクティブプローブの入力端の回路構成を示す図である。本実施の形態において、アクティブプローブは、プローブ針２０１と、保護回路部２１０と、検出部２１１とを有する。本実施の形態における検出部２１１は、高電位側の電位（ＶＤＤ）を与える電源線２０７と、低電位側の電位（ＶＳＳ：接地電位）を与える電源線２０８と、出力端子２０６とを有するため、３端子出力の回路である。
プローブ針２０１は、物理的に被測定物に接触することで、被測定物の接触部分の電圧を測定装置に入力するためのインターフェースとして機能する。従って、プローブ針２０１は被測定物との電気的な接触性の良い材料が望ましく、また測定時に付加される外部応力に対する強度（剛性や機械的弾性等）が求められる。このため、プローブ針２０１の材料として、例えばタングステン、鋼鉄、炭化タングステン、パラジウム、ベリリウム、オスミウム、銅、又はこれらを二種以上組み合わせた合金、あるいはこれらに金等を被覆した材料等を用いることができる。また、プローブ針２０１の径は、強度等種々の要求特性を充足する上で被測定物の接触部位（金属パッド等）の形状に応じた種々の径とすることが可能であり、例えば０．１μｍ以上１００μｍ以下とすることができる。プローブ針２０１は保護回路部２１０を介して、検出部２１１と電気的に接続する。
検出部２１１は、二つのトランジスタ、すなわちＭＯＳＦＥＴ２０２とＭＯＳＦＥＴ２０５とを有する。本実施の形態において、ＭＯＳＦＥＴ２０２とＭＯＳＦＥＴ２０５は、ともにｎ型のトランジスタである。ＭＯＳＦＥＴ２０２は、電圧検出用のトランジスタとして機能する。ＭＯＳＦＥＴ２０２は、ゲートがプローブ針２０１と電気的に接続され、ドレインが高電位側の電位（ＶＤＤ）を与える電源線２０７と電気的に接続され、ソースがＭＯＳＦＥＴ２０５のドレイン及び出力端子２０６と電気的に接続される。一方ＭＯＳＦＥＴ２０５は、検出部において定電流源として機能し、ゲートはバイアス電位（ＶＢ）を印加する配線２０９と電気的に接続され、ソースは低電位側の電位（ＶＳＳ：接地電位）を与える電源線２０８と電気的に接続される。
このようなＦＥＴの接続により、検出部２１１はソースフォロワ回路を構成する。プローブ針２０１より入力された微小な信号は、ＭＯＳＦＥＴ２０２を介して出力端子２０６に出力される。ここでソースフォロワ回路の動作について、図２（Ｂ）を用いて説明する。
ソースフォロワ回路を構成する検出部２１１において、電圧検出用のトランジスタであるＭＯＳＦＥＴ２０２のゲートは入力端子となっており、ＭＯＳＦＥＴ２０２のゲートには入力電位Ｖｉｎが入力される。また、電圧検出用のＭＯＳＦＥＴ２０２のソースが出力端子２０６と電気的に接続しており、ＭＯＳＦＥＴ２０２のソースの電位が、出力電位Ｖｏｕｔとなる。一方、ＭＯＳＦＥＴ２０５のゲートにはバイアス電位ＶＢが印加されており、ＭＯＳＦＥＴ２０５が飽和領域で動作するときには、ＭＯＳＦＥＴ２０５に電流Ｉｂが流れるとする。このとき、ＭＯＳＦＥＴ２０２及びＭＯＳＦＥＴ２０５は直列に接続されているため、ＭＯＳＦＥＴ２０２及びＭＯＳＦＥＴ２０５には同量の電流が流れる。つまり、ＭＯＳＦＥＴ２０５に電流Ｉｂが流れるときには、ＭＯＳＦＥＴ２０２にも電流Ｉｂが流れる。
ソースフォロワ回路における出力電位Ｖｏｕｔは、入力電位ＶｉｎよりもＭＯＳＦＥＴ２０２のゲート・ソース間電圧Ｖｇｓの分だけ低い値となる。このとき、入力電位Ｖｉｎ、出力電位Ｖｏｕｔ、ゲート・ソース間電圧Ｖｇｓの関係は、以下の式（１）を満たす。
Ｖｏｕｔ＝Ｖｉｎ−Ｖｇｓ 式（１）
従って、ＭＯＳＦＥＴ２０２から出力端子２０６に出力される電圧Ｖｏｕｔは、ＭＯＳＦＥＴ２０２のゲートに入力された電圧Ｖｉｎからオフセット電位となるＶｇｓを差し引いた値となる。このオフセット電位Ｖｇｓは、一般にＭＯＳＦＥＴ２０２の閾値電圧や移動度等の関数で表されるため、ＭＯＳＦＥＴ２０２として、閾値電圧に特性ばらつきの少ないトランジスタ、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタを用いると、出力電位Ｖｏｕｔは入力電位Ｖｉｎに比例した値となる。
以上のことから、ソースフォロア回路を出力バッファとして用いることができる。これにより、出力端子２０６が高インピーダンスの機器に接続された場合であっても、プローブ針２０１により入力された信号を検出することができる。
なお、検出部２１１はソースフォロア回路の構成に限らず、他の回路構成とすることができる。例えばオペアンプを用いた回路構成としてもよい。
保護回路部２１０は、例えば図２（Ａ）に示すように、二つのＯＳ−ＦＥＴ２０３、２０４により構成される。これらＯＳ−ＦＥＴ２０３、２０４はいずれもｎ型のトランジスタである。ＯＳ−ＦＥＴ２０３のソースは、高電位側の電位（ＶＤＤ）を供給する電源線２０７に電気的に接続され、ドレインはゲートに電気的に接続（いわゆるダイオード接続）される。また、ＯＳ−ＦＥＴ２０４のドレインは、低電位側の電位（ＶＳＳ：接地電位）を供給する電源線２０８に電気的に接続され、ゲートに電気的に接続（いわゆるダイオード接続）される。ＯＳ−ＦＥＴ２０３とＯＳ−ＦＥＴ２０４とは、電気的に直列に接続される。具体的には、ＯＳ−ＦＥＴ２０３のドレインとＯＳ−ＦＥＴ２０４のソースとが電気的に接続される。プローブ針２０１と、電圧検出用のＭＯＳＦＥＴ２０２のゲートは、このＯＳ−ＦＥＴ２０３とＯＳ−ＦＥＴ２０４の接続点と電気的に接続される。
次に、保護回路部２１０の動作について説明する。
保護回路部２１０は、検出部２１１における電圧検出用のＭＯＳＦＥＴ２０２に、ＥＳＤ等による過大な電圧が印加されるのを防止するものである。過大な電圧（過電圧）がプローブ針２０１に入力された場合、電圧検出用のＭＯＳＦＥＴ２０２に直接過電圧が印加されることがないようにするため、保護回路部に電気的に接続された別の配線（電源線２０７、２０８）に電圧を逃がし、瞬時に電圧を低減させる機能を有する。
ＯＳ−ＦＥＴ２０３は、プローブ針２０１と電圧検出用のＭＯＳＦＥＴ２０２のゲートとを結ぶ配線と電源線２０７との間に設けられ、高電位側の電位を与える電源線２０７と電気的に接続している。ＯＳ−ＦＥＴ２０３は、ゲートとドレインとを接続させた２端子素子であり、ドレインにＯＳ−ＦＥＴ２０３の閾値電圧Ｖｔｈ以上の正の電圧が印加された場合、ゲートにも同一の電圧が印加されるため、ＯＳ−ＦＥＴ２０３のソースドレイン間が導通状態（オン）となる。
このため、通常時においてはＯＳ−ＦＥＴ２０３のソースドレイン間は非導通状態（オフ）であるが、ＥＳＤの発生等により、プローブ針２０１に正の過電圧が印加された場合には、正の過電圧はＯＳ−ＦＥＴ２０３の閾値電圧Ｖｔｈよりも十分大きい電圧であるから、この過電圧がＯＳ−ＦＥＴ２０３のゲートに印加されることで、ＯＳ−ＦＥＴ２０３のソースドレイン間は導通状態となる。よって、ＯＳ−ＦＥＴ２０３を通って高電位側の電位を与える電源線２０７に電流が瞬時に流れ、電圧検出用のＭＯＳＦＥＴ２０２のゲートに印加される電圧は大きく下がる。以上のようにして、電圧検出用のＭＯＳＦＥＴ２０２が保護される。なお、プローブ針２０１に正の過電圧が印加された場合には、ＯＳ−ＦＥＴ２０４は、非導通状態である。
同様に、ＯＳ−ＦＥＴ２０４もゲートとドレインとを接続させた２端子素子であり、ドレインにＯＳ−ＦＥＴ２０４の閾値電圧Ｖｔｈ以上の正の電圧が印加された場合、ゲートにも同一の電圧が印加されるため、ＯＳ−ＦＥＴ２０４のソースドレイン間が導通状態（オン）となる。
通常時においてはＯＳ−ＦＥＴ２０４のソースドレイン間は非導通状態（オフ）であるが、ＥＳＤの発生等により、プローブ針２０１に負の過電圧が印加された場合には、ＯＳ−ＦＥＴ２０４のソースに負の過電圧が印加される。すると、ＯＳ−ＦＥＴ２０４のゲート及びドレインには、閾値電圧Ｖｔｈよりも十分大きい電圧が相対的に印加されたことになるから、ＯＳ−ＦＥＴ２０４のソースドレイン間は導通状態となる。よって、ＯＳ−ＦＥＴ２０４を通って低電位側の電位（接地電位）を与える電源線２０８から、プローブ針２０１に電流が瞬時に流れ、電圧検出用のＭＯＳＦＥＴ２０２のゲートに印加される電圧は大きく上がる。以上のようにして、電圧検出用のＭＯＳＦＥＴ２０２が保護される。なお、プローブ針２０１に負の過電圧が印加された場合には、ＯＳ−ＦＥＴ２０３は、非導通状態である。
このように、保護回路部２１０にそれぞれがダイオード接続したＯＳ−ＦＥＴ２０３、２０４を用いることで、過電圧に対して電圧検出用のＭＯＳＦＥＴ２０２を保護することができる。
ここで、上述したように、ＯＳ−ＦＥＴ２０３、２０４は、測定装置の通常の動作時においては、非導通状態（オフ）を維持している。ここで、オフ時において大きな漏れ電流がある場合には、プローブ針２０１からの入力電圧に変動を生じる。従って、正確な電圧データの推移を観測することはできない。しかし、本発明に係るＯＳ−ＦＥＴ２０３、２０４には、チャネル形成領域に酸化物半導体を用いているため、オフ時の漏れ電流は極めて小さく、例えば１０−２４Ａ以下である。
以上のことから、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測定物に影響を与えることなく、長時間にわたっての正確な電圧の測定が可能となる。
なお、本実施の形態においては、保護回路部２１０にダイオード接続したＯＳ−ＦＥＴを二つのみ用いたがこれに限らず、例えばＯＳ−ＦＥＴ２０３と電源線２０７との間に、さらにダイオード接続したＯＳ−ＦＥＴを複数直列に挿入してもよい。同様に、ＯＳ−ＦＥＴ２０４と電源線２０８との間に、さらにダイオード接続したＯＳ−ＦＥＴを複数直列に挿入してもよい。このようにダイオード接続したＯＳ−ＦＥＴの設置数を増やすことで、過電圧に対する閾値を上げることができる他、保護回路部２１０における漏れ電流をさらに低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
実施の形態１では、３端子出力の検出部を有する測定装置について示したが、本実施の形態では、２端子出力の検出部を有する測定装置について、図３を用いて説明する。
図３は、測定装置、より詳細にはアクティブプローブの入力端の回路構成を示す図である。本実施の形態において、アクティブプローブは、プローブ針３０１と、保護回路部３０７と、検出部３０８とを有する。本実施の形態における検出部３０８は、高電位側の電位（ＶＤＤ）を与える電源線３０６と、出力端子３０５とを有するため、２端子出力の回路である。
プローブ針３０１は保護回路部３０７を介して、検出部３０８と電気的に接続する。
検出部３０８は、ＭＯＳＦＥＴ３０２を有する。本実施の形態において、ＭＯＳＦＥＴ３０２は、ｎ型のトランジスタである。ＭＯＳＦＥＴ３０２は、電圧検出用のトランジスタとして機能する。ＭＯＳＦＥＴ３０２は、ゲートがプローブ針３０１と電気的に接続され、ドレインが高電位側の電位（ＶＤＤ）を与える電源線３０６と電気的に接続され、ソースが出力端子３０５と電気的に接続される。
保護回路部３０７は、実施の形態１で示した保護回路部２１０とほぼ同様の構成であり、二つのＯＳ−ＦＥＴ３０３、３０４により構成される。これらＯＳ−ＦＥＴ３０３、３０４はいずれもｎ型のトランジスタである。ＯＳ−ＦＥＴ３０３のソースは、高電位側の電位（ＶＤＤ）を供給する電源線３０６に電気的に接続され、ドレインはゲートに電気的に接続（いわゆるダイオード接続）される。また、ＯＳ−ＦＥＴ３０４のドレインは、出力端子３０５に電気的に接続され、ゲートに電気的に接続（いわゆるダイオード接続）される。ＯＳ−ＦＥＴ３０３とＯＳ−ＦＥＴ３０４とは、電気的に直列に接続される。具体的には、ＯＳ−ＦＥＴ３０３のドレインとＯＳ−ＦＥＴ３０４のソースとが電気的に接続される。プローブ針３０１と、電圧検出用のＭＯＳＦＥＴ３０２のゲートは、このＯＳ−ＦＥＴ３０３とＯＳ−ＦＥＴ３０４の接続点と電気的に接続される。
本実施の形態における検出部３０８は２端子出力の構成であるが、出力端子３０５は検出部３０８の外部に設けられた定電流源と電気的に接続され、検出部３０８を含めてソースフォロワ回路を形成することができる。
本実施の形態における検出部３０８は２端子出力であり、実施の形態１で説明した検出部２１１と比べて少ない端子数で機能することができる。一方、実施の形態１で説明した測定装置に比べ、プローブ針３０１（入力端子）と出力端子３０５との間で、ＯＳ−ＦＥＴ３０４が寄生容量として働く場合がある。そこで、実施の形態１で示した測定装置と、本実施の形態で示した測定装置とを、被測定物や測定条件等に合わせて適宜使い分ければよい。
以上の構成により、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測定物に影響を与えることなく、長時間にわたっての正確な電圧の測定が可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
実施の形態１では、３端子出力の検出部を有する測定装置について検出部にｎ型のＭＯＳＦＥＴを用いた場合を示したが、本実施の形態では、ｐ型のＭＯＳＦＥＴを用いた場合について、図４を用いて説明する。
図４は、測定装置、より詳細にはアクティブプローブの入力端の回路構成を示す図である。本実施の形態において、アクティブプローブは、プローブ針４０１と、保護回路部４１０と、検出部４１１とを有する。本実施の形態における検出部４１１は、高電位側の電位（ＶＤＤ）を与える電源線４０７と、低電位側の電位（ＶＳＳ：接地電位）を与える電源線４０８と、出力端子４０６とを有するため、３端子出力の回路である。
プローブ針４０１は保護回路部４１０を介して、検出部４１１と電気的に接続する。
検出部４１１は、二つのトランジスタ、すなわちＭＯＳＦＥＴ４０２とＭＯＳＦＥＴ４０５とを有する。本実施の形態において、ＭＯＳＦＥＴ４０２とＭＯＳＦＥＴ４０５は、ともにｐ型のトランジスタである。ＭＯＳＦＥＴ４０２は、電圧検出用のトランジスタとして機能する。ＭＯＳＦＥＴ４０２は、ゲートがプローブ針４０１と電気的に接続され、ソースがＭＯＳＦＥＴ４０５のドレイン及び出力端子４０６と電気的に接続され、ドレインが低電位側の電位（ＶＳＳ：接地電位）を与える電源線４０７と電気的に接続される。一方ＭＯＳＦＥＴ４０５は、検出部において定電流源として機能し、ゲートはバイアス電位（ＶＢ）を印加する配線４０９と電気的に接続され、ソースは高電位側の電位（ＶＤＤ）を与える電源線４０７と電気的に接続される。
保護回路部４１０は、実施の形態１で示した保護回路部２１０と同様の構成であり、二つのＯＳ−ＦＥＴ４０３、４０４により構成される。これらＯＳ−ＦＥＴ４０３、４０４はいずれもｎ型のトランジスタである。ＯＳ−ＦＥＴ４０３のソースは、高電位側の電位（ＶＤＤ）を供給する電源線４０７に電気的に接続され、ドレインはゲートに電気的に接続（いわゆるダイオード接続）される。また、ＯＳ−ＦＥＴ４０４のドレインは、低電位側の電位（ＶＳＳ：接地電位）を供給する電源線４０８に電気的に接続され、ゲートに電気的に接続（いわゆるダイオード接続）される。ＯＳ−ＦＥＴ４０３とＯＳ−ＦＥＴ４０４とは、電気的に直列に接続される。具体的には、ＯＳ−ＦＥＴ４０３のドレインとＯＳ−ＦＥＴ４０４のソースとが電気的に接続される。プローブ針４０１と、電圧検出用のＭＯＳＦＥＴ４０２のゲートは、このＯＳ−ＦＥＴ４０３とＯＳ−ＦＥＴ４０４の接続点と電気的に接続される。
検出部４１１のＭＯＳＦＥＴをｐ型とすることで、実施の形態１で示したｎ型のＭＯＳＦＥＴに比べ、ノイズを低減することができる。一方で、ｎ型のＭＯＳＦＥＴの方が、電界効果移動度が高い。そこで、実施の形態１で示した測定装置と、本実施の形態で示した測定装置とを、被測定物や測定条件等に合わせて適宜使い分ければよい。
以上の構成により、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測定物に影響を与えることなく、長時間にわたっての正確な電圧の測定が可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
実施の形態２では、２端子出力の検出部を有する測定装置について検出部にｎ型のＭＯＳＦＥＴを用いた場合を示したが、本実施の形態では、ｐ型のＭＯＳＦＥＴを用いた場合について、図５を用いて説明する。
図５は、測定装置、より詳細にはアクティブプローブの入力端の回路構成を示す図である。本実施の形態において、アクティブプローブは、プローブ針５０１と、保護回路部５０７と、検出部５０８とを有する。本実施の形態における検出部５０８は、低電位側の電位（ＶＳＳ：接地電位）を与える電源線５０６と、出力端子５０５とを有するため、２端子出力の回路である。
プローブ針５０１は保護回路部５０７を介して、検出部５０８と電気的に接続する。
検出部５０８は、ＭＯＳＦＥＴ５０２を有する。本実施の形態において、ＭＯＳＦＥＴ５０２は、ｐ型のトランジスタである。ＭＯＳＦＥＴ５０２は、電圧検出用のトランジスタとして機能する。ＭＯＳＦＥＴ５０２は、ゲートがプローブ針５０１と電気的に接続され、ドレインが低電位側の電位（ＶＳＳ：接地電位）を与える電源線５０６と電気的に接続され、ソースが出力端子５０５と電気的に接続される。
保護回路部５０７は、実施の形態１で示した保護回路部２１０とほぼ同様の構成であり、二つのＯＳ−ＦＥＴ５０３、５０４により構成される。これらＯＳ−ＦＥＴ５０３、５０４はいずれもｎ型のトランジスタである。ＯＳ−ＦＥＴ５０３のソースは、出力端子５０５に電気的に接続され、ドレインはゲートに電気的に接続（いわゆるダイオード接続）される。また、ＯＳ−ＦＥＴ５０４のドレインはゲートに電気的に接続（いわゆるダイオード接続）されるとともに、低電位側の電位（ＶＳＳ：接地電位）を供給する電源線５０６に電気的に接続される。ＯＳ−ＦＥＴ５０３とＯＳ−ＦＥＴ５０４とは、電気的に直列に接続される。具体的には、ＯＳ−ＦＥＴ５０３のドレインとＯＳ−ＦＥＴ５０４のソースとが電気的に接続される。プローブ針５０１と、電圧検出用のＭＯＳＦＥＴ５０２のゲートは、このＯＳ−ＦＥＴ５０３とＯＳ−ＦＥＴ５０４の接続点と電気的に接続される。
本実施の形態における検出部５０８は２端子出力の構成であるが、出力端子５０５は検出部５０８の外部に設けられた定電流源と電気的に接続され、検出部５０８を含めてソースフォロワ回路を形成することができる。
本実施の形態における検出部５０８は２端子出力であり、実施の形態３で説明した検出部４１１と比べて少ない端子数で機能することができる。一方、実施の形態３で説明した測定装置に比べ、プローブ針５０１（入力端子）と出力端子５０５との間で、ＯＳ−ＦＥＴ５０３が寄生容量として働く場合がある。そこで、実施の形態３で示した測定装置と、本実施の形態で示した測定装置とを、被測定物や測定条件等に合わせて適宜使い分ければよい。
以上の構成により、所定のＥＳＤ耐性を確保し、また漏れ電流を小さくすることで、被測定物に影響を与えることなく、長時間にわたっての正確な電圧の測定が可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、実施の形態１で説明したＦＥＴに、ＭＯＳＦＥＴ２０２及びＭＯＳＦＥＴ２０５としてチャネル形成領域に単結晶シリコンウェハを用い、ＯＳ−ＦＥＴ２０３、ＯＳ−ＦＥＴ２０４としてチャネル形成領域に酸化物半導体を用いた場合の断面構造の例、及びその作製方法の例について、図６を用いて説明する。
ただし、ＭＯＳＦＥＴ２０２及びＭＯＳＦＥＴ２０５のチャネル形成領域には、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていてもよい。また、例えば、シリコンを用いたトランジスタは、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。この場合、基板にはフュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。さらに、ＭＯＳＦＥＴ２０２及びＭＯＳＦＥＴ２０５に、保護回路に用いる酸化物半導体を用いてもよい。
図６は、実施の形態１で説明した測定装置における保護回路部２１０及び検出部２１１の回路構成を断面構造として具現したものを示す図である。この場合、単結晶シリコンウェハを用いたＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４が、実施の形態１におけるＭＯＳＦＥＴ２０２、ＭＯＳＦＥＴ２０５に相当し、その上階層に酸化物半導体を用いたＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５が、実施の形態１におけるＯＳ−ＦＥＴ２０３、ＯＳ−ＦＥＴ２０４に相当する。すなわち、本実施の形態で示す測定装置は、シリコンウェハを基板として、その上層に酸化物半導体膜が設けられた三次元の積層構造を有する測定装置であり、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領域に用いたトランジスタとを有するハイブリッド型の測定装置である。
なお、本実施の形態においては、測定装置の保護回路部及び検出部の構造についてのみ断面を示すが、この積層構造を用いて検出部から出力された信号が入力されるその他の回路構成を作製することができる。このような構成とすることで、保護回路部及び検出部の全体を一つの積層構造体として作製することができる。従って、検出部に設けられた電圧検出用のＭＯＳＦＥＴ２０２と、保護回路とを極めて近接して設けることができるため、これらを異なる素子基板に設けた場合に生じる基板間の接続部におけるＥＳＤの発生や、漏れ電流の発生を抑制することができる。
半導体材料を含む基板９００を用いて作製されたＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。本実施の形態においては、実施の形態１に基づいて、ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４はともにＮＭＯＳＦＥＴである。図６に示す例では、ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）９０１によって他の素子と絶縁分離されている。ＳＴＩ９０１を用いることにより、ＬＯＣＯＳによる素子分離法で発生し得る素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ９０１の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェル９０２が形成されている。
図６におけるＭＯＳＦＥＴ９０３は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０５、９０６と、チャネル形成領域上に設けられたゲート絶縁膜９０８と、ゲート絶縁膜９０８上にチャネル形成領域と重畳するように設けられたゲート電極層９０９とを有する。不純物領域９０５、９０６のうち、不純物領域９０５はＭＯＳＦＥＴ９０３のドレイン領域として、不純物領域９０６はソース領域として機能する。
同様に、ＭＯＳＦＥＴ９０４は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０６、９０７と、チャネル形成領域上に設けられたゲート絶縁膜９１２と、ゲート絶縁膜９１２上にチャネル形成領域と重畳するように設けられたゲート電極層９１３とを有する。不純物領域９０６、９０７のうち、不純物領域９０６はＭＯＳＦＥＴ９０４のドレイン領域として、不純物領域９０７はソース領域として機能する。
図示しないが、ゲート電極層９０９、９１３は、加工精度を高めるための第１の材料からなるゲート電極層と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とすることができる。例えば導電性を付与するリン等の不純物を添加した結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。
なお、図６に示すＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４を、フィン型構造のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４をフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジスタの集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率を向上させることができるため、トランジスタのオフ時の電流及び閾値電圧を低減することができる。
また、基板９００中に設けられた不純物領域９０５、９０６、９０７には、それぞれコンタクトプラグ９２２、９２０、９１８が接続されている。また、ゲート電極層９０９、９１３には、それぞれコンタクトプラグ９２１、９１９が接続されている。ここでコンタクトプラグ９２２、９２０、９１８は、接続するＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４のソース電極やドレイン電極としても機能する。また、不純物領域９０５、９０６、９０７とチャネル領域の間には、不純物領域９０５、９０６、９０７と異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０９、９１３の側壁にはそれぞれ絶縁膜９１０、９１４を介してサイドウォール絶縁膜９１１、９１５を有する。この絶縁膜９１０、９１４やサイドウォール絶縁膜９１１、９１５を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
また、ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４は、絶縁膜９１６により被覆されている。絶縁膜９１６には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また、絶縁膜９１６をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜９１６に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。
さらに、絶縁膜９１６上に絶縁膜９１７が設けられ、その表面はＣＭＰによる平坦化処理が施されている。これにより、ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４を含む階層よりも上の階層に高い精度で素子層を積層していくことができる。
ＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４を含む階層よりも上層に、酸化物半導体膜をチャネル形成領域に用いたＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５を含む階層を形成する。ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５はトップゲート構造のトランジスタである。ＯＳ−ＦＥＴ９４４では、ソース電極層９３５及びドレイン電極層９３６が酸化物半導体膜９３３の側面及び上面に接することで、ソース電極層９３５及びドレイン電極層９３６が酸化物半導体膜９３３に電気的に接続されている。また、ＯＳ−ＦＥＴ９４４は、これらの上のゲート絶縁膜９３８上にゲート電極層９３９を有している。同様に、ＯＳ−ＦＥＴ９４５では、ソース電極層９３６及びドレイン電極層９３７が酸化物半導体膜９３４の側面及び上面に接することで、ソース電極層９３６及びドレイン電極層９３７が酸化物半導体膜９３４に電気的に接続されている。また、ＯＳ−ＦＥＴ９４５は、これらの上のゲート絶縁膜９３８上にゲート電極層９４０を有している。ここで、ＯＳ−ＦＥＴ９４４が電気的に接続するドレイン電極層９３６は、ＯＳ−ＦＥＴ９４５が電気的に接続するソース電極層９３６と同一の配線材料からなり共通する。
ＯＳ−ＦＥＴ９４４において、ゲート電極層９３９は、ゲート絶縁膜９３８に設けられた開口を介してドレイン電極層９３６と電気的に接続され、いわゆるダイオード接続されている。また、ＯＳ−ＦＥＴ９４５において、ゲート電極層９４０は、ゲート絶縁膜９３８に設けられた開口を介してドレイン電極層９３７と電気的に接続され、いわゆるダイオード接続されている。
また、ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５上には、これらＦＥＴを覆うように絶縁膜９４１が形成されている。ここでＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５の作製方法について、以下に説明する。
絶縁膜９２９上に酸化物半導体膜９３３、９３４を形成する。絶縁膜９２９は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜９２９に上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。本実施の形態では、膜厚５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させて、絶縁膜９２９として用いる。
酸化物半導体膜９３３、９３４は、絶縁膜９２９上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜９２９の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２９までが形成された基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
なお、酸化物半導体膜９３３、９３４を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
酸化物半導体膜９３３、９３４を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜９３３、９３４及び絶縁膜９２９の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜９３３、９３４に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。
酸化物半導体膜９３３、９３４に加熱処理を施すことで、酸化物半導体膜９３３、９３４中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
以上の工程により、酸化物半導体膜９３３、９３４中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。
なお、酸化物半導体膜は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体膜としては、ｃ軸配向を有した結晶（ＣＡＡＣ）を含むＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
ＣＡＡＣ−ＯＳ膜で構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣ−ＯＳ膜を得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
次いで、フォトリソグラフィ工程を用いて、ソース電極層及びドレイン電極層９３５、９３６、９３７を形成する。具体的には、これらの電極層は、スパッタ法や真空蒸着法で絶縁膜９２９上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。
ソース電極層及びドレイン電極層９３５、９３６、９３７は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、ソース電極層及びドレイン電極層９３５、９３６、９３７となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、あるいはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜をソース電極層及びドレイン電極層９３５、９３６、９３７に用いることで、絶縁膜９２９と、これら電極層との密着性を高めることができる。
また、ソース電極層及びドレイン電極層９３５、９３６、９３７となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
本実施の形態では、ソース電極層及びドレイン電極層９３５、９３６、９３７として、膜厚１００ｎｍのタングステン膜を用いる。
なお、導電膜のエッチングの際に、酸化物半導体膜９３３、９３４がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜９３３、９３４の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
本実施の形態では、ソース電極層及びドレイン電極層９３５、９３６、９３７となる導電膜に、タングステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に上記導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で混合したアンモニア過水を用いる。あるいは、四弗化炭素（ＣＦ４）、塩素（Ｃｌ２）、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体膜９３３、９３４と、ソース電極層及びドレイン電極層９３５、９３６、９３７との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、ソース電極層及びドレイン電極層９３５、９３６、９３７を形成するためのパターニングとを一括で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜９３３、９３４とソース電極層及びドレイン電極層９３５、９３６、９３７との間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、ソース電極層及びドレイン電極層９３５、９３６、９３７と、酸化物半導体膜９３３、９３４とを覆うように、ゲート絶縁膜９３８を形成する。そして、ゲート絶縁膜９３８上において、酸化物半導体膜９３３、９３４と重なる位置にゲート電極層９３９、９４０をそれぞれ形成する。
ゲート絶縁膜９３８は、例えば酸化窒化珪素膜を用いて形成することができる。なお、ゲート絶縁膜９３８は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜９３８に水素が含まれると、その水素が酸化物半導体膜９３３、９３４へ侵入し、又は水素が酸化物半導体膜９３３、９３４中の酸素を引き抜き、酸化物半導体膜９３３、９３４が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜９３８はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜９３８には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜９３３、９３４に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、ソース電極層及びドレイン電極層９３５、９３６、９３７及び酸化物半導体膜９３３、９３４と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜９３３、９３４内、ゲート絶縁膜９３８内、あるいは、酸化物半導体膜９３３、９３４と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜９３３、９３４に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜９３３、９３４に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜をゲート絶縁膜９３８として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施の形態では３００℃とする。
なお、ゲート絶縁膜９３８を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。あるいは、ソース電極層及びドレイン電極層９３５、９３６、９３７を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜９３８が設けられた後に、加熱処理が施されることによって、酸化物半導体膜９３３、９３４に対して行った先の加熱処理により、酸化物半導体膜９３３、９３４に酸素欠損が発生していたとしても、ゲート絶縁膜９３８から酸化物半導体膜９３３、９３４に酸素が供与される。そして、酸化物半導体膜９３３、９３４に酸素が供与されることで、酸化物半導体膜９３３、９３４において、ドナーとなる酸素欠損を低減し、化学量論的組成を満たすことが可能である。その結果、酸化物半導体膜９３３、９３４をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜９３８の形成後であれば特に限定されず、他の工程と兼ねることで、工程数を増やすことなく酸化物半導体膜９３３、９３４をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体膜９３３、９３４に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜９３３、９３４中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜９３３、９３４に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜９３３、９３４に添加すれば良い。
ゲート電極層９３９、９４０は、ゲート絶縁膜９３８上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。
ゲート電極層９３９、９４０は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本実施の形態では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極層９３９、９４０を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５が形成される。
なお、上記作製方法では、ソース電極層及びドレイン電極層９３５、９３６、９３７が、酸化物半導体膜９３３、９３４の後に形成されている。よって、図６に示すように、上記作製方法によって得られるＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５は、ソース電極層及びドレイン電極層９３５、９３６、９３７が、酸化物半導体膜９３３、９３４の上に形成されている。しかし、ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５は、ソース電極層及びドレイン電極層９３５、９３６、９３７が、酸化物半導体膜９３３、９３４の下、すなわち、酸化物半導体膜９３３、９３４と絶縁膜９２９の間に設けられていても良い。
また、酸化物半導体膜９３３、９３４に接する絶縁膜は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。
また、酸化物半導体膜９３３、９３４に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。
なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜９３３、９３４に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体膜９３３、９３４に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜９３３、９３４を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体膜９３３、９３４の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。また、酸化物半導体膜９３３、９３４に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良い。
なお、本実施の形態においては、ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５はトップゲート構造としているが、これらにバックゲート電極層（図示せず）を設けることもできる。バックゲート電極層は酸化物半導体膜を挟んでゲート電極層９３９、９４０に対向する位置に設けた電極層であり、該電極層に所定の電位を印加することで、ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５のノーマリオフ化を実現することができる。例えば、バックゲート電極層の電位をＧＮＤや固定電位とすることでＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５の閾値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。
以上のようなＭＯＳＦＥＴ９０３、ＭＯＳＦＥＴ９０４、ＯＳ−ＦＥＴ９４４、ＯＳ−ＦＥＴ９４５を電気的に接続して保護回路部と検出部とを含む電気回路を形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。
図６においては、実施の形態１で示した測定装置を形成するために、ＭＯＳＦＥＴ９０３の不純物領域９０５（ドレイン領域）は、コンタクトプラグ９２２を介して配線層９２８と電気的に接続する。配線層９２８は、高電位側の電位を付与する電源と電気的に接続し、電源供給線として機能する。ＭＯＳＦＥＴ９０３の不純物領域９０６（ソース領域）は、ＭＯＳＦＥＴ９０４の不純物領域９０６（ドレイン領域）と共有され、コンタクトプラグ９２０を介して配線層９２６と電気的に接続する。配線層９２６は、検出部の出力として機能する。ＭＯＳＦＥＴ９０４の不純物領域９０７（ソース領域）は、コンタクトプラグ９１８を介して配線層９２４と電気的に接続する。配線層９２４は、低電位側の電位を付与する電源と電気的に接続し、電源供給線として機能する。ＭＯＳＦＥＴ９０３のゲート電極層９０９は、コンタクトプラグ９２１、配線層９２７、コンタクトプラグ９３１を介して、ＯＳ−ＦＥＴ９４４と電気的に接続するドレイン電極層９３６と、ＯＳ−ＦＥＴ９４５と電気的に接続するソース電極層９３６とに電気的に接続する。また、ＭＯＳＦＥＴ９０４のゲート電極層９１３は、コンタクトプラグ９１９を介して配線層９２５と電気的に接続する。配線層９２５は、ＭＯＳＦＥＴ９０４のゲートに所定の電圧を印加するための配線として機能する。
ＯＳ−ＦＥＴ９４４と電気的に接続するソース電極層９３５は、コンタクトプラグ９３２を介して配線層９２８と電気的に接続する。また、ＯＳ−ＦＥＴ９４５と電気的に接続するドレイン電極層９３７は、コンタクトプラグ９３０を介して配線層９２４と電気的に接続する。さらに、ＯＳ−ＦＥＴ９４４と電気的に接続するドレイン電極層９３６と、ＯＳ−ＦＥＴ９４５と電気的に接続するソース電極層９３６とは、コンタクトプラグ９４３及び配線９４７を介して、プローブ針と電気的に接続する入力端子層９４９と電気的に接続する。
入力端子層９４９は、積層構造の最上層に位置し露出しているため、酸化されにくい導電性材料を用いることが好ましい。このため、例えば金等の薄膜を用いるとよい。また、ＩＴＯ等の酸化物半導体材料を用いてもよい。
配線層９２４、９２５、９２６、９２７、９２８及び９４７は、絶縁膜中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線層を形成することもできる。グラフェンとは、ｓｐ２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するプラズマＣＶＤ法などがある。
このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成しても良い。
絶縁膜９１７、９２３、９４２、９４６には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。
絶縁膜９１７、９２３、９４２、９４６には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。
配線層９２４、９２５、９２６、９２７、９２８及び９４７上には、バリア膜が設けられており、バリア膜上に保護膜が設けられている。バリア膜は銅等の配線材料の拡散を防止することを目的とした膜である。バリア膜は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶縁性材料で形成することができる。但し、バリア膜の膜厚が厚い場合には配線間容量を増加させる要因となるため、バリア性を有し、かつ低誘電率の材料を選択することが好ましい。
コンタクトプラグ９１８、９１９、９２０、９２１、９２２、９３０、９３１、９３２及び９４３は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケットＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。
また配線９４７及び絶縁膜９４６の上層には保護絶縁膜９４８が設けられ、外部から水分や汚染物が測定装置へ侵入するのを防止する。保護絶縁膜９４８は、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成することができ、単層でも積層でもよい。
次に、ＯＳ−ＦＥＴの他の構造の一例として、ボトムゲート構造のＯＳ−ＦＥＴを保護回路部に用いた場合の断面構造を、図７を用いて説明する。
図７は、実施の形態１で説明した測定装置における保護回路部２１０及び検出部２１１の回路構成を断面構造として具現したものを示す図である。図６で示した断面構造に対して、保護回路部のＯＳ−ＦＥＴの構造をボトムゲート構造とした点のみが異なる。酸化物半導体を用いたＯＳ−ＦＥＴ９８１、ＯＳ−ＦＥＴ９８２が、実施の形態１におけるＯＳ−ＦＥＴ２０３、ＯＳ−ＦＥＴ２０４に相当する。図７に示す測定装置も、シリコンウェハを基板として、その上層に酸化物半導体膜が設けられた三次元の積層構造を有する測定装置であり、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領域に用いたトランジスタとを有するハイブリッド型の測定装置である。
ＯＳ−ＦＥＴ９８１は、ゲート電極層９８４と、ゲート絶縁膜９８７を間に挟んでゲート電極層９８４上に設けられたチャネル形成領域を含む酸化物半導体膜９８９とを有する。酸化物半導体膜９８９の上面及び側面の一部に接してソース電極層９９１及びドレイン電極層９９２が設けられている。また、酸化物半導体膜９８９が有するチャネル形成領域の上方には、絶縁膜９９４を間に挟んでバックゲート電極層９９５が設けられ、これらは絶縁膜９９７に覆われている。
同様に、ＯＳ−ＦＥＴ９８２は、ゲート電極層９８５と、ゲート絶縁膜９８８を間に挟んでゲート電極層９８５上に設けられたチャネル形成領域を含む酸化物半導体膜９９０とを有する。酸化物半導体膜９９０の上面及び側面の一部に接してソース電極層９９２及びドレイン電極層９９３が設けられている。また、酸化物半導体膜９９０が有するチャネル形成領域の上方には、絶縁膜９９４を間に挟んでバックゲート電極層９９６が設けられ、これらは絶縁膜９９７に覆われている。
ゲート電極層９８４、９８５及び電極層９８３は、所望の形状に加工された後、絶縁膜９８６で被覆され、ＣＭＰ処理によって平坦化されている。この平坦面上にゲート絶縁膜９８７、９８８と酸化物半導体膜９８９、９９０が積層され、エッチング処理により島状のパターンに形成されている。従って、ソース電極層及びドレイン電極層９９１、９９２、９９３は酸化物半導体膜９８９、９９０及びゲート絶縁膜９８７、９８８の側面に接する。
ＯＳ−ＦＥＴ９８１において、ドレイン電極層９９２はゲート電極層９８４と電気的に接続する。また、ＯＳ−ＦＥＴ９８２において、ドレイン電極層９９３はゲート電極層９８５と電気的に接続する。このようにして、ダイオード接続されたボトムゲート構造のＯＳ−ＦＥＴ９８１、９８２による保護回路部が積層上層に形成されている。
なお、図７においては、各ＯＳ−ＦＥＴにバックゲート電極層を形成している。バックゲート電極層に所定の電位を印加することで、ＯＳ−ＦＥＴ９８１、ＯＳ−ＦＥＴ９８２のノーマリオフ化を実現することができる。例えば、バックゲート電極層の電位をＧＮＤや固定電位とすることでＯＳ−ＦＥＴ９８１、ＯＳ−ＦＥＴ９８２の閾値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。
測定装置を以上のような構成とすることで、所定のＥＳＤ耐性が確保され、また漏れ電流を小さくすることができるため、被測定物に影響を与えることなく、長時間にわたって正確な電圧を測定することができる。
また、検出部に設けられた電圧検出用のＭＯＳＦＥＴと、保護回路とを極めて近接して設けることができるため、これらを異なる素子基板に設けた場合に生じる基板間の接続部におけるＥＳＤの発生や、漏れ電流の発生を抑制することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ 画素回路
１０１ ＯＳ−ＦＥＴ
１０２ ゲート信号線
１０３ ソース信号線
１０４ 容量素子
１０５ 液晶素子
１０６ プローブ
１０７ ノード
２０１ プローブ針
２０２ ＭＯＳＦＥＴ
２０３ ＯＳ−ＦＥＴ
２０４ ＯＳ−ＦＥＴ
２０５ ＭＯＳＦＥＴ
２０６ 出力端子
２０７ 電源線
２０８ 電源線
２０９ 配線
２１０ 保護回路部
２１１ 検出部
３０１ プローブ針
３０２ ＭＯＳＦＥＴ
３０３ ＯＳ−ＦＥＴ
３０４ ＯＳ−ＦＥＴ
３０５ 出力端子
３０６ 電源線
３０７ 保護回路部
３０８ 検出部
４０１ プローブ針
４０２ ＭＯＳＦＥＴ
４０３ ＯＳ−ＦＥＴ
４０４ ＯＳ−ＦＥＴ
４０５ ＭＯＳＦＥＴ
４０６ 出力端子
４０７ 電源線
４０８ 電源線
４０９ 配線
４１０ 保護回路部
４１１ 検出部
５０１ プローブ針
５０２ ＭＯＳＦＥＴ
５０３ ＯＳ−ＦＥＴ
５０４ ＯＳ−ＦＥＴ
５０５ 出力端子
５０６ 電源線
５０７ 保護回路部
５０８ 検出部

Claims (9)

  1. 被測定物と接触するためのプローブ針と、
    被測定物の電圧を検出するための第１のＦＥＴと、
    前記第１のＦＥＴを静電気から保護するための保護回路と、を有し、
    前記保護回路は、チャネル形成領域に酸化物半導体膜を用いた第２のＦＥＴを有することを特徴とする測定装置。
  2. 請求項１において、
    前記第２のＦＥＴのオフ時の漏れ電流は、１０−２４Ａ以下であることを特徴とする測定装置。
  3. 請求項１又は２において、
    前記第１のＦＥＴと前記第２のＦＥＴとは、同一の素子基板に積層して設けられていることを特徴とする測定装置。
  4. プローブ針と、第１乃至第４のＦＥＴと、高電位側の第１の電源線と、低電位側の第２の電源線と、バイアス電位を印加する配線と、を有し、
    前記第１のＦＥＴのゲートは、前記プローブ針と、前記第２のＦＥＴのゲート及びドレインと、前記第３のＦＥＴのソースと、に電気的に接続され、
    前記第１のＦＥＴのドレインは、前記第１の電源線と電気的に接続され、
    前記第１のＦＥＴのソースは、前記第４のＦＥＴのドレインに電気的に接続され、
    前記第２のＦＥＴのソースは、前記第１の電源線と電気的に接続され、
    前記第３のＦＥＴのゲート及びドレインは、前記第２の電源線と電気的に接続され、
    前記第４のＦＥＴのゲートは、前記配線と電気的に接続され、
    前記第４のＦＥＴのソースは、前記第２の電源線と電気的に接続され、
    前記第２のＦＥＴ及び前記第３のＦＥＴは、チャネル形成領域に酸化物半導体膜が用いられていることを特徴とする測定装置。
  5. プローブ針と、第１乃至第３のＦＥＴと、高電位側の電源線と、を有し、
    前記第１のＦＥＴのゲートは、前記プローブ針と、前記第２のＦＥＴのゲート及びドレインと、前記第３のＦＥＴのソースと、に電気的に接続され、
    前記第１のＦＥＴのドレインは、前記電源線と電気的に接続され、
    前記第１のＦＥＴのソースは、前記第３のＦＥＴのゲート及びドレインに電気的に接続され、
    前記第２のＦＥＴのソースは、前記電源線と電気的に接続され、
    前記第２のＦＥＴ及び前記第３のＦＥＴは、チャネル形成領域に酸化物半導体膜が用いられていることを特徴とする測定装置。
  6. プローブ針と、第１乃至第４のＦＥＴと、高電位側の第１の電源線と、低電位側の第２の電源線と、バイアス電位を印加する配線と、を有し、
    前記第１のＦＥＴのゲートは、前記プローブ針と、前記第２のＦＥＴのゲート及びドレインと、前記第３のＦＥＴのソースと、に電気的に接続され、
    前記第１のＦＥＴのドレインは、前記第２の電源線と電気的に接続され、
    前記第１のＦＥＴのソースは、前記第４のＦＥＴのドレインに電気的に接続され、
    前記第２のＦＥＴのソースは、前記第１の電源線と電気的に接続され、
    前記第３のＦＥＴのゲート及びドレインは、前記第２の電源線と電気的に接続され、
    前記第４のＦＥＴのゲートは、前記配線と電気的に接続され、
    前記第４のＦＥＴのソースは、前記第１の電源線と電気的に接続され、
    前記第２のＦＥＴ及び前記第３のＦＥＴは、チャネル形成領域に酸化物半導体膜が用いられていることを特徴とする測定装置。
  7. プローブ針と、第１乃至第３のＦＥＴと、低電位側の電源線と、を有し、
    前記第１のＦＥＴのゲートは、前記プローブ針と、前記第２のＦＥＴのゲート及びドレインと、前記第３のＦＥＴのソースと、に電気的に接続され、
    前記第１のＦＥＴのドレインは、前記電源線と電気的に接続され、
    前記第１のＦＥＴのソースは、前記第２のＦＥＴのソースに電気的に接続され、
    前記第３のＦＥＴのドレインは、前記電源線と電気的に接続され、
    前記第２のＦＥＴ及び前記第３のＦＥＴは、チャネル形成領域に酸化物半導体膜が用いられていることを特徴とする測定装置。
  8. 請求項４乃至７のいずれか一項において、
    前記第２のＦＥＴ及び前記第３のＦＥＴのオフ時の漏れ電流は、それぞれ１０−２４Ａ以下であることを特徴とする測定装置。
  9. 請求項４乃至８のいずれか一項において、
    前記第１のＦＥＴと、前記第２のＦＥＴ及び前記第３のＦＥＴとは、同一の素子基板に積層して設けられていることを特徴とする測定装置。
JP2013104618A 2012-05-23 2013-05-17 測定装置 Expired - Fee Related JP6165502B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013104618A JP6165502B2 (ja) 2012-05-23 2013-05-17 測定装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012117197 2012-05-23
JP2012117197 2012-05-23
JP2013104618A JP6165502B2 (ja) 2012-05-23 2013-05-17 測定装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017121095A Division JP6562973B2 (ja) 2012-05-23 2017-06-21 測定装置

Publications (3)

Publication Number Publication Date
JP2014002133A true JP2014002133A (ja) 2014-01-09
JP2014002133A5 JP2014002133A5 (ja) 2016-06-23
JP6165502B2 JP6165502B2 (ja) 2017-07-19

Family

ID=49621104

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013104618A Expired - Fee Related JP6165502B2 (ja) 2012-05-23 2013-05-17 測定装置
JP2017121095A Expired - Fee Related JP6562973B2 (ja) 2012-05-23 2017-06-21 測定装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017121095A Expired - Fee Related JP6562973B2 (ja) 2012-05-23 2017-06-21 測定装置

Country Status (2)

Country Link
US (1) US9817032B2 (ja)
JP (2) JP6165502B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015191937A (ja) * 2014-03-27 2015-11-02 富士通株式会社 半導体装置の製造方法及び半導体装置
JP2016006862A (ja) * 2014-05-30 2016-01-14 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP7513694B2 (ja) 2018-01-25 2024-07-09 株式会社半導体エネルギー研究所 半導体装置
US12119353B2 (en) 2017-06-02 2024-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9817032B2 (en) * 2012-05-23 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measurement device
SG11201604650SA (en) * 2013-12-26 2016-07-28 Semiconductor Energy Lab Semiconductor device
KR102398950B1 (ko) * 2014-05-30 2022-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
US9910530B2 (en) * 2015-02-27 2018-03-06 Panasonic Liquid Crystal Display Co., Ltd. Display panel with touch detection function
TWI628721B (zh) * 2015-07-08 2018-07-01 聯華電子股份有限公司 氧化物半導體元件及其製造方法
US10714633B2 (en) * 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
CN112038358A (zh) * 2016-05-17 2020-12-04 群创光电股份有限公司 显示设备
US20170338252A1 (en) * 2016-05-17 2017-11-23 Innolux Corporation Display device
JP6917160B2 (ja) 2017-02-26 2021-08-11 住友化学株式会社 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法
CN109781788B (zh) * 2019-01-30 2021-02-26 南通大学 一种纳米级绝缘薄膜电压-电流特性测量系统
CN109709151B (zh) * 2019-01-30 2021-02-09 南通大学 一种电介质薄膜电学性质测量系统
CN109709152B (zh) * 2019-01-30 2021-04-06 南通大学 一种用于fA～pA量级微弱电流的绝缘薄膜测量系统
US11916121B2 (en) 2020-06-29 2024-02-27 Taiwan Semiconductor Manufacturing Company Limited Tri-gate orthogonal channel transistor and methods of forming the same
CN112731090A (zh) * 2020-12-24 2021-04-30 江西生益科技有限公司 在线测试覆铜板耐压性能的方法和装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5638853A (en) * 1979-09-07 1981-04-14 Toshiba Corp System for protecting input and output of semiconductor integrated circuit
US20030184507A1 (en) * 2002-03-29 2003-10-02 Yoshiaki Nakazaki Protection circuit for input and output of liquid crystal display
JP2011135049A (ja) * 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 非線形素子、該非線形素子を有する表示装置および該表示装置を有する電子機器
JP2011176294A (ja) * 2010-01-29 2011-09-08 Semiconductor Energy Lab Co Ltd 半導体記憶装置
JP2012053866A (ja) * 2010-08-04 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4042881A (en) 1975-06-23 1977-08-16 Unitec, Inc. Voltage measuring device having an amplifier in the probe
US4205264A (en) 1978-04-25 1980-05-27 Charles Gold High impedance electrical testing instrument for AC and DC voltage detection and continuity testing
US4473857A (en) 1982-06-10 1984-09-25 Sencore, Inc. Input protection circuit for electronic instrument
JPS5950559A (ja) * 1982-09-16 1984-03-23 Hitachi Ltd 半導体装置保護回路
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US4646002A (en) 1984-05-10 1987-02-24 Regents Of The University Of Minnesota Circuit for high impedance broad band probe
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0658373U (ja) * 1993-01-25 1994-08-12 スタック電子株式会社 Ｆｅｔ増幅器の保護回路を備えたプローブ
JP3565893B2 (ja) 1994-02-04 2004-09-15 アジレント・テクノロジーズ・インク プローブ装置及び電気回路素子計測装置
JP2908240B2 (ja) 1994-05-31 1999-06-21 山形日本電気株式会社 電荷量の測定方法、静電エネルギーの測定方法及び電荷量測定装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5532608A (en) 1995-04-06 1996-07-02 International Business Machines Corporation Ceramic probe card and method for reducing leakage current
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
DE19536948C2 (de) 1995-10-04 1999-07-15 Wandel & Goltermann Batteriebetriebenes Feldstärkehandmeßgerät und Verfahren zum Nullabgleich des Gerätes
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6603322B1 (en) 1996-12-12 2003-08-05 Ggb Industries, Inc. Probe card for high speed testing
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001133487A (ja) * 1999-11-01 2001-05-18 Mitsubishi Heavy Ind Ltd 電位センサ
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6731104B1 (en) 2002-12-05 2004-05-04 Tektronix, Inc. Measurement probe system with EOS/ESD protection
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US8067718B2 (en) * 2006-05-04 2011-11-29 Tektronix, Inc. Method and apparatus for probing
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101829673B1 (ko) * 2008-09-12 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8138775B2 (en) * 2008-12-09 2012-03-20 Lexmark International, Inc. CMOS-controlled printhead sense circuit in inkjet printer
CN102422426B (zh) * 2009-05-01 2016-06-01 株式会社半导体能源研究所 半导体装置的制造方法
EP2442366B1 (en) * 2009-06-09 2018-10-17 Sharp Kabushiki Kaisha Semiconductor device
WO2010147032A1 (ja) * 2009-06-18 2010-12-23 シャープ株式会社 半導体装置
JP2011066482A (ja) * 2009-09-15 2011-03-31 Sanyo Electric Co Ltd 駆動回路
US8154346B2 (en) * 2009-11-06 2012-04-10 IML International Ltd Short circuits and power limit protection circuits
JP5656325B2 (ja) * 2009-11-13 2015-01-21 株式会社半導体エネルギー研究所 非線形素子、及び表示装置
TWI548057B (zh) * 2011-04-22 2016-09-01 半導體能源研究所股份有限公司 半導體裝置
US8730625B2 (en) * 2011-09-22 2014-05-20 Freescale Semiconductor, Inc. Electrostatic discharge protection circuit for an integrated circuit
FR2987496A1 (fr) * 2012-02-29 2013-08-30 St Microelectronics Rousset Circuit de protection contre les decharges electrostatiques
US9817032B2 (en) * 2012-05-23 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measurement device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5638853A (en) * 1979-09-07 1981-04-14 Toshiba Corp System for protecting input and output of semiconductor integrated circuit
US20030184507A1 (en) * 2002-03-29 2003-10-02 Yoshiaki Nakazaki Protection circuit for input and output of liquid crystal display
JP2011135049A (ja) * 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 非線形素子、該非線形素子を有する表示装置および該表示装置を有する電子機器
JP2011176294A (ja) * 2010-01-29 2011-09-08 Semiconductor Energy Lab Co Ltd 半導体記憶装置
JP2012053866A (ja) * 2010-08-04 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015191937A (ja) * 2014-03-27 2015-11-02 富士通株式会社 半導体装置の製造方法及び半導体装置
JP2016006862A (ja) * 2014-05-30 2016-01-14 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US12119353B2 (en) 2017-06-02 2024-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP7513694B2 (ja) 2018-01-25 2024-07-09 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US20130314074A1 (en) 2013-11-28
US9817032B2 (en) 2017-11-14
JP6562973B2 (ja) 2019-08-21
JP2017181524A (ja) 2017-10-05
JP6165502B2 (ja) 2017-07-19

Similar Documents

Publication Publication Date Title
JP6562973B2 (ja) 測定装置
JP6377824B2 (ja) 半導体装置
US9755083B2 (en) Semiconductor device and method for manufacturing the same
CN104185898B (zh) 绝缘膜、半导体装置的制造方法以及半导体装置
JP5705559B2 (ja) 半導体装置、及び、半導体装置の製造方法
CN101740636B (zh) 薄膜晶体管和显示装置
TWI611557B (zh) 半導體裝置
JP2019201219A (ja) 半導体装置
JP6483750B2 (ja) 半導体装置の作製方法
KR20160132982A (ko) 반도체 장치와 그 제작 방법
TW201144969A (en) Voltage regulator circuit
WO2016076168A1 (ja) 半導体装置およびその製造方法
US8304781B2 (en) Circuit board provided with monolithic circuit having thin film transistor on substrate, and display device having the circuit board
TWI534956B (zh) 調整電路及驅動調整電路之方法
TWI858808B (zh) 半導體裝置結構、其形成方法及半導體裝置
US20240395824A1 (en) Back-end-of-line cmos inverter with vertical channels and methods of forming the same
JP2019186443A (ja) 半導体装置
JP2017103260A (ja) トランジスタ、および、トランジスタの製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160510

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160510

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170322

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170621

R150 Certificate of patent or registration of utility model

Ref document number: 6165502

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees