JP6483750B2 - 半導体装置の作製方法 - Google Patents
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Description
置全般をいい、例えば、トランジスタなどの半導体素子、半導体素子を含む半導体回路、
表示装置などの電気光学装置、及び電子機器は全て半導体装置である。
れているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリ
コン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路(IC)などにも利用されている。
る技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物
半導体とよぶことにする。
1元素を含む酸化物半導体をトランジスタに用いる技術が開示されている(特許文献1及
び特許文献2参照)。
準位を形成し電気特性を劣化させるため、保護膜として酸化アルミニウムを用いる技術が
開示されている(特許文献3参照)。
例えば、CPU(Central Processing Unit)及びDSP(Di
gital Signal Processor)などは数千万の素子によって構成され
るものもある。このような半導体集積回路は、数多くの素子が2次元に集積化されている
だけではなく、3次元にも集積化されている。
向上させるために、積層される素子は段差被覆性に優れた形状であることが好ましい。そ
のため、トランジスタの作製工程において、トランジスタを構成する膜の段差被覆性に起
因する段切れを抑制することは重要である。
タのゲート電極のアスペクト比(チャネル長方向の長さに対する高さ方向の長さ)を大き
くすることで、他の素子を形成する際のプロセス条件の許容幅を十分に確保することがで
きる。例えば、上記トランジスタのゲート電極のアスペクト比を大きくすることで、ゲー
ト電極を他の素子と電気的に接続させるために行う、ゲート電極の上面を露出させる工程
の処理条件の許容幅を広げることができる。
低いスパッタリング法などで当該ゲート電極上に形成した膜に段切れが生じる可能性があ
る。
が可能な半導体装置を提供することを課題の一とする。
ランジスタの電気特性が向上することで、当該半導体装置の性能も向上する。
(水、水素イオン又は水酸化物イオンなどを含む。)及び酸素欠損は、トランジスタの電
気特性の不良に繋がる。例えば、膜中に水素及び酸素欠損が含まれている酸化物半導体を
用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特
性となりやすい。なぜなら、酸化物半導体は、膜中に含まれる水素及び酸素欠損に起因し
て電荷が生じ、低抵抗化するためである。そして、酸化物半導体膜中の酸素欠損は低減す
ることが難しい。例えば、酸化物半導体膜中の酸素欠損は酸化物半導体膜の形成時、又は
酸化物半導体膜のエッチング工程時において容易に生じてしまう。
とを課題の一とする。
トップゲート構造の半導体装置において、ゲート電極上に接して設けられる膜の段切れの
要因となる、ソース電極及びゲート電極間の凹部、並びにドレイン電極及びゲート電極間
の凹部を埋めたサイドウォール絶縁膜を設けることで、ゲート電極上、ソース電極上及び
ドレイン電極上に形成される膜の段差被覆性を向上させることができる。
成される膜の段差被覆性をさらに向上させるためにサイドウォール絶縁膜と半導体装置を
構成する他の膜とで凹部が形成されないように設けることが好ましい。
ース電極及びドレイン電極と、酸化物半導体膜、ソース電極及びドレイン電極に接して設
けられたゲート絶縁膜と、ソース電極及びドレイン電極間のゲート絶縁膜に接して設けら
れたゲート電極と、ゲート電極の側面に接して設けられたサイドウォール絶縁膜と、を有
し、サイドウォール絶縁膜は、ソース電極及びゲート電極間の凹部、並びにドレイン電極
及びゲート電極間の凹部を埋め込み、ソース電極及びドレイン電極の一部を覆っている半
導体装置である。
っているだけではなく、ソース電極のゲート電極と対向している面とソース電極の上面と
で形成される角部、及びドレイン電極のゲート電極と対向している面とドレイン電極の上
面とで形成される角部に位置すればよい。又は、上記角部を覆うゲート絶縁膜に形成され
る角部に位置すればよい。
を抑制できる絶縁膜を設けることで、半導体装置の電気特性劣化を抑制することができる
。当該絶縁膜には、酸化物半導体膜やゲート絶縁膜など半導体装置を構成する膜に含まれ
る酸素が外部に放出されることを抑制できる機能を有することが好ましい。当該機能を有
することで、半導体装置の電気特性劣化をさらに抑制することができる。当該絶縁膜とし
て、例えば、スパッタリング法で形成した絶縁性を有する金属酸化膜などがある。
イン電極上に形成される膜の段差被覆性を向上させることで、スパッタリング法のような
段差被覆性の低い形成方法を用いても絶縁膜を段差被覆性高く形成することができ、ゲー
ト絶縁膜、サイドウォール絶縁膜、及びゲート電極上に形成される膜の段切れなどの不良
を抑制することができる。
膜にドーパントを含む低抵抗領域を設けることが好ましい。その際、ゲート電極、ソース
電極及びドレイン電極をマスクとすることで、酸化物半導体膜にゲート電極と重畳する第
1の領域を挟んで設けられ、低抵抗領域である第2の領域を設けることができる。
を第2の領域及び第3の領域に設けることができる。なお、第3の領域のドーパント濃度
のほうが第2のドーパント濃度よりも高い。
導体膜に低抵抗領域を設けてもよい。
抵抗領域を設けなくてもよい。
られたトップゲート構造の半導体装置において、ソース電極及びゲート電極間の凹部、並
びにドレイン電極及びゲート電極間の凹部を埋め込み、且つソース電極の一部及びドレイ
ン電極の一部を覆うようにしてサイドウォール絶縁膜を設けることで、ゲート電極上、ソ
ース電極上及びドレイン電極上に形成される膜の段差被覆性を向上させることができる。
従って、電気特性劣化を抑制することができる絶縁膜を段切れなど、不良なく設けること
ができるため、良好な電気特性を有し、高性能な半導体装置を提供できる。
あり、歩留まりが良く、生産性の高い半導体装置を提供できる。
ることでオン電流が増大するため、良好な電気特性を有し、高性能な半導体装置を提供で
きる。
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
、以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説
明する実施の形態及び実施例において、同一部分又は同様の機能を有する部分には、同一
の符号又は同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は
省略する。
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
めに付したものであり、数的に限定するものではない。そのため、例えば、「第1の」を
「第2の」又は「第3の」などと適宜置き換えて説明することができる。
は入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の
用語は、入れ替えて用いることができるものとする。
、フォトリソグラフィ工程で形成したマスクはエッチング工程後に除去するものとする。
本実施の形態では、本発明の一態様に係る半導体装置について、図面を用いて説明する
。以下、当該半導体装置をトランジスタとして説明する。
あり、少なくとも基板101上に、酸化物半導体膜104と、ゲート絶縁膜113と、ゲ
ート電極117と、ソース電極127aと、ドレイン電極127bと、サイドウォール絶
縁膜119と、絶縁膜121と、を有する。なお、基板101及び酸化物半導体膜104
の間に下地絶縁膜を有してもよく、絶縁膜121上に層間絶縁膜を有してもよい。
7bと、サイドウォール絶縁膜119との間にゲート絶縁膜113が設けられている構成
であり、図1(B)に示したトランジスタは、ソース電極127a及びドレイン電極12
7bと、サイドウォール絶縁膜119との間にゲート絶縁膜113が設けられていない構
成である。
ース電極127a及びゲート電極117間の凹部、並びにドレイン電極127b及びゲー
ト電極117間の凹部を埋めて、且つソース電極127aの一部及びドレイン電極127
bの一部を覆っているトランジスタである。
膜119は、ゲート電極117の側面及びゲート絶縁膜113の上面に接している。一方
、図1(B)に示したトランジスタにおいてサイドウォール絶縁膜119は、ゲート電極
117の側面、ソース電極127aの上面及びドレイン電極127bの上面に接している
。
間の凹部、並びにドレイン電極127b及びゲート電極117間の凹部を埋めるように設
けることで、ゲート電極117のアスペクト比が高く、深い凹部を有する場合でも当該凹
部の上方に形成される膜の段差被覆性を良好にすることができる。
段差被覆性の低い形成方法を用いてゲート電極117、ソース電極127a及びドレイン
電極127b上に膜を形成すると、凹部が深いために形成する膜は段切れする可能性があ
る。その可能性はゲート電極117のアスペクト比が高いほど(凹部が深いほど)高くな
る。
など段差被覆性の低い形成方法で形成する場合、あらかじめ凹部をサイドウォール絶縁膜
119で埋め込み、当該凹部の上方に形成される膜の段差被覆性を良好にした後に行うこ
とで段切れなど不良の発生を抑制することができ、良好な電気特性を有するトランジスタ
を歩留まり良く作製することができる。
極127bとで凹部が形成されては、ゲート電極117上、ソース電極127a上及びド
レイン電極127b上に形成する膜に段切れが生じる可能性を残す。そのため、図1(A
)及び図1(B)のようにサイドウォール絶縁膜119はソース電極127a及びドレイ
ン電極127bの一部を覆うようにして形成することが好ましい。
離C2が、ゲート電極117の側面から、ソース電極127a及びドレイン電極127b
を覆って形成する際に生じるゲート絶縁膜113の角部までの距離C1より長くなるよう
にサイドウォール絶縁膜119を形成することが好ましい(図1(A)参照)。又は、当
該距離C2が、ゲート電極117の側面から、ソース電極127aのゲート電極117と
対向している面とソース電極127aの上面とで形成される角部、及びドレイン電極12
7bのゲート電極117と対向している面とドレイン電極127bの上面とで形成される
角部までの距離C1より長くなるようにサイドウォール絶縁膜119を形成することが好
ましい(図1(B)参照)。
ール絶縁膜119とソース電極127a及びドレイン電極127bとで凹部が形成されな
いように設けることが好ましいことから、上記した距離C1及び距離C2は一致するよう
にサイドウォール絶縁膜119を設けてもよい(図2(A)及び図2(B)参照)。なお
、図2(A)及び図2(B)に示したトランジスタは、上記した距離C1及び距離C2の
関係において異なるが、膜の種類などトランジスタの構成は図1(A)及び図1(B)と
同じである。
側端がソース電極127a及びドレイン電極127bを覆って形成する際に生じるゲート
絶縁膜113の角部に位置する構造であってもよい(図2(A)参照)。また、本発明の
一態様であるトランジスタは、サイドウォール絶縁膜119の側端がソース電極127a
のゲート電極117と対向している面とソース電極127aの上面とで形成される角部、
及びドレイン電極127bのゲート電極117と対向している面とドレイン電極127b
の上面とで形成される角部に位置する構造であってもよい(図2(B)参照)。
のである。従って、図面では、ソース電極127a及びドレイン電極127bにおいて、
上面と側面が角度を有して接している形状として描かれているが、トランジスタのプロセ
ス条件によってその形状は変化するため、当該角部は直線的に描かれる形状、及び曲線的
に描かれる形状など、いかなる形状であってもよい。
ゲート電極とソース電極及びドレイン電極との凹部において、ゲート電極上、ソース電極
上及びドレイン電極上に形成する膜に段切れなど不良が生じることを抑制することができ
、歩留まりが良く、生産性の高いトランジスタである。
れることから、本発明の一態様は良好な電気特性を有し、高性能なトランジスタである。
など)を積層する場合、ゲート電極のアスペクト比を大きくすることができるため、他の
素子を形成する際のプロセス条件の許容幅を十分に確保することができる。それゆえ、歩
留まり良く、他の素子をトランジスタ上に形成することができる。
図3に示すトランジスタ100を例に説明する。図3(A)はトランジスタ100の上面
図を示し、図3(B)は図3(A)に示したトランジスタ100のA−B間における断面
図を示している。
を設けた構成である。
104と、ゲート絶縁膜113と、ゲート電極117と、ソース電極127aと、ドレイ
ン電極127bと、サイドウォール絶縁膜119と、絶縁膜121と、層間絶縁膜123
とを有する(図1(A)、(B)参照)。
。酸化物半導体膜104は下地絶縁膜103に接して設けられている。ソース電極127
a及びドレイン電極127bは酸化物半導体膜104に接して設けられている。ゲート絶
縁膜113は酸化物半導体膜104、ソース電極127a及びドレイン電極127bに接
して設けられている。ゲート電極117はソース電極127a及びドレイン電極127b
間におけるゲート絶縁膜113に接して設けられている。
の上面に接して設けられている。詳細には、サイドウォール絶縁膜119はソース電極1
27a及びドレイン電極127bとの間にゲート絶縁膜113を有しており、ソース電極
127a及びゲート電極117間の凹部、並びにドレイン電極127b及びゲート電極1
17間の凹部を埋めて、且つソース電極127aの一部及びドレイン電極127bの一部
を覆って設けられている。
電極117に接して設けられている。層間絶縁膜123は絶縁膜121に接して設けられ
ている。
される凹部、並びにドレイン電極127b及びゲート電極117の間に形成される凹部が
サイドウォール絶縁膜119によって埋められている。従って、当該凹部の上方に形成さ
れる膜の段差被覆性が改善されており、当該凹部において段切れなど不良の発生を抑制さ
れるため、良好な電気特性を有するトランジスタを作製することができる。
チャネル幅方向の線幅は酸化物半導体膜104のチャネル幅方向の線幅よりも狭い構成(
図3(A)参照)だけでなく、酸化物半導体膜104のチャネル幅方向の線幅よりも広い
構成であってもよい。
しても機能する。ドレイン電極127bはドレイン配線としても機能する。なお、ゲート
絶縁膜113、絶縁膜121、及び層間絶縁膜123の一以上に開口を設けて、ゲート電
極117に接するゲート配線、ソース電極127aに接するソース配線、及びドレイン電
極127bに接するドレイン配線を設ける構成であってもよい。
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板等を、基板101として用いてもよい。また、シリコンや炭化シリコンなど
の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、
SOI基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたも
のを、基板101として用いてもよい。
4を形成してもよい。基板101に可撓性基板を用いた場合、可撓性基板に下地絶縁膜1
03を形成した上に酸化物半導体膜104を形成してもよく、可撓性基板に直接、酸化物
半導体膜104を形成してもよい。
上に半導体装置を一部あるいは全部完成させた後、基板101より分離し、他の基板に転
載するのに用いることができる。その際、半導体装置は耐熱性の劣る基板や可撓性の基板
にも転載できる。
物元素が酸化物半導体膜104に拡散することを抑制する絶縁膜である。また、下地絶縁
膜103は、トランジスタ100の作製工程で、加熱することによって、酸素の一部を酸
化物半導体膜104に供給し、酸化物半導体膜104中の酸素欠損を修復できる効果を有
することが好ましい。従って、下地絶縁膜103は、酸素を含む絶縁膜が好ましい。
亜鉛若しくはGa−Zn系金属酸化物などの酸化絶縁膜、又は酸化窒化シリコン、酸化窒
化ガリウム、酸化窒化アルミニウム、酸化窒化イットリウム、酸化窒化ハフニウムなどの
酸化窒化絶縁膜、若しくは窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁
膜、又は複数が積層された絶縁膜とすることができる。なお、下地絶縁膜103に適用で
きる材料において、「窒化酸化」とは、その組成として、酸素よりも窒素の含有量が多い
ことをいい、「酸化窒化」とは、その組成として、窒素よりも酸素の含有量が多いことを
いう。
cal Vapor Deposition)法、スパッタリング法、分子線エピタキシ
ー(MBE:Molecular Beam Epitaxy)法、又はパルスレーザ堆
積(PLD:Pulsed Laser Deposition)法によって形成するこ
とができる。
酸素の一部を酸化物半導体膜104に供給するためには、下地絶縁膜103は加熱するこ
とによって酸素の一部を放出する絶縁膜であることが好ましい。具体的には、TDS(T
hermal Desorption Spectroscopy:昇温脱離ガス分光法
)分析にて、酸素原子に換算した酸素の放出量が1.0×1018cm−3以上、好まし
くは3.0×1020cm−3以上である、絶縁膜であることが好ましい。
。
縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計
算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積
分値に対する原子の密度の割合である。
び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、以下の式で求
めることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの
全てが酸素分子由来と仮定する。質量数32のものとしてCH3OHがあるが、存在する
可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17
の酸素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
試料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、
NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値で
ある。αは、TDS分析におけるスペクトル強度に影響する係数である。上式の詳細に関
しては、特開平6−275697公報を参照できる。なお、上記した酸素の放出量の数値
は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試
料として1×1016cm−2の水素原子を含むシリコンウェハを用いて測定した数値で
ある。
原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素
分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量に
ついても見積もることができる。
の酸素の放出量は、酸素分子の放出量の2倍となる。
を含む絶縁膜があり、例えば、酸素が過剰に含まれている酸化窒化シリコン、又は酸素が
過剰に含まれている酸化シリコン(SiOX(x>2))膜がある。酸素が過剰に含まれ
ている酸化シリコン(SiOX(x>2))膜とは、シリコン原子数の2倍より多い酸素
原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子
数は、ラザフォード後方散乱法により測定した値である。
半導体膜104に拡散し、酸化物半導体膜104を低抵抗化させ、トランジスタ100の
電気特性を不良にすることがある。そこで、下地絶縁膜103は、水素が低減されている
ことが好ましい。
当該アルカリ金属が酸化物半導体膜104に拡散することで電気特性の不良に繋がる場合
がある。そのため、基板101と下地絶縁膜103との間に窒化絶縁膜を設けてもよい。
当該窒化絶縁膜としては、窒化シリコン、又は窒化アルミニウムなどが挙げられ、下地絶
縁膜103と同じ方法を用いて形成することができる。
としては、少なくともインジウム(In)若しくは亜鉛(Zn)を含むことが好ましい。
又は、InとZnの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジ
スタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一又は複数を
有することが好ましい。
ルミニウム(Al)、又はジルコニウム(Zr)等がある。
ム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピ
ウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、
ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)
、ルテチウム(Lu)等がある。
化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸
化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZO
とも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−
Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Z
n系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn
系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系
酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸
化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化
物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系
酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−S
n−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系
酸化物を用いることができる。
して有する酸化物という意味であり、InとGaとZnの比率は問わない。また、Inと
GaとZn以外の金属元素が入っていてもよい。
)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれ
た一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、In2SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
Zn=2:2:1(=2/5:2/5:1/5)、あるいはIn:Ga:Zn=3:1:
2(=1/2:1/6:1/3)の原子数比のIn−Ga−Zn系酸化物やその組成の近
傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3
:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)ある
いはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−S
n−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
きい値電圧、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする
半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子
数比、原子間距離、密度等を適切なものとすることが好ましい。
がら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低くすることにより移動度を
上げることができる。
V以上、好ましくは2.5eV以上、より好ましくは3eV以上である。このように、エ
ネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減す
ることができる。
よい。
AC(C Axis Aligned Crystal)、多結晶、微結晶、非晶質部を
有する。非晶質部は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、C
AACよりも欠陥準位密度が高い。なお、CAACを有する酸化物半導体を、CAAC−
OS(C Axis Aligned Crystalline Oxide Semi
conductor)と呼ぶ。
えば、c軸配向し、a軸または/およびb軸はマクロに揃っていない。
導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、1nm以上10
nm未満のサイズの微結晶(ナノ結晶ともいう。)を膜中に含む。または、微結晶酸化物
半導体膜は、例えば、1nm以上10nm未満の結晶部を有する結晶−非晶質混相構造の
酸化物半導体を有している。
物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が
無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な
非晶質であり、結晶部を有さない。
導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶
酸化物半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、
非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、
の積層構造を有してもよい。
クトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異な
る結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物
半導体膜の一例としては、CAAC−OS膜がある。
S(C Axis Aligned Crystalline Oxide Semic
onductor)膜とすることが好ましい。
及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結
晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過
型電子顕微鏡(TEM:Transmission Electron Microsc
ope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界、結
晶部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界
(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、
粒界に起因する電子移動度の低下が抑制される。
トル又は表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直な方向か
ら見て金属元素が三角形状又は六角形状の配列し、c軸に垂直な方向から見て金属原子が
層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞ
れa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場
合、80°以上100°以下、好ましくは85°以上95°以下の範囲も含まれることと
する。また、単に平行と記載する場合、−10°以上10°以下、好ましくは−5°以上
5°以下の範囲も含まれることとする。
AC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、C
AAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
トル又は表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形
状(被形成面の断面形状又は表面の断面形状)によっては互いに異なる方向を向くことが
ある。従って、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の
法線ベクトル又は表面の法線ベクトルに平行な方向なるように揃う。結晶部は、成膜する
ことにより、又は成膜後に熱処理などの結晶化処理を行うことにより形成される。
動が小さい。よって、当該トランジスタは信頼性が高い。
素イオン又は水酸化イオンなどを含む。)及び酸素欠損は電荷を生成するため、酸化物半
導体膜のキャリア密度が増大し、酸化物半導体膜を低抵抗化させる。それゆえ、水素及び
酸素欠損を含む酸化物半導体膜を有するトランジスタは、しきい値電圧がマイナス方向に
変動しやすく、ノーマリーオン特性となりやすい。
れていることが好ましく、具体的には、酸化物半導体膜104の水素濃度は5×1019
atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望まし
くは5×1017atoms/cm3以下とする。当該水素濃度は二次イオン質量分析法
(SIMS:Secondary Ion Mass Spectrometry)で測
定されるものである。また、酸化物半導体膜104は、化学量論的組成より酸素が多い過
飽和の状態とすることが好ましい。
れない高純度化されたものであることが望ましい。後述するトランジスタ100の製造工
程において、これらの不純物が混入又は酸化物半導体膜104表面に付着する恐れのない
工程を適宜選択することが好ましく、酸化物半導体膜104表面に付着した場合には、シ
ュウ酸や希フッ酸などに曝す、又はプラズマ処理(N2Oプラズマ処理など)を行うこと
により、酸化物半導体膜104表面の不純物を除去することが好ましい。具体的には、酸
化物半導体膜104の銅濃度は1×1018atoms/cm3以下、好ましくは1×1
017atoms/cm3以下とする。また、酸化物半導体膜104のアルミニウム濃度
は1×1018atoms/cm3以下とする。また、酸化物半導体膜104の塩素濃度
は2×1018atoms/cm3以下とする。このようにすることで、トランジスタ1
00を良好な電気特性を有するトランジスタとすることができる。
する場合、酸化物半導体膜104表面の平坦性を高めることによって、非晶質の酸化物半
導体膜を用いたトランジスタより電界効果移動度が高いトランジスタを得ることができる
。酸化物半導体膜104表面の平坦性を高めるためには、平坦な表面上に酸化物半導体膜
104を形成することが好ましく、具体的には、平均面粗さ(Ra)が0.15nm以下
、好ましくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
y1)),(x1,y2,f(x1,y2)),(x2,y1,f(x2,y1)),(
x2,y2,f(x2,y2))の4点で表される四角形の領域とし、指定面をxy平面
に投影した長方形の面積をS0、基準面の高さ(指定面の平均の高さ)をZ0とする。R
aは原子間力顕微鏡(AFM:Atomic Force Microscope)にて
測定可能である。
電界効果移動度、しきい値、ばらつき等)に応じて適切な組成の酸化物半導体を用いれば
よい。また、必要とするトランジスタ特性を得るために、酸化物半導体膜104は、キャ
リア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適
切な酸化物半導体とすることが好ましい。
しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低くすることにより
電界効果移動度を上げることができる。
の酸化物半導体膜を形成した積層構造を適用することができる。例えば、非晶質構造の酸
化物半導体膜、多結晶構造の酸化物半導体膜、及びCAAC−OS膜の少なくとも2種を
含む積層構造を適用することができる。
適用することもできる。具体的には、ゲート絶縁膜113と接する面を含む第1の酸化物
半導体膜(以下、上層ともいう)と、上面が第1の酸化物半導体膜に接し、且つ第1の酸
化物半導体膜と組成が異なる第2の酸化物半導体膜(以下、下層ともいう。)と、を含む
積層構造を適用することもできる。なお、この場合、上層にチャネル形成領域の多くが含
まれる。これは、上層のほうがが下層よりもゲート電極117に近接するからである。
には、上層におけるインジウム濃度を下層におけるインジウム濃度よりも高くし、且つ下
層におけるガリウム濃度を上層におけるガリウム濃度よりも高くすること、及び上層にお
けるインジウム濃度を上層におけるガリウム濃度よりも高くし、且つ下層におけるガリウ
ム濃度を下層におけるインジウム濃度よりも高くすることの一方又は双方とすることが好
ましい。
ネルの形成を抑制することができる。具体的には、上層のインジウム濃度を高くすること
によって当該トランジスタ100の電界効果移動度を増大させることができる。これは、
酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率
を高くすることでs軌道のオーバーラップが多くなることに起因する。また、下層のガリ
ウム濃度を高くすることによって酸素の脱離を抑制し、上層における寄生チャネルの形成
を抑制できる。これは、GaがInと比較して酸素欠損を形成するために必要なエネルギ
ーが大きく、酸素欠損が生じにくいことに起因する。
及び窒化酸化絶縁膜から選ばれた一に絶縁膜、又は複数が積層された絶縁膜を用いること
ができる。
リケート(HfSixOy(x>0、y>0))膜、窒素が添加されたハフニウムシリケ
ート膜、ハフニウムアルミネート(HfAlxOy(x>0、y>0))膜、又は酸化ラ
ンタン膜など(いわゆるhigh−k材料からなる膜)を含む膜を適用することもできる
。このような膜を用いることでゲートリーク電流の低減が可能である。
、トランジスタの微細化、又はオン電流及び電界効果移動度を向上させるために、ゲート
絶縁膜113は薄いことが好ましい。例えば、5nm以上50nm以下とすることが好ま
しく、10nm以上30nm以下とすることがさらに好ましい。
イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンから選ばれ
た金属元素、又は上述した金属元素を成分とする合金、上述した金属元素を組み合わせた
合金等を用いることができる。また、ゲート電極117は、単層構造でも、二層以上の積
層構造としてもよい。
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添
加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
系酸化窒化物半導体膜、In−Ga系酸化窒化物半導体膜、In−Zn系酸化窒化物半導
体膜、Sn系酸化窒化物半導体膜、In系酸化窒化物半導体膜、金属窒化膜(InN、Z
nN等)等を用いることが好ましい。特に抵抗率が1×10−4Ωcm以上1×10−1
Ωcm以下、好ましくは1×10−4Ωcm以上1×10−2Ωcm以下であるこれらの
膜を用いることが好ましい。また、これらの膜は5eV以上、好ましくは5.5eV以上
の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体
を用いたトランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフ特
性のスイッチング素子を実現できる。例えば、In−Ga−Zn系酸化窒化物半導体膜を
用いる場合、少なくとも酸化物半導体膜104より高い窒素濃度、具体的には7原子%以
上のIn−Ga−Zn系酸化窒化物半導体膜を用いる。
ン、クロム、銅、マンガン、イットリウム、ジルコニウム、モリブデン、銀、タンタル、
又はタングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金、上述
した金属元素を組み合わせた合金等を用いることができる。ソース電極127a及びドレ
イン電極127bは、単層構造でも、二層以上の積層構造としてもよい。なお、酸化イン
ジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
絶縁膜、及び窒化酸化絶縁膜、並びに基板101と下地絶縁膜103との間に設けること
ができる窒化絶縁膜から選ばれた一に絶縁膜、又は複数が積層された絶縁膜を用いること
ができる。
部、並びにドレイン電極127b及びゲート電極117間の凹部を埋め、ソース電極12
7aの一部及びドレイン電極127bの一部を覆うことができる幅であれば、適宜選択す
ることができる。
、外部から水素(水、水素イオン又は水酸化イオンなどを含む。)が酸化物半導体膜10
4に侵入することを抑制できる絶縁膜であることが好ましい。加えて、絶縁膜121は、
酸化物半導体膜104やゲート絶縁膜113など半導体装置を構成する膜に含まれる酸素
が外部に放出されることを抑制できる絶縁膜であることが好ましい。
縁膜は、例えばスパッタリング法で形成した絶縁性を有する金属酸化膜、特にスパッタリ
ング法で形成した酸化アルミニウム膜が挙げられる。当該酸化アルミニウム膜は高密度(
膜密度3.2g/cm3以上、好ましくは3.6g/cm3以上)な膜とすることで、外
気中の水分などの不純物が酸化物半導体膜104に侵入すること抑制することができる。
また、トランジスタ100の構成要素に含まれる酸素がトランジスタ100の外部に放出
されることを抑制することもできる。
が酸化物半導体膜104に混入することを抑制するバリア膜として、さらに酸化物半導体
膜104を構成する主成分材料である酸素の放出を抑制するバリア膜として機能し、良好
な電気特性を有するトランジスタ100を作製することができる。しかし、一般にスパッ
タリング法は段差被覆性に劣っており、ソース電極127a及びゲート電極117間の凹
部、並びにドレイン電極127b及びゲート電極117間の凹部によって、絶縁膜121
の段切れなどの不良が生じる可能性があり、段切れが生じるとトランジスタ100の電気
特性が不良になる。そこで、トランジスタ100はサイドウォール絶縁膜119によって
当該凹部が埋められているため、絶縁膜121が段切れなどの不良なく形成されており、
良好な電気特性を有するトランジスタである。
、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハ
フニウム、又は酸化窒化ハフニウムなどの絶縁性を有する金属酸化膜が挙げられる。なお
、膜密度はラザフォード後方散乱法(RBS:Rutherford Backscat
tering Spectrometry)や、X線反射率測定法(XRR:X−Ray
Reflection)によって測定することができる。
び窒化酸化絶縁膜から選ばれた一に絶縁膜、又は複数が積層された絶縁膜を用いることが
できる。
03上に酸化物半導体膜150を形成する(図4(A)参照)。
l Vapor Deposition)法、スパッタリング法、分子線エピタキシー(
MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PL
D:Pulsed Laser Deposition)法、又はレーザーアブレーショ
ン法によって形成することができる。
膜を形成する。化学量論的組成より多くの酸素を含む絶縁膜は、例えば、上記列挙した材
料及び形成方法を用いて形成した絶縁膜に、イオンインプランテーション法又はイオンド
ーピング法を用いて酸素イオンを注入することで形成することができる。なお、酸素を含
む雰囲気中で熱処理又はプラズマ処理を行うことで当該形成した絶縁膜に酸素イオンを注
入してもよい。
化シリコンをCVD法により300nmの厚さで形成する。なお、本実施の形態では、下
地絶縁膜103に含まれる水素を除去するために熱処理を行った後に、酸素イオンを注入
することで酸素が過剰に含まれている酸化窒化シリコンを形成する。
スレーザ堆積法、レーザーアブレーション法等により下地絶縁膜103上に形成される。
の電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる
。
び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対し
て酸素のガス比を高めることが好ましい。
、適宜選択すればよい。
用いて行うことができる。
温度を200℃以上700℃以下として酸化物半導体膜を形成する方法である。第2の方
法は、成膜時に熱を加えず、酸化物半導体膜を成膜した後に200℃以上700℃以下の
熱処理を行う方法である。第3の方法は、薄い膜厚で酸化物半導体膜を形成した後、20
0℃以上700℃以下の熱処理を行い、熱処理した酸化物半導体膜上に、当該酸化物半導
体膜より厚い膜厚で再度、酸化物半導体膜を形成する方法である。なお、第2の方法にお
いて、再度酸化物半導体膜を形成した後、200℃以上700℃以下の熱処理を行っても
よい。
下、又は希ガスと酸素の混合雰囲気下で形成することができる。酸化物半導体膜150は
、形成時に酸素が多く含まれるような条件(例えば、酸素100%の雰囲気下でスパッタ
リング法により成膜を行うなど)で形成して、酸素を多く含む(好ましくは酸化物半導体
が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域を有する)膜とす
ることが好ましい。
形成するためのターゲットとしては、例えば、In:Ga:Zn=1:1:1(原子数比
)の金属酸化物ターゲットを用いることができる。また、金属酸化物ターゲットの材料及
び組成に限定されず、例えば、In:Ga:Zn=2:2:1(原子数比)の金属酸化物
ターゲット、又はIn:Ga:Zn=3:1:2(原子数比)の金属酸化物ターゲットを
用いることができる。
な熱エネルギーは異なる。例えば、In:Ga:Zn=3:1:2(原子数比)の金属酸
化物ターゲットを用いる場合は、被形成基板を300℃程度にした状態で成膜することで
CAAC−OS膜が形成されることに対し、In:Ga:Zn=1:1:1(原子数比)
の金属酸化物ターゲットでは被形成基板を400℃程度にした状態でCAAC−OS膜が
形成される。
上99.9%以下である。充填率の高い金属酸化物ターゲットを用いることにより、形成
する酸化物半導体膜を緻密な膜とすることができる。
多結晶等の結晶性を有するターゲットが好ましい。結晶性を有するターゲットを用いるこ
とにより、形成された膜も結晶性を有し、特に、形成された膜においてはCAAC−OS
膜となりやすい。
和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成
膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸
素雰囲気(酸素ガス100%)で成膜を行うことが好ましい。成膜ガスの酸素の占める割
合が多い条件、特に酸素ガス100%の雰囲気で成膜すると、例えば成膜温度を300℃
以上としても、膜中からのZnの放出が抑えられる。
又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
室内に基板101を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が
除去されたスパッタリングガスを導入し、上記ターゲットを用いて基板101上に酸化物
半導体膜150を形成する。成膜室内の残留水分を除去するためには、吸着型の真空ポン
プ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いるこ
とが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えた
ものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水
など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるた
め、当該成膜室で形成した酸化物半導体膜150に含まれる不純物の濃度を低減できる。
ることが好ましい。下地絶縁膜103と酸化物半導体膜150とを大気に曝露せずに連続
して形成すると、下地絶縁膜103表面に水素や水分などの不純物が吸着することを防止
することができる。
脱水素化)するための熱処理を行ってもよい。熱処理の温度は、300℃以上700℃以
下、又は基板の歪み点未満とする。熱処理は減圧下、酸素雰囲気下、窒素雰囲気下、又は
希ガス雰囲気下などで行うことができる。また、熱処理の時間は適宜選択することができ
る。例えば、熱処理装置の一つである電気炉に基板101を導入し、酸化物半導体膜15
0に対して酸素雰囲気下450℃において1時間の熱処理を行うことができる。
射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas Ra
pid Thermal Annealing)装置、LRTA(Lamp Rapid
Thermal Annealing)装置等のRTA(Rapid Thermal
Annealing)装置を用いることができる。LRTA装置は、ハロゲンランプ、
メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウム
ランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を
加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。高
温のガスには、アルゴンなどの希ガス、又は窒素のような、熱処理によって被処理物と反
応しない不活性気体が用いられる。
れ、数分間加熱した後、基板を不活性ガス中から出すGRTAを行ってもよい。
素を含む膜の形成前、及び酸化物半導体膜150への酸素の導入工程前であれば、どのタ
イミングで行ってもよい。
動度を向上させるために、下地絶縁膜103を上記範囲の平均面粗さ(Ra)となるよう
に研磨処理(例えば、化学的機械研磨(Chemical Mechanical Po
lishing:CMP)法)、ドライエッチング処理、プラズマ処理を行うことが好ま
しい。
ッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にR
F電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である
。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタ
リングを行うと、下地絶縁膜103の表面に付着している粉状物質(パーティクル、ごみ
ともいう)を除去することができる。
てもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も
特に限定されず、下地絶縁膜103表面の凹凸状態に合わせて適宜選択して処理を行えば
よい。
ットを用いるスパッタリング法により、CAAC−OS膜のIGZO膜を20nm形成す
る。
当該レジストマスクを用いてエッチング工程を行い、酸化物半導体膜104を形成し、下
地絶縁膜103及び酸化物半導体膜104上に導電膜152を形成する(図4(B)参照
)。
法で形成することができる。インクジェット法などの印刷法を用いることで、フォトマス
クを用いずに当該マスクを形成することができ、トランジスタ100の作製コストを低減
できる。以降の作製工程で行うフォトリソグラフィ工程においても、フォトマスクを用い
る方法、又はインクジェット法などの印刷法でマスクを形成することができる。
ットエッチングでもよく、両方を用いてもよい。例えば、ドライエッチングの場合は、酸
化物半導体膜150の材料に合わせてエッチングガスを適宜選択して行うことができる。
酸化物半導体膜150のウェットエッチングに用いるエッチング液としては、燐酸と酢酸
と硝酸を混ぜた溶液などを用いることができる。また、ITO07N(関東化学社製)を
用いてもよい。
することもできる。このようにすることで素子分離された酸化物半導体膜104を直接的
に形成することができる。
着法等で形成することができる。ここでは、スパッタリング法により厚さ50nmのタン
グステン膜、厚さ400nmのアルミニウム膜、及び厚さ100nmのチタン膜を順に積
層して形成する。
を用いてエッチング工程を行い、ソース電極127a及びドレイン電極127bを形成す
る。そして、酸化物半導体膜104、ソース電極127a及びドレイン電極127b上に
ゲート絶縁膜113を形成する(図4(C)参照)。
ことができる。導電膜152の材料によって、ドライエッチングのエッチング条件(エッ
チングガス、圧力、印加電力、及び処理時間など)又はウェットエッチングのエッチング
条件(エッチング液、液温、及び処理時間など)を適宜選択して行えばよい。ここでは、
ドライエッチングでタングステン膜、アルミニウム膜、チタン膜を加工してソース電極1
27a及びドレイン電極127bを形成する。
ように形成することで、この工程の後に形成される膜が段切れすることを抑制できる。テ
ーパ形状は、マスクを後退させつつエッチングすることで形成することができる。
チャネル長に相当する。そこで、チャネル長を微細に形成するため、導電膜152に行う
フォトリソグラフィ工程は、露光装置の光源として波長365nm以下の光を用いること
が好ましい。例えば、高圧水銀灯のスペクトル光であるi線(波長365nm)、または
KrFレーザ光(波長248nm)やArFレーザ光(波長193nm)などの可視光か
ら紫外領域の波長の光を用いることが好ましい。
パッタリング法、CVD法、塗布法、又は印刷法等により形成することができる。
CVD法により20nmの厚さで形成する。なお、本実施の形態では、ゲート絶縁膜11
3に含まれる水素を除去するために熱処理を行った後に、酸素イオンを注入することで酸
素が過剰に含まれている酸化窒化シリコンを形成する。
、導電膜152と同様に、上記列挙した導電材料を用いて、スパッタリング法、CVD法
、又は蒸着法などで形成する。ここでは、厚さ100nmのタングステン膜をスパッタリ
ング法により形成する。
を用いてエッチング工程を行い、ゲート電極117を形成する(図5(A)参照)。なお
、後の作製工程でサイドウォール絶縁膜119を形成することを考慮して、ゲート電極1
17は出来る限り垂直に近いテーパ角を有するように形成する。
ことができる。導電膜154の材料によって、ドライエッチングのエッチングガス又はウ
ェットエッチングのエッチング液を適宜選択して行えばよい。ここでは、上記マスクを用
いてドライエッチングでタングステン膜を加工してゲート電極117を形成する。
ート絶縁膜113のゲート電極117に接する領域以外を除去した後、以下記載する工程
を行うことで、図1(B)に示したようなサイドウォール絶縁膜119とソース電極12
7a及びドレイン電極127bとが接する構成のトランジスタを作製することができる。
B)参照)。
リング法、CVD法、塗布法、又は印刷法等により形成することができる。なお、後の作
製工程で絶縁膜156をサイドウォール絶縁膜119に加工した際に、ゲート電極117
及びソース電極127aの間の凹部、並びゲート電極117及びドレイン電極127bの
間の凹部が埋めることができる厚さで形成することが好ましい。
ッチング)法などの異方性エッチングによって加工し、ゲート電極117の側面に接する
サイドウォール絶縁膜119を自己整合的に形成する。ここで、絶縁膜156は、酸化絶
縁膜、酸化窒化絶縁膜、窒化酸化絶縁膜で形成することにより、トランジスタ100を作
製する際の熱処理によって酸化物半導体膜104に酸素が供給され、酸化物半導体膜10
4中の酸素欠損を修復することができ、トランジスタ100の電気特性を良好にすること
ができる。また、窒化絶縁膜を用いる場合は、ゲート絶縁膜113とのエッチング選択比
の高い条件で、サイドウォール絶縁膜119を形成するエッチングを行うことができるた
め、サイドウォール絶縁膜119を形成する際に発生する不良を抑制することができる。
従って、歩留まり良くトランジスタ100を作製することができる。
絶縁膜121を形成する(図6参照)。
好ましくは5nm以上200nm以下、より好ましくは5nm以上100nm以下とし、
ここではスパッタリング法で酸化アルミニウム膜を70nm形成する。
並びにゲート電極117及びドレイン電極127b間の凹部を埋めるように設けられてい
るため、スパッタリング法で形成する酸化アルミニウム膜を段切れなく形成することがで
きる。それゆえ、歩留まり良く(生産性の高く)トランジスタ100を作製することがで
きる。
123は、上記列挙した下地絶縁膜103に適用できる材料を用いて、スパッタリング法
、CVD法、塗布法、又は印刷法等により形成することができる。本実施の形態では、プ
ラズマCVD法で形成した酸化窒化シリコンを400nm形成する。
、下地絶縁膜103上に酸化物半導体膜150を形成した後に行うことができる熱処理と
同様の加熱条件を用いて行うことができる。当該熱処理によって、下地絶縁膜103及び
ゲート絶縁膜113に酸素の一部が、下地絶縁膜103と酸化物半導体膜104の界面、
ゲート絶縁膜113と酸化物半導体膜104の界面、及び酸化物半導体膜104に供給さ
れ、それぞれの界面における界面準位密度を低減し、且つ、酸化物半導体膜104中の酸
素欠損を修復することができる。従って、電気特性の良好な半導体装置を作製することが
できる。
欠損が低減されており、高純度化した酸化物半導体膜であるため、しきい値電圧のマイナ
スシフトが抑制されている。また、ソース電極127a及びドレイン電極127b間のリ
ーク電流、代表的にはオフ電流密度(オフ電流をトランジスタのチャネル幅で除した数値
)を数yA/μm〜数zA/μmにまで低減することが可能である。そして、トランジス
タ100は酸化物半導体膜104には低抵抗領域が設けられていないことから、トランジ
スタ100のオフ電流密度を容易に上記範囲にまで低減できる。
で低減できることから、トランジスタ100のチャネル長を100nm以下、例えば30
nmにまで微細化することができる。なお、このようにチャネル長が短い場合でもゲート
絶縁膜113の厚さを数十nmと薄くすること、及びオフ電流密度を上記範囲にまで低減
することができる。
きる。または、良好な電気特性を有し、高性能な半導体装置を歩留まり良く作製すること
ができる。
成、方法などと適宜、組み合わせて用いることができる。
本実施の形態では、先の実施の形態で説明した半導体装置とは構造が一部異なる半導体
装置について説明する。なお、以下の本実施の形態においても半導体装置をトランジスタ
として説明する。また、以下の本実施の形態は、先の実施の形態で用いた図面(符号及び
ハッチングを含む。)及び説明を適宜用い、重複する説明は省略することがある。
として機能する第1の領域と、第1の領域を挟んで設けられる一対の第2の領域と、第1
の領域及び一対の第2の領域を挟んで設けられる一対の第3の領域とを有する点で、実施
の形態1で説明したトランジスタ100と異なる。
レイン電極をマスクとして用いてドーパントを注入することで自己整合的に形成すること
ができる。
A)は、トランジスタ200の上面図であり、図7(B)は、図7(A)の一点鎖線A−
B間の断面図である。なお、図7(A)では、明瞭化のため、トランジスタ200の構成
要素の一部(例えば、基板101、下地絶縁膜103、及びゲート絶縁膜113など)を
省略している。
04を、チャネル形成領域として機能する第1の領域105、第1の領域105を挟んで
設けられる一対の第2の領域107a、107b、及び第1の領域105及び一対の第2
の領域107a、107bを挟んで設けられる一対の第3の領域109a、109bを有
する酸化物半導体膜111にした構成であり、ソース電極127a及びドレイン電極12
7bのチャネル幅方向の線幅は酸化物半導体膜111のチャネル幅方向の線幅よりも広い
構成である(図7(A)、(B)参照)。
り、トランジスタ200は、ソース電極127a及びゲート電極117に形成される凹部
、並びにドレイン電極127b及びゲート電極117の間に形成される凹部がサイドウォ
ール絶縁膜119によって埋められているため、当該凹部の上方に形成される膜の段差被
覆性が改善されており、当該凹部において段切れなど不良の発生を抑制されるため、良好
な電気特性を有するトランジスタである。
チャネル幅方向の線幅は酸化物半導体膜111のチャネル幅方向の線幅よりも広い構成で
あるが、酸化物半導体膜111のチャネル幅方向の線幅よりも狭い構成であってもよい。
であり、ドーパントが含まれていない領域である。また、一対の第2の領域107a、1
07bはゲート電極117とソース電極127a及びドレイン電極127bとの間のサイ
ドウォール絶縁膜119と重畳する領域であり、ドーパントが含まれている領域である。
一対の第3の領域109a、109bは、ソース電極127a及びドレイン電極127b
と接している領域であり、ドーパントが含まれていない領域である。
りも低抵抗である。一対の第3の領域109a、109bはドーパントを含んでいないが
ソース電極127a及びドレイン電極127bと接しており、ソース電極127a及びド
レイン電極127bに用いる材料に応じて、一対の第3の領域109a、109bとの接
触抵抗が低減し、一対の第3の領域109a、109bとソース電極127a及びドレイ
ン電極127bとの界面近傍の領域は第1の領域105よりも低抵抗になる。それゆえ、
少なくとも一対の第3の領域109a、109bはソース領域及びドレイン領域として機
能する。
抵抗領域である一対の第2の領域107a、107bと、ソース電極127a及びドレイ
ン電極127bと接する一対の第3の領域109a、109bとを有するため、オン電流
及び電界効果移動度を増大させることができる。
説明したトランジスタの作製方法を参照して説明する。
、ゲート絶縁膜113を通過させてドーパント159を酸化物半導体膜104に注入し、
酸化物半導体膜111を形成する(図8参照)。なお、ドーパント159を注入する工程
においてゲート電極117をマスクとしているため、酸化物半導体膜111の第1の領域
105は酸化物半導体膜104と同じ構成である。
ート絶縁膜113のゲート電極117に接する領域以外を除去した後、以下記載する工程
を行うことで、図1(B)に示したようなサイドウォール絶縁膜119とソース電極12
7a及びドレイン電極127bとが接する構成のトランジスタを作製することができる。
用いることができ、例えば、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジ
ウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上の元素を用いることができ
る。
ーション法又はイオンドーピング法を用いることができる。なお、ドーパント159はイ
オンインプランテーション法又はイオンドーピング法で注入する他に、酸化物半導体膜1
04を低抵抗化するドーパント159を含む雰囲気で、プラズマ処理又は熱処理を行うこ
とでドーパント159を酸化物半導体膜104に注入してもよい。
例えば、ドーパント159としてリンを用いて、イオンインプランテーション法でリンイ
オンの注入を行う場合、加速電圧30kV、ドーズ量は1×1013ions/cm2以
上5×1016ions/cm2以下とすればよく、具体的にはドーズ量を1×1015
ions/cm2とすればよい。
注入した後、熱処理を行ってもよい。当該熱処理は、酸素雰囲気下、窒素雰囲気下、減圧
下、又は大気(超乾燥エア)下において、300℃以上700℃以下、又は温度300℃
以上基板101の歪み点未満で行う。例えば、酸素雰囲気下において、300℃以上45
0℃以下で1時間行うことが好ましい。
159を注入した後のトランジスタ200の作製工程の熱処理において、第1の領域10
5に含まれる水素がドーパント159を含む領域に拡散しやすくなる。これにより、第1
の領域105の水素が減少し、第1の領域105は高純度化され、ドーパント159を含
む領域はさらに低抵抗化する。
9の注入によって、一部非晶質化することがある。その際は、当該非晶質化した領域が結
晶化する温度で熱処理を行うことで、当該非晶質化した領域の結晶性を回復させることが
できる。
とでトランジスタ200を作製することができる(図5(B)、(C)、図6及び図7参
照)。
、下地絶縁膜103上に酸化物半導体膜150を形成した後に行う熱処理と同様にして行
うことができる。当該熱処理によって、下地絶縁膜103及びゲート絶縁膜113に含ま
れる酸素の一部が、下地絶縁膜103と酸化物半導体膜111(特に第1の領域105)
との界面、ゲート絶縁膜113と酸化物半導体膜111(特に第1の領域105)との界
面、及び酸化物半導体膜111(特に第1の領域105)に供給され、それぞれの界面に
おける界面準位密度を低減し、且つ、酸化物半導体膜111中の酸素欠損を修復すること
ができる。従って、電気特性の良好な半導体装置を作製することができる。
損が低減されており、高純度化した酸化物半導体膜であるため、しきい値電圧のマイナス
シフトが抑制されている。また、ソース電極127a及びドレイン電極127b間のリー
ク電流、代表的にはオフ電流密度(オフ電流をトランジスタのチャネル幅で除した数値)
を数yA/μm〜数zA/μmにまで低減することが可能である。
で低減できることから、トランジスタ200のチャネル長を100nm以下、例えば30
nmにまで微細化することができる。なお、このようにチャネル長が短い場合でもゲート
絶縁膜113の厚さを数十nmと薄くすること、及びオフ電流密度を上記範囲にまで低減
することができる。
きる。そして、良好な電気特性を有し、高性能な半導体装置を歩留まり良く作製すること
ができる。
本実施の形態では、先の実施の形態で説明した半導体装置とは構造が一部異なる半導体
装置について説明する。
ずチャネル形成領域として機能する第1の領域と、第1の領域を挟んで設けられ、ドーパ
ント含む一対の第2の領域と、第1の領域及び一対の第2の領域を挟んで設けられ、ドー
パント含む一対の第3の領域とを有する点で、実施の形態1で説明したトランジスタ10
0と異なる。
ト絶縁膜、ソース電極及びドレイン電極を通過させてドーパントを注入することで自己整
合的に形成することができる。
A)は、トランジスタ300の上面図であり、図9(B)は、図9(A)の一点鎖線A−
B間の断面図である。なお、図9(A)では、明瞭化のため、トランジスタ300の構成
要素の一部(例えば、基板101、下地絶縁膜103、及びゲート絶縁膜113など)を
省略している。
11を、チャネル形成領域として機能する第1の領域105、第1の領域105を挟んで
設けられる一対の第2の領域107a、107b、及び第1の領域105及び一対の第2
の領域107a、107bを挟んで設けられる一対の第3の領域115a、115bを有
する酸化物半導体膜130にした構成である(図9(A)、(B)参照)。
て設けられている。つまり、トランジスタ300は、ソース電極127a及びゲート電極
117に形成される凹部、並びにドレイン電極127b及びゲート電極117の間に形成
される凹部がサイドウォール絶縁膜119によって埋められているため、当該凹部の上方
に形成される膜の段差被覆性が改善されており、当該凹部において段切れなど不良の発生
を抑制されるため、良好な電気特性を有するトランジスタである。
チャネル幅方向の線幅は酸化物半導体膜130のチャネル幅方向の線幅よりも広い構成で
あるが、トランジスタ100のように酸化物半導体膜130のチャネル幅方向の線幅より
も狭い構成であってもよい。
であり、ドーパントが含まれていない領域である。また、一対の第2の領域107a、1
07bはゲート電極117とソース電極127a及びドレイン電極127bとの間のサイ
ドウォール絶縁膜119と重畳する領域であり、ドーパントが含まれている領域である。
一対の第3の領域115a、115bは、ソース電極127a及びドレイン電極127b
と接している領域であり、ドーパントが含まれている領域である。
よりドーパント濃度が高く、低抵抗である。それゆえ、一対の第3の領域115a、11
5bはソース領域及びドレイン領域として機能する。
27a及びドレイン電極127bと接する一対の第3の領域115a、115bの抵抗が
低減していることで、ソース電極127a及びドレイン電極127bとの接触抵抗を低減
でき、トランジスタ300のオン電流及び電界効果移動度を向上させることができる。
115a、115bというように、酸化物半導体膜130に、チャネル形成領域及びドー
パント濃度差を有する低抵抗領域を設けることで、特にドレイン領域近傍における電界集
中を抑制することができ、電界集中によってトランジスタが破壊されることを抑制するこ
とができる。
明したトランジスタ100の作製方法を参照して説明する。
縁膜103上に酸化物半導体膜150を形成する。(図4(A)参照)。
びエッチング工程を行って酸化物半導体膜104を形成し、下地絶縁膜103及び酸化物
半導体膜104上に導電膜152を形成する(図10(A)参照)。
せてドーパントを酸化物半導体膜104に注入することから、ソース電極127a及びド
レイン電極127bに加工される導電膜152は、トランジスタ100及びトランジスタ
200において形成する場合と比べて薄く形成する。例えば、30nmの厚さで導電膜1
52を形成することが好ましい。さらに、導電膜152はドーパントを通過させやすい導
電材料で形成することがさらに好ましい。
エッチング工程を行い、ソース電極127a及びドレイン電極127bを形成し、ソース
電極127a及びドレイン電極127b上にゲート絶縁膜113を形成する(図10(B
)参照)。次に、トランジスタ100と同様にゲート絶縁膜113上にゲート電極117
を形成し、ゲート電極117をマスクとし、ゲート絶縁膜113、ソース電極127a及
びドレイン電極127bを通過させてドーパント159を酸化物半導体膜104に注入す
る(図10(C)参照)。ドーパント159を注入する方法はトランジスタ200と同様
である。ただし、酸化物半導体膜104において一対の第3の領域115a、115bと
なる領域のほうが、一対の第2の領域107a、107bとなる領域よりもドーパント1
59が多く含まれるように処理条件を制御して注入する。例えば、イオンインプランテー
ション法又はイオンドーピング法を用いる場合、適宜、加速電圧を制御して一対の第3の
領域115a、115bとなる領域のほうが、一対の第2の領域107a、107bとな
る領域よりもドーパント159が多く含まれるように行えばよい。この工程により、第1
の領域105、一対の第2の領域107a、107b及び一対の第3の領域115a、1
15bを有する酸化物半導体膜130を形成することができる。
ジスタ300を作製することができる(図5(B)、(C)、図6及び図9参照)。
た後にドーパント159を再度注入してもよい。
ール絶縁膜119をマスクとしてドーパント159を注入することで、本発明の一態様で
あるトランジスタ400を作製することができる(図11(A)、(B)参照)。
11(A)は、トランジスタ400の上面図であり、図11(B)は、図11(A)の一
点鎖線A−B間の断面図である。なお、図11(A)では、明瞭化のため、トランジスタ
400の構成要素の一部(例えば、基板101、下地絶縁膜103、及びゲート絶縁膜1
13など)を省略している。
一対の第2の領域107a、107b及び一対の第3の領域115a、115bの一部が
第1の領域105と同様にドーパント159を含まない領域とした構成である。
示したようにゲート電極117を形成する工程まで行う。次に、トランジスタ300とは
異なり、サイドウォール絶縁膜119を形成し、その後、ゲート電極117及びサイドウ
ォール絶縁膜119をマスクとし、ゲート絶縁膜113を通過させてドーパント159を
酸化物半導体膜104に注入する(図12(B)参照)。サイドウォール絶縁膜119を
形成する工程及びドーパント159を注入する工程は、先の実施の形態で説明したトラン
ジスタ200と同様にして行うことができる。
にしきい値電圧のマイナスシフトが抑制されている。また、ソース電極127a及びドレ
イン電極127b間のリーク電流、代表的にはオフ電流密度(オフ電流をトランジスタの
チャネル幅で除した数値)を数yA/μm〜数zA/μmにまで低減することが可能であ
る。
様にトランジスタ300のチャネル長を100nm以下、例えば30nmにまで微細化す
ることができる。なお、このようにチャネル長が短い場合でもゲート絶縁膜113の厚さ
を数十nmと薄くすること、及びオフ電流密度を上記範囲にまで低減することができる。
きる。または、良好な電気特性を有し、高性能な半導体装置を歩留まり良く作製すること
ができる。
本実施の形態では、先の実施の形態で説明した半導体装置とは構造が一部異なる半導体
装置について説明する。
側端が、ソース電極のゲート電極と対向している面とソース電極の上面とで形成される角
部、及びドレイン電極のゲート電極と対向している面とドレイン電極の上面とで形成され
る角部に位置するトランジスタである。また、本実施の形態で説明するトランジスタのサ
イドウォール絶縁膜は、先の実施の形態で説明したトランジスタのサイドウォール絶縁膜
よりも幅が狭い。
サイドウォール絶縁膜119の側端がソース電極127aのゲート電極117と対向して
いる面とソース電極127aの上面とで形成される角部、及びドレイン電極127bのゲ
ート電極117と対向している面とドレイン電極127bの上面とで形成される角部に位
置するように設けたトランジスタである。なお、図13(A)は当該トランジスタの上面
図を示し、図13(B)は、図13(A)の一点鎖線A−B間の断面図である。なお、図
13(A)では、明瞭化のため、当該トランジスタの構成要素の一部(例えば、基板10
1、下地絶縁膜103、及びゲート絶縁膜113など)を省略している。
イドウォール絶縁膜119を形成する際の絶縁膜の厚さ及び当該絶縁膜のエッチング条件
を適宜選択することで作製することができる。例えば、当該絶縁膜の厚さは、ゲート電極
117及びソース電極127a間に形成される凹部、並びにゲート電極117及びドレイ
ン電極127b間に形成される凹部の深さを考慮して適宜選択し、当該絶縁膜を形成する
。そして、当該絶縁膜の厚さを考慮してエッチング条件を適宜選択し、当該絶縁膜にエッ
チング工程を行う。また、トランジスタ100と同様にサイドウォール絶縁膜を形成し(
図5(B)、(C)参照)、その後、酸素雰囲気下でプラズマ処理(酸素アッシング)を
行い、当該サイドウォール絶縁膜の幅を狭めることで、本実施の形態で説明するトランジ
スタのようなサイドウォール絶縁膜119を形成してもよい。
けではなく、先の実施の形態で説明したトランジスタ全てにおいて適用することができる
。そこで、図14及び図15にトランジスタのチャネル長方向の断面図を示す。
の構成を適用したトランジスタである。図14(B)は、トランジスタ300に本実施の
形態で説明したサイドウォール絶縁膜の構成を適用したトランジスタである。図15はト
ランジスタ400に本実施の形態で説明したサイドウォール絶縁膜の構成を適用したトラ
ンジスタである。
電極117を形成する際に、ゲート電極117をマスクにして、ゲート絶縁膜113のゲ
ート電極117に接する領域以外を除去する工程を行うことで、図1(B)に示したよう
なサイドウォール絶縁膜119とソース電極127a及びドレイン電極127bとが接す
る構成のトランジスタを作製することができる。
に形成される凹部、並びにゲート電極117及びドレイン電極127b間に形成される凹
部の上方に形成される膜の段差被覆性を高め、当該凹部上に形成される膜の段切れなど不
良を抑制することができる。
きる。または、良好な電気特性を有し、高性能な半導体装置を歩留まり良く作製すること
ができる。
本実施の形態では、先の実施の形態で説明した半導体装置とは構造が一部異なる半導体
装置について説明する。
較してサイドウォール絶縁膜の形状が異なるトランジスタである。本実施の形態では、実
施の形態1で説明したトランジスタ100を例に説明するが、他の実施の形態で説明する
トランジスタにおいても当該形状を有するサイドウォール絶縁膜を適用することができる
。
は、図16(A)の一点鎖線A−B間の断面図である。なお、図16(A)では、明瞭化
のため、当該トランジスタの構成要素の一部(例えば、基板101、下地絶縁膜103、
及びゲート絶縁膜113など)を省略している。
、トランジスタ100と同様に、基板101上に、下地絶縁膜103と、酸化物半導体膜
104と、ゲート絶縁膜113と、ゲート電極117と、ソース電極127aと、ドレイ
ン電極127bと、サイドウォール絶縁膜119と、絶縁膜121と、層間絶縁膜123
とを有しており、本実施の形態で説明するトランジスタは、他の実施の形態で説明するト
ランジスタと比較して、サイドウォール絶縁膜119が段差を有する形状のトランジスタ
である。当該段差は、図16(A)及び図16(B)に示したように曲率半径を有して形
成された段差であってもよく、直線的に形成された段差であってもよい(図示せず)。
する場合でもゲート電極117及びソース電極127a間に形成される凹部、並びにゲー
ト電極117及びドレイン電極127b間に形成される凹部の段差被覆性を緩やかにし、
当該凹部上に形成される膜の段切れなど不良を抑制することができる。
に加工するほうが、トランジスタ100のように表面に連続的な曲面を有するように加工
することよりも容易に実施することができる。つまり、本実施の形態で説明するサイドウ
ォール絶縁膜119のほうがプロセス条件の許容幅が広いため、作製しやすい。従って、
サイドウォール絶縁膜119を形成するためのエッチング条件(エッチングガス、圧力、
印加電力、及び処理時間など)は適宜選択すればよい。
ート絶縁膜113のゲート電極117に接する領域以外を除去した後、以下記載する工程
を行うことで、図1(B)に示したようなサイドウォール絶縁膜119とソース電極12
7a及びドレイン電極127bとが接する構成のトランジスタを作製することができる。
きる。または、良好な電気特性を有し、高性能な半導体装置を歩留まり良く作製すること
ができる。
本実施の形態では、本発明の一態様である半導体装置について説明する。なお、本実施
の形態で説明する半導体装置は、先の実施の形態で説明したトランジスタを有する記憶素
子(メモリセル)である。そこで、当該半導体装置について先の実施の形態で用いた符号
を適宜用いて説明する。
して第1のトランジスタの上方に、半導体膜を用いて作製された第2のトランジスタ及び
容量素子と、を有する。
は、同一でもよいし異なっていてもよい。ここでは、当該半導体装置の回路に好適な材料
及び構造のトランジスタをそれぞれ用いる例について説明する。
タを用いることができる。なお、当該第2のトランジスタとして用いるトランジスタの構
造に応じて、第1のトランジスタ及び容量の積層関係、並びに接続関係を適宜変更する。
本実施の形態では、第2のトランジスタにトランジスタ200を用いる例について説明す
る。
トランジスタ及び第2のトランジスタのチャネル長方向に平行な断面を示し、図17(A
)のF1−F2は第1のトランジスタのチャネル長方向に垂直な断面を示している。
Sとは、当該半導体装置に含まれるトランジスタに、先の実施の形態で説明したいずれか
のトランジスタを適用できること示す。
半導体材料を用いたトランジスタ600を有し、上部に第2の半導体材料を用いたトラン
ジスタ200及び容量素子650を有する。本実施の形態において、第1の半導体材料は
酸化物半導体以外の半導体材料であり、第2の半導体材料は酸化物半導体である。酸化物
半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニ
ウム、炭化シリコン、又はガリウムヒ素などを用いることができ、単結晶半導体を用いる
のが好ましい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能で
ある。他に、酸化物半導体以外の半導体材料として有機半導体材料などを用いてもよい。
酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、トランジスタ600及びトランジスタ200はともにnチャネル型のトランジスタ
である。
られたチャネル形成領域607と、チャネル形成領域607を挟むように設けられた不純
物領域602a、602bと、不純物領域602a、602bに接する金属間化合物領域
603a、603bと、チャネル形成領域607上に設けられたゲート絶縁膜605と、
ゲート絶縁膜605上に設けられたゲート電極617及びゲート電極603とを有する。
なお、金属間化合物領域603a、603bは、例えばシリサイド(サリサイド)などで
形成されており、ゲート電極603は、金属間化合物領域603a、603bと同じ工程
で形成することができる。また、トランジスタ600において、ゲート電極は加工精度を
高めるための第1の材料からなるゲート電極617と、配線として低抵抗化を目的とした
第2の材料からなるゲート電極603を積層した構造とすることができるが、この構造に
限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。
結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用
することができる。なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体膜が設
けられた構成の基板をいうが、本明細書などにおいては、絶縁表面上にシリコン以外の材
料からなる半導体膜が設けられた構成の基板も含む。つまり、「SOI基板」が有する半
導体膜は、シリコン半導体膜に限定されない。また、SOI基板には、ガラス基板などの
絶縁基板上に絶縁膜を介して半導体膜が設けられた構成のものが含まれるものとする。
熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた
欠陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による
成長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体
膜を形成する方法等を用いることができる。
の面から一定の深さに脆弱化層を形成し、単結晶半導体基板の一つの面上、又は素子基板
上のどちらか一方に絶縁膜を形成する。単結晶半導体基板と素子基板を、絶縁膜を挟んで
重ね合わせた状態で、脆弱化層に亀裂を生じさせ、単結晶半導体基板を脆弱化層で分離す
る熱処理を行い、単結晶半導体基板より半導体膜として単結晶半導体膜を素子基板上に形
成する。上記方法を用いて作製されたSOI基板も好適に用いることができる。
ランジスタ600を読み出し用のトランジスタとして用いることで、情報の読み出しを高
速に行うことができる。
02a、602bにはトランジスタ600をnチャネル型トランジスタとして機能させる
ドーパント(例えば、リン又はヒ素など)が注入されている。
いる。なお、高集積化を実現するためには、トランジスタ600にサイドウォール絶縁膜
を設けない構造とすることが望ましい。一方で、トランジスタ600の電気特性を重視す
る場合には、ゲート電極617の側面にサイドウォール絶縁膜を設け、不純物濃度が異な
る領域を含む不純物領域を設けてもよい(図17(A)参照)。
子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方
で、構造の微細化小型化が要求されない半導体装置においては素子分離絶縁膜606の形
成は必ずしも必要ではなく、LOCOS等の素子分離手段を用いることもできる。
では、絶縁膜619、絶縁膜623、絶縁膜625、及び絶縁膜631、並びにトランジ
スタ200の下地絶縁膜として機能する下地絶縁膜103が設けられている。
としての機能を持たせることができ、外部からチャネル形成領域607への不純物の侵入
を防止することができる。また、絶縁膜619をCVD法による窒化シリコン等の材料と
することで、チャネル形成領域607に単結晶シリコンを用いた場合には加熱処理によっ
て水素化を行うことができる。また、絶縁膜619に応力を有する絶縁膜を用いることで
、チャネル形成領域を構成する半導体材料に歪みを与えることができ、トランジスタ60
0の電界効果移動度を向上させることができる。
域603aは、少なくとも絶縁膜619、絶縁膜623及び絶縁膜625を貫通するコン
タクトプラグ618aと、配線630aと、配線637aと、少なくとも絶縁膜619、
絶縁膜623及び絶縁膜625を貫通するコンタクトプラグ639bとを介して配線64
0bと接続されている(図17(B)の2nd Line)。また、トランジスタ600
のドレインとして機能する不純物領域602b、及び金属間化合物領域603bは、少な
くとも絶縁膜619、絶縁膜623及び絶縁膜625を貫通するコンタクトプラグ618
bを介して配線630aと接続されており、図示していないが、不純物領域602a、及
び金属間化合物領域603aと同様に配線637と、コンタクトプラグ639bとを介し
てトランジスタ200より上方に設けられた配線と接続されている(図17(B)の1s
t Line)。
レイン電極としても機能する。また、不純物領域602a、602bとチャネル領域の間
には、不純物領域602a、602bと異なる不純物領域が設けられている。該不純物領
域は、導入された不純物の濃度によって、LDD領域やエクステンション領域としてチャ
ネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極617、603の側壁
には熱酸化膜などの絶縁膜を介して窒化物絶縁膜などで形成されたサイドウォール絶縁膜
を有する。当該絶縁膜や当該サイドウォール絶縁膜を用いることで、LDD領域やエクス
テンション領域を形成することができる。
示した回路構成に応じて下層の第1の半導体材料を用いたトランジスタ600と電気的に
接続されるように形成する。図17(A)においては、一例としてトランジスタ600の
ゲート電極617、603がトランジスタ200のソース電極127aと電気的に接続し
ている構成を示している。
623及び絶縁膜625を貫通するコンタクトプラグ618cと、配線630bと、配線
637bと、少なくとも下地絶縁膜103、ゲート絶縁膜113、絶縁膜121及び層間
絶縁膜123を貫通するコンタクトプラグ639aと、トランジスタ200よりも上方に
形成された配線640aと、を介してトランジスタ200のソース電極127aと電気的
に接続されている。なお、コンタクトプラグ618cはトランジスタ600のゲート電極
としても機能する。
シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アル
ミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いるこ
とができる。さらに、BPSG(Boron Phosphorus Silicate
Glass)、PSG(Phosphorus Silicate Glass)、炭
素を添加した酸化シリコン(SiOC)、フッ素を添加した酸化シリコン(SiOF)、
Si(OC2H5)4(TEOS;Tetraethyl orthosilicate
)を原料とした酸化シリコン、HSQ(Hydrogen Silsesquioxan
e)、MSQ(Methyl Silsesquioxane)、及びOSG(Orga
no Silicate Glass)などの有機ポリマー系の材料で形成された絶縁膜
を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が
顕著になり信号遅延が増大するため酸化シリコンの比誘電率(k=4.0〜4.5)では
高く、kが3.0以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ
後にCMP処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保
できる限りにおいて、これらを多孔質(ポーラス)化させて低誘電率化することができる
。絶縁膜631は、スパッタリング法、CVD法、スピンコート法(Spin On G
lass:SOGともいう)を含む塗布法等により形成できる。
縁膜627及び絶縁膜632は、後に説明するコンタクトプラグ及び配線を形成する際に
行う研磨処理またはエッチバック処理のエッチングストッパ膜として機能する。
て導電膜を形成し、該導電膜を所望の形状に加工し、研磨処理またはエッチバック処理な
どによって加工した導電膜の上面を露出させることで形成できる。
び配線637bは絶縁膜631に埋め込まれている。配線630a、配線630b、配線
637a、及び配線637bは、例えば銅、アルミニウム等の低抵抗な導電性材料を用い
ることが好ましい。低抵抗な導電性を有する材料を用いることで、配線630a、配線6
30b、配線637a、及び配線637bを伝播する信号のRC遅延を低減することがで
きる。配線630a、配線630b、配線637a、及び配線637bに銅を用いる場合
には、銅がトランジスタ600のチャネル形成領域への拡散を防止するため、バリア膜6
29及びバリア膜635を形成することが好ましい。当該バリア膜として、例えば窒化タ
ンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等
による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等と
の密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜62
9及びバリア膜635は配線630a、配線630b、配線637a、及び配線637と
は別の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理
によって絶縁膜625及び絶縁膜631に設けられた開口の内壁に析出させて形成しても
よい。
ビアホール部分を有する構造である。下部のビアホール部分は下層の配線630a及び配
線630bと接続する。該構造の配線637a及び配線637bはいわゆるデュアルダマ
シン法等により形成することができる。また、上下層の配線間の接続はデュアルダマシン
法によらず、コンタクトプラグを用いて接続してもよい。
00は先の実施の形態で説明を参照して作製することができる(図4、図7及び図8参照
)。
成できる。なお、配線640cはゲート絶縁膜113、絶縁膜121及び層間絶縁膜12
3を貫通して設けられたコンタクトプラグ639cを介してトランジスタ200のドレイ
ン電極127bと電気的に接続される(図17(B)の3rd Line)。
子650を作製するため、容量素子650をトランジスタ200と同一平面上に形成する
ことができる。従って、別途、容量素子650を作製する工程を省くことができるため、
半導体装置の生産性を向上させることや、作製コストを低減することができる。
ており、誘電体としてトランジスタ200のゲート絶縁膜113を用いており、他方の電
極としてトランジスタ200のゲート電極117を用いている(図17(B)の4th
Line及び5th Line)。なお、トランジスタ200のサイドウォール絶縁膜1
19を自己整合的に形成する場合、容量素子650の当該他方の電極にも、トランジスタ
200のサイドウォール絶縁膜119と同様の絶縁膜が形成される。
て設けてもよい。このようなレイアウトにすることで半導体装置(記憶素子)の集積度を
高めることができる。例えば、最小加工寸法をFとして、当該記憶素子の占有面積を15
F2〜25F2とすることが可能である。
105を挟んで、第1の領域105より低抵抗領域である一対の第2の領域107a、1
07b、とソース電極127a及びドレイン電極127bと接する一対の第3の領域10
9a、109bとを有する酸化物半導体膜111を有することにより、トランジスタ20
0はオン特性(例えば、オン電流及び電界効果移動度)が高く、高速動作、高速応答が可
能となる。なお、一対の第2の領域107a、107b及び一対の第3の領域109a、
109bの一方又は他方はトランジスタ200のソース領域及びドレイン領域として機能
する。
ることができる。これにより、当該酸素過剰領域から酸化物半導体膜111へ効率よく酸
素を供給することができる。また、酸素の供給は、熱処理を行ってより促進することもで
きる。
膜111と接する界面近傍以外の領域では、下地絶縁膜103上面から離れた、下地絶縁
膜103下面近傍に設けてもよい。このようにすることで、特に熱処理を行ったときでも
、下地絶縁膜103上面からの不必要な酸素の放出が抑制でき、下地絶縁膜103を酸素
過剰な状態に維持することができる。
素欠損の修復を行うことが可能となる。
には、絶縁膜121が設けられており、絶縁膜121は外気に含まれる水素などの不純物
を通過させない機能を有することから、トランジスタ200及び容量素子650の信頼性
が良好である。従って、本実施の形態に示す半導体装置は信頼性が良好な半導体装置であ
る。
体装置を作製することできる。トランジスタ200は、少なくとも第1の領域105が高
純度化され、酸素欠損が修復された酸化物半導体膜111を有するトランジスタであるた
め、電気特性の変動が抑制されたトランジスタである。それゆえ、当該半導体装置におい
ても電気特性の変動が抑制されている。
0を設けない構成の半導体装置とすることも可能である。
す。図17(B)において、トランジスタ200のソース電極又はドレイン電極の一方は
、容量素子650の電極の一方、及び、トランジスタ200のゲート電極と電気的に接続
されている。また、第1の配線(1st Line:ソース線とも呼ぶ)は、トランジス
タ600のソース電極と電気的に接続され、第2の配線(2nd Line:ビット線と
も呼ぶ。)は、トランジスタ600のドレイン電極と電気的に接続されている。また、第
3の配線(3rd Line:第1の信号線とも呼ぶ。)は、トランジスタ200のソー
ス電極又はドレイン電極の他方と電気的に接続され、第4の配線(4th Line:第
2の信号線とも呼ぶ)は、トランジスタ200のゲート電極と電気的に接続されている。
そして、第5の配線(5th Line:ワード線とも呼ぶ。)は、容量素子650の電
極の他方と電気的に接続されている。
しているため、トランジスタ200のソース電極又はドレイン電極の一方と、容量素子6
50の電極の一方と、トランジスタ600のゲート電極とが電気的に接続されたノード(
以下、ノードFG)の電位を極めて長時間にわたって保持することが可能である。そして
、容量素子650を有することにより、ノードFGに与えられた電荷の保持が容易になり
、また、保持された情報の読み出しが容易になる。
ンジスタ200がオン状態となる電位にして、トランジスタ200をオン状態とする。こ
れにより、第3の配線の電位が、ノードFGに供給され、ノードFGに所定量の電荷が蓄
積される。ここでは、異なる二つの電位レベルを与える電荷(以下、ロー(Low)レベ
ル電荷、ハイ(High)レベル電荷という)のいずれかが与えられるものとする。その
後、第4の配線の電位を、トランジスタ200がオフ状態となる電位にして、ノードFG
に所定の電荷が保持されたままの状態となる。以上のように、ノードFGに所定量の電荷
を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、又は、リフ
レッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減すること
ができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持する
ことが可能である。
与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、ノードFGに保持
された電荷量に応じて、トランジスタ600は異なる状態をとる。一般に、トランジスタ
600をnチャネル型とすると、ノードFGにHighレベル電荷が保持されている場合
のトランジスタ600の見かけのしきい値Vth_Hは、ノードFGにLowレベル電荷
が保持されている場合のトランジスタ200の見かけのしきい値Vth_Lより低くなる
ためである。ここで、見かけのしきい値とは、トランジスタ200を「オン状態」とする
ために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVt
h_HとVth_Lの間の電位V0とすることにより、ノードFGに保持された電荷を判
別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、
第5の配線の電位がV0(>Vth_H)となれば、トランジスタ200は「オン状態」
となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0(<Vt
h_L)となっても、トランジスタ600は「オフ状態」のままである。このため、第5
の配線の電位を制御して、トランジスタ600のオン状態又はオフ状態を読み出す(第2
の配線の電位を読み出す)ことで、記憶された情報を読み出すことができる。
電荷を保持したノードFGに、新たな電位を供給することで、ノードFGに新たな情報に
係る電荷を保持させる。具体的には、第4の配線の電位を、トランジスタ200がオン状
態となる電位にして、トランジスタ200をオン状態とする。これにより、第3の配線の
電位(新たな情報に係る電位)が、ノードFGに供給され、ノードFGに所定量の電荷が
蓄積される。その後、第4の配線の電位をトランジスタ200がオフ状態となる電位にし
て、トランジスタ200をオフ状態とすることにより、ノードFGには、新たな情報に係
る電荷が保持された状態となる。すなわち、ノードFGに第1の書き込みによって所定量
の電荷が保持された状態で、第1の書き込みと同様の動作(第2の書き込み)を行うこと
で、記憶させた情報を上書きすることが可能である。
れ、酸素欠損が修復された酸化物半導体膜111を用いることで、トランジスタ200の
オフ電流を十分に低減することができる。そして、このようなトランジスタを用いること
で、電力の供給がない場合であっても、極めて長期にわたり記憶内容を保持することが可
能な半導体装置が得られる。
憶素子は図17(A)、(B)に示す構造に限定される訳ではない。例えば、図18に示
すように、第1のトランジスタと第2のトランジスタの間に第2のトランジスタの電気特
性を制御するための導電膜を設けることができる。別言すると、第2のトランジスタとし
て、酸化物半導体膜を介してゲート電極と反対側に導電膜を設けた構成のトランジスタを
適用できる。
に挟まれ、トランジスタ200の酸化物半導体膜111(少なくとも第1の領域105)
と重畳するように設けられている。導電膜690は、導電膜680と同一の工程で形成す
ることができ、下地絶縁膜103を介してソース電極127aに重畳して設けられている
。これら以外の構成は図17に示した記憶素子と同様である。なお、絶縁膜642はトラ
ンジスタ600の絶縁膜619などに適用可能な絶縁膜とすることができる。
用可能な導電材料を用いて、単層構造又は二層以上の積層構造として形成することができ
る。特に導電膜680及び導電膜690として、4.5eV以上、好ましくは5eV以上
、さらに好ましくは5.5eV以上の仕事関数を有し、酸化物半導体の電子親和力よりも
大きい導電膜を形成することが好ましい。当該導電膜には、ゲート電極117の説明で列
挙した酸化窒化物半導体膜又は金属窒化膜が挙げられる。
ることが可能である。
とでトランジスタ200のしきい値電圧のマイナスシフトを抑制すること、又は導電膜6
90にゲート電極117に供給される信号と同期する信号を供給することでトランジスタ
200のオン電流を増大させることができる。
膜103と容量素子650の一方の電極(ソース電極127a)とで容量素子を構成する
ことができる。それゆえ、導電膜690、容量素子650の一方の電極及び容量素子65
0の他方の電極(ゲート電極117)に、適宜電位(接地電位などの固定電位)を供給す
ることで図18に示す記憶素子の容量を増大させることができる。
半導体装置を提供することができる。
適宜組み合わせて用いることができる。
本実施の形態では、実施の形態6で説明した半導体装置の応用例について、図19を用
いて説明する。
モリセル660とも記載する。)を複数用いて形成される半導体装置の回路図である。図
19(A)は、メモリセル660が直列に接続された、いわゆるNAND型の半導体装置
の回路図であり、図19(B)は、メモリセル660が並列に接続された、いわゆるNO
R型の半導体装置の回路図である。
数本の第2信号線S2、複数本のワード線WL、複数のメモリセル660を有する。図1
9(A)では、ソース線SL及びビット線BLを1本ずつ有する構成となっているが、こ
れに限られることなく、ソース線SL及びビット線BLを複数本有する構成としてもよい
。
0のソース電極及びドレイン電極の一方と、容量素子650の電極の一方とは、電気的に
接続されている。また、第1信号線S1とトランジスタ200のソース電極及びドレイン
電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ200のゲート電
極とは、電気的に接続されている。そして、ワード線WLと、容量素子650の電極の他
方は電気的に接続されている。
セル660のトランジスタ600のドレイン電極と電気的に接続され、メモリセル660
が有するトランジスタ600のドレイン電極は、隣接するメモリセル660のトランジス
タ600のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセ
ルのうち、一方の端に設けられたメモリセル660が有するトランジスタ600のドレイ
ン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルの
うち、他方の端に設けられたメモリセル660が有するトランジスタ600のソース電極
は、ソース線SLと電気的に接続される。
書き込み動作は次のように行われる。書き込みを行う行の第2信号線S2にトランジスタ
200がオン状態となる電位を与え、書き込みを行う行のトランジスタ200をオン状態
にする。これにより、指定した行のトランジスタ600のゲート電極に第1信号線S1の
電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行
のメモリセル660にデータを書き込むことができる。
Lに、トランジスタ600のゲート電極に与えられた電荷によらず、トランジスタ600
がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ600をオン
状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ600のゲー
ト電極が有する電荷によって、トランジスタ600のオン状態又はオフ状態が選択される
ような電位(読み出し電位)を与える。そして、ソース線SLに定電位を与え、ビット線
BLに接続されている読み出し回路(図示しない)を動作状態とする。ここで、ソース線
SL−ビット線BL間の複数のトランジスタ600は、読み出しを行う行を除いてオン状
態となっているため、ソース線SL−ビット線BL間のコンダクタンスは、読み出しを行
う行のトランジスタ600の状態(オン状態又はオフ状態)によって決定される。読み出
しを行う行のトランジスタ600のゲート電極が有する電荷によって、トランジスタのコ
ンダクタンスは異なるから、それに応じて、ビット線BLの電位は異なる値をとることに
なる。ビット線BLの電位を読み出し回路によって読み出すことで、指定した行のメモリ
セル660から情報を読み出すことができる。
2信号線S2、及びワード線WLをそれぞれ複数本有し、複数のメモリセル660を有す
る。各トランジスタ600のゲート電極と、トランジスタ200のソース電極及びドレイ
ン電極の一方と、容量素子650の電極の一方とは、電気的に接続されている。また、ソ
ース線SLとトランジスタ600のソース電極とは電気的に接続され、ビット線BLとト
ランジスタ600のドレイン電極とは電気的に接続されている。また、第1信号線S1と
トランジスタ200のソース電極又はドレイン電極の他方とは、電気的に接続され、第2
信号線S2と、トランジスタ200のゲート電極とは、電気的に接続されている。そして
、ワード線WLと、容量素子650の電極の他方は電気的に接続されている。
書き込み動作は、上述の図19(A)に示す半導体装置と同様の方法で行われる。読み出
し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジ
スタ600のゲート電極に与えられた電荷によらず、トランジスタ600がオフ状態とな
るような電位を与え、読み出しを行う行以外のトランジスタ600をオフ状態とする。そ
れから、読み出しを行う行のワード線WLに、トランジスタ600のゲート電極が有する
電荷によって、トランジスタ600のオン状態又はオフ状態が選択されるような電位(読
み出し電位)を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続され
ている読み出し回路(図示しない)を動作状態とする。ここで、ソース線SL−ビット線
BL間のコンダクタンスは、読み出しを行う行のトランジスタ600の状態(オン状態又
はオフ状態)によって決定される。つまり、読み出しを行う行のトランジスタ600のゲ
ート電極が有する電荷によって、ビット線BLの電位は異なる値をとることになる。ビッ
ト線BLの電位を読み出し回路によって読み出すことで、指定した行のメモリセル660
から情報を読み出すことができる。
の形態に示す記憶装置の構成はこれに限られない。トランジスタ600のゲート電極に与
える電位を3以上用意して、各メモリセル660が保持する情報量を増加させてもよい。
例えば、トランジスタ600のゲート電極にあたえる電位を4種類とする場合には、各メ
モリセルに2ビットの情報を保持させることができる。
適宜組み合わせて用いることができる。
本実施の形態では、先の実施の形態のいずれかで説明したトランジスタを適用した半導
体装置について図20を用いて説明する。なお、本実施の形態においても、半導体装置の
一例として記憶素子(メモリセル)を示し、先の実施の形態に示した構成と異なる構成の
記憶素子について説明する。
Trと、キャパシタCと、を有する。センスアンプSAmpは当該メモリセルと電気的に
接続されている。
20(B)に示すように徐々に低減していくことが知られている。当初V0からV1まで
充電された電圧は、時間が経過するとdata1を読み出す限界点であるVAまで低減す
る。この期間を保持期間T_1とする。即ち、2値メモリセルの場合、保持期間T_1の
間にリフレッシュをする必要がある。
された酸化物半導体膜を用いたトランジスタであり、電気特性の変動が抑制され、オフ電
流が十分に低減されている。そのため、トランジスタTrに先の実施の形態のいずれかで
説明したトランジスタを適用することで保持期間T_1を長くすることができる。即ち、
リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。
例えば、オフ電流密度を数yA/μm〜数zA/μmにまで低減されたトランジスタを用
いて本実施の形態で説明したメモリセルを構成すると、電力を供給せずに数日間から数十
年間に渡ってデータを保持することが可能となる。
移動度が高いことから高速動作、高速応答が可能なメモリセルを作製することができる。
半導体装置を提供することができる。
本実施の形態では、先の実施の形態のいずれかで説明したトランジスタを適用した半導
体装置について、図21を参照して説明する。
Memory)に相当する構成の半導体装置の一例を示す。図21(A)に示すメモリ
セルアレイ1120は、複数のメモリセル1130がマトリクス状に配列された構成を有
している。また、メモリセルアレイ1120は、m本の第1の配線、及びn本の第2の配
線を有する。なお、本実施の形態においては、第1の配線をビット線BLとよび、第2の
配線をワード線WLとよぶ。
ている。トランジスタ1131のゲート電極は、第1の配線(ワード線WL)と電気的に
接続されている。また、トランジスタ1131のソース電極又はドレイン電極の一方は、
第2の配線(ビット線BL)と電気的に接続されており、トランジスタ1131のソース
電極又はドレイン電極の他方は、容量素子の電極の一方と電気的に接続されている。また
、容量素子の電極の他方は容量線CLと接続され、一定の電位が与えられている。トラン
ジスタ1131には、先の実施の形態に示すいずれかのトランジスタを適用できる。
された酸化物半導体膜を用いたトランジスタであり、電気特性の変動が抑制され、オフ電
流が十分に低減されている。このようなトランジスタを用いることにより、いわゆるDR
AMとして認識されている図21(A)に示す半導体装置を実質的な不揮発性メモリとし
て使用することが可能になる。
Memory)に相当する構成の半導体装置の一例を示す。図21(B)に示すメモリセ
ルアレイ1140は、複数のメモリセル1150がマトリクス状に配列された構成とする
ことができる。また、メモリセルアレイ1140は、第1の配線(ワード線WL)、第2
の配線(ビット線BL)及び第3の配線(反転ビット線BLB)、電源電位線VDD、及
び接地電位線VSSを有する。
第3のトランジスタ1153、第4のトランジスタ1154、第5のトランジスタ115
5、及び第6のトランジスタ1156を有している。第1のトランジスタ1151と第2
のトランジスタ1152は、選択トランジスタとして機能する。また、第3のトランジス
タ1153と第4のトランジスタ1154のうち、一方はnチャネル型トランジスタ(こ
こでは、第4のトランジスタ1154)であり、他方はpチャネル型トランジスタ(ここ
では、第3のトランジスタ1153)である。つまり、第3のトランジスタ1153と第
4のトランジスタ1154によってCMOS回路が構成されている。同様に、第5のトラ
ンジスタ1155と第6のトランジスタ1156によってCMOS回路が構成されている
。
54、第6のトランジスタ1156は、nチャネル型のトランジスタであり、先の実施の
形態において示したトランジスタを適用することができる。第3のトランジスタ1153
と第5のトランジスタ1155は、pチャネル型のトランジスタであり、酸化物半導体以
外の材料(例えば、単結晶シリコンなど)をチャネル形成領域に用いる。
移動度を増大させることができるため、高速動作、高速応答が可能な半導体装置を作製す
ることができる。
半導体装置を提供することができる。
み合わせて用いることができる。
本実施の形態では、先の実施の形態のいずれかで説明したトランジスタを適用した半導
体装置について、図24を参照して説明する。なお、本実施の形態では当該半導体装置と
して、論理回路であるNOR型回路、及びNAND型回路を例に説明する。
24(B)はNAND型回路である。図24(C)は図24(A)のNOR型回路におけ
るトランジスタ802及びトランジスタ803の構造を示す断面図である。
801、802、811、814はpチャネル型トランジスタである。トランジスタ80
1、802、811、814は、不純物領域602a、602bにp型チャネルトランジ
スタとして機能させることができるドーパント(例えばホウ素など)が注入されたトラン
ジスタ600(図17(A)参照)を適用できる。
の実施の形態のいずれかで説明したトランジスタ(例えばトランジスタ200など)を適
用できる。なお、図24(A)、(B)に記載したOSとは、トランジスタ803、80
4、812、813に先の実施の形態のいずれかで説明したトランジスタを適用できるこ
とを示す。
ジスタ803、804、812、813には、図18に示したような、酸化物半導体膜を
介してゲート電極と反対側に導電膜を設けた構成のトランジスタも適用できる。このよう
にすることで、当該導電膜に接地電位などの固定電位を供給することで当該トランジスタ
のしきい値電圧のマイナスシフトを抑制すること、又は当該導電膜にゲート電極に供給さ
れる信号と同期する信号を供給することで当該トランジスタのオン電流を増大させること
ができる。
及びトランジスタ804に設けられ、上記導電膜同士は電気的に接続した構成とすること
ができる。また、図24(B)のNAND型回路において、トランジスタ812及びトラ
ンジスタ813に設けられ、上記導電膜同士は電気的に接続した構成とすることができる
。しかし、上記導電膜の接続関係はこれに限定されず、それぞれ独立して電気的に制御さ
れる構成であってもよい。
、該単結晶シリコン基板にトランジスタ802を形成し、トランジスタ802上に、酸化
物半導体膜をチャネル形成領域に用いたトランジスタ803を積層する例である。
図17(A)及び図18に示したトランジスタ600及びトランジスタ200の符号の対
応関係を記載する。トランジスタ802のゲート電極821はトランジスタ600のゲー
ト電極617及びゲート電極603に対応する。絶縁膜826、絶縁膜830、絶縁膜8
33、絶縁膜836は、図17(A)又は図18の絶縁膜619、絶縁膜623、絶縁膜
625、絶縁膜631、絶縁膜642のいずれかに対応する。配線831及び配線832
は図17(A)又は図18に示したコンタクトプラグ及び配線のいずれかに対応する。導
電膜840は図18の導電膜680又は導電膜690に対応する。下地絶縁膜839は図
17(A)又は図18の下地絶縁膜103に対応する。ゲート絶縁膜850は図17(A
)又は図18のゲート絶縁膜113に対応する。ゲート電極841は図17(A)又は図
18のゲート電極117に絶縁膜851は図17(A)又は図18の絶縁膜121に対応
する。電極845は図17(A)又は図18のドレイン電極127bに対応する。層間絶
縁膜842は図17(A)又は図18の層間絶縁膜123に対応する。
口を介して配線835と接続されている。図示していないが、配線835は、下地絶縁膜
839、ゲート絶縁膜850、絶縁膜851及び層間絶縁膜842に形成された開口と、
層間絶縁膜842に形成された開口とに設けられる配線を介してゲート電極841と電気
的に接続される。
て、トランジスタ803の電極845(ソース電極)と電気的に接続される。配線831
は絶縁膜830に形成された開口に設けられ、配線834は絶縁膜833及び絶縁膜83
6に形成された開口に設けられ、電極845は下地絶縁膜839に形成された開口に設け
られている。
ができる。これにより、当該酸素過剰領域から酸化物半導体膜へ効率よく酸素を供給する
ことができる。また、酸素の供給は、熱処理を行ってより促進することもできる。
膜と接する界面近傍以外の領域では、下地絶縁膜839上面から離れた、下地絶縁膜83
9下面近傍に設けてもよい。このようにすることで、特に熱処理を行ったときでも、下地
絶縁膜839上面からの不必要な酸素の放出が抑制でき、下地絶縁膜839を酸素過剰な
状態に維持することができる。
の補填を行うことが可能となる。トランジスタ804、812、813も、トランジスタ
803と同様の構成であり、同様の効果を有する。
適宜組み合わせて用いることができる。
先の実施の形態のいずれかで説明したトランジスタを少なくとも一部に用いてCPU(
Central Processing Unit)を構成することができる。
CPUは、基板1190上に、演算回路(ALU:Arithmetic logic
unit)1191、ALUコントローラ1192、インストラクションデコーダ119
3、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1
196、レジスタコントローラ1197、バスインターフェース(Bus I/F)11
98、書き換え可能なROM1199、及びROMインターフェース(ROM I/F)
1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用
いる。ROM1199及びROM I/F1189は、別チップに設けても良い。勿論、
図22(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPU
はその用途によって多種多様な構成を有している。
ーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプ
トコントローラ1194、レジスタコントローラ1197、タイミングコントローラ11
95に入力される。
ーラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種
制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御す
るための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のア
ドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう
。
92、インストラクションデコーダ1193、インタラプトコントローラ1194、及び
レジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号
CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種
回路に供給する。
ジスタ1196の記憶素子には、先の実施の形態に記載されている記憶素子を用いること
ができる。
1からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジ
スタ1196が有する記憶素子において、論理(値)を反転させる論理素子によるデータ
の保持を行うか、容量素子によるデータの保持を行うかを、選択する。このような論理素
子によるデータの保持が選択されている場合、レジスタ1196内の記憶素子への、電源
電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子
へのデータの書き換えが行われ、レジスタ1196内の記憶素子への電源電圧の供給を停
止することができる。
源電位VDD又は電源電位VSSの与えられているノード間に、スイッチング素子を設け
ることにより行うことができる。以下に図22(B)及び図22(C)の回路の説明を行
う。
ング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構
成の一例を示す。
数有する記憶素子群1143とを有している。具体的に、各記憶素子1142には、先の
実施の形態に記載されている記憶素子を用いることができる。記憶素子群1143が有す
る各記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位
VDDが供給されている。さらに、記憶素子群1143が有する各記憶素子1142には
、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。
域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる
信号SigAによりスイッチングが制御される。
構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチ
ング素子1141が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても
良いし、直列と並列が組み合わされて接続されていても良い。
する各記憶素子1142への、ハイレベルの電源電位VDDの供給が制御されているが、
スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていて
も良い。
チング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置
の一例を示す。スイッチング素子1141により、記憶素子群1143が有する各記憶素
子1142への、ローレベルの電源電位VSSの供給を制御することができる。
ッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体
的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への
情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費
電力を低減することができる。
Processor)、カスタムLSI、FPGA(Field Programmab
le Gate Array)等のLSIにも応用可能である。
み合わせて用いることができる。
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置(テレビ、又はテレビジョン
受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ等のカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう
)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機など
が挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説
明する。
02、表示部1203、キーボード1204などによって構成されている。筐体1201
と筐体1202の内部には電子回路が設けられており、当該電子回路には本発明の一態様
である半導体装置が設けられている。そのため、歩留まりが良く、生産性の高いノート型
のパーソナルコンピュータを実現することができる。また、本発明の一態様である半導体
装置はオフ電流密度が低く、オン電流及び電界効果移動度が増大しているため、高性能、
且つ消費電力が低減されたノート型のパーソナルコンピュータを実現することができる。
を有する筐体1211と、表示部1214を有する筐体1213と、操作ボタン1215
を有する。また、タブレット型端末を操作するスタイラス1217などを備えている。筐
体1211と筐体1213の内部には、電子回路が設けられており、当該電子回路には本
発明の一態様である半導体装置が設けられている。そのため、歩留まりが良く、生産性の
高いタブレット端末を実現することができる。また、本発明の一態様である半導体装置は
オフ電流密度が低く、オン電流及び電界効果移動度が増大しているため、高性能、且つ消
費電力が低減された携帯情報端末を実現することができる。
3の2つの筐体で構成されている。筐体1221および筐体1223には、それぞれ表示
部1225および表示部1227が設けられている。筐体1221と筐体1223は、軸
部1237により接続されており、該軸部1237を軸として開閉動作を行うことができ
る。また、筐体1221は、電源1231、操作キー1233、スピーカー1235など
を備えている。筐体1221、筐体1223の一以上の内部には、電子回路が設けられて
おり、当該電子回路には本発明の一態様である半導体装置が設けられている。そのため、
歩留まりが良く、生産性の高い電子書籍を実現することができる。また、本発明の一態様
である半導体装置はオフ電流密度が低く、オン電流及び電界効果移動度が増大しているた
め、高性能、且つ消費電力が低減された電子書籍を実現することができる。
されている。さらに、筐体1240と筐体1241は、スライドし、図23(D)のよう
に展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能
である。また、筐体1241は、表示パネル1242、スピーカー1243、マイクロフ
ォン1244、操作キー1245、ポインティングデバイス1246、カメラ用レンズ1
247、外部接続端子1248などを備えている。また、筐体1240は、携帯電話機の
充電を行う太陽電池セル1249、外部メモリスロット1250などを備えている。また
、アンテナは、筐体1241に内蔵されている。筐体1240と筐体1241の少なくと
も一つの内部には、電子回路が設けられており、当該電子回路には本発明の一態様である
半導体装置が設けられている。そのため、歩留まりが良く、生産性の高い携帯電話機を実
現することができる。また、本発明の一態様である半導体装置はオフ電流密度が低く、オ
ン電流及び電界効果移動度が増大しているため、高性能、且つ消費電力が低減された携帯
電話機を実現することができる。
63、操作スイッチ1264、表示部1265、バッテリー1266などによって構成さ
れている。本体1261内部には、電子回路が設けられており、当該電子回路には本発明
の一態様である半導体装置が設けられている。そのため、歩留まりが良く、生産性の高い
デジタルカメラを実現することができる。また、本発明の一態様である半導体装置はオフ
電流密度が低く、オン電流及び電界効果移動度が増大しているため、高性能、且つ消費電
力が低減されたデジタルカメラを実現することができる。
1275などで構成されている。当該テレビジョン装置の操作は、筐体1271が備える
スイッチや、リモコン操作機1280により行うことができる。筐体1271およびリモ
コン操作機1280の内部には、電子回路が設けられており、当該電子回路には本発明の
一態様である半導体装置が設けられている。そのため、歩留まりが良く、生産性の高いテ
レビジョン装置を実現することができる。また、本発明の一態様である半導体装置はオフ
電流密度が低く、オン電流及び電界効果移動度が増大しているため、高性能、且つ消費電
力が低減されたテレビジョン装置を実現することができる。
み合わせて用いることができる。
101 基板
103 下地絶縁膜
104 酸化物半導体膜
105 領域
107a 領域
107b 領域
109a 領域
109b 領域
111 酸化物半導体膜
113 ゲート絶縁膜
115a 領域
115b 領域
117 ゲート電極
119 サイドウォール絶縁膜
121 絶縁膜
123 層間絶縁膜
127a ソース電極
127b ドレイン電極
130 酸化物半導体膜
150 酸化物半導体膜
152 導電膜
154 導電膜
156 絶縁膜
159 ドーパント
200 トランジスタ
300 トランジスタ
400 トランジスタ
600 トランジスタ
601 基板
602a 不純物領域
602b 不純物領域
603 ゲート電極
603a 金属間化合物領域
603b 金属間化合物領域
605 ゲート絶縁膜
606 素子分離絶縁膜
607 チャネル形成領域
617 ゲート電極
618a コンタクトプラグ
618b コンタクトプラグ
618c コンタクトプラグ
619 絶縁膜
623 絶縁膜
625 絶縁膜
627 絶縁膜
629 バリア膜
630 配線
631 絶縁膜
632 絶縁膜
635 バリア膜
637 配線
639a コンタクトプラグ
639b コンタクトプラグ
639c コンタクトプラグ
640a 配線
640b 配線
640c 配線
642 絶縁膜
650 容量素子
660 メモリセル
680 導電膜
690 導電膜
731 絶縁膜
800 基板
801 トランジスタ
802 トランジスタ
803 トランジスタ
804 トランジスタ
811 トランジスタ
812 トランジスタ
813 トランジスタ
814 トランジスタ
821 ゲート電極
825 電極
826 絶縁膜
830 絶縁膜
831 配線
832 配線
833 絶縁膜
834 配線
835 配線
836 絶縁膜
839 下地絶縁膜
840 導電膜
841 ゲート電極
842 層間絶縁膜
845 電極
850 ゲート絶縁膜
851 絶縁膜
1120 メモリセルアレイ
1130 メモリセル
1131 トランジスタ
1132 容量素子
1140 メモリセルアレイ
1141 スイッチング素子
1142 記憶素子
1143 記憶素子群
1150 メモリセル
1151 トランジスタ
1152 トランジスタ
1153 トランジスタ
1154 トランジスタ
1155 トランジスタ
1156 トランジスタ
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1199 ROM
1201 筐体
1202 筐体
1203 表示部
1204 キーボード
1210 タブレット型端末
1211 筐体
1212 表示部
1213 筐体
1214 表示部
1215 操作ボタン
1217 スタイラス
1221 筐体
1223 筐体
1225 表示部
1227 表示部
1231 電源
1233 操作キー
1235 スピーカー
1237 軸部
1240 筐体
1241 筐体
1242 表示パネル
1243 スピーカー
1244 マイクロフォン
1245 操作キー
1246 ポインティングデバイス
1247 カメラ用レンズ
1248 外部接続端子
1249 太陽電池セル
1250 外部メモリスロット
1261 本体
1263 接眼部
1264 操作スイッチ
1265 表示部
1266 バッテリー
1267 表示部
1271 筐体
1273 表示部
1275 スタンド
1280 リモコン操作機
Claims (1)
- 基板上方に酸化物半導体膜を形成し、
前記酸化物半導体膜上にソース電極及びドレイン電極を形成し、
前記ソース電極及びドレイン電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極の側面に接するサイドウォール絶縁膜を、前記ソース電極と前記ゲート電極の凹部及び前記ドレイン電極と前記ゲート電極の凹部を埋めるように形成する、ことを特徴とする半導体装置の作製方法。
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