JP6162834B2 - 半導体装置 - Google Patents

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Description

半導体記憶装置に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、１つのト
ランジスタと１つのキャパシタで１ビット分のデータを記憶することのできる半導体記憶
装置である。単位メモリセルあたりの面積が小さく、モジュール化した際の集積が容易で
あり、かつ安価に製造できる。
ＤＲＡＭは、キャパシタに蓄積した電荷がトランジスタのオフ電流によってリークしてし
まうため、必要な電荷が失われる前に充電し直す（リフレッシュする）必要があった。
特開平６−２９５５８９号公報
図８（Ａ）に示す回路図を用いてＤＲＡＭについて説明する。ＤＲＡＭは、ビット線ＢＬ
と、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、
を有する。
キャパシタに保持された電位の時間変化は、図８（Ｂ）に示すように徐々に低減していく
ことが知られている。当初Ｖ０からＶ１まで充電された電位は、時間が経過するとｄａｔ
ａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち
、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュ動作をする必要がある。
一方、単位面積あたりのメモリモジュールの記憶容量を増加させるためには、メモリセル
を縮小化するだけでは限界があり、１メモリセルあたりに複数のデータを持たせる多値化
が求められている。
ｄａｔａ１およびｄａｔａ２を読み出し可能とした３値メモリセルについて説明する。図
８（Ｃ）において、ｄａｔａ２を読み出す限界点はＶ１となり、その期間を保持期間Ｔ＿
２とする。保持期間Ｔ＿２は、２値メモリセルの保持期間Ｔ＿１と比べて、その期間が短
いことがわかる。そのため、さらにリフレッシュの頻度を上げる必要があった。しかしな
がら、読み出しの余裕も考えると多値メモリセルは実現が困難であった。
特許文献１に記載の発明は、１つのメモリセルにつき１つのトランジスタと複数のキャパ
シタを有し、該複数のキャパシタの一端はトランジスタのソースまたはドレインと電気的
に接続され、もう一端はプレート電極としてそれぞれ独立している。そして、書き込み時
プレート電極に印加する電位の組み合わせによって複数の値をメモリセルに記憶させると
いうものである。
しかし、（１）リフレッシュ動作が必要な時間が短く、単位時間あたりに多くのリフレッ
シュ動作を繰り返す必要がある（そのため、消費電流が増大する）こと、（２）さらなる
多値化が困難である点が挙げられる。
（１）については、メモリセルにシリコンでなる半導体基板にチャネルが形成されるトラ
ンジスタを用いることが原因である。トランジスタはオフ状態であってもわずかに電流が
流れるが、シリコンでなる半導体基板にチャネルが形成されるトランジスタの場合オフ状
態でのリーク電流は１ｎＡ程度となる。これに１ｆＦの保持容量を用いたとすると保持時
間は数μ秒程度となり、データ保持のために極めて頻繁にリフレッシュ動作を行わなくて
はならない。
（２）については、特許文献１に示した例では４つの分離した容量を用いているにもかか
わらず、容量ごとに保持したデータを区別できないため４値（あるいは書き込みに負の電
位も用いても９値）のデータを格納できるにとどまり、効率が悪い。
そこで、単位面積あたりのメモリモジュールの記憶容量を増加させることを課題の一とす
る。
また、消費電力の小さなメモリモジュールを提供することを課題の一とする。
メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記
憶容量を増加させる。
本発明の一態様は、ビット線と、ワード線と、ｎ本（ｎは２以上の自然数）のデータ線と
、チャネルに酸化物半導体膜を含むトランジスタおよび容量の異なるｎ個のキャパシタか
らなるメモリセルと、を有し、トランジスタのソースまたはドレインの一方がビット線と
接続し、トランジスタのソースまたはドレインの他方がｎ個のキャパシタの一方の電極と
接続し、トランジスタのゲートがワード線と接続し、ｎ個のキャパシタの他方の電極がそ
れぞれ異なる前記ｎ本のデータ線のいずれかと接続する半導体記憶装置である。
キャパシタからの電荷の消失は、トランジスタのオフ電流によって起こる。オフ電流とは
、トランジスタがオフ状態のときソースおよびドレイン間を流れる電流をいう。オフ電流
が流れることによりキャパシタに蓄積された電荷は時間の経過とともに消失してしまう。
このような現象を回避するためにオフ電流の小さいトランジスタを用いることで、キャパ
シタの電位の保持期間を延ばすことができる。
トランジスタのオフ電流は、半導体膜におけるキャリアの再結合に起因して起こる。その
ため、半導体膜のバンドギャップが大きいほど、また、キャリアの再結合中心となる不純
物が少ないほどオフ電流は流れにくくなる。例えば、トランジスタは、高純度化された、
バンドギャップが２．５ｅＶ以上の酸化物半導体膜、炭化シリコン膜または窒化ガリウム
膜などを用いればよい。ただし、炭化シリコン膜および窒化ガリウム膜を用いたトランジ
スタは、デプレッション型となることが多く、しきい値の制御が困難である。そのため、
本明細書では、エンハンスメント型のトランジスタの報告もされている、酸化物半導体膜
を用いた場合について説明する。
特に、酸化物半導体膜はスパッタリング装置などで容易に成膜可能であり、かつ酸化物半
導体膜を用いたトランジスタは低いオフ電流を実現しているため、本発明の実施に適した
材料である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏからなる酸化物半導体膜を用いたトランジス
タのオフ電流は、１×１０−１８Ａ以下、高純度化されたＩｎ−Ｇａ−Ｚｎ−Ｏからなる
酸化物半導体膜を用いたトランジスタのオフ電流は、１×１０−２１Ａ以下、さらに不純
物を低減していくと１×１０−２４Ａ以下という極めて小さな値をとる。これは、シリコ
ンでなる半導体基板にチャネルが形成されるトランジスタのオフ電流の実に１０１４分の
１〜１０８分の１であり、キャパシタの電荷の保持期間は１０８〜１０１４倍にもなる。
このように、オフ電流の小さなトランジスタを用いることで、リフレッシュ動作の頻度を
増さなくてもキャパシタの電荷を長期間保持することができる。
また、リフレッシュ動作の頻度が低減することによって、消費電力を小さくすることがで
きる。
また、電荷の消失がほとんど起こらないことによって微小な容量の差が比較可能となるた
め、キャパシタのサイズを小さくでき、メモリセルが縮小化されるため、メモリモジュー
ルの小面積化または高集積化が実現可能となる。
さらに、メモリセルが容量の異なるｎ個のキャパシタを有し、ｎ個のキャパシタとそれぞ
れ異なるｎ本のデータ線を接続することによって、メモリセル全体の保持容量を様々にと
ることができる。保持容量に応じた電位を読み取ることで多値メモリセルを実現すること
ができる。
例えば、１番目のキャパシタの容量を１としたとき、２番目のキャパシタの容量を２、ｋ
番目（ｋはｎ以下の自然数）のキャパシタの容量を２ｋ−１とする。メモリセルの有する
キャパシタの数がｎ個の場合、メモリセルに保持される電位の組み合わせは２ｎ組できる
。即ち、２ｎ値メモリセルを作製することができる。
また、本発明の一態様は、キャパシタを重畳して設けることができる。キャパシタを重畳
して設けることで小さな面積のメモリセルを作製でき、単位面積あたりのメモリモジュー
ルの記憶容量をさらに増加させることができる。
または、メモリセルを重畳して設ける構成としても構わない。こうすることで、単位面積
あたりのメモリモジュールの記憶容量をさらに増加させることができる。
メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記
憶容量を増加させることができる。
また、メモリセルのリフレッシュの頻度を低減させることで、メモリモジュールの消費電
力を低減することができる。
半導体記憶装置の例を示す回路図。 半導体記憶装置のモジュール化の例を示す回路図。 半導体記憶装置のメモリセルの断面図および上面図。 半導体記憶装置のメモリセルの断面図および上面図。 半導体記憶装置のメモリセルの断面図および上面図。 半導体記憶装置のメモリセルの断面図および上面図。 半導体記憶装置のメモリセルの断面図および上面図。 従来の半導体記憶装置について説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符
号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを
同じくし、特に符号を付さない場合がある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、ト
ランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶ
とき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って
、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることが可能である。
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては
、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲ
ート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦ
ＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに
何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、
「配線がゲートに接続する」という表現を用いることがある。
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座
標を示す記号をつけて、例えば、「トランジスタＴｒ＿ａ＿ｂ」、「ビット線ＢＬ＿ｂ」
というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、ま
たはどの位置にあるか明らかである場合には、「トランジスタＴｒ」、「ビット線ＢＬ」
、または、単に「トランジスタ」、「ビット線」というように表記することもある。
（実施の形態１）
本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の例について
、図１を用いて説明する。
図１（Ａ）は、ビット線ＢＬと、ワード線ＷＬと、データ線ＤＬ＿１乃至ＤＬ＿ｎと、ト
ランジスタＴｒおよびキャパシタＣ＿１乃至Ｃ＿ｎを含むメモリセルＣＬと、センスアン
プＳＡｍｐと、を有する２ｎ値メモリセルの回路図である。
トランジスタＴｒのゲートはワード線ＷＬと接続し、トランジスタＴｒのソースまたはド
レインの一方はビット線ＢＬと接続し、トランジスタＴｒのソースまたはドレインの他方
はキャパシタＣ＿１乃至Ｃ＿ｎの一端と接続し、キャパシタＣ＿１乃至Ｃ＿ｎの他端とデ
ータ線ＤＬ＿１乃至ＤＬ＿ｎが接続する。例えば、キャパシタＣ＿１とデータ線ＤＬ＿１
、キャパシタＣ＿２とデータ線ＤＬ＿２、キャパシタＣ＿ｎとデータ線ＤＬ＿ｎがそれぞ
れ接続すればよい。ビット線ＢＬはセンスアンプＳＡｍｐと接続する。
トランジスタＴｒには、オフ電流の小さいトランジスタを用いる。具体的には、高純度化
された、バンドギャップが２．５ｅＶ以上の酸化物半導体膜などを活性層に用いたトラン
ジスタとすればよい。バンドギャップが大きく、キャリアの再結合中心が少ないため、オ
フ電流の小さいトランジスタとすることができる。
オフ電流の小さいトランジスタをメモリセルに用いることで、キャパシタに保持された電
荷の消失を抑制できる。そのため、電荷の保持期間が延び、リフレッシュ動作の頻度を低
減できるため、消費電力の低減が見込める。また、電荷の消失が抑制できることによって
、従来のＤＲＡＭにおけるメモリセルと比較してキャパシタの容量を小さくすることが可
能となり、メモリセルを小面積化することができる。
さらに、各キャパシタの容量を調整することによって、保持される電荷量を複数持たせる
ことができる。即ち多値化したメモリセルが作製できる。
例えば、キャパシタＣ＿ｋ（ｋはｎ以下の自然数）の容量をＣ＿１の２ｋ−１倍とするこ
とによって、保持される電荷の組み合わせを２ｎ個作ることができる。ただし、ｎの大き
さに合わせてキャパシタの面積を大きくするか、容量絶縁膜を薄くしなくてはならない。
そのため、ｎの大きさによっては小面積化には不利な場合がある。また、電荷の蓄積が少
ないと、電位の読み出しが困難になることがあるため、ｎを適切な範囲とすることが好ま
しい。例えば、ｎを２〜８、好ましくは３〜５とすればよい。
なお、最も容量の小さいキャパシタＣ＿１の容量が０．１ｆＦ以上１ｆＦ以下となるよう
にすればよい。メモリセルのトランジスタに酸化物半導体膜を用いることで、上述したよ
うな小さな容量でも、長期間電荷を保持することが可能となる。
例えば、図１（Ｂ）を用いて、ｎ＝３で、キャパシタＣ＿１の容量が１ｆＦ、キャパシタ
Ｃ＿２の容量が２ｆＦ、キャパシタＣ＿３の容量が４ｆＦのときの書き込みの方法につい
て説明する。
キャパシタＣ＿１乃至Ｃ＿３の書き込みは、独立して行うことができる。例えば、ビット
線を所定の電位ＶＤＤ（キャパシタの充電に十分な電位）とし、ワード線にＶＨを印加す
る。このとき、データ線ＤＬ＿１乃至ＤＬ＿３の電位を制御すればよい。電位をＶＤＤと
したデータ線と接続するキャパシタは充電されず、電位を接地電位ＧＮＤ（基準電位）と
したデータ線と接続するキャパシタは容量に応じた電荷が保持される。本明細書において
、ＶＨは、トランジスタのしきい値電圧（Ｖｔｈ）にＶＤＤを加えたよりも高い電位を有
する電圧とする。表１に、ビット線（ＢＬ）、ワード線（ＷＬ）およびデータ線（ＤＬ１
乃至ＤＬ３）の電圧、電位および保持容量の組み合わせを示す。
表１に示した通り、ｎ＝３では、３ビット（８値）の書き込みができる。ここではｎ＝３
の場合についてのみ示しているが、さらにｎを大きくした場合に拡張して適用することも
できる。即ち、本発明の一態様によって、２ｎ個の組み合わせで書き込みを行うことがで
きる。
メモリセルＣＬ内の電位は、ビット線ＢＬの電位を浮遊電位（ｆｌｏａｔ）に、ワード線
ＷＬの電位をＧＮＤまたはしきい値電圧未満に、データ線ＤＬ＿１乃至ＤＬ＿３の電位を
ＧＮＤにすることで保持できる。
次に、読み出し方法について説明する。
読み出しの際は、データ線ＤＬ＿１乃至ＤＬ＿３をＧＮＤとし、ビット線ＢＬを適切な電
位、例えばＶＲとする。次に、ワード線ＷＬをＶＨとすると、保持された電位に応じてビ
ット線ＢＬの電位がｄａｔａ＿ＣＬに変動する。ここで、ｄａｔａ＿ＣＬは数式１で示す
ことができる。
ここで、Ｃ＿ＢＬはビット線ＢＬの容量を示す。ｆ（１）乃至ｆ（３）は、それぞれＣ＿
１乃至Ｃ＿３に保持される電荷に対応し、キャパシタに電荷が保持されている場合は１、
保持されていない場合は０を与える。
ｄａｔａ＿ＣＬをセンスアンプＳＡｍｐで検出することで、３ビット（８値）のデータの
読み出しが可能となる。ｎ＝３の場合について示しているが、もっとｎを大きくした場合
に拡張して適用することもできる。即ち、本発明の一態様によって、２ｎ個の組み合わせ
で読み出しを行うことができる。その場合、数式１を拡張して数式２のように表すことが
できる。
ここで、ｆ（ｎ）はＣ＿ｎに保持される電荷に対応し、キャパシタに電荷が保持されてい
る場合は１、保持されていない場合は０を与える。
従来のシリコンでなる半導体基板にチャネルが形成されるトランジスタでは、オフ電流が
大きいため電位を保持することができずメモリセルの多値化は困難となるところ、オフ電
流の小さなトランジスタ用い、かつ複数のキャパシタと、該複数のキャパシタとそれぞれ
接続する容量配線を有することで２ｎ値メモリセルを実現できる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、半導体記憶装置の例として、実施の形態１に示したメモリセルを用い
たａ行ｂ列のメモリモジュールについて図２を用いて説明する。
図２は、アドレス線ＡＤＬと、データ線ＤＬと、ビット線ＢＬ＿１乃至ＢＬ＿ｂと、ワー
ド線ＷＬ＿１乃至ＷＬ＿ａと、ＡＮＤ回路と、出力ＯＵＴと、読み出し回路１０＿１乃至
１０＿ｂと、スイッチ回路２０＿１乃至２０＿ｂと、メモリセルＣＬ＿１＿１乃至ＣＬ＿
ａ＿ｂと、を有するメモリモジュールである。
アドレス線ＡＤＬは、ＡＮＤ回路を介して読み出し回路１０＿１乃至１０＿ｂおよびスイ
ッチ回路２０＿１乃至２０＿ｂと接続する。データ線ＤＬは、スイッチ回路２０＿１乃至
２０＿ｂを介してメモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂにあるキャパシタの一つ一つ
と接続する。ＢＬ＿１は、メモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿１のトランジスタのソ
ースまたはドレインの一方、および読み出し回路１０＿１を介して出力ＯＵＴと接続する
。同様に、ＢＬ＿２およびＢＬ＿ｂは、それぞれメモリセルＣＬ＿１＿２乃至ＣＬ＿ａ＿
２およびＣＬ＿１＿ｂ乃至ＣＬ＿ａ＿ｂのトランジスタのソースまたはドレインの一方、
ならびに読み出し回路１０＿２および読み出し回路１０＿ｂを介して出力ＯＵＴと接続す
る。ワード線ＷＬ＿１は、メモリセルＣＬ＿１＿１乃至ＣＬ＿１＿ｂのトランジスタのゲ
ートと接続する。同様にワード線ＷＬ＿２およびＷＬ＿ａは、それぞれメモリセルＣＬ＿
２＿１乃至ＣＬ＿２＿ｂおよびＣＬ＿ａ＿１乃至ＣＬ＿ａ＿ｂのトランジスタのゲートと
接続する。
メモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂは、実施の形態１で説明したメモリセルＣＬと
同様の構成とすればよい。
読み出し回路１０＿１乃至１０＿ｂは、例えばセンスアンプを用いればよい。
スイッチ回路２０＿１乃至２０＿ｂは、例えばアナログスイッチを用いればよい。
なお、スイッチ回路２０＿１乃至２０＿ｂとメモリセルＣＬ＿１＿１乃至ＣＬ＿１＿ｂと
の間にレジスタを設ける構成としても構わない。後ほど詳細に説明するが、レジスタを設
けることによって、行単位で一括に書き込むことが可能となり、書き込み速度を高めるこ
とができる。
データ線ＤＬは、本実施の形態では４本設けているが、これに限定されない。メモリセル
ＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂに含まれるキャパシタの数に応じて適宜本数を選択すれば
よい。
アドレス線ＡＤＬは、本実施の形態では６本設けているが、これに限定されない。メモリ
モジュールを構成するメモリセルの数に応じて適宜本数を選択すればよい。
次に、図２のメモリモジュールにおいて、データを書き込みする方法を説明する。
データの書き込みはメモリセルごとに行う。例えば、メモリセルＣＬ＿ａ＿ｂにデータを
書き込む場合、ビット線ＢＬ＿ｂを電位ＶＤＤとし、ワード線ＷＬ＿ａにＶＨを印加する
。このとき、書き込みを行わないメモリセルに接続するビット線とデータ線は、適切な高
い電位（例えば、ＶＨ以上の電位）とすることで、メモリセルＣＬ＿ａ＿ｂ以外のメモリ
セルのトランジスタがオフ状態を維持するようにする。そして、データ線ＤＬの電位を制
御した上でアドレス線ＡＤＬを用いてスイッチ回路２０＿ｂをオンとすればよい。このよ
うにすることで、メモリセルＣＬ＿ａ＿ｂにｄａｔａ＿ＣＬ＿ａ＿ｂを書き込むことがで
きる。この動作をメモリセルごとに行えば、全てのメモリセルに対してデータ（ｄａｔａ
＿ＣＬ＿１＿１乃至ｄａｔａ＿ＣＬ＿ａ＿ｂ）を書き込むことができる。
または、データの書き込みは行単位で行う。この場合、前述したレジスタをスイッチ回路
とメモリセルとの間に設ける構成とすればよい。具体的なデータの書き込み方法として、
例えば、ワード線ＷＬ＿ａを共有するａ行のメモリセルＣＬ＿ａ＿１乃至ＣＬ＿ａ＿ｂに
一括でデータを書き込む方法について説明する。まず、アドレス線ＡＤＬを用いてスイッ
チ回路２０＿１のみをオンとし、制御したデータ線ＤＬの電位をレジスタに保持する。次
に、アドレス線ＡＤＬを用いてスイッチ回路２０＿２のみをオンとし制御したデータ線Ｄ
Ｌの電位をレジスタに保持する。これを繰り返し、アドレス線ＡＤＬを用いてスイッチ回
路２０＿ｂのみをオンとし制御したデータ線ＤＬの電位をレジスタに保持する。その後、
スイッチ回路２０＿１乃至２０＿ｂをオフした状態で、ビット線ＢＬ＿１乃至ＢＬ＿ｂを
電位ＶＤＤとし、ワード線ＷＬ＿ａにＶＨを印加することで、レジスタに保持した電位に
応じたデータをａ行のメモリセルＣＬ＿ａ＿１乃至ＣＬ＿ａ＿ｂに書き込むことができる
。この動作を行ごとに行うことで、ａ行ｂ列にそれぞれメモリセルを有するメモリモジュ
ールにデータを書き込むことができる。
次に、図２のメモリモジュールにおいて、データを読み出す方法を説明する。
データの読み出しはメモリセルごとに行う。例えば、ＣＬ＿ａ＿ｂのデータを読み出す際
は、アドレス線ＡＤＬを用いてスイッチ回路２０＿ｂをオンしてデータ線ＤＬを全てＧＮ
Ｄとし、ビット線ＢＬ＿ｂをＶＲとする。また、読み出しを行わないメモリセルに接続す
るビット線とデータ線は、適切な高い電位（例えば、ＶＨ以上の電位）とすることで、メ
モリセルＣＬ＿ａ＿ｂ以外のメモリセルのトランジスタがオフ状態を維持するようにする
。次に、ワード線ＷＬ＿ａをＶＨとすると、ビット線ＢＬ＿ｂの電位がｄａｔａ＿ＣＬ＿
ａ＿ｂに変動する。この電位を読み出し回路１０＿ｂで読み出す。この動作をメモリセル
ごとに行うことで、ａ行ｂ列にそれぞれメモリセルを有するメモリモジュールのデータを
読み出すことができる。
なお、スイッチ回路と読み出し回路は接続されているため、スイッチ回路をオンする電位
を読み出し回路の参照電位としてもよい。このような構成とすることで、配線の本数を減
らすことができ、メモリモジュールを小面積化または高集積化できる。
本発明の一態様を用いることで、２ｎ値メモリセルを複数接続した大容量のメモリモジュ
ールを作製することができる。
本実施の形態は他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、図３を用いて、半導体記憶装置のメモリセルについて説明する。
図３（Ａ）は、半導体基板３３１および第１の絶縁膜３３２を有する領域３００と、領域
３００上の第２の絶縁膜３０２と、第２の絶縁膜３０２上に設けられた島状の半導体膜３
０６と、半導体膜３０６と一部が接する導電膜３０８および導電膜３０９と、半導体膜３
０６、導電膜３０８および導電膜３０９上に設けられた第３の絶縁膜３１２と、第３の絶
縁膜３１２を介して半導体膜３０６に重畳して設けられた導電膜３０４と、導電膜３０４
と同一層で設けられた導電膜３４１乃至３４４と、第３の絶縁膜３１２、導電膜３０４お
よび導電膜３４１乃至３４４を覆って設けられた第４の絶縁膜３１６とを有する半導体記
憶装置の断面構造である。
半導体膜３０６は、高純度化された、バンドギャップが２．５ｅＶ以上の半導体膜を用い
る。例えば、酸化物半導体膜、炭化シリコン膜、窒化ガリウム膜などを用いればよい。
酸化物半導体膜に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ
−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−
Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａ
ｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であ
るＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−
Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ
系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いてもよ
い。また、上記の材料に酸化シリコンを含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−
Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する
酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の
元素を含んでいてもよい。
特に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料は、高い電界効果移動度を得られるため、半導体記
憶装置の高速動作の観点で好ましい材料である。
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を
用いた薄膜により形成してもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ば
れた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、Ｇａお
よびＭｎまたはＧａおよびＣｏなどを用いてもよい。
酸化物半導体膜は、スパッタリング法、ＰＬＤ法、スプレー法などで形成することができ
る。
特に、スパッタリング法を用いて、高純度で欠陥の少ない酸化物半導体膜を形成する場合
、成膜中の酸素分圧を１０％以上にすることが好ましい。また、成膜温度を２００℃以上
４５０℃以下とすることで、膜中の不純物（水素など）濃度を低減できる。
さらに、成膜後に熱処理を行うことで、より高純度で欠陥の少ない酸化物半導体膜を形成
できる。具体的には、温度を１５０℃以上基板の歪み点未満、好ましくは２５０℃以上４
５０℃以下、高純度化された窒素、酸素、希ガスまたはこれらの混合雰囲気で６分以上２
４時間以下の熱処理を行えばよい。処理時間は２４時間より長くなっても構わないが、時
間を長くしすぎるとその費用対効果は小さくなる。好ましくは、窒素雰囲気で熱処理を行
った後、温度を変更せずに酸化性雰囲気（酸素、オゾン、亜酸化窒素などを１０ｐｐｍ以
上含む雰囲気）で熱処理を行う。こうすることで、高純度化し、かつ酸素欠損を低減する
ことができる。
図示しないが、領域３００は、センスアンプ回路、レジスタ回路、アナログスイッチ回路
等の回路、および配線等の少なくともいずれかを有する構成としてもよい。ここで、半導
体基板３３１は、シリコンウェハ、炭化シリコン基板、窒化ガリウム基板、ガリウムヒ素
基板、ゲルマニウム基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板な
どの半導体を含む基板とすればよい。また、第１の絶縁膜３３２は、上記回路および配線
等と、メモリセルを分離するために設けられるが、第２の絶縁膜３０２にてその機能を兼
ねる構成としても構わない。領域３００の表面はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などによって平坦化されていてもよい。
ここで、トランジスタＴｒは、第２の絶縁膜３０２を下地絶縁膜に、半導体膜３０６を活
性層に、導電膜３０８および導電膜３０９をソース電極およびドレイン電極に、導電膜３
０４をゲート電極に、第３の絶縁膜３１２をゲート絶縁膜に用いて構成される。なお、ト
ランジスタＴｒの構造は、図示した構造に限定されず、適宜選択すればよい。
第２の絶縁膜３０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒
化シリコン膜、酸化アルミニウム膜等を単層または積層で設ければよい。第２の絶縁膜３
０２は、トランジスタＴｒの下地絶縁膜として機能するため、加熱により酸素を放出する
絶縁膜を用いると好ましい。
「加熱により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ
Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素
の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔ
ｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁
膜のスペクトルの積分値と、標準試料から得られる基準値に対する比とにより、気体の放
出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペク
トルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び
絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式３で求める
ことができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸
素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が
極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数３）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式３の詳細に関
しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した
。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの
酸素の放出量は、酸素分子の放出量の２倍となる。
上記構成において、加熱により酸素を放出する絶縁膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
下地絶縁膜から酸化物半導体領域に酸素が供給されることで、下地絶縁膜および酸化物半
導体領域の界面準位密度を低減できる。この結果、トランジスタの動作などに起因して生
じうる電荷などが、上述の下地絶縁膜および酸化物半導体領域の界面に捕獲されることを
抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
さらに、酸化物半導体領域の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物
半導体領域の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、
トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。これはバックチャネル
側で生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、
酸化物半導体領域において下地絶縁膜側の界面近傍を指す。下地絶縁膜から酸化物半導体
領域に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要
因である、酸化物半導体領域の酸素欠損を低減することができる。
即ち、酸化物半導体領域に酸素欠損が生じると、下地絶縁膜と酸化物半導体領域との界面
における電荷の捕獲を抑制することが困難となるところ、下地絶縁膜に、加熱により酸素
を放出する絶縁膜を設けることで、酸化物半導体領域および下地絶縁膜の界面準位、なら
びに酸化物半導体領域の酸素欠損を低減し、酸化物半導体領域および下地絶縁膜の界面に
おける電荷捕獲の影響を小さくすることができる。
導電膜３０８および導電膜３０９の材料は、アルミニウム、チタン、クロム、ニッケル、
銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンからなる、
単体金属、合金または金属窒化物を用いればよい。酸化インジウム、酸化錫または酸化亜
鉛を含む透明導電材料を用いても構わない。また、前述の材料を積層した構成としても構
わない。
また、導電膜３０９は、キャパシタＣ＿１乃至Ｃ＿４の電極の一方として機能する。
第３の絶縁膜３１２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化ハフニウムまたはイットリア安定化ジルコニアなど
を用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリン
グ法などで形成すればよい。第３の絶縁膜３１２は、加熱により酸素を放出する膜を用い
てもよい。第３の絶縁膜３１２に加熱により酸素を放出する膜を用いることで、半導体膜
３０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる
。
また、第３の絶縁膜３１２は、キャパシタＣ＿１乃至Ｃ＿４の容量絶縁膜として機能する
。
導電膜３０４および導電膜３４１乃至３４４の材料は、導電膜３０８および導電膜３０９
と同様の構成とすればよい。
導電膜３４１乃至３４４は、キャパシタＣ＿１乃至Ｃ＿４の電極の他方として機能する。
即ち、第３の絶縁膜３１２の材料および厚さ、ならびに導電膜３４１乃至導電膜３４４の
面積によってキャパシタＣ＿１乃至Ｃ＿４の容量が決まる。
第４の絶縁膜３１６の材料は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコンなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、Ｃ
ＶＤ法またはスパッタリング法などで形成すればよい。ポリイミドまたはアクリルなどの
有機材料を用いてもよい。
図３（Ｂ）は、図３（Ａ）に対応するメモリセルの上面図である。なお、簡単のため導電
膜３０８、導電膜３０９、導電膜３０４および導電膜３４１乃至３４４以外は省略する。
導電膜３０８はビット線ＢＬであり、導電膜３０４はワード線ＷＬであり、導電膜３４１
乃至３４４はデータ線ＤＬ＿１乃至ＤＬ＿４である。
本実施の形態を用いることで、トランジスタＴｒのオフ電流が小さいため、キャパシタの
保持容量を小さくすることができる。また、メモリセルに保持される電位の変化が微小で
あるため、細かい電位の差を読み出すことが可能となり、多値メモリセルを作製すること
ができる。
なお、本実施の形態では、メモリセルにキャパシタを４つ、データ線を４本有する構成と
しているが、これに限定されない。必要な記憶容量によって適宜キャパシタおよびデータ
線の数を変更することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、キャパシタを重畳することで小面積化した、実施の形態３と異なるメ
モリセルについて説明する。
図４（Ａ）は、メモリセルの断面図である。本実施の形態では、領域３００と、領域３０
０上の領域４７１と、領域４７１上の領域４７２と、領域４７２上の領域４７３と、を有
する。
領域４７１はトランジスタＴｒおよびキャパシタＣ＿１を有し、領域４７２はキャパシタ
Ｃ＿２を有し、領域４７３はキャパシタＣ＿３を有する。なお、キャパシタＣ＿１乃至Ｃ
＿３は、導電膜４４１乃至４４３、絶縁膜４９１乃至４９３および導電膜４８１乃至４８
３から構成される。絶縁膜４９１乃至４９３は、キャパシタＣ＿１乃至Ｃ＿３の容量を制
御するため、それぞれ異なる材料や膜厚としても構わない。導電膜４８１乃至４８３は、
コンタクトホールを介して接続している。
領域３００および領域４７１乃至４７３の表面は、ＣＭＰなどによって平坦化されていて
も構わない。各領域の表面が平坦化されることによって、各領域で生じる段差の影響を低
減することができる。
図４（Ｂ）は領域４７３を、図４（Ｃ）は領域４７２を、図４（Ｄ）は領域４７１を、そ
れぞれ上面から観察した上面図である。
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定さ
れない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
このような構成とすることで、メモリセルの小面積化が可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、キャパシタを重畳し、かつ同一層に複数のキャパシタを有することに
よってさらに小面積化した、実施の形態３および実施の形態４と異なるメモリセルについ
て説明する。
図５（Ａ）は、メモリセルの断面図である。本実施の形態では、領域３００と、領域３０
０上の領域５７１と、領域５７１上の領域５７２と、領域５７２上の領域５７３と、を有
する。
領域５７１はトランジスタＴｒ、キャパシタＣ＿１およびＣ＿２を有し、領域５７２はキ
ャパシタＣ＿３およびＣ＿４を有し、領域５７３はキャパシタＣ＿５を有する。なお、キ
ャパシタＣ＿１乃至Ｃ＿５は、導電膜５４１乃至５４５、絶縁膜５９１乃至５９３および
導電膜５８１乃至５８３から構成される。絶縁膜５９１乃至５９３は、キャパシタＣ＿１
乃至Ｃ＿５の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜
５８１乃至５８３は、コンタクトホールを介して接続している。
領域３００および領域５７１乃至５７３の表面は、ＣＭＰなどによって平坦化されていて
も構わない。
図５（Ｂ）は領域５７３を、図５（Ｃ）は領域５７２を、図５（Ｄ）は領域５７１を、そ
れぞれ上面から観察した上面図である。
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定さ
れない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
一つの領域に複数のキャパシタを有することで、実施の形態４と比較し、同程度の面積で
さらにメモリセルを多値化することができる。即ち、記憶容量当たりのメモリセルのさら
なる小面積化が可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、領域６００に段差を有し、該段差部にキャパシタを埋め込むことによ
ってさらに小面積化した、実施の形態３乃至実施の形態５と異なる半導体記憶装置である
メモリセルについて説明する。本実施の形態の構造は、いわゆるトレンチ構造と呼ばれる
ものであり、小面積でも大容量のキャパシタを作製することができるものである。
図６（Ａ）は、メモリセルの断面図である。本実施の形態では、領域６００と、領域６０
０上の領域６７１と、領域６７１上の領域６７２と、を有する。
領域６００は、段差部およびキャパシタを有する以外は領域３００と同様の構成である。
キャパシタＣ＿５は絶縁膜６９０、導電膜６８０および導電膜６４５によって構成される
。
領域６７１はトランジスタＴｒ、キャパシタＣ＿１およびＣ＿２を有し、領域６７２はキ
ャパシタＣ＿３およびＣ＿４を有し、領域６００はキャパシタＣ＿５を有する。なお、キ
ャパシタＣ＿１乃至Ｃ＿５は、導電膜６４１乃至６４５、絶縁膜６９０乃至６９２および
導電膜６８０乃至６８２から構成される。絶縁膜６９０乃至６９２は、キャパシタＣ＿１
乃至Ｃ＿５の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜
６８０乃至６８２は、コンタクトホールを介して接続している。
領域６００、領域６７１および６７２の表面は、ＣＭＰなどによって平坦化されていても
構わない。
図６（Ｂ）は領域６７２を、図６（Ｃ）は領域６７１を、図６（Ｄ）は領域６００を、そ
れぞれ上面から観察した上面図である。
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定さ
れない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
領域６００に段差部を有し、該段差部にキャパシタを有するため、メモリセルでキャパシ
タの占める面積を縮小することができ、実施の形態４および実施の形態５と比較し、メモ
リセルのさらなる小面積化が可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、領域７００に段差を有し、図７（Ａ）に示すように該段差部をキャパ
シタが乗り越えることによって小面積化した、実施の形態６で示したトレンチ構造の半導
体記憶装置の別形態について説明する。
図７（Ａ）は、メモリセルの断面図である。本実施の形態では、領域７００と、領域７０
０上の領域７７１と、領域７７１上の領域７７２と、を有する。
領域７００は、段差部およびキャパシタを有する以外は領域３００と同様の構成である。
キャパシタＣ＿５は、絶縁膜７９０、導電膜７８０および導電膜７４５によって構成され
る。
領域７７１はトランジスタＴｒ、キャパシタＣ＿１およびＣ＿２を有し、領域７７２はキ
ャパシタＣ＿３およびＣ＿４を有し、領域７００はキャパシタＣ＿５を有する。なお、キ
ャパシタＣ＿１乃至Ｃ＿５は、導電膜７４１乃至７４５、絶縁膜７９０乃至７９２および
導電膜７８０乃至７８２から構成される。絶縁膜７９０乃至７９２は、キャパシタＣ＿１
乃至Ｃ＿５の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜
７８０乃至７８２は、コンタクトホールを介して接続している。
領域７００、領域７７１および７７２の表面は、ＣＭＰなどによって平坦化されていても
構わない。
図７（Ｂ）は領域７７２を、図７（Ｃ）は領域７７１を、図７（Ｄ）は領域７００を、そ
れぞれ上面から観察した上面図である。
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定さ
れない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
領域７００に段差部を有し、該段差部にキャパシタを有するため、メモリセルでキャパシ
タの占める面積を縮小することができ、実施の形態４および実施の形態５と比較し、メモ
リセルのさらなる小面積化が可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
１０ 読み出し回路
２０ スイッチ回路
３００ 領域
３０２ 第２の絶縁膜
３０４ 導電膜
３０６ 半導体膜
３０８ 導電膜
３０９ 導電膜
３１２ 第３の絶縁膜
３１６ 第４の絶縁膜
３３１ 半導体基板
３３２ 第１の絶縁膜
３４１ 導電膜
３４２ 導電膜
３４３ 導電膜
３４４ 導電膜
４４１ 導電膜
４４２ 導電膜
４４３ 導電膜
４７１ 領域
４７２ 領域
４７３ 領域
４８１ 導電膜
４８２ 導電膜
４８３ 導電膜
４９１ 絶縁膜
４９２ 絶縁膜
４９３ 絶縁膜
５４１ 導電膜
５４２ 導電膜
５４３ 導電膜
５４４ 導電膜
５４５ 導電膜
５７１ 領域
５７２ 領域
５７３ 領域
５８１ 導電膜
５８２ 導電膜
５８３ 導電膜
５９１ 絶縁膜
５９２ 絶縁膜
５９３ 絶縁膜
６００ 領域
６１２ 絶縁膜
６４１ 導電膜
６４２ 導電膜
６４３ 導電膜
６４４ 導電膜
６４５ 導電膜
６７１ 領域
６７２ 領域
６８０ 導電膜
６８１ 導電膜
６８２ 導電膜
６９０ 絶縁膜
６９１ 絶縁膜
６９２ 絶縁膜
７００ 領域
７１２ 絶縁膜
７４１ 導電膜
７４２ 導電膜
７４３ 導電膜
７４４ 導電膜
７４５ 導電膜
７７１ 領域
７７２ 領域
７８０ 導電膜
７８１ 導電膜
７８２ 導電膜
７９０ 絶縁膜
７９１ 絶縁膜
７９２ 絶縁膜

Claims (3)

  1. トランジスタと、第１のキャパシタと、第２のキャパシタと、絶縁膜と、を有し、
    前記トランジスタは、前記第１のキャパシタと同層であり、
    前記絶縁膜は、前記トランジスタ上方及び前記第１のキャパシタ上方に設けられており、
    前記第２のキャパシタは、前記絶縁膜上方に設けられており、
    前記トランジスタのチャネルは、酸化物半導体を有し、
    前記第１のキャパシタの容量は、前記第２のキャパシタの容量よりも小さく、
    前記トランジスタのソース又はドレインの一方は、前記第１のキャパシタの第１の電極及び前記第２のキャパシタの第１の電極と電気的に接続されていることを特徴とする半導体装置。
  2. トランジスタと、第１のキャパシタと、第２のキャパシタと、第３のキャパシタと、絶縁膜と、を有し、
    前記トランジスタは、前記第１のキャパシタ及び第２のキャパシタと同層であり、
    前記絶縁膜は、前記トランジスタ上方、前記第１のキャパシタ上方及び前記第２のキャパシタ上方に設けられており、
    前記第３のキャパシタは、前記絶縁膜上方に設けられており、
    前記トランジスタのチャネルは、酸化物半導体を有し、
    前記第１のキャパシタの容量は、前記第３のキャパシタの容量よりも小さく、
    前記第２のキャパシタの容量は、前記第３のキャパシタの容量よりも小さく、
    前記トランジスタのソース又はドレインの一方は、前記第１のキャパシタの第１の電極、前記第２のキャパシタの第１の電極及び前記第３のキャパシタの第１の電極と電気的に接続されていることを特徴とする半導体装置。
  3. トランジスタと、第１のキャパシタと、第２のキャパシタと、絶縁膜と、を有し、
    前記トランジスタは、前記第１のキャパシタと同層であり、
    前記絶縁膜は、前記第２のキャパシタ上方に設けられており、
    前記トランジスタ及び前記第１のキャパシタは、前記絶縁膜上方に設けられており、
    前記トランジスタのチャネルは、酸化物半導体を有し、
    前記第１のキャパシタの容量は、前記第２のキャパシタの容量よりも小さく、
    前記トランジスタのソース又はドレインの一方は、前記第１のキャパシタの第１の電極及び前記第２のキャパシタの第１の電極と電気的に接続されていることを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2742049C1 (ru) * 2019-12-09 2021-02-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) Меандровая линия задержки с лицевой связью, защищающая от сверхкоротких импульсов с увеличенной длительностью

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8416609B2 (en) * 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
US9286953B2 (en) 2013-02-28 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI618058B (zh) 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP6607681B2 (ja) 2014-03-07 2019-11-20 株式会社半導体エネルギー研究所 半導体装置
KR102367921B1 (ko) 2014-03-14 2022-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 시스템
US9887212B2 (en) 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI767772B (zh) 2014-04-10 2022-06-11 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP6616102B2 (ja) * 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
KR20170069207A (ko) * 2014-10-10 2017-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 회로 기판, 및 전자 기기
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
JP6681117B2 (ja) 2015-03-13 2020-04-15 株式会社半導体エネルギー研究所 半導体装置
JP5941577B1 (ja) * 2015-05-11 2016-06-29 力晶科技股▲ふん▼有限公司 半導体記憶装置
JP6935171B2 (ja) * 2015-05-14 2021-09-15 株式会社半導体エネルギー研究所 半導体装置
US10424671B2 (en) 2015-07-29 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
JP6822853B2 (ja) 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
US10032492B2 (en) 2016-03-18 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver IC, computer and electronic device
US10008502B2 (en) * 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR102523641B1 (ko) 2016-07-28 2023-04-21 삼성전자주식회사 입력 샘플링 커패시터를 포함하는 비교 회로 및 그것을 포함하는 이미지 센서
JP6963463B2 (ja) 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US10535659B2 (en) 2017-09-29 2020-01-14 Samsung Electronics Co., Ltd. Semiconductor memory devices
US10796729B2 (en) * 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
US11194726B2 (en) 2019-02-25 2021-12-07 Micron Technology, Inc. Stacked memory dice for combined access operations
JPWO2020183277A1 (ja) 2019-03-12 2020-09-17
US20230299197A1 (en) * 2022-03-17 2023-09-21 Renesas Electronics Corporation Semiconductor device

Family Cites Families (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02209765A (ja) * 1989-02-09 1990-08-21 Mitsubishi Electric Corp 半導体装置
JPH0834257B2 (ja) * 1990-04-20 1996-03-29 株式会社東芝 半導体メモリセル
JP3169599B2 (ja) 1990-08-03 2001-05-28 株式会社日立製作所 半導体装置、その駆動方法、その読み出し方法
JPH0529577A (ja) * 1991-07-19 1993-02-05 Sanyo Electric Co Ltd 半導体記憶装置
KR940004606B1 (ko) * 1991-09-13 1994-05-25 금성일렉트론 주식회사 반도체 메모리 커패시터 제조방법
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06295589A (ja) 1993-04-12 1994-10-21 Hitachi Ltd 半導体記憶素子
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3110689B2 (ja) * 1995-11-01 2000-11-20 松下電器産業株式会社 アナログメモリ回路及びアナログ信号の記録方法
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3622390B2 (ja) 1996-12-29 2005-02-23 ソニー株式会社 強誘電体キャパシタを有する半導体記憶装置
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US5909619A (en) * 1998-02-04 1999-06-01 Vanguard International Semiconductor Corporation Method for forming a DRAM cell and array to store two-bit data
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000100175A (ja) 1998-09-18 2000-04-07 Toshiba Corp 多値強誘電体メモリ
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6271557B1 (en) * 1999-10-05 2001-08-07 Infineon Technologies Ag Center node for deep trench capacitors
JP4700160B2 (ja) * 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP2002026283A (ja) * 2000-06-30 2002-01-25 Seiko Epson Corp 多層構造のメモリ装置及びその製造方法
JP4963750B2 (ja) * 2000-08-10 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6621112B2 (en) 2000-12-06 2003-09-16 Infineon Technologies Ag DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication
KR100400033B1 (ko) * 2001-02-08 2003-09-29 삼성전자주식회사 다층 배선 구조를 갖는 반도체 소자 및 그의 제조방법
US7491634B2 (en) * 2006-04-28 2009-02-17 Asm International N.V. Methods for forming roughened surfaces and applications thereof
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005050403A (ja) * 2003-07-30 2005-02-24 Seiko Epson Corp 半導体記憶装置
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4662740B2 (ja) 2004-06-28 2011-03-30 日本電気株式会社 積層型半導体メモリ装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7633110B2 (en) * 2004-09-21 2009-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP4928748B2 (ja) * 2005-06-27 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
JP2007201437A (ja) * 2005-12-27 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置
US7675796B2 (en) 2005-12-27 2010-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4828251B2 (ja) 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
US7605410B2 (en) 2006-02-23 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
WO2008012462A2 (fr) * 2006-07-27 2008-01-31 Stmicroelectronics Sa Circuit de lecture d'un element de retention de charges pour mesure temporelle
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8514165B2 (en) * 2006-12-28 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
US7985633B2 (en) * 2007-10-30 2011-07-26 International Business Machines Corporation Embedded DRAM integrated circuits with extremely thin silicon-on-insulator pass transistors
KR100932334B1 (ko) 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성 방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US20100295042A1 (en) * 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101522400B1 (ko) 2008-11-10 2015-05-21 삼성전자주식회사 인버터 및 그를 포함하는 논리소자
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2010147392A (ja) 2008-12-22 2010-07-01 Elpida Memory Inc 半導体装置およびその製造方法
US9177974B2 (en) * 2009-11-09 2015-11-03 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display panel including the same, and method for manufacturing active matrix substrate with gate insulating film not provided where auxiliary capacitor is provided
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
KR101777624B1 (ko) 2009-12-25 2017-09-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101924231B1 (ko) 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2742049C1 (ru) * 2019-12-09 2021-02-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) Меандровая линия задержки с лицевой связью, защищающая от сверхкоротких импульсов с увеличенной длительностью

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