JP3110689B2 - アナログメモリ回路及びアナログ信号の記録方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ電圧信号
の書き込み、長時間にわたる保持、及び読み出しを行う
ことができるアナログメモリ回路に関する。

【０００２】

【従来の技術】様々なシステムの実現のために、アナロ
グ電圧信号の書き込み、保持及び読み出しを行うアナロ
グメモリ回路に対する要望が高まっている。アナログメ
モリ回路は、新しいシステムの実現のために必要とされ
るだけではなく、現在はデジタル回路で実現されている
システムをアナログ回路で置き換えることによって、回
路面積及び消費電力の大幅な低減を図る上でも必要とさ
れている。

【０００３】アナログメモリ回路の適用対象としては、
例えば、画像処理によく利用される離散コサイン変換
（ディスクリート・コサイン・トランスフォーム＝ＤＣ
Ｔ）回路、或いは神経回路網を用いる演算器（ニューロ
・コンピューティング回路）などが挙げられる。

【０００４】前者の場合、アナログ回路による離散コサ
イン変換では、従来のデジタル回路による離散コサイン
変換に比べて、消費電力及び回路面積が大幅に減少す
る。このため、画像通信などの分野で、機器の小型化や
低消費電力化の実現に大きく貢献する。

【０００５】一方、後者の神経回路網を用いる演算器
は、学習を通じて人間の頭脳により近い機能を実現する
可能性を有する。これまでのデジタル演算手法の限界を
越える次世代の演算回路としてその実現が期待されてい
るが、そのためには、優れた性能を有するアナログメモ
リ回路の実現が待望されている。

【０００６】神経回路網を用いる演算器は現在でもある
程度実現されており、その実際の演算処理においてはア
ナログ回路が使用されている。しかし、演算の結果とし
て得られるアナログ信号の記録にあたって、十分な機能
を発揮できるアナログメモリ回路が使用できないので、
アナログ信号に対して行った演算の結果をデジタル信号
に変換した上でデジタルメモリ回路に記録している。こ
のため、回路面積及び消費電力の大幅な低減というアナ
ログ回路の効果が、十分に得られない。

【０００７】図２９（ａ）は、ｎ型シリコン基板１の上
に形成された従来のアナログメモリ回路５０の構成を示
す断面図である。また、図２９（ｂ）は、図２９（ａ）
に示すアナログメモリ回路５０の模式的な等価回路であ
る。

【０００８】図２９（ａ）に示すアナログメモリ回路５
０は、スイッチＳ７及びコンデンサＣｍを備えている。
このうちスイッチＳ７は、典型的にはｎＭＯＳトランジ
スタである。具体的には、ｎ型シリコン基板１に形成さ
れたｐ型不純物拡散領域２の上に、ソース及びドレイン
として機能するｎ型不純物拡散領域３及び４が形成され
ている。ｐ型不純物拡散領域２の一部であってチャネル
領域５、すなわちｎ型不純物拡散領域３及び４の間隙の
上方に相当する箇所には、シリコン酸化膜からなるゲー
ト絶縁膜６を介して、ポリシリコンからなるゲート電極
７が形成されている。ゲート電極７には、ゲート端子１
７が接続されている。また、ソース領域として機能する
ｎ型不純物拡散領域３には、スイッチＳ７の入力端子１
６が接続されている。さらに、ｐ型不純物拡散領域２
は、接地されている。

【０００９】さらに、スイッチＳ７のドレイン領域とし
て機能するｎ型不純物拡散領域４は、ポリシリコンから
なるコンデンサＣｍの一方の電極８に接続されている。
電極８は、シリコン酸化膜９を介してもう一方のポリシ
リコン電極１０に相対しており、これによってコンデン
サＣｍが構成されている。また、電極１０とｎ型シリコ
ン基板１との間には、シリコン酸化膜１１が設けられて
いる。なお、電極１０は接地されている。

【００１０】図２９（ｂ）に示す等価回路から明らかな
ように、アナログメモリ回路５０において、入力端子１
６からアナログ信号（例えば、接地電位と所定の電源電
圧との間の電位差を有する信号）が入力されている状態
でスイッチＳ７をＯＮすると、入力端子１６に印加され
たアナログ信号はコンデンサＣｍを充電する。その後に
スイッチＳ７をＯＦＦすることによって、コンデンサＣ
ｍには、入力されたアナログ信号が電荷として記録され
る。

【００１１】

【発明が解決しようとする課題】図２９（ａ）に示す従
来のアナログメモリ回路５０の構成において、コンデン
サＣｍにアナログ信号が記録されている状態では、電極
８の電位と、電極１０に与えられている接地電位との間
には、アナログ信号電圧に相当する電位差が存在する。
このとき、電極８はスイッチＳ７のドレイン（ｎ型不純
物拡散領域４）に接続されているので、ドレイン領域４
と接地されているｐ型不純物拡散領域２との間にも、ア
ナログ信号電圧に相当する電位差が存在する。このた
め、アナログ信号がコンデンサＣｍに記録されている状
態では、ｎ型不純物拡散領域（ドレイン領域）４とｐ型
不純物拡散領域２との間のｐｎ接合部に構成されるダイ
オードは、逆バイアス状態におかれる。

【００１２】この逆バイアス状態において、ｎ型不純物
拡散領域４からｐ型不純物拡散領域２に向かって逆バイ
アス電流Ｉ_Lが流れる。この逆バイアス電流Ｉ_Lによっ
て、記録されているアナログ信号に相当するコンデンサ
Ｃｍに蓄えられた電荷が徐々に流出する。このため、コ
ンデンサＣｍに記録されているアナログ信号の電圧レベ
ルが次第に減少して、最終的には零になる。

【００１３】これより、図２９（ａ）に示す従来のアナ
ログメモリ回路５０の構成では、コンデンサＣｍに記録
されたアナログ信号が実際に保持される時間は、逆バイ
アス電流Ｉ_Lによる電荷の流出に起因するアナログ記録
信号の電圧レベルの減少の度合いによって決定される。
従来のアナログメモリ回路５０においては、上記の要因
で決定される実際の記録保持時間は多くのシステムで要
求される記録保持時間に比べて短く、典型的には数秒の
オーダにすぎない。それに対して、大容量のデータを用
いて複雑な演算を行う必要がある用途、例えば画像処理
の分野などでは、数分から数時間のオーダでの記録保持
が希望されている。

【００１４】したがって、アナログメモリ回路の本格的
な実用化にあたっては、その記録保持時間の延長が解決
すべき課題となっている。

【００１５】従来のアナログメモリ回路では、この課題
を設計上の改変で解決している。

【００１６】例えば、記録すべきアナログ信号を電荷と
して保持するコンデンサＣｍの容量値を大きくすること
によって、記録保持時間を延長することができる。すな
わち、コンデンサＣｍの容量値が大きくなれば蓄えるこ
とができる電荷量が増加するので、逆バイアス電流Ｉ_L
が流れても、アナログ記録信号の電圧レベルが所定の電
圧以下になるまでの時間を長くすることができる。

【００１７】しかし、このようにコンデンサＣｍの容量
値を大きくすると、図２９（ｂ）に示した等価回路にお
いて、スイッチＳ７のオン時の抵抗（すなわち、ｎＭＯ
ＳトランジスタのＯＮ抵抗）とコンデンサＣｍの容量値
とによって決定される時定数が大きくなる。この結果、
記録すべきアナログ信号によってコンデンサＣｍを充電
するために必要な時間が長くなる。これは、アナログメ
モリ回路５０の高速動作を妨げる。

【００１８】ｎＭＯＳトランジスタのＯＮ抵抗は、その
ゲート幅Ｗを大きくすることによって減少させることが
できる。したがって、ｎＭＯＳトランジスタのゲート幅
Ｗを大きく設計すれば、アナログ信号によるコンデンサ
Ｃｍの充電時間を短くすることができる。しかし、その
一方で、ゲート幅Ｗの増加は、図２９（ａ）に示した構
成におけるｐ型不純物拡散領域２とソース・ドレイン領
域に相当するｎ型不純物拡散領域３及び４との間の界面
の面積を増加させる。この界面を通って流れる逆バイア
ス電流Ｉ_Lは上記界面の面積に比例して増大するので、
結果的に、ゲート幅Ｗの増加はコンデンサＣｍからの電
荷流出量の増加を意味し、アナログメモリ回路５０の記
録保持時間の減少につながる。

【００１９】このように、従来のアナログメモリ回路５
０における記録保持時間を長くするためにはコンデンサ
Ｃｍに係わる時定数を大きくすればよいが、これは同時
に、アナログ信号によるコンデンサＣｍの充電時間を長
くして、アナログメモリ回路５０の動作速度を遅くす
る。すなわち、従来のアナログメモリ回路５０では、ア
ナログ信号の充電時間と記録保持時間とはお互いにトレ
ードオフの関係にあって、記録保持時間の長期化と動作
の高速化とを両立して十分な機能を実現することが困難
である。

【００２０】特開平５−２０８８８号公報には、コンデ
ンサを用いたアナログメモリにおける電荷リークの問題
を解決することを目的とした技術が開示されている。図
３０は、この公報に開示されている技術の原理を示すブ
ロック図である。

【００２１】図３０の構成では、コンデンサＣmemに電
圧値としてアナログデータを記憶する。積分器３０１１
は、供給されるパルス電圧を順次積分して、アナログ積
分電圧として出力する。比較器３０１２は、コンデンサ
Ｃmemの蓄積電圧のレベルと積分器３０１１から供給さ
れるアナログ積分電圧のレベルとを比較する。そして、
コンデンサＣmemの蓄積電圧が電荷リークによって減少
して、積分器３０１１から供給されるアナログ積分電圧
よりも小さくなると、比較器３０１２は、スイッチ３０
１３を動作させて積分器３０１１から供給されるアナロ
グ積分電圧をコンデンサＣmemに印加するとともに、積
分器３０１１で得られるアナログ積分電圧をクリアす
る。これによって、コンデンサＣmemの蓄積電圧のリフ
レッシュ動作が実行されて、コンデンサＣmemからの電
荷リークによる悪影響が、ある程度まで抑制される。

【００２２】しかし、上記の技術におけるコンデンサＣ
memのリフレッシュ動作は、コンデンサＣmemからの実際
の電荷リーク量の情報を使用して行われるわけではな
い。従って、リフレッシュ動作が必ずしも十分な精度で
行われるわけではなく、長時間にわたるアナログデータ
の確実な保持が、必ずしも行えない可能性がある。

【００２３】本発明は、上記課題を解決するために行わ
れたものであり、（１）アナログ信号を高速に記録でき
るとともに、長時間にわたって正確に記録を保持できる
アナログメモリ回路、ならびに（２）上記特徴を有する
アナログ信号の記録方法、を提供することを目的とす
る。

【００２４】

【課題を解決するための手段】本発明のアナログメモリ
回路は、入力されたアナログ信号を電荷として記録し保
持するとともに、保持動作の期間中に発生する漏れ電荷
による該アナログ信号の劣化を再生した上で、該アナロ
グ信号を読み出す記録回路と、該記録回路の動作を制御
する選択回路と、該記録回路に所定の定電圧を供給する
駆動回路と、を備え、該記録回路は、該アナログ信号の
入力及び出力のための入出力端子と、該アナログ信号を
電荷として記録し保持する、該入出力端子に結合された
第１の電極と、第２の電極と、を有する第１のコンデン
サと、該第１のコンデンサの該第２の電極と参照電位と
の間に接続されていて、該第１のコンデンサから漏れた
電荷を保持する第２のコンデンサと、を備えていて、該
第２のコンデンサに保持された該漏れ電荷に相当する量
の電荷が、所定のタイミングで該第１のコンデンサへ戻
されるようになっており、そのことによって上記目的が
達成される。

【００２５】ある実施形態では、前記駆動回路は、前記
アナログ信号の記録動作では前記第１のコンデンサの前
記第２の電極に前記参照電位を供給し、前記漏れ電荷を
前記第１のコンデンサに戻す動作では、該第１のコンデ
ンサからの該漏れ電荷の量に相当する電荷を該第１のコ
ンデンサの前記第１の電極に供給して、それによって、
該漏れ電荷を該第１のコンデンサに戻す。

【００２６】ある実施形態では、前記駆動回路は、反転
入力端子と正転入力端子と出力端子とを有する演算増幅
器と、該演算増幅器の該反転入力端子と該出力端子とを
接続するスイッチと、を備えていて、該演算増幅器の該
正転入力端子は前記参照電位に接続されている。

【００２７】このとき、前記選択回路は、前記第１のコ
ンデンサの前記第１の電極と前記駆動回路に含まれる前
記演算増幅器の前記出力端子とを結ぶ第１のスイッチ
と、該第１のコンデンサ及び前記第２のコンデンサの間
の接続点と該演算増幅器の前記反転入力端子とを接続す
る第２のスイッチと、を備え得る。

【００２８】他の実施形態では、アナログメモリ回路
は、前記駆動回路に含まれる前記演算増幅器の前記反転
入力端子と前記参照電位を結ぶスイッチをさらに備えて
いる。

【００２９】ある実施形態では、アナログメモリ回路
は、前記第１のコンデンサ及び前記第２のコンデンサの
間の接続点と前記参照電位とを結ぶスイッチをさらに備
えている。

【００３０】他の実施形態では、アナログメモリ回路
は、第３のコンデンサをさらに備えており、該第３のコ
ンデンサの一方の電極は前記第１のコンデンサの前記第
１の電極に接続され、該第３のコンデンサの他方の電極
は前記参照電位に接続されている。このとき、前記記録
回路がＭＯＳトランジスタから構成されるスイッチをさ
らに備え、該ＭＯＳトランジスタが、第１導電型の半導
体基板の中に形成されている第２導電型の第１の不純物
拡散領域と、該第１の不純物拡散領域の中に形成されて
いる該第１導電型の第２の不純物拡散領域と、を備えて
いて、前記第３のコンデンサは、該第１の不純物拡散領
域と該第２の不純物拡散領域との間に逆バイアス電圧を
印加することによって生じるコンデンサである。

【００３１】さらに他の実施形態では、アナログメモリ
回路は、第４のコンデンサをさらに備えており、該第４
のコンデンサの一方の電極は前記駆動回路に含まれる前
記演算増幅器の前記反転入力端子に接続され、該第４の
コンデンサの他方の電極は前記参照電位に接続されてい
る。

【００３２】ある実施形態では、前記第１のコンデンサ
及び前記第２のコンデンサの少なくとも一方は、第１導
電型の半導体基板中に形成されている第２導電型の不純
物拡散領域と、該不純物拡散領域の上に形成された絶縁
膜及び導体層とによって形成されている。

【００３３】他の実施形態では、前記第１及び第２のコ
ンデンサは、第１導電型の半導体基板中に該第１の導電
型の高濃度不純物拡散領域を挟んで配置されている第２
の導電型の２つの不純物拡散領域と、該高濃度不純物拡
散領域及び該２つの不純物拡散領域の上に形成された絶
縁層及び導体層とによって形成されている。

【００３４】さらに他の実施形態では、前記第１及び第
２のコンデンサは、第１導電型の半導体基板中に形成さ
れている第２導電型の不純物拡散領域の上に並んで配置
された２つの導体領域と、該２つの導体領域の上に形成
された絶縁層及び導体層とによって形成されている。

【００３５】さらに他の実施形態では、前記選択回路の
前記第２のスイッチを構成するＭＯＳトランジスタが、
第１の導電型の半導体基板の中に形成された第２の導電
型の第１の不純物拡散領域と、該第１の不純物拡散領域
の中に形成された該第１の導電型の第２の不純物拡散領
域と、を備えており、該第２の不純物拡散領域の中に該
第２の導電型の第３の不純物拡散領域がさらに形成さ
れ、該第３の不純物拡散領域の中に該第１の導電型の第
４の不純物拡散領域がさらに形成されており、前記第１
のコンデンサは、該第４の不純物拡散領域と該第３の不
純物拡散領域との間に逆バイアス電圧を印加することに
よって生じるコンデンサであり、前記第２のコンデンサ
は、該第２の不純物拡散領域と該第１の不純物拡散領域
との間に逆バイアス電圧を印加することによって生じる
コンデンサであり、該第２の不純物拡散領域と該第３の
不純物拡散領域とはお互いに電気的に接続されている。

【００３６】さらに他の実施形態では、前記記録回路が
ＭＯＳトランジスタから構成されるスイッチを備え、該
ＭＯＳトランジスタが、第１の不純物拡散領域の上に形
成された下層絶縁層と、該下層絶縁層の上に形成された
下層導体層と、該下層導体層の上に形成された上層絶縁
層と、該上層絶縁層の上に形成された上層導体層と、を
備え、前記第１のコンデンサは、該第１の不純物拡散領
域、該下層絶縁層及び該下層導体層によって形成され、
該第２のコンデンサは、該下層導体層、該上層絶縁層及
び該上層導体層によって形成され、該下層導体層は、前
記選択回路の前記第２のスイッチを構成するＭＯＳトラ
ンジスタを構成する不純物拡散領域に接続されている。

【００３７】ある実施形態では、前記駆動回路は、反転
入力端子及び出力端子を有する反転増幅器と、を備えて
いる。

【００３８】他の実施形態では、前記駆動回路は、前記
漏れ電荷の発生によって生じる、前記記録回路に記録さ
れている前記アナログ信号の電圧変化量を検出して、該
検出された電圧変化量を示す出力信号を供給する検出部
と、該検出部の該出力信号を受け取って、該検出された
電圧変化量に相当する量の電荷を前記第１のコンデンサ
に供給する供給部と、を備えている。ある場合には、前
記検出部は、２つの入力端子の間の電位差を検出する差
電圧検出回路であって、該２つの入力端子の一方は、前
記記録回路に含まれる前記第１及び第２のコンデンサの
接続点に接続されていて、該２つの入力端子の他方は所
定の基準電位を与えられていて、前記供給部は、入力信
号に応じた大きさの電流を出力する電流出力回路であっ
て、該差電圧検出回路の出力信号に応じた大きさの電流
を該第１のコンデンサに供給して、それによって前記電
荷を供給する。或いは、前記検出部は、前記記録回路に
含まれる前記第１及び第２のコンデンサの間に接続され
ていて、該第１及び第２のコンデンサの間を移動した電
荷量を検出する電荷移動量検出回路である。

【００３９】さらに他の実施形態では、前記駆動回路
は、前記記録回路に含まれる前記第１及び第２のコンデ
ンサの接続点と所定の参照電位との間に接続され、与え
られる入力電位と該所定の参照電位との間の電位差の大
小関係に応じてインピーダンスが変化する可変インピー
ダンス回路と、前記漏れ電荷の発生によって生じる、該
記録回路に記録されている前記アナログ信号の電圧の所
定の参照電位からの変化量を検出して、該検出された電
圧変化量に相当する大きさの電流を該第１のコンデンサ
に供給する変換部と、を備えている。ある場合には、前
記可変インピーダンス回路は、さらに前記変換部にも接
続されている。

【００４０】前記参照電位は、接地電位であり得る。

【００４１】ある実施形態では、前記アナログ信号が第
１及び第２の信号成分を含む差動信号であって、前記第
１のコンデンサは該差動信号の該第１の信号成分を電荷
として記録し保持し、前記記録回路が、該差動信号の該
第２の信号成分を電荷として記録し保持する第３のコン
デンサをさらに備えており、前記第２のコンデンサは該
第３のコンデンサから漏れた電荷も保持し、該第２のコ
ンデンサに保持された該漏れ電荷に相当する量の電荷
が、所定のタイミングで該第１及び第３のコンデンサへ
戻される。

【００４２】他の実施形態では、前記記録回路が複数個
マトリクスに配置されていて、該マトリクスの各行に対
して前記駆動回路が一つずつ配置されて接続されてお
り、複数の前記アナログ信号を記録する。

【００４３】さらに他の実施形態では、複数の蓄積回路
がさらに備えられていて、該複数の蓄積回路のそれぞれ
は前記マトリクスの各行に接続され、該複数の蓄積回路
のそれぞれは複数のコンデンサを備え、該複数のコンデ
ンサは所定の割合でお互いに異なった容量値を有してい
て、該マトリクスに配置されている前記複数の記録回路
のうちの所定のものに記録されている前記アナログ信号
を、順次、該蓄積回路の該複数のコンデンサに選択的に
電荷として充電し、該充電された電荷を該複数の記録回
路に分配し、それによって、前記複数のアナログ信号に
対して乗算及び加算演算を行う。

【００４４】本発明の他の局面によれば、アナログ信号
の記録方法が提供され、該方法は、アナログ信号をアナ
ログメモリ回路に入力するステップと、該入力されたア
ナログ信号を、該アナログメモリ回路の中の記録部に電
荷として記録するステップと、該記録されたアナログ信
号を所定の時間にわたって保持するステップと、該保持
動作の期間中に発生する該記録部からの漏れ電荷を所定
の箇所に蓄え、該蓄えられた漏れ電荷に相当する量の電
荷を該記録部に戻すステップと、該アナログ信号を該ア
ナログメモリ回路から読み出すステップと、を包含して
おり、そのことによって上記目的が達成される。

【００４５】ある実施形態では、アナログ信号の記録方
法が、前記記録部からの前記漏れ電荷の量を検出する工
程をさらに包含する。

【００４６】他の実施形態では、前記アナログ信号が複
数のアナログ信号であり、記録されている該複数のアナ
ログ信号のうちの所定のものを、順次、所定の割合でお
互いに異なった容量値を有する複数のコンデンサに、選
択的に電荷として充電するステップと、該充電された電
荷を該複数の記録回路に分配するステップと、をさらに
包含し、それによって、該複数のアナログ信号に対して
乗算及び加算演算を行う。

【００４７】以下、作用について説明する。

【００４８】本発明のアナログメモリ回路の構成によれ
ば、アナログ信号を電荷として記録回路に記録した後に
ある期間にわたって保持した場合に、漏れ電荷の発生に
よって記録されているアナログ信号が劣化しても、実際
にアナログ信号を読み出す前に漏れ電荷量に相当する電
荷を記録回路に戻す動作（以下では、このような動作
を、「再生動作」或いは「再生する」などとも称する）
を行って、アナログ信号の劣化を再生する。

【００４９】記録回路の入出力端子から与えられるアナ
ログ信号を本発明のアナログメモリ回路に記録するとき
には、入出力端子と記録回路の第１のコンデンサの第１
の電極とを結ぶスイッチがＯＮするとともに、第１のコ
ンデンサのもう一方の電極は定電圧である参照電位に駆
動される。これによって、第１のコンデンサは、入出力
端子から入力されたアナログ信号を、参照電位として与
えられる定電圧を基準点として記録する。

【００５０】加えて、アナログ信号の記録時には、記録
回路に含まれている第２のコンデンサの両電極に、同じ
定電圧（参照電位）を与える。これによって、第２のコ
ンデンサに蓄えられる電荷量が、それ以前に蓄えられて
いた電荷量にかかわらず所定の値に規定されることにな
る。したがって、この動作は、第２のコンデンサの蓄積
電荷に対する初期化動作ということができる。例えば、
参照電位が接地電位である場合には、この初期化動作に
よって、第２のコンデンサの蓄積電荷量は零になる。

【００５１】保持動作では、第１のコンデンサの電極に
接続するスイッチ、例えば第１のコンデンサとアナログ
信号の入出力端子とを結ぶスイッチは、ＯＦＦされる。
この結果、アナログ信号が記録されている第１のコンデ
ンサは開放状態になって、理想的には、第１のコンデン
サに記録されたアナログ信号はそのまま保持される。し
かし、スイッチがＯＦＦ状態であっても、アナログ信号
を保持している時間が長くなると、保持電圧値の作用で
第１のコンデンサからスイッチを通じてある量の電荷が
漏れる。本発明のアナログメモリ回路の構成では、この
ようにして第１のコンデンサから漏れた電荷を、第２の
コンデンサに蓄積する。

【００５２】記録したアナログ信号を読みだすときに
は、第２のコンデンサの電極に新たに電荷を供給するこ
となく、初期化動作のときの電荷量に戻す。これによっ
て、保持動作で発生した第１のコンデンサからの漏れ電
荷量を検知することができ、この漏れ電荷量に相当する
量の電荷を第１のコンデンサに供給し直すことが可能と
なる。この再生動作は、駆動回路が行う。

【００５３】本発明のアナログメモリ回路では、このよ
うにして漏れ電荷を第１のコンデンサに再生した上で、
記録されていたアナログ信号を読み出す。したがって、
記録されていたアナログ信号は、漏れ電荷による劣化を
再生した上で、出力されることになる。

【００５４】本発明のアナログメモリ回路における読み
出し動作にあたっては、第１のコンデンサに蓄えられた
アナログ信号に相当する電荷のうちで、保持動作の期間
中に漏れた電荷を供給し直している。

【００５５】さらに、駆動回路の構成が、反転入力端
子、正転入力端子及び出力端子を有する演算増幅器と、
演算増幅器の反転入力端子と出力端子とを接続するスイ
ッチと、を備えていて、演算増幅器の正転入力端子が参
照電位に接続されているような場合には、アナログ信号
の記録動作に際して、演算増幅器の反転入力端子と出力
端子との間に接続されたスイッチをＯＮすることによっ
て、第１及び第２のコンデンサの接続点を演算増幅器の
正転入力端子に与えられている参照電位による定電圧点
に駆動する。このように反転入力端子と出力端子とを接
続すると、両者の間に負帰還がかかる。この結果、演算
増幅器の高電圧利得特性に基づいて、反転入力端子の電
位は、正転入力端子に与えられている参照電位になる。
このようにして第１及び第２のコンデンサの接続点を演
算増幅器により駆動することにより、第１のコンデンサ
には、参照電位によって与えられる定電圧点（駆動電圧
点）を基準として、アナログ信号が記録される。一方、
第２のコンデンサは、その両電極に同じ参照電位（定電
圧）が与えられる。これによって、先に述べたように、
第２のコンデンサの蓄積電荷の状態が初期化される。

【００５６】保持動作では、第１のコンデンサの端子Ａ
に接続されたスイッチはＯＦＦされ、同じく端子Ｂに接
続されたスイッチがＯＦＦされる。これで、第１のコン
デンサと第２のコンデンサは入力端子及び駆動回路から
切り離されるから、新たな電荷は各コンデンサに供給さ
れなくなり、記録されたアナログ信号を保持することが
できる。

【００５７】読み出し動作では、第１及び第２のコンデ
ンサの接続点が演算増幅器の反転入力端子に接続され、
第１のコンデンサの第１の電極は、演算増幅器の出力端
子に接続される。これによって、演算増幅器の出力端子
は第１のコンデンサを通じて反転入力端子に接続され、
ここに負帰還回路が形成される。この結果、負帰還がか
かった演算増幅器の反転入力端子の電位が、正転入力端
子に接続されている参照電位（定電圧）となるように、
負帰還ループの中にある第１のコンデンサが駆動され
る。この動作は、保持動作中に第１のコンデンサから漏
れ出て第２のコンデンサに蓄積された電荷を、第１のコ
ンデンサに戻すことになる。これによって、記録された
アナログ信号における漏れ電荷による劣化が再生され、
アナログ信号はその後に読み出される。

【００５８】演算増幅器の反転入力端子と参照電位とを
結ぶスイッチをさらに備えれば、アナログ信号の記録時
に実行される第２のコンデンサの初期化動作において、
第１及び第２のコンデンサの接続点側の電極が、演算増
幅器からの出力電流に加えて参照電位からの電流によっ
て駆動される。これによって、第２のコンデンサの初期
化速度が向上する。

【００５９】或いは、第１及び第２のコンデンサの接続
点と参照電位とを結ぶスイッチをさらに備えれば、アナ
ログ信号の記録時に実行される第２のコンデンサの初期
化動作において、第１及び第２のコンデンサの接続点側
の電極が、演算増幅器からの出力電流に加えて参照電位
からの電流によって駆動される。これによって、第２の
コンデンサの初期化速度が向上する。

【００６０】記録回路に含まれる第１のコンデンサの第
１の電極と参照電位とを接続する第３のコンデンサをさ
らに備えれば、第１のコンデンサの第１の電極に存在す
る様々な寄生コンデンサの影響が緩和されて、アナログ
信号の保持動作が安定化する。なお、上記の寄生コンデ
ンサとしては、例えば、スイッチを構成するＭＯＳトラ
ンジスタにおいて、ｐ型不純物拡散領域とｎ型不純物拡
散領域とを逆バイアスすることにより発生するコンデン
サが挙げられる。

【００６１】このような第３のコンデンサとして、記録
回路に含まれていて第１のコンデンサと入出力端子とを
結ぶスイッチを構成するＭＯＳトランジスタにおいて、
ドレイン（ソース）と基板（ウェル）との間のｐｎ接合
部に逆バイアス電圧を印加することによって発生するコ
ンデンサを利用すれば、コンデンサの形成に必要な回路
面積を削減して、記録密度を向上することができる。

【００６２】駆動回路に含まれる演算増幅器の反転入力
端子と参照電位とを接続する第４のコンデンサをさらに
備えれば、演算増幅器の反転入力端子の電位が、そこに
接続された負帰還ループが構成されていない場合でも、
正転入力端子に接続されている参照電位と同じ電圧レベ
ルに保持される。このことにより、反転入力端子に接続
する負帰還ループが構成されると、反転入力端子は直ち
に参照電位によって決定される定電圧点に駆動される。
したがって、アナログ信号の記録動作及び読み出し動作
の速度が向上する。

【００６３】本発明のアナログメモリ回路に含まれるコ
ンデンサの形成にあたって、アナログメモリ回路に含ま
れるスイッチを構成するＭＯＳトランジスタの不純物拡
散領域の周辺に形成されるｐｎ接合部を利用して、コン
デンサを形成することができる。例えば、ＭＯＳトラン
ジスタのドレイン（ソース）領域に相当する不純物拡散
領域の上に絶縁層（例えば、シリコン酸化膜）及び導体
層（例えば、ポリシリコン層）を積層して、この不純物
拡散領域と導体層との間にコンデンサを形成することが
できる。或いは、ＭＯＳトランジスタのドレイン（ソー
ス）領域に相当するある導電型の不純物拡散領域の内部
に逆の導電型の他の不純物拡散領域（すなわち、反転不
純物拡散領域）を形成して、これら領域の間のｐｎ接合
部に逆バイアス電圧を印加して、コンデンサを生じさせ
ることもできる。また、上記の反転不純物拡散領域の内
部にさらにもう１組の不純物拡散領域の対を形成して、
それらの間のｐｎ接合部に逆バイアス電圧を印加して他
のコンデンサを生じさせることもできる。これらの構成
によれば、コンデンサの形成に必要な回路面積が削減さ
れて、記録密度が向上する。

【００６４】また、アナログ信号の入力及び出力用の端
子を２つ備え、さらにアナログ信号を電荷として蓄積す
るコンデンサも２つ備えれば、差動信号として与えられ
るアナログ信号を取り扱うことができる。このとき、２
つのコンデンサの間に他のコンデンサをさらに接続すれ
ば、２つのコンデンサから発生する漏れ電荷を蓄積し
て、読み出し動作に先立って記録されているアナログ差
動信号の劣化を再生することができる。

【００６５】複数の記録回路をマトリクス状に配置し
て、マトリクスの各行に対して駆動回路を一つずつ配置
して接続した構成とすれば、記録動作、保持動作、再生
動作、及び読み出し動作をマトリクスの各行に対して時
系列で行うことができる。これにより、複数の記録回路
が一つの駆動回路で駆動される。この結果、アナログメ
モリ回路の実現に必要とされる回路面積及び消費電力が
削減される。また、この構成によれば、アナログメモリ
回路に複数のアナログ信号が記録される。

【００６６】さらに、所定の割合でお互いに異なった容
量値を有する複数のコンデンサを備えた蓄積回路を複数
個設けて、それぞれが記録回路のマトリクスに接続され
た構成にすることにより、複数の記録回路に記録された
複数のアナログ信号に対して、乗算及び加算演算を行う
ことができる。

【００６７】

【発明の実施の形態】以下、本発明の様々な実施の形態
に係るアナログメモリ回路について、図面を参照しなが
ら説明する。

【００６８】（第１の実施の形態）図１は、本発明の第
１の実施形態に係るアナログメモリ回路１００である。

【００６９】アナログメモリ回路１００は、記録回路１
１０、選択回路１３０及び駆動回路１５０を備えてい
る。

【００７０】記録回路１１０は、アナログ信号の入出力
端子１１２と、スイッチＳ１と、スイッチＳ１の一方の
端子と参照電位、例えば接地電位との間に直列に接続さ
れているコンデンサＣ１及びＣ２を有している。

【００７１】スイッチＳ１の一方の端子は入出力端子１
１２に接続されており、他方の端子はコンデンサＣ１の
電極Ａに接続されている。コンデンサＣ１の他方の電極
Ｂは、コンデンサＣ２の電極Ｃに接続されている。さら
に、コンデンサＣ２のもう一方の電極Ｄは、参照電位に
接続されている。ここで、参照電位は、例えば図１に示
されているように接地電位とすることができる。

【００７２】コンデンサＣ１及びＣ２の接続点には、注
入端子１１４が接続されている。また、スイッチＳ１と
コンデンサＣ１の電極Ａとの接続点には、保持端子１１
６が接続されている。

【００７３】選択回路１３０は、スイッチＳ２及びスイ
ッチＳ４を有している。

【００７４】スイッチＳ２の一方の端子Ｅは、記録回路
１１０におけるスイッチＳ１とコンデンサＣ１の電極Ａ
との接続点に接続されている。一方、スイッチＳ４の一
方の端子Ｆは、記録回路１１０におけるコンデンサＣ１
及びＣ２の接続点に接続されている。

【００７５】駆動回路１５０は、スイッチＳ３及び演算
増幅器（オペアンプ）１５２を含んでいる。演算増幅器
１５２の反転入力端子は、選択回路１３０のスイッチＳ
４の端子Ｈに接続されており、正転入力端子は参照電位
（接地電位）に接続されている。また、反転入力端子に
は、さらに注入端子１５６が接続されている。一方、演
算増幅器１５２の出力端子は、増幅出力端子１５４に接
続されるとともに、選択回路１３０のスイッチＳ２の端
子Ｇに接続されている。さらに、演算増幅器１５２の出
力端子と反転入力端子の間に、スイッチＳ３が設けられ
ている。

【００７６】以上のような構成を有するアナログメモリ
回路１００の動作を、図２に示すタイミングチャートを
参照して説明する。図２は、アナログメモリ回路１００
に含まれる各スイッチＳ１〜Ｓ４のオン・オフのタイミ
ングと書き込み、保持及び読み出しの各動作の実行タイ
ミングとを示している。

【００７７】まず、アナログメモリ回路１００にアナロ
グ信号を記録する書き込み動作（記録動作）を行う。

【００７８】このとき、スイッチＳ２はＯＦＦし、それ
以外のスイッチＳ１、Ｓ３及びＳ４はＯＮする。これに
よって、演算増幅器１５２は、その出力端子と反転入力
端子とがスイッチＳ３によって短絡されて、仮想接地動
作状態になる。これより、演算増幅器１５２の反転入力
端子は、参照電位である接地電位に駆動される。そのた
め、演算増幅器１５２の反転入力端子にスイッチＳ４を
介して接続されているコンデンサＣ２の電極Ｃも、接地
電位となる。一方、コンデンサＣ２のもう一方の電極Ｄ
も接地されているので、コンデンサＣ２の両電極Ｃ及び
Ｄの電位が同じになり、蓄積電荷はゼロとなる。これに
よって、コンデンサＣ２の蓄積電荷は初期化される。

【００７９】一方、コンデンサＣ１の電極Ａには、入出
力端子１１２を通じてアナログ電圧Ｖinが与えられる。
コンデンサＣ１のもう一方の電極Ｂは、コンデンサＣ２
の電極Ｃに接続されて接地電位になっているので、コン
デンサＣ１には、Ｑw1＝Ｃ1×Ｖinで表される電荷Ｑw1
が蓄積される。ただし、Ｃ1はコンデンサＣ１の容量値
である。

【００８０】次に、記録されたアナログ信号を保持する
保持動作を行う。

【００８１】このためには、スイッチＳ１〜Ｓ４を全て
ＯＦＦする。この結果、コンデンサＣ１及びＣ２の電極
は、接地されているコンデンサＣ２の電極Ｄを除いて開
放状態となる。したがって、理想的には、書き込み動作
でコンデンサＣ１に蓄積された電荷Ｑw1が保存される。

【００８２】しかし、実際の回路におけるスイッチＳ１
〜Ｓ４は、典型的には、ＭＯＳトランジスタを使用した
スイッチである。ＭＯＳトランジスタでは、ドレイン
（ソース）領域と基板（ウェル）との間のｐｎ接合部は
ダイオードを形成している。通常は、ドレイン（ソー
ス）領域から基板（ウェル）に向かう順方向の大電流が
流れないように、ドレイン（ソース）領域と基板（ウェ
ル）との間のｐｎ接合部には逆バイアス電圧が印加され
る。この逆バイアス電圧によって、ドレイン（ソース）
領域から基板（ウェル）に向かう逆バイアス電流が流れ
る。

【００８３】ダイオードの逆バイアス電圧Ｖと逆バイア
ス電流Ｉとの間には、次式で示される関係が成立する。

【００８４】 Ｉ＝Ａo・Ｉo［exp（ｑＶ／ｍｋＴ）−１］ ここで、ｍ＝１〜２の値をとる定数、ｑは電子の電荷量
であってｑ＝１．６×１０^-19クーロン、ｋはボルツマ
ン定数であってｋ＝１．３８×１０^-23Ｊ／Ｋ、Ｔは絶
対温度である。また、Ａoはダイオードにおけるドレイ
ン（ソース）領域と基板（ウェル）との接合面積であ
り、Ｉoはｐ型不純物拡散領域の不純物濃度とｎ型不純
物拡散領域の不純物濃度とによって決まる値である。

【００８５】上式より、逆バイアス電流Ｉは、逆バイア
ス電圧Ｖが大きいほど大きくなり、また接合面積Ａoが
大きいほど大きくなる。

【００８６】アナログ信号によるコンデンサＣ１の充電
速度を高速化するためには、スイッチＳ１のＯＮ抵抗
（スイッチがＯＮしたときにドレインとソースとの間に
発生する抵抗値）を小さく設計して、スイッチＳ１のＯ
Ｎ抵抗とコンデンサＣ１の容量値とによって決定される
時定数を小さくすればよい。しかし、そのようにスイッ
チＳ１のＯＮ抵抗を小さくするためには、スイッチＳ１
のドレイン（ソース）面積を大きくする必要がある。

【００８７】図３は、図１に示すアナログメモリ回路１
００においてスイッチＳ１〜Ｓ４として使用され得るＭ
ＯＳトランジスタ３０の典型的な構成を示す断面図、な
らびにそのソース・ドレイン領域３及び４の上面図であ
る。図３のＭＯＳトランジスタ３０では、長さ（チャネ
ル長或いはゲート長）がＬであるチャネル領域５を介し
て、ソース・ドレイン領域となるｎ型不純物拡散領域３
及び４が対向している。この構成は、基本的に図２９
（ａ）を参照して説明した従来のアナログメモリ回路５
０に含まれるスイッチＳ７と同じであり、対応する構成
要素には同じ参照番号を付けているので、その説明を省
略する。なお、ＭＯＳトランジスタ３０において、ドレ
イン領域となるｎ型不純物拡散領域４には、出力端子１
８が接続されている。

【００８８】ドレイン（ソース）面積を拡大するために
は、図３に示されているゲート幅Ｗを広げればよいが、
これにともなって、ドレイン領域４とウェル５とから構
成されるダイオードのｐｎ接合面積が増大する。さら
に、保持されるアナログ電圧Ｖinによって発生する逆方
向電圧の値も、増大する。したがって、これらの原因に
よって、スイッチＳ１では大きな逆方向電流が流れるよ
うになり、その結果として、コンデンサＣ１に充電され
た電荷Ｑw1の漏れ量が大きくなる。コンデンサＣ１に充
電された電荷は書き込まれたアナログ信号に対応するの
で、上記のような電荷の漏れによって、記録されている
アナログ信号に誤差が発生することになる。

【００８９】図１に示すアナログメモリ回路１００の構
成では、コンデンサＣ１の電極ＡからスイッチＳ１を介
して電荷ｑ_Lが漏れると、同時に、電極Ｂから漏れ電荷
ｑ_Lと同じ量で反対符号の電荷−ｑ_Lが漏れ出して、コン
デンサＣ２に蓄えられる。この様子を、図４（ａ）及び
（ｂ）に模式的に示す。

【００９０】図４（ａ）は、コンデンサＣ１への電荷Ｑ
w1（アナログ信号Ｖin）の書き込み直後の電荷の存在状
態を示しており、コンデンサＣ１のそれぞれの電極Ａ及
びＢには、絶対値が等しくて符号が異なる電荷Ｑw1及び
−Ｑw1がそれぞれ蓄えられている。これに対して図４
（ｂ）は、図４（ａ）の状態からある時間が経過して、
コンデンサＣ１から電荷ｑ_Lが漏出した状態での電荷の
存在状態を示している。このとき、電荷ｑ_Lの漏出によ
り、コンデンサＣ１の各電極Ａ及びＢに蓄えられている
電荷量は、それぞれ＋（Ｑw1−ｑ_L）及び−（Ｑw1−
ｑ_L）になる。さらに、漏れ電荷量ｑ_Lに相当する量で反
対符号の電荷−ｑ_Lが、コンデンサＣ２に蓄えられてい
る。

【００９１】コンデンサＣ２に蓄えられた電荷も、スイ
ッチＳ４を構成するＭＯＳトランジスタに形成されるダ
イオードの逆方向電流によって漏れるが、そのようなコ
ンデンサＣ２からの漏れ電荷量は、無視できるほど十分
に小さい。これは、スイッチＳ４の逆方向電流が小さ
く、さらに逆方向電圧がほとんど発生しないためであ
る。すなわち、コンデンサＣ２の電極Ｃは実質的に接地
電位にあるため、演算増幅器１５２によってその電位を
大幅に駆動する必要がない。その結果、スイッチＳ４の
ゲート幅を最小に設定することができて逆方向電流が小
さくなり、さらに逆方向電圧もほとんどなくなる。

【００９２】次に、図２に示されるように、読み出し状
態では、スイッチＳ１、Ｓ２及びＳ４がＯＮし、スイッ
チＳ３はＯＦＦ状態となる。これによって、コンデンサ
Ｃ２の電極Ｃが演算増幅器１５２の反転入力端子に接続
される一方で、コンデンサＣ１の電極Ａは演算増幅器１
５２の出力端子に接続され、これによって負帰還ループ
が形成される。この負帰還ループにより、演算増幅器１
５２の反転入力端子では仮想接地条件が成立して、その
電位は、正転入力端子が接続されている参照電位（接地
電位）になる。これによって、コンデンサＣ１の電極Ａ
には、漏れ電荷ｑ_Lが供給される。この結果、コンデン
サＣ１が漏れ電荷のない状態に再生されるとともに、コ
ンデンサＣ２は初期化直後の状態にもどる。これによ
り、書き込み時と同じ電圧レベルを有するアナログ信号
が出力される。

【００９３】上記の読み出し動作では、一旦コンデンサ
Ｃ１から漏れた電荷が再生されるので、上記動作によっ
て、記録したアナログ信号をリフレッシュすることもで
きる。すなわち、書き込まれたデータを長期間にわたっ
て読み出さずに保持する場合には、保持動作の途中で一
度読み出し動作を行うことによって、漏れた電荷を再生
して、記録したアナログ信号をリフレッシュすることが
可能となる。このような再生動作を繰り返せば、アナロ
グ信号を長時間にわたって保持することが可能となる。

【００９４】上述したように、本発明のアナログメモリ
回路１００では、その読み出し動作において各スイッチ
Ｓ１〜Ｓ４を図２のタイミングチャートに示すような状
態にそれぞれ設定することによって、漏れた電荷を再生
して、記録したアナログ信号をリフレッシュすることが
可能である。或いは、図５に示すように、スイッチＳ１
及びＳ３をＯＦＦとし、スイッチＳ２及びＳ４をＯＮと
して、再生（リフレッシュ）動作を行うこともできる。
この場合には、スイッチＳ１はＯＦＦであるので、入出
力端子１１２に現われた電圧に関係なく、漏れた電荷を
再生（リフレッシュ）することが可能である。

【００９５】保持動作を行った後に読み出し動作或いは
書き込み動作を行うというのがメモリ回路の一般的な使
用方法であるので、図２のタイミングチャートでは、読
み出し動作のあとで保持動作を行って、その後に次の書
き込み動作を実行している。しかし、このような読み出
し動作後の保持動作は、必ずしも必要ではない。読み出
し動作の直後に書き込み動作を行っても、アナログ信号
の記録にあたって上述したものと同様の効果を得ること
ができる。

【００９６】なお、上記の説明では参照電位を接地電位
としているが、これに限られるものではない。参照電位
は、任意の定電圧レベルとすることができる。例えば、
コンデンサＣ２の電極Ｄを第１の定電圧レベルとし、演
算増幅器１５２の正転入力端子を第２の定電圧レベルと
してもよい。

【００９７】（第２の実施の形態）図６は、本発明の第
２の実施形態に係るアナログメモリ回路２００の構成図
である。

【００９８】アナログメモリ回路２００は、図１のアナ
ログメモリ回路１００において演算増幅器１５２の反転
入力端子（図１参照）に接続されている注入端子１５６
に、さらにスイッチＳ５が接続された構成を有してい
る。スイッチＳ５の他方の電極は、参照電位、この場合
は接地電位に接続している。

【００９９】本実施形態のアナログメモリ回路２００の
動作を、図７を参照して説明する。図７は、アナログメ
モリ回路２００に含まれる各スイッチＳ１〜Ｓ５のオン
・オフのタイミングと書き込み、保持及び読み出しの各
動作の実行タイミングとを示すタイミングチャートであ
る。

【０１００】まず、アナログメモリ回路２００にアナロ
グ信号を記録する書き込み動作（記録動作）を行う。

【０１０１】このとき、第１の実施形態と同様に、スイ
ッチＳ２はＯＦＦし、スイッチＳ１、Ｓ３及びＳ４はＯ
Ｎする。さらに、スイッチＳ５もＯＮする。これによっ
て、演算増幅器１５２の反転入力端子は、演算増幅器１
５２の出力端子からスイッチＳ３を介して流れる電流だ
けではなく、スイッチＳ５を介して接続される参照電位
（接地電位）からの電流も加わって駆動される。この結
果、演算増幅器１５２の反転入力端子にスイッチＳ４を
介して接続されて上記の電流で駆動されるコンデンサＣ
２の電極Ｃは、高速に初期化される。

【０１０２】書き込み動作の終了時に、スイッチＳ５
は、スイッチＳ４がＯＦＦするよりも先にＯＦＦする。
これによって、コンデンサＣ２の初期化時に、演算増幅
器１５２の反転入力端子及び正転入力端子のオフセット
電圧がコンデンサＣ２に記録される。

【０１０３】次に、記録されたアナログ信号を保持する
保持動作を行う。このためには、スイッチＳ１、Ｓ３及
びＳ４を全てＯＦＦするとともに、スイッチＳ２及びＳ
５はＯＦＦ状態に維持される。

【０１０４】次に、読み出し動作では、スイッチＳ１、
Ｓ２及びＳ４がＯＮし、スイッチＳ３とＳ５とはＯＦＦ
状態に維持される。

【０１０５】なお、保持動作に続いて読み出し動作が実
行される場合には、保持動作の終了近くのタイミング
で、スイッチＳ５を一旦ＯＮしてもよい。これによっ
て、演算増幅器１５２の反転入力端子を接地電位とし
て、次の読み出し動作において、演算増幅器１５２をそ
の反転入力端子が仮想接地された状態で高速に駆動する
ことができる。ただし、この場合に、スイッチＳ５は次
の読み出し動作に移る直前には再びＯＦＦされる。

【０１０６】図８は、本発明の第２の実施形態に係る他
のアナログメモリ回路３００の構成図である。

【０１０７】アナログメモリ回路３００は、図１のアナ
ログメモリ回路１００において演算増幅器１５２の反転
入力端子（図１参照）にスイッチＳ４を介して接続され
ている注入端子１１４に、さらにスイッチＳ６が接続さ
れた構成を有している。スイッチＳ６の他方の端子は、
参照電位、この場合には接地電位に接続している。

【０１０８】スイッチＳ６は、先に説明したアナログメ
モリ回路２００におけるスイッチＳ５と同様の機能を果
たす。図９は、アナログメモリ回路３００に含まれる各
スイッチＳ１〜Ｓ４及びＳ６のオン・オフのタイミング
と、書き込み、保持及び読み出しの各動作の実行タイミ
ングとを示すタイミングチャートである。これは、アナ
ログメモリ回路２００に関する図７のタイミングチャー
トにおいて、スイッチＳ５をスイッチＳ６と書き換えた
ものに相当する。従って、図９の内容は、実質的に図７
の内容と同様であり、その詳細な説明はここでは省略す
る。

【０１０９】なお、上記の説明では参照電位を接地電位
としているが、これに限られるものではない。参照電位
は、任意の定電圧レベルとすることができる。例えば、
演算増幅器１５２の正転入力端子の電位と同じ電位、或
いはその近傍の電位としてもよい。

【０１１０】（第３の実施の形態）図１０は、本発明の
第３の実施形態に係るアナログメモリ回路４００の構成
図である。

【０１１１】アナログメモリ回路４００は、図１のアナ
ログメモリ１００においてコンデンサＣ１の電極Ａに接
続されている保持端子１１６に、さらにコンデンサＣ３
が接続された構成を有している。コンデンサＣ３の他方
の電極は、参照電位、この場合は接地電位に接続してい
る。

【０１１２】本実施例のアナログメモリ回路４００にお
いて、各スイッチＳ１〜Ｓ４の動作は、第１の実施形態
の場合と基本的に同様である。そこで、第１の実施形態
でも参照した図２を再び参照して、アナログメモリ回路
４００の動作を説明する。

【０１１３】まず、アナログメモリ回路４００にアナロ
グ信号を記録する書き込み動作（記録動作）を行う。

【０１１４】このとき、スイッチＳ２はＯＦＦし、それ
以外のスイッチＳ１、Ｓ３及びＳ４はＯＮする。これに
よって、演算増幅器１５２は、その出力端子と反転入力
端子とがスイッチＳ３によって短絡されて、仮想接地動
作状態になる。これより、演算増幅器１５２の反転入力
端子は、参照電位である接地電位に駆動される。そのた
め、演算増幅器１５２の反転入力端子にスイッチＳ４を
介して接続されているコンデンサＣ２の電極Ｃも、接地
電位となる。一方、コンデンサＣ２のもう一方の電極Ｄ
も接地されているので、コンデンサＣ２の両電極Ｃ及び
Ｄの電位が同じになり、蓄積電荷はゼロとなる。

【０１１５】一方、コンデンサＣ１の電極Ａには、入出
力端子１１２を通じてアナログ電圧Ｖinが与えられる。
コンデンサＣ１のもう一方の電極Ｂは、コンデンサＣ２
の電極Ｃに接続されて接地電位になっているので、コン
デンサＣ１には、Ｑw1＝Ｃ1×Ｖinで表される電荷Ｑw1
が蓄積される。ただし、Ｃ1はコンデンサＣ１の容量値
である。さらに、コンデンサＣ３の容量値をＣ3とすれ
ば、同様にＱw3＝Ｃ3×Ｖinで表される電荷Ｑw3がコン
デンサＣ３に蓄積される。

【０１１６】次に、記録されたアナログ信号を保持する
保持動作を行う。

【０１１７】このためには、スイッチＳ１〜Ｓ４を全て
ＯＦＦする。この結果、コンデンサＣ１〜Ｃ３の電極
は、接地されているものを除いて開放状態となる。した
がって、書き込み動作の終了時点では、理想的には、コ
ンデンサＣ１に蓄積されている電荷Ｑw1及びコンデンサ
Ｃ３に蓄積されている電荷Ｑw3が保存される。

【０１１８】図１１（ａ）は、コンデンサＣ１及びＣ３
にアナログ記録信号Ｖinに相当する量の電荷Ｑw1及びＱ
w3を書き込んだ直後の、電荷の理想的な存在状態を模式
的に示す図である。コンデンサＣ１及びＣ３のそれぞれ
の電極には、絶対値が等しくて符号が異なる電荷Ｑw1及
び−Ｑw1ならびにＱw3及び−Ｑw3が、それぞれ蓄えられ
る。一方、コンデンサＣ２には、電荷は蓄えられていな
い。

【０１１９】しかし、実際には、このような蓄積電荷に
対して電荷の漏れが発生して、理想状態に比べて電荷の
再配分が行われる。この状態を図１１（ｂ）に示す。具
体的には、例えばコンデンサＣ３に電荷−ｑが配分され
るとすると、コンデンサＣ１は電荷ｑが配分され、さら
にコンデンサＣ２には電荷ｑが配分される。

【０１２０】このようにコンデンサＣ２及びＣ３には、
書き込み動作の直後において、電荷の漏れに起因する付
加的な電荷ｑが蓄えられるが、この電荷ｑは、スイッチ
Ｓ１がＯＮすることに伴って発生する望ましくない電荷
である。メモリへの書き込み速度を向上させるためには
スイッチＳ１を大きくすればよいが、それにともなっ
て、発生する電荷ｑも大きくなる。コンデンサＣ３がな
い構成では、発生した電荷ｑはコンデンサＣ１のみに蓄
えられなければならず、アナログメモリの動作の不安定
化の原因になる。

【０１２１】しかし、コンデンサＣ３を設けることによ
って、各コンデンサ間で電荷ｑが分配される。このと
き、各コンデンサＣ１〜Ｃ３の容量値が寄生コンデンサ
に比べて大きくなるように設計することにより、寄生コ
ンデンサによる不確かな電荷配分が抑制される。これに
よって、書き込み速度を向上させるためにスイッチＳ１
を大きくしても、発生する電荷ｑによってアナログメモ
リの動作が不安定化することが抑制される。結果とし
て、アナログメモリの設計の自由度が大きくなる。

【０１２２】図１１（ｃ）は、図１１（ｂ）の状態から
ある時間が経過して、コンデンサＣ１から電荷ｑ_L1が漏
出し、コンデンサＣ３から電荷ｑ_L3が漏出した状態での
電荷の存在状態を示している。電荷の漏出によって、コ
ンデンサＣ１の各電極に蓄えられる電荷量は、それぞれ
＋Ｑw1＋ｑ−ｑ_L1及び−Ｑw1−ｑ＋ｑ_L1になる。さら
に、漏れ電荷量ｑ_L1に相当する電荷が、コンデンサＣ２
に追加して蓄えられる。同様に、コンデンサＣ３からは
電荷ｑ_L3が漏出する。これによって、コンデンサＣ３の
各電極に蓄えられる電荷量は、それぞれ＋Ｑw3−ｑ−ｑ
_L3及び−Ｑw3＋ｑ＋ｑ_L3になる。

【０１２３】次に、読み出し状態では、スイッチＳ１、
Ｓ２及びＳ４がＯＮし、スイッチＳ３はＯＦＦ状態とな
る。これによって、コンデンサＣ２の電極Ｃが演算増幅
器１５２の反転入力端子に接続される一方で、コンデン
サＣ１の電極Ａは演算増幅器１５２の出力端子に接続さ
れ、負帰還ループが形成される。この負帰還ループによ
り、演算増幅器１５２の反転入力端子では仮想接地条件
が成立して、その電位は、正転入力端子が接続されてい
る参照電位（接地電位）になる。これによって、コンデ
ンサＣ１の電極Ａには漏れ電荷ｑ_L1に相当する量の電荷
が供給される。この結果、コンデンサＣ１が漏れ電荷の
ない状態に再生されるとともに、コンデンサＣ２は初期
化直後の状態にもどる。さらに、この回路状態では、コ
ンデンサＣ３とコンデンサＣ１の端子Ａとの接続点は、
保持端子１１６を介して参照電位（接地電位）と同電位
になり、結果としてコンデンサＣ３の漏れ電荷ｑ_L3も再
生される。

【０１２４】これによって、アナログメモリ回路４００
からは、書き込み時と同じ電圧レベルを有するアナログ
信号が出力される。

【０１２５】上記の読み出し動作では、一旦コンデンサ
Ｃ１から漏れた電荷が再生されるので、上記動作によっ
て、記録したアナログ信号をリフレッシュすることもで
きる。すなわち、書き込まれたデータを長期間にわたっ
て読み出さずに保持する場合には、保持動作の途中で一
度読み出し動作を行うことによって漏れた電荷を再生し
て、記録したアナログ信号をリフレッシュすることが可
能となる。このような再生動作を繰り返せば、アナログ
信号を長時間にわたって保持することが可能となる。

【０１２６】第１の実施形態に関連して説明したよう
に、保持動作を行った後に読み出し動作或いは書き込み
動作を行うというのがメモリ回路の一般的な使用方法で
あるので、図２のタイミングチャートでは、読み出し動
作のあとで保持動作を行って、その後に次の書き込み動
作を実行している。しかし、このような読み出し動作後
の保持動作は、必ずしも必要ではない。読み出し動作の
直後に書き込み動作を行っても、アナログ信号の記録に
あたって上述したものと同様の効果を得ることができ
る。

【０１２７】なお、上記の説明では参照電位を接地電位
としているが、これに限られるものではない。参照電位
は任意の定電圧レベルとすることができる。例えば、コ
ンデンサＣ２の電極Ｄの電位と同じ電位、或いは、演算
増幅器１５２の正転入力端子の電位と同じ電位としても
よい。

【０１２８】（第４の実施の形態）図１２は、本発明の
第４の実施形態に係るアナログメモリ回路５００の構成
図である。

【０１２９】アナログメモリ回路５００は、図１のアナ
ログメモリ回路１００において演算増幅器１５２の反転
入力端子に接続されている注入端子１５６に、さらにコ
ンデンサＣ４が接続された構成を有している。コンデン
サＣ４の他方の電極は、参照電位が供給されるように接
続される。図１２に示す例では、参照電位として接地電
位に接続されている。

【０１３０】次に、本実施形態におけるアナログメモリ
回路５００の動作を、以下に説明する。

【０１３１】まず、書き込み動作では、第１の実施形態
のアナログメモリ回路１００におけるものと基本的に同
様の書き込み動作が行われる。第１の実施形態の場合と
の相違点は、駆動回路に含まれる演算増幅器１５２の反
転入力端子の電位に相当する量の電荷を、注入端子１５
６を介してコンデンサＣ４に蓄積することである。

【０１３２】反転入力端子は、コンデンサＣ２を初期化
するために、正転入力端子が接続されている参照電位と
同じ電位、図１２の場合では接地電位に駆動されてい
る。したがって、正転入力端子が接続されている参照電
位と同じ電位（接地電位）が、注入端子１５６を介して
接続されているコンデンサＣ４によって長時間保持され
る。

【０１３３】演算増幅器１５２の反転入力端子がオープ
ン状態になると、その電位がフロート状態になって変動
しやすい。しかし、コンデンサＣ４を接続することによ
って、反転入力端子の電位を安定して（例えば接地電位
に）保持することができる。この結果、反転入力端子の
電位は、保持動作の期間中においても長時間保持され
る。

【０１３４】次に、読み出し動作においても、第１の実
施形態のアナログメモリ回路１００と基本的に同様の動
作が行われる。しかし、本実施形態では、第１の実施形
態の場合に比べて、スイッチＳ３及びＳ４を通って漏れ
出した電荷によって生じる反転入力端子の電圧降下が小
さい。これは、漏れた電荷が、反転入力端子のゲートキ
ャパシタだけではなく、コンデンサＣ４に蓄積された電
荷からも供給されるからである。この結果、保持期間中
における反転入力端子の電位を安定して接地電位に近い
値にすることができる。その電位変化は小幅の電圧降下
のみとなり、読み出し動作に先駆けて反転入力端子を正
転入力端子に与えられている接地電位に再充電する際
に、高速で充電動作を行うことができる。反転入力端子
の電位が正転入力端子と同じ接地電位であれば、演算増
幅器の駆動能力が最も高くなる。

【０１３５】読み出し動作の前に行う演算増幅器１５２
の反転入力端子の再充電は、スイッチＳ３がＯＮで、ス
イッチＳ４がＯＦＦされた状態で行われる。スイッチＳ
１及びＳ２は、ＯＮ或いはＯＦＦのいずれの状態にあっ
てもよい。このような読み出し動作前の演算増幅器１５
２の反転入力端子の再充電によって、演算増幅器１５２
の反転入力端子のゲートキャパシタに蓄積された電荷の
うちで保持期間中に漏れた電荷が再生されて、読み出し
誤差をなくすことができる。

【０１３６】なお、上記の説明では参照電位を接地電位
としているが、これに限られるものではない。参照電位
は任意の定電圧レベルとすることができる。例えば、コ
ンデンサＣ２の電極Ｄの電位と同じ電位、或いは、演算
増幅器１５２の正転入力端子の電位と同じ電位としても
よい。

【０１３７】（第５の実施の形態）図１８（ａ）は、本
発明の第５の実施形態に係るアナログメモリ回路１１０
０である。

【０１３８】アナログメモリ回路１１００は、記録回路
１１１０、選択回路１１３０及び駆動回路１１５０を備
えている。

【０１３９】記録回路１１１０には、アナログ信号を入
出力するための２つの入出力端子１１１２及び１１１３
が含まれており、それぞれスイッチＳ１１及びＳ１２に
接続されている。スイッチＳ１１のもう一方の端子はコ
ンデンサＣ５の電極Ａに接続され、スイッチＳ１２のも
う一方の端子はコンデンサＣ７の電極Ｆに接続されてい
る。コンデンサＣ５の他方の電極Ｂは、コンデンサＣ６
の電極Ｃに接続されている。さらに、コンデンサＣ６の
もう一方の電極Ｄは、コンデンサＣ７の電極Ｅに接続さ
れている。

【０１４０】コンデンサＣ５及びＣ６の接続点には、注
入端子１１１４が接続されている。同様に、コンデンサ
Ｃ６及びＣ７の接続点には、注入端子１１１５が接続さ
れている。また、スイッチＳ１１とコンデンサＣ５の電
極Ａとの接続点には、保持端子１１１６が接続されてい
る。同様に、スイッチＳ１２とコンデンサＣ７の電極Ｆ
との接続点には、保持端子１１１７が接続されている。

【０１４１】選択回路１１３０は、４つのスイッチＳ２
１、Ｓ４１、Ｓ４２、及びＳ２２を有している。

【０１４２】スイッチＳ２１の一方の端子は、記録回路
１１１０におけるスイッチＳ１１とコンデンサＣ５の電
極Ａとの接続点に接続されている。同様に、スイッチＳ
２２の一方の端子は、記録回路１１１０におけるスイッ
チＳ１２とコンデンサＣ７の電極Ｆとの接続点に接続さ
れている。一方、スイッチＳ４１の一方の端子は、記録
回路１１１０におけるコンデンサＣ５及びＣ６の接続点
に接続され、スイッチＳ４２の一方の端子は、記録回路
１１１０におけるコンデンサＣ６及びＣ７の接続点に接
続されている。

【０１４３】駆動回路１１５０は、スイッチＳ３１及び
Ｓ３２と演算増幅器（オペアンプ）１１５２とを含んで
いる。

【０１４４】本実施形態における演算増幅器１１５２
は、差動信号を取り扱えるように正転及び反転入力端子
ならびに正転及び反転出力端子を有している。このうち
の反転入力端子は、選択回路１１３０のスイッチＳ４１
の端子に接続されるとともに、さらに注入端子１１１８
に接続されている。一方、正転入力端子は、選択回路１
１３０のスイッチＳ４２の端子に接続されるとともに、
注入端子１１１９に接続されている。一方、正転出力端
子は、スイッチＳ３１を介して反転入力端子に接続され
るとともに、スイッチＳ２１及びＳ１１を介して記録回
路１１１０の入出力端子１１１２に接続されている。ま
た、反転出力端子は、スイッチＳ３２を介して正転入力
端子に接続されるとともに、スイッチＳ２２及びＳ１２
を介して記録回路１１１０の入出力端子１１１３に接続
されている。

【０１４５】このような構成を有する本実施形態のアナ
ログメモリ回路１１００の動作は、基本的には、第１の
実施形態におけるアナログメモリ回路１００の動作に類
似している。具体的には、本実施形態のアナログメモリ
回路１１００のスイッチＳ１１及びＳ１２がペアになっ
て、第１の実施形態のアナログメモリ回路１００のスイ
ッチＳ１と同じ動作を行う。同様に、アナログメモリ回
路１１００のスイッチＳ２１及びＳ２２、スイッチＳ３
１及びＳ３２、ならびにスイッチＳ４１及びＳ４２がそ
れぞれペアになって、アナログメモリ回路１００のスイ
ッチＳ２、スイッチＳ３及びスイッチＳ４と同じ動作を
行う。

【０１４６】相違点は、本実施形態のアナログメモリ回
路１１００が差動形式で動作して、差動信号が記録され
る点である。具体的には、記録回路１１１０に対して、
入出力端子１１１２及び１１１３から、お互いに対にな
ったアナログ差動信号が入力される。入出力端子１１１
２から記録回路１１１０に入力されたアナログ信号は、
コンデンサＣ５に記録されて保持される。一方、入出力
端子１１１３から記録回路１１１０に入力されたアナロ
グ信号は、コンデンサＣ７に記録されて保持される。

【０１４７】保持動作の期間中にコンデンサＣ５及びＣ
７からある程度の電荷が漏れるが、それらはコンデンサ
Ｃ６に蓄積される。そして、アナログ記録信号の読み出
し時には、差動信号を取り扱える演算増幅器１１５２を
備えた駆動回路１１５０の動作によって、漏れ電荷がコ
ンデンサＣ５及びＣ７にそれぞれ再生されて、記録時と
同じ電圧レベルを有するアナログ信号が、コンデンサＣ
５及びＣ７から読み出される。

【０１４８】このように、本実施形態のアナログメモリ
回路１１００のような回路構成にすることによって、差
動信号を扱うシステムにおいても本発明のアナログメモ
リ回路を適用することができる。

【０１４９】ここで、上述のように本実施形態のアナロ
グメモリ回路１１００においては、コンデンサＣ５及び
Ｃ７からの漏れ電荷は同じコンデンサＣ６に蓄えられ
る。この点について、以下にさらに説明する。

【０１５０】保持期間において、スイッチＳ１１及びＳ
１２はいずれもＯＦＦ状態である。このとき、コンデン
サＣ５の電極Ａから、スイッチＳ１１を通じてある量の
電荷（正の電荷）が漏れると、コンデンサＣ７の電極Ｆ
には、上記漏出した正の電荷量に対応する量の負の電荷
が供給される。したがって、上記のような電荷の漏出に
ともなってコンデンサＣ５の電極Ａから流れ出る電流量
とコンデンサＣ７の電極Ｆに流入する電流量とは、お互
いに等しくなる。これは、コンデンサＣ５〜Ｃ７が直列
に接続されており、キルヒホフの電流則に従えば、この
ように直列接続されている回路の出力端子から流出する
電流は、入力端子に流入する電流に等しくなるからであ
る。

【０１５１】したがって、アナログ差動信号を構成する
一方の信号を保持しているコンデンサＣ５の電極Ａにお
いて生じる電圧降下の大きさは、コンデンサＣ５と対に
なってアナログ差動信号を構成するもう一方の信号を保
持しているコンデンサＣ７の電極Ｆにおける電圧上昇の
大きさと等しくなる。この結果、コンデンサＣ５及びＣ
７に記録されているアナログ差動信号を全体としてみれ
ば、２つのコンデンサＣ５及びＣ７に対してコンデンサ
Ｃ６を共通に設けることによって、漏れ電荷の発生にと
もなうコンデンサＣ５及びＣ７での電圧変動（降下及び
上昇の大きさ）を等しくすることができる。この結果、
保持期間を通じて、記録されているアナログ差動信号の
差動性を維持することが可能になり、耐ノイズ性が向上
する。

【０１５２】上述した図１８（ａ）の回路構成における
コンデンサＣ５、Ｃ６及びＣ７の電荷の変化を、図１８
（ｂ）及び（ｃ）を参照してさらに説明する。図１８
（ｂ）は、書き込み、読み出し、及び再生の各動作にお
ける電荷の存在状態を示し、図１８（ｃ）は、保持動作
における電荷の存在状態を示す。

【０１５３】まず、書き込み動作において、端子Ａに
は、所定の正の書き込み電圧＋Ｖ１が与えられ、端子Ｆ
には負の電圧−Ｖ１が与えられる。端子Ｂ及びＣの電位
は、演算増幅器１１５２の仮想接地動作による負帰還動
作によって、端子Ｄ及びＥの電位に等しくなる。その結
果、コンデンサＣ６の両端子Ｃ及びＤの電位は、ともに
零になる。コンデンサＣ５の端子Ａ及びＢには、それぞ
れ＋Ｑw1及び−Ｑw1の電荷が蓄えられる。また、コンデ
ンサＣ７の端子Ｅ及びＦには、それぞれ＋Ｑw1及び−Ｑ
w1の電荷が蓄えられる。

【０１５４】書き込み動作から保持動作に移ると（図１
８（ｃ）参照）、端子Ａ及びＦから電荷が流出する。端
子Ａから電荷＋ｑ_Lが漏れると、端子Ｂ及びＣに電荷が
保存されて、それぞれ−Ｑw1＋ｑ_L及び−ｑ_Lの電荷が蓄
えられる。端子Ｃへの負の電荷の蓄積によって、端子Ｄ
の電荷には同じ電荷量で符号が反転した電荷＋ｑ_Lが蓄
えられる。さらに、端子Ｅ及びＦには電荷が保存され
て、それぞれ＋Ｑw1−ｑ_L及び−Ｑw1＋ｑ_Lの電荷が蓄え
られる。以上のように、保持動作期間中の電荷漏れによ
って、電荷が移動する。

【０１５５】このとき、電荷の保存則により、端子Ａか
らの電荷−ｑ_Lの流出に対応して、端子Ｆからは同じ電
荷量で符号が反転した電荷＋ｑ_Lが漏れ出す。すなわ
ち、端子Ａ及びＦからの漏れ電荷量は、お互いに等し
い。

【０１５６】読み出し及び再生動作では、図１８（ｂ）
に示されているように、端子Ｃ及びＤの電位は、演算増
幅器１１５２の仮想接地動作による負帰還動作によって
お互いに等しくなり、両者の間の電位差が零になる。こ
れより、コンデンサＣ５及びＣ７には、保持動作に際し
て流出した電荷が再生される。

【０１５７】（第６の実施の形態）図１９は、本発明の
第６の実施形態に係るアナログメモリ回路１２００であ
る。

【０１５８】アナログメモリ回路１２００は、記録回路
１２１０、選択回路１２３０及び駆動回路１２５０を備
えている。

【０１５９】アナログメモリ回路１２００の構成は、基
本的には第１の実施形態のアナログメモリ回路１００と
同じである。相違点は、駆動回路１２５０において、第
１の実施形態のアナログメモリ回路１００における演算
増幅器１５２に相当する箇所に、本実施形態のアナログ
メモリ回路１２００では反転増幅器１２５２が含まれる
点である。また、記録回路１２１０で、コンデンサＣ１
の電極Ａに接続する保持端子は設けられていない。

【０１６０】アナログメモリ回路１２００の動作は、先
に図２を参照して説明したアナログメモリ回路１００の
動作と基本的に類似している。例えば、各スイッチＳ１
〜Ｓ４は、図２で示したタイミングに従って同じ動作を
行う。以下に、アナログメモリ回路１２００の動作を説
明する。

【０１６１】まず、アナログメモリ回路１２００にアナ
ログ信号を記録する書き込み動作（記録動作）を行う。

【０１６２】このとき、スイッチＳ２はＯＦＦし、それ
以外のスイッチＳ１、Ｓ３及びＳ４はＯＮする。この結
果、反転増幅器１２５２は、その出力端子と反転入力端
子とがスイッチＳ３によって短絡されて、ある所定のレ
ベルの電圧（以下、「基準電位」と呼ぶ）を発生する。
この基準電位は、スイッチＳ３及びＳ４を介してコンデ
ンサＣ２の電極Ｃに与えられる。この結果、コンデンサ
Ｃ２は、このようにして発生して電極Ｃに与えられる基
準電位と、もう一方の電極Ｄに与えられる第１の参照電
位（例えば、図１９の構成では接地電位）との間の差に
相当するレベルの電圧に充電される。

【０１６３】コンデンサＣ１の電極Ａには、入出力端子
１１２を通じてアナログ入力電圧が与えられる。一方、
コンデンサＣ１のもう一方の電極Ｂは、コンデンサＣ２
の電極Ｃに接続されて基準電位が与えられている。した
がって、コンデンサＣ１は、両電極Ａ及びＢに与えられ
ている電位差に相当する電圧レベルに充電される。

【０１６４】保持動作では、スイッチＳ１〜Ｓ４はすべ
てＯＦＦ状態となり、コンデンサＣ１及びＣ２に充電さ
れた電荷はそれぞれ保持される。

【０１６５】次に、読み出し及び再生動作では、スイッ
チＳ３はＯＦＦし、それ以外のスイッチＳ１、Ｓ２及び
Ｓ４はＯＮする。これによって、コンデンサＣ２の電極
Ｃが反転増幅器１２５２の反転入力端子に接続される一
方で、コンデンサＣ１の電極Ａは反転増幅器１２５２の
出力端子に接続され、負帰還ループが形成される。

【０１６６】保持動作の期間中に、スイッチＳ１で逆バ
イアスされたｐｎ接合を通じてコンデンサＣ１から漏れ
た電荷量に相当する量の電荷が、コンデンサＣ２に蓄え
られる。そして、読み出し動作及び再生動作では、反転
増幅器１２５２の利得のために、コンデンサＣ２の電極
Ｃは基準電位に駆動される。その結果、反転増幅器１２
５２の出力電圧は、書き込み動作のときに記録されたア
ナログ記録信号の電圧レベルに等しくなる。すなわち、
電荷のもれによるアナログ記録信号の電圧レベルの減少
分が再生されて、書き込み動作で記録された通りのアナ
ログ信号を読み出すことができる。

【０１６７】（第７の実施の形態）次に、図２０（ａ）
及び（ｂ）を参照して、本発明の第７の実施形態におけ
るアナログメモリ回路１３００を説明する。図２０
（ａ）は、アナログメモリ回路１３００の構成を示す回
路図であり、図２０（ｂ）は、その動作を示すタイミン
グチャートである。

【０１６８】アナログメモリ回路１３００は、スイッチ
Ｓ１、Ｓ２及びＳ８と、スイッチＳ１の一方の端子と第
１の参照電位Ｖref1との間に直列に接続されたコンデン
サＣ１及びコンデンサＣ２を有し、さらに差電圧検出回
路１３４８及び電流出力回路１３４９が設けられてい
る。

【０１６９】スイッチＳ１の一方の端子は、アナログ信
号の入出力端子１３１２に接続されており、他方の端子
はコンデンサＣ１の電極Ａに接続されている。コンデン
サＣ１の電極Ａは同時に、スイッチＳ８を介して第３の
参照電位Ｖref3に接続されるとともに、スイッチＳ２を
介して電流出力回路１３４９に接続されている。コンデ
ンサＣ１の他方の電極Ｂは、コンデンサＣ２の電極Ｃに
接続される。コンデンサＣ２のもう一方の電極Ｄは、第
１の参照電位Ｖref1に接続されている。

【０１７０】コンデンサＣ１及びＣ２の接続点は、差電
圧検出回路１３４８の一方の入力端子ａに接続されてい
る。差電圧検出回路１３４８のもう一方の入力端子ｂ
は、第２の参照電位Ｖref2に接続されている。また、差
電圧検出回路１３４８の出力端子は、電流出力回路１３
４９に接続されている。

【０１７１】差電圧検出回路１３４８は、２つの入力端
子ａ及びｂに現れた電圧の差を検出して、その電圧差に
従った信号を出力する。ここで、入力端子ａは可変の入
力インピーダンスを有し、そこに与えられるコンデンサ
Ｃ２の電極Ｃの電位が他方の入力端子ｂに与えられる第
２の参照電位Ｖref2よりも高い場合には、低入力インピ
ーダンスとなる。これによって、入力端子ａに、接続さ
れているコンデンサＣ１の電極Ｂ及びコンデンサＣ２の
電極Ｃから電流が流入できるようになる。一方、入力端
子ａに与えられる電圧が他方の入力端子ｂに与えられる
第２の参照電位Ｖref2よりも低い場合には、入力端子ａ
は高入力インピーダンスとなり、そこへの電流の流入が
妨げられる。

【０１７２】電流出力回路１３４９は、差電圧検出回路
１３４８からの出力信号が入力されて、この信号に従っ
た電流が出力される。この出力電流は、差電圧検出回路
１３４８の２つの入力端子ａ及びｂの間に電圧差が存在
しなくなるまで出力され続ける。

【０１７３】上記のような構成を有する本実施形態のア
ナログメモリ回路１３００の動作を、図２０（ｂ）を参
照して説明する。

【０１７４】書き込み動作が開始された時点では、スイ
ッチＳ１がＯＦＦであり、スイッチＳ２及びＳ８はＯＮ
である。このとき、コンデンサＣ１の電極Ａはスイッチ
Ｓ８を介して第３の参照電位Ｖref3に充電され、もう一
方の電極Ｂは第２の参照電位Ｖref2に充電される。次
に、書き込み動作の後半において、スイッチＳ１がＯＮ
するとともにスイッチＳ２及びＳ８がＯＦＦする。これ
によって、入出力端子１３１２に与えられるアナログ入
力信号Ｖinが、コンデンサＣ１の電極Ａに与えられる。
一方、電極Ｂの電位レベルは第２の参照電位Ｖref2のま
まであるので、コンデンサＣ１にはＱw1＝Ｃ1×（Ｖin
−Ｖref2）で表される電荷Ｑw1が蓄積される。ただし、
Ｃ1はコンデンサＣ１の容量値である。

【０１７５】続いて、保持動作では、各スイッチＳ１、
Ｓ２及びＳ８がＯＦＦになる。したがって、理想的に
は、コンデンサＣ１に充電された電荷Ｑw1はそのまま保
持される。しかし、保持期間が長時間になると、スイッ
チＳ１を構成するダイオードの逆方向電流によって、あ
る量の電荷ｑ_LがコンデンサＣ１の電極Ａから漏れる。
一方、このようにコンデンサＣ１の電極Ａからスイッチ
Ｓ１を介して電荷ｑ_Lが漏れると、同時に電極Ｂから
は、漏れ電荷ｑ_Lと同じ量で反対符号の電荷−ｑ_Lが漏れ
出す。この漏れ電荷−ｑ_Lは、コンデンサＣ２に蓄えら
れる。

【０１７６】読み出し動作では、スイッチＳ１及びＳ２
がＯＮになり、スイッチＳ８がＯＦＦになる。保持動作
の途中で漏れた電荷−ｑ_LはコンデンサＣ２に蓄えられ
ていて、コンデンサＣ２の電極Ｃの電位は、当初に充電
された第２の参照電位Ｖref2と比較して、この漏れ電荷
量に相当する分だけ低下している。この電圧低下分は差
電圧検出回路１３４８によって検出され、それに相当す
る信号が電流出力回路１３４９に出力される。電流出力
回路１３４９は、この差電圧検出回路１３４８から与え
られる信号に従った大きさの電流を出力して、出力され
た電流は、スイッチＳ２を介してコンデンサＣ１の電極
Ａを充電する。

【０１７７】このようにして与えられた電流によって漏
れ電荷ｑ_LがコンデンサＣ１の電極Ａに充電されるにつ
れて、コンデンサＣ２の電極Ｃに存在していた電荷−ｑ
_Lは、再びコンデンサＣ１の電極Ｂに移動する。これ
は、差電圧検出回路１３４８の入力端子ｂに与えられて
いる第２の参照電位Ｖref2に比べて差電圧検出回路１３
４８の入力端子ａの電圧が低いので、入力端子ａの入力
インピーダンスが高くなり、電荷が入力端子ａに流入で
きずに、コンデンサＣ１の電極Ｂに移動するためであ
る。

【０１７８】以上の動作によって、コンデンサＣ１が漏
れ電荷のない状態に再生されるとともに、コンデンサＣ
２は初期化直後の状態に戻る。これによって、書き込み
時と同じ電圧レベルを有するアナログ信号が出力され
る。

【０１７９】上記の読み出し動作では、一旦コンデンサ
Ｃ１から漏れた電荷が再生されるので、上記動作によっ
て、記録したアナログ信号をリフレッシュすることもで
きる。すなわち、書き込まれたデータを長期間にわたっ
て読み出さずに保持する場合には、保持動作の途中で一
度読み出し動作を行うことによって、漏れた電荷を再生
して記録したアナログ信号をリフレッシュすることが可
能となる。このような再生動作を繰り返せば、アナログ
信号を長時間にわたって保持することが可能となる。

【０１８０】図２０（ｂ）に示すタイミングチャートで
は、読み出し動作のあとで保持動作を行った上で、次の
書き込み動作を行っている。しかし、読み出し動作後の
保持動作が必ずしも必要ではないことは、すでに第１の
実施形態に関連して説明した通りである。したがって、
読み出し動作の直後に書き込み動作を行って、アナログ
信号の記録にあたって同様の効果を得ることができる。

【０１８１】（第８の実施の形態）図２１（ａ）及び
（ｂ）を参照して、本発明の第８の実施形態におけるア
ナログメモリ回路１４００を説明する。図２１（ａ）
は、アナログメモリ回路１４００の構成を示す回路図で
あり、図２１（ｂ）は、その動作を示すタイミングチャ
ートである。

【０１８２】アナログメモリ回路１４００は、スイッチ
Ｓ１及びＳ２と、スイッチＳ１の一方の端子と第１の参
照電位Ｖref1との間に直列に接続されたコンデンサＣ
１、電荷移動量検出回路１４５０及びコンデンサＣ２を
有し、さらに電荷供給回路１４５１が設けられている。

【０１８３】スイッチＳ１の一方の端子は、アナログ信
号の入出力端子１４１２に接続されており、他方の端子
はコンデンサＣ１の電極Ａに接続されている。コンデン
サＣ１の電極Ａは同時に、スイッチＳ２を介して電荷供
給回路１４５１の端子ｂに接続されている。コンデンサ
Ｃ１の他方の電極Ｂは、電荷移動量検出回路１４５０の
一方の端子ａに接続されている。電荷移動量検出回路１
４５０のもう一方の端子ｂは、コンデンサＣ２の電極Ｃ
に接続される。コンデンサＣ２のもう一方の電極Ｄは、
第１の参照電位Ｖref1に接続されている。また、電荷移
動量検出回路１４５０の他の端子ｃは、電荷供給回路１
４５１の他の端子ａに接続されている。電荷供給回路１
４５１はさらに、第２の参照電位Ｖref2に接続されてい
る。

【０１８４】電荷移動量検出回路１４５０は、端子ａか
ら端子ｂに移動した電荷量を検出する回路であり、検出
した電荷移動量に対応する信号を端子ｃから出力する。
電荷移動量検出回路１４５０の端子ｃから得られる信号
に応じて、電荷供給回路１４５１は、電荷移動量検出回
路１４５０を通過した電荷量に対応した電荷を端子ｂか
ら出力して、スイッチＳ２を介してコンデンサＣ１の電
極Ａに供給する。

【０１８５】上記のような構成を有する本実施形態のア
ナログメモリ回路１４００の動作を、図２１（ｂ）を参
照して説明する。

【０１８６】書き込み動作では、スイッチＳ１がＯＮで
あり、スイッチＳ２はＯＦＦである。このとき、コンデ
ンサＣ１の電極Ｂ及びコンデンサＣ２の電極Ｃは、定電
位Ｖａに充電される。一方、コンデンサＣ１のもう一方
の電極Ａには、入出力端子１４１２に与えられるアナロ
グ入力信号Ｖinが記録される。この結果、コンデンサＣ
１には、Ｑw1＝Ｃ1×（Ｖin−Ｖａ）で表される電荷Ｑw
1が蓄積される。ただし、Ｃ1はコンデンサＣ１の容量値
である。

【０１８７】続いて、保持動作では、各スイッチＳ１及
びＳ２がＯＦＦになる。したがって、理想的には、コン
デンサＣ１に充電された電荷Ｑw1はそのまま保持され
る。しかし、保持期間が長時間になると、スイッチＳ１
を構成するダイオードの逆方向電流によって、ある量の
電荷ｑ_LがコンデンサＣ１の電極Ａから漏れる。このよ
うにコンデンサＣ１の電極ＡからスイッチＳ１を介して
電荷ｑ_Lが漏れると、同時に電極Ｂからは、漏れ電荷ｑ_L
と同じ量で反対符号の電荷−ｑ_Lが漏れ出し、電荷移動
量検出回路１４５０を通過してコンデンサＣ２の電極Ｃ
に移動する。このとき、移動した電荷量−ｑ_Lが、電荷
移動量検出回路１４５０によって検出される。

【０１８８】読み出し動作では、スイッチＳ１及びＳ２
がＯＮになる。保持動作の途中で漏れた電荷−ｑ_Lの量
が電荷移動量検出回路１４５０によって検出されてい
て、電荷移動量検出回路１４５０は、その検出量に対応
する信号を端子ｃから電荷供給回路１４５１に与える。
これによって、電荷供給回路１４５１の端子ｂからは、
電荷移動量に相当して符号が反対の電荷ｑ_Lが出力され
て、スイッチＳ２を介してコンデンサＣ１の電極Ａを充
電する。このようにして与えられた電流によって、保持
動作中にコンデンサＣ１から漏れた電荷ｑ_Lがコンデン
サＣ１の電極Ａに充電されるにつれて、漏れ電荷によっ
て生じていた記録信号Ｖinの電圧降下分が補償されて、
本来の電圧レベルＶinが再生される。これによって、書
き込み時と同じ電圧レベルを有するアナログ信号が出力
される。

【０１８９】上記の読み出し動作では、一旦コンデンサ
Ｃ１から漏れた電荷が再生されるので、上記動作によっ
て、記録したアナログ信号をリフレッシュすることもで
きる。すなわち、書き込まれたデータを長期間にわたっ
て読み出さずに保持する場合には、保持動作の途中で一
度読み出し動作を行うことによって、漏れた電荷を再生
して記録したアナログ信号をリフレッシュすることが可
能となる。このような再生動作を繰り返せば、アナログ
信号を長時間にわたって保持することが可能となる。

【０１９０】図２１（ｂ）に示すタイミングチャートで
は、読み出し動作のあとで保持動作を行った上で、次の
書き込み動作を行っている。しかし、読み出し動作後の
保持動作が必ずしも必要ではないことは、すでに第１の
実施形態に関連して説明した通りである。したがって、
読み出し動作の直後に書き込み動作を行って、アナログ
信号の記録にあたって同様の効果を得ることができる。

【０１９１】（第９の実施の形態）図２２（ａ）及び
（ｂ）を参照して、本発明の第９の実施形態におけるア
ナログメモリ回路１５００を説明する。図２２（ａ）
は、アナログメモリ回路１５００の構成を示す回路図で
あり、図２２（ｂ）は、その動作を示すタイミングチャ
ートである。

【０１９２】アナログメモリ回路１５００は、スイッチ
Ｓ１、Ｓ２及びＳ４と、スイッチＳ１の一方の端子と第
１の参照電位Ｖref1との間に直列に接続されたコンデン
サＣ１及びＣ２を有し、さらに電圧電流変換回路１５５
２及び可変インピーダンス回路１５５３が設けられてい
る。

【０１９３】スイッチＳ１の一方の端子は、アナログ信
号の入出力端子１５１２に接続されており、他方の端子
はコンデンサＣ１の電極Ａに接続されている。コンデン
サＣ１の電極Ａは同時に、スイッチＳ２を介して電圧電
流変換回路１５５２に接続されている。コンデンサＣ１
の他方の電極Ｂは、コンデンサＣ２の電極Ｃに接続され
る。コンデンサＣ２のもう一方の電極Ｄは、第１の参照
電位Ｖref1に接続されている。

【０１９４】コンデンサＣ１及びＣ２の接続点は、可変
インピーダンス回路１５５３の一方の端子ａに接続され
ている。可変インピーダンス回路１５５３のもう一方の
端子ｂは、第２の参照電位Ｖref2に接続されている。

【０１９５】また、コンデンサＣ１及びＣ２の接続点
は、さらにスイッチＳ４を介して電圧電流変換回路１５
５２の端子ａに接続されている。電圧電流変換回路１５
５２はさらに、第２の参照電位Ｖref2に接続されてい
る。

【０１９６】電圧電流変換回路１５５２は、その入力端
子ａの電圧を第２の参照電位Ｖref2に維持する回路であ
り、出力端子ｂからは、入力端子ａの電圧と第２の参照
電位Ｖref2との電圧差に応じた電流を発生する。一方、
可変インピーダンス回路１５５３は、入力端子ａに与え
られる電圧が他方の端子ｂに与えられる第２の参照電位
Ｖref2に等しいか或いは高い場合には低インピーダンス
となる。一方、入力端子ａに与えられる電圧が他方の入
力端子ｂに与えられる第２の参照電位Ｖref2よりも低い
場合には、高インピーダンスとなる。

【０１９７】上記のような構成を有する本実施形態のア
ナログメモリ回路１５００の動作を、図２２（ｂ）を参
照して説明する。

【０１９８】書き込み動作では、スイッチＳ１がＯＮで
あり、スイッチＳ２及びＳ４はＯＦＦである。このと
き、コンデンサＣ１の電極Ｂ及びコンデンサＣ２の電極
Ｃは、それぞれ可変インピーダンス回路１５５３によっ
て第２の参照電位Ｖref2に充電される。一方、コンデン
サＣ１のもう一方の電極Ａには、入出力端子１５１２に
与えられるアナログ入力信号Ｖinが記録される。この結
果、コンデンサＣ１にはＱw1＝Ｃ1×（Ｖin−Ｖref2）
で表される電荷Ｑw1が蓄積される。ただし、Ｃ1はコン
デンサＣ１の容量値である。

【０１９９】続いて、保持動作では、各スイッチＳ１、
Ｓ２及びＳ４がＯＦＦになる。したがって、理想的に
は、コンデンサＣ１に充電された電荷Ｑw1はそのまま保
持される。しかし、保持期間が長時間になると、スイッ
チＳ１を構成するダイオードの逆方向電流によって、あ
る量の電荷ｑ_LがコンデンサＣ１の電極Ａから漏れる。
このようにコンデンサＣ１の電極ＡからスイッチＳ１を
介して電荷ｑ_Lが漏れると、同時に電極Ｂからは、漏れ
電荷ｑ_Lと同じ量で反対符号の電荷−ｑ_Lが漏れ出す。こ
のとき、漏れ電荷の発生によって電極Ｃの電位が当初与
えられていた第２の参照電位Ｖref2よりも低い電圧にな
るために、先に説明した可変インピーダンス回路１５５
３の特性によって、入力端子ａが高インピーダンスにな
る。そのため、漏れ電荷−ｑ_Lは可変インピーダンス回
路１５５３には流入せずに、すべてコンデンサＣ２の電
極Ｃに移動する。

【０２００】読み出し動作では、スイッチＳ１、Ｓ２及
びＳ４がＯＮになる。電圧電流変換回路１５５２の入力
端子ａの電位は、保持動作の途中で発生した漏れ電荷−
ｑ_Lの影響で、当初与えられていた第２の参照電位Ｖref
2よりも低い電圧になっている。電圧電流変換回路１５
５２がこの電圧差を検出して、その検出値に対応するレ
ベルの電流をその出力端子ｂから出力する。この出力さ
れた電流は、スイッチＳ２を介してコンデンサＣ１の電
極Ａを充電する。このようにして与えられた電流によっ
て漏れ電荷ｑ_LがコンデンサＣ１の電極Ａに充電される
につれて、コンデンサＣ２の電極Ｃに存在していた電荷
−ｑ_Lは、再びコンデンサＣ１の電極Ｂに移動する。こ
れは、可変インピーダンス回路１５５３において、端子
ｂに与えられている第２の参照電位Ｖref2に比べて入力
端子ａの電圧が低いので、入力端子ａの入力インピーダ
ンスが高くなって、可変インピーダンス回路１５５３へ
の電荷の流入が妨げられるからである。

【０２０１】電圧電流変換回路１５５２は、その入力端
子ａの電位が第２の参照電位Ｖref2に等しくなるまで出
力電流を供給し続ける。そして、入力端子ａの電位が第
２の参照電位Ｖref2に等しくなった時点では、コンデン
サＣ１の電極Ａには漏れ電荷量ｑ_Lに等しい電荷が供給
されている。これによって、コンデンサＣ２の電極Ｃに
移動していた漏れ電荷−ｑ_LがコンデンサＣ１に再生さ
れる。この結果、コンデンサＣ１が漏れ電荷のない状態
に再生されるとともに、コンデンサＣ２は初期化直後の
状態に戻る。これによって、書き込み時と同じ電圧レベ
ルを有するアナログ信号が出力される。

【０２０２】上記の読み出し動作では、一旦コンデンサ
Ｃ１から漏れた電荷が再生されるので、上記動作によっ
て、記録したアナログ信号をリフレッシュすることもで
きる。すなわち、書き込まれたデータを長期間にわたっ
て読み出さずに保持する場合には、保持動作の途中で一
度読み出し動作を行うことによって、漏れた電荷を再生
して記録したアナログ信号をリフレッシュすることが可
能となる。このような再生動作を繰り返せば、アナログ
信号を長時間にわたって保持することが可能となる。

【０２０３】図２２（ｂ）に示すタイミングチャートで
は、読み出し動作のあとで保持動作を行った上で、次の
書き込み動作を行っている。しかし、読み出し動作後の
保持動作が必ずしも必要ではないことは、すでに第１の
実施形態に関連して説明した通りである。したがって、
読み出し動作の直後に書き込み動作を行って、アナログ
信号の記録にあたって同様の効果を得ることができる。

【０２０４】（第１０の実施の形態）図２３（ａ）及び
（ｂ）を参照して、本発明の第１０の実施形態における
のアナログメモリ回路１６００を説明する。図２３
（ａ）は、アナログメモリ回路１６００の構成を示す回
路図であり、図２３（ｂ）は、その動作を示すタイミン
グチャートである。

【０２０５】アナログメモリ回路１６００は、スイッチ
Ｓ１、Ｓ２、Ｓ４及びＳ５と、スイッチＳ１の一方の端
子と第１の参照電位Ｖref1との間に直列に接続されたコ
ンデンサＣ１及びＣ２を有し、さらに電圧電流変換回路
１６５４及び可変インピーダンス回路１６５５が設けら
れている。

【０２０６】スイッチＳ１の一方の端子は、アナログ信
号の入出力端子１６１２に接続されており、他方の端子
はコンデンサＣ１の電極Ａに接続されている。コンデン
サＣ１の電極Ａは同時に、スイッチＳ２を介して電圧電
流変換回路１６５４の端子ｂに接続されている。コンデ
ンサＣ１の他方の電極Ｂは、コンデンサＣ２の電極Ｃに
接続されている。コンデンサＣ２のもう一方の電極Ｄ
は、第１の参照電位Ｖref1に接続されている。

【０２０７】コンデンサＣ１及びＣ２の接続点は、スイ
ッチＳ４を介して電圧電流変換回路１６５４のもう一方
の端子ａに接続されていると同時に、可変インピーダン
ス回路１６５５の一方の端子ａに接続されている。可変
インピーダンス回路１６５５の他の端子ｂは、第２の参
照電位Ｖref2に接続されている。なお、電圧電流変換回
路１６５４の端子ｃは、スイッチＳ５を介して可変イン
ピーダンス回路１６５５に接続されている。また、電圧
電流変換回路１６５４はさらに、第２の参照電位Ｖref2
に接続されている。

【０２０８】電圧電流変換回路１６５４は、入力端子ａ
の電圧を第２の参照電位Ｖref2に維持する回路であり、
出力端子ｂからは、入力端子ａの電圧と第２の参照電位
Ｖref2との電圧差に応じた電流を発生する。また、出力
端子ｃからは、電圧を出力する。一方、可変インピーダ
ンス回路１６５５は、入力端子ａに与えられる電圧が他
方の端子ｂに与えられる電位に等しいか或いは高い場合
には低インピーダンスとなる。一方、入力端子ａに与え
られる電圧が他方の入力端子ｂに与えられる電位よりも
低い場合には、高インピーダンスとなる。

【０２０９】上記のような構成を有する本実施形態のア
ナログメモリ回路１６００の動作を、図２３（ｂ）を参
照して説明する。

【０２１０】書き込み動作では、スイッチＳ１、Ｓ４及
びＳ５がＯＮであり、スイッチＳ２はＯＦＦである。電
圧電流変換回路１６５４の入力端子ａの電圧が第２の参
照電位Ｖref2に等しくなるまで、電圧電流変換回路１６
５４の端子ｃから電圧信号が出力されている。この電圧
信号は、可変インピーダンス回路１６５５の入力端子ｂ
に与えられるが、この信号の電圧レベルは第２の参照電
位Ｖref2よりも低いので、可変インピーダンス回路１６
５５の先述の特性に従ってそのインピーダンスが低くな
る。この結果、コンデンサＣ１の電極Ｂ及びコンデンサ
Ｃ２の電極Ｃは、それぞれ可変インピーダンス回路１６
５５を介して供給される第２の参照電位Ｖref2に充電さ
れる。一方、コンデンサＣ１のもう一方の電極Ａには、
入出力端子１６１２に与えられるアナログ入力信号Ｖin
が記録される。この結果、コンデンサＣ１には、Ｑw1＝
Ｃ1×（Ｖin−Ｖref2）で表される電荷Ｑw1が蓄積され
る。ただし、Ｃ1はコンデンサＣ１の容量値である。

【０２１１】続いて、保持動作では、各スイッチＳ１、
Ｓ２、Ｓ４及びＳ５がＯＦＦになる。したがって、理想
的には、コンデンサＣ１に充電された電荷Ｑw1はそのま
ま保持される。しかし、保持期間が長時間になると、ス
イッチＳ１を構成するダイオードの逆方向電流によっ
て、ある量の電荷ｑ_LがコンデンサＣ１の電極Ａから漏
れる。このようにコンデンサＣ１の電極Ａからスイッチ
Ｓ１を介して電荷ｑ_Lが漏れると、同時に、電極Ｂから
は漏れ電荷ｑ_Lと同じ量で反対符号の電荷−ｑ_Lが漏れ出
す。このとき、漏れ電荷の発生によって、電極Ｃの電位
が当初与えられていた第２の参照電位Ｖref2よりも低い
電圧になる。また、スイッチＳ５がＯＦＦしているの
で、可変インピーダンス回路１６５５の端子ｂには電圧
が与えられていない。この結果、先に説明した可変イン
ピーダンス回路１６５５の特性によって、入力端子ａが
高インピーダンスになる。そのため、漏れ電荷−ｑ_Lは
可変インピーダンス回路１６５５には流入せずに、すべ
てコンデンサＣ２の電極Ｃに移動する。

【０２１２】読み出し動作では、スイッチＳ１、Ｓ２及
びＳ４がＯＮになり、スイッチＳ５はＯＦＦである。コ
ンデンサＣ２の電極Ｃの電位は、保持動作の途中で発生
した漏れ電荷−ｑ_Lの影響で、当初与えられていた第２
の参照電位Ｖref2よりも低い電圧になっている。電圧電
流変換回路１６５４がこの電圧差を検出して、その検出
値に対応するレベルの電流が、出力端子ｂから出力され
る。この出力された電流は、スイッチＳ２を介してコン
デンサＣ１の電極Ａを充電する。このようにして与えら
れた電流によって、漏れ電荷ｑ_Lに相当する量の電荷が
コンデンサＣ１の電極Ａに充電されるにつれて、コンデ
ンサＣ２の電極Ｃに存在していた電荷−ｑ_Lは、再びコ
ンデンサＣ１の電極Ｂに移動する。

【０２１３】電圧電流変換回路１６５４は、その入力端
子ａの電位が第２の参照電位Ｖref2に等しくなるまで出
力電流を供給し続ける。そして、入力端子ａの電位が第
２の参照電位Ｖref2に等しくなった時点では、コンデン
サＣ１の電極Ａには漏れ電荷量ｑ_Lに等しい電荷が供給
されており、一方、コンデンサＣ２の電極Ｃに移動して
いた漏れ電荷−ｑ_LがコンデンサＣ１の電極Ｂに再生さ
れる。この結果、コンデンサＣ１が漏れ電荷のない状態
に再生されるとともに、コンデンサＣ２は初期化直後の
状態に戻る。これによって、書き込み時と同じ電圧レベ
ルを有するアナログ信号が出力される。

【０２１４】上記の読み出し動作では、一旦コンデンサ
Ｃ１から漏れた電荷が再生されるので、上記動作によっ
て、記録したアナログ信号をリフレッシュすることもで
きる。すなわち、書き込まれたデータを長期間にわたっ
て読み出さずに保持する場合には、保持動作の途中で一
度読み出し動作を行うことによって、漏れた電荷を再生
して記録したアナログ信号をリフレッシュすることが可
能となる。このような再生動作を繰り返せば、アナログ
信号を長時間にわたって保持することが可能となる。

【０２１５】図２３（ｂ）に示すタイミングチャートで
は、読み出し動作のあとで保持動作を行った上で、次の
書き込み動作を行っている。しかし、読み出し動作後の
保持動作が必ずしも必要ではないことは、すでに第１の
実施形態に関連して説明した通りである。したがって、
読み出し動作の直後に書き込み動作を行って、アナログ
信号の記録にあたって同様の効果を得ることができる。

【０２１６】（第１１の実施の形態）図２４は、本発明
の第１１の実施形態に係るアナログメモリ回路１７００
の構成図である。

【０２１７】アナログメモリ回路１７００はアナログメ
モリアレイ１７１０を備えており、アナログメモリアレ
イ１７１０の内部では９つの記録・選択回路１７２１〜
１７２９が、３ｘ３のマトリクス状に配列されている。
それぞれの記録・選択回路１７２１〜１７２９は、これ
までに説明した各実施形態のアナログメモリ回路に含ま
れる記録回路及び選択回路を総称したものである。例え
ば、図１に示すアナログメモリ回路１００を例にとれ
ば、記録回路１１０及び選択回路１３０に相当する。そ
の構成はこれまでの実施形態に関連して説明してきたも
のと同様であるので、その説明はここでは省略する。

【０２１８】第１列に配置されている記録・選択回路１
７２１〜１７２３は駆動回路１７３１に接続されてお
り、同様に第２列の記録・選択回路１７２４〜１７２６
及び第３列の記録・選択回路１７２７〜１７２９は、そ
れぞれ駆動回路１７３２及び１７３３に接続されてい
る。これらの駆動回路１７３１〜１７３３は、これまで
に説明した各実施形態のアナログメモリ回路に含まれる
駆動回路である。例えば、図１に示すアナログメモリ回
路１００を例にとれば、駆動回路１５０に相当する。そ
の構成はこれまでの実施形態に関連して説明してきたも
のと同様であるので、その説明はここでは省略する。

【０２１９】入出力端子１７４１に与えられた入力アナ
ログ信号は、記録・選択回路１７２１の端子１７５１に
入力される。一方、注入端子１７４４に与えられた信号
は、スイッチＳＡ１を介して、記録・選択回路１７２１
の端子１７５２に入力される。一方、記録・選択回路１
７２１の端子１７５３及び１７５４は、端子１７６１及
び１７６２を介して、駆動回路１７３１の端子１７７１
及び１７７２に接続されている。

【０２２０】他の記録・選択回路１７２２〜１７２９に
関する構成は、以上に述べた記録・選択回路１７２１に
関する構成と基本的に同様である。例えば、注入端子１
７４４は、スイッチＳＡ２及びＳＡ３を介して、記録・
選択回路１７２２及び１７２３にそれぞれ入力される。

【０２２１】アナログメモリアレイ１７１０に含まれる
各記録・選択回路１７２１〜１７２９は、デコーダ回路
１７８０に接続されている。デコーダ回路１７８０に
は、クロック信号入力端子１７８４及び選択信号入力端
子１７８６が設けられている。具体的には、デコーダ回
路１７８０からのデコーダ出力１７８２は、各記録・選
択回路１７２１〜１７２９に含まれるスイッチＳ１〜Ｓ
４に対するイネーブル信号に相当するものであって、各
スイッチＳ１〜Ｓ４に対する駆動信号１７８１を生成す
る駆動回路１７８３に接続されている。

【０２２２】デコーダ回路１７８０の選択信号入力端子
１７８６には、アナログメモリアレイ１７１０に含まれ
る複数の記録・選択回路１７２１〜１７２９から所定の
回路を選択するための選択信号Ｄ１〜Ｄ８が入力され
る。デコード回路１７８０は、この入力された選択信号
Ｄ１〜Ｄ８をデコードして、デコーダ出力１７８２を通
じて出力信号Ｑ０〜Ｑ７を出力する。これによって、記
録・選択回路１７２１〜１７２９の中の所定のものが選
択される。

【０２２３】上記のような構成を有する本実施形態のア
ナログメモリ回路１７００の動作を、図２５を参照して
説明する。

【０２２４】まず第１の期間では、記録・選択回路１７
２１が、その中に含まれているスイッチＳ４（図１参
照）によって駆動回路１７３１と接続され、書き込み動
作を行う。このとき、駆動回路１７３１に対応する他の
記録・選択回路１７２２及び１７２３は、それぞれ保持
状態である。その選択回路を構成するスイッチＳ２及び
Ｓ４（図１参照）はＯＦＦ状態であって、記録・選択回
路１７２２及び１７２３は駆動回路１７３１から切り離
されている。

【０２２５】次に第２の期間では、記録・選択回路１７
２２が、その中に含まれているスイッチＳ４によって駆
動回路１７３１と接続され、書き込み動作を行う。この
とき、駆動回路１７３１に対応する他の記録・選択回路
１７２１及び１７２３は、それぞれ保持状態である。そ
の選択回路を構成するスイッチＳ２及びＳ４はＯＦＦ状
態であって、記録・選択回路１７２１及び１７２３は駆
動回路１７３１から切り離されている。

【０２２６】さらに第３の期間では、記録・選択回路１
７２３が、その中に含まれているスイッチＳ４によって
駆動回路１７３１と接続され、書き込み動作を行う。こ
のとき、駆動回路１７３１に対応する他の記録・選択回
路１７２１及び１７２２は、それぞれ保持状態である。
その選択回路を構成するスイッチＳ２及びＳ４はＯＦＦ
状態であって、記録・選択回路１７２１及び１７２２は
駆動回路１７３１から切り離されている。

【０２２７】このように、駆動回路１７３１に係わる記
録・選択回路１７２１〜１７２３は、そのうちの一つが
駆動回路１７３１に接続されて、書き込み動作及び読み
だし動作のどちらかを行う。その動作の間は、残りの２
つの記録・選択回路は、保持動作を行う。これによっ
て、ひとつの駆動回路を設けるだけで、複数の記録・選
択回路に対応することができる。

【０２２８】また、図２４に示すように３つの駆動回路
を設ければ、同時に３つの信号の書き込み及び読みだし
を行うことができる。この場合には、図２５に示すよう
に、駆動回路１７３２に係わる記録・選択回路１７２４
〜１７２６のグループ、及び駆動回路１７３３に係わる
記録・選択回路１７２７〜１７２９のグループのそれぞ
れを、以上で説明した駆動回路１７３１に係わる記録・
選択回路１７２１〜１７２３についてと同様に動作させ
ればよい。

【０２２９】このような構成にすることによって、記録
・選択回路の総数に対して駆動回路の数を小さくするこ
とができ、記録密度の向上ならびに消費電力の削減が実
現される。

【０２３０】（第１２の実施の形態）図２６は、本発明
のアナログメモリ回路を利用して構成された、本発明の
第１２の実施形態に係る演算回路１８００の構成図であ
る。

【０２３１】演算回路１８００は、入出力端子１８４１
〜１８４３及び注入端子１８４４〜１８４６を有するア
ナログメモリアレイ１８１０を備えている。アナログメ
モリアレイ１８１０は、９つの記録・選択回路が３ｘ３
に配列されており、図２４を参照して説明した第１１の
実施形態におけるアナログメモリアレイ１７１０と同様
の構成を有しているので、その説明はここでは省略す
る。

【０２３２】また、アナログメモリアレイ１８１０に
は、図２４の駆動回路１７３１〜１７３３にそれぞれ対
応する３つの駆動回路１８３１〜１８３３が接続されて
いる。駆動回路１８３１は、端子１８６１、１８６２、
１８７１及び１８７２を介して、アナログメモリアレイ
１８１０の中の第１列の記録・選択回路に接続されてい
る。同様に駆動回路１８３２及び１８３３は、端子１８
６３、１８６４、１８７３及び１８７４、ならびに端子
１８６５、１８６６、１８７５及び１８７６を介して、
第２列及び第３列の記録・選択回路にそれぞれ接続され
ている。

【０２３３】演算回路１８００は、さらに３つの蓄積回
路１８９１〜１８９３を備えている。例えば、蓄積回路
１８９１は、端子１９０１及び１８６７を介してアナロ
グメモリアレイ１８１０の中の第１列の記録・選択回路
に、端子１９０２及び１８６８を介して第２列の記録・
選択回路に、さらに端子１９０３及び１８６９を介して
第３列の記録・選択回路に、それぞれ接続されている。
また、蓄積回路１８９１は信号入力端子１８９４に接続
された端子１９１７を有しており、蓄積回路１８９１の
出力端子１９１１は、アナログメモリアレイ１８１０の
注入端子１８４４に接続されている。さらに、蓄積回路
１８９１の端子１９１２は、駆動回路１８３１の端子１
８７７に接続されている。

【０２３４】蓄積回路１８９２及び１８９３も、上記の
蓄積回路１８９１と同様に接続されている。すなわち、
蓄積回路１８９２は、端子１９０４及び１８６７を介し
てアナログメモリアレイ１８１０の中の第１列の記録・
選択回路に、端子１９０５及び１８６８を介して第２列
の記録・選択回路に、さらに端子１９０６及び１８６９
を介して第３列の記録・選択回路に、それぞれ接続され
ている。また、蓄積回路１８９２は信号入力端子１８９
５に接続された端子１９１８を有しており、蓄積回路１
８９２の出力端子１９１３は、アナログメモリアレイ１
８１０の注入端子１８４５に接続されている。さらに、
蓄積回路１８９２の端子１９１４は、駆動回路１８３２
の端子１８７８に接続されている。同様に、蓄積回路１
８９３は、端子１９０７及び１８６７を介してアナログ
メモリアレイ１８１０の中の第１列の記録・選択回路
に、端子１９０８及び１８６８を介して第２列の記録・
選択回路に、さらに端子１９０９及び１８６９を介して
第３列の記録・選択回路に、それぞれ接続されている。
また、蓄積回路１８９３は信号入力端子１８９６に接続
された端子１９１９を有しており、蓄積回路１８９３の
出力端子１９１５は、アナログメモリアレイ１８１０の
注入端子１８４６に接続されている。さらに、蓄積回路
１８９３の端子１９１６は、駆動回路１８３３の端子１
８７９に接続されている。

【０２３５】蓄積回路１８９１〜１８９３の回路構成
を、図２７に示す蓄積回路１８９１の構成を例にとって
説明する。

【０２３６】蓄積回路１８９１は、３つのコンデンサ１
９３１〜１９３３を含んでいる。コンデンサ１９３３の
容量値をＣとすると、コンデンサ１９３２の容量値はそ
の２倍の２Ｃに設定され、コンデンサ１９３１の容量値
は４倍の４Ｃに設定されている。これらのコンデンサ１
９３１〜１９３３は、計１８のスイッチＳＷ１〜ＳＷ１
８によって、端子１９０１〜１９０３、１９１１及び１
９１２に接続されている。さらに、蓄積回路１８９１
は、外部の信号入力端子（図２６参照）に接続された端
子１９１７に接続しているクロック発生回路１９２０を
備えている。クロック発生回路１９２０は、外部から入
力されるクロック信号に基づいて複数のスイッチ制御信
号１９２１を送出して、１８個のスイッチＳＷ１〜ＳＷ
１８の動作を制御する。

【０２３７】他の蓄積回路１８９２及び１８９３の構成
も、図２７に示した構成と同様である。

【０２３８】以上のような構成を有する本実施形態の演
算回路１８００の動作を、図２８を参照して説明する。
図２８は、蓄積回路１８９１に含まれているスイッチの
動作状態を示している。なお、以下の説明における記録
・選択回路の参照番号は、図２４に示した構成における
参照番号に対応している。

【０２３９】まず、第１の期間では、スイッチＳＷ１、
ＳＷ３〜ＳＷ１２、ＳＷ１４〜ＳＷ１８はＯＦＦとな
り、ＳＷ２及びＳＷ１３はＯＮとなる。このとき、第１
列第１番目の記録・選択回路１７２１は、バイアス動作
を行う。バイアス動作では、記録・選択回路１７２１に
含まれるスイッチＳ１、Ｓ２及びＳ４がＯＦＦになって
いる。さらに、記録・選択回路１７２１に接続されてい
る駆動回路１８３１を構成するスイッチＳ３はＯＮであ
る。したがって、記録・選択回路１７２１がバイアス動
作をおこなっている期間は、アナログメモリアレイの中
の第１列に属する他の記録・選択回路１７２２及び１７
２３は、保持状態となる。一方、アナログメモリアレイ
の中の第２列第１番目の記録・選択回路１７２４は、読
みだし動作を行う。したがって、アナログメモリアレイ
の中の第２列に属する他の記録・選択回路１７２５及び
１７２６は、保持状態となる。

【０２４０】このような記録・選択回路１７２１及び１
７２４の動作状態においては、蓄積回路１８９１の端子
１９０２には、記録・選択回路１７２４に記録されてい
る信号が出力され、スイッチＳＷ２を介して容量値４Ｃ
を有するコンデンサ１９３１の電極Ａに与えられる。一
方、端子１９１２には、駆動回路１７３１のアンプ出力
端子からの信号、すなわち演算増幅器の正転入力端子が
接地されている電圧に駆動された電圧が与えられ、スイ
ッチＳＷ１３を介してコンデンサ１９３３のもう一方の
電極Ｂに印加される。したがって、コンデンサ１９３１
は、記録・選択回路１７２４に記録されているアナログ
信号の電圧と演算増幅器の正転入力端子が接地されてい
る電位に駆動された電圧との間の電圧差に相当する電圧
が加えられて、それによって電荷が充電される。

【０２４１】一方、他の２つのコンデンサ１９３２及び
１９３３には、電圧が印加されずに電荷は蓄積されな
い。

【０２４２】第２の期間では、スイッチＳＷ１〜ＳＷ
３、スイッチＳＷ５〜ＳＷ１２、及びスイッチＳＷ１４
〜ＳＷ１８がＯＦＦであり、スイッチＳＷ４及びＳＷ１
３はＯＮである。このとき、記録・選択回路１７２１と
駆動回路１７３１はバイアス動作であり、記録・選択回
路１７２４は保持動作となる。

【０２４３】蓄積回路１８９１で、コンデンサ１９３１
の電極Ｂは、演算増幅器の正転入力端子が接地されてい
る電圧である。一方、もう一方の電極Ａは、スイッチＳ
Ｗ４を介して、図２４に示したスイッチＳＡ１によって
接続された記録・選択回路１７２１を構成するコンデン
サＣ２の電極Ｃに接続されて、電荷が分配される。ただ
し、スイッチＳＡ１がＯＮ、スイッチＳＡ２、ＳＡ３は
ＯＦＦであるので、コンデンサＣ２には、蓄積回路１８
９１のコンデンサ１９３１に蓄積された電荷の５分の１
の電荷が注入されることになる。

【０２４４】第３の期間において、記録・選択回路１７
２１と駆動回路１８３１とが再生動作（リフレッシュ動
作）にはいると、第２の期間で蓄積回路１８９１のコン
デンサ１９３１〜１９３３に注入された電荷が加算され
る。上記に説明したケースでは、加算される電荷は、第
２の期間においてコンデンサ１９３３に蓄積された電荷
の５分の１である。したがって、記録・選択回路１７２
４の記録信号の５分の１に相当する値を記録・選択回路
１７２１の記録信号に加算した信号が、この第３の期間
で出力される。

【０２４５】以上のように、本実施形態の演算回路１８
００では、アナログメモリアレイ１８１９を構成するあ
る記録・選択回路の記録信号に所定の値を乗算して、そ
れによって得られた値を他の記録・選択回路の記録信号
に加算して、演算処理を行う。以上の説明では、蓄積回
路１８９１には、それぞれＣ、２Ｃ及び４Ｃの容量値を
有するコンデンサ１９３１〜１９３３が備えられてい
る。さらに、他の容量値を有するコンデンサを設けれ
ば、記録信号に多様な値を乗算して得られた値の加算を
行うことによって、より多様な演算を行うことが可能に
なる。

【０２４６】（第１３の実施の形態）次に、図１３を参
照して、本発明のアナログメモリ回路に含まれるコンデ
ンサの構成の一例を説明する。以下の説明は、これまで
に説明した各実施形態のいずれのアナログメモリ回路に
も適用できる。また、各アナログメモリ回路に含まれる
どのコンデンサに対しても適用できるものであるが、特
に、コンデンサＣ１、Ｃ２及びＣ３への適用が有効であ
る。

【０２４７】これまでの各実施例におけるアナログメモ
リ回路では、書き込み、保持、読み出し、及び再生の一
連の動作の中で、主としてコンデンサＣ１〜Ｃ３に蓄積
された電荷量に基づいて、演算増幅器１５２が出力電圧
を発生させる。このため、コンデンサＣ１〜Ｃ３とし
て、その構成に起因して容量値の電圧依存性が大きいも
のを使用する場合でも、記録された信号を読みだすとき
に誤差が生じない。そのため、図１３に示すような構成
のコンデンサ６００も、本発明のアナログメモリ回路を
構成するコンデンサとして使用することができる。

【０２４８】図１３のコンデンサ６００は、ｐ型半導体
基板、例えばｐ型シリコン基板６０１の上に形成された
ｎ型不純物拡散領域６０２を下層電極６０２とし、その
ｎ型不純物拡散領域６０２の上に絶縁膜としてシリコン
酸化膜６０３を形成している。さらに、シリコン酸化膜
６０３の上にポリシリコン層６０４を形成して、上層電
極６０４としている。また、下層電極６０２及び上層電
極６０４のそれぞれには、端子６０５及び６０６が接続
されている。

【０２４９】このような構成を有するコンデンサ６００
は、端子６０５及び６０６に与えられる電圧信号によっ
て、一般にその容量値が大きく変化する。しかし、この
ように容量値の電圧依存性が大きいコンデンサ６００を
本発明のアナログメモリ回路を構成するコンデンサとし
て使用しても、コンデンサに蓄積された電荷量に基づい
てアナログ電位が再生されるので、読み出し誤差は生じ
ない。

【０２５０】なお、第４の実施形態にて説明したコンデ
ンサＣ４は、常に定電圧に充電される。そのために、そ
の容量値の電圧依存性は、読み出し誤差を生じさせな
い。

【０２５１】本発明のアナログメモリ回路に含まれるコ
ンデンサを上記のコンデンサ６００のように構成すれ
ば、従来技術のアナログメモリ回路におけるコンデンサ
のように２層のポリシリコン層の形成を必要としない。
そのため、アナログメモリを含む本発明のアナログメモ
リ回路を、デジタルＬＳＩと同じ製造工程を使用して製
造することができる。これより、同一チップの上で種々
のシステムとの共存が可能となる。

【０２５２】次に、図１４を参照して、本発明のアナロ
グメモリ回路に適用できる他のコンデンサ構造７００を
説明する。

【０２５３】コンデンサ構造７００では、接地電位に接
地されたｐ型半導体基板、例えばｐ型シリコン基板７０
１の上に、２つのｎ型不純物拡散領域７０２ａ及び７０
２ｂを形成する。一方のｎ型不純物拡散領域７０２ａに
は端子７０５ａが接続され、他方のｎ型不純物拡散領域
７０２ｂには端子７０５ｂが接続されている。２つのｎ
型不純物拡散領域７０２ａ及び７０２ｂの間には、両者
を電気的に分離するためにｐ⁺不純物拡散領域（高濃度
のｐ型不純物拡散領域）７０７を形成する。さらに、こ
れら３つの不純物拡散領域７０２ａ、７０２ｂ及び７０
７の上にシリコン酸化膜７０３を形成し、さらにシリコ
ン酸化膜７０３の上にポリシリコン層７０４を形成す
る。また、ポリシリコン層７０４には、端子７０６が接
続されている。

【０２５４】このような構成を有するコンデンサ構造７
００において、ｎ型不純物拡散領域７０２ａをコンデン
サＣ１の電極Ａに相当する下層電極７０２ａとし、ｎ型
不純物拡散領域７０２ｂをコンデンサＣ２の電極Ｄに相
当する下層電極７０２ｂとする。そして、ポリシリコン
層７０４を、コンデンサＣ１の電極Ｂ及びコンデンサＣ
２の電極Ｃに相当する上層電極７０４として、両コンデ
ンサＣ１及びＣ２で共有させる。

【０２５５】この構成では、一般に下層電極（ｎ型不純
物拡散領域）７０２ａ及び７０２ｂからは、ｐ型シリコ
ン基板７０１との間に流れる逆方向電流のために、電荷
が次第に漏れる。しかし、本発明の各実施例におけるア
ナログメモリ回路では、コンデンサＣ１の電極Ｂ及びコ
ンデンサＣ２の電極Ｃの両方を兼ねる上部電極（ポリシ
リコン層）７０４に保存される電荷を用いて、読み出し
動作を行う。この上部電極７０４からは、ダイオードの
逆方向電流による電荷の漏れは発生せず、アナログ記録
信号の読み出し時に誤差は生じない。

【０２５６】このようにして形成された本実施形態のコ
ンデンサ構造７００では、回路面積を小さくすることが
できるので、記録密度を向上することができる。

【０２５７】図１５（ａ）及び（ｂ）は、本発明のアナ
ログメモリ回路に適用できるさらに他のコンデンサ構造
８００である。図１５（ａ）は、コンデンサ構造８００
の上面図であり、図１５（ｂ）はその断面図である。

【０２５８】本実施形態のコンデンサ構造８００では、
接地されたｐ型半導体基板、例えばｐ型シリコン基板８
０１の上に、ｎ型不純物拡散領域８０２を形成する。ｎ
型不純物拡散領域８０２には端子８０５が接続され、定
電圧に接続されている。

【０２５９】ｎ型不純物拡散領域８０２の上に形成した
ポリシリコン層を所定の形状にパターニングして、２つ
のポリシリコン領域８０８ａ及び８０８ｂを形成して、
それぞれ下層電極８０８ａ及び８０８ｂとする。それぞ
れの下層電極８０８ａ及び８０８ｂには、端子８０９ａ
及び８０９ｂを接続する（図１５（ａ）はこの状態を示
す）。さらに、それぞれの下層電極８０８ａ及び８０８
ｂの上には、絶縁膜として機能するシリコン酸化膜８０
３を形成し、さらにシリコン酸化膜８０３を覆うように
ポリシリコン層８０４を形成して上層電極とする。ま
た、ポリシリコン層８０４には、端子８０６が接続され
ている。

【０２６０】このような構成を有するコンデンサ構造８
００において、下層電極８０８ａをコンデンサＣ１の電
極Ａとし、下層電極８０８ｂをコンデンサＣ２の電極Ｄ
とする。そして、ポリシリコン層８０４を、コンデンサ
Ｃ１の電極Ｂ及びコンデンサＣ２の電極Ｃとして両コン
デンサで共有させる。この構成でも、電荷を保存する必
要のある上部電極８０４からのダイオードの逆方向電流
による電荷の漏れはなく、アナログ記録信号の読み出し
時に誤差は生じない。

【０２６１】なお、上記の説明における不純物拡散領域
や基板の導電型の関係は、相互に逆転させることができ
る。

【０２６２】また、上記の説明では、絶縁膜をシリコン
酸化膜、ならびに電極材料をポリシリコンとしている
が、使用できる材料はこれに限られるものではない。例
えば、絶縁膜としては窒化シリコン（Ｓｉ₃Ｎ₄）膜やＳ
ｉＯ₂−Ｐ₂Ｏ₅膜を使用することができる。また、電極
材料としては、モリブデンＭｏやタングステンＷを使用
することができる。

【０２６３】さらに、基板はシリコン基板に限られるも
のではなく、例えば、ゲルマニウムＧｅやＧａＡｓ等の
他の材料からなる基板を使用することも可能である。

【０２６４】（第１４の実施の形態）次に、本発明のア
ナログメモリ回路に含まれるスイッチＳ１及びＳ４なら
びにコンデンサＣ１〜Ｃ３の構成の一例を説明する。図
１６は、スイッチＳ１及びＳ４ならびにコンデンサＣ１
〜Ｃ３が、半導体基板９０１の上に形成された状態を示
す断面図である。

【０２６５】図１６に示す構成において、スイッチＳ１
及びＳ４は、いずれもｎＭＯＳトランジスタである。具
体的には、先に図３を参照して説明したＭＯＳトランジ
スタ３０と同様の構成を有しており、対応する構成要素
には類似の参照番号を付しており、その詳細な説明はこ
こでは省略する。

【０２６６】スイッチＳ１のドレイン領域となるｎ型不
純物拡散領域９０４は、後述するｎ型不純物拡散領域９
２９に接続されている。このドレイン領域（ｎ型不純物
拡散領域）９０４とウエルであるｐ型不純物拡散領域９
０２とは、アナログメモリ回路の動作にあたって逆バイ
アスされて、その間のｐｎ接合部にコンデンサが形成さ
れる。このｎ型不純物拡散領域９０４とｐ型不純物拡散
領域９０２との間のｐｎ接合部で形成されたコンデンサ
を、図１０を参照して説明したコンデンサＣ３とする。

【０２６７】一方、スイッチＳ４のドレイン領域として
機能するｎ型不純物拡散領域９２４の中には、ｐ型不純
物拡散領域９２８が形成され、さらにそのｐ型不純物拡
散領域９２８の内部にｎ型不純物拡散領域９２９が形成
されている。このうちでｎ型不純物拡散領域９２４とｐ
型不純物拡散領域９２８とが、お互いに接続されてい
る。そして、ｐ型不純物拡散領域９２８とその内部に形
成したｎ型不純物拡散領域９２９とを逆バイアスするこ
とによってその間のｐｎ接合部に形成されるコンデンサ
を、コンデンサＣ１とする。また、スイッチＳ４のウェ
ルとして機能するｐ型不純物拡散領域９２２と、ドレイ
ン領域として機能するｎ型不純物拡散領域９２４とを逆
バイアスして形成されるｐｎ接合部のコンデンサを、コ
ンデンサＣ２とする。

【０２６８】上記のような本実施形態の構成では、コン
デンサＣ１を形成するｎ型不純物拡散領域９２９が図１
における電極Ａに相当し、コンデンサＣ２を形成するｐ
型不純物拡散領域９２２が図１における電極Ｄに相当す
る。さらに、お互いに接続されているｐ型不純物拡散領
域９２８及びｎ型不純物拡散領域９２４が、それぞれコ
ンデンサＣ１の電極Ｂ及びコンデンサＣ２の電極Ｃに相
当する。

【０２６９】以上のような本実施形態の構成によれば、
本発明の各実施形態のアナログメモリ回路に含まれるコ
ンデンサＣ１〜Ｃ３が必要とする回路面積を削減するこ
とができ、その結果として記録密度が向上する。

【０２７０】図１７は、本発明のアナログメモリ回路に
含まれるスイッチＳ１及びＳ４ならびにコンデンサＣ１
〜Ｃ４の他の構成例を示す。図１７は、スイッチＳ１及
びＳ４ならびにコンデンサＣ１〜Ｃ４が、半導体基板１
００１の上に形成された状態を示す断面図である。

【０２７１】図１７で、スイッチＳ１及びＳ４は、いず
れもｎＭＯＳトランジスタである。具体的には、先に図
１６を参照して説明した構成と同様の構成を有してお
り、対応する構成要素には類似の参照番号を付している
ので、その詳細な説明はここでは省略する。スイッチＳ
１に関連するｎ型不純物拡散領域１００４とｐ型不純物
拡散領域１００２との間のｐｎ接合部で形成されたコン
デンサを、図１０を参照して説明したコンデンサＣ３と
する。

【０２７２】スイッチＳ１のドレイン領域となるｎ型不
純物拡散領域１００４の上には、下層シリコン酸化膜１
０１８、下層ポリシリコン層１０１９、上層シリコン酸
化膜１０２０、及び上層ポリシリコン層１０２１が、こ
の順に積層され、コンデンサＣ１及びＣ２を構成してい
る。

【０２７３】スイッチＳ４のウェルとなるｐ型不純物拡
散領域１０２２とドレイン領域として機能するｎ型不純
物拡散領域１０２４とは、お互いに接続されている。

【０２７４】ｎ型シリコン基板１００１において、スイ
ッチＳ１及びＳ４の形成箇所とは別の箇所の上には、下
層シリコン酸化膜１０３８、下層ポリシリコン層１０３
９、上層シリコン酸化膜１０４０、及び上層ポリシリコ
ン層１０４１がこの順に積層された積層構造が形成され
ている。スイッチＳ４のソース領域として機能するｎ型
不純物拡散領域１０２３は、上層ポリシリコン層１０４
１に接続されている。このとき、上層シリコン酸化膜１
０４０を介して下層ポリシリコン層１０３９と上層ポリ
シリコン層１０４１とによって形成されるコンデンサ
を、コンデンサＣ４とする。さらに、上層ポリシリコン
層１０４１には、図１の演算増幅器１５２の反転入力端
子に接続される端子１０３６が接続されている。

【０２７５】上記のような本実施形態の構成では、コン
デンサＣ１を形成するｎ型不純物拡散領域１００４が図
１における電極Ａに相当し、コンデンサＣ２を形成する
上層ポリシリコン層１０２１が図１における電極Ｄに相
当する。そして、下層ポリシリコン層１０１９が、コン
デンサＣ１の電極Ｂ及びコンデンサＣ２の電極Ｃを兼ね
た電極に相当する。

【０２７６】以上のような本実施形態の構成によれば、
本発明の各実施形態のアナログメモリ回路に含まれる各
コンデンサＣ１〜Ｃ４が必要とする回路面積を削減する
ことができ、その結果として記録密度が向上する。

【０２７７】なお、上記の説明における不純物拡散領域
や基板の導電型の関係は、相互に逆転させることができ
る。

【０２７８】また、上記の説明では、絶縁膜をシリコン
酸化膜、ならびに電極材料をポリシリコンとしている
が、使用できる材料はこれに限られるものではない。例
えば、絶縁膜としては窒化シリコン（Ｓｉ₃Ｎ₄）膜やＳ
ｉＯ₂−Ｐ₂Ｏ₅膜を使用することができる。また、電極
材料としては、モリブデンＭｏやタングステンＷを使用
することができる。

【０２７９】さらに、基板はシリコン基板に限られるも
のではなく、例えば、ゲルマニウムＧｅやＧａＡｓ等の
他の材料からなる基板を使用することも可能である。

【０２８０】

【発明の効果】以上のように、本発明のアナログメモリ
回路によると、記録回路の第１のコンデンサに電荷とし
て記録されたアナログ信号が保持期間中の電荷の漏れに
よって減衰しても、漏れ電荷を第２のコンデンサに蓄積
して、それに基づいて漏れ電荷を第１のコンデンサに再
生することで、読み出しに際してアナログ信号の劣化を
再生した状態で読み出すことができる。

【０２８１】また、アナログ信号を長時間にわたって保
持する場合でも、記録されているアナログ信号の劣化を
再生（リフレッシュ）することができるので、信号の記
録保持時間を長くすることができる。

【０２８２】駆動回路に演算増幅器を用いることによ
り、簡易な回路で漏れ電荷の再生機能を実現することが
できる。

【０２８３】駆動回路に含まれる演算増幅器の反転入力
端子と参照電位を結ぶスイッチ、或いは、第１のコンデ
ンサ及び第２のコンデンサの間の接続点と参照電位とを
結ぶスイッチを設ければ、漏れ電荷を蓄積する第２のコ
ンデンサの初期化に要する時間を短縮することができ
る。

【０２８４】記録回路に含まれる第１のコンデンサの第
１の電極と参照電位とを接続する第３のコンデンサをさ
らに備えれば、第１のコンデンサの第１の電極に存在す
るさまざまな寄生コンデンサの影響が緩和されて、アナ
ログ信号の保持動作が安定化する。

【０２８５】駆動回路に含まれる演算増幅器の反転入力
端子と参照電位とを接続する第４のコンデンサをさらに
備えれば、演算増幅器の反転入力端子の電位が、そこに
接続された負帰還ループが構成されていない場合でも、
正転入力端子に接続されている参照電位と同じ電圧レベ
ルに保持される。このことにより、反転入力端子に接続
する負帰還ループが構成されると、反転入力端子は直ち
に参照電位によって決定される定電圧点に駆動される。
したがって、アナログ信号の記録動作及び読み出し動作
の速度が向上する。

【０２８６】コンデンサの形成にあたって、同じくアナ
ログメモリ回路に含まれるスイッチを構成するＭＯＳト
ランジスタの不純物拡散領域の周辺に形成されるｐｎ接
合部を利用してコンデンサを形成すれば、コンデンサの
形成に必要な回路面積が削減されて、記録密度が向上す
る。

【０２８７】また、アナログ信号の入力及び出力用の端
子を２つ備えるとともに、アナログ信号を電荷として蓄
積するコンデンサを２つ備え、さらに上記２つのコンデ
ンサからの漏れ電荷を蓄積する他のコンデンサを、それ
ら２つのコンデンサの間に直列に接続すれば、差動信号
として与えられるアナログ信号を取り扱うことができ
る。

【０２８８】複数の記録回路をマトリクス状に配置し
て、マトリクスの各行に対して駆動回路を一つずつ配置
して接続した構成とすれば、記録動作、保持動作、再生
動作、及び読み出し動作をマトリクスの各行に対して時
系列で行うことができる。これにより、複数の記録回路
が一つの駆動回路で駆動される。この結果、アナログメ
モリ回路の実現に必要とされる回路面積及び消費電力が
削減される。また、この構成によれば、複数のアナログ
信号が記録される。

【０２８９】さらに、所定の割合でお互いに異なった容
量値を有する複数のコンデンサを備えた蓄積回路を複数
個設けて、それぞれが記録回路のマトリクスに接続され
た構成にすることにより、複数の記録回路に記録された
複数のアナログ信号に対して、乗算及び加算演算を行う
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるアナログメモ
リ回路の構成を示す回路図である。

【図２】図１に示すアナログメモリ回路の動作を示すタ
イミングチャートである。

【図３】図１に示すアナログメモリ回路に含まれるスイ
ッチとして使用され得るＭＯＳトランジスタの典型的な
構成を示す図である。

【図４】（ａ）及び（ｂ）は、図１に示すアナログメモ
リ回路に含まれるコンデンサへの電荷の蓄積状態及び漏
れ電荷の発生状態を模式的に示す図である。

【図５】図１に示すアナログメモリ回路の他の動作方法
を示すタイミングチャートである。

【図６】本発明の第２の実施形態におけるアナログメモ
リ回路の構成を示す図である。

【図７】図６に示すアナログメモリ回路の動作を示すタ
イミングチャートである。

【図８】本発明の第２の実施形態におけるアナログメモ
リ回路の他の構成を示す図である。

【図９】図８に示すアナログメモリ回路の動作を示すタ
イミングチャートである。

【図１０】本発明の第３の実施形態におけるアナログメ
モリ回路の構成を示す図である。

【図１１】（ａ）〜（ｃ）は、図１０に示すアナログメ
モリ回路に含まれるコンデンサへの電荷の蓄積状態及び
漏れ電荷の発生状態を模式的に示す図である。

【図１２】本発明の第４の実施形態におけるアナログメ
モリ回路の構成を示す図である。

【図１３】本発明のアナログメモリ回路に含まれるコン
デンサの構成の一例を示す断面図である。

【図１４】本発明のアナログメモリ回路に含まれるコン
デンサの構成の他の一例を示す断面図である。

【図１５】（ａ）は、本発明のアナログメモリ回路に含
まれるコンデンサの構成のさらに他の一例を示す上面図
であり、（ｂ）は、（ａ）に示す構成の断面図である。

【図１６】本発明のアナログメモリ回路の構成の一例を
示す断面図である。

【図１７】本発明のアナログメモリ回路の構成の他の一
例を示す断面図である。

【図１８】（ａ）は、本発明の第５の実施形態における
アナログメモリ回路の構成を示す回路図であり、（ｂ）
及び（ｃ）は、（ａ）に示すアナログメモリ回路に含ま
れるコンデンサへの電荷の蓄積状態及び漏れ電荷の発生
状態を模式的に示す図である。

【図１９】本発明の第６の実施形態におけるアナログメ
モリ回路の構成を示す回路図である。

【図２０】（ａ）は、本発明の第７の実施形態における
アナログメモリ回路の構成を示す回路図であり、（ｂ）
は、その動作を示すタイミングチャートである。

【図２１】（ａ）は、本発明の第８の実施形態における
アナログメモリ回路の構成を示す回路図であり、（ｂ）
は、その動作を示すタイミングチャートである。

【図２２】（ａ）は、本発明の第９の実施形態における
アナログメモリ回路の構成を示す回路図であり、（ｂ）
は、その動作を示すタイミングチャートである。

【図２３】（ａ）は、本発明の第１０の実施形態におけ
るアナログメモリ回路の構成を示す回路図であり、
（ｂ）は、その動作を示すタイミングチャートである。

【図２４】本発明の第１１の実施形態におけるアナログ
メモリ回路の構成を示す回路図である。

【図２５】図２４に示すアナログメモリ回路の動作を示
すタイミングチャートである。

【図２６】本発明の第１２の実施形態における演算回路
の構成を示す回路図である。

【図２７】図２６に示す演算回路に含まれる蓄積回路の
構成を示す回路図である。

【図２８】図２６に示す演算回路の動作を示すタイミン
グチャートである。

【図２９】（ａ）は、従来技術によるアナログメモリ回
路の構成を示す断面図であり、（ｂ）は、（ａ）に示す
従来のアナログメモリ回路の等価回路である。

【図３０】従来技術のアナログメモリ回路の回路構成原
理を示すブロック図である。

【符号の説明】

１ ｎ型シリコン基板 ２ ｐ型不純物拡散領域 ３、４ ｎ型不純物拡散領域 ５ チャネル領域 ６ ゲート絶縁膜 ７ ゲート電極 ８、１０ 電極 ９、１１ シリコン酸化膜 １６ 入力端子 １７ ゲート端子 １８ 出力端子 ５０、１００、２００、３００、４００、５００、１１
００、１２００、１３００、１４００、１５００、１６
００ アナログメモリ回路 １１０、１１１０、１２１０ 記録回路 １３０、１１３０、１２３０ 選択回路 １５０、１１５０、１２５０ 駆動回路 １１２、１１１２、１１１３、１３１２、１４１２、１
５１２、１６１２ 入出力端子 １１４、１１１４、１１１５、１１１８、１１１９ 注
入端子 １１６、１１１６、１１１７ 保持端子 １５２、１１５２ 演算増幅器 １５４ 増幅出力端子 １５６ 注入端子 ６００ コンデンサ ６０１、７０１、８０１ ｐ型シリコン基板 ６０２、７０２ａ、７０２ｂ、８０２ ｎ型不純物拡散
領域 ６０３、７０３、８０３ シリコン酸化膜 ６０４、７０４、８０４ ポリシリコン層 ６０５、６０６、７０５ａ、７０５ｂ、７０６、８０
５、８０６、８０９ａ、８０９ｂ 端子 ７００、８００ コンデンサ構造 ７０７ ｐ⁺不純物拡散領域 ８０８ａ、８０８ｂ ポリシリコン領域 ９０１ ｎ型シリコン基板 ９０２、９２２、９２８ ｐ型不純物拡散領域 ９０３、９０４、９２３、９２４、９２９ ｎ型不純物
拡散領域 ９０５、９２５ チャネル領域 ９０６、９２６ ゲート絶縁膜 ９０７、９２７ ゲート電極 ９１６、９３６ 端子 ９１７、９３７ ゲート端子 １００１ ｎ型シリコン基板 １００２、１０２２ ｐ型不純物拡散領域 １００３、１００４、１０２３、１０２４ ｎ型不純物
拡散領域 １００５、１０２５ チャネル領域 １００６、１０２６ ゲート絶縁膜 １００７、１０２７ ゲート電極 １０１６、１０３６ 端子 １０１７、１０３７ ゲート端子 １０１８、１０２０、１０３８、１０４０ シリコン酸
化膜 １０１９、１０２１、１０３９、１０４１ ポリシリコ
ン層 １２５２ 反転増幅器 １３４８ 差電圧検出回路 １３４９ 電流出力回路 １４５０ 電荷移動量検出回路 １４５１ 電荷供給回路 １５５２、１６５４ 電圧電流変換回路 １５５３、１６５５ 可変インピーダンス回路 １７００ アナログメモリ回路 １７１０、１８１０ アナログメモリアレイ １７２１〜１７２９ 記録・選択回路 １７３１〜１７３３、１８３１〜１８３３ 駆動回路 １７４１〜１７４３、１８４１〜１８４３ 入出力端子 １７４４〜１７４６、１８４４〜１８４６ 注入端子 １７８０ デコーダ回路 １７８１ 駆動信号 １７８２ デコーダ出力 １７８３ 駆動回路 １７８４ クロック信号入力端子 １７８６ 選択信号入力端子 １８００ 演算回路 １８９１〜１８９３ 蓄積回路 １９２０ クロック発生回路 １９２１ クロック制御信号 １９３１〜１９３３ コンデンサ

フロントページの続き (72)発明者 松澤 昭 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭62−8399（ＪＰ，Ａ) 特開 昭58−196697（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 27/00 - 27/02 H01L 27/10 451 ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (27)

(57)【特許請求の範囲】
1. 【請求項１】 入力されたアナログ信号を電荷として記
   録し保持するとともに、保持動作の期間中に発生する漏
   れ電荷による該アナログ信号の劣化を再生した上で、該
   アナログ信号を読み出す記録回路と、 該記録回路の動作を制御する選択回路と、 該記録回路に所定の定電圧を供給する駆動回路と、を備
   え、該記録回路は、 該アナログ信号の入力及び出力のための入出力端子と、 該アナログ信号を電荷として記録し保持する、該入出力
   端子に結合された第１の電極と、第２の電極と、を有す
   る第１のコンデンサと、 該第１のコンデンサの該第２の電極と参照電位との間に
   接続されていて、該第１のコンデンサから漏れた電荷を
   保持する第２のコンデンサと、を備えていて、 該第２のコンデンサに保持された該漏れ電荷に相当する
   量の電荷が、所定のタイミングで該第１のコンデンサへ
   戻される、アナログメモリ回路。
2. 【請求項２】 前記駆動回路は、前記アナログ信号の記
   録動作では前記第１のコンデンサの前記第２の電極に前
   記参照電位を供給し、前記漏れ電荷を前記第１のコンデ
   ンサに戻す動作では、該第１のコンデンサからの該漏れ
   電荷の量に相当する電荷を該第１のコンデンサの前記第
   １の電極に供給して、それによって、該漏れ電荷を該第
   １のコンデンサに戻す、請求項１に記載のアナログメモ
   リ回路。
3. 【請求項３】 前記駆動回路は、 反転入力端子と正転入力端子と出力端子とを有する演算
   増幅器と、 該演算増幅器の該反転入力端子と該出力端子とを接続す
   るスイッチと、を備えていて、 該演算増幅器の該正転入力端子は前記参照電位に接続さ
   れている、請求項１に記載のアナログメモリ回路。
4. 【請求項４】 前記選択回路は、 前記第１のコンデンサの前記第１の電極と前記駆動回路
   に含まれる前記演算増幅器の前記出力端子とを結ぶ第１
   のスイッチと、 該第１のコンデンサ及び前記第２のコンデンサの間の接
   続点と該演算増幅器の前記反転入力端子とを接続する第
   ２のスイッチと、を備えている、請求項３に記載のアナ
   ログメモリ回路。
5. 【請求項５】 前記駆動回路に含まれる前記演算増幅器
   の前記反転入力端子と前記参照電位を結ぶスイッチをさ
   らに備えている、請求項３に記載のアナログメモリ回
   路。
6. 【請求項６】 前記第１のコンデンサ及び前記第２のコ
   ンデンサの間の接続点と前記参照電位とを結ぶスイッチ
   をさらに備えている、請求項１に記載のアナログメモリ
   回路。
7. 【請求項７】 第３のコンデンサをさらに備えており、
   該第３のコンデンサの一方の電極は前記第１のコンデン
   サの前記第１の電極に接続され、該第３のコンデンサの
   他方の電極は前記参照電位に接続されている、請求項１
   に記載のアナログメモリ回路。
8. 【請求項８】 前記記録回路がＭＯＳトランジスタから
   構成されるスイッチをさらに備え、該ＭＯＳトランジス
   タが、 第１導電型の半導体基板の中に形成されている第２導電
   型の第１の不純物拡散領域と、 該第１の不純物拡散領域の中に形成されている該第１導
   電型の第２の不純物拡散領域と、を備えていて、 前記第３のコンデンサは、該第１の不純物拡散領域と該
   第２の不純物拡散領域との間に逆バイアス電圧を印加す
   ることによって生じるコンデンサである、請求項７に記
   載のアナログメモリ回路。
9. 【請求項９】 第４のコンデンサをさらに備えており、
   該第４のコンデンサの一方の電極は前記駆動回路に含ま
   れる前記演算増幅器の前記反転入力端子に接続され、該
   第４のコンデンサの他方の電極は前記参照電位に接続さ
   れている、請求項３に記載のアナログメモリ回路。
10. 【請求項１０】 前記第１のコンデンサ及び前記第２の
    コンデンサの少なくとも一方は、第１導電型の半導体基
    板中に形成されている第２導電型の不純物拡散領域と、
    該不純物拡散領域の上に形成された絶縁膜及び導体層と
    によって形成されている、請求項１に記載のアナログメ
    モリ回路。
11. 【請求項１１】 前記第１及び第２のコンデンサは、第
    １導電型の半導体基板中に該第１の導電型の高濃度不純
    物拡散領域を挟んで配置されている第２の導電型の２つ
    の不純物拡散領域と、該高濃度不純物拡散領域及び該２
    つの不純物拡散領域の上に形成された絶縁層及び導体層
    とによって形成されている、請求項１に記載のアナログ
    メモリ回路。
12. 【請求項１２】 前記第１及び第２のコンデンサは、第
    １導電型の半導体基板中に形成されている第２導電型の
    不純物拡散領域の上に並んで配置された２つの導体領域
    と、該２つの導体領域の上に形成された絶縁層及び導体
    層とによって形成されている、請求項１に記載のアナロ
    グメモリ回路。
13. 【請求項１３】 前記選択回路の前記第２のスイッチを
    構成するＭＯＳトランジスタが、 第１の導電型の半導体基板の中に形成された第２の導電
    型の第１の不純物拡散領域と、 該第１の不純物拡散領域の中に形成された該第１の導電
    型の第２の不純物拡散領域と、を備えており、 該第２の不純物拡散領域の中に該第２の導電型の第３の
    不純物拡散領域がさらに形成され、該第３の不純物拡散
    領域の中に該第１の導電型の第４の不純物拡散領域がさ
    らに形成されており、 前記第１のコンデンサは、該第４の不純物拡散領域と該
    第３の不純物拡散領域との間に逆バイアス電圧を印加す
    ることによって生じるコンデンサであり、 前記第２のコンデンサは、該第２の不純物拡散領域と該
    第１の不純物拡散領域との間に逆バイアス電圧を印加す
    ることによって生じるコンデンサであり、 該第２の不純物拡散領域と該第３の不純物拡散領域とは
    お互いに電気的に接続されている、請求項４に記載のア
    ナログメモリ回路。
14. 【請求項１４】 前記記録回路がＭＯＳトランジスタか
    ら構成されるスイッチを備え、該ＭＯＳトランジスタ
    が、第１の不純物拡散領域の上に形成された下層絶縁層
    と、該下層絶縁層の上に形成された下層導体層と、該下
    層導体層の上に形成された上層絶縁層と、該上層絶縁層
    の上に形成された上層導体層と、を備え、 前記第１のコンデンサは、該第１の不純物拡散領域、該
    下層絶縁層及び該下層導体層によって形成され、該第２
    のコンデンサは、該下層導体層、該上層絶縁層及び該上
    層導体層によって形成され、 該下層導体層は、前記選択回路の前記第２のスイッチを
    構成するＭＯＳトランジスタを構成する不純物拡散領域
    に接続されている、請求項４に記載のアナログメモリ回
    路。
15. 【請求項１５】 前記駆動回路は、 反転入力端子及び出力端子を有する反転増幅器と、 を備えている、請求項１に記載のアナログメモリ回路。
16. 【請求項１６】 前記駆動回路は、 前記漏れ電荷の発生によって生じる、前記記録回路に記
    録されている前記アナログ信号の電圧変化量を検出し
    て、該検出された電圧変化量を示す出力信号を供給する
    検出部と、 該検出部の該出力信号を受け取って、該検出された電圧
    変化量に相当する量の電荷を前記第１のコンデンサに供
    給する供給部と、を備えている、請求項１に記載のアナ
    ログメモリ回路。
17. 【請求項１７】 前記検出部は、２つの入力端子の間の
    電位差を検出する差電圧検出回路であって、該２つの入
    力端子の一方は、前記記録回路に含まれる前記第１及び
    第２のコンデンサの接続点に接続されていて、該２つの
    入力端子の他方は所定の基準電位を与えられていて、 前記供給部は、入力信号に応じた大きさの電流を出力す
    る電流出力回路であって、該差電圧検出回路の出力信号
    に応じた大きさの電流を該第１のコンデンサに供給し
    て、それによって前記電荷を供給する、請求項１６のア
    ナログメモリ回路。
18. 【請求項１８】 前記検出部は、前記記録回路に含まれ
    る前記第１及び第２のコンデンサの間に接続されてい
    て、該第１及び第２のコンデンサの間を移動した電荷量
    を検出する電荷移動量検出回路である、請求項１６のア
    ナログメモリ回路。
19. 【請求項１９】 前記駆動回路は、 前記記録回路に含まれる前記第１及び第２のコンデンサ
    の接続点と所定の参照電位との間に接続され、与えられ
    る入力電位と該所定の参照電位との間の電位差の大小関
    係に応じてインピーダンスが変化する可変インピーダン
    ス回路と、 前記漏れ電荷の発生によって生じる、該記録回路に記録
    されている前記アナログ信号の電圧の所定の参照電位か
    らの変化量を検出して、該検出された電圧変化量に相当
    する大きさの電流を該第１のコンデンサに供給する変換
    部と、を備えている、請求項１に記載のアナログメモリ
    回路。
20. 【請求項２０】 前記可変インピーダンス回路は、さら
    に前記変換部にも接続されている、請求項１９に記載の
    アナログメモリ回路。
21. 【請求項２１】 前記参照電位が接地電位である、請求
    項１に記載のアナログメモリ回路。
22. 【請求項２２】 前記アナログ信号が第１及び第２の信
    号成分を含む差動信号であって、前記第１のコンデンサ
    は該差動信号の該第１の信号成分を電荷として記録し保
    持し、 前記記録回路が、該差動信号の該第２の信号成分を電荷
    として記録し保持する第３のコンデンサをさらに備えて
    おり、 前記第２のコンデンサは該第３のコンデンサから漏れた
    電荷も保持し、 該第２のコンデンサに保持された該漏れ電荷に相当する
    量の電荷が、所定のタイミングで該第１及び第３のコン
    デンサへ戻される、請求項１に記載のアナログメモリ回
    路。
23. 【請求項２３】 前記記録回路が複数個マトリクスに配
    置されていて、該マトリクスの各行に対して前記駆動回
    路が一つずつ配置されて接続されており、複数の前記ア
    ナログ信号を記録する、請求項１に記載のアナログメモ
    リ回路。
24. 【請求項２４】 複数の蓄積回路をさらに備え、該複数
    の蓄積回路のそれぞれは前記マトリクスの各行に接続さ
    れ、該複数の蓄積回路のそれぞれは複数のコンデンサを
    備え、該複数のコンデンサは所定の割合でお互いに異な
    った容量値を有していて、 該マトリクスに配置されている前記複数の記録回路のう
    ちの所定のものに記録されている前記アナログ信号を、
    順次、該蓄積回路の該複数のコンデンサに選択的に電荷
    として充電し、該充電された電荷を該複数の記録回路に
    分配し、それによって、前記複数のアナログ信号に対し
    て乗算及び加算演算を行う、請求項２３に記載のアナロ
    グメモリ回路。
25. 【請求項２５】 アナログ信号をアナログメモリ回路に
    入力するステップと、 該入力されたアナログ信号を、該アナログメモリ回路の
    中の記録部に電荷として記録するステップと、 該記録されたアナログ信号を所定の時間にわたって保持
    するステップと、 該保持動作の期間中に発生する該記録部からの漏れ電荷
    を所定の箇所に蓄え、該蓄えられた漏れ電荷に相当する
    量の電荷を該記録部に戻すステップと、 該アナログ信号を該アナログメモリ回路から読み出すス
    テップと、を包含するアナログ信号の記録方法。
26. 【請求項２６】 前記記録部からの前記漏れ電荷の量を
    検出する工程をさらに包含する、請求項２５に記載のア
    ナログ信号の記録方法。
27. 【請求項２７】 前記アナログ信号が複数のアナログ信
    号であり、 記録されている該複数のアナログ信号のうちの所定のも
    のを、順次、所定の割合でお互いに異なった容量値を有
    する複数のコンデンサに、選択的に電荷として充電する
    ステップと、 該充電された電荷を該複数の記録回路に分配するステッ
    プと、をさらに包含し、それによって、該複数のアナロ
    グ信号に対して乗算及び加算演算を行う、請求項２５に
    記載のアナログ信号の記録方法。