JP6132242B2 - 窒化物半導体装置およびその製造方法 - Google Patents

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Description

本発明は、窒化物半導体装置及びその製造方法に関し、特にパワートランジスタ等として用いることができるＩＩＩ族窒化物半導体を用いた窒化物半導体装置、及びその製造方法に関する。
ＩＩＩ族窒化物半導体、特にGaNやAlGaNは、そのバンドギャップの広さから高い絶縁破壊電圧を有する。また、AlGaN/GaN等のヘテロ構造を容易に形成することが可能であり、AlGaNとGaNが格子定数差から発生するピエゾ電荷とバンドギャップの差によりAlGaN/GaN界面のGaN層側に高濃度の電子のチャネル（2次元電子ガス、2DEG）が発生し、これにより大電流動作、高速動作が可能である。これらのことからＩＩＩ族窒化物半導体は、近年、パワー電界効果トランジスタ（FET）やダイオード等の電子デバイスへの応用が期待されている。
この大電流動作のため、例えばAl組成が25％で厚さが20 nmという一般的なプレーナ型のAlGaN/GaN構造を用いたヘテロFET（HFET）では、閾値電圧がマイナスであるノーマリオン動作となってしまう。
しかしながら、パワーFETを用いる一般的な回路においては、安全性の観点から閾値電圧が正であるノーマリオフ動作が強く要望されている。
最も単純なAlGaN/GaN−HFETの断面構造例を図１３（ａ）に示す。適宜な基板（SiC、Sapphire、Si、GaN等の基板）や緩衝層等（ＩＩＩ族窒化物半導体、特にAlN、AlGaN、GaN等を組み合わせた緩衝層）上にチャネル層901であるＩＩＩ族窒化物半導体（例えばGaN）を形成し、バンドギャップがチャネル層901より大きいキャリア供給層902（例えばAlGaN）をエピタキシャル成長し、チャネル層901とキャリア供給層902界面のチャネル層側に2DEG 903を発生させる。次に、キャリア供給層902上にオーミック性接触するソース電極904aと、ドレイン電極904bを形成し、それらの電極間のキャリア供給層 902上にショットキー性接触するゲート電極905を形成する。ソース電極904a、ドレイン電極904bは、Ti、Al、Mo、Hf等の金属を1つもしくは2つ以上組み合わせた電極からなり、ゲート電極905は、Ni、Pt、Pd、Au等の金属を1つもしくは2つ以上組み合わせた電極からなる。
ＩＩＩ族窒化物半導体を用いてノーマリオフ動作を実現する場合の手法は、いくつか報告されている。
最も一般的な方法（仮に方法1とする）は、図１３（ａ）で示したAlGaN/GaN−HFET構造のゲート電極905下のキャリア供給層902厚を、エピタキシャル成長の段階で数 nm以下に薄く作製する方法である。
次に、先行技術文献である特許文献１の本文中の段落［0016］に記載されている方法（仮に方法2とする）である。ここで用いられている手法を、図１３（ｂ）に示す。図１３（ａ）で示したのと同様のAlGaN/GaN−HFET構造のゲート電極915下のキャリア供給層912を、既知のエッチング技術を用いてエッチングし、凹構造を形成する。これは一般的に、リセス構造916と言い、ゲート下のキャリア供給層912の厚さを薄くすることにより、閾値電圧を正方向にシフトさせることができる。一般的なAlGaN/GaN構造において、ノーマリオフ動作させる場合は、ゲート電極915下のAlGaNの厚さを数nmまでエッチングする必要がある。
次に、特許文献１に記載の方法（仮に方法3とする）を図１３（ｃ）に示す。図１３（ｂ）に示すのと同様の、リセスゲート構造のキャリア供給層922をエピタキシャル成長により形成する際に3分割し、２DEG側から、AlGaN等のキャリア供給層922上にGaN等のエッチングストッパ層927、AlGaN等の第2のキャリア供給層928を順に形成する。この場合にエッチングストッパ層927に用いるＩＩＩ族窒化物半導体は、少ない電圧で空乏しやすいＩＩＩ族窒化物半導体（例えばGaN等）を用いることが望ましい。リセスエッチングする際に、エッチングをエッチングストッパ層927の途中で止めることにより、閾値電圧制御をより簡単にする目的である。
次に、特許文献２に記載の方法（仮に方法4とする）を図１４（ａ）に示す。この方法ではまず、閾値電圧を決めるゲート電極935下のキャリア供給層932厚を、ノーマリオフ動作となるよう数nmエピタキシャル成長する。次に、ゲート電極935を形成する場所以外の領域を、既知の再成長技術によって、第2のキャリア供給層939を成長させる。これにより、リセスゲート構造と同様の構造を作製可能である。
次に、特許文献３に記載の方法（仮に方法5とする）を図１４（ｂ）に示す。方法2と同様に、リセス構造946を形成した後、リセス構造946の周囲のみにp型のＩＩＩ族窒化物半導体（例えばp-AlGaN）のキャップ層950を形成し、その後、順次オーミック性接触するソース電極944aと、ドレイン電極944bを形成し、それらの電極間のキャップ層950上にオーミック性接触するゲート電極945を形成する。この方法が、上記4つの方法と異なるのは、ゲート電極945とキャリア供給層942の間に、p型の半導体を挟んでいる点である。キャリア供給層942は、一般的にＩＩＩ族窒化物半導体の場合n型である。そのためp型のキャップ層950とキャリア供給層942との間に、自然空乏層が形成され、2DEGが電圧の掛かっていない状態で、空乏される。これにより、ノーマリオフ動作させるためのゲート下のキャリア供給層942厚が厚く確保できる。
特開2007-67240号公報 特開2008-235347号公報 特開2011-29247号公報
しかしながら、背景技術で記載した従来技術では、ノーマリオフ動作するＩＩＩ族窒化物半導体を用いたHFETを作製する際、問題がある。
まず、方法1で示した方法であるが、キャリア供給層902厚を極薄にするため、2DEG903がほとんど発生せず、FETのドレイン-ソース間電流（Ｉｄｓ）がほとんど流れないと同時に、キャリア供給層902のバリアハイトが低く、ゲートリーク電流が多い。それと同時にキャリア供給層902表面が2DEG903と近接しているため、ＩＩＩ族窒化物半導体表面に通常存在する表面準位に電子がトラップされ、電流を阻害する現象である電流コラプスが発生しやすい。これらの現象により、FETとしての動作は不可能に近い。
次に、方法2で示した方法であるが、この方法により、ゲート下以外のキャリア供給層厚が厚いため、方法1で示されるような少ない電流や、電流コラプス等の現象は発生しにくい。
しかしながら、ノーマリオフ動作するために、リセスエッチングする際、ゲート電極915下のキャリア供給層 912厚を数nm残してエッチングする必要があるため、エッチングの深さ制御性が非常に難しい。また、残しているAlGaNの厚さが極薄であるため、ゲートに掛けられる順方向電圧 （フォワード電圧）Ｖｆ、定義は様々だが、例えばＩｇｓが1μm/mmとなる電圧）が1V以下とまったく取れず、仮にノーマリオフ動作したとしても、実質のＩｄｓが微小になってしまい、FET動作には支障をきたす。
また、方法1と同様にキャリア供給層912のバリアハイトが低く、ゲートリーク電流が多い。また、V th が、エピタキシャル成長の面内分布と、リセスエッチングの面内分布、2つの面内分布に依存するため、面内分布の制御性に関しても、非常に難しい。
次に、方法3で示した方法であるが、ゲート下以外のキャリア供給層厚が厚いため、電流コラプスは少ない。また、閾値電圧Ｖｔｈの制御性に関しても、方法1や2と比べると、エッチングストッパ層927があるために、閾値の制御性は格段に向上するが、結局時間制御によりリセスエッチングをするために、限界がある。フォワード電圧Ｖｆに関しては、例えばエッチングストッパ層927に、ノンドープのGaNを用いることにより、ある程度は確保できるが、せいぜい〜3V程度である。方法1や2と同様に、バリアハイトがやはり低いため、ゲートリーク電流が多い。また、閾値電圧Ｖｔｈの面内分布に関しては、方法1、2と比較して向上するが、結局はエッチングストッパ層927厚がばらつくことによりフォワード電圧Ｖｆの面内分布は悪化してしまう。
次に、方法4で示した方法であるが、これは方法2とほとんど同じ構造であるため、ゲートリーク電流、低フォワード電圧Ｖｆに関しては同様に悪い。
しかしながら、閾値電圧Ｖｔｈの面内分布に関しては、エピタキシャル成長の面内分布にのみ依存するため、これらの方法の中では最も良い。
次に、方法5で示す方法であるが、p型のキャップ層950を形成することにより、フォワード電圧Ｖｆは、〜5V程度まで確保できる。また、ゲートリーク電流も低く抑えることができ、ノーマリオフ動作のFETにはこれらの方法の中で最も適した方法である。
しかしながら一点問題があるとすれば、閾値電圧Ｖｔｈの面内分布である。閾値電圧Ｖｔｈの制御に関しては、自然空乏する厚さを残してエッチングするため、方法1や2で示したほどシビアではなくなる。しかしながら、閾値電圧Ｖｔｈの面内分布に関しては、方法2程ではない（残す厚さが厚いため）が、エピタキシャル成長の面内分布と、リセスエッチングの面内分布、2つの面内分布に依存するため、難しい。
以上に示すように、従来技術では、フォワード電圧Ｖｆや閾値電圧Ｖｔｈの制御性や面内分布、ゲートリーク電流やノーマリオフ動作、全てにおいて優れているデバイスは作製できなかった。以上の従来技術で作製したHFETの特性を評価した結果について、以下の表1に示す。
Figure 0006132242
本発明では、上記のような従来の問題に鑑みなされたものであって、ノーマリオフ動作するＩＩＩ族窒化物半導体の閾値電圧の面内分布と制御性に優れる窒化物半導体装置およびその製造方法を提供することを目的とする。
そこで、本発明に係る窒化物半導体装置は、 基板と、基板の上に形成され、リセス部が開けられた第1の窒化物半導体層、及び前記第1の窒化物半導体層と比べてバンドギャップが大きく、且つ、第１の窒化物半導体層のリセス部以外の領域に形成された第2の窒化物半導体層、及びリセス部の内壁を含み、第1及び第2の窒化物半導体層を覆うように積層され、該第1の窒化物半導体層と比べてバンドギャップが大きい第3の窒化物半導体層とを含む半導体層積層体と、リセス部の上層で第3の窒化物半導体層上に形成されたゲート電極と、ゲート電極の両側方にそれぞれ形成された第1のオーミック電極及び第2のオーミック電極と、を備えることを特徴とする。
また、本発明に係る窒化物半導体装置の製造方法は、基板を準備し、基板の上に、第1の窒化物半導体層を形成し、第1の窒化物半導体層の上に、該第1の窒化物半導体層と比べてバンドギャップが大きい第2の窒化物半導体層を積層し、第2の窒化物半導体層を貫通し底部が第1の窒化物半導体層に達するリセス部を設け、リセス部の内壁を含み第2の窒化物半導体層を覆うように該第1の窒化物半導体層と比べてバンドギャップが大きい第3の窒化物半導体層を積層し、リセス部の上層で第3の窒化物半導体層上にゲート電極を形成し、ゲート電極の両側方にそれぞれ第1のオーミック電極及び第2のオーミック電極を形成することを特徴とする。
さらに、本発明に係る窒化物半導体装置の製造方法は、基板を準備し、基板に、第1の窒化物半導体層を形成し、第1の窒化物半導体層の上に、該第1の窒化物半導体層と比べてバンドギャップが大きい第2の窒化物半導体層を積層し、第2の窒化物半導体層を貫通し底部が第1の窒化物半導体層に達するリセス部を設け、リセス部の内壁を含み第2の窒化物半導体層を覆うように該第1の窒化物半導体層と比べてバンドギャップが大きい第3の窒化物半導体層を積層し、リセス部の上層の第3の窒化物半導体層の上にリセス部の一部でも覆うようにp型半導体層を形成し、p型半導体層上にゲート電極を形成し、ゲート電極の両側方にそれぞれ第1のオーミック電極及び第2のオーミック電極を形成することを特徴とする。
本発明に係る窒化物半導体装置では、上記構成を採用することにより、フォワード電圧Ｖｆと閾値電圧Ｖｔｈが、ほとんど第3の窒化物半導体層にのみ制御されることになり、これより、本発明に係る窒化物半導体装置では、面内のフォワード電圧Ｖｆと閾値電圧Ｖｔｈが、ほぼ第3の窒化物半導体層の成長レートと面内分布にのみ依存することとなり、面内分布が従来技術に比べて大幅に改善する。
従って、本発明に係る窒化物半導体装置では、ノーマリオフ動作するＩＩＩ族窒化物半導体の閾値電圧の面内分布と制御性に優れる。
また、本発明に係る窒化物半導体装置の製造方法では、上記本発明に係る構成を有する窒化物半導体装置を製造することができる。よって、本発明に係る窒化物半導体装置の製造方法では、ノーマリオフ動作するＩＩＩ族窒化物半導体の閾値電圧の面内分布と制御性に優れる窒化物半導体装置を製造することができる。
本発明の第１の実施形態に係るキャリア供給層とチャネル層界面が下に凸に湾曲したリセス型ＩＩＩ族窒化物半導体HFETの構造例を示す模式断面図である。 キャリア供給層とチャネル層界面が下に凸に湾曲したリセス型ＩＩＩ族窒化物半導体HFETの製造における一部工程での各構成を示す模式断面図である。 キャリア供給層とチャネル層界面が上に凸に湾曲したリセス型ＩＩＩ族窒化物半導体HFETの構造例を示す模式断面図である。 キャリア供給層とチャネル層界面が上に凸に湾曲したリセス型ＩＩＩ族窒化物半導体HFETの製造における一部工程での各構成を示す模式断面図である。 本発明の第２の実施形態に係るキャリア供給層とチャネル層界面が上に凸に湾曲したＩＩＩ族窒化物半導体HFETの構造例を示す模式断面図である。 キャリア供給層とチャネル層界面が上に凸に湾曲したＩＩＩ族窒化物半導体HFETの製造における一部工程での各構成を示す模式断面図である。 （ａ）は、本発明の第３の実施形態に係るキャリア供給層とチャネル層界面が下に凸に湾曲し、ゲート電極下にp型のＩＩＩ族窒化物半導体層を設けたリセス型ＩＩＩ族窒化物半導体HFETの構造例を示す模式断面図であり、（ｂ）は、キャリア供給層とチャネル層界面が上に凸に湾曲し、ゲート電極下にp型のＩＩＩ族窒化物半導体層を設けたリセス型ＩＩＩ族窒化物半導体HFETの構造例を示す模式断面図であり、（ｃ）は、キャリア供給層とチャネル層界面が上に凸に湾曲し、ゲート電極下にp型のＩＩＩ族窒化物半導体層を設けたＩＩＩ族窒化物半導体HFETの構造例を示す模式断面図である。 キャリア供給層とチャネル層界面が下に凸に湾曲し、ノーマリオフ動作するＩＩＩ族窒化物半導体HFETの製造における一部工程での各構成を示す模式断面図である。 キャリア供給層とチャネル層界面が下に凸に湾曲し、ノーマリオフ動作するＩＩＩ族窒化物半導体HFETの製造における一部工程での各構成を示す模式断面図である。 図７（ａ）に示すキャリア供給層とチャネル層界面が下に凸に湾曲し、ゲート電極下にp型のＩＩＩ族窒化物半導体層を設けたリセス型ＩＩＩ族窒化物半導体HFETのIds-Vds特性を示す模式特性図である。 キャリア供給層とチャネル層界面が上に凸に湾曲したＩＩＩ族窒化物半導体HFETの製造における一部工程での各構成を示す模式断面図である。 キャリア供給層とチャネル層界面が上に凸に湾曲したＩＩＩ族窒化物半導体HFETの製造における一部工程での各構成を示す模式断面図である。 （ａ）は、従来技術に係るAlGaN/GaN-HFETの構造例を示す模式断面図であり、（ｂ）は、従来技術に係るリセスゲートAlGaN/GaN-HFETの構造例を示す模式断面図であり、（ｃ）は、エッチングストッパ層付リセスゲーAlGaN/GaN-HFETの構造例を示す模式断面図である。 （ａ）は、従来技術に係る再成長AlGaN/GaN-HFETの構造例を示す模式断面図であり、（ｂ）は、従来技術に係るp型キャップ層付リセスゲートAlGaN/GaN-HFETの構造例を示す模式断面図である。
［第1の実施形態］
図１に本発明における、第1の実施形態である、キャリア供給層とチャネル層界面が湾曲した構造のリセス型化合物半導体HFETの構造を示す。尚、本実施形態ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
この構造は、適宜な基板（例えばSiC、Sapphire、Si、GaN等の基板、図示せず）や緩衝層等（例えばＩＩＩ族窒化物半導体であるAlN、AlGaN、GaN、InGaN等を複数組み合わせた緩衝層、図示せず）上に、チャネル層1（例えばＩＩＩ族窒化物半導体であるGaNやInGaN、InAlGaN等）があり、それよりバンドギャップの広い半導体を用いたキャリア供給層2（ＩＩＩ族窒化物半導体、例えばAlGaN、InAlGaN等）を積層した構造のうち、キャリア供給層2を貫通し、チャネル層1 まで達するリセス部11が存在し、これら全ての表面(下に凸のリセス部を含む)を覆うように形成された、チャネル層1よりバンドギャップの広いＩＩＩ族窒化物半導体を用いた第2のキャリア供給層12（例えばＩＩＩ族窒化物半導体であるAlGaN、InAlGaN等）が形成されている。
このエピ構造の凹部の一部に接触し、ショットキー接触するゲート電極5と、その左右の第2のキャリア供給層12に接するオーミック性接触するソース電極4aとドレイン電極4bが存在する。ソース電極4aとドレイン電極4bは、ゲート電極5の左右にあれば良く、必ずしも図中に示すようにキャリア供給層2の上になくても良く、例えば、キャリア供給層2とチャネル層1両方に接するように形勢するリセスオーミック構造（キャリア供給層を掘り込んで作製したオーミック電極構造）等を用いても良い。また、このゲート電極5は、このリセス部11周辺を埋め込むように形成されてもよいし、一部がリセス部11に接触していればよい。
なお、本実施形態に係るリセス型化合物半導体HFETでは、チャネル層1と、キャリア供給層2と、第2のキャリア供給層12との積層体により、半導体層積層体が構成されている。以下の各実施形態においても、第1の窒化物半導体層、及び第1の窒化物半導体層に比べてバンドギャップが大きく、且つ、第1の窒化物半導体層まで達するリセス部が開けられてなる第2の窒化物半導体層、及びリセス部の内壁を含み、第2の窒化物半導体層を覆うように積層され、第1の窒化物半導体層と比べてバンドギャップが大きい第3の窒化物半導体層とを含む積層体が、半導体層積層体に該当する。
本実施形態の製造方法を図 ２（ａ）〜（ｆ）に示す。尚、ここでは、ＩＩＩ族窒化物半導体を用いた製造方法を示すが、本発明は、これに限定を受けるものではない。また、この製造方法は本発明を実施する最小の校正であり、これにこだわるものではない。
まず、既知のエピタキシャル成長法（例えば有機金属化学気層成長法：MOCVD法）等を用いて、Sapphire、SiC、Si、GaN等のＩＩＩ族窒化物半導体エピタキシャル成長用の基板（図示せず）上に、適宜緩衝層等（例えばＩＩＩ族窒化物半導体であるAlN、AlGaN、GaN、InGaN等を複数組み合わせた緩衝層、図示せず）を成長した後、ＩＩＩ族窒化物半導体を用いたチャネル層1001（例えばGaNやInGaN）を成長し、続いてチャネル層1001よりバンドギャップの広いＩＩＩ族窒化物半導体を用いたキャリア供給層1002（例えばAlGaNやAlInGaN等）を順次成長させる（図２（ａ））。
以上をエピタキシャル成長基板と言う。このエピタキシャル成長基板のゲート電極を設ける予定の場所周辺以外に、既知のフォトリソグラフィ法等を用いて、レジストパターン14を形成し（図２（ｂ））、続いて塩素ガスや塩化ホウ素ガス等を用いた既知のドライエッチング技術（例えば活性イオンエッチング法：RIE法や誘導結合プラズマ活性イオンエッチング法：ICP-RIE法）等によりリセスエッチングを行い、リセス部11 を形成する。この場合のリセス部11の深さは、ウェハ面内全ての地点においてキャリア供給層1002を貫通し、リセス底部がチャネル層1001へ達している必要がある。
キャリア供給層を貫通して、キャリア供給層1002底面から、さらにリセスする深さは、深さマージンの観点から、少なくとも0.5nm以上深いことが望ましい。その後、レジストパターン14を有機洗浄等により十分に清浄化する（図２（ｃ））。その後、既知のエピタキシャル成長法を用いて、第2のキャリア供給層12を、リセス部11を覆うように成長させる（図２（ｄ））。
この第2のキャリア供給層12は、チャネル層1よりバンドギャップの広いＩＩＩ族窒化物半導体（例えばAlGaNやAlInGaN等）である必要がある。この第2のキャリア供給層12は、例えばAl組成 25％のAlGaN層である場合、ノーマリオフ動作するためには、数nm以下（4〜5nm以下）である必要がある。
続いて、既知のフォトリソグラフィ法や蒸着法、リフトオフ法、アニール法等を用いて、リセス部11 を挟んで、両側に第2のキャリア供給層12にオーミック性接触する電極（例えばTi、Al、Mo、Hf等の単層または複数層を組み合わせたもの）を形成する。ここでは、仮にリセス部11左側にソース電極4a 、右側にドレイン電極4bを形成する（図２（ｅ））。尚、このオーミック電極は、リセス部11の左右にあれば良く、オーミック電極が第2のキャリア供給層12、キャリア供給層2、チャネル層1等のいずれのＩＩＩ族窒化物半導体に接触していても良い（いわゆるリセスオーミック構造でも良い）ものとする。
続いて、同じく、既知のフォトリソグラフィ法や蒸着法、リフトオフ法、アニール法等を用いて、ＩＩＩ族窒化物半導体にショットキー接触する電極（例えばNi、Pt、Pd、Au等の単層または複数層を組み合わせたもの）であるゲート電極5を形成（図２（ｆ））し、完成となる。
尚、このゲート電極5は、このリセス部11周辺を埋め込むように形成されていても良いし、一部がリセス部11に接触していれば良い。
上記したこの第2のキャリア供給層12は、単層である必要はなく、例えば下層（チャネル側）からAlGaN/GaN構造（図示せず）や下層（チャネル側）からGaN/AlGaN構造（図１）等のヘテロ構造でも構わない。第2のキャリア供給層12が2層の場合で、下層（チャネル側）のＩＩＩ族窒化物半導体のバンドギャップが、その上層のＩＩＩ族窒化物半導体のバンドギャップより大きい場合は、上記図２で示した、製造方法と同じである。
また、この第2のキャリア供給層12が2層の場合で、下層（チャネル側）のＩＩＩ族窒化物半導体のバンドギャップが、その上層のＩＩＩ族窒化物半導体のバンドギャップより小さい場合の構造を図３に示す。
図３に示すように、この構造は、適宜な基板（例えばSiC、Sapphire、Si、GaN等の基板、図示せず）や緩衝層等（例えばＩＩＩ族窒化物半導体であるAlN、AlGaN、GaN、InGaN等を複数組み合わせた緩衝層、図示せず）上に、チャネル層21（例えばＩＩＩ族窒化物半導体であるGaNやInGaN、InAlGaN等）があり、それよりバンドギャップの広い半導体を用いたキャリア供給層22（ＩＩＩ族窒化物半導体、例えばAlGaN、InAlGaN等）を積層した構造のうち、キャリア供給層22を貫通し、チャネル層21まで達するリセス部31が存在し、これら全ての表面(下に凸のリセス部を含む)を覆うように形成された、チャネル層21とバンドギャップが同一あるいはそれ以上の半導体を用いた第2のチャネル層34（例えばＩＩＩ族窒化物半導体であるGaNやInGaN）が形成され、さらに第2のキャリア供給層35（例えばＩＩＩ族窒化物半導体であるAlGaNやAlInGaN等）が形成されている。このエピ構造の凹部の全部もしくは一部にショットキー接触するゲート電極25と、その左右の第2のキャリア供給層35に接するオーミック性接触するソース電極24aとドレイン電極24bが存在する。
第2のチャネル層34と、第2のキャリア供給層35の間には第2の2DEG37が形成され、それと、従来の2DEG13が合わさり、リセス部31近辺では、上に凸となる湾曲した2DEG36が形成される。
本構造の製造方法を図４（ａ）〜（ｆ）に示す。図４（ａ）〜（ｃ）に示す各工程は、図２（ａ）〜（ｃ）に示す各工程と同一なので説明を割愛する。
図４（ｃ）に示す工程に続いて、既知のエピタキシャル成長法を用いて、第2のチャネル層34（例えばGaNやInGaN等）と第2のキャリア供給層35（例えばAlGaNやAlInGaN等）を、リセス部31を覆うように順次再成長させる（図４（ｄ））。第2のチャネル層34と第2のキャリア供給層35の関係性は、バンドギャップが第2のキャリア供給層35の方が、第2のチャネル層34よりも大きい必要がある。それにより、第2のキャリア供給層35と第2のチャネル層34の界面の第2のチャネル層34側に、第2の2DEG37が形成され、リセス部31周辺では、従来の2DEG13と合わさり、２DEGがリセス部31周辺で、上に凸に湾曲する構造ができる。またこの第2のキャリア供給層35は、例えばAl組成 25％のAlGaN層である場合、ノーマリオフ動作するためには、数nm以下（4〜5nm以下）である必要がある。
続いて、既知のフォトリソグラフィ法や蒸着法、リフトオフ法、アニール法等を用いて、リセス部31を挟んで、両側に第2のキャリア供給層35にオーミック性接触する電極（例えばTi、Al、Mo、Hf等の単層または複数層を組み合わせたもの）を形成する。ここでは、仮にリセス部31左側にソース電極24a、右側にドレイン電極24bを形成する（図４（ｅ））。
尚、このオーミック電極は、リセス部31の左右にあれば良く、オーミック電極が第2のキャリア供給層35、キャリア供給層22、チャネル層21等のいずれのＩＩＩ族窒化物半導体に接触していても良い（いわゆるリセスオーミック構造でも良い）ものとする。
続いて、同じく、既知のフォトリソグラフィ法や蒸着法、リフトオフ法、アニール法等を用いて、ＩＩＩ族窒化物半導体にショットキー接触する電極（例えばNi、Pt、Pd、Au等の単層または複数層を組み合わせたもの）であるゲート電極25を形成（図４（ｆ））し、完成となる。尚、このゲート電極25は、このリセス部31周辺を埋め込むように形成されていても良いし、一部リセス部に接触していれば良い。
これらの構造を用いることにより、フォワード電圧（Ｖｆ）と閾値電圧（Ｖｔｈ）は、ほとんど第2のキャリア供給層35にのみ制御される。これにより、面内のフォワード電圧（Ｖｆ）と閾値電圧（Ｖｔｈ）は、ほぼ第2のキャリア供給層35の成長レートと面内分布にのみ依存することとなり、面内分布が大幅に改善する。
［第2の実施形態］
図５に本発明における、第2の実施形態である、キャリア供給層とチャネル層界面が湾曲した構造のリセス型ＩＩＩ族窒化物半導体HFETの構造を示す。尚、本実施形態ではＩＩＩ族窒化物半導体を用いてに記述しているが、本発明はそれに限定を受けるものではない。
図５に示すように、本構造は、適宜な基板（例えばSiC、Sapphire、Si、GaN等の基板、図示せず）や緩衝層等（例えばＩＩＩ族窒化物半導体であるAlN、AlGaN、GaN、InGaN等を複数組み合わせた緩衝層、図示せず）上に、チャネル層41（例えばＩＩＩ族窒化物半導体であるGaNやInGaN、InAlGaN等）があり、それよりバンドギャップの広い半導体を用いたキャリア供給層58（ＩＩＩ族窒化物半導体、例えばAlGaN、InAlGaN等）を積層した構造である。
ただし、チャネル層41表面には、凹凸が形成されており、キャリア供給層58はその凹凸を平坦化している。チャネル層41表面の凸部上のキャリア供給層58上に、ショットキー接触するゲート電極45と、キャリア供給層58に接するオーミック性接触するソース電極44aとドレイン電極44bが存在する構造である。ソース電極44aとドレイン電極44bは、ゲート電極45の左右にあれば良く、必ずしも図中に示すようにキャリア供給層58の上になくても良く、例えば、キャリア供給層58とチャネル層41両方に接するように形勢するリセスオーミック構造（キャリア供給層を掘り込んで作製したオーミック電極構造）等を用いても良い。
また、ゲート電極45は、チャネル層41表面の凸部上層のキャリア供給層58上に一部でも掛っていればよく、必ずしもチャネル層41表面の凸部の幅に収まっていなくてもよい。
本実施形態の製造方法を図６（ａ）〜（ｆ）に示す。ただし、この製造方法は本発明を実施する最小の校正であり、これにこだわるものではない。
まず、既知のエピタキシャル成長法（例えば有機金属化学気層成長法：MOCVD法）等を用いて、Sapphire、SiC、Si、GaN等のＩＩＩ族窒化物半導体エピタキシャル成長用の基板（図示せず）上に、適宜緩衝層等（例えばＩＩＩ族窒化物半導体であるAlN、AlGaN、GaN、InGaN等を複数組み合わせた緩衝層、図示せず）を成長した後、ＩＩＩ族窒化物半導体を用いたチャネル層2041（例えばGaNやInGaN）を成長させる。このエピタキシャル成長基板のゲート電極を設ける予定の場所周辺に、既知のフォトリソグラフィ法等を用いて、レジストパターン54を形成し（図６（ａ））、続いて塩素ガスや塩化ホウ素ガスを用いた既知のドライエッチング技術（例えばRIE法やICP-RIE法）等によりエッチングを行い、凹部60を形成する（図６（ｂ））。
その後、有機洗浄等により、基板表面を清浄化した（図６（ｃ））後、既知のエピタキシャル成長法を用いて、キャリア供給層58を、リセス部を覆うように再成長する（図６（ｄ））。このキャリア供給層58は、チャネル層41よりバンドギャップの広いＩＩＩ族窒化物半導体を含む。また、このキャリア供給層58は、単層である必要はなく、例えば、キャリア供給層58は、AlGaN/GaN構造（図示せず）やGaN/AlGaN構造（図示せず）等の複数層のヘテロ構造でも構わない。
また、このキャリア供給層58は、再成長する際、成長条件を、凹部と凸部とを不均一にカバーし、キャリア供給層58表面を平坦化するような、成長条件で成長することが望ましい。
以上の工程により、キャリア供給層58とチャネル層41の界面に凸に湾曲した構造の2DEG層59が形成される。
続いて、既知のフォトリソグラフィ法や蒸着法、リフトオフ法、アニール法等を用いて、チャネル層41の凹部60上層のキャリア供給層58上に、オーミック性接触する電極（例えばTi、Al、Mo、Hf等の単層または複数層を組み合わせたもの）を形成する。ここでは、仮に凹部60の左側にソース電極44a、右側にドレイン電極44bを形成する（図６（ｅ））。
尚、このオーミック電極は、チャネル層41の凹部60上方にあれば良く、オーミック電極がキャリア供給層58、チャネル層41等のいずれのＩＩＩ族窒化物半導体に接触していても良い（いわゆるリセスオーミック構造でも良い）ものとする。
続いて、同じく、既知のフォトリソグラフィ法や蒸着法、リフトオフ法、アニール法等を用いて、凹部60以外の凸部の上部、キャリア供給層58上にゲート電極45を形成（図６（ｆ））し、完成となる。尚、このゲート電極45は、この凹部60以外の凸部の真上のキャリア供給層58上の一部でも掛かっていれば良い。
本構造を用いることにより、フォワード電圧（Ｖｆ）と閾値電圧（Ｖｔｈ）は、ほぼキャリア供給層58にのみ制御される。これにより、面内のフォワード電圧Ｖｆと閾値電圧Ｖｔｈは、ほぼキャリア供給層58の成長レートと面内分布にのみ依存することとなり、面内分布が大幅に改善する。また、第1、第2の実施形態では、ゲート電極5,25下あるいはソース電極４４ａおよびドレイン電極４４ｂの下のチャネル層1,21,41をドライエッチングして形成するため、プラズマダメージによりチャネル表面状態の悪化や、準位の発生により電子がトラップされる懸念があるが、本構造では、最も電界集中しやすいゲート下に直接プラズマダメージが及ばないため、トラップの発生を最小限にし、電流コラプス等の発生も抑制できる。
［第3の実施形態］
図７（ａ）〜（ｃ）に本発明における第3の実施形態である、キャリア供給層とチャネル層界面が湾曲し、ゲート電極下にp型のＩＩＩ族窒化物半導体層を設けたＩＩＩ族窒化物半導体HFETの構造を示す。
図７（ａ）には、上記第1の実施形態に対応し、ゲート電極75とリセス部81の間にp型のＩＩＩ族窒化物半導体層（p型のキャップ層）80を設けた構造を示す（第1の実施例）。
また、図７（ｂ）には、上記第1の実施形態のうち、図３に示される構造に対応し、ゲート電極95とリセス部101の間にp型のＩＩＩ族窒化物半導体層（p型のキャップ層）100を設けた構造を示す（第2の実施例）。
また、図７（ｃ）には、上記第2の実施形態に対応し、ゲート電極125とチャネル層121と キャリア供給層138界面が凸になっている部分との間にp型のＩＩＩ族窒化物半導体層（p型のキャップ層）130を設けた構造を示す（第3の実施例）。
なお、上記第1、第2の実施例のp型のキャップ（80、100）は、リセス部 （81、101）の上層で、第2のキャリア供給層 （82、115）上にあればよく、リセス部 147の上層に一部でも掛かっていればよい。
また、上記第3の実施例のp型のキャップ 130は、チャネル層 121が上に凸となっている部分の上層で、キャリア供給層 138上にあればよく、チャネル層 121が上に凸となっている部分の上層に一部でも掛かっていればよい。
次に、第1の実施例を例として製造方法を図８及び図９に示す。ただし、この製造方法は本発明の実施形態を実施する最小の校正であり、これにこだわるものではない。なお、図８（ａ）〜（ｃ）に示す各工程は、図４（ａ）〜（ｃ）に示す上記第3の実施形態の製造方法の各工程と同一なので説明を割愛する。
図８（ｃ）に示すように、有機洗浄等により、基板表面を清浄化した後、既知のエピタキシャル成長法を用いて、第2のキャリア供給層148とp型のＩＩＩ族窒化物半導体層149（例えばp-AlGaNやp-GaN等）を、リセス部147を覆うように再成長させる（図８（ｄ））。この第2のキャリア供給層148は、チャネル層143よりバンドギャップの広いＩＩＩ族窒化物半導体を含む。また、この第2のキャリア供給層148は、再成長する際、成長条件を、凹部と凸部とを均一にカバーするような、成長条件で成長させることが望ましい。
なお、この第2のキャリア供給層148は、単層である必要はなく、例えばAlGaN/GaN構造（図示せず）やAlGaN/GaN構造（図示せず）等のヘテロ構造でも構わない。
また、このp型のＩＩＩ族窒化物半導体層149は、単層である必要はなく、例えば、p-AlGaN/p-GaN構造（図示せず）やp-GaN/p-AlGaN構造（図示せず）等の複数層のヘテロ構造でも構わない。
続いて、既知のフォトリソグラフィ法を用いて、レジストパターン150を形成し、塩素ガスや塩化ホウ素ガスを用いた既知の選択ドライエッチング技術（RIE法やICP-RIE法）等により選択エッチングを行い（図９（ａ））、p型のＩＩＩ族窒化物半導体層149のうち、ゲート下周辺のみ部分的に残し、p型のキャップ151を形成する。
その後、有機洗浄等により、レジストパターン150を除去し、基板表面を清浄化する（図９（ｂ））。
なお、このp型のキャップ151は、リセス部147の上層にあればよく、リセス部147に一部でも接していれば良い。
続いて、既知のフォトリソグラフィ法や蒸着法、リフトオフ法、アニール法等を用いて、p型のキャップ151の両側方のキャリア供給層148上に、オーミック性接触する電極（例えばTi、Al、Mo、Hf等の単層または複数層を組み合わせたもの）を形成する。ここでは、仮に左側にソース電極152a、右側にドレイン電極152bを形成する（図９（ｃ））。
尚、このオーミック電極は、p型のキャップ151の左右の位置にあれば良く、オーミック電極がキャリア供給層144、第2キャリア供給層148、チャネル層143等のいずれのＩＩＩ族窒化物半導体に接触していても良い（いわゆるリセスオーミック構造でも良い）ものとする。
続いて、同じく、既知のフォトリソグラフィ法や蒸着法、リフトオフ法、アニール法等を用いて、p型のキャップ151にオーミック接触する電極（例えばNi、Pt、Pd、Au等の単層または複数層を組み合わせたもの）、もしくはショットキー接触する電極（例えばTi、Al、Mo、Hf等の金属を1つもしくは2つ以上組み合わせた電極）であるゲート電極153を形成し完成となる（図９（ｄ））。
なお、ゲート電極153はp型のキャップ151に一部でも接していれば良く、必ずしもp型のキャップ151の上層に収まっていなくても良い。
本構造を用いることにより、フォワード電圧Ｖｆ と閾値電圧Ｖｔｈは、ほぼ第2のキャリア供給層148、及びp型のキャップ151にのみ制御される。これにより、面内のフォワード電圧Ｖｆ と閾値電圧Ｖｔｈは、ほぼキャリア供給層148とp型のキャップ151の成長レートと面内分布にのみ依存することとなり、面内分布が大幅に改善する。
図１０に上記第１の実施例に係る構造（図７（ａ））で作製したＩＩＩ族窒化物半導体HFETのＩｄｓ−Ｖｄｓ特性を示す。
図１０に示すように、第１の実施例に係る構造を採用する場合には、チャネルが湾曲していてもキンク等発生せず、良好な静特性（Ｉｄｓ−Ｖｄｓ特性）が得られる。
また、（表2）には、従来構造（図１４（ｂ））と 本発明構造 上記第１の実施例に係る構造（図７（ａ））を採用する各ＩＩＩ族窒化物半導体HFETの閾値電圧Ｖｔｈの面内分布（ウェハ面内40点）の標準偏差σは、従来構造が0.42Vであるのに対して、実施例に係る構造では0.24Vとほぼ半減できる。
また、ウェハ面内40点の閾値電圧Ｖｔｈの最大値から最小値を引いた値は、従来構造が1.60 Vであるのに対して、実施例に係る構造では0.83 Vと大幅に改善することができる。
Figure 0006132242
次に、第3の実施例を例として製造方法を図１１および図１２を用い説明する。ただし、この製造方法は本発明の実施形態を実施する最小の校正であり、これにこだわるものではない。
なお、図１１（ａ）〜（ｃ）に示す各工程は、図６（ａ）〜（ｃ）に示す上記第3の実施形態の製造方法の各工程と同一なので説明を割愛する。
図１１（ｃ）に示すように、有機洗浄等により、基板1121表面を清浄化した後、既知のエピタキシャル成長法を用いて、キャリア供給層138とp型のＩＩＩ族窒化物半導体層1130（例えばp-AlGaNやp-GaN等）を、リセス部を覆うように再成長させる（図１１（ｄ））。このキャリア供給層138は、チャネル層121よりバンドギャップの広いＩＩＩ族窒化物半導体を含む。また、このキャリア供給層138は、再成長する際、成長条件を、凹部と凸部とを不均一にカバーし、キャリア供給層138表面を平坦化するような、成長条件で成長させることが望ましい。
また、このキャリア供給層138は、単層である必要は必ずしもなく、例えば、キャリア供給層138は、AlGaN/GaN構造（図示せず）やGaN/AlGaN構造（図示せず）等の複数層のヘテロ構造でも構わない。
以上の工程により、キャリア供給層138とチャネル層121の界面に凸に湾曲した構造の2DEG層139が形成される。また、このp型のＩＩＩ族窒化物半導体層1130は、単層である必要はなく、例えば、キャリア供給層138は、p-AlGaN/p-GaN構造（図示せず）やp-GaN/p-AlGaN構造（図示せず）等の複数層のヘテロ構造でも構わない。
以上の工程により、キャリア供給層138とチャネル層121の界面に凸に湾曲した構造の2DEG層139が形成される（厳密には、キャリア供給層138とチャネル層121の界面に凸に湾曲した部分では、p型のＩＩＩ族窒化物半導体層1130の空乏層の影響でキャリアが一部存在しないが、本説明では割愛している）。
続いて、既知のフォトリソグラフィ法を用いて、レジストパターン142を形成し、塩素ガスや塩化ホウ素ガスを用いた既知の選択ドライエッチング技術（RIE法やICP-RIE法）等により選択エッチングを行い（図１２（ａ））、p型のＩＩＩ族窒化物半導体層1130のうち、ゲート下周辺のみ部分的に残し、p型のキャップ130を形成する（図１２（ｂ））。その後、有機洗浄等により、レジストパターン142を除去し、基板表面を清浄化する。
続いて、既知のフォトリソグラフィ法や蒸着法、リフトオフ法、アニール法等を用いて、チャネル層121の凹部140（図１１（ｃ）参照）上層のキャリア供給層138上に、オーミック性接触する電極（例えばTi、Al、Mo、Hf等の単層または複数層を組み合わせたもの）を形成する。ここでは、仮に左側の凹部140にソース電極124a、右側の凹部140にドレイン電極124bを形成する（図１２（ｃ））。
なお、このp型のキャップ130は、チャネル層121の凸部（図示せず）の上層の、キャリア供給層138上にあればよく、チャネル層121の凸部（図示せず）の上層の、キャリア供給層138上に一部でも掛っていればよい。
尚、このオーミック電極は、キャリア供給層138とチャネル層121の界面に凸に湾曲した部分の左右の位置にあれば良く、オーミック電極がキャリア供給層138、チャネル層121等のいずれのＩＩＩ族窒化物半導体に接触していても良いものとする。
続いて、同じく、既知のフォトリソグラフィ法や蒸着法、リフトオフ法、アニール法等を用いて、p型のＩＩＩ族窒化物半導体にオーミック接触する電極（例えばNi、Pt、Pd、Au等の単層または複数層を組み合わせたもの）、もしくはショットキー接触する電極（例えば、Ti、Al、Mo、Hf等の金属を一つ若しくは二つ以上組み合わせた電極）であるゲート電極125を凸部の上部のp型のキャップ130表面に形成し完成となる。
なお、ゲート電極125は、チャネル層121表面の凸部上層のキャリア供給層138上のp型のキャップ層130に一部でも掛っていればよく、必ずしもチャネル層121表面の凸部の幅に収まっていなくてもよい。
本構造を用いることにより、フォワード電圧Ｖｆ と閾値電圧Ｖｔｈは、ほぼキャリア供給層138、及びp型のキャップ130にのみ制御される。これにより、面内のフォワード電圧Ｖｆ と閾値電圧Ｖｔｈは、ほぼキャリア供給層138とp型のキャップ130の成長レートと面内分布にのみ依存することとなり、面内分布が大幅に改善する。
本発明は、ノーマリオフ動作するＩＩＩ族窒化物半導体の閾値の面内分布と制御性に優れ、高い安全性を備える窒化物半導体装置を実現するのに有用である。
1,21,41,71,91,121,901,911,921,931,941,1001,1021,1041,1121,2041,2121. チャネル層
2,22,58,72,92,138,902,912,922,932,942,1002,1022,1144. キャリア供給層
4a,24a,44a,74a,94a,124a,904a,914a,924a,934a,944a. ソース電極
4b,24b,44b,74b,94b,124b,904b,914b,924b,934b,944b. ドレイン電極
5,25,45,75,95,125,905,915,925,935,945. ゲート電極
11,31,81,101,916,926,946. リセス部
12,35,82,115. 第2のキャリア供給層
13,23,36,59,83,116,139,903,913,923,933,943,1013,1023. 2DEG
14,54,142,150,154,164. レジストパターン
34,114. 第2のチャネル層
37,117. 第2の2DEG
60,140. 凹部
80,100,130,950. p型のキャップ
1130. p型のＩＩＩ族窒化物半導体層

Claims (6)

  1. 基板と、
    前記基板の上に順次形成され、リセス部が形成された第１の窒化物半導体層、
    及び前記第１の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記第１の窒化物半導体層の前記リセス部以外の領域の上に形成された第２の窒化物半導体層、
    及び前記第１の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記リセス部の内壁を含み、前記第１及び前記第２の窒化物半導体層を覆うように積層され、キャリア供給層として構成された第３の窒化物半導体層とを含む半導体層積層体と、
    前記リセス部の上方の前記第３の窒化物半導体層の上に直接接触し、
    且つ、前記第３の窒化物半導体層の窪んだ表面を埋めて表面が平坦な状態に形成され、
    且つ、前記第３の窒化物半導体層の最上面を一部覆う、断面視でＴ型形状のｐ型の第４の窒化物半導体層と、
    前記第４の窒化物半導体層の上に形成されたゲート電極と、
    前記半導体層積層体の上の、平面視で前記第４の窒化物半導体層の両側方にそれぞれ形成されたソース電極及びドレイン電極と、を備え、
    前記第１の窒化物半導体層の前記リセス部の底部層と前記第３の窒化物半導体層とが直接接触し、
    前記ゲート電極と前記ソース電極の間に電圧を印加した時に、前記ドレイン電極から前記ソース電極に電流が流れる
    ことを特徴とする窒化物半導体装置。
  2. 平面視で見て前記第４の窒化物半導体層の両端位置が
    それぞれ前記リセス部端位置よりも前記ソース電極側またはドレイン電極側である
    ことを特徴とする請求項１に記載の窒化物半導体装置。
  3. 基板と、
    前記基板の上に順次形成され、リセス部が形成された第１の窒化物半導体層、
    及び前記第１の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記第１の窒化物半導体層の前記リセス部以外の領域の上に形成された第２の窒化物半導体層、
    及び前記第１の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記リセス部の内壁を含み、前記第１及び前記第２の窒化物半導体層を覆うように積層され、キャリア供給層として構成された第３の窒化物半導体層とを含む半導体層積層体と、
    前記リセス部の上方の、前記第３の窒化物半導体層の上に直接接触したゲート電極と、
    前記半導体層積層体の上の、平面視で前記リセス部の両側方にそれぞれ形成されたソース電極及びドレイン電極と、を備え、
    前記第１の窒化物半導体層の前記リセス部の底部層と前記第３の窒化物半導体層とが直接接触し、
    前記ゲート電極と前記ソース電極の間に電圧を印加した時に、前記ドレイン電極から前記ソース電極に電流が流れ、
    前記第３の窒化物半導体層が、
    最下層に第５の窒化物半導体層と、
    前記第５の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記第５の窒化物半導体層の上に接して形成された第６の窒化物半導体層を含む複数の窒化物半導体層からなり、
    前記第１の窒化物半導体層内の前記第２の窒化物半導体層との界面近傍に生成される第１の２次元電子ガス層と
    前記リセス部で前記第５の窒化物半導体層内の前記第６の窒化物半導体層との界面近傍に生成される第２の２次元電子ガス層とが
    断面視で上方に凸形状に屈曲して繋がっている
    ことを特徴とする窒化物半導体装置。
  4. 基板と、
    前記基板の上に順次形成され、リセス部が形成された第１の窒化物半導体層、
    及び前記第１の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記第１の窒化物半導体層の前記リセス部以外の領域の上に形成された第２の窒化物半導体層、
    及び前記第１の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記リセス部の内壁を含み、前記第１及び前記第２の窒化物半導体層を覆うように積層され、キャリア供給層として構成された第３の窒化物半導体層とを含む半導体層積層体と、
    前記リセス部の上方の、前記第３の窒化物半導体層の上に直接接触したゲート電極と、
    前記半導体層積層体の上の、平面視で前記リセス部の両側方にそれぞれ形成されたソース電極及びドレイン電極と、を備え、
    前記第１の窒化物半導体層の前記リセス部の底部層と前記第３の窒化物半導体層とが直接接触し、
    前記ゲート電極と前記ソース電極の間に電圧を印加した時に、前記ドレイン電極から前記ソース電極に電流が流れ、
    前記第３の窒化物半導体層が、
    最下層に第５の窒化物半導体層と、
    前記第５の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記第５の窒化物半導体層の上に接して形成された第６の窒化物半導体層を含む複数の窒化物半導体層からなり、
    前記リセス部以外の領域で、
    前記第５の窒化物半導体層内の前記第６の窒化物半導体層との界面近傍に生成される第１の２次元電子ガス層と、
    前記第１の窒化物半導体層内の前記第２の窒化物半導体層との界面近傍に生成される第２の２次元電子ガス層と
    からなる２層の２次元電子ガス層を有する
    ことを特徴とする窒化物半導体装置。
  5. 基板と、
    前記基板の上に順次形成され、リセス部が形成された第１の窒化物半導体層、
    及び前記第１の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記第１の窒化物半導体層の前記リセス部以外の領域の上に形成された第２の窒化物半導体層、
    及び前記第１の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記リセス部の内壁を含み、前記第１及び前記第２の窒化物半導体層を覆うように積層され、キャリア供給層として構成された第３の窒化物半導体層とを含む半導体層積層体と、
    前記リセス部の上方の、前記第３の窒化物半導体層の上に直接接触したゲート電極と、
    前記半導体層積層体の上の、平面視で前記リセス部の両側方にそれぞれ形成されたソース電極及びドレイン電極と、を備え、
    前記第１の窒化物半導体層の前記リセス部の底部層と前記第３の窒化物半導体層とが直接接触し、
    前記ゲート電極と前記ソース電極の間に電圧を印加した時に、前記ドレイン電極から前記ソース電極に電流が流れ、
    前記第３の窒化物半導体層が、
    最下層に第５の窒化物半導体層と、
    前記第５の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記第５の窒化物半導体層の上に接して形成された第６の窒化物半導体層を含む複数の窒化物半導体層からなり、
    前記第５の窒化物半導体層のバンドギャップが前記第１の窒化物半導体層と同じである
    ことを特徴とする窒化物半導体装置。
  6. 基板と、
    前記基板の上に順次形成され、リセス部が形成された第１の窒化物半導体層、
    及び前記第１の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記第１の窒化物半導体層の前記リセス部以外の領域の上に形成された第２の窒化物半導体層、
    及び前記第１の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記リセス部の内壁を含み、前記第１及び前記第２の窒化物半導体層を覆うように積層され、キャリア供給層として構成された第３の窒化物半導体層とを含む半導体層積層体と、
    前記リセス部の上方の、前記第３の窒化物半導体層の上に直接接触したゲート電極と、
    前記半導体層積層体の上の、平面視で前記リセス部の両側方にそれぞれ形成されたソース電極及びドレイン電極と、を備え、
    前記第１の窒化物半導体層の前記リセス部の底部層と前記第３の窒化物半導体層とが直接接触し、
    前記ゲート電極と前記ソース電極の間に電圧を印加した時に、前記ドレイン電極から前記ソース電極に電流が流れ、
    前記第３の窒化物半導体層が、
    最下層に第５の窒化物半導体層と、
    前記第５の窒化物半導体層と比べてバンドギャップが大きく、
    且つ、前記第５の窒化物半導体層の上に接して形成された第６の窒化物半導体層を含む複数の窒化物半導体層からなり、
    前記第５の窒化物半導体層のバンドギャップが前記第１の窒化物半導体層と比べて大きい
    ことを特徴とする窒化物半導体装置。
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