CN112470289B - 半导体装置和其制造方法 - Google Patents

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Abstract

本公开提供一种半导体装置和其制造方法。所述半导体装置包含第一氮化物半导体层、第二氮化物半导体层、经掺杂III‑V族半导体层和栅极层。所述第一氮化物半导体层具有第一表面。所述第二氮化物半导体层形成于所述第一氮化物半导体层的第一表面上并且具有大于所述第一氮化物半导体层的带隙的带隙。所述经掺杂III‑V族半导体层处于所述第二氮化物半导体层上方。所述经掺杂III‑V族半导体层包含具有不同厚度的第一部分和第二部分。所述栅极层安置于所述经掺杂III‑V族半导体层的所述第一部分和所述第二部分上。

Description

半导体装置和其制造方法
技术领域
本公开涉及半导体装置和其制造方法，且更具体地说，涉及包含经掺杂III-V族半导体层的半导体装置和其制造方法。
背景技术
包含直接带隙半导体的组件(例如，包含III-V族材料或III-V族化合物(类别：III-V化合物)的半导体组件)可归因于其特性而在多种条件下或在多种环境中(例如，在不同电压和频率下)操作或工作。
半导体组件可包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)、经调制掺杂FET(MODFET)等。
发明内容
在本公开的一些实施例中，提供一种半导体装置，其包含第一氮化物半导体层、第二氮化物半导体层、经掺杂III-V族半导体层和栅极层。所述第一氮化物半导体层具有第一表面。所述第二氮化物半导体层形成于所述第一氮化物半导体层的第一表面上并且具有大于所述第一氮化物半导体层的带隙的带隙。所述经掺杂III-V族半导体层处于所述第二氮化物半导体层上方。所述经掺杂III-V族半导体层包含具有不同厚度的第一部分和第二部分。所述栅极层安置于所述经掺杂III-V族半导体层的所述第一部分和所述第二部分上。
在本公开的一些实施例中，提供一种半导体装置，其包含第一氮化物半导体层、第二氮化物半导体层、经掺杂III-V族半导体层和栅极层。所述第一氮化物半导体层具有第一表面。所述第二氮化物半导体层形成于所述第一氮化物半导体层的所述第一表面上并且具有大于所述第一氮化物半导体层的带隙的带隙。所述经掺杂III-V族半导体层处于所述第二氮化物半导体层上方，且所述经掺杂III-V族半导体层具有凹部。所述栅极层安置于所述经掺杂III-V族半导体层上。所述栅极层包含延伸到所述经掺杂III-V族半导体层的所述凹部中的第一部分。
在本公开的一些实施例中，提供一种用于制造半导体装置的方法。所述方法包含形成第一氮化物半导体层，并且在所述第一氮化物半导体层的第一表面上形成第二氮化物半导体层，所述第二氮化物半导体层具有大于所述第一氮化物半导体层的带隙的带隙。所述方法还包含在所述第二氮化物半导体层上方形成经掺杂III-V族半导体层，并且在所述经掺杂III-V族半导体层中形成凹部。所述方法另外包含在所述经掺杂III-V族半导体层上形成栅极层并且使所述栅极层延伸到所述经掺杂III-V族半导体层的所述凹部中。
附图说明
当结合附图阅读时，易于根据以下详细描述理解本公开的各方面。应注意，各种特征可能并不按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种构件的尺寸。
图1是根据本公开的一些实施例的半导体装置的横截面图；
图2是根据本公开的一些实施例的半导体装置的横截面图；
图3是根据本公开的一些实施例的半导体装置的横截面图；
图4是根据本公开的一些实施例的半导体装置的横截面图；
图5说明根据本公开的一些实施例和比较性实施例的半导体装置的电场分布；和
图6A、6B、6C、6D和6E说明根据本公开的一些实施例在制造半导体装置中的数个操作步骤。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例。当然，这些仅仅是实例，而并非作为限制性的条件。在本公开中，在下文中的將第一特征形成在第二特征之上的描述或將第一特征形成在第二特征上方的描述，可以包含将第一特征和第二特征形成为直接接触的实施例，并且还可以包含在第一特征与第二特征之间可以形成另外的特征、使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复的附图标记和/或字母是为了简单和清晰的目的，而并不特定表示所讨论的各个实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定上下文中具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
参考图1，其说明根据本公开的一些实施例的半导体装置10的横截面图。半导体装置10可在各种电压电平(voltage level)下工作。举例来说，半导体装置10可在相对大的电压电平(例如，等于或大于大约200V)下工作。举例来说，半导体装置10也可在相对低的电压电平(例如，从约10V到约20V)下工作。
半导体装置10可包含衬底100、氮化物半导体层111和113、经掺杂III-V族半导体层120、栅极层130、漏电极160和源电极162。
衬底100可包含但不限于硅(Si)、经掺杂Si、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、蓝宝石绝缘体硅片(SOI)或其它合适材料。衬底100可另外包含掺杂区，例如p阱、n阱等。衬底100可包含杂质。衬底100可包含p型硅衬底。
氮化物半导体层111可形成于衬底100上。氮化物半导体层111具有表面111a。氮化物半导体层111可包含但不限于III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≤1。III族氮化物可另外包含但不限于例如化合物AlyGa(1-y)N，其中y≤1。举例来说，氮化物半导体层111可包含具有约3.4eV的带隙的GaN层。
氮化物半导体层113可形成于氮化物半导体层111的表面111a上。氮化物半导体层113可具有大于氮化物半导体层111的带隙的带隙。氮化物半导体层113可与氮化物半导体层111直接接触。氮化物半导体层113可包含但不限于III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≤1。III族氮化物可另外包含但不限于例如化合物AlyGa(1-y)N，其中y≤1。举例来说，氮化物半导体层113可包含具有约4eV的带隙的AlGaN。
异质结可形成于氮化物半导体层111与氮化物半导体层113之间，例如形成于氮化物半导体层111和氮化物半导体层113的交接面处，且不同氮化物的异质结的极化在邻近于氮化物半导体层111和氮化物半导体层113的界面处形成的二维电子气体(2DEG)区115。2DEG区115可形成于氮化物半导体层111中。氮化物半导体层111可将电子提供给2DEG区115或从2DEG区115移除电子，进而控制半导体装置10的导通。虽然用于简化目的未在图1中说明，经审慎考虑，在衬底100与氮化物半导体层111和113的堆叠之间可以形成超晶格层，以促进半导体装置10在相对高的电压电平下操作。
经掺杂III-V族半导体层120可处于氮化物半导体层113上方。经掺杂III-V族半导体层120可以是或包含经p型掺杂III-V族层。经掺杂III-V族半导体层120可由外延p型III-V材料制成或包含外延p型III-V材料。经掺杂III-V族半导体层120可包含例如但不限于III族氮化物，例如化合物AlyGa(1-y)N，其中y≤1。经掺杂III-V族半导体层120的材料可以是或包含经p型掺杂GaN。
经掺杂III-V族半导体层120可包含具有不同厚度的部分121和部分123。因此，经掺杂III-V族半导体层120的部分121处的电容C1可不同于经掺杂III-V族半导体层120的部分123处的电容C2。经掺杂III-V族半导体层120内的不同的电容C1和C2可以重新塑形(reshape)半导体装置10的经掺杂III-V族半导体层120内的电场，并且决定半导体装置10的阈值电压。
经掺杂III-V族半导体层120的部分121的厚度T1与部分123的厚度T2之间的差可从约5nm到约100nm。经掺杂III-V族半导体层120的部分121的厚度T1与部分123的厚度T2之间的差可从约5nm到约50nm。经掺杂III-V族半导体层120的部分121的厚度T1与部分123的厚度T2之间的差可从约5nm到约20nm。厚度T1和厚度T2之间的差与部分121的厚度T1的比((T1-T2)/T1)可从约0.1到约1。经掺杂III-V族半导体层120的部分121的厚度T1可从约10nm到约40nm。
经掺杂III-V族半导体层120和漏电极160通过沿着大体上平行于氮化物半导体层111的表面111a的方向DR1的距离D1分隔开。距离D1可根据半导体装置10的工作电压电平而不同。距离D1可等于或大于约30nm。距离D1可从约30nm到约500nm。距离D1可从约300nm到约1000nm。距离D1可从约500nm到约1000nm。距离D1可从约600nm到约2000nm。距离D1可从约1000nm到约1500nm。距离D1可从约1000nm到约2000nm。距离D1可从约1500nm到约4000nm。距离D1可从约2000nm到约20000nm。距离D1可大于约20000nm。厚度T1和厚度T2之间的差与距离D1的比((T1-T2)/D1)可从约0.005到约0.5。
经掺杂III-V族半导体层120的部分121的厚度T1可大于经掺杂III-V族半导体层120的部分123的厚度T2。因此，经掺杂III-V族半导体层120的部分121处的电容C1可小于经掺杂III-V族半导体层120的部分123处的电容C2。因此，随着归因于电容差而使得电荷可从部分121朝向部分123汲取(drawn)，邻近漏电极160处的电场可减小，从而使经掺杂III-V族半导体层120内产生相对均匀的电场分布，且因此可提高击穿电压。因此，需要布置于半导体装置10中的场板的层和/或数目可较少，经掺杂III-V族半导体层120和漏电极160之间预留的用于布置场板的距离(或空间)可减少，与此同时还可于经掺杂III-V族半导体层120内提供相对均匀的电场分布。因此，可减小半导体装置10的尺寸，并且可简化半导体装置10的制造过程。
经掺杂III-V族半导体层120的部分121具有沿着方向DR1的长度L1，且经掺杂III-V族半导体层120的部分123一沿着方向DR1的长度L2。长度L1可大于长度L2。具有相对小电容C1的部分121可与漏电极160相邻并且具有相对长的长度L1。因此，与漏电极160相邻的电场可归因于电容C1和C2的差而减小，可在经掺杂III-V族半导体层120内的相对大的区(例如，沿着长度L1的区)当中产生相对均匀的电场分布，且因此，半导体装置10的击穿电压可显著地提高。
经掺杂III-V族半导体层120可具有凹部127。经掺杂III-V族半导体层120可具有面向栅极层130的表面120a，经掺杂III-V族半导体层120的表面120a可包含局部(part)120a1和与局部120a1相邻的局部120a2，且局部121a1和局部121a2可位于不同高程处(elevation)。凹部127可从经掺杂III-V族半导体层120的表面120a的局部120a1凹入。凹部127的深度(即，厚度T1和厚度T2之间的差)可从约5nm到约100nm。
栅极层130可安置于经掺杂III-V族半导体层120上。栅极层130可安置于经掺杂III-V族半导体层120的部分121和部分122上。栅极层130可直接接触经掺杂III-V族半导体层120的部分121和部分122。栅极层130可直接接触经掺杂III-V族半导体层120的表面120a的局部120a1和局部120a2。
栅极层130可包含部分131和133。部分133可延伸到经掺杂III-V族半导体层120的凹部127中。栅极层130的部分133可直接接触经掺杂III-V族半导体层120的凹部127的表面120a2(还被称作“底面”)。栅极层130的部分131可直接接触经掺杂III-V族半导体层120的表面120a的局部120a1。栅极层130的部分133的厚度T4可大于栅极层130的部分131的厚度T3。
栅极层130可包含导电层。栅极层130可以是或包含栅极金属。栅极金属可包含例如但不限于钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(例如但不限于，氮化钛(TiN)、氮化钽(TaN)、其它导电氮化物或导电氧化物)、金属合金(例如铝铜合金(Al-Cu))或其它合适的材料。
如图1中所说明，当栅极层130处于零偏压状态中时，形成于经掺杂III-V族半导体层120下的2DEG区115可预设于断开状态中。当电压施加于栅极层130时，在栅极层130下方的2DEG区115中感生电子或电荷。当电压增加时，感生电子或电荷的数目也增加。这类装置可称为增强型装置。
漏电极160可安置成靠近经掺杂III-V族半导体层120的部分121。漏电极160可安置成靠近经掺杂III-V族半导体层120的表面120a的局部120a1。源电极162可安置于栅极层130的与漏电极160相对的侧部上。漏电极160和源电极162可包含例如但不限于导体材料。导体材料可包含但不限于例如金属、合金、经掺杂半导体材料(例如，经掺杂结晶硅)，或其它合适的导体材料。
图2是根据本公开的一些实施例的半导体装置20的横截面图。半导体装置20与图1中示出的半导体装置10具有类似的结构，不同之处在于，举例来说，经掺杂III-V族半导体层120可另外包含部分125。
部分123处于经掺杂III-V族半导体层120的部分121和部分125之间。经掺杂III-V族半导体层120的部分125的厚度T5可大于经掺杂III-V族半导体层120的部分123的厚度T2。因此，经掺杂III-V族半导体层120的部分125处的电容C3可小于经掺杂III-V族半导体层120的部分123处的电容C2，因此，邻近源电极162处的电场可归因于电容C2和C3的差而减小，从而使经掺杂III-V族半导体层120内产生相对均匀的电场分布，且因此可提高击穿电压。经掺杂III-V族半导体层120的部分125的厚度T5可与经掺杂III-V族半导体层120的部分121的厚度T1大体相同。经掺杂III-V族半导体层120的部分125具有沿着方向DR1的长度L3。部分121的长度L1可大于部分125的长度L3。
栅极层130可另外包含部分135。部分135可直接接触经掺杂III-V族半导体层120的部分125的表面120a3。栅极层130的部分135的厚度T6可小于栅极层130的部分133的厚度T4。栅极层130的部分135的厚度T6可与栅极层130的部分131的厚度T3大体相同。
图3是根据本公开的一些实施例的半导体装置30的横截面图。半导体装置30与图2中示出的半导体装置20具有类似的结构，不同之处在于，举例来说，半导体装置30可另外包含蚀刻终止层150。
蚀刻终止层150可安置于栅极层130与经掺杂III-V族半导体层120的部分123之间。蚀刻终止层150可安置于栅极层130的部分133与经掺杂III-V族半导体层120之间。蚀刻终止层150可直接接触栅极层130的部分133。
蚀刻终止层150的一部分可嵌入于经掺杂III-V族半导体层120的部分121中。蚀刻终止层150的一部分可嵌入于经掺杂III-V族半导体层120的部分125中。
图4是根据本公开的一些实施例的半导体装置40的横截面图。半导体装置40与图2中示出的半导体装置20具有类似的结构，不同之处在于，举例来说，栅极层130的部分133可直接接触氮化物半导体层113。
经掺杂III-V族半导体层120的部分121可通过栅极层130的部分133与经掺杂III-V族半导体层120的部分125间隔开。
图5说明根据本公开的一些实施例和比较性实施例的半导体装置的电场分布。在图5中，曲线S1示出根据一些比较性实施例的半导体装置90的电场分布，且曲线S2示出根据本公开的一些实施例的半导体装置20的电场分布。半导体装置90包含经掺杂III-V族半导体层920和经掺杂III-V族半导体层920上的栅极层930。在图5中，位置P4与漏电极相邻，且位置P1与源电极相邻。
如图5所示，曲线S1示出在半导体装置90中，电场在位置P1和P4处相对为高，且电场在位置P2和P3处相对为低。另一方面，曲线S2示出在半导体装置10中，位置P1、P2、P3和P4当中的电场为相对均匀的。显而易见的是，在没有经掺杂III-V族半导体层120包含具有不同厚度的部分的设计下，电场分布相对较不均匀，且因此，半导体装置90的阈值电压和击穿电压与半导体装置10相比相对较低。
下表1提供一些示范性半导体装置和比较性示范性半导体装置的实验结果。示范性半导体装置(E1-E9)中的每一个可具有与参考图1描述和说明的半导体装置10相同或类似的结构。比较性示范性半导体装置(C1-C3)中的每一个可具有与参考图5描述和说明的半导体装置90相同或类似的结构。“D1”是指经掺杂III-V族半导体层120/920与漏电极之间的距离。比较性示范性半导体装置(C1-C3)的厚度“T1”是指经掺杂III-V族半导体层920的厚度。表1中的“T1”和“D1”的单位是纳米(nm)。
表1
D1 T1 T1-T2 (T1-T2)/T1 (T1-T2):D1 工作电压(V)
E1 30-500 10 5-20 0.1-1 0.005-0.5 10-100
E2 500-1000 20 5-50 0.1-1 0.005-0.5 10-100
E3 1000-2000 30 5-100 0.1-1 0.005-0.5 10-100
C1 500-3000 10 N/A N/A N/A 10-100
E4 300-1000 10 5-20 0.1-1 0.005-0.5 100-200
E5 1000-1500 20 5-50 0.1-1 0.005-0.5 100-200
E6 1500-4000 30 5-100 0.1-1 0.005-0.5 100-200
C2 500-6000 10 N/A N/A N/A 100-200
E7 600-2000 20 5-20 0.1-1 0.005-0.5 >200
E8 2000-20000 30 5-50 0.1-1 0.005-0.5 >200
E9 >20000 40 5-100 0.1-1 0.005-0.5 >200
C3 >3000 10 N/A N/A N/A >200
表1示出在各种工作电压电平当中，示范性半导体装置可在与比较性示范性半导体装置大体相同的电压电平下工作，与此同时，保持相对小的栅极厚度(即，经掺杂III-V族半导体层120的厚度T1)以及栅极(即，经掺杂III-V族半导体层120)与漏电极之间的小距离D1。
图6A、6B、6C、6D和6E说明根据本公开的一些实施例在制造半导体装置中的数个操作步骤。尽管图6A、6B、6C、6D和6E描绘用于制造半导体装置30的数个操作步骤，但也可使用类似操作步骤(例如具有一些改变)制造半导体装置10、20或40。
参考图6A，氮化物半导体层111可形成于衬底100上。具有大于氮化物半导体层111的带隙的带隙的氮化物半导体层113可形成于氮化物半导体层111的表面111a上并且与氮化物半导体层111的表面111a直接接触。氮化物半导体层111和113可通过外延生长形成。异质结可形成于氮化物半导体层111与氮化物半导体层113之间，例如形成于氮化物半导体层111和氮化物半导体层113的界面处，在邻近于氮化物半导体层111和氮化物半导体层113的界面处可形成2DEG区115。
仍然参考图6A，经掺杂III-V族半导体层620A可形成于氮化物半导体层113上。蚀刻终止层650可形成于经掺杂III-V族半导体层620A上。经掺杂III-V族半导体层620B可形成于蚀刻终止层650上。经掺杂III-V族半导体层620A和620B可通过外延生长形成。蚀刻终止层650可通过外延生长或任何适当的沉积过程形成。
参考图6B，凹部127可形成于经掺杂III-V族半导体层620B中。可通过蚀刻过程移除经掺杂III-V族半导体层620B的一部分以形成凹部127。所述蚀刻过程可在经掺杂III-V族半导体层620B上执行并且在蚀刻终止层650处停止。可从凹部127暴露蚀刻终止层650的一部分。
参考图6C，栅极层630可形成于经掺杂III-V族半导体层620B上并且填充于凹部127中。栅极层630可直接接触蚀刻终止层650的部分(例如，从凹部127暴露的部分)。栅极层630可通过溅镀技术形成。
参考图6D，可移除经掺杂III-V族半导体层620A和620B的部分以暴露氮化物半导体层113的一部分。可通过移除经掺杂III-V族半导体层620A和620B部分来移除蚀刻终止层650的一部分。可通过移除经掺杂III-V族半导体层620A和620B的部分来移除栅极层630的一部分。
可对经掺杂III-V族半导体层620A和620B、栅极层630和蚀刻终止层650执行图案化技术。所述图案化技术可通过以下步骤执行：将经图案化刻蚀掩模安置于栅极层630上方，并且使用所述经图案化刻蚀掩模蚀刻经掺杂III-V族半导体层620A和620B、栅极层630和蚀刻终止层650以移除经掺杂III-V族半导体层620A和620B、栅极层630和蚀刻终止层650的部分，以便在氮化物半导体层113上方形成经掺杂III-V族半导体层120并且在经掺杂III-V族半导体层120上形成栅极层130。可将从经图案化刻蚀掩模暴露的氮化物半导体层113的一部分过蚀刻(over-etch)，以形成凹入的表面113b。表面113b的高程处可低于位于经掺杂III-V族半导体层120下的氮化物半导体层113的表面113a的高程处。栅极层130可包含延伸到经掺杂III-V族半导体层120的凹部127中的部分133。因而，形成如图3中所说明的半导体装置30。
如本文中所使用，为易于描述，可在本文中使用例如“下”、“下方”、“下部”、“高于”、“上部”、“上方”、“左侧”、“右侧”等空间相对术语描述如图中所说明的一个元件或特征与另一元件或特征的关系。除附图中所描绘的定向以外，空间相对术语意图涵盖装置在使用或操作中的不同定向。装置可以按其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词因此可以同样地进行解释。应理解，当元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到另一元件，或可存在介入元件。
如本文中所使用，术语“大致”、“基本上”、“大体上”以及“约”用以描述和考量小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的情形以及事件或情况极接近于发生的情形。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。在本文中，范围可表达为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围都包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面定位的的两个表面。当参考“基本上”相同的数值或特征时，所述术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中所描述的实施例可易于用作设计或修改用于执行本文中所引入的实施例的相同或类似目的和/或获得相同或类似优势的其它技术和结构的基础。此类等效构造不脱离本公开的精神和范围，并且可在不脱离本公开的精神和范围的情况下作出各种改变、替代和变化。

Claims (19)

1.一种半导体装置，其包括：
第一氮化物半导体层，其具有第一表面；
第二氮化物半导体层，其形成于所述第一氮化物半导体层的所述第一表面上并且具有大于所述第一氮化物半导体层的带隙的带隙；
经掺杂III-V族半导体层，其处于所述第二氮化物半导体层上方，其中所述经掺杂III-V族半导体层包括具有不同厚度的第一部分和第二部分；
栅极层，其安置于所述经掺杂III-V族半导体层的所述第一部分和所述第二部分上；和
漏电极，其安置成靠近所述经掺杂III-V族半导体层的所述第一部分，所述经掺杂III-V族半导体层的所述第一部分位在所述经掺杂III-V族半导体层的所述第二部分与所述漏电极之间，其中所述经掺杂III-V族半导体层的所述第一部分的厚度大于所述经掺杂III-V族半导体层的所述第二部分的厚度，且在沿着平行于所述第一氮化物半导体层的表面的方向上，所述经掺杂III-V族半导体层的所述第一部分的长度大于所述经掺杂III-V族半导体层的所述第二部分的长度。
2.根据权利要求1所述的半导体装置，其中所述栅极层直接接触所述经掺杂III-V族半导体层的所述第一部分和所述第二部分。
3.根据权利要求1所述的半导体装置，其中所述经掺杂III-V族半导体层另外包括第三部分，所述第二部分处于所述第一部分和第三部分之间。
4.根据权利要求3所述的半导体装置，其中所述经掺杂III-V族半导体层的所述第三部分的厚度大于所述经掺杂III-V族半导体层的所述第二部分的厚度。
5.根据权利要求3所述的半导体装置，其中所述经掺杂III-V族半导体层的所述第三部分的厚度与所述经掺杂III-V族半导体层的所述第一部分的厚度大体相同。
6.根据权利要求1所述的半导体装置，其中所述经掺杂III-V族半导体层的所述第一部分和所述第二部分的所述厚度之间的差是从5nm到100nm。
7.根据权利要求1所述的半导体装置，其中所述经掺杂III-V族半导体层具有面向所述栅极层的第一表面，所述经掺杂III-V族半导体层的所述第一表面包括第一局部和与所述第一局部相邻的第二局部，所述第一局部和所述第二局部处于不同高程处。
8.一种半导体装置，其包括：
第一氮化物半导体层，其具有第一表面；
第二氮化物半导体层，其形成于所述第一氮化物半导体层的所述第一表面上并且具有大于所述第一氮化物半导体层的带隙的带隙；
经掺杂III-V族半导体层，其处于所述第二氮化物半导体层上方，所述经掺杂III-V族半导体层具有凹部，其用以使所述半导体装置成为增强型装置；所述经掺杂III-V族半导体层包括具有不同厚度的第三部分和第四部分，所述经掺杂III-V族半导体层的第三部分的厚度大于所述经掺杂III-V族半导体层的第四部分的厚度，且在沿着平行于所述第一氮化物半导体层的第一表面的方向上，所述经掺杂III-V族半导体层的第三部分的长度大于所述经掺杂III-V族半导体层的第四部分的长度；
栅极层，其安置于所述经掺杂III-V族半导体层上，其中所述栅极层包括延伸到所述经掺杂III-V族半导体层的所述凹部中的第一部分；和
漏电极，其安置成靠近所述经掺杂III-V族半导体层的第三部分，所述经掺杂III-V族半导体层的第三部分位于所述经掺杂III-V族半导体层的第四部分与所述漏电极之间。
9.根据权利要求8所述的半导体装置，其中所述第一部分直接接触所述经掺杂III-V族半导体层的所述凹部的底面。
10.根据权利要求8所述的半导体装置，其中所述凹部的深度是从5nm到100nm。
11.根据权利要求8所述的半导体装置，其中所述凹部从所述经掺杂III-V族半导体层的第一表面的第一局部凹入。
12.根据权利要求11所述的半导体装置，其中所述栅极层另外包括第二部分，所述第二部分直接接触所述经掺杂III-V族半导体层的所述第一表面的所述第一局部。
13.根据权利要求12所述的半导体装置，其中所述栅极层的所述第一部分的厚度大于所述栅极层的所述第二部分的厚度。
14.根据权利要求8所述的半导体装置，其另外包括：
蚀刻终止层，其安置于所述栅极层的所述第一部分与所述经掺杂III-V族半导体层之间。
15.根据权利要求14所述的半导体装置，其中所述蚀刻终止层直接接触所述栅极层的所述第一部分。
16.一种用于制造半导体装置的方法，其包括：
形成第一氮化物半导体层；
在所述第一氮化物半导体层的第一表面上形成第二氮化物半导体层，所述第二氮化物半导体层具有大于所述第一氮化物半导体层的带隙的带隙；
在所述第二氮化物半导体层上方形成经掺杂III-V族半导体层，其用以使所述半导体装置成为增强型装置；
在所述经掺杂III-V族半导体层中形成凹部；所述经掺杂III-V族半导体层包括具有不同厚度的第三部分和第四部分，所述经掺杂III-V族半导体层的第三部分的厚度大于所述经掺杂III-V族半导体层的第四部分的厚度，且在沿着平行于所述第一氮化物半导体层的第一表面的方向上，所述经掺杂III-V族半导体层的第三部分的长度大于所述经掺杂III-V族半导体层的第四部分的长度；
在所述经掺杂III-V族半导体层上形成栅极层并且使所述栅极层延伸到所述经掺杂III-V族半导体层的所述凹部中；和
形成漏电极，其安置成靠近所述经掺杂III-V族半导体层的第三部分，所述经掺杂III-V族半导体层的第三部分位于所述经掺杂III-V族半导体层的所述第四部分与所述漏电极之间。
17.根据权利要求16所述的方法，其中在所述经掺杂III-V族半导体层中形成所述凹部包括：通过蚀刻过程移除所述经掺杂III-V族半导体层的一部分。
18.根据权利要求16所述的方法，其中在所述经掺杂III-V族半导体层中形成所述凹部包括：在所述第二氮化物半导体层上形成第一经掺杂III-V族半导体层；
在所述第一经掺杂III-V族半导体层上形成蚀刻终止层；
在所述蚀刻终止层上形成第二经掺杂III-V族半导体层；和
通过蚀刻过程移除所述第二经掺杂III-V族半导体层的一部分。
19.根据权利要求16所述的方法，其中在所述经掺杂III-V族半导体层中形成所述凹部包括：移除所述经掺杂III-V族半导体层的一部分以暴露所述第二氮化物半导体层的一部分。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240063218A1 (en) * 2021-11-12 2024-02-22 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
WO2024026738A1 (en) * 2022-08-03 2024-02-08 Innoscience (Zhuhai) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120112202A1 (en) * 2010-11-05 2012-05-10 Samsung Electronics Co., Ltd. E-Mode High Electron Mobility Transistors And Methods Of Manufacturing The Same
US20150318387A1 (en) * 2014-04-30 2015-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall Passivation for HEMT Devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US7238560B2 (en) 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
JP4282708B2 (ja) 2006-10-20 2009-06-24 株式会社東芝 窒化物系半導体装置
KR20110026798A (ko) * 2009-09-08 2011-03-16 삼성전기주식회사 반도체 소자 및 그 제조 방법
JP5577681B2 (ja) * 2009-11-30 2014-08-27 住友電気工業株式会社 半導体装置
JP5597581B2 (ja) 2011-03-23 2014-10-01 株式会社東芝 窒化物半導体装置及びその製造方法
WO2013008422A1 (ja) 2011-07-12 2013-01-17 パナソニック株式会社 窒化物半導体装置およびその製造方法
JP2013074070A (ja) * 2011-09-27 2013-04-22 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
CN104377241B (zh) 2014-09-30 2017-05-03 苏州捷芯威半导体有限公司 功率半导体器件及其制造方法
US9871108B2 (en) 2015-04-23 2018-01-16 Rohm Co., Ltd. Nitride semiconductor device
US10700190B2 (en) * 2018-01-23 2020-06-30 Vanguard International Semiconductor Corporation Semiconductor devices and methods for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120112202A1 (en) * 2010-11-05 2012-05-10 Samsung Electronics Co., Ltd. E-Mode High Electron Mobility Transistors And Methods Of Manufacturing The Same
US20150318387A1 (en) * 2014-04-30 2015-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall Passivation for HEMT Devices

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