JP6087548B2 - 半導体装置 - Google Patents

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Description

半導体装置および半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化、低価格化、などを達成するためには、トランジスタの微細化は必須である。微細化されたトランジスタを形成する場合には、半導体層と半導体層に接する導電層の接触面積が小さくなるため、コンタクト抵抗の影響が非常に大きくなる。
コンタクト抵抗が大きくなると、トランジスタの電気特性の一つであるオン電流が低下し、電界効果移動度が低下してしまう。コンタクト抵抗が大きくなる原因は、導電層と、半導体層との接触面でショットキー接合が形成されてしまうことが要因の一つと考えられる。
そこで、本発明の一態様は、良好な電気的特性を維持しつつ、微細化を達成した半導体装置および該半導体装置の作製方法を提供することを目的の一とする。
上記目的を達成するために、酸化物半導体層を含むトランジスタ（半導体装置）において、本発明の一態様では、電極層を酸化物半導体層の下部に接して形成し、ゲート電極層をマスクとして酸化物半導体層に不純物を添加する処理を行うことにより酸化物半導体層に自己整合的にチャネル形成領域と、チャネル形成領域を挟むように一対の低抵抗領域を形成する。また、電極層および低抵抗領域と電気的に接続する配線層を絶縁層の開口に設ける。
本発明の一態様は、下地絶縁層と、底面および側面が下地絶縁層中に設けられ、上面が露出した電極層と、下地絶縁層および電極層上に形成された、チャネル形成領域、およびチャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を含み、チャネル形成領域が下地絶縁層と接し、第１の低抵抗領域が電極層と接する酸化物半導体層と、電極層、酸化物半導体層および下地絶縁層上に形成されたゲート絶縁層と、ゲート絶縁層上に形成され、チャネル形成領域と重畳しているゲート電極層と、ゲート絶縁層およびゲート電極層上に形成された絶縁層と、電極層と重畳し、電極層に達する第１の開口に形成され、電極層と接する第１の配線層と、第１の低抵抗領域と重畳し、第１の低抵抗領域に達する第２の開口に形成され、第１の低抵抗領域と接する第２の配線層と、ゲート電極層を挟んで、第２の開口と対向する状態に配置された第３の開口に形成され、第２の低抵抗領域と電気的に接続する第３の配線層と、を有する半導体装置である。
本発明の他の一態様は、下地絶縁層と、底面および側面が下地絶縁層中に設けられ、上面が露出した電極層と、下地絶縁層および電極層上に形成された、チャネル形成領域、およびチャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を含み、チャネル形成領域が下地絶縁層と接し、第１の低抵抗領域が電極層と接する酸化物半導体層と、電極層、酸化物半導体層および下地絶縁層上に形成されたゲート絶縁層と、ゲート絶縁層上に形成され、チャネル形成領域と重畳しているゲート電極層と、ゲート絶縁層およびゲート電極層上に形成された絶縁層と、電極層と重畳し、電極層に達する第１の開口に形成され、電極層と接する第１の配線層と、第１の低抵抗領域と重畳し、第１の低抵抗領域に達する第２の開口に形成され、第１の低抵抗領域と接する第２の配線層と、第２の低抵抗領域と重畳し、第２の低抵抗領域に達する第３の開口に形成され、第２の低抵抗領域と接する第３の配線層と、を有する半導体装置である。
また、本発明の他の一態様は、下地絶縁層と、底面および側面が下地絶縁層中に設けられ、上面が露出した第１の電極層および第２の電極層と、下地絶縁層、第１の電極層および第２の電極層上に形成された、チャネル形成領域、およびチャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を含み、チャネル形成領域が下地絶縁層と接し、第１の低抵抗領域が第１の電極層と接し、第２の低抵抗領域が第２の電極層と接する酸化物半導体層と、第１の電極層、第２の電極層、酸化物半導体層および下地絶縁層上に形成されたゲート絶縁層と、ゲート絶縁層上に形成され、チャネル形成領域と重畳しているゲート電極層と、ゲート絶縁層およびゲート電極層上に形成された絶縁層と、第１の電極層と重畳し、第１の電極層に達する第１の開口に形成され、第１の電極層と接する第１の配線層と、第１の低抵抗領域と重畳し、第１の低抵抗領域に達する第２の開口に形成され、第１の低抵抗領域と接する第２の配線層と、第２の電極層と重畳し、第２の電極層に達する第３の開口に形成され、第２の電極層と接する第３の配線層と、を有する半導体装置である。
また、本発明の他の一態様は、下地絶縁層と、底面および側面が下地絶縁層中に設けられ、上面が露出した第１の電極層および第２の電極層と、下地絶縁層、第１の電極層および第２の電極層上に形成された、チャネル形成領域、およびチャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を含み、チャネル形成領域が下地絶縁層と接し、第１の低抵抗領域が第１の電極層と接し、第２の低抵抗領域が第２の電極層と接する酸化物半導体層と、第１の電極層、第２の電極層、酸化物半導体層および下地絶縁層上に形成されたゲート絶縁層と、ゲート絶縁層上に形成され、チャネル形成領域と重畳しているゲート電極層と、ゲート絶縁層およびゲート電極層上に形成された絶縁層と、第１の電極層と重畳し、第１の電極層に達する第１の開口に形成され、第１の電極層と接する第１の配線層と、第１の電極層および第１の低抵抗領域と重畳し、第１の低抵抗領域に達する第２の開口に形成され、第１の低抵抗領域と接する第２の配線層と、第２の電極層および第２の低抵抗領域と重畳し、第２の低抵抗領域に達する第３の開口に形成され、第２の低抵抗領域と接する第３の配線層と、を有する半導体装置である。
また、本発明の他の一態様は、下地絶縁層と、底面および側面が下地絶縁層中に設けられ、上面が露出した第１の電極層および第２の電極層と、下地絶縁層、第１の電極層および第２の電極層上に形成された、チャネル形成領域、およびチャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を含み、チャネル形成領域が下地絶縁層と接し、第１の低抵抗領域が第１の電極層と接し、第２の低抵抗領域が第２の電極層と接する酸化物半導体層と、第１の電極層、第２の電極層、酸化物半導体層および下地絶縁層上に形成されたゲート絶縁層と、ゲート絶縁層上に形成され、チャネル形成領域と重畳しているゲート電極層と、ゲート絶縁層およびゲート電極層上に形成された絶縁層と、第１の電極層と重畳し、第１の電極層に達する第１の開口に形成され、第１の電極層と接する第１の配線層と、第１の電極層および第１の低抵抗領域と重畳し、第１の低抵抗領域に達する第２の開口に形成され、第１の低抵抗領域と接する第２の配線層と、第２の電極層および第２の低抵抗領域と重畳し、第２の電極層に達する第３の開口に形成され、第２の電極層と接する第３の配線層と、を有する半導体装置である。
また、本発明の他の一態様は、上記構成において、酸化物半導体層は、ｃ軸配向した結晶領域を含んでいることが好ましい。
また、本発明の他の一態様は、上記構成において、第１の配線層と第２の配線層には、同電位が供給されることが好ましい。
また、本発明の他の一態様は、絶縁表面上に電極層を形成し、電極層上に下地絶縁層を形成し、電極層の上面を露出させ、下地絶縁層および電極層上に酸化物半導体層を形成し、電極層、酸化物半導体層および下地絶縁層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、不純物を添加し、自己整合的に酸化物半導体層中のゲート電極層と重畳している領域にチャネル形成領域を、チャネル形成領域を挟むように、酸化物半導体層中に第１の低抵抗領域および第２の低抵抗領域を、それぞれ形成し、ゲート絶縁層およびゲート電極層上に絶縁層を形成し、電極層と重畳し、電極層に達する第１の開口を形成し、第１の低抵抗領域と重畳し、第１の低抵抗領域に達する第２の開口を形成し、ゲート電極層を、第２の開口と挟むように配置された第３の開口を形成し、第１の開口に、電極層と接する第１の配線層を形成し、第２の開口に、第１の低抵抗領域と接する第２の配線層を形成し、第３の開口に、第２の低抵抗領域と電気的に接続する第３の配線層を形成し、第１の低抵抗領域が電極層と接している半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に電極層を形成し、電極層上に下地絶縁層を形成し、電極層の上面を露出させ、下地絶縁層および電極層上に酸化物半導体層を形成し、電極層、酸化物半導体層および下地絶縁層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、不純物を添加し、自己整合的に酸化物半導体層中のゲート電極層と重畳している領域にチャネル形成領域を、チャネル形成領域を挟むように、酸化物半導体層中に第１の低抵抗領域および第２の低抵抗領域を、それぞれ形成し、ゲート絶縁層およびゲート電極層上に絶縁層を形成し、電極層と重畳し、電極層に達する第１の開口を形成し、第１の低抵抗領域と重畳し、第１の低抵抗領域に達する第２の開口を形成し、第２の低抵抗領域と重畳し、第２の低抵抗領域に達する第３の開口を形成し、第１の開口に、電極層と接する第１の配線層を形成し、第２の開口に、第１の低抵抗領域と接する第２の配線層を形成し、第３の開口に、第２の低抵抗領域と接する第３の配線層を形成し、第１の低抵抗領域が電極層と接している半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に第１の電極層および第２の電極層を形成し、第１の電極層および第２の電極層上に下地絶縁層を形成し、第１の電極層および第２の電極層の上面を露出させ、下地絶縁層、第１の電極層および第２の電極層上に酸化物半導体層を形成し、第１の電極層、第２の電極層、酸化物半導体層および下地絶縁層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、不純物を添加し、自己整合的に酸化物半導体層中のゲート電極層と重畳している領域にチャネル形成領域を、チャネル形成領域を挟むように、酸化物半導体層中に第１の低抵抗領域および第２の低抵抗領域を、それぞれ形成し、ゲート絶縁層およびゲート電極層上に絶縁層を形成し、第１の電極層と重畳し、第１の電極層に達する第１の開口を形成し、第１の低抵抗領域と重畳し、第１の低抵抗領域に達する第２の開口を形成し、第２の電極層と重畳し、第２の電極層に達する第３の開口を形成し、第１の開口に、第１の電極層と接する第１の配線層を形成し、第２の開口に、第１の低抵抗領域と接する第２の配線層を形成し、第３の開口に、第２の電極層と接する第３の配線層を形成し、第１の低抵抗領域が第１の電極層と接し、第２の低抵抗領域が第２の電極層と接している半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に第１の電極層および第２の電極層を形成し、第１の電極層および第２の電極層上に下地絶縁層を形成し、第１の電極層および第２の電極層の上面を露出させ、下地絶縁層、第１の電極層および第２の電極層上に酸化物半導体層を形成し、第１の電極層、第２の電極層、酸化物半導体層および下地絶縁層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、不純物を添加し、自己整合的に酸化物半導体層中のゲート電極層と重畳している領域にチャネル形成領域を、チャネル形成領域を挟むように、酸化物半導体層中に第１の低抵抗領域および第２の低抵抗領域を、それぞれ形成し、ゲート絶縁層およびゲート電極層上に絶縁層を形成し、第１の電極層と重畳し、第１の電極層に達する第１の開口を形成し、第１の電極層および第１の低抵抗領域と重畳し、第１の低抵抗領域に達する第２の開口を形成し、第２の電極層および第２の低抵抗領域と重畳し、第２の低抵抗領域に達する第３の開口を形成し、第１の開口に、第１の電極層と接する第１の配線層を形成し、第２の開口に、第１の低抵抗領域と接する第２の配線層を形成し、第３の開口に、第２の低抵抗領域と接する第３の配線層を形成し、第１の低抵抗領域が第１の電極層と接し、第２の低抵抗領域が第２の電極層と接している半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に第１の電極層および第２の電極層を形成し、第１の電極層および第２の電極層上に下地絶縁層を形成し、第１の電極層および第２の電極層の上面を露出させ、下地絶縁層、第１の電極層および第２の電極層上に酸化物半導体層を形成し、第１の電極層、第２の電極層、酸化物半導体層および下地絶縁層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、不純物を添加し、自己整合的に酸化物半導体層中のゲート電極層と重畳している領域にチャネル形成領域を、チャネル形成領域を挟むように、酸化物半導体層中に第１の低抵抗領域および第２の低抵抗領域を、それぞれ形成し、ゲート絶縁層およびゲート電極層上に絶縁層を形成し、第１の電極層と重畳し、第１の電極層に達する第１の開口を形成し、第１の電極層および第１の低抵抗領域と重畳し、第１の低抵抗領域に達する第２の開口を形成し、第２の電極層および第２の低抵抗領域と重畳し、第２の電極層に達する第３の開口を形成し、第１の開口に、第１の電極層と接する第１の配線層を形成し、第２の開口に、第１の低抵抗領域と接する第２の配線層を形成し、第３の開口に、第２の電極層と接する第３の配線層を形成し、第１の低抵抗領域が第１の電極層と接し、第２の低抵抗領域が第２の電極層と接している半導体装置の作製方法である。
また、本発明の他の一態様は、上記作製方法において、下地絶縁層を形成する前に絶縁表面上の電極層に窒素プラズマ処理を行うと好ましい。
また、本発明の他の一態様は、上記作製方法において、不純物の添加方法がイオンドーピング法またはイオンインプランテーション法であると好ましい。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極層」の表現であれば、ゲート絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
また、本明細書等において、平均面粗さ（Ｒａ）とは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを、曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。
そして、平均面粗さ（Ｒａ）は、指定面をＺ０＝ｆ（ｘ，ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（１）で与えられる。
Figure 0006087548
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））、（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））、（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））、（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））で表される４点により囲まれる四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。平均面粗さ（Ｒａ）は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
本発明の一態様によって、良好な電気的特性を維持しつつ、微細化を達成した半導体装置およびその作製方法を提供することができる。また、配線層と、酸化物半導体層との間の抵抗を低くして良好なオーミックコンタクトがとれる半導体装置およびその作製方法を提供することができる。
また、本発明の一態様によって、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、従来のものと同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、半導体装置の高集積化が可能となる。また、オン電流や移動度の向上、動作の高速化、低消費電力化などの効果を得ることもできる。
本発明の一態様の半導体装置を示す断面図および平面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置を示す断面図および平面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置を示す断面図。 半導体装置の一形態を示す断面図、平面図および回路図。 半導体装置の一形態を示す回路図および斜視図。 半導体装置の一形態を示す断面図および平面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さないことがある。また、便宜上、絶縁層は上面図には表さないことがある。
なお、以下の説明において、第１、第２などの序数詞は、説明の便宜上付したものであり、その数を限定するものではない。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置および半導体装置の作製方法を、図１乃至図３を用いて説明する。本実施の形態では、半導体装置の一例としてトップゲート構造を有するトランジスタを示す。
図１に、トランジスタ４５０の断面図および平面図を示す。図１（Ａ）は平面図であり、図１（Ｂ）は、図１（Ａ）におけるＸ−Ｙ断面に係る断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ４５０の構成要素の一部（例えば、絶縁層４１２など）を省略している。
図１は、本実施の形態の方法にて作製された半導体装置の構成例である。図１に示すトランジスタ４５０は、基板４００と、下地絶縁層４０２ａと、下地絶縁層４０２ｃと、電極層４０４ａと、チャネル形成領域４０６ｃ、並びにチャネル形成領域４０６ｃを挟む低抵抗領域４０６ａおよび低抵抗領域４０６ｂとを含む酸化物半導体層４０６と、ゲート絶縁層４０８と、ゲート電極層４１０と、絶縁層４１２と、配線層４１４ａと、配線層４１４ｂと、配線層４１４ｃを有する。
ここで、上記構成の位置関係、接続関係について説明する。
下地絶縁層は、下地絶縁層４０２ａと、下地絶縁層４０２ｃが積層されており、下地絶縁層４０２ａ上の一部領域には、電極層４０４ａが設けられている。なお、電極層４０４ａの上面は、低抵抗領域４０６ａの少なくとも一部と接しているが、チャネル形成領域４０６ｃとは接しない。
酸化物半導体層４０６は、下地絶縁層４０２ｃおよび電極層４０４ａ上に設けられている。酸化物半導体層４０６は、チャネル形成領域４０６ｃと、チャネル形成領域４０６ｃを挟む低抵抗領域４０６ａおよび低抵抗領域４０６ｂと、を有する。低抵抗領域４０６ａは、電極層４０４ａおよび下地絶縁層４０２ｃの上面に接して設けられ、低抵抗領域４０６ｂおよびチャネル形成領域４０６ｃは、下地絶縁層４０２ｃの上面に接して設けられている。また、低抵抗領域４０６ａおよび低抵抗領域４０６ｂは、ソース領域またはドレイン領域として機能する。
ゲート絶縁層４０８は、下地絶縁層４０２ｃ、電極層４０４ａおよび酸化物半導体層４０６上に設けられ、ゲート電極層４１０は、ゲート絶縁層４０８上のチャネル形成領域４０６ｃと重畳する領域に設けられ、絶縁層４１２は、ゲート絶縁層４０８およびゲート電極層４１０上に設けられている。
配線層４１４ａは、電極層４０４ａと重畳する開口４１３ａを介して電極層４０４ａと接し、配線層４１４ｂは、電極層４０４ａおよび低抵抗領域４０６ａと重畳する開口４１３ｂを介して低抵抗領域４０６ａと接し、配線層４１４ｃは、低抵抗領域４０６ｂと重畳する開口４１３ｃを介して低抵抗領域４０６ｂと接している。
以下に、トランジスタ４５０の作製工程の一例を示す。
まず、絶縁表面を有する基板４００上に下地絶縁層４０２ａを形成する（図２（Ａ）参照）。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
下地絶縁層４０２ａは、プラズマＣＶＤ法またはスパッタリング法を用いて１５０ｎｍ以上２００ｎｍ以下の膜厚で、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。なお、下地絶縁層４０２ａが不要な場合、例えば、基板４００の表面吸着した水分、および基板４００に含有する水分が少ない場合には下地絶縁層４０２ａを設けない構成としてもよい。
なお、本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
なお、本明細書中において、窒化酸化シリコンなどの「窒化酸化物」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。
次に、下地絶縁層４０２ａ上に、導電膜を形成した後、フォトリソグラフィ工程およびエッチング工程により電極層４０４ａを形成する（図２（Ａ）参照）。電極層４０４ａは後の熱処理に耐えられる材料を用いる。電極層４０４ａは、１０ｎｍ以上５００ｎｍ以下の膜厚で、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、電極層４０４ａは、酸化物半導体で形成しても良い。酸化物半導体としては、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの酸化物半導体材料に酸化シリコンを含ませたものを用いることができる。また、電極層４０４ａは、金属膜と酸化物半導体膜を積層させた構成としてもよい。
電極層４０４ａは、後に形成される下地絶縁層４０２ｂ中にあるため、膜厚を厚くしても電極層４０４ａのカバレッジ不良が問題とならない。
次に、下地絶縁層４０２ａおよび電極層４０４ａ上に下地絶縁層４０２ｂを形成する（図２（Ｂ）参照）。
下地絶縁層４０２ｂは、プラズマＣＶＤ法またはスパッタリング法を用いて酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。積層構造とする際、例えば、基板側の下地絶縁層４０２ａにプラズマＣＶＤ法によって形成した酸化シリコン膜を用い、酸化物半導体層４０６と接する下地絶縁層にスパッタリング法によって形成した酸化シリコン膜を用いる構成としてもよい。酸化物半導体層４０６と接する絶縁層を、水素濃度が低減された酸化物絶縁層とすることで、酸化物半導体層４０６に水素の拡散を抑制する他に、酸化物半導体層４０６の酸素欠陥に酸化物絶縁層から酸素が供給されるため、トランジスタ４５０の電気的特性を良好にすることができる。
また、下地絶縁層４０２ｂは化学量論比より酸素の含有量が過剰な領域が含まれているのが好ましい。この場合、酸素の含有量は、下地絶縁層４０２ｂの化学量論比を超える程度とする。例えば、組成がＳｉＯｘ（ｘ＞０）で表現される酸化シリコン膜の場合、酸化シリコンの化学量論比はＳｉ：Ｏ＝１：２であるので、ｘが２を超える酸素過剰領域を有する酸化シリコン膜を用いることが好ましい。このような酸素過剰領域は、酸化シリコン膜の一部（界面も含む）に存在していればよい。
後に形成される酸化物半導体層４０６と接する下地絶縁層４０２ｂが化学量論比より酸素の含有量が過剰な領域を有していると、酸化物半導体層４０６からこれと接する下地絶縁層４０２ｂへの酸素の移動を抑制することができ、かつ、酸化物半導体層４０６と接する下地絶縁層４０２ｂから酸化物半導体層４０６への酸素の供給を行うこともできるためである。
また、下地絶縁層４０２ｂ形成前に、電極層４０４ａに窒素プラズマ処理を行ってもよい。窒素プラズマ処理によって、電極層４０４ａと後に形成される酸化物半導体層４０６との間のコンタクト抵抗を低減することができる。
次に、電極層４０４ａの上面を露出させ、下地絶縁層４０２ｃを形成する（図２（Ｃ）参照）。電極層４０４ａの上面を露出させるには、特に限定されないが、エッチングや研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）を用いることができる。
次に、下地絶縁層４０２ｃおよび電極層４０４ａ上に酸化物半導体層４０６を形成する（図２（Ｄ）参照）。酸化物半導体層４０６を形成する酸化物半導体としては、不純物が除去され、酸化物半導体の主成分以外のキャリア供与体となる不純物が極力含まれないように高純度化された酸化物半導体を用いる。
酸化物半導体層４０６は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体層は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体層（結晶性酸化物半導体層）では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体層以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体層を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。なお、平均面粗さ（Ｒａ）が０に近いほど好ましい。
結晶性酸化物半導体層における結晶状態は、結晶軸の方向が無秩序な状態でも、一定の配向性を有する状態であってもよい。
例えば、酸化物半導体層として、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることができる。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつ、ａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し、表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａｂ面から劈開し、ａｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
酸化物半導体層４０６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０６は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
また、酸化物半導体層４０６よりも膜厚の厚い電極層４０４ａが酸化物半導体層４０６の下で接するため、酸化物半導体層４０６の膜厚が薄くても、配線層と酸化物半導体層との電気的な接続を確保することができるため、トランジスタの微細化や高速駆動が可能なトランジスタを提供できる。また、酸化物半導体層中のチャネル形成領域の膜厚が薄いため、しきい値電圧をプラスシフトさせ、トランジスタをノーマリーオフ化することもできる。
なお、酸化物半導体の成膜を行う前に、成膜室の加熱および排気を行って、成膜室中の水素、水分、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水分や水素の排気能力が低い。さらに、水分の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。また、このとき、不活性ガスを導入しながら不純物の除去を行うと、排気するだけでは脱離しにくい水分などの脱離速度をさらに大きくすることができる。このような処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半導体層４０６への水素、水分、水酸基、水素化物などの混入を抑制することができる。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてチタン（Ｔｉ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、単元系金属の酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。また、これらを積層させてもよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物を用いる場合、用いるターゲットの組成はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：ｘ：ｙ［ｍｏｌ比］（ｘは０以上、ｙは０．５以上５以下）を用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］の組成を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］の組成を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成を有するターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１あるいはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとすればよい。
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
なお、酸化物半導体層４０６は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論比に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。ここで、成膜時に希ガスより酸素の体積比を大きくすることにより、酸化物半導体層４０６に酸素を容易に供給することができ、酸化物半導体層４０６中の酸素欠損を低減することができる。また、酸化物半導体層４０６への水素、水分、水酸基、水素化物などの混入を防ぐために、水素、水分、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
酸化物半導体層４０６成膜後、酸化物半導体層４０６に対して、過剰な水素（水分や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層４０６中に含まれる水素原子、または水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水分、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
該熱処理は、例えば、抵抗発熱体などを用いた電気炉に基板を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
また、上記の熱処理で酸化物半導体層４０６を加熱した後、同じ炉にて加酸素化（酸化物半導体層に酸素を加えることをいう。以降、同様である。）のための熱処理を行ってもよい。該熱処理は、熱処理装置に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、さらに好ましくは１０ｐｐｂ以下の空気）を導入し、２００℃以上基板の歪み点未満で熱処理を行えばよい。好ましくは、２５０℃以上４５０℃以下で熱処理を行えばよい。特にこれらのガスには、水分、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分の一つである酸素を供給することができる。
なお、上述の熱処理には脱水化処理または脱水素化処理により酸化物半導体中に生じた酸素欠損を補填する効果があるため、該熱処理を、加酸素化処理などと呼ぶこともできる。該熱処理は例えば、酸化物半導体層を島状に加工した後などのタイミングにおいて行うことも可能である。また、このような加酸素化処理は、一回に限らず複数回行っても良い。
また、脱水化または脱水素化のための熱処理を、酸化物半導体層４０６として島状に加工される前、層状の酸化物半導体層が下地絶縁層４０２ｃを覆った状態で行うと、下地絶縁層４０２ｃに含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
また、酸化物半導体層４０６として島状に加工する際は、酸化物半導体層４０６が電極層４０４ａの少なくとも一部と下地絶縁層４０２ｃとそれぞれ接するように設ける。
また、脱水化または脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
脱水化または脱水素化処理を行った酸化物半導体層４０６に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層４０６を高純度化、およびｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体層４０６を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
酸素の導入工程は、酸化物半導体層４０６に酸素導入する場合、酸化物半導体層４０６に直接導入してもよいし、ゲート絶縁層４０８や絶縁層４１２などの他の膜を通過して酸化物半導体層４０６へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体層４０６へ直接導入する場合は、プラズマ処理なども用いることができる。
酸化物半導体層４０６への酸素の導入は、脱水化または脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化または脱水素化処理を行った酸化物半導体層４０６への酸素の導入は複数回行ってもよい。
次に、下地絶縁層４０２ｃ、電極層４０４ａおよび酸化物半導体層４０６上にゲート絶縁層４０８を形成し、ゲート絶縁層４０８上にゲート電極層４１０を形成する（図３（Ａ）参照）。
ゲート絶縁層４０８の膜厚は、１ｎｍ以上５０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザー堆積法、ＡＬＤ法等を適宜用いることができる。なお、酸化物半導体層４０６と接することを考慮すれば、水素等の不純物が十分に除去されていることが好ましいため、ゲート絶縁層４０８は、水素等の不純物が含まれにくいスパッタリング法を用いて形成することが好ましい。
ゲート絶縁層４０８の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いて形成することができる。さらに、ゲート絶縁層４０８は、作製するトランジスタのサイズやゲート絶縁層４０８の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁層４０８は化学量論比より酸素の含有量が過剰な領域が含まれているのが好ましい。この場合、酸素の含有量は、ゲート絶縁層４０８の化学量論比を超える程度とする。例えば、組成がＳｉＯｘ（ｘ＞０）で表現される酸化シリコン膜の場合、酸化シリコンの化学量論比はＳｉ：Ｏ＝１：２であるので、ｘが２を超える酸素過剰領域を有する酸化シリコン膜を用いることが好ましい。このような酸素過剰領域は、酸化シリコン膜の一部（界面も含む）に存在していればよい。
酸化物半導体層４０６と接するゲート絶縁層４０８が化学量論比より酸素の含有量が過剰な領域を有していると、酸化物半導体層４０６からこれと接するゲート絶縁層４０８への酸素の移動を抑制することができ、かつ、酸化物半導体層４０６と接するゲート絶縁層４０８から酸化物半導体層４０６への酸素の供給を行うこともできるためである。
また、ゲート絶縁層４０８の材料として酸化ハフニウム、酸化イットリウム、酸化ランタン、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０８は、単層構造としても良いし、積層構造としても良い。
ゲート絶縁層４０８の成膜後に、加酸素化のための熱処理を行ってもよい。熱処理の温度は、不活性ガス雰囲気下、または酸素雰囲気下で２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。該熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層４０６と接するゲート絶縁層４０８が酸素を含む場合、酸化物半導体層４０６に酸素を供給し、酸化物半導体層４０６の酸素欠損を補填することができる。
上記の脱水化または脱水素化のための熱処理および加酸素化のための熱処理を行うことにより、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層４０８の形成後に加酸素化のため熱処理を行っているが、該熱処理のタイミングはこれに限定されない。例えば、ゲート電極層４１０を形成した後に該熱処理を行っても良い。また、加酸素化のための熱処理に脱水化または脱水素化のための熱処理を兼ねさせても良い。
ゲート電極層４１０は、電極層４０４ａと重畳せず、かつ、ゲート絶縁層４０８を介して酸化物半導体層４０６上に形成する。
ゲート電極層４１０の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料、またはこれらを主成分とする金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）等を用いて形成することができる。また、ゲート電極層４１０としてリン等の不純物元素を添加した多結晶シリコン膜に代表される半導体膜、ニッケルシリサイド膜などのシリサイド膜を用いてもよい。ゲート電極層４１０は、単層構造としてもよいし、積層構造としてもよい。
次に、ゲート電極層４１０をマスクとして酸化物半導体層４０６に不純物４２０を添加する処理を行って、自己整合的に低抵抗領域４０６ａ、低抵抗領域４０６ｂおよびチャネル形成領域４０６ｃを形成する（図３（Ｂ）参照）。
添加する不純物４２０は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどがある。また、酸化物半導体層４０６に不純物４２０を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。
なお、酸化物半導体層４０６に不純物４２０を添加する処理は、複数回行っても良い。酸化物半導体層４０６に不純物４２０を添加する処理を複数回行う場合、不純物４２０は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
なお、不純物４２０のドーズ量は、１×１０１３〜５×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物としてリンを添加する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。本実施の形態では、不純物４２０としてリンを、イオンインプランテーション法を用いて酸化物半導体層４０６に加速電圧を３０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２の条件で添加する。
また、低抵抗領域４０６ａおよび低抵抗領域４０６ｂは、チャネル形成領域４０６ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによって酸化物半導体層中のキャリア密度が増加し、配線層と酸化物半導体層の間のコンタクト抵抗が低くなるため、配線層と酸化物半導体層の間で良好なオーミックコンタクトをとることができる。
また、上記の不純物４２０を添加する処理により、電極層４０４ａも低抵抗化される。よって、低抵抗化された領域において、後に形成される配線層４１４ａと電極層４０４ａの間のコンタクト抵抗も低くなるため、配線層４１４ａと電極層４０４ａの間で良好なオーミックコンタクトをとることができる。さらに、低抵抗領域４０６ａと電極層４０４ａの間のコンタクト抵抗も低くなるため、低抵抗領域４０６ａと電極層４０４ａの間で良好なオーミックコンタクトをとることができる。
よって、オン電流や移動度が向上し、高速応答可能なトランジスタを作製することができる。また、低抵抗化された領域において、オーミックコンタクトをとることができるため、ショットキー接合と比較して熱的にも安定な動作が可能となる。
次に、ゲート絶縁層４０８およびゲート電極層４１０上に絶縁層４１２を形成する（図３（Ｃ）参照）。
絶縁層４１２は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。絶縁層４１２は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
また、絶縁層４１２として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
絶縁層４１２は、単層でも積層でもよく、例えば酸化シリコン膜および酸化アルミニウム膜の積層を用いることができる。
絶縁層４１２は、スパッタリング法など、絶縁層４１２に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。
酸化物半導体層の成膜時と同様に、絶縁層４１２の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層４１２に含まれる不純物の濃度を低減できる。また、絶縁層４１２の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
酸化物半導体層４０６上に設けられる絶縁層４１２として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム膜は、作製工程中および作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０６への混入、および酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０６からの放出を防止する保護膜として機能する。
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁層を形成してもよい。平坦化絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
また、ゲート絶縁層４０８および絶縁層４１２に電極層４０４ａ、低抵抗領域４０６ａ、低抵抗領域４０６ｂに達する開口４１３ａ、開口４１３ｂ、開口４１３ｃを形成し、開口４１３ａ、開口４１３ｂ、開口４１３ｃにそれぞれ、電極層４０４ａ、低抵抗領域４０６ａ、低抵抗領域４０６ｂと電気的に接続する配線層４１４ａ、配線層４１４ｂ、配線層４１４ｃを形成する（図３（Ｃ）参照）。
本実施の形態では、開口４１３ａと、開口４１３ｂおよび開口４１３ｃは別々の工程で形成する。まず、レジストマスクを用い、選択的にエッチングをして開口４１３ａを形成し、次にレジストマスクを除去した後、再度、レジストマスクを用い、選択的にエッチングをして開口４１３ｂおよび開口４１３ｃを形成する。その後、レジストマスクを除去する。この順に限られず、先に開口４１３ｂおよび開口４１３ｃを形成してもよい。
配線層４１４ａ、配線層４１４ｂ、配線層４１４ｃはゲート電極層４１０と同様の材料および作製方法を用いて形成することができる。例えば、配線層４１４ａ、配線層４１４ｂ、配線層４１４ｃとして窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
また、電極層および低抵抗領域に重畳する配線層は、低抵抗領域を突き抜けたとしても低抵抗領域の下部で接する電極層で電気的接続が補償される。よって、上記開口を形成する際に精密なアライメントを必要とせず、信頼性の高いトランジスタを形成することができる。
また、配線層４１４ａおよび配線層４１４ｂは、絶縁層４１２上で接続されて同電位になっていてもよい。
また、ゲート電極層４１０から見て低抵抗領域４０６ａ側に配線層が複数ある構造にすることによって、レイアウトの自由度が高くなり、半導体装置の高精細化を図ることができる。
また、配線層は、開口を介して電極層と接続するため、配線層と電極層は同じ材料で形成されることが好ましい。そのようにすることにより、同じ材料同士が接触することでコンタクト抵抗を抑えることができる。
以上により、ゲート電極層形成後に不純物を添加する処理により、電極層や酸化物半導体層などの低抵抗化された領域でコンタクトすると良好なオーミックコンタクトをとることができ、オン電流や移動度が向上し、高速応答が可能となる。また、低抵抗化された領域において、オーミックコンタクトをとることができるため、ショットキー接合と比較して熱的にも安定な動作が可能となる。また、酸化物半導体層と電気的に接続する電極層は、下地絶縁層中に設けられているため、当該電極層の膜厚を厚くした場合でも、電極層のカバレッジ不良が生じないため、電極層及び配線層の厚膜化を達成しつつ、酸化物半導体層を薄膜化することが可能となり、トランジスタの微細化、高速駆動化を図ることができる。また、電極層および低抵抗領域に重畳する配線層は、低抵抗領域を突き抜けたとしても低抵抗領域の下部で接する電極層で電気的接続が補償されるため、開口を形成する際に精密なアライメントを必要とせず、信頼性の高いトランジスタを形成することができる。また、ゲート電極層４１０から見て低抵抗領域４０６ａ側に配線層が複数ある構造にすることによって、レイアウトの自由度が高くなり、半導体装置の高精細化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の他の一態様である半導体装置および半導体装置の作製方法を、図４乃至図６を用いて説明する。本実施の形態では、半導体装置の一例としてトップゲート構造を有するトランジスタを示す。
図４に、トランジスタ４６０の断面図および平面図を示す。図４（Ａ）は平面図であり、図４（Ｂ）は、図４（Ａ）におけるＸ−Ｙ断面に係る断面図である。なお、図４（Ａ）では、煩雑になることを避けるため、トランジスタ４６０の構成要素の一部（例えば、絶縁層４１２など）を省略している。
図４は、本実施の形態の方法にて作製された半導体装置の構成例である。図４に示すトランジスタ４６０は、基板４００と、下地絶縁層４０２ａと、下地絶縁層４０２ｃと、電極層４０４ａおよび電極層４０４ｂと、チャネル形成領域４０６ｃ並びにチャネル形成領域４０６ｃを挟む低抵抗領域４０６ａおよび低抵抗領域４０６ｂとを含む酸化物半導体層４０６と、ゲート絶縁層４０８と、ゲート電極層４１０と、絶縁層４１２と、配線層４１４ａと、配線層４１４ｂと、配線層４１４ｄを有する。
ここで、先の実施の形態と異なる点は、下地絶縁層４０２ａ上に電極層４０４ａおよび電極層４０４ｂがある点、さらに、開口４１３ｄの形成箇所と配線層４１４ｄの形成箇所が図１の開口４１３ｃおよび配線層４１４ｃと異なる点である。
下地絶縁層は、下地絶縁層４０２ａと、下地絶縁層４０２ｃが積層されており、下地絶縁層４０２ａ上の一部領域は、電極層４０４ａおよび電極層４０４ｂが設けられている。なお、電極層４０４ａの上面は低抵抗領域４０６ａの少なくとも一部と、電極層４０４ｂの上面は低抵抗領域４０６ｂの少なくとも一部と、それぞれ接しているが、電極層４０４ａおよび電極層４０４ｂの上面はチャネル形成領域４０６ｃとは接しない。
低抵抗領域４０６ａは、電極層４０４ａおよび下地絶縁層４０２ｃの上面に接して設けられ、低抵抗領域４０６ｂは、電極層４０４ｂおよび下地絶縁層４０２ｃの上面に接して設けられ、チャネル形成領域４０６ｃは、下地絶縁層４０２ｃの上面に接して設けられている。また、低抵抗領域４０６ａおよび低抵抗領域４０６ｂは、ソース領域またはドレイン領域として機能する。
以下に、トランジスタ４６０の作製工程の一例を示す。
まず、絶縁表面を有する基板４００上に下地絶縁層４０２ａを形成する（図５（Ａ）参照）。
下地絶縁層４０２ａの形成方法、材料などは先の実施の形態を参酌することができる。
次に下地絶縁層４０２ａ上に、導電膜を形成した後、フォトリソグラフィ工程およびエッチング工程により電極層４０４ａおよび電極層４０４ｂを形成する（図５（Ａ）参照）。
電極層４０４ａおよび電極層４０４ｂの形成方法、材料などは先の実施の形態を参酌することができる。
電極層４０４ａおよび電極層４０４ｂは、後に形成される下地絶縁層４０２ｂにあるため、膜厚を厚くしても電極層４０４ａおよび電極層４０４ｂのカバレッジ不良が問題とならない。
次に、下地絶縁層４０２ａ、電極層４０４ａおよび電極層４０４ｂ上に下地絶縁層４０２ｂを形成する（図５（Ｂ）参照）。
また、下地絶縁層４０２ｂの形成前に、電極層４０４ａおよび電極層４０４ｂに窒素プラズマ処理を行ってもよい。窒素プラズマ処理によって、電極層４０４ａおよび電極層４０４ｂと後に形成される酸化物半導体層４０６との間のコンタクト抵抗を低減することができる。
次に、電極層４０４ａおよび電極層４０４ｂの上面を露出させ、下地絶縁層４０２ｃを形成する（図５（Ｃ）参照）。
下地絶縁層４０２ｂの材料、作製方法や電極層４０４ａおよび電極層４０４ｂの上面を露出させる処理は、先の実施の形態を参酌することができる。
次に、下地絶縁層４０２ｃ、電極層４０４ａおよび電極層４０４ｂ上に酸化物半導体層４０６を形成する（図５（Ｄ）参照）。
次に、下地絶縁層４０２ｃ、電極層４０４ａ、電極層４０４ｂおよび酸化物半導体層４０６上にゲート絶縁層４０８を形成し、ゲート絶縁層４０８上にゲート電極層４１０を形成する（図６（Ａ）参照）。
酸化物半導体層４０６、ゲート絶縁層４０８およびゲート電極層４１０の材料、作製方法は、先の実施の形態を参酌することができる。
酸化物半導体層４０６よりも膜厚の厚い電極層４０４ａおよび電極層４０４ｂが酸化物半導体層４０６の下で接するため、酸化物半導体層４０６の膜厚が薄くても、配線層と酸化物半導体層との電気的な接続を確保することができるため、トランジスタの微細化や高速駆動が可能なトランジスタを提供できる。また、酸化物半導体層中のチャネル形成領域の膜厚が薄いため、しきい値電圧をプラスシフトさせ、トランジスタをノーマリーオフ化することもできる。
また、脱水化または脱水素化のための熱処理を、酸化物半導体層４０６として島状に加工される前、層状の酸化物半導体層が下地絶縁層４０２ｃを覆った状態で行うと、下地絶縁層４０２ｃに含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
また、酸化物半導体層４０６として島状に加工する際は、酸化物半導体層４０６が電極層４０４ａの少なくとも一部と、電極層４０４ｂの少なくとも一部と、下地絶縁層４０２ｃとそれぞれ接するように設ける。
次に、ゲート電極層４１０をマスクとして酸化物半導体層４０６に不純物４２０を添加する処理を行って、自己整合的に低抵抗領域４０６ａ、低抵抗領域４０６ｂおよびチャネル形成領域４０６ｃを形成する（図６（Ｂ）参照）。
不純物４２０の添加方法や条件は、先の実施の形態を参酌することができる。
また、低抵抗領域４０６ａおよび低抵抗領域４０６ｂは、チャネル形成領域４０６ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによって酸化物半導体層中のキャリア密度が増加し、配線層と酸化物半導体層の間のコンタクト抵抗が低くなるため、配線層と酸化物半導体層の間で良好なオーミックコンタクトをとることができる。
また、上記の不純物４２０を添加する処理により、電極層も低抵抗化される。よって、低抵抗化された領域において、後に形成される配線層と電極層の間のコンタクト抵抗も低くなるため、配線層と電極層の間で良好なオーミックコンタクトをとることができる。さらに、低抵抗領域と電極層の間のコンタクト抵抗も低くなるため、低抵抗領域と電極層の間で良好なオーミックコンタクトをとることができる。
よって、オン電流や移動度が向上し、高速応答可能なトランジスタを作製することができる。また、低抵抗化された領域において、オーミックコンタクトをとることができるため、ショットキー接合と比較して熱的にも安定な動作が可能となる。
次に、ゲート絶縁層４０８およびゲート電極層４１０上に絶縁層４１２を形成する（図６（Ｃ）参照）。
絶縁層４１２の材料、作製方法は、先の実施の形態を参酌することができる。
また、ゲート絶縁層４０８および絶縁層４１２に電極層４０４ａ、低抵抗領域４０６ａ、電極層４０４ｂに達する開口４１３ａ、開口４１３ｂ、開口４１３ｄを形成し、開口４１３ａ、開口４１３ｂ、開口４１３ｄにそれぞれ、電極層４０４ａ、低抵抗領域４０６ａ、電極層４０４ｂと電気的に接続する配線層４１４ａ、配線層４１４ｂ、配線層４１４ｄを形成する（図６（Ｃ）参照）。
本実施の形態では、開口４１３ａおよび開口４１３ｄと、開口４１３ｂは別々の工程で形成する。まず、レジストマスクを用い、選択的にエッチングをして開口４１３ａおよび開口４１３ｄを形成し、次にレジストマスクを除去した後、再度、レジストマスクを用い、選択的にエッチングをして開口４１３ｂを形成する。その後、レジストマスクを除去する。この順に限られず、先に開口４１３ｂを形成してもよい。
配線層４１４ａ、配線層４１４ｂ、配線層４１４ｄはゲート電極層４１０と同様の材料および作製方法を用いて形成することができる。例えば、配線層４１４ａ、配線層４１４ｂ、配線層４１４ｄとして窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
また、配線層４１４ａおよび配線層４１４ｂは、絶縁層４１２上で接続されて同電位になっていてもよい。
また、ゲート電極層４１０から見て低抵抗領域４０６ａ側に配線層が複数ある構造にすることによって、レイアウトの自由度が高くなり、半導体装置の高精細化を図ることができる。
また、配線層は、開口を介して電極層と接続するため、配線層と電極層は同じ材料で形成されることが好ましい。そのようにすることにより、同じ材料同士が接触することでコンタクト抵抗を抑えることができる。
以上により、ゲート電極層形成後に不純物を添加する処理により、電極層や酸化物半導体層などの低抵抗化された領域でコンタクトすると良好なオーミックコンタクトをとることができ、オン電流や移動度が向上し、高速応答が可能となる。また、低抵抗化された領域において、オーミックコンタクトをとることができるため、ショットキー接合と比較して熱的にも安定な動作が可能となる。また、酸化物半導体層と電気的に接続する電極層は、下地絶縁層中に設けられているため、当該電極層の膜厚を厚くした場合でも、電極層のカバレッジ不良が生じないため、電極層及び配線層の厚膜化を達成しつつ、酸化物半導体層を薄膜化することが可能となり、トランジスタの微細化、高速駆動化を図ることができる。また、電極層および低抵抗領域に重畳する配線層は、低抵抗領域を突き抜けたとしても低抵抗領域の下部で接する電極層で電気的接続が補償されるため、開口を形成する際に精密なアライメントを必要とせず、信頼性の高いトランジスタを形成することができる。また、ゲート電極層４１０から見て低抵抗領域４０６ａ側に配線層が複数ある構造にすることによって、レイアウトの自由度が高くなり、半導体装置の高精細化を図ることができる。
また、図７（Ａ）乃至図７（Ｄ）に、図１および図４とは異なるトランジスタの構成例を示す。
図７（Ａ）に示すトランジスタ４７０は、上述のトランジスタ４５０に対して、さらに下地絶縁層４０２ａ上に電極層４０４ｂが低抵抗領域４０６ｂと接して設けられた構造である。ゲート絶縁層４０８および絶縁層４１２に形成された開口４１３ｅに配線層４１４ｅが設けられている。
図７（Ｂ）に示すトランジスタ４８０は、図７（Ａ）に示すトランジスタ４７０に対して、さらに電極層４０４ｂに達する開口４１３ｆに配線層４１４ｆが設けられている。
図７（Ｃ）に示すトランジスタ４９０は、上述のトランジスタ４５０に対して、さらに低抵抗領域４０６ａおよび低抵抗領域４０６ｂの内部に達する開口４１３ｇおよび開口４１３ｈに配線層４１４ｇおよび配線層４１４ｈが設けられている。
図７（Ｄ）に示すトランジスタ５００は、図７（Ａ）に示すトランジスタ４７０に対して、さらに電極層４０４ａおよび電極層４０４ｂの内部に達する開口４１３ｉおよび開口４１３ｊに配線層４１４ｉおよび配線層４１４ｊが設けられている。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１または実施の形態２に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１または実施の形態２で示すトランジスタのいずれの構造も適用することができる。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図８は、半導体装置の構成の一例である。図８（Ａ）に半導体装置の断面図を、図８（Ｂ）に半導体装置の平面図を、図８（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＣ１−Ｃ２、およびＤ１−Ｄ２における断面に相当する。
図８（Ａ）および図８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１または実施の形態２で示した構成と同一の構成とすることができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図８（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。さらに、絶縁層１３０上に絶縁層１３１が設けられている。なお、高集積化を実現するためには、図８（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極層１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
図８（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
酸化物半導体層１４４には、不純物を添加する処理が行われており、ゲート電極層をマスクとして、酸化物半導体層に不純物を添加する処理を行うことにより酸化物半導体層に自己整合的に低抵抗領域１４４ａ、低抵抗領域１４４ｂおよびチャネル形成領域１４４ｃを形成する。
低抵抗領域１４４ａおよび低抵抗領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによって酸化物半導体層中のキャリア密度が増加し、配線層と酸化物半導体層の間のコンタクト抵抗が低くなるため、配線層と酸化物半導体層の間で良好なオーミックコンタクトをとることができ、オン電流や移動度が向上し、高速応答が可能となる。また、低抵抗化された領域において、オーミックコンタクトをとることができるため、ショットキー接合と比較して熱的にも安定な動作が可能となる。
トランジスタ１６２上には、絶縁層１５０が単層または積層で設けられている。また、ゲート絶縁層１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１４８ｂが設けられており、電極層１４２ａと、ゲート絶縁層１４６と、導電層１４８ｂとによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０および絶縁層１５２が設けられている。そして、絶縁層１５２上には、電極層１４２ａと、低抵抗領域１４４ａと、電極層１４２ｂとを接続するための配線層１５６ａおよび配線層１５６ｂが設けられている。配線層１５６ａは、絶縁層１５０、絶縁層１５２およびゲート絶縁層１４６などに形成された開口１５７ａ、開口１５７ｂを介してそれぞれ電極層１４２ａ、低抵抗領域１４４ａおよび電極層１４２ｂと電気的に接続される。また、配線層１５６ｂは、絶縁層１５０、絶縁層１５２およびゲート絶縁層１４６などに形成された開口１５７ｃを介して電極層１４２ｂと電気的に接続される。本実施の形態では、電極層１４２ａと接続する配線層と、低抵抗領域１４４ａと接続する配線層とを同一の配線層１５６ａとしているがこれに限られず、実施の形態１または実施の形態２で示すように別々の配線層を設けても良い。
また、電極層および低抵抗領域に重畳する配線層は、低抵抗領域を突き抜けたとしても低抵抗領域の下部で接する電極層で電気的接続が補償されるため、開口を形成する際に精密なアライメントを必要とせず、信頼性の高いトランジスタを形成することができる。また、ゲート電極層１４８ａから見て低抵抗領域１４４ａ側に配線層が複数ある構造にすることによって、レイアウトの自由度が高くなり、半導体装置の高精細化を図ることができる。
図８（Ａ）および図８（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２および容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図８（Ａ）および図８（Ｂ）に対応する回路構成の一例を図８（Ｃ）に示す。
図８（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
図８（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６２のソース電極またはドレイン電極の他方と、容量素子１６４の電極の一方と、トランジスタ１６０のゲート電極層とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
本実施の形態で示すトランジスタ１６２は、本明細書に開示する、電極層を酸化物半導体層の下部に接して形成し、ゲート電極層をマスクとして酸化物半導体層に不純物を添加する処理を行うことで、トランジスタ１６２の良好な電気的特性を維持し、オフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上のように、上記のようなトランジスタは、オフ電流が低く、オン特性（例えば、オン電流および電界効果移動度）が高く、高速動作、高速応答が可能である。また、微細化も達成できる。よって、該トランジスタを用いることで高性能および高信頼性の半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、実施の形態１または実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図９および図１０を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１または実施の形態２に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１または実施の形態２で示すトランジスタのいずれの構造も適用することができる。
図９（Ａ）は、半導体装置の回路構成の一例を示し、図９（Ｂ）は半導体装置の一例を示す概念図である。まず、図９（Ａ）に示す半導体装置について説明を行い、続けて図９（Ｂ）に示す半導体装置について、以下説明を行う。
図９（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極またはドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、図９（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図９（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図９（Ｂ）に示す半導体装置について、説明を行う。
図９（Ｂ）に示す半導体装置は、上部に記憶回路として図９（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
図９（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図９（Ｂ）に示した半導体装置では、２つのメモリセルアレイ（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
次に、図９（Ａ）に示したメモリセル２５０の具体的な構成について図１０を用いて説明を行う。
図１０は、メモリセル２５０の構成の一例である。図１０（Ａ）に、メモリセル２５０の平面図を、図１０（Ｂ）に図１０（Ａ）の線分Ａ−Ｂにおける断面図をそれぞれ示す。
図１０（Ａ）および図１０（Ｂ）に示すトランジスタ１６２は、実施の形態１または実施の形態２で示した構成と同一の構成とすることができる。
図１０（Ｂ）に示すように、電極５０２および電極５０４上にトランジスタ１６２が設けられている。電極５０２は、図９（Ａ）におけるビット線ＢＬとして機能する配線であり、トランジスタ１６２の低抵抗領域と接して設けられている。また、電極５０４は、図１０（Ｂ）における容量素子２５４の一方の電極として機能し、トランジスタ１６２の低抵抗領域と接して設けられている。トランジスタ１６２において、電極５０４と重畳する領域に設けられた電極５０６は、容量素子２５４の他方の電極として機能する。
また、図１０（Ａ）に示すように、容量素子２５４の他方の電極５０６は、容量線５０８と電気的に接続する。ゲート絶縁層１４６を介して酸化物半導体層１４４上に設けられたゲート電極層１４８ａは、ワード線５０９と電気的に接続する。
また、図１０（Ｃ）に、メモリセルアレイ２５１と、周辺回路との接続部における断面図を示す。周辺回路は、例えばｎチャネル型トランジスタ５１０およびｐチャネル型トランジスタ５１２を含む構成とすることができる。ｎチャネル型トランジスタ５１０およびｐチャネル型トランジスタ５１２に用いる半導体材料としては、酸化物半導体以外の半導体材料（シリコンなど）を用いるのが好ましい。このような材料を用いることで、周辺回路に含まれるトランジスタの高速動作を図ることができる。
図１０（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、容量素子２５４は、図１０（Ｂ）で示すように電極５０４、ゲート絶縁層１４６、電極５０６が積層されることによって形成される。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１１乃至図１４を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図１１（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図１１（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力を低減することができる。
図１２に携帯機器のブロック図を示す。図１２に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図１３に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１３に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、およびメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、および制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６により読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示が行われる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２およびメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図１４に電子書籍のブロック図を示す。図１４に示す電子書籍はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１４のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーが電子書籍を読んでいるときに、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、特定の箇所を周囲と区別するハイライト機能を使用する場合などがある。ユーザーが指定した箇所の情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１３０ 絶縁層
１３１ 絶縁層
１４２ａ 電極層
１４２ｂ 電極層
１４４ 酸化物半導体層
１４４ａ 低抵抗領域
１４４ｂ 低抵抗領域
１４４ｃ チャネル形成領域
１４６ ゲート絶縁層
１４８ａ ゲート電極層
１４８ｂ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５６ａ 配線層
１５６ｂ 配線層
１５７ａ 開口
１５７ｂ 開口
１５７ｃ 開口
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
４００ 基板
４０２ａ 下地絶縁層
４０２ｂ 下地絶縁層
４０２ｃ 下地絶縁層
４０４ａ 電極層
４０４ｂ 電極層
４０６ 酸化物半導体層
４０６ａ 低抵抗領域
４０６ｂ 低抵抗領域
４０６ｃ チャネル形成領域
４０８ ゲート絶縁層
４１０ ゲート電極層
４１２ 絶縁層
４１３ａ 開口
４１３ｂ 開口
４１３ｃ 開口
４１３ｄ 開口
４１３ｅ 開口
４１３ｆ 開口
４１３ｇ 開口
４１３ｈ 開口
４１３ｉ 開口
４１３ｊ 開口
４１４ａ 配線層
４１４ｂ 配線層
４１４ｃ 配線層
４１４ｄ 配線層
４１４ｅ 配線層
４１４ｆ 配線層
４１４ｇ 配線層
４１４ｈ 配線層
４１４ｉ 配線層
４１４ｊ 配線層
４２０ 不純物
４５０ トランジスタ
４６０ トランジスタ
４７０ トランジスタ
４８０ トランジスタ
４９０ トランジスタ
５００ トランジスタ
５０２ 電極
５０４ 電極
５０６ 電極
５０８ 容量線
５０９ ワード線
５１０ ｎチャネル型トランジスタ
５１２ ｐチャネル型トランジスタ
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス（ＩＦ）
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (2)

  1. 第１の絶縁層と、
    前記第１の絶縁層と同一上面を有する第１の電極層と、
    前記第１の絶縁層上および前記第１の電極層上の酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層上のゲート電極層と、
    前記ゲート電極層上の第２の絶縁層と、
    前記第２の絶縁層上の第１及び第２の配線層と、を有し、
    前記酸化物半導体層は、第１の低抵抗領域と、第２の低抵抗領域と、前記第１の低抵抗領域と前記第２の低抵抗領域とに挟まれたチャネル形成領域とを有し、
    前記第１の低抵抗領域は、前記第１の電極層と接する領域を有し、
    前記チャネル形成領域は、前記第１の電極層とは接さず、
    前記ゲート絶縁層及び前記第２の絶縁層は、第１の開口及び第２の開口を有し、
    前記第１の配線層は、前記第１の開口を介して前記第１の電極層と接し、
    前記第２の配線層は、前記第２の開口を介して前記第１の低抵抗領域と接する半導体装置。
  2. 第１の絶縁層と、
    前記第１の絶縁層と同一上面を有する第１の電極層と、
    前記第１の絶縁層と同一上面を有する第２の電極層と、
    前記第１の絶縁層上、前記第１の電極層上および前記第２の電極層上の酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層上のゲート電極層と、
    前記ゲート電極層上の第２の絶縁層と、
    前記第２の絶縁層上の第１乃至第３の配線層と、を有し、
    前記酸化物半導体層は、第１の低抵抗領域と、第２の低抵抗領域と、前記第１の低抵抗領域と前記第２の低抵抗領域とに挟まれたチャネル形成領域とを有し、
    前記第１の低抵抗領域は、前記第１の電極層と接する領域を有し、
    前記第２の低抵抗領域は、前記第２の電極層と接する領域を有し、
    前記チャネル形成領域は、前記第１の電極層及び前記第２の電極層とは接さず、
    前記ゲート絶縁層及び前記第２の絶縁層は、第１の開口と、第２の開口と、第３の開口と、を有し、
    前記第１の配線層は、前記第１の開口を介して前記第１の電極層と接し、
    前記第２の配線層は、前記第２の開口を介して前記第１の低抵抗領域と接し、
    前記第３の配線層は、前記第３の開口を介して前記第２の電極層と接する半導体装置。
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