JP4862893B2 - 多層セラミック電子部品およびその製造方法 - Google Patents

Description

本願発明は、電子部品およびその製造方法に関し、詳しくは、多層セラミック素体に表面実装型電子部品を搭載してなる多層セラミック電子部品およびその製造方法に関する。

近年、エレクトロニクス分野における電子部品の性能は著しく向上しており、大型コンピュータ、移動通信端末、パーソナルコンピュータなどの情報処理装置における情報処理速度の高速化、装置の小型化、多機能化に貢献している。

このような電子部品の一つとして、ＶＬＳＩ、ＵＬＳＩなどの半導体デバイスをセラミック基板上に複数実装したマルチチップモジュール（ＭＣＭ）が挙げられる。このようなモジュールにおいては、ＬＳＩの実装密度を高め、各ＬＳＩ間を電気的に確実に接続するために、配線導体を３次元的に配置したセラミック多層基板が広く用いられている。

このセラミック多層基板は、複数のセラミック層を積層することにより形成されており、その表面や内部に回路構成用の配線導体を備えたものであるが、携帯電話や自動車用無線通信機器などに代表される移動通信端末においては、高機能高密度実装の要求も厳しくなり、さらなる小型化が求められている。また、その用途などから、セラミック多層基板を用いた製品の耐衝撃性に対する要求はますます高まっている。

ところで、半導体デバイスなどを基板上に実装する方法として、図１８に示すように、基板５１上にビア電極や印刷電極などを用いて形成した導体パターン５２上に、半導体素子５３に設けられたはんだボール（バンプ）５４を溶融接合するとともに、耐衝撃性を向上させるために、基板５１と半導体素子５３の間に熱硬化性樹脂５５を衝撃緩和層として充填するようにした実装方法が提案されている（特許文献１）。

このような実装方法あるいは実装構造は、耐衝撃性の向上に有効であり、セラミック多層基板を用いた製品の耐衝撃性の向上にも寄与しうるものであるが、このような実装構造を採用しようとした場合、製品の小型化を図るためには、導体パターン、すなわち、表面電極の面積をさらに縮小化することが必要になる。

しかしながら、導電性確保のための表面電極の面積が減少すると、はんだボール径を小さくせざるを得ず、基板５１と半導体素子５３の間が狭くなり、ここに充填された熱硬化性樹脂（衝撃緩和層）５５の厚みが薄くなり、特許文献１のような実装構造を備えたセラミック多層基板をもってしても、耐衝撃性が不十分になるという事態が生じるに至っている。

また、従来の半導体素子の実装構造として、例えば、図１９に示すように、半導体素子６１の裏面に形成された電極６２を、導電性接着剤により形成された先端部が面一にレベル調節された複数の突起状電極６３を表面に有する多層配線基板６４上に搭載し、半導体素子６１の電極６２と、突起状電極６３の先端部とを電気的接合するとともに、半導体素子６１と多層配線基板６４との間隙に、収縮性絶縁樹脂層６５を充填するようにした実装構造（半導体装置）が提案されている（特許文献２）。

そして、この特許文献２の実装構造の場合、半導体素子６１を多層配線基板６４に実装した半導体装置において、多層配線基板６４に対する厳しい平坦性を要求することなく、信頼性の高い半導体素子６１の実装を行うことができるとされている。

しかしながら、上記従来の実装構造の場合、突起状電極（柱状電極）６３の小径化や、突起状電極（柱状電極）６３の高さと径の比（高さ／径）であるアスペクト比の向上、隣り合う突起状電極（柱状電極）６３の間隔の縮小などに限界が生じ、より小径でアスペクト比の高い突起状電極（柱状電極）６３に対する要求に十分に応えることができなくなっているのが実情である。

また、特許文献２の実装構造の場合、半導体素子６１を実装した後に、半導体素子６１と多層配線基板６４との間隙に樹脂を注入配置する必要があるが、樹脂の流動性ゆえ、半導体素子６１の下側領域からその周囲の領域に樹脂が流出し、しかも、その流出状態にばらつきがあるため、半導体素子６１が搭載された領域の周囲に、他の表面実装型電子部品を搭載するにあたって、半導体素子６１が搭載された領域に近接する領域を搭載スペースとして有効に利用することができず、表面実装型電子部品の高密度実装が妨げられるという問題点がある。
実開平４−９９８３４号公報 特開平１１−２６６３１号公報

本願発明は、上記課題を解決するものであり、表面実装型電子部品を固定するためのアンダーフィル樹脂の流出がなく、高密度でしかも高精度の部品実装が可能な多層セラミック電子部品の製造方法、および、該製造方法により製造される、耐衝撃性や小型化対応性に優れた信頼性の高い多層セラミック電子部品を提供することを目的とする。

上記課題を解決するために、本願請求項１の多層セラミック電子部品の製造方法は、
多層セラミック素体の第１主面に表面実装型電子部品を搭載してなる多層セラミック電子部品の製造方法であって、
(ａ)未焼結セラミック基材層が積層され、所定の第１導体パターンが配設された、未焼成の多層セラミック素体と、
前記多層セラミック素体の前記第１主面の少なくとも一部領域に配設された、下記の未焼成多層セラミック素体を焼成する工程を経て、ポーラスなセラミック成形体となる台座部であって、前記表面実装型電子部品が接続される第２導体パターンを有するとともに、前記表面実装型電子部品の垂直投影領域よりも外側に位置する樹脂導入部を有する、前記表面実装型電子部品を搭載するための台座部と
を備えた台座部付きの未焼成多層セラミック素体を作製する工程と、
(ｂ)前記台座部付きの未焼成多層セラミック素体を焼成する工程と、
(ｃ)焼成後の、ポーラスなセラミック成形体からなる台座部を備えた台座部付きの多層セラミック素体の前記台座部に、前記第２導体パターンを介して前記表面実装型電子部品を搭載する工程と、
(ｄ)前記台座部、ならびに、前記台座部と前記表面実装型電子部品との間に、前記樹脂導入部から樹脂を充填し、硬化させる工程と
を具備することを特徴としている。

また、請求項２の多層セラミック電子部品の製造方法は、請求項１の発明の構成において、前記未焼結セラミック基材層と、前記未焼結セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層することにより、前記未焼成の多層セラミック素体を形成することを特徴としている。

また、請求項３の多層セラミック電子部品の製造方法は、請求項１または２の発明の構成において、前記台座部が、前記第２導体パターンとして、一方側端面が前記台座部の表面に露出するビアホール導体を備えており、前記表面実装型電子部品が、前記表面に露出した前記ビアホール導体の一方側端面に、導電性接合材を介して搭載されることを特徴としている。

また、請求項４の多層セラミック電子部品の製造方法は、請求項１〜３のいずれかの発明の構成において、前記台座部の前記第２導体パターンが、前記台座部上に搭載された前記表面実装型電子部品と、前記多層セラミック素体の前記第１導体パターンとを接続するものであることを特徴としている。

また、請求項５の多層セラミック電子部品の製造方法は、請求項１〜４のいずれかの発明の構成において、前記表面実装型電子部品が半導体素子であることを特徴としている。

また、請求項６の多層セラミック電子部品の製造方法は、請求項１〜５のいずれかの発明の構成において、前記台座部に複数の前記表面実装型電子部品を搭載する場合において、前記台座部に、前記各表面実装型電子部品に共通の樹脂導入部を設け、前記共通の樹脂導入部から樹脂を充填することにより、前記台座部、ならびに、前記台座部と複数の前記表面実装型電子部品との間に樹脂を充填することを特徴としている。

また、請求項７の多層セラミック電子部品の製造方法は、請求項１〜６のいずれかの発明の構成において、前記多層セラミック素体の前記第１主面の、前記台座部が設けられていない領域にも、前記台座部に搭載される前記表面実装型電子部品以外の表面実装型電子部品を搭載することを特徴としている。

また、請求項８の多層セラミック電子部品の製造方法は、請求項２〜７のいずれかの発明の構成において、前記未焼成の多層セラミック素体として、前記第１主面側に前記収縮抑制層が配設された構造を有する未焼成の多層セラミック素体を形成することを特徴としている。

また、請求項９の多層セラミック電子部品の製造方法は、請求項１〜８のいずれかの発明の構成において、前記台座部のうち、前記樹脂導入部を除く領域が、前記台座部に搭載される前記表面実装型電子部品の垂直投影領域よりも内側に位置することを特徴としている。

また、請求項１０の多層セラミック電子部品の製造方法は、請求項１〜９のいずれかの発明の構成において、前記台座部の厚みが１５〜１５０μmであることを特徴としている。

また、請求項１１の多層セラミック電子部品の製造方法は、請求項３〜１０のいずれかの発明の構成において、前記未焼結セラミック基材層が、低温焼結セラミックを主成分とする未焼結セラミック基材層であり、前記収縮抑制層が、前記低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分とする収縮抑制層であることを特徴としている。

また、請求項１２の多層セラミック電子部品の製造方法は、請求項１〜１１のいずれかの発明の構成において、前記台座部を構成するセラミックが、前記未焼結セラミック基材層を構成するセラミックの焼結温度では実質的に焼結しないセラミックであることを特徴としている。

また、請求項１３の多層セラミック電子部品は、
多層セラミック素体の第１主面に表面実装型電子部品を搭載してなる多層セラミック電子部品であって、
セラミック基材層が積層され、かつ、所定の第１導体パターンを有する多層セラミック素体と、
前記多層セラミック素体の前記第１主面の一部領域に配設された、ポーラスなセラミック成形体である台座部であって、前記表面実装型電子部品が接続される第２導体パターンを有するとともに、前記表面実装型電子部品の垂直投影領域よりも外側に位置する樹脂導入部を有する、前記表面実装型電子部品を搭載するための台座部と、
前記台座部に前記第２導体パターンを介して搭載された前記表面実装型電子部品と
を具備し、
少なくとも前記ポーラスなセラミック成形体である前記台座部には樹脂が充填されていることを特徴としている。

また、請求項１４の多層セラミック電子部品は、請求項１３の発明の構成において、前記台座部、ならびに、前記台座部と前記表面実装型電子部品との間には、前記樹脂導入部を経て充填された、同一組成の樹脂が充填されていることを特徴としている。

また、請求項１５の多層セラミック電子部品は、請求項１３またはの発明の構成において、前記表面実装型電子部品が、前記台座部の前記第２導体パターンを介して前記多層セラミック素体の前記第１導体パターンに電気的に接続されていることを特徴としている。

本願請求項１の多層セラミック電子部品の製造方法は、未焼結セラミック基材層が積層され、所定の第１導体パターンが配設された、未焼成の多層セラミック素体と、前記多層セラミック素体の前記第１主面の少なくとも一部領域に配設され、表面実装型電子部品を接続するための第２導体パターンを有するとともに、該表面実装型電子部品の垂直投影領域よりも外側に位置する樹脂導入部を有する台座部（焼成後にポーラスなセラミック成形体となる、焼成前の台座部）とを備えた台座部付きの未焼成多層セラミック素体を形成し、これを焼成した後、台座部に表面実装型電子部品を搭載し、台座部、ならびに、台座部と表面実装型電子部品との間に、樹脂導入部から樹脂を充填するようにしているので、台座部を、ポーラスなセラミック成形体に樹脂が含浸された構造として、台座部を樹脂により多層セラミック素体の第１主面に確実に固着させることが可能になり、機械的強度が高く、多層セラミック素体への接合強度に優れた台座部を備えた多層セラミック電子部品を得ることが可能になる。

そして、本願発明においては、台座部が表面実装型電子部品の垂直投影領域よりも外側に位置する樹脂導入部を有しているので、例えば、上方から台座部の樹脂導入部に樹脂を供給するだけで、毛細管現象により、台座部、詳しくは台座部を構成するポーラスなセラミック成形体の隙間（セラミック粒子間）、および、台座部と表面実装型電子部品の隙間に樹脂を容易かつ確実に充填することが可能になる。
また、台座部はポーラスなセラミック成形体であり、樹脂導入部を経て充填された樹脂は台座部、および、台座部と表面実装型電子部品の隙間に確実に保持されるため、樹脂が台座部から周囲に流出することがなく、樹脂の流出による周囲領域への悪影響を抑制することができる。

また、台座部が配設された領域からその周囲の領域に、あるいは台座部に搭載された表面実装型電子部品が占める領域と隣接する領域に樹脂が流出することが抑制、防止される結果、台座部と、その周囲の領域に配設される他の表面実装型電子部品の間隔を狭く設計する（狭ギャップに設計する）ことが可能になり、台座部に搭載された表面実装型電子部品の周囲にも、密に他の表面実装型電子部品を実装することが可能になるため、高密度で高精度な実装形態を実現することができる。

さらに、表面実装型電子部品と台座部との間に充填された樹脂は、表面実装型電子部品と台座部とを接合させる接合層として機能するとともに、衝撃吸収層としても機能するため、表面実装型電子部品を台座部に確実に固定しつつ、耐衝撃性を向上させることが可能になる。
したがって、本願請求項１の発明によれば、表面実装型電子部品を固定するためのアンダーフィル樹脂の流出がなく、表面実装型電子部品の高密度でしかも高精度の実装が行われた信頼性の高い多層セラミック電子部品を効率よく製造することができる。

なお、本願発明において、台座部上に搭載される表面実装型電子部品としては、例えば、トランジスタ、ＩＣ、ＬＳＩなどが例示されるが、本願発明の多層セラミック電子部品の構造は、高密度に狭ギャップＩ／Ｏ端子を、ほぼ同一平面内に多数有する表面実装型電子部品の実装構造に適していることから、例えば、ＩＣ、ＬＳＩなどのＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）接続型の大型半導体素子をベアチップで搭載する場合に特に有意義である。

なお、本願発明において台座部が備えているような樹脂導入部を備えていない構成の場合にも、樹脂の供給態様を工夫すれば、台座部の周囲への樹脂の流出を抑制、防止しつつ、台座部に樹脂を充填することも可能ではあるが、本願発明によれば、上述のように、表面実装型電子部品の垂直投影領域よりも外側に位置する樹脂導入部に上方から樹脂を供給するだけで、台座部の周囲への樹脂の流出を抑制、防止しつつ、台座部、ならびに台座部と表面実装型電子部品の間に樹脂を充填することが可能であり、製造設備の簡素化、製造工程の簡略化、表面実装型電子部品の実装の容易性、高密度実装への対応性などの見地から、本願発明が有意義なものであることは明らかである。

また、台座部が、ポーラスなセラミック成形体から形成されているので、樹脂が毛管現象により台座部１１、半導体素子１３と台座部１１との間に選択的に浸透、浸入するため、樹脂導入部から充填された樹脂が、台座部の外側にまで流れ出すことを効率よく抑制することが可能になる。

また、請求項２の多層セラミック電子部品の製造方法のように、未焼成の多層セラミック素体を、未焼結セラミック基材層と、収縮抑制層とが積層された構造のものとした場合、焼成工程において、多層セラミック素体の積層方向と直交する方向（未焼結セラミック基材層の平面方向）の収縮を抑制、防止して、寸法精度が良好で、信頼性の高い多層セラミック電子部品を得ることができる。

また、請求項３の多層セラミック電子部品の製造方法のように、台座部の第２導体パターンを、一方側端面が台座部の表面に露出するビアホール導体とし、表面実装型電子部品を、表面に露出したビアホール導体の一方側端面に、導電性接合材を介して搭載することにより、表面実装型電子部品の台座部への接続・固定信頼性を向上させることが可能になる。

すなわち、請求項３の多層セラミック電子部品の製造方法により製造された多層セラミック電子部品においては、一方側端面が台座部の表面に露出するように配設されたビアホール導体（柱状電極）の、前記一方側端面に例えば、はんだなどの導電性接合材を介して表面実装型電子部品を接合するようにしているので、表面実装型電子部品を台座部を介して多層セラミック素体に確実に接合することが可能になり、従来の、表面実装型電子部品と基板の薄板状の電極とが、直接電気的な接合を形成している場合に比べて、優れた耐衝撃性を実現することが可能になる。したがって、多層セラミック素体に衝撃が加えられた場合においても、台座部によって、衝撃が、表面実装型電子部品と導電性接合材との接合部に伝わることを抑制して、より大きな衝撃に対しても接合信頼性を損ねることのない、表面実装型電子部品の接続構造を得ることが可能になる。

また、請求項４の多層セラミック電子部品の製造方法のように、台座部の第２導体パターンにより、表面実装型電子部品と、多層セラミック素体の第１導体パターンとを接続するようにした場合、表面実装型電子部品の機械的接続と電気的接続を同時に行うことが可能になり、製品の小型化、構成の簡略化を実現することができる。

また、請求項５の多層セラミック電子部品の製造方法のように、台座部上に半導体素子を実装するようにした場合、本願発明をより実効あらしめることができる。すなわち、本願発明にかかる多層セラミック電子部品は、上述のように、狭ギャップＩ／Ｏ端子をほぼ同一平面内に多数、高密度に有するＢＧＡ接続型の半導体素子のベアチップ実装に適していることから、請求項５の多層セラミック電子部品の製造方法のように、例えば、ＩＣ、ＬＳＩなどのＢＧＡ接続型の大型半導体素子などをベアチップで搭載する場合に、高密度で高精度の実装を行うことが可能になり、特に有意義である。

また、請求項６の多層セラミック電子部品の製造方法のように、台座部に複数の表面実装型電子部品を搭載する場合に、台座部に、各表面実装型電子部品に共通の樹脂導入部を設け、共通の樹脂導入部から樹脂を充填するようにした場合、複数の表面実装型電子部品を効率よく台座部上に搭載、固定することが可能になり、本願発明をさらに実効あらしめることができる。

また、請求項７の多層セラミック電子部品の製造方法のように、多層セラミック素体の第１主面の、台座部が設けられていない領域にも、他の表面実装型電子部品を搭載するようにした場合、より部品搭載密度が高く、小型、高性能の多層セラミック電子部品を効率よく製造することが可能になる。

なお、台座部が設けられていない領域に搭載される表面実装型電子部品の種類に特別の制約はなく、その例としては、チップコンデンサ、チップ抵抗、チップサーミスタ、チップインダクタなどの、台座部上に配置される表面実装型電子部品に比べて、Ｉ／Ｏ端子の数が少ない受動素子などが挙げられる。

また、請求項８の多層セラミック電子部品の製造方法のように、未焼成の多層セラミック素体として、第１主面側に収縮抑制層が配設された構造を有する未焼成の多層セラミック素体を形成するようにした場合、焼成工程における多層セラミック素体の平面方向の収縮をより確実に抑制、防止するとともに、機械的強度の大きい多層セラミック素体を得ることが可能になり、寸法精度が良好で、信頼性の高い多層セラミック電子部品を効率よく製造することが可能になる。

すなわち、多層セラミック素体の表面である第１主面にも収縮抑制層を配設するようにした場合、収縮抑制層に対してはセラミック層によって圧縮応力が発生し、逆に、セラミック層に対しては収縮抑制層から、無収縮化のための引っ張り応力が発生する。そして、一般的に、セラミック基板の強度は、その表面に圧縮応力が作用している状態における方が大きくなる。したがって、多層セラミック素体の強度を向上させる見地からは、多層セラミック素体の表面である第１主面側にも収縮抑制層が位置していることが好ましい。

また、請求項９の多層セラミック電子部品の製造方法のように、台座部のうち、樹脂導入部を除く領域が、台座部に搭載される表面実装型電子部品の垂直投影領域よりも内側に位置するようにした場合、多層セラミック素体の表面の、台座部が配設されていない領域、すなわち、他の表面実装型電子部品を実装することが可能な領域を拡げることが可能になり、より多くの表面実装型電子部品が実装された、小型、高密度で信頼性の高い多層セラミック電子部品を得ることが可能になる。

また、請求項１０の多層セラミック電子部品の製造方法のように、台座部の厚みを１５〜１５０μmの範囲とすることにより、製品の高さが高くなることを抑制しつつ、耐衝撃性や、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品を得ることが可能になる。

なお、台座部の厚みが１５μm未満になると、落下時などにおける衝撃が、台座部とセラミック素体との接合部に集中しやすくなるため、衝撃に対する破断抑制効果が減少して、耐衝撃性が不十分になり、また、台座部の厚みが１５０μmを超えると、台座部に十分に樹脂を充填することが困難になるため好ましくない。したがって、台座部の厚みは１５〜１５０μmの範囲とすることが望ましい。

また、請求項１１の多層セラミック電子部品の製造方法のように、未焼結セラミック基材層を、低温焼結セラミックを主成分とする未焼結セラミック基材層とし、収縮抑制層を、低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分とする収縮抑制層とした場合、比較的低い温度で、平面方向の収縮を引き起こすことなく、確実に焼成することが可能になるため、製造コストの削減を図りつつ、平面方向の寸法精度が高く、所望の特性を確実に備えた、信頼性の高い多層セラミック電子部品を提供することが可能になる。

また、請求項１２の多層セラミック電子部品の製造方法のように、台座部を構成するセラミックとして、セラミック基材層を構成するセラミックの焼結温度では実質的に焼結しないセラミックを用いることにより、台座部と多層セラミック素体とを同時焼成することができるため、焼成収縮挙動の相違による実装領域の歪みや位置ずれを抑制することが可能になる。さらに、焼成工程で実質的に焼結しなかったポーラスなセラミック成形体からなる台座部には、空隙が存在しているため、ここに樹脂を容易に浸透させることができ、本願発明をより実効あらしめることが可能になる。

また、請求項１３の多層セラミック電子部品は、所定の第１導体パターンを有する多層セラミック素体と、多層セラミック素体の第１主面の一部領域に配設され、第２導体パターンを有し、表面実装型電子部品の垂直投影領域よりも外側に位置する樹脂導入部が配設された、表面実装型電子部品を搭載するための台座部（ポーラスなセラミック成形体）と、台座部に第２導体パターンを介して搭載された表面実装型電子部品とを備え、少なくとも台座部には樹脂が充填された構造を有していることから、表面実装型電子部品が搭載される台座部は樹脂により多層セラミック素体に強固に固着している。
また、表面実装型電子部品の垂直投影領域よりも外側に位置する樹脂導入部が配設されているため、上方から樹脂を充填するだけで、樹脂が台座部の周囲に流出することを防止しつつ、台座部を構成するポーラスなセラミック成形体の隙間に樹脂を容易かつ確実に充填することが可能になる。
また、樹脂の流出がなく、台座部の周囲にも高密度に表面実装型電子部品を実装することが可能になるため、高精度な実装形態を実現することが可能になる。
したがって、耐衝撃性や、小型化対応性に優れた、信頼性の高い多層セラミック電子部品を提供することが可能になる。

また、樹脂が充填された構造を有し、少なくとも該樹脂により多層セラミック素体の第１主面に固着された台座部の構成例としては、例えば、多層セラミック素体の第１主面に配置した未焼成のセラミック成形体を熱処理してシート中に含まれるバインダ成分を揮発させるとともに、主要部または一部を焼結させ、あるいは、実質的に焼結していないが所定形状を保つようなポーラス状態にしたセラミック粉末の集合体、すなわち、ポーラスなセラミック成形体に、樹脂を含浸、硬化させることにより、多層セラミック素体の第１主面に少なくとも樹脂により固着させた台座部などが例示される。

また、請求項１３の多層セラミック電子部品においては、表面実装型電子部品と台座部の隙間に、台座部に充填した樹脂と同じ樹脂をアンダーフィル樹脂として充填することも可能であり、また、台座部に充填した樹脂とは種類の異なる樹脂をアンダーフィル樹脂として充填することも可能である。なお、台座部に充填した樹脂と同じ樹脂をアンダーフィル樹脂として充填する場合には、台座部の樹脂導入部から、台座部に充填するのに必要な樹脂と、表面実装型電子部品と台座部の隙間に充填するのに必要な樹脂の合計量を供給することにより、一度の操作で台座部と、表面実装型電子部品と台座部の隙間への樹脂の充填を行うことができる。

また、請求項１４の多層セラミック電子部品のように、ポーラスなセラミック成形体からなる台座部、ならびに、台座部と表面実装型電子部品との間に、樹脂導入部を経て充填された、同一組成の樹脂が充填された構造とした場合、台座部を構成する樹脂との親和性の高い樹脂層を表面実装型電子部品と台座部との間に形成することが可能になり、耐衝撃性に優れた信頼性の高い多層セラミック電子部品を提供することが可能になる。

また、請求項１５の多層セラミック電子部品のように、表面実装型電子部品が、台座部の第２導体パターンにより、多層セラミック素体の第１導体パターンに電気的に接続されるような構成とすることにより、表面実装型電子部品の機械的接続と電気的接続が同時に行われた、小型、高性能で、信頼性の高い多層セラミック電子部品を提供することが可能になる。

本願発明の実施例にかかる多層セラミック電子部品（多層セラミック基板）の構成を示す図である。 (ａ)は図１の多層セラミック電子部品の要部（多層セラミック素体上への台座部の配設態様）を示す分解斜視図、(ｂ)は台座部上に半導体素子を搭載した状態を示す斜視図である。 本願発明の実施例にかかる多層セラミック電子部品の製造方法の一工程を示す図である。 本願発明の実施例にかかる多層セラミック電子部品の製造方法の他の工程を示す図である。 本願発明の実施例にかかる多層セラミック電子部品の製造方法のさらに他の工程を示す図である。 本願発明の実施例にかかる多層セラミック電子部品の製造方法のさらに他の工程を示す図である。 本願発明の実施例にかかる多層セラミック電子部品の製造方法のさらに他の工程を示す図である。 本願発明の実施例にかかる多層セラミック電子部品の製造方法のさらに他の工程を示す図である。 (ａ)〜(ｅ)は実施例の多層セラミック電子部品を構成する台座部の形成方法を説明する図である。 本願発明の実施例の多層セラミック電子部品の特性を比較するための比較例１にかかる多層セラミック電子部品を示す図である。 本願発明の実施例の多層セラミック電子部品の特性を比較するための比較例２にかかる多層セラミック電子部品を示す図である。 本願発明の実施例にかかる多層セラミック電子部品の製造方法により製造された多層セラミック電子部品の耐衝撃性を調べるために作製した試料を模式的に示す図である。 (ａ)，(ｂ)は本願発明の多層セラミック電子部品を構成する台座部の構成の変形例を示す図である。 本願発明の多層セラミック電子部品を構成する台座部の構成の他の変形例を示す図である。 本願発明の多層セラミック電子部品における、台座部上への表面実装型電子部品の配設態様の変形例を示す図であり、(ａ)は正面断面図、(ｂ)は平面図である。 本願発明の多層セラミック電子部品における、台座部上への表面実装型電子部品の配設態様の他の変形例を示す図である。 本願発明の多層セラミック電子部品における、台座部上への表面実装型電子部品の配設態様のさらに他の変形例を示す図である。 従来の半導体デバイスなどの実装方法を示す図である。 従来の他の半導体素子の実装構造を示す図である。

１ 第１のセラミック層
２ 第２のセラミック層（収縮抑制層）
３ 内部面内導体
４ 多層セラミック素体
４ａ グリーンシート成形体（未焼成多層セラミック素体）
５ 外部導体
６ 端子電極
７ ビアホール導体
１０ 多層セラミック基板
１１ 台座部
１１Ａ 樹脂導入部
１３ 半導体素子（表面実装型電子部品）
１４ 多層セラミック素体の上面（第１主面）
１５ はんだ
１５ａ はんだペースト
１６ 樹脂層
１７ 台座部用ビアホール導体
１７ａ 一方側端面（上側端面）
１７ｂ 他方側端面
２１ 非金属無機粉末（セラミック粉末）
２２ 樹脂
２３ 表面実装型電子部品
２４ 樹脂供給ノズル
２５ はんだボール
３１ キャリアフィルム
３２ グリーンシート
３３ 貫通孔
３４ 導電性ペースト
３５ 研磨ロール
４０ プリント配線基板
４１ 樹脂製筐体
Ａ、Ａ１、Ａ２ 多層セラミック電子部品
Ｒ 垂直投影領域

以下に本願発明の実施例を示して、本願発明の特徴とするところをさらに詳しく説明する。

図１は本願発明の一実施例にかかる多層セラミック電子部品である多層セラミック電子部品の全体構造を示す断面図である。
また、図２(ａ)は図１の多層セラミック電子部品の要部（多層セラミック素体上への台座部の配設態様）を示す分解斜視図、(ｂ)は台座部上に半導体素子を搭載した状態を示す斜視図である。なお、図２(ａ)，(ｂ)においては、多層セラミック素体、台座部、半導体素子のみを示しており、他の部品は省略している。

図１，図２(ａ)，(ｂ)に示すように、この実施例１の多層セラミック電子部品Ａは、セラミック基材層である第１のセラミック層１と、第１のセラミック層の主面に接するように積層された、焼成工程でセラミック基材層の平面方向の収縮を抑制するために配設された収縮抑制層である第２のセラミック層２と、第１のセラミック層１と第２のセラミック層２との層間に形成された導体パターンである内部面内導体３とを備えた多層セラミック素体４を有している。

また、多層セラミック素体４の表面には外部導体５，端子電極６が形成され、第１のセラミック層１および／または第２のセラミック層２を貫通するようにしてビアホール導体７が形成されている。そして、異なる層に配置されている内部面内導体３どうし、あるいは内部面内導体３と外部導体５または端子電極６とは、必要に応じてビアホール導体７を介して互いに電気的に接続されている。

また、この実施例１の多層セラミック電子部品Ａは、第１および第２のセラミック層１，２および内部面内導体３を備えた多層セラミック素体４の上面（第１主面）１４の一部領域に、非金属無機粉末２１と樹脂２２とを含む材料からなる台座部１１、すなわち、この実施例１では非金属無機粉末（セラミック粉末）２１の集合体（ポーラスなセラミック成形体）が樹脂２２により第１主面１４に固着されてなる台座部１１を備えており、台座部１１は、その一方側端面（上側端面）１７ａが台座部１１の上面側に露出し、他方側端面１７ｂが多層セラック素体４に配設されたビアホール導体７を介して内部面内導体３に接続するように設けられた台座部用ビアホール導体１７を備えている。
なお、この実施例１では、多層セラミック素体４に配設された内部面内導体３、外部導体５、ビアホール導体７などが、本願発明における第１導体パターンを構成しており、また、台座部に配設された台座部用ビアホール導体１７が本願発明における第２導体パターンを構成している。
なお、台座部１１に配設される台座部用ビアホール導体１７は、径を３０〜１２０μmの範囲とすることが望ましい。

また、台座部１１上には、表面実装型電子部品として、半導体素子１３が配設されており、半導体素子１３は、導電性接合材であるはんだ１５を介して、台座部１１に配設された台座部用ビアホール導体１７に電気的に接続されている。
さらに、台座部１１と半導体素子１３の隙間には、台座部１１に用いられている樹脂２２と同組成の樹脂２２が充填されてなる樹脂層１６が配設されている。

そして、この多層セラミック電子部品Ａを構成する台座部１１には、図２(ａ)，(ｂ)に示すように、表面実装型電子部品（半導体素子）１３の垂直投影領域Ｒよりも外側に位置する樹脂導入部１１Ａが形成されている。なお、この実施例１では、樹脂導入部１１Ａとして、台座部１１の１つの辺から、半導体素子１３の垂直投影領域Ｒよりも外側に突出するように突起部が形成されている。
そして、台座部１１に充填された樹脂２２は、この樹脂導入部１１Ａを経て台座部１１に充填されており、また、台座部１１と半導体素子１３の間に配設された樹脂層１６も、この樹脂導入部１１Ａから樹脂２２を充填することにより形成されている。
なお、台座部１１の厚みは、焼成後において、１５〜１５０μmの範囲になるような厚みとすることが好ましく、３０〜１００μmの範囲がより好ましい。

なお、この実施例１の多層セラミック電子部品Ａにおいて、第１のセラミック層１は、第１のセラミック材料が焼結されてなり、多層セラミック基板１０の基板特性を実質的に支配する。この第１のセラミック層１の厚みは、焼成後において８μm〜１００μmの範囲にあることが好ましい。第１のセラミック層１の厚みは、必ずしも上記の範囲に限定されるものではないが、収縮抑制層（すなわち、第２のセラミック層）２によって収縮を抑制することが可能な厚み以下の厚みとすることが好ましい。また、第１のセラミック層１の厚みは、必ずしも各層が同じである必要はない。

第１のセラミック材料としては、焼成中にその一部（例えば、ガラス成分）が第２のセラミック層２に浸透するものが用いられる。また、第１のセラミック材料としては、銀や銅などの低融点金属からなる導体と同時焼成を行うことができるように、比較的低温、例えば１０５０℃以下で焼成可能なＬＴＣＣ（低温焼成セラミック；Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ）を用いることが好ましい。具体的には、アルミナとホウケイ酸系ガラスとを混合したガラスセラミックや、焼成中にガラス成分を生成するＢａ−Ａｌ−Ｓｉ−Ｂ系酸化物セラミックなどを用いることができる。
なお、第１のセラミック材料が、低温焼結セラミック原料粉末を主成分とするものである場合には、ビアホール導体７，台座用ビアホール導体１７および内部面内導体３などの主構成材料を、高周波特性に優れたＡｇ、Ａｕ、Ｃｕからなる群より選ばれる少なくとも１種を主成分として含む金属または合金から選択することができる。この合金は、Ｐｄ、Ｗ、Ｎｉなどを含んでいてもよい。

収縮抑制層（すなわち、第２のセラミック層）２を構成する第２のセラミック材料は、第１のセラミック層１から浸透してきた第１のセラミック材料の一部（ガラス成分）により固着され、これにより、第２のセラミック層が固化するとともに、第１のセラミック層１と第２のセラミック層２とが接合される。

この収縮抑制層（すなわち、第２のセラミック層）２を構成する第２のセラミック材料としては、アルミナやジルコニア、シリカなどを用いることが可能である。第１のセラミック材料よりも高い焼結温度を有する第２のセラミック材料を未焼結のままで含有することより、第２のセラミック層２は第１のセラミック層１に対して、焼成過程での平面方向の収縮を抑制する機能を発揮する。また前述したように、第２のセラミック層２は、第１のセラミック材料の一部が浸透することによって第１のセラミック層１に固着、接合される。そのため、厳密には第１のセラミック層１と第２のセラミック層２の状態や、拘束力、焼成条件にも依存するが、第２のセラミック層２の厚みは、焼成後に１〜１０μmの範囲、さらには、２〜７μmの範囲にあることが好ましい。

なお、第２のセラミック層２には、第２のセラミック層が焼成中に収縮挙動を生じない範囲で、第２のセラミック層の固着部材となるガラス成分が含まれていてもよい。このガラス成分としては、第１のセラミック層１に添加されるガラス成分や、焼成中に第１のセラミック層１に生成されるガラス成分とほぼ同組成のガラスを用いることが望ましい。

なお、この実施例１では、第１のセラミック層１として、Ｂａ−Ａｌ−Ｓｉ−Ｂ系酸化物セラミック材料を用い、第２のセラミック層２を構成するセラミック材料としてアルミナを用いた。また、第１のセラミック層１の厚みは、焼成後に５０μmとなるように調整し、第２のセラミック層２の厚みは、焼成後に５μmとなるように調整した。

また、内部面内導体３、外部導体５、端子電極６などの各導体部に関しては、第１のセラミック層１と同時焼成が可能な導電性成分を主成分とするものであれば、公知の種々の材料を使用することが可能である。具体的には、Ｃｕ、Ａｇ、Ｎｉ、Ｐｄ、およびそれらの合金などを使用することが可能である。なお、この実施例１では、Ｃｕ成分を主成分とする材料（例えばＣｕ粉末を導電成分とする導電性ペースト）を用いて導体部を形成した。
次に、この実施例１の多層セラミック電子部品Ａの製造方法について説明する。

(１)まず、図３に示すように、第１のセラミック層１および第２のセラミック層２となるセラミックグリーンシートの所定の位置に、Ｃｕ粉末を導電成分とする導電性ペーストを印刷して、内部面内導体３、外部導体５、端子電極６、ビアホール導体７などを配設する。

(２)また、台座部１１として、第１のセラミック材料の焼成温度では焼結しない非金属無機粉末２１（例えば、アルミナ、ジルコニア、ＧａＮのようなセラミック粉末）を主成分とするグリーンシートに、例えば、ＡｇまたはＣｕを主成分とするビアホール導体（台座部用ビアホール導体）１７を設けたものを用意する。
台座部１１は、図１，図２(ａ)，(ｂ)に示すように、その上に搭載される半導体素子（表面実装型電子部品）１３の垂直投影領域Ｒよりも外側に位置する樹脂導入部１１Ａを備えている。
この実施例１では、１つの辺から半導体素子１３の垂直投影領域Ｒよりも外側に突出するように形成された突起部を、台座部１１の樹脂導入部１１Ａとしている。
また、台座部１１の厚みは、焼成後において、１５〜１５０μmの範囲になるようにする。

なお、台座部１１（焼成前の台座部）は、例えば、以下に説明するような方法により製造することができる。
まず、図９(ａ)に示すように、キャリアフィルム３１上に、台座部形成用のグリーンシート、例えば、第１のセラミック材料の焼成温度では焼結しない非金属無機粉末（例えば、アルミナ、ジルコニア、ＧａＮのようなセラミック粉末）を主成分とするグリーンシート３２を形成した後、図９(ｂ)に示すように、例えば、グリーンシート３２の所定の位置にレーザ加工法によりビアホール導体配設用の貫通孔３３を形成する。なお、この実施例１では、台座部形成用のグリーンシートとしてアルミナを主成分とするグリーンシートを用いた。

それから、図９(ｃ)に示すように、貫通孔３３に導電性ペースト３４を充填する。
なお、図９(ｃ)の状態のままでは、各貫通孔３３に充填された導電性ペースト３４どうしが短絡するおそれがあるので、図９(ｄ)に示すように、研磨ロール３５によりグリーンシート３２の表面を研削し、表面を覆う導電性ペースト３４とグリーンシート３２の上面側の一部を除去するとともに、上面の平坦化を行う。これにより、図９(ｅ)に示すような、上面が平坦で、短絡のおそれのない、狭ピッチのビアホール導体（台座部用ビアホール導体１７）を有する台座部（未焼成の台座部）１１が形成される。

そして、図９(ｅ)における未焼成の台座部１１の上面が、図４に示すように、未焼成の多層セラミック素体４の第１主面１４に接合するように、多層セラミック素体４の第１主面１４上に配設し、キャリアフィルム３１（図９(ｅ)）を除去することにより、台座部１１が未焼成の多層セラミック素体４の所定の位置に配設された状態とすることができる。
なお、未焼成の台座部１１の下面（キャリアフィルム３１面側）が多層セラミック素体４の第１主面１４に接合するようにしてもよい。例えば、特に図示しないが、未焼成の台座部１１を、キャリアフィルム３１が配設されていない方の面から保持テーブル上に保持させ、キャリアフィルム３１を除去した後、キャリアフィルム３１が除去された面上に、未焼成の多層セラミック素体４を形成するように構成することも可能である。

また、第２のセラミック層を構成するセラミック材料と同じセラミック材料からなるセラミックグリーンシートを、台座部形成用のグリーンシートとして用いることも可能である。
また、第２のセラミック層を構成するセラミック材料とは組成の異なる種々のセラミックグリーンシートを用いることも可能である。

(３)次いで、上記(１)，(２)の工程で得たセラミックグリーンシートおよび台座部を、図３，図４に示すように、所定の順序と方向に従って積層、圧着し、台座部付きのグリーンシート成形体（台座部付きの未焼成多層セラミック素体）４ａを形成する。

(４)それから、上記台座部付きの未焼成多層セラミック素体４ａ（図４参照）を、所定の温度と雰囲気に制御された条件下にて焼成し、多層セラミック素体４の上面（第１主面）１４に台座部１１を備えた多層セラミック基板１０を得る（図５参照）。なお、この状態において、台座部１１は、セラミック粒子が集合したポーラスな成形体として存在している。
また、このとき、多層セラミック素体４は、多層セラミック素体４を構成する第１のセラミック材料が焼結し、かつ、多層セラミック素体４を構成する第２のセラミック材料が焼結しない温度で焼成される。これにより、第１のセラミック材料からなる第１のセラミック層１が収縮しようとする際に、第２のセラミック材料からなる収縮抑制層である第２のセラミック層２は、第１のセラミック層１の収縮を抑制するように作用する。これにより、寸法精度の高い多層セラミック基板１０を作製することが可能になる。この実施例１の場合のような方法で焼成を行うことにより、多層セラミック素体４を、厚み方向には収縮する（未焼成時の厚みの４５〜６５％程度にまで収縮する）が、厚み方向と直交する平面方向にはほとんど収縮しないように焼成することができる。
なお、焼成雰囲気は、第１のセラミック材料の種類や導電性ペースト膜に含まれる導電性粉末の種類などに応じて、適宜調整される。本実施例においては、最高焼成温度が９５０〜１０００℃の概略還元雰囲気にて焼成を行った。

(５)次に、得られた多層セラミック基板１０に対して、必要に応じて表面処理を行った後、表面実装型電子部品の実装をおこなう。
表面実装型電子部品としては、形成される回路に応じて、種々のものを実装することができる。具体的には、トランジスタ、ＩＣ、ＬＳＩなどの能動素子や、チップコンデンサ、チップ抵抗、チップサーミスタ、チップインダクタなどの受動素子が例示される。
この実施例１では、特にＩＣ、ＬＳＩなどの半導体素子を実装する場合を例にとって説明する。

(５−１)まず、図６に示すように、台座部用ビアホール導体１７に対し、その上側端面１７ａにはんだペースト１５ａを塗布する。なお、塗布方法に特別の制約はなく、印刷、ディップ、ディスペンスなどの公知の種々の方法を用いることが可能である。
なお、このとき、多層セラミック素体４の第１主面１４の台座部１１が配設されていない領域に配設された、他の表面実装型電子部品（積層セラミックコンデンサなど）２３を実装するための外部導体５にもはんだペースト１５ａを塗布する。

(５−２)その後、図７に示すように、はんだペースト１５ａ上に半導体素子１３を実装するとともに、多層セラミック素体４の上面（第１主面）１４の台座部１１が配設されていない領域に、他の表面実装型電子部品（例えば、積層セラミックコンデンサなど）２３を搭載し、所定の温度プロファイルに設定されたリフロー炉にてはんだペースト１５ａを溶融、固化させ、半導体素子１３を台座部用ビアホール導体１７の上側端面１７ａに接合させるとともに、他の表面実装型電子部品２３を多層セラミック素体４の第１主面１４の、台座部１１が配設された領域の周辺領域に配設された外部導体５に接続する。

(５−３)それから、図８に示すように、半導体素子１３と台座部１１との間に樹脂２２を注入することにより、半導体素子１３と台座部１１との間に樹脂層１６を形成するとともに、台座部１１を構成するポーラスなセラミック成形体の下面側にまで樹脂２２を浸透させる。
樹脂２２の注入は、樹脂供給ノズル２４から樹脂２２を、台座部１１の樹脂導入部１１Ａに供給することにより行う。このとき、樹脂導入部１１Ａが、台座部１１に搭載される半導体素子１３の垂直投影領域Ｒよりも外側に位置しているので、樹脂２２を上方から樹脂導入部１１Ａに供給するだけで、台座部１１を構成するポーラスなセラミック成形体の全体に、かつ、下面側に達するまで樹脂２２を浸透させるとともに、半導体素子１３と台座部１１との間に樹脂２２を充填して、樹脂層１６を形成することができる。
なお、樹脂２２は、毛管現象によりポーラスな台座部１１、半導体素子１３と台座部１１との間に選択的に浸透、浸入するため、充填後に他の領域に流れ出すことは実質的にはない。
そして、樹脂２２を加熱硬化させることにより、台座部１１を樹脂２２により多層セラミック素体４の第１主面１４に固着させる。なお、この実施例１では、樹脂として、シリカフィラー６５重量％を含有し、残部をエポキシ樹脂と溶剤の混合物とするものを用いた。
なお、台座部の厚さに応じて、エポキシ樹脂と溶剤の量を変更してもかまわない。

これにより、多層セラミック素体４の第１主面１４の一部領域に、非金属無機粉末２１の集合体（ポーラスなセラミック成形体）が樹脂２２により固着された状態の台座部１１に半導体素子１３が搭載された多層セラミック電子部品Ａが形成される。

この多層セラミック電子部品Ａにおいて、台座部１１は、台座部１１に搭載される半導体素子１３の垂直投影領域Ｒよりも外側に位置する樹脂導入部１１Ａを備えているので、上方から樹脂導入部１１Ａに樹脂２２を供給するだけで、複雑な樹脂供給機構などを必要とすることなく、台座部１１を構成するポーラスなセラミック成形体の下面側にまで樹脂２２を浸透させるとともに、半導体素子１３と台座部１１との間に樹脂層１６を形成することができる。
また、台座部１１は、セラミック粒子の集合体と、シリカフィラーと、これらの無機成分を互いに固着している樹脂とからなっており、台座部１１と半導体素子１３との間には、シリカフィラーが分散した状態の樹脂層１６が形成されている。

したがって、半導体素子１３が、樹脂層１６によって、台座部１１を介して多層セラミック素体４（多層セラミック基板１０）に機械的に接続、固定されるとともに、台座部用ビアホール導体１７と、はんだ１５を介して、多層セラミック素体４（多層セラミック基板１０）に機械的かつ電気的に確実に接続された、耐衝撃性や、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品Ａを得ることができる。

また、台座部１１は、台座部１１に搭載される半導体素子１３の垂直投影領域Ｒよりも外側に位置する樹脂導入部１１Ａを備えているので、上方から樹脂導入部１１Ａに樹脂２２を供給するだけで、複雑な樹脂供給機構などを必要とすることなく、台座部１１を構成するポーラスなセラミック成形体の下面側にまで樹脂２２を浸透させるとともに、半導体素子１３と台座部１１との間に樹脂層１６を形成することができる。したがって、台座部１１が多層セラミック素体４に確実に固着し、かつ、半導体素子１３が台座部１１上に強固に接合、搭載された多層セラミック電子部品Ａを効率よく製造することができる。

［特性の評価１：樹脂の流出についての特性評価］
上記実施例１のように、台座部１１が樹脂導入部１１Ａを備えている多層セラミック電子部品について、台座部１１および台座部１１と半導体素子１３の間に充填された樹脂２２（樹脂層１６）の流出の状態を調べた。

また、比較のため、以下に説明するような比較例の多層セラミック電子部品を作製し、この多層セラミック電子部品（比較例１および２）についても、台座部１１および台座部１１と半導体素子１３の間に充填された樹脂２２（樹脂層１６）の流出の状態を調べた。

比較例１として、図１０に示すように、多層セラミック素体４上に露出したビアホール導体７の表面に、半導体素子１３に配設したはんだボール２５を溶融接合するとともに、耐衝撃性を向上させるために、多層セラミック素体４と半導体素子１３の間に熱硬化性の樹脂２２（上記実施例１の多層セラミック電子部品Ａにおいて用いた樹脂２２と同じ樹脂）を充填して、衝撃緩和層および接合層として機能する樹脂層１６を形成した、本願発明の多層セラミック電子部品Ａが備えているような台座部を備えていない構造の多層セラミック電子部品Ａ１を作製した。

また、比較例２として、図１１に示すように、樹脂導入部が設けられておらず、全体が、その上に搭載される半導体素子１３の垂直投影領域Ｒの内側に位置する台座部１１を備え、台座部１１、ならびに、台座部１１と半導体素子１３の間に樹脂２２が充填され、衝撃緩和層および接合層として機能する樹脂層１６が形成された構造を有する多層セラミック電子部品Ａ２を作製した。

上記実施例１の多層セラミック電子部品Ａ、および、比較例１，２の多層セラミック電子部品Ａ１，Ａ２のそれぞれにおいて、半導体素子１３の実装高さ（半導体素子１３下部の実装後はんだ高さ）は約６０μmとした。
また、実施例１の多層セラミック電子部品Ａ、および、比較例２の多層セラミック電子部品Ａ２においては、半導体素子１３の垂直投影領域Ｒ内にある台座部１１は、その外周端部が、半導体素子１３の外周端部から約１００μm内側に位置するようにした。

また、実施例１の多層セラミック電子部品Ａにおいては、半導体素子１３の垂直投影領域Ｒよりも外側に位置する台座部の樹脂導入部１１Ａの、台座部１１の樹脂導入部１１Ａが形成された辺からの突出距離Ｘ（図２(ａ)参照）が、約１mmとなるように設定した。

樹脂の注入は直径が０．５mmの樹脂供給ノズルを用い、実施例１の多層セラミック電子部品Ａにおいては、台座部１１の樹脂導入部１１Ａの上面から樹脂２２を供給することにより行った。
また、比較例１においては、半導体素子１３の側面から０．５mm離れた位置から、多層セラミック素体４と、半導体素子１３の隙間に樹脂２２の注入を行い、多層セラミック素体４と半導体素子１３の間に樹脂層１６を形成した。
また、比較例２においては、半導体素子１３の側面から０．５mm離れた位置から、台座部１１の側面に樹脂２２を供給して、台座部１１に樹脂２２を充填した。

そして、実施例１、および、比較例１、２の多層セラミック電子部品Ａ，Ａ１，Ａ２について、半導体素子１３の端部からの樹脂２２の流動長さを測定した。
その結果、比較例１の多層セラミック電子部品Ａ１においては約４００μm、比較例２の多層セラミック電子部品Ａ２においては、約５００μmの樹脂の流出長さが確認された。また、その流出状態はばらつきが大きく、統計的な予測は可能であるが、多くの設計マージンが必要であることが確認された。

これに対して、実施例１の多層セラミック電子部品Ａにおいては、台座部１１のいずれの位置からも樹脂２２の流出はなく、台座部１１の、樹脂導入部１１Ａが形成されていない３辺に関しては、半導体素子１３の垂直投影領域Ｒより内側に樹脂２２が保持されることが確認された。
また、樹脂導入部１１Ａ自体が半導体素子１３の垂直投影領域Ｒからはみ出しているものの、樹脂導入部１１Ａより外側には樹脂の流出がないため、樹脂導入部１１Ａの設計マージンのみを考慮すればよく、樹脂塗布範囲の予測が容易であることが確認された。

なお、注入樹脂としては、上述のように、シリカフィラー６５重量％を含有し、残部をエポキシ樹脂、溶剤等の有機系混合物とするものを用いたが、シリカフィラー３０重量％を含有し、残部をアクリル樹脂、溶剤等の有機系混合物とするものを用いた場合にも樹脂の流出は認められなかった。
なお、本願発明においては、樹脂の種類や組成に特別の制約はなく、他の種類の樹脂やフィラーを用いることが可能であり、それらの配合割合に関しても、製造条件などを考慮して任意に決定することが可能である。

［特性の評価２：耐衝撃性の評価］
上述のようにして作製した実施例１の多層セラミック電子部品Ａを、図１２に示すように、厚み１．０mmのプリント配線基板４０上に、はんだペーストを用いてリフロー実装した後、多層セラミック電子部品Ａが下面側になるように、概略直方体の樹脂製筐体４１に、プリント配線基板４０上に実装された多層セラミック電子部品Ａを収納することにより、多層セラミック電子部品Ａが樹脂製筐体４１中に収納された構造を有する試料を作製した。

なお、試料は、多層セラミック電子部品Ａ、プリント配線基板４０、樹脂製筐体４１の総重量が約１００ｇとなるように調整した。
また、多層セラミック基板１０を構成する台座部用ビアホール導体１７の直径は１００μmとなるようにした。

そして、この試料を所定高さに保持し、上面が水平になるように静置したコンクリートブロック上に、樹脂製筐体４１の下面が水平な状態で衝突するように１０回落下させた後、半導体素子１３と多層セラミック基板１０の接続部における破断状況を調べた。
なお、落下高さは０．５０ｍから、０．１０ｍずつ段階的に高くし、破断が発生した落下高さを破断発生高さとして、耐衝撃性を評価した。その結果を表１に示す。

なお、比較のため、上記実施例１の場合と同様にして、図１０および図１１に示した、上述の比較例１および２の多層セラミック電子部品Ａ１，Ａ２をプリント配線基板上に実装し、樹脂製筐体に収容した試料（比較例）を作製し、耐衝撃性を評価した。
その結果、台座部を備えた本願発明の多層セラミック電子部品Ａと、比較例２の多層セラミック電子部品Ａ２を用いた試料の場合には、落下高さが１．５ｍになるまで破断が発生せず、良好な耐衝撃性が確保されることが確認された。

なお、比較例２の場合、耐衝撃性は確保されているが、上述のように樹脂の流出が認められており、高密度実装などに十分に対応するためには、樹脂の充填に複雑な充填設備を用いたり、特別の充填方法を工夫したりすることが必要となる。

これに対し、台座部１１を備えていない比較例１の場合、落下高さが０．８ｍになると、破断が発生し、耐衝撃性が不十分であることが確認された。

なお、上記実施例１では、台座部１１の一つの辺にのみ樹脂導入部１１Ａが形成された多層セラミック電子部品Ａを例にとって説明したが、図１３(ａ)に示すように、台座部１１の複数の辺に樹脂導入部１１Ａを形成することも可能であり、また、図１３(ｂ)に示すように、１つの辺に複数の樹脂導入部１１Ａを形成することも可能である。なお、１つまたは複数の角部に樹脂導入部を設けてもよい。

また、半導体素子などの表面実装型電子部品の垂直投影領域Ｒの周囲に台座部がはみ出しても問題がない場合には、図１４に示すように、台座部１１の平面面積を大きくして、表面実装型電子部品１３の垂直投影領域Ｒから台座部１１の外周部をはみ出させ、台座部１１のはみ出した部分を樹脂導入部１１Ａとすることも可能である。この場合においても、はみ出し部の長さのバラツキが低減されるという点において、比較例よりも本願発明の方が有利であることはいうまでもない。
なお、本願発明においては、台座部の樹脂導入部の形状や構成に特別の制約はなく、本願発明の作用を損なうことがない範囲において、種々の形状や配設態様を採用することが可能である。

また、上記実施例１では、樹脂導入部１１Ａを除いた台座部１１の平面形状が方形である場合を例にとって説明したが、台座部１１の形状は方形に限られるものではなく、表面実装型電子部品の形状にかかわらず、三角形、五角形以上の多角形、円形、その他の種々の形状とすることが可能である。

さらに、上記実施例１では、１つの台座部に１つの半導体素子を搭載する場合を例にとって説明したが、１つの台座部に複数の半導体素子を配設するように構成することも可能である。

図１５(ａ)，(ｂ)は１つの台座部１１に２つの半導体素子（表面実装型電子部品）１３を配設した状態を示すものである。この例では、２つの半導体素子１３の間に台座部１１の一部を露出させて樹脂導入部１１Ａとし、この１つの樹脂導入部１１Ａに樹脂２２を供給することにより、台座部１１および、台座部１１と２つの半導体素子１３の隙間に樹脂２２を充填するようにしている。

また、図１６は、１つの台座部１１に３つの半導体素子（表面実装型電子部品）１３を搭載するようにした構成を示しており、図１７は、１つの台座部１１に４つの半導体素子（表面実装型電子部品）１３を搭載するようにした構成を示している。なお、図１６および図１７に示した構成の場合にも、例えば、台座部１１の所定の１つの領域を樹脂導入部１１Ａとし、そこから樹脂を供給することにより、台座部１１および、台座部１１と複数の半導体素子１３の隙間に樹脂２２を充填することができる。ただし、樹脂導入部を複数設けるように構成することも可能である。

なお、上記実施例１では、台座部用ビアホール導体１７と半導体素子１３とを、はんだペーストを用いて電気的に接合する方法を例にとって説明したが、はんだペーストに代えて、予め半導体素子１３上にはんだボールを配置しておき、このはんだボールを溶融させることにより台座部用ビアホール導体１７と半導体素子１３とを接合するように構成することも可能である。

本願発明は、さらにその他の点においても上記実施例に限定されるものではなく、台座部を構成する非金属無機粉末（セラミック粉末）および樹脂の種類、台座部に設けられたビアホール導体の配設態様、寸法、構成材料の種類、セラミック基材層および収縮抑制層の構成材料や組成、台座部に搭載される表面実装型電子部品の種類、などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。

本願発明によれば、半導体素子などの表面実装型電子部品が搭載される台座部が多層セラミック素体に確実に固着し、耐衝撃性や、小型化対応性に優れ、かつ、寸法精度が良好で、信頼性の高い多層セラミック電子部品を効率よく製造することが可能になる。
したがって、本願発明は、多層セラミック基板に半導体素子その他の表面実装型電子部品を搭載した多層セラミック電子部品やその製造分野に広く適用することが可能である。

Claims (15)

1. 多層セラミック素体の第１主面に表面実装型電子部品を搭載してなる多層セラミック電子部品の製造方法であって、
   (ａ)未焼結セラミック基材層が積層され、所定の第１導体パターンが配設された、未焼成の多層セラミック素体と、
   前記多層セラミック素体の前記第１主面の少なくとも一部領域に配設された、下記の未焼成多層セラミック素体を焼成する工程を経て、ポーラスなセラミック成形体となる台座部であって、前記表面実装型電子部品が接続される第２導体パターンを有するとともに、前記表面実装型電子部品の垂直投影領域よりも外側に位置する樹脂導入部を有する、前記表面実装型電子部品を搭載するための台座部と
   を備えた台座部付きの未焼成多層セラミック素体を作製する工程と、
   (ｂ)前記台座部付きの未焼成多層セラミック素体を焼成する工程と、
   (ｃ)焼成後の、ポーラスなセラミック成形体からなる台座部を備えた台座部付きの多層セラミック素体の前記台座部に、前記第２導体パターンを介して前記表面実装型電子部品を搭載する工程と、
   (ｄ)前記台座部、ならびに、前記台座部と前記表面実装型電子部品との間に、前記樹脂導入部から樹脂を充填し、硬化させる工程と
   を具備することを特徴とする、多層セラミック電子部品の製造方法。
2. 前記未焼結セラミック基材層と、前記未焼結セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とを積層することにより、前記未焼成の多層セラミック素体を形成することを特徴とする、請求項１記載の多層セラミック電子部品の製造方法。
3. 前記台座部が、前記第２導体パターンとして、一方側端面が前記台座部の表面に露出するビアホール導体を備えており、前記表面実装型電子部品が、前記表面に露出した前記ビアホール導体の一方側端面に、導電性接合材を介して搭載されることを特徴とする、請求項１または２記載の多層セラミック電子部品の製造方法。
4. 前記台座部の前記第２導体パターンが、前記台座部上に搭載された前記表面実装型電子部品と、前記多層セラミック素体の前記第１導体パターンとを接続するものであることを特徴とする請求項１〜３のいずれかに記載の多層セラミック電子部品の製造方法。
5. 前記表面実装型電子部品が半導体素子であることを特徴とする、請求項１〜４のいずれかに記載の多層セラミック電子部品の製造方法。
6. 前記台座部に複数の前記表面実装型電子部品を搭載する場合において、前記台座部に、前記各表面実装型電子部品に共通の樹脂導入部を設け、前記共通の樹脂導入部から樹脂を充填することにより、前記台座部、ならびに、前記台座部と複数の前記表面実装型電子部品との間に樹脂を充填することを特徴とする、請求項１〜５のいずれかに記載の多層セラミック電子部品の製造方法。
7. 前記多層セラミック素体の前記第１主面の、前記台座部が設けられていない領域にも、前記台座部に搭載される前記表面実装型電子部品以外の表面実装型電子部品を搭載することを特徴とする、請求項１〜６のいずれかに記載の多層セラミック電子部品の製造方法。
8. 前記未焼成の多層セラミック素体として、前記第１主面側に前記収縮抑制層が配設された構造を有する未焼成の多層セラミック素体を形成することを特徴とする、請求項２〜７のいずれかに記載の多層セラミック電子部品の製造方法。
9. 前記台座部のうち、前記樹脂導入部を除く領域が、前記台座部に搭載される前記表面実装型電子部品の垂直投影領域よりも内側に位置することを特徴とする、請求項１〜８のいずれかに記載の多層セラミック電子部品の製造方法。
10. 前記台座部の厚みが１５〜１５０μmであることを特徴とする、請求項１〜９のいずれかに記載の多層セラミック電子部品の製造方法。
11. 前記未焼結セラミック基材層が、低温焼結セラミックを主成分とする未焼結セラミック基材層であり、前記収縮抑制層が、前記低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分とする収縮抑制層であることを特徴とする、請求項２〜１０のいずれかに記載の多層セラミック電子部品の製造方法。
12. 前記台座部を構成するセラミックが、前記未焼結セラミック基材層を構成するセラミックの焼結温度では実質的に焼結しないセラミックであることを特徴とする、請求項１〜１１のいずれかに記載の多層セラミック電子部品の製造方法。
13. 多層セラミック素体の第１主面に表面実装型電子部品を搭載してなる多層セラミック電子部品であって、
    セラミック基材層が積層され、かつ、所定の第１導体パターンを有する多層セラミック素体と、
    前記多層セラミック素体の前記第１主面の一部領域に配設された、ポーラスなセラミック成形体である台座部であって、前記表面実装型電子部品が接続される第２導体パターンを有するとともに、前記表面実装型電子部品の垂直投影領域よりも外側に位置する樹脂導入部を有する、前記表面実装型電子部品を搭載するための台座部と、
    前記台座部に前記第２導体パターンを介して搭載された前記表面実装型電子部品と
    を具備し、
    少なくとも前記ポーラスなセラミック成形体である前記台座部には樹脂が充填されていることを特徴とする、多層セラミック電子部品。
14. 前記台座部、ならびに、前記台座部と前記表面実装型電子部品との間には、前記樹脂導入部を経て充填された、同一組成の樹脂が充填されていることを特徴とする、請求項１３記載の多層セラミック電子部品。
15. 前記表面実装型電子部品が、前記台座部の前記第２導体パターンを介して前記多層セラミック素体の前記第１導体パターンに電気的に接続されていることを特徴とする、請求項１３または１４に記載の多層セラミック電子部品。

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