JP4812862B2 - ビジュアルインスペクション手段を備えた薄膜トランジスタ基板及びビジュアルインスペクション方法 - Google Patents

ビジュアルインスペクション手段を備えた薄膜トランジスタ基板及びビジュアルインスペクション方法 Download PDF

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Description

本発明は薄膜トランジスタ基板に係わり、特に、ゲート駆動回路が直接集積されている薄膜トランジスタ基板におけるビジュアルインスペクション手段及びその方法に関するものである。
薄膜トランジスタ基板は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置などで各画素を独立的に駆動するための回路基板として用いられる。薄膜トランジスタ基板は、走査信号を伝達する走査信号配線またはゲート配線と画像信号を伝達する画像信号線またはデータ配線とが形成されており、ゲート配線及びデータ配線と連結されている薄膜トランジスタ、薄膜トランジスタと連結されている画素電極、ゲート配線を覆って絶縁するゲート絶縁膜、及び薄膜トランジスタとデータ配線とを覆って絶縁する保護膜などからなる。薄膜トランジスタは、ゲート配線の一部であるゲート電極、チャンネルを形成する半導体層、データ配線の一部であるソース電極とドレーン電極、ゲート絶縁膜及び保護膜などからなる。薄膜トランジスタはゲート配線を通じて伝達される走査信号に応じて、データ配線を通じて伝達される画像信号を画素電極に伝達または遮断するスイッチング素子である。
このような薄膜トランジスタ基板を使用する代表的な装置として液晶表示装置があるが、この中でも反射型や半透過型などの中小型液晶表示装置はほとんどＣＯＧ（chip on glass）方式を採用している。この場合、高価なＣＯＧ ＩＣ（integrated circuit）、偏光板（polarizer）及び補償フィルムなどを節約して歩留まり率を向上させるために、ＣＯＧ ＩＣを装着する工程の前にビジュアルインスペクション（visual inspection ： VI）またはＧｒｏｓｓＴｅｓｔ（GT）を行うが、ＧＴは、高価な設備投資が先行されなければならず、作業時間もまた長いので、中小型製品の場合に実際の工程に適用するのはむずかしい。また、既存のＶＩは、ＣＯＧ端子の間または反対側にデータ線とゲート線とを連結する検査用配線を形成し、ＶＩを行った後にダイヤモンド切断を行って基板と共に切断したり、レーザー切断を行って検査用配線をデータ線とゲート線とから分離する。ところが、このような切断過程で、汚染粒子が発生したり、切断された面から配線の腐食が進むなどの問題点が発生して、信頼性を低下させる。
一方、最近になって、駆動集積回路の全部または一部を薄膜トランジスタ基板に直接形成する方式が採用されている。多結晶ケイ素薄膜トランジスタ基板（Poly TFT Panel）や非結晶性ケイ素駆動集積回路基板（a-Si IC Panel ： ASIC Panel）がその例である。これらの中で、駆動集積回路の全部を薄膜トランジスタ基板に直接形成する方式の場合には、薄膜トランジスタ基板そのものでＧＴを行うことができる。しかし、駆動集積回路の一部のみを薄膜トランジスタ基板に直接形成する方式の場合には、ＧＴを行うためには高価な装備が必要であり、ＶＩも最も有利ではあるが、駆動集積回路が薄膜トランジスタ基板に直接形成されているため、従来のようにインスペクションの後にレーザー切断を行う方式は採用するのが難しい。これは、駆動集積回路がレーザー切断時に障害として作用し、薄膜トランジスタ基板と色フィルター基板とを同一な大きさに形成することによりレーザー切断のための空間を確保するのが容易でないからである。
本発明が目的とする技術的課題は、このような問題点を解決して液晶表示装置の信頼性を向上させることである。
本発明が目的とする他の技術的課題は、駆動集積回路が集積されている薄膜トランジスタ基板でビジュアルインスペクションを行うための手段を用意することである。
本発明が目的とするまた他の技術的課題は、駆動集積回路が集積されている薄膜トランジスタ基板でビジュアルインスペクションを行う方法を提供することである。
このような課題を解決するために、本発明では、ＶＩ用論理回路をゲート駆動回路とゲート線との間に連結し、これを通じて検査用ゲート信号を印加する。
具体的には、表示領域とその周辺領域とからなる絶縁基板と、前記絶縁基板の上に形成されている多数のゲート線と、前記絶縁基板の上に形成されており、前記ゲート線と交差して前記表示領域を定義するデータ線と、前記周辺領域に形成されており、前記ゲート線と連結されているゲート駆動回路と、前記ゲート駆動回路と前記ゲート線との間に挿入されており、多数の第１乃至第３ノアゲートを有するＶＩ用論理回路とを含み、前記ＶＩ用論理回路の第１ノアゲートの第１入力端は前記ゲート駆動回路の出力端と連結されており、第２入力端はＣＯＮ１端子と連結されており、出力端は前記第２または第３ノアゲートの第１入力端と連結されており、前記第２ノアゲートの第２入力端はＣＯＮ２端子と連結されており、出力端は奇数番目のゲート線と連結されており、前記第３ノアゲートの第２入力端はＣＯＮ３端子と連結されており、出力端は偶数番目のゲート線と連結されている、薄膜トランジスタ基板を用意する。
この時、前記周辺領域に形成されており、出力端が前記データ線と連結されているトランスミッションゲート回路と、前記トランスミッションゲート回路の入力端と連結されている短絡帯とをさらに含む。
また、前記周辺領域に形成されており、出力端が前記データ線と連結されているトランスミッションゲート回路と、前記絶縁基板の周辺領域に形成されており、Ｖｏｆｆ電圧印加用端子と連結されている駆動信号線と、前記絶縁基板の周辺領域に形成されている検査信号線と、前記データ線にドレーン電極が連結されており、前記検査信号線にソース電極が連結されており、前記駆動信号線にゲート電極が連結されている検査用薄膜トランジスタとをさらに含む。
ここで、前記検査用薄膜トランジスタと連結されている前記検査信号線は第１及び第２検査信号線からなり、前記検査用薄膜トランジスタは前記第１検査信号線及び前記第２検査信号線に交互に連結されている。
前記データ線のうちの奇数番目のデータ線と連結されている第１短絡帯、及び前記データ線のうちの偶数番目のデータ線と連結されている第２短絡帯をさらに含む。
前記絶縁基板の周辺領域に形成されており、Ｖｏｆｆ電圧印加用端子と連結されている駆動信号線と、前記絶縁基板の周辺領域に形成されている検査信号線とを含み、
前記データ線にドレーン電極が連結されており、前記検査信号線にソース電極が連結されており、前記駆動信号線にゲート電極が連結されている検査用薄膜トランジスタをさらに含む。
また、表示領域とその周辺領域とからなる第１絶縁基板と、前記第１絶縁基板の上に形成されている複数のゲート線と、前記第１絶縁基板の上に形成されており、前記ゲート線と交差するデータ線と、前記第1絶縁基板の表示領域に形成されており、前記ゲート線及びデータ線と連結されている画素薄膜トランジスタと、前記第1絶縁基板の表示領域に形成されており、画素薄膜トランジスタと連結されている画素電極と、前記第1絶縁基板の周辺領域に形成されて前記ゲート線と連結されており、第１及び第２クロック信号端子、オン／オフ電源端子及びスキャン開始端子を有するゲート駆動回路と、前記第１絶縁基板の周辺領域に形成されており、駆動信号端子と連結されている駆動信号線と、前記第１絶縁基板の周辺領域に形成されており、検査用信号端子と連結されている検査信号線と、前記データ線にドレーン電極が連結されており、前記検査信号線にソース電極が連結されており、前記駆動信号線にゲート電極が連結されている検査用薄膜トランジスタと、前記第1絶縁基板の周辺領域に形成されている共通電位端子と、前記第1絶縁基板と対向する第２絶縁基板と、前記第２絶縁基板の上に形成されており、前記共通電位端子と連結されている共通電極と、前記第１絶縁基板と第２絶縁基板との間に注入されている液晶物質とを含む液晶表示装置において、前記ゲート駆動回路の第１及び第２クロック信号端子、オン／オフ電源端子及びスキャン開始端子と前記駆動信号端子とにＶｏｎ電圧を印加し、前記共通電位端子に共通電位を印加して行うビジュアルインスペクション方法を提供する。
また、表示領域とその周辺領域とからなる第１絶縁基板と、前記第１絶縁基板の上に形成されている多数のゲート線と、前記第１絶縁基板の上に形成されており、前記ゲート線と交差して前記表示領域を定義するデータ線と、前記第１絶縁基板の表示領域に形成されており、前記ゲート線及びデータ線と連結されている画素薄膜トランジスタと、前記第１絶縁基板の表示領域に形成されており、画素薄膜トランジスタと連結されている画素電極と、前記第１絶縁基板の周辺領域に形成されて前記ゲート線と連結されており、第１及び第２クロック信号端子、オン／オフ電源端子及びスキャン開始端子を有するゲート駆動回路と、前記第１絶縁基板の周辺領域に形成されており、前記データ線と連結されている短絡帯と、前記第１絶縁基板の周辺領域に形成されている共通電位端子と、前記第１絶縁基板と対向する第２絶縁基板と、前記第２絶縁基板の上に形成されており、前記共通電位端子と連結されている共通電極と、前記第１絶縁基板と第２絶縁基板との間に注入されている液晶物質とを含む液晶表示装置において、前記ゲート駆動回路の第１及び第２クロック信号端子、オン／オフ電源端子及びスキャン開始端子にＶｏｎ電圧を印加し、前記短絡帯に検査用信号を印加し、前記共通電位端子に共通電位を印加して行うビジュアルインスペクション方法を提供する。
ここで、前記第１絶縁基板の周辺領域に形成されており、駆動信号端子と連結されている駆動信号線と、前記第１絶縁基板の周辺領域に形成されており、検査用信号端子と連結されている検査信号線と、前記データ線にドレーン電極が連結されており、前記検査信号線にソース電極が連結されており、前記駆動信号線にゲート電極が連結されている検査用薄膜トランジスタと、をさらに含む。
以上のように、検査用配線を検査用ＴＦＴを経由してゲート線とデータ線とに連結して検査を実施し、検査後には検査用ＴＦＴのゲート電極にＶｏｆｆ電圧を印加しておくことにより、別途の切断工程を行わなくても切断されたのと同じ状態を維持することができる。従って、検査用配線切断のために必要な付加工程を除去することができ、切断によって発生する配線腐食などの問題も解決することができる。
本発明によれば、ゲート駆動集積回路が集積されている薄膜トランジスタ基板で２Ｇ、２Ｄまたは１Ｇ、２Ｄビジュアルインスペクションを実施することができる。
本発明の第１及び第２実施例による薄膜トランジスタ基板の回路図である。 本発明の第１実施例による薄膜トランジスタ基板の配置図であって、各々図１のＡ部分の配置図である。 本発明の第１実施例による薄膜トランジスタ基板の配置図であって、各々図１のＢ部分の配置図である。 図２ＡのIIIａ−IIIａ´線の断面図である。 図２ＢのIIIｂ−IIIｂ´線の断面図である。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ａに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ｂに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ａに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ｂに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ａに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ｂに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ａに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ｂに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ａに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ｂに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ａに該当する部分を示す。 本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、図３Ｂに該当する部分を示す。 本発明の第２実施例による薄膜トランジスタ基板の配置図であって、図１のＡ部分の配置図である。 本発明の第２実施例による薄膜トランジスタ基板の配置図であって、図１のＢ部分の配置図である。 図１０ＡのＸＩａ−ＸＩａ´線の断面図である。 図１０ＢのＸＩｂ−ＸＩｂ´線の断面図である。 本発明の第３実施例による薄膜トランジスタ基板の回路図である。 本発明の第４実施例による薄膜トランジスタ基板の回路図である。 本発明の第５実施例による薄膜トランジスタ基板の回路図である。 本発明の第６実施例による薄膜トランジスタ基板の回路図である。 図１５のゲート駆動回路のシフトレジスターのブロック図である。 図１６のシフトレジスターの各ステージの具体回路図である。 図１７の各部のタイミング図である。 図１５のＶＩ用論理回路部の具体回路図である。 本発明の第７実施例による薄膜トランジスタ基板の回路図である。 本発明の第８実施例による薄膜トランジスタ基板の回路図である。 本発明の第９実施例による薄膜トランジスタ基板の回路図である。 本発明の第１０実施例による薄膜トランジスタ基板の回路図である。
以下、図面を参考にして本発明の実施例による薄膜トランジスタ基板について説明する。
図１は本発明の第１及び第２実施例による薄膜トランジスタ基板の回路図である。
絶縁基板１００の上に横方向にゲート線２がのびており、これと絶縁して交差するデータ線３が縦方向に形成されている。ゲート線２の一端にはゲート駆動回路と連結されるゲートパッド２０が連結されており、データ線３の一端にはデータ駆動回路と連結されるデータパッド３０が連結されている。ゲート線２とデータ線３とは互いに交差して画素領域を定義し、これら画素領域の集合が表示領域を形成する。表示領域以外の部分は周辺領域と定義する。ゲート線２のゲートパッド２０が連結されている端の反対側端には検査用ゲート薄膜トランジスタ（以下、ＴＦＴとする）（Ｂ）が連結されており、データ線２のデータパッド３０が連結されている端の反対側端には検査用データＴＦＴ（Ａ）が連結されている。検査用ゲートＴＦＴ（Ｂ）はゲート検査信号線２２とゲート駆動信号線２４とにも連結されており、検査用データＴＦＴ（Ａ）はデータ検査信号線２１とデータ駆動信号線２５とにも連結されている。ここで、ゲート線２は検査用ゲートＴＦＴ（Ｂ）のドレーン電極と連結されており、ゲート検査信号線２２は検査用ゲートＴＦＴ（Ｂ）のソース電極と連結されており、ゲート駆動信号線２４は検査用ゲートＴＦＴ（Ｂ）のゲート電極と連結されている。また、データ線３は検査用データＴＦＴ（Ａ）のドレーン電極と連結されており、データ検査信号線２１は検査用データＴＦＴ（Ａ）のソース電極と連結されており、データ駆動信号線２５は検査用データＴＦＴ（Ａ）のゲート電極と連結されている。ゲート検査信号線２２、ゲート駆動信号線２４、データ検査信号線２１及びデータ駆動信号線２５の各々の一端には、各々第１乃至第４検査用パッド３２、３９、４１、４０が連結されている。この時、ゲート駆動信号線２４は第２検査用パッド４１を経てゲートＶｏｆｆ端子５２と連結されており、データ駆動信号線２５はデータＶｏｆｆ端子５１と連結されている。つまり、検査用ゲートＴＦＴ（Ｂ）のゲート電極は全てゲートＶｏｆｆ端子５２と連結されており、検査用データＴＦＴ（Ａ）のゲート電極は全てデータＶｏｆｆ端子５１と連結されている。これらＶｏｆｆ端子５１、５２は以降のモジュール工程でＦＰＣ（flexible printed circuit）などを通じてＶｏｆｆ電圧印加回路と連結されることにより、常にＶｏｆｆ電圧に維持される。従って、検査用ＴＦＴ（Ａ、Ｂ）は液晶表示装置の駆動時に常にオフ（off）状態であるので断線したのと同じ状態となる。結局、検査用配線をデータ線とゲート線とから分離するために別途のダイヤモンド切断やレーザー切断をしなくても良い。一方、データ検査信号線２１及びデータ駆動信号線２５は基板１００の角部に引き出されて折れ曲がっている。これは、基板１００の角部を切断線（Ｃ）に沿って切断及び研磨する時にデータ検査信号線２１及びデータ駆動信号線２５を共に切断することができるようにするためである。このような折れ曲がり部は必ずしも必要なものではない。
このような薄膜トランジスタ基板の構造を、図面を参考にしてもう少し具体的に説明する。
図２Ａ及び図２Ｂは本発明の第１実施例による薄膜トランジスタ基板の配置図であって、各々図１の検査用データＴＦＴ（Ａ）及び検査用ゲートＴＦＴ（Ｂ）の配置図であり、図３Ａ及び図３Ｂは各々図２ＡのIIIａ−IIIａ´線及び図２ＢのIIIｂ−IIIｂ´線の断面図である。
まず、図２Ａと図３Ａとを参照して検査用データＴＦＴ（Ａ）について説明する。
絶縁基板１００の上にデータ検査信号線２１及びデータ駆動信号線２５が横方向にのびており、データ検査信号線２１及びデータ駆動信号線２５の上にはゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０の上には第１半導体パターン４０１が縦方向に長くのびている。この時、第１半導体パターン４０１はデータ駆動信号線２５とは交差しているが、データ検査信号線２１には至らずに終っている。第１半導体パターン４０１の上には抵抗性接触層５０１、５０２が第１半導体パターン４０１に沿って形成されている。抵抗性接触層５０１、５０２はデータ駆動信号線２５を中心に両側に分離されている。抵抗性接触層５０１、５０２の上には抵抗性接触層５０１、５０２と同一な平面形状にデータ線３とデータ用ソース電極３０１とが形成されている。データ線３及びデータ用ソース電極３０１の上には保護膜１２０が形成されており、保護膜１２０はデータ検査信号線２１を露出させる第１接触孔１２１とデータ用ソース電極３０１を露出させる第２接触孔１２２とを有する。保護膜１２０の上にはデータ検査信号線２１とデータ用ソース電極３０１とを連結する第１連結部１０１が形成されている。
次に、図２Ｂと図３ｂとを参照して検査用ゲートＴＦＴ（Ｂ）について説明する。
絶縁基板１００の上にゲート検査信号線２２及びゲート駆動信号線２４が縦方向にのびており、ゲート線２が横方向にのびている。ゲート線２とゲート検査信号線２２及びゲート駆動信号線２４との上にはゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０の上には第２半導体パターン４０２が横方向に長くのびている。この時、第２半導体パターン４０２はゲート駆動信号線２４とは交差しているが、ゲート検査信号線２２には至らずに終っている。第２半導体パターン４０２の上には抵抗性接触層５０３、５０４が第２半導体パターン４０２に沿って形成されている。抵抗性接触層５０３、５０４はゲート駆動信号線２４を中心に両側に分離されている。抵抗性接触層５０３、５０４の上には抵抗性接触層５０３、５０４と同一な平面形状にゲート用ドレーン電極３０２とゲート用ソース電極３０３とが形成されている。ゲート用ドレーン電極３０２及びゲート用ソース電極３０３の上には保護膜１２０が形成されており、保護膜１２０はゲート線２を露出させる第３接触孔１２３、ゲート用ドレーン電極３０２を露出させる第４接触孔１２４、ゲート用ソース電極３０３を露出させる第５接触孔１２５、及びゲート検査信号線２２を露出させる第６接触孔１２６を有する。保護膜１２０の上にはゲート線２とゲート用ドレーン電極３０２とを連結する第２連結部１０２と、ゲート用ソース電極３０３とゲート検査信号線２２とを連結する第３連結部１０３とが形成されている。
図４Ａ及び図４Ｂ乃至図９Ａ及び図９Ｂは本発明の第１実施例による薄膜トランジスタ基板を製造する各段階を順に示した断面図であって、Ａは図３Ａに該当する部分を示し、Ｂは図３Ｂに該当する部分を示す。
まず、図４Ａ及び４Ｂに示したように、絶縁基板１００の上にゲート金属層を蒸着し写真エッチングしてゲート線２、ゲート検査信号線２２、ゲート駆動信号線２４、データ検査信号線２１及びデータ駆動信号線２５を形成する。この時、ゲート線２、ゲート検査信号線２２、ゲート駆動信号線２４、データ検査信号線２１及びデータ駆動信号線２５は二重層に形成することができる。これらを二重層に形成する場合には、物理化学的特性の優れたＣｒまたはＭｏ合金などを蒸着して第１層を形成し、抵抗の小さいＡｌまたはＡｇ合金などを蒸着して第２層を形成する。
次に、図５Ａ及び５Ｂに示したように、窒化ケイ素からなるゲート絶縁膜１１０、半導体層４００及び抵抗性接触層５００を化学気相蒸着法を利用して各々１，５００Å乃至５，０００Å、５００Å乃至２，０００Å、３００Å乃至６００Åの厚さに連続蒸着し、次にデータ金属層３００を蒸着した後、その上に感光膜９００を１μｍ乃至２μｍの厚さに塗布する。この時、データ金属層３００は二重層に形成することができ、この場合には、ＣｒまたはＭｏ合金などの物理化学的特性の優れた金属を蒸着して第１層を形成し、ＡｌまたはＡｇ合金などの抵抗の小さい金属を蒸着して第２層を形成する。これら金属層の蒸着方法としてはスパッタリングなどを用いる。また、ゲート絶縁膜１１０は窒化ケイ素または酸化ケイ素などからなり、半導体層４００は非結晶性ケイ素からなり、抵抗性接触層５００はリンなどのＮ型不純物が高濃度にドーピングされている非結晶性ケイ素からなる。
その後、マスクによって感光膜９００に光を照射した後で現像して、図６Ａ及び６Ｂに示したように、感光膜パターン９１１、９１２を形成する。この時、感光膜パターン９１１、９１２の中で薄膜トランジスタ（ゲート及びデータ検査用ＴＦＴと表示部のＴＦＴとを全て含む）のチャンネル部（Ｃ）、つまり表示部のソース電極（図示せず）とドレーン電極（図示せず）との間、データ線３とデータ用ソース電極３０１との間、及びゲート用ドレーン電極３０２とゲート用ソース電極３０３との間に位置した第１部分９１２は、表示部のソース電極とドレーン電極、データ線３とデータ用ソース電極３０１、ゲート用ドレーン電極３０２とゲート用ソース電極３０３を含むデータ層パターン３、３０１、３０２、３０３が形成される部分（Ａ）に位置した第２部分９１１より厚さが薄くなるようにし、その他の部分（Ｂ）の感光膜は全て除去する。この時、チャンネル部（Ｃ）に残っている感光膜９１２とデータ層パターン部（Ａ）に残っている感光膜９１１との厚さの比は、後述するエッチング工程での工程条件によって異なるようにしなければならない。ただし、第１部分９１２の厚さを第２部分９１１の厚さの１/２以下にするのが好ましく、例えば４，０００Å以下にするのが良い。
このように、位置によって感光膜の厚さを異なるようにする方法には多様なものがあり得るが、Ａ領域の光透過量を調節するためには、主にスリット（slit）や格子形態のパターンを形成したり半透明膜を使用したりする。
この時、スリットの間に位置したパターンの線幅やパターン間の間隔、つまりスリットの幅は、露光時に使用する露光器の分解能より小さいのが好ましく、半透明膜を利用する場合には、マスクを製作する時に透過率を調節するために、異なる透過率を有する薄膜を用いたり厚さが異なる薄膜を用いることができる。
このようなマスクによって感光膜に光を照射すれば、光に直接露出する部分では高分子が完全に分解され、スリットパターンや半透明膜が形成されている部分では光の照射量が少ないので高分子の一部だけが分解され、遮光膜で覆われた部分では高分子がほとんど分解されない。続いて、感光膜を現像すれば、高分子が分解されない部分のみが残るようになるので、光が少なく照射された中央部分には光が全く照射されない部分より薄い厚さの感光膜が残る。この時、露光時間を長くすると全ての分子が分解されてしまうので注意しなければならない。
このような薄い厚さの感光膜９１２は、リフローが可能な物質からなる感光膜を利用して形成することができる。つまり、光が完全に透過できる部分と完全に透過できない部分とに分けられた通常のマスクで露光した後で現像してリフローさせ、感光膜が残らない部分に感光膜の一部を流れこませるようにして形成することもできる。
次に、感光膜パターン９１２及びその下部の膜、つまりデータ金属層３００、抵抗性接触層５００及び半導体層４００に対するエッチングを行う。この時、データ層パターン部（Ａ）にはデータ金属層３００及びその下部の膜がそのまま残っていなければならず、チャンネル部（Ｃ）には半導体層のみが残っていなければならず、その他の部分（Ｂ）には前記の３つの層３００、５００、４００が全て除去されてゲート絶縁膜１１０が露出していなければならない。
まず、図６Ａ及び６Ｂに示したように、その他の部分（Ｂ）の露出しているデータ金属層３００を除去し、その下部の抵抗性接触層５００を露出させる。この過程では乾式エッチングまたは湿式エッチング方法の両方を用いることができ、この時、データ金属層３００はエッチングされて感光膜パターン９１１、９１２はほとんどエッチングされない条件下で行うのが良い。しかし、乾式エッチングの場合はデータ金属層３００のみがエッチングされて感光膜パターン９１１、９１２はエッチングされない条件を探すのが難しいので、感光膜パターン９１１、９１２も共にエッチングされる条件下で行うことができる。この場合には、湿式エッチングの場合より第１部分９１２の厚さを厚くすることにより、エッチング過程で第１部分９１２が除去されて下部のデータ金属層３００が露出されないようにする。
このようにすれば、図６Ａ及び図６Ｂに示したように、チャンネル部（Ｃ）及びデータ層パターン部（Ｂ）のデータ金属層、つまり表示部のソース電極とドレーン電極、データ線３とデータ用ソース電極３０１、及びゲート用ドレーン電極３０２とゲート用ソース電極３０３だけが残り、その他の部分（Ｂ）のデータ金属層３００は全て除去され、その下部の抵抗性接触層５００が露出する。この時、残ったデータ金属層３１０、３２０は、ソース電極とドレーン電極、データ線３とデータ用ソース電極３０１、ゲート用ドレーン電極３０２とゲート用ソース電極３０３が各々分離されずに互いに連結されている点を除けば、データ層パターン３、３０１、３０２、３０３の形態と同一である。一方、乾式エッチングを用いる場合には感光膜パターン９１１、９１２もある程度の厚さにエッチングされる。
次に、図７Ａ及び７Ｂに示したように、その他の部分（Ｂ）の露出された抵抗性接触層５００及びその下部の半導体層４００を感光膜の第１部分９１２と共に乾式エッチング方法で同時に除去する。この時のエッチングは、感光膜パターン９１１、９１２、抵抗性接触層５００及び半導体層４００（半導体層と中間層とはエッチング選択性がほとんど無い）が同時にエッチングされてゲート絶縁膜１１０はエッチングされない条件で行わなければならず、特に感光膜パターン９１１、９１２と半導体層４００とに対するエッチング比がほとんど同一な条件でエッチングするのが好ましい。例えば、ＳＦ６とＨＣｌとの混合気体やＳＦ６とＯ２との混合気体を用いればほとんど同一なエッチング比で二つの膜をエッチングすることができる。感光膜パターン９１１、９１２と半導体層４００とに対するエッチング比が同一な場合、第１部分９１２の厚さは半導体層４００と抵抗性接触層５００との厚さを合せたものと同一またはそれより小さくなければならない。
このようにすれば、図７Ａ及び７Ｂに示したように、チャンネル部（Ｃ）の第１部分９１２が除去されて残っているデータ金属層３１０、３２０が露出され、その他の部分（Ｂ）の抵抗性接触層５００及び半導体層４００が除去されてその下部のゲート絶縁膜１１０が露出される。一方、データ層パターン部（Ａ）の第２部分９１１もエッチングされるため、厚さが薄くなる。また、この段階で半導体パターン４０１、４０２が完成する。図面符号５１０と５２０は各々残っているデータ金属層３１０、３２０の下部の抵抗性接触層パターンを示す。
次に、アッシング（ashing）によってチャンネル部（Ｃ）の残っているデータ金属層３１０、３２０表面に残っている感光膜クズを除去する。
次に、図８Ａ及び８Ｂに示したように、チャンネル部（Ｃ）の残っているデータ金属層３１０、３２０及びその下部の抵抗性接触層パターン５１０、５２０をエッチングして除去する。この時のエッチングは、残っているデータ金属層３１０、３２０及びその下部の抵抗性接触層パターン５１０、５２０の全てに対して乾式エッチングだけで行うことができ、残っているデータ金属層３１０、３２０に対しては湿式エッチングで、抵抗性接触層パターン５１０、５２０に対しては乾式エッチングで行うこともできる。前者の場合には残っているデータ金属層３１０、３２０とその下部の抵抗性接触層パターン５１０、５２０とのエッチング選択比が大きい条件下でエッチングを行うのが好ましいが、これは、エッチング選択比が大きくない場合にはエッチング終点を探すのが難しく、チャンネル部（Ｃ）に残る半導体パターン４２の厚さを調節するのが容易でないためである。湿式エッチングと乾式エッチングとを交互に行う後者の場合は、湿式エッチングされる残っているデータ金属層３１０、３２０の側面はエッチングされるが、乾式エッチングされる抵抗性接触層パターン５１０、５２０はほとんどエッチングされないので階段状になる。残っているデータ金属層３１０、３２０及びその下部の抵抗性接触層パターン５１０、５２０をエッチングする時に使用するエッチング気体の例としては、ＣＦ４とＨＣｌとの混合気体やＣＦ４とＯ２との混合気体が挙げられ、ＣＦ４とＯ２とを用いれば均一な厚さに半導体パターン４０１、４０２を残すことができる。この時、半導体パターン４０１、４０２の一部が除去されて厚さが薄くなることもあり、感光膜パターンの第２部分９１１もこの時にある程度の厚さにエッチングされる。この時のエッチングは、ゲート絶縁膜１１０がエッチングされない条件で行わなければならず、第２部分９１１がエッチングされてその下部のデータ層パターン３、３０１、３０２、３０３が露出されないように感光膜パターンは厚いのが好ましい。
このようにすれば、表示部のソース電極とドレーン電極、データ線３とデータ用ソース電極３０１、ゲート用ソース電極３０３とゲート用ドレーン電極３０２が各々互いに分離されて、データ層パターン３、３０１、３０２、３０３とその下部の抵抗性接触層パターン５０１、５０２、５０３、５０４が完成する。
最後に、データ層パターン部（Ａ）に残っている感光膜の第２部分９１１を除去する。しかし、第２部分９１１の除去は、チャンネル部（Ｃ）の残っているデータ金属層３１０、３２０をエッチングした後で、その下部の抵抗性接触層パターン５１０、５２０をエッチングする前に行われることもできる。
前述したように、湿式エッチングと乾式エッチングとを交互に行ったり乾式エッチングのみを用いることができる。後者の場合は一種類のエッチングだけを用いるので工程が比較的簡便であるが、適当なエッチング条件を探すのが難しい。反面、前者の場合はエッチング条件を探すのは容易であるが、工程が後者に比べて面倒である。
次に、窒化ケイ素または酸化ケイ素などの無機絶縁膜を蒸着したり、有機絶縁膜を塗布したり、またはａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜を化学気相蒸着（ＣＶＤ）法によって成長させたりして保護膜１２０を形成する。この時、ａ−Ｓｉ：Ｃ：Ｏ膜とａ−Ｓｉ：Ｏ：Ｆ膜とは無機絶縁膜でありながら、誘電率が２から４以内と非常に低い絶縁膜である。ａ−Ｓｉ：Ｃ：Ｏ膜の場合には気体状態のＳｉＨ（ＣＨ３）３、ＳｉＯ２（ＣＨ３）４、（ＳｉＨ）４Ｏ４（ＣＨ３）４、Ｓｉ（Ｃ２Ｈ５Ｏ）４などを基本ソースとして使用し、Ｎ２ＯまたはＯ２などの酸化剤とＡｒまたはＨｅなどとを混合した気体を落としながら蒸着する。また、ａ−Ｓｉ：Ｏ：Ｆ膜の場合にはＳｉＨ４、ＳｉＦ４などにＯ２を添加した気体を落としながら蒸着する。この時、フッ素の補助ソースとしてＣＦ４を添加することもできる。
次に、図９Ａ乃至図９Ｂに示したように、保護膜１２０をゲート絶縁膜１１０と共に写真エッチングして、データ検査信号線２１、データ用ソース電極３０１、ゲート線２、ゲート用ドレーン電極３０２、ゲート用ソース電極３０３及びゲート検査信号線２２を各々露出する第１乃至第６接触孔１２１、１２２、１２３、１２４、１２５、１２６を形成する。この時、ゲートパッド（図示せず）、データパッド（図示せず）及びドレーン電極（図示せず）を露出する接触孔（図示せず）も共に形成する。
最後に、図３Ａ及び図３Ｂに示したように、４００Å乃至５００Åの厚さのＩＴＯ層またはＩＺＯ層を蒸着し、写真エッチングして第１乃至第３連結部１０１、１０２、１０３を形成する。この時、表示部の画素電極（図示せず）、ゲートパッドと連結される補助ゲートパッド（図示せず）及びデータパッドと連結される補助データパッド（図示せず）も共に形成する。
この時、第１乃至第３連結部１０１、１０２、１０３、画素電極、補助ゲートパッド及び補助データパッドをＩＺＯで形成する場合には、エッチング液としてクロムエッチング液を用いることができるので、これらを形成するための写真エッチング過程で接触孔を通じて露出されたデータ配線やゲート配線金属が腐食するのを防止することができる。このようなクロムエッチング液としては（ＨＮＯ３/（ＮＨ４）２Ｃｅ（ＮＯ３）６/Ｈ２Ｏ）などがある。また、接触部の接触抵抗を最小化するためにはＩＺＯを常温から２００℃以下の範囲で積層するのが好ましく、ＩＺＯ薄膜を形成するために使用する標的（target）はＩｎ２Ｏ３及びＺｎＯを含むのが好ましく、ＺｎＯの含有量は１５−２０ａｔ％の範囲であるのが好ましい。
一方、ＩＴＯやＩＺＯを積層する前の予熱（pre-heating）工程で使用する気体としては窒素を用いるのが好ましく、これは接触孔１２１、１２２、１２３、１２４、１２５、１２６を通じて露出された金属膜の上部に金属酸化膜が形成されるのを防止するためである。
以上で、４回の写真エッチング工程によって薄膜トランジスタ基板を製造する方法を適用する際の検査用ＴＦＴを形成する過程及びその構造について説明した。以下では、５回の写真エッチング工程によって薄膜トランジスタ基板を製造する方法及びその構造について説明する。
まず、構造について説明する。
図１０Ａ及び図１０Ｂは各々本発明の第２実施例による薄膜トランジスタ基板の配置図であって、各々図１のＡ及びＢ部分の配置図であり、図１１Ａ及び図１１Ｂは各々図１０ＡのＸＩａ−ＸＩａ´線及び図１０ＢのＸＩｂ−ＸＩｂｂ´線の断面図である。
まず、図１０Ａ及び図１１を参照して検査用データＴＦＴ（Ａ）について説明する。
絶縁基板１００の上にデータ検査信号線２１及びデータ駆動信号線２５が横方向にのびており、データ検査信号線２１及びデータ駆動信号線２５の上にはゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０の上には第１半導体パターン４０１がデータ駆動信号線２５の上部に島形に形成されている。第１半導体パターン４０１の上には抵抗性接触層５０１、５０２が形成されている。抵抗性接触層５０１、５０２はデータ駆動信号線２５を中心に両側に分離されている。抵抗性接触層５０１、５０２の上には縦方向に長くのびているデータ線３及びデータ用ソース電極３０１が形成されている。この時、データ線３は一側の抵抗性接触層５０２上にまで延びており、データ用ソース電極３０１は他側の抵抗性接触層５０１と同一なパターンを有する。データ線３及びデータ用ソース電極３０１の上には保護膜１２０が形成されており、保護膜１２０はデータ検査信号線２１を露出させる第１接触孔１２１とデータ用ソース電極３０１を露出させる第２接触孔１２２とを有する。保護膜１２０の上にはデータ検査信号線２１とデータ用ソース電極３０１とを連結する第１連結部１０１が形成されている。
次に、図１０Ｂ及び図１１Ｂを参照して検査用ゲートＴＦＴ（Ｂ）について説明する。
絶縁基板１００の上にゲート検査信号線２２及びゲート駆動信号線２４が縦方向にのびており、ゲート線２が横方向にのびている。ゲート線２とゲート検査信号線２２及びゲート駆動信号線２４の上にはゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０の上には第２半導体パターン４０２がゲート駆動信号線２４の上部に島形に形成されている。第２半導体パターン４０２の上には抵抗性接触層５０３、５０４が形成されている。抵抗性接触層５０３、５０４はゲート駆動信号線２４を中心に両側に分離されている。抵抗性接触層５０３、５０４の上にはゲート用ドレーン電極３０２及びゲート用ソース電極３０３が形成されている。ゲート用ドレーン電極３０２は一側の抵抗性接触層５０３上にまで延びており、ゲート用ソース電極３０３は他側の抵抗性接触層５０４の上にまで延びている。ゲート用ドレーン電極３０２とゲート用ソース電極３０３の上には保護膜１２０が形成されており、保護膜１２０はゲート線２を露出させる第３接触孔１２３、ゲート用ドレーン電極３０２を露出させる第４接触孔１２４、ゲート用ソース電極３０３を露出させる第５接触孔１２５、及びゲート検査信号線２２を露出させる第６接触孔１２６を有する。保護膜１２０の上にはゲート線２とゲート用ドレーン電極３０２とを連結する第２連結部１０２、及びゲート用ソース電極３０３とゲート検査信号線２２とを連結する第３連結部１０３が形成されている。
次に、このような構造の薄膜トランジスタ基板を製造する方法について説明する。
まず、基板１００の上にゲート金属層を積層した後でパターニングして、ゲート線２、ゲート検査信号線２２、ゲート駆動信号線２４、データ検査信号線２１及びデータ駆動信号線２５を形成する。
次に、窒化ケイ素からなるゲート絶縁膜１１０、非結晶性ケイ素からなる半導体層、ドーピングされた非結晶性ケイ素からなる抵抗性接触層の３層膜を連続して積層し、半導体層と抵抗性接触層とを写真エッチングして島形の半導体層４０１、４０２と半導体層４０１、４０２と同一な形態の抵抗性接触層パターンとを形成する。
次に、データ金属層を積層した後で写真エッチングして、ゲート線２と交差するデータ線３、データ用ソース電極３０１、ゲート用ドレーン電極３０２及びゲート用ソース電極３０３を含むデータ層パターンを形成する。
続いて、データ層パターンで覆われない抵抗性接触層パターンをエッチングしてゲート駆動信号線２４とデータ駆動信号線２５とを中心に各々両側に分離させることにより、抵抗性接触層パターン５０１、５０２、５０３、５０４の間の半導体層パターン４０１、４０２を露出させる。次に、露出した半導体層パターン４０１、４０２の表面を安定化させるために酸素プラズマを実施するのが好ましい。
次に、窒化ケイ素または酸化ケイ素などの無機絶縁膜を蒸着したり、有機絶縁膜を塗布したり、またはａ−Ｓｉ：Ｃ：Ｏ膜またはａ−Ｓｉ：Ｏ：Ｆ膜を化学気相蒸着（CVD）法によって成長させたりして、保護膜１２０を形成する。
引き続き、写真エッチング工程でゲート絶縁膜１１０と共に保護膜１２０をパターニングして、第１乃至第６接触孔１２１、１２２、１２３、１２４、１２５、１２６を形成する。
最後に、図１１Ａ及び１１Ｂに示したように、ＩＴＯまたはＩＺＯ膜を蒸着し写真エッチングして第１乃至第３連結部１０１、１０２、１０３を形成する。
以上では、ゲート検査用ＴＦＴとデータ検査用ＴＦＴとが各々同一な走査信号と画像信号の印加を受けて全て同時に駆動する薄膜トランジスタ基板について説明した。しかし、このような薄膜トランジスタ基板では、隣接する配線間に短絡が発生した場合には探し出すことができない。以下では、隣接する配線間の短絡も探し出すことができる検査構造を有する薄膜トランジスタ基板について説明する。
図１２は本発明の第３実施例による薄膜トランジスタ基板の回路図である。
絶縁基板１００の上に横方向にゲート線２がのびており、これと絶縁して交差するデータ線３が縦方向に形成されている。ゲート線２の一端にはゲート駆動回路と連結されるゲートパッド２０が連結されており、データ線３の一端にはデータ駆動回路と連結されるデータパッド３０が連結されている。ゲート線２とデータ線３とは互いに交差して画素領域を定義し、これら画素領域の集合が表示領域１７を形成する。ゲート線２のゲートパッド２０が連結されている端の反対側端には第１及び第２検査用ゲート薄膜トランジスタ（以下、ＴＦＴという）（Ｂ１）、（Ｂ２）が連結されており、データ線２のデータパッド３０が連結されている端の反対側端には第１及び第２検査用データＴＦＴ（Ａ１）、（Ａ２）が連結されている。第１検査用ゲートＴＦＴ（Ｂ１）は第１ゲート検査信号線２２ａとゲート駆動信号線２４とに連結されており、第２検査用ゲートＴＦＴ（Ｂ２）は第２ゲート検査信号線２２ｂとゲート駆動信号線２４とに連結されている。また、第１検査用データＴＦＴ（Ａ１）は第１データ検査信号線２１ａとデータ駆動信号線２５とに連結されており、第２検査用データＴＦＴ（Ａ２）は第２データ検査信号線２１ｂとデータ駆動信号線２５とに連結されている。ここで、ゲート線２は第１及び第２検査用ゲートＴＦＴ（Ｂ１）、（Ｂ２）のドレーン電極と連結されており、ゲート駆動信号線２４は第１及び第２検査用ゲートＴＦＴ（Ｂ１）、（Ｂ２）のゲート電極と連結されている。第１ゲート検査信号線２２ａは第１検査用ゲートＴＦＴ（Ｂ１）のソース電極と連結されており、第２ゲート検査信号線２２ｂは第２検査用ゲートＴＦＴ（Ｂ２）のソース電極と連結されている。また、データ線３は第１及び第２検査用データＴＦＴ（Ａ１）、（Ａ２）のドレーン電極と連結されており、データ駆動信号線２５は第１及び第２検査用データＴＦＴ（Ａ１）、（Ａ２）のゲート電極と連結されている。第１データ検査信号線２１ａは第１検査用データＴＦＴ（Ａ１）のソース電極と連結されており、第２データ検査信号線２１ｂは第２検査用データＴＦＴ（Ａ２）のソース電極と連結されている。第１及び第２データ検査信号線２１ａ、２１ｂ、第１及び第２ゲート検査信号線２２ａ、２２ｂ、ゲート駆動信号線２４及びデータ駆動信号線２５の一端には、各々第１乃至第６検査用パッド３２ａ、３２ｂ、３９ａ、３９ｂ、４１、４０が連結されている。この時、ゲート駆動信号線２４は第２検査用パッド４１を経てゲートＶｏｆｆ端子５２と連結されており、データ駆動信号線２５はデータＶｏｆｆ端子５１と連結されている。つまり、検査用ゲートＴＦＴ（Ｂ１）、（Ｂ２）のゲート電極は全てゲートＶｏｆｆ端子５２と連結されており、検査用データＴＦＴ（Ａ１）、（Ａ２）のゲート電極は全てデータＶｏｆｆ端子５１と連結されている。これらＶｏｆｆ端子５１、５２は以降のモジュール工程でＦＰＣ（flexible printed circuit）などを通じてＶｏｆｆ電圧印加回路と連結されることにより、常にＶｏｆｆ電圧に維持される。従って、検査用ＴＦＴ（Ａ）、（Ｂ）は液晶表示装置の駆動時に常にオフ（off）状態にあるので断線したのと同じ状態となる。結局、検査用配線をデータ線とゲート線とから分離するために別途にダイヤモンド切断やレーザー切断を行わなくても済む。
一方、ゲート線２が第１ゲート検査用ＴＦＴ（Ｂ１）と第２ゲート検査用ＴＦＴ（Ｂ２）に交互に連結されており、データ線３が第１データ検査用ＴＦＴ（Ａ１）と第２データ検査用ＴＦＴ（Ａ２）に交互に連結されているため、これら検査用ＴＦＴ（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）を別途に駆動することによって、データ線３とゲート線２とを一列おきに駆動することができる。従って、隣接するゲート線２やデータ線３の短絡を検出することができる。
図１３は本発明の第４実施例による薄膜トランジスタ基板の回路図である。
第４実施例による薄膜トランジスタ基板では、データ検査用ＴＦＴを３つのデータ検査信号線２１Ｒ、２１Ｇ、２１Ｂに順ぐりに連結し、ゲート検査信号線２２ａ、２２ｂを延長してこれらのパッド３９ａ、３９ｂをデータ検査信号線のパッド３２Ｒ、３２Ｇ、３２Ｂと隣接する位置に形成している。
このように、データ検査用ＴＦＴを３つのデータ検査信号線２１Ｒ、２１Ｇ、２１Ｂに順ぐりに連結すれば、赤、緑、青の各色別に検査が可能である。ゲート検査信号線２２ａ、２２ｂを延長してこれらのパッド３９ａ、３９ｂをデータ検査信号線のパッド３２Ｒ、３２Ｇ、３２Ｂと隣接する位置に形成したのは、検査用駆動装置との連結を容易にするためであって、前述の第１乃至第３実施例と後述の第５実施例にも適用することができる。
図１４は本発明の第５実施例による薄膜トランジスタ基板の回路図である。
第５実施例でも第４実施例と同様に、データ検査用ＴＦＴを３つのデータ駆動信号線２５Ｒ、２５Ｇ、２５Ｂに連結して各色別の検査を可能にしているが、その連結状態が第４実施例とは異なる。つまり、第４実施例ではデータ検査用ＴＦＴのソース電極が３つのデータ検査信号線２１Ｒ、２１Ｇ、２１Ｂに順ぐりに連結されているが、第５実施例ではデータ検査用ＴＦＴのゲート電極が３つのデータ駆動信号線２５Ｒ、２５Ｇ、２５Ｂに順ぐりに連結されている。また、ゲート検査用ＴＦＴは、第１実施例のように、全てゲート検査信号線２２及びゲート駆動信号線２４に連結されている。このような構造でもデータ線間の短絡を検出することができる。
以下の第６実施例からは論理回路を利用して、ＶＩが可能な液晶表示装置用薄膜トランジスタ基板を形成する。
図１５は本発明の第６実施例による薄膜トランジスタ基板の回路図であり、図１６は図１５のゲート駆動回路のシフトレジスターのブロック図であり、図１７は図１６のシフトレジスターの各ステージの具体回路図であり、図１８は図１７の各部のタイミング図であり、図１９は図１５のＶＩ用論理回路部の具体回路図である。
以下、液晶表示装置用薄膜トランジスタ基板を例に挙げて説明する。
図１５を参照すれば、本発明のＴＦＴ基板１０の上には画素が集まって構成された表示領域１５０が形成されている。また、表示領域１５０以外の周辺領域には、ゲート駆動回路１７０、ゲート駆動回路１７０とゲート線の間に挿入されたＶＩ用論理回路部１８０、データ駆動回路の一部で多数のトランジスタ（ＳＴ２）、（ＳＴ３）を含むトランスミッションゲート（transmission gate : TG）部１２０、ＶＩ用信号線１１１及び多数の信号パッド（Ｖｏｎ、Ｖｏｆｆ、ＶＣＫ１、ＶＣＫ２、ＶＳＴ、ＣＯＮ１、ＣＯＮ２、ＣＯＮ３、ＴＧ１、ＴＧ２、Ｖｃｏｍ（共通電位端子））などが形成されている。これらは薄膜トランジスタ及び画素電極形成工程で共に形成される。
表示領域１５０は、列方向に延長されたｍ個のデータ線（ＤＬ１〜ＤＬｍ）と列方向に延長されたｎ個のゲート線（ＧＬ１〜ＧＬｎ）とを含む。
データ線とゲート線との各交差点にはスイッチングトランジスタ（ＳＴ１）が形成される。スイッチングトランジスタ（ＳＴ１）のドレーンはデータ線（ＤＬｉ）と連結され、ゲートはゲート線（ＧＬｉ）と連結される。スイッチングトランジスタ（ＳＴ１）のソースは透明画素電極（ＰＥ）と連結される。透明画素電極（ＰＥ）とＴＦＴ基板１０と対向するカラーフィルター基板（図示せず）に形成された透明共通電極（ＣＥ）との間に液晶（ＬＣ）が位置する。Ｖｃｏｍ（共通電位端子）には、共通電極電位が印加されることもでき、その他、ＯＦＦ電圧等が印加されることもできる。また、透明共通電極とＶｃｏｍとが連結されていても良い。
従って、透明画素電極（ＰＥ）と透明共通電極（ＣＥ）との間に印加する電圧により液晶配列を制御して透過光量を調節することにより、各ピクセルの階調表示をする。
図１６乃至図１８を参照して図１５のゲート駆動回路１７０について詳細に説明する。
ゲート駆動回路１７０は一つのシフトレジスターから構成される。図１６のシフトレジスター１７５は複数のステージ（ＳＲＣ１〜ＳＲＣ１９３）が従属連結される。つまり、各ステージの出力端子（ＯＵＴ）が次のステージの入力端子（ＩＮ）と連結される。ステージはゲート線に対応する数（本実施例では１９２個）のステージ（ＳＲＣ１〜ＳＲＣ１９２）と一つのダミーステージ（ＳＲＣ１９３）とから構成される。各ステージは入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック信号入力端子（ＣＫ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を有する。ここで、第１ステージ（ＳＲＣ１）の入力端子（ＩＮ）はＳＴパッドと連結されており、第１電源電圧端子（ＶＳＳ）はＶｏｆｆ（ＶＳＳ）パッドと連結されており、第２電源電圧端子（ＶＤＤ）はＶｏｎ（ＶＤＤ）パッドと連結されている。一方、ステージ（ＳＲＣ１〜ＳＲＣ１９３）のクロック信号入力端子（ＣＫ）はＣＫまたはＣＫＢと連結されている。
一番目のステージの入力端子（ＩＮ）には図１８に示した開始信号（ＳＴ）が入力される。ここで開始信号は垂直同期信号に同期したパルス信号である。
各ステージの出力信号（ＯＵＴ１〜ＯＵＴ１９２）は対応する各ゲート線に連結される。奇数番目のステージ（ＳＲＣ１、ＳＲＣ３・・・）には第１クロック信号（ＣＫ）が提供され、偶数番目のステージ（ＳＲＣ２、ＳＲＣ４・・・）には第２クロック信号（ＣＫＢ）が提供される。第１クロック信号（ＣＫ）と第２クロック信号（ＣＫＢ）とは互いに反対の位相を有するようにＶｏｎ、Ｖｏｆｆ電圧が印加される。
各ステージ（例えばＳＲＣ１）の各制御端子（ＣＴ）には次のステージ（例えば、ＳＲＣ２）の出力信号（ＯＵＴ２）が制御信号として入力される。つまり、制御端子（ＣＴ）に入力される制御信号は、自己の出力信号のデューティ期間だけ遅延された信号となる。
従って、各ステージの出力信号が順にアクティブ区間（ハイ状態）をもって発生するので、各出力信号のアクティブ区間で対応する水平線が選択されるようになる。
図１７を参照して各ステージ（ＳＲＣ１〜ＳＲＣ１９３）の具体的な回路構成の例について説明する。
図１７を参照すると、シフトレジスター１７５の各ステージはプルアップ手段１８１、プルダウン手段１８２、プルアップ駆動手段１８４、プルダウン駆動手段１８６、フローティング防止手段１８８、ターンオン防止手段１９０を含む。
プルアップ手段１８１は、クロック信号入力端子（ＣＫ）にドレーンが連結され、第１ノード（Ｎ１）にゲートが連結され、出力端子（ＯＵＴ）にソースが連結されたプルアップＮＭＯＳトランジスタ（ＮＴ１）から構成される。
プルダウン手段１８２は、出力端子（ＯＵＴ）にドレーンが連結され、第２ノード（Ｎ２）にゲートが連結され、ソースが第１電源電圧（ＶＳＳ）に連結されたプルダウンＮＭＯＳトランジスタ（ＮＴ２）から構成される。
プルアップ駆動手段１８４は、キャパシター（Ｃ）、ＮＭＯＳトランジスタ（ＮＴ３〜ＮＴ５）から構成される。キャパシター（Ｃ）は、第１ノード（Ｎ１）と出力端子（ＯＵＴ）との間に連結される。トランジスタ（ＮＴ３）は、入力端子（ＩＮ）にドレーン及びゲートが共通で連結され、第１ノードにソースが連結される。トランジスタ（ＮＴ４）は、第１ノード（Ｎ１）にドレーンが連結され、第２ノード（Ｎ２）にゲートが連結され、第１電源電圧（ＶＳＳ）にソースが連結される。トランジスタ（ＮＴ５）は、第１ノード（Ｎ１）にドレーンが連結され、制御端子（ＣＴ）にゲートが連結され、第１電源電圧（ＶＳＳ）にソースが連結される。
プルダウン駆動手段１８６は、二つのＮＭＯＳトランジスタ（ＮＴ６）、（ＮＴ７）から構成される。トランジスタ（ＮＴ６）は、第２電源電圧（ＶＤＤ）にドレーンが連結され、制御端子（ＣＴ）にゲートが連結され、第２ノード（Ｎ２）にソースが連結される。トランジスタ（ＮＴ７）は、第２ノード（Ｎ２）にドレーンが連結され、入力端子（ＩＮ）にゲートが連結され、第１電源電圧（ＶＳＳ）にソースが連結される。
フローティング防止手段１８８は、第２電源電圧（ＶＤＤ）にドレーン及びゲートが共通で連結され、第２ノード（Ｎ２）にソースが連結されたＮＭＯＳトランジスタ（ＮＴ８）から構成される。トランジスタ（ＮＴ８）は前記トランジスタ（ＮＴ７）のサイズに比べて相対的に十分に小さいサイズ、例えば１：２０程度のサイズ比で構成される。
ターンオン防止手段１９０は、第２ノード（Ｎ２）にドレーンが連結され、出力端子（ＯＵＴ）にゲートが連結され、第１電源電圧（ＶＳＳ）にソースが連結されたＮＭＯＳトランジスタ（ＮＴ９）から構成される。トランジスタ（ＮＴ９）のサイズはトランジスタ（ＮＴ７）のサイズに比べて約１：２の比で構成される。
図１８に示したように、第１及び第２クロック信号（ＣＫ）、（ＣＫＢ）とスキャン開始信号（ＳＴ）とがシフトレジスター１７５に供給されると、第１ステージ（ＳＲＣ１）ではスキャン開始信号（ＳＴ）の先端に応答し、第１クロック信号（ＣＫ）のハイレベル区間を所定の時間（Ｔｄｒ１）遅延させて出力端子に出力信号（ＯＵＴ１）として発生する。ここで、第１及び第２クロック信号（ＣＫ）、（ＣＫＢ）とスキャン開始信号（ＳＴ）には、図１８に示すように、例えばＶｏｎまたはＶｏｆｆ電圧が印加される。
スキャン開始信号（ＳＴ）のアクティブ区間は第１クロック信号（ＣＫ）のハイレベル区間に比べて約１/４周期で先に進んだ位相を有する。スキャン開始信号（ＳＴ）のアクティブ区間はパルスの先端、つまり上昇エッジからのセットアップタイム（Ｔｓ１）と、パルスの後端、つまり下降エッジまでのホールドタイム（Ｔｓ２）とに分けられる。
従って、出力信号（ＯＵＴ１）の先端はホールドタイム（Ｔｓ２）の開始時点から所定の時間である約２〜４μｓ遅延された先端、つまり上昇エッジを有する。つまり、第１クロック信号（ＣＫ）のアクティブ区間、ハイレベル区間がＴｄｒ１時間だけ遅延されて出力端子（ＯＵＴ）に現れるようになる。
このような遅延特性は、プルアップ駆動手段１８４のキャパシター（Ｃ）が開始信号（ＳＴ）の先端でトランジスタ（ＮＴ４）がターンオフされた状態からトランジスタ（ＮＴ３）を通じて充電され始め、キャパシター（ＮＴ３）の充電電圧がプルアップトランジスタ（ＮＴ１）のゲートソース間のしきい値電圧以上に充電された後にプルアップトランジスタ（ＮＴ１）がターンオンされ、第１クロック信号（ＣＫ）のハイレベル区間が出力端子に現れ始めるからである。
出力端子（ＯＵＴ）にクロック信号のハイレベル区間が現れ始めると、この出力電圧がキャパシター（Ｃ）にブートストラップ（Bootstrap）されて、プルアップトランジスタ（ＮＴ１）のゲート電圧がターンオン電圧（ＶＤＤ）以上に上昇する。従って、ＮＭＯＳトランジスタであるプルアップトランジスタ（ＮＴ１）が完全な導通状態を維持するようになる。
一方、プルダウン駆動手段１８６は、トランジスタ（ＮＴ６）がターンオフされた状態で開始信号（ＳＴ）の先端でトランジスタ（ＮＴ７）がターンオンされるので、第２ノード（Ｎ２）の電位が第１電源電圧（ＶＳＳ）にダウンする。この時、フローティング防止手段１８８のトランジスタ（ＮＴ８）はターンオン状態を維持するが、ターンオンされたトランジスタ（ＮＴ７）のサイズがトランジスタ（ＮＴ８）のサイズより約２０倍程度大きいため、第２ノード（Ｎ２）は第２電源電圧（ＶＤＤ）状態から第１電源電圧（ＶＳＳ）にダウンする。したがって、プルダウントランジスタ（ＮＴ２）はターンオン状態からターンオフ状態に遷移する。
出力端子（ＯＵＴ）にターンオン電圧（ＶＯＮ＝ＶＤＤ）が現れると、ターンオン防止手段１９０のトランジスタ（ＮＴ９）がターンオンされ、第２ノード（Ｎ２）を第１電源電圧（ＶＳＳ）で駆動する能力が約５０％程度増加するようになる。したがって、出力信号の上昇遷移時にプルダウントランジスタのドレーンソース間の寄生キャパシターによって第２ノード（Ｎ２）の電圧が上昇するのを防止することができるので、出力信号の上昇遷移時にプルダウントランジスタがターンオンされる誤動作を確実に防止することができる。
出力端子（ＯＵＴ）の出力信号（ＯＵＴ１）は第１クロック信号（ＣＫ）のデューティ期間だけ遅延されて現れる。
出力端子（ＯＵＴ）の出力信号の電圧がターンオフ電圧（ＶＯＦＦ＝ＶＳＳ）状態に落ちると、トランジスタ（ＮＴ９）がターンオフされ、トランジスタ（ＮＴ８）を通じて第２ノードに第２電源電圧（ＶＤＤ）だけ供給される状態になるので、第２ノード（Ｎ２）の電位は第１電源電圧（ＶＳＳ）から第２電源電圧（ＶＤＤ）に上昇し始める。第２ノード（Ｎ２）の電位が上昇し始めれば、トランジスタ（ＮＴ４）がターンオンされ始め、キャパシターの充電電圧がトランジスタ（ＮＴ４）を通じて放電され始めるので、プルアップトランジスタ（ＮＴ１）もターンオフされ始める。
次に、制御端子（ＣＴ）に提供される次のステージの出力信号がターンオン電圧まで上昇するので、トランジスタ（ＮＴ５）、（ＮＴ６）がターンオンされる。したがって、第２ノード（Ｎ２）の電位はトランジスタ（ＮＴ６）、（ＮＴ８）によって提供される第２電源電圧（ＶＤＤ）に急速に上昇し始め、第１ノード（Ｎ１）の電位はトランジスタ（ＮＴ４）、（ＮＴ５）を通じて急速に第１電源電圧（ＶＳＳ）にダウンする。
したがって、プルアップトランジスタ（ＮＴ１）はターンオフされ、プルダウントランジスタ（ＮＴ２）はターンオンされて、出力端子（ＯＵＴ）はターンオン電圧（Ｖｏｎ）から第１電源電圧（ＶＳＳ）のターンオフ電圧（Ｖｏｆｆ）にダウンする。
制御端子（ＣＴ）に印加される次のステージの出力信号がローレベルに下降してトランジスタ（ＮＴ６）がターンオフされても、第２ノード（Ｎ２）はトランジスタ（ＮＴ８）を通じて第２電源電圧（ＶＤＤ）にバイアスされた状態を維持するようになり、第１ノード（Ｎ１）はターンオン状態を維持するトランジスタ（ＮＴ４）を第１電源電圧（ＶＳＳ）にバイアスされた状態を維持する。したがって、長時間使用によりトランジスタ（ＮＴ２）、（ＮＴ４）のスラッシュホールド電圧が上昇しても第２ノード（Ｎ２）の電位が第２電源電圧（ＶＤＤ）に維持されるので、プルダウントランジスタ（ＮＴ２）がターンオフされる誤動作の恐れがなく安定した動作が確保される。
次に、図１９を参照して図１５のＶＩ用論理回路部１８０について詳細に説明する。
ＶＩ用論理回路部１８０は２列のＮＯＲゲートからなる。一番目の列のＮＯＲゲート（ＮＯＲ１）の第１入力端はゲート駆動回路１７０の各ステージ（ＳＲＣ１〜ＳＲＣ１９２）の出力端（ＯＵＴ）と１：１で連結されており、第２入力端は全てＣＯＮ１パッドと連結されている。二番目の列のＮＯＲゲート（ＮＯＲ２）、（ＮＯＲ３）の第１入力端は一番目の列のＮＯＲゲート（ＮＯＲ１）の出力端と１：１で連結されており、第２入力端はＣＯＮ２またはＣＯＮ３パッドと連結されている。本発明の実施例では奇数行のＮＯＲゲート（ＮＯＲ２）がＣＯＮ２と連結されており、偶数行のＮＯＲゲート（ＮＯＲ３）がＣＯＮ３と連結されている。
ビジュアルインスペクション（ＶＩ）を実施する時にはゲート駆動回路１７０のステージ（ＳＲＣ１〜ＳＲＣ１９２）からは信号が入力されない。従って、ＮＯＲ１の第１入力端の信号は常にオフ（０）である。この時、ＣＯＮ１を通じてＮＯＲ１の第２入力端にオン（１）信号が入力されると、ＮＯＲ１の出力端にはオフ（０）信号が出力される。このようになれば、ＮＯＲ２とＮＯＲ３との第１入力端にはオフ（０）信号が入力されるので、第２入力端にどのような信号が入力されるかによって、ゲート線の奇数行だけがオン（１）されたり、偶数行だけがオン（１）されたり、または両方がオン（１）される。ＣＯＮ２を通じてＮＯＲ２の第２入力端にオフ（０）信号が入力されれば奇数行のゲート線にオン（１）信号が出力され、ＣＯＮ２を通じてＮＯＲ２の第２入力端にオン（１）信号が入力されれば奇数行のゲート線にオフ（０）信号が出力される。ＣＯＮ３を通じてＮＯＲ３の第２入力端にオフ（０）信号が入力されれば偶数行のゲート線にオン（１）信号が出力され、ＣＯＮ３を通じてＮＯＲ３の第２入力端にオン（１）信号が入力されれば偶数行のゲート線にオフ（０）信号が出力される。
液晶表示装置を実際に駆動する時にはＣＯＮ１、ＣＯＮ２、ＣＯＮ３の全てにオフ（０）信号を印加しておく。このようにすれば、ゲート駆動回路１７０の各ステージ（ＳＲＣ１〜ＳＲＣ１９２）から出力される信号によってゲート線に印加される信号が決められるので、ＶＩ用論理回路部１８０は存在しないのと同一となる。
以上の論理を表で示すと次の通りである。
Figure 0004812862
以下、ＶＩのためのデータ線の配線について説明する。
図１５を見ると、駆動回路の一部であるトランスミッションゲート部１２０が薄膜トランジスタ基板の上に形成されており、トランスミッションゲートの入力端は全て短絡帯１１１と連結されている。
トランスミッションゲート部１２０は多数の薄膜トランジスタ（ＳＴ２）、（ＳＴ３）を含んでいる。各薄膜トランジスタ（ＳＴ２）、（ＳＴ３）のソース電極はトランスミッションゲートの入力端として短絡帯１１１と連結されており、ドレーン電極は各々のデータ線（ＤＬ１）、（ＤＬ２）と連結されており、ゲート電極は二つのトランスミッションゲート端子（ＴＧ１）、（ＴＧ２）のうちの一つと連結されている。図１５では奇数番目の薄膜トランジスタ（ＳＴ２）はＴＧ１に連結されており、偶数番目の薄膜トランジスタ（ＳＴ３）はＴＧ２に連結されている。
このような構造でＶＩを実施する時、短絡帯１１１にはＶｓ端子を通じて常に画像信号が入力される。トランスミッションゲート部１２０の薄膜トランジスタ（ＳＴ２）、（ＳＴ３）はＴＧ１及びＴＧ２端子に入力される信号に応じてオンオフされ、奇数番目のデータ線または偶数番目のデータ線のうちのいずれか一つにだけ画像信号を印加したり、両方に画像信号を印加することができる。
本発明の第６実施例ではＶＩ用論理回路部１８０を用いて奇数番目のゲート線と偶数番目のゲート線とを区分して駆動する２Ｇを具現し、短絡帯１１１とトランスミッションゲート部１２０とを用いて奇数番目のデータ線と偶数番目のデータ線とを区分して駆動する２Ｄを具現する。従って、隣接するデータ線（ＤＬ１〜ＤＬｎ）間及びゲート線（ＧＬ１〜ＧＬｎ）間の短絡を検出することができる。
図１５で、Ａはデータ駆動集積回路（ＩＣ）が実装される位置を示し、ＢはＶＩが終わった後に短絡帯１１１をトランスミッションゲート部１２０から分離するためにレーザーを照射する線を示す。
以上のような構造でＶＩを実施する時、各パッドを通じて入力される信号は下記の表の通りである。
Figure 0004812862
本発明の第７実施例について説明する。
図２０は本発明の第７実施例による薄膜トランジスタ基板の回路構成図である。
本発明の第７実施例は、トランスミッションゲート部がないという点及び周辺領域に短絡帯が二つであるという点を除けば第６実施例と同一である。第７実施例で奇数番目のデータ線は第１短絡帯１１２と連結されており、偶数番目のデータ線は第２短絡帯１１３と連結されている。第１短絡帯１１２及び第２短絡帯１１３は各々Ｖｓ１及びＶｓ２端子と連結されていて２Ｄ構造を成している。本発明の第７実施例は、ゲート駆動回路だけを薄膜トランジスタ基板に集積する場合において２Ｇ、２Ｄ ＶＩ構造を具現したものである。
以上のような構造でＶＩを実施する時、各パッドを通じて入力される信号は下記の表の通りである。
Figure 0004812862
図２１は本発明の第８実施例による薄膜トランジスタ基板の回路構成図である。
本発明の第８実施例は、短絡帯がなく、代わりに周辺領域に第１及び第２検査用データ薄膜トランジスタ（Ａ１）、（Ａ２）が形成されている点を除けば第６実施例と同一である。
図２１を見ると、周辺領域において、第１検査用データＴＦＴ（Ａ１）は第１データ検査信号線２１ａとデータ駆動信号線２５とに連結されており、第２検査用データＴＦＴ（Ａ２）は第２データ検査信号線２１ｂとデータ駆動信号線２５とに連結されている。また、データ線（ＤＬ１〜ＤＬｎ）は第１及び第２検査用データＴＦＴ（Ａ１）、（Ａ２）のドレーン電極と連結されており、データ駆動信号線２５は第１及び第２検査用データＴＦＴ（Ａ１）、（Ａ２）のゲート電極と連結されている。第１データ検査信号線２１ａは第１検査用データＴＦＴ（Ａ１）のソース電極と連結されており、第２データ検査信号線２１ｂは第２検査用データＴＦＴ（Ａ２）のソース電極と連結されている。第１及び第２データ検査信号線２１ａ、２１ｂ及びデータ駆動信号線２５の一端には各々第１乃至第３検査用パッド３２ａ、３２ｂ、４０が連結されている。この時、データ駆動信号線２５はデータＶｏｆｆ端子５１と連結されている。つまり、検査用データＴＦＴ（Ａ１）、（Ａ２）のゲート電極は全てデータＶｏｆｆ端子５１と連結されている。Ｖｏｆｆ端子５１は以後のモジュール工程でＦＰＣなどを通じてＶｏｆｆ電圧印加回路と連結されることにより、常にＶｏｆｆ電圧に維持される。従って、検査用ＴＦＴ（Ａ１）、（Ａ２）は液晶表示装置の駆動時に常にオフ（off）状態にあり、断線したのと同じ状態となる。結局、検査用配線をデータ線から分離するために別途にダイヤモンド切断やレーザー切断を行わなくてもよい。
一方、データ線（ＤＬ１〜ＤＬｎ）が第１データ検査用ＴＦＴ（Ａ１）と第２データ検査用ＴＦＴ（Ａ２）とに交互に連結されているため、これら検査用ＴＦＴ（Ａ１）、（Ａ２）を別途に駆動することによってデータ線（ＤＬ１〜ＤＬｎ）を一列おきに駆動することができる。従って、隣接するデータ線（ＤＬ１〜ＤＬｎ）の短絡を検出することができる。
以上のような構造でＶＩを実施する時、各パッドを通じて入力される信号は下記の表の通りである。
Figure 0004812862
一方、図２１で、図２０と同様にトランスミッションゲート回路を省略し、データ線の一方を短絡帯と接続する構造も可能である。
図２２は本発明の第９実施例による薄膜トランジスタ基板の回路構成図である。
本発明の第９実施例による薄膜トランジスタ基板は、ＶＩ用論理回路が省略されている点を除けば第８実施例と同一である。
このような構造の薄膜トランジスタ基板の各パッドに下記の表５のような電圧を印加すれば、１Ｇ、２Ｄ ＶＩを具現することができる。つまり、ゲート線（ＧＬ１〜ＧＬｎ）は全体を同時にオンし、データ線（ＤＬ１〜ＤＬｎ）は一列おきにオンオフしてＶＩを実施することができる。
Figure 0004812862
第９実施例による薄膜トランジスタ基板でも、第８実施例と同様に、Ｖｏｆｆ端子５１は以後のモジュール工程でＦＰＣなどを通じてＶｏｆｆ電圧印加回路と連結されることにより、常にＶｏｆｆ電圧に維持される。従って、検査用ＴＦＴ（Ａ１）、（Ａ２）は液晶表示装置の駆動時に常にオフ状態にあり、断線したのと同じ状態となる。結局、検査用配線をデータ線から分離するために別途にダイヤモンド切断やレーザー切断を行わなくてもよい。
図２３は本発明の第１０実施例による薄膜トランジスタ基板の回路構成図である。
本発明の第１０実施例による薄膜トランジスタ基板は、ＶＩ用論理回路部が省略されている点を除けば第７実施例と同一である。
このような構造の薄膜トランジスタ基板の各パッドに下記の表６のような電圧を印加すれば、１Ｇ、２Ｄ ＶＩを具現することができる。つまり、ゲート線（ＧＬ１〜ＧＬｎ）は全体を同時にオンし、データ線（ＤＬ１〜ＤＬｎ）は一列おきにオンオフしてＶＩを実施することができる。
本発明の第１０実施例で、ＶＩを実施した後に短絡帯１１２、１１３をデータ線から分離するためには、レーザー切断またはダイヤモンド切断を行わなければならない。
Figure 0004812862
以上の実施例は、多結晶ケイ素薄膜トランジスタ基板（Poly TFT Panel）や非結晶性ケイ素駆動集積回路基板など、駆動集積回路の一部を薄膜トランジスタ基板に直接形成する種類であればどれにでも適用できる。
前記では本発明の最も実際的で好ましい実施例を参照して説明したが、本発明は前記で開示された実施例に限られるわけではない。本発明の範囲は特許請求の範囲内に属する様々な変形及び等価物も含む。
以上のように、検査用配線を検査用ＴＦＴを経由してゲート線とデータ線とに連結して検査を実施し、検査後には検査用ＴＦＴのゲート電極にＶｏｆｆ電圧を印加しておくことにより、別途の切断工程を行わなくても切断されたのと同じ状態を維持することができる。従って、検査用配線切断のために必要な付加工程を除去することができ、切断によって発生する配線腐食などの問題も解決することができる。
本発明によれば、ゲート駆動集積回路が集積されている薄膜トランジスタ基板で２Ｇ、２Ｄまたは１Ｇ、２Ｄビジュアルインスペクションを実施することができる。
２ ゲート線
３ データ線
１０ ＴＦＴ基板
２０ ゲートパッド
２１ａ 第１データ検査信号線
２１ｂ 第２データ検査信号線
２２ａ 第１ゲート検査信号線
２２ｂ 第２ゲート検査信号線
２４ ゲート駆動信号線
２５ データ駆動信号線
３０ データパッド
３２ 第検査用パッド
３９ 第検査用パッド
４０ 第検査用パッド
４１ 第２検査用パッド
５１、５２ Ｖｏｆｆ端子
１００ 絶縁基板
１０１ 第１連結部
１０２ 第２連結部
１０３ 第３連結部
１１０ ゲート絶縁膜
１１１ ＶＩ用信号線
１１２ 第１短絡帯
１１３ 第２短絡帯
１２０ 保護膜
１２１ 第１接触孔
１２２ 第２接触孔
１２３ 第３接触孔
１２４ 第４接触孔
１２５ 第５接触孔
１２６ 第６接触孔
１５０ 表示領域
１７０ ゲート駆動回路
１８１ プルアップ手段
１８２ プルダウン手段
１８４ プルアップ駆動手段
１８６ プルダウン駆動手段
１８８ フローティング防止手段
１９０ ターンオン防止手段
３００ データ金属層
３０１ データ用ソース電極
３０２ ゲート用ドレーン電極
３０３ ゲート用ソース電極
４００ 半導体層
４０１ 第１半導体パターン
４０２ 第２半導体パターン
５００、５０１、５０２、５０３、５０４ 抵抗性接触層
９０ 感光膜
９１１、９１２ 感光膜パターン
Ａ１ 第１検査用データＴＦＴ
Ａ２ 第２検査用データＴＦＴ
Ｂ１ 第１検査用ゲートＴＦＴ
Ｂ２ 第２検査用ゲートＴＦＴ
Ｃ チャンネル部
ＣＥ 透明共通電極
ＣＫ クラック信号入力端子
ＣＴ 制御端子
ＤＬ データ線
ＧＬ ゲート線
ＩＮ 入力端子
ＬＣ 液晶
Ｎ１ 第１ノード
Ｎ２ 第２ノード
ＯＵＴ 出力端子
ＰＥ 透明画素電極
ＳＲＣ ステージ
ＳＴ１、ＳＴ２、ＳＴ３ トランジスタ
ＶＤＤ 第２電源電圧端子
Ｖｏｎ、Ｖｏｆｆ、ＶＣＫ１、ＶＣＫ２、ＣＯＮ１、ＣＯＮ２、ＣＯＮ３、ＴＧ１、ＴＧ２、Ｖｃｏｍ 信号パッド
ＶＳＳ 第１電源電圧端子

Claims (9)

  1. 表示領域とその周辺領域とからなる絶縁基板と、
    前記絶縁基板の上に形成されている多数のゲート線と、
    前記絶縁基板の上に形成されており、前記ゲート線と交差して前記表示領域を定義するデータ線と、
    前記周辺領域に形成されており、前記ゲート線と連結されているゲート駆動回路と、
    前記ゲート駆動回路と前記ゲート線との間に挿入されており、多数の第１乃至第３ノアゲートを有するＶＩ用論理回路とを含み、
    前記ＶＩ用論理回路の第１ノアゲートの第１入力端は前記ゲート駆動回路の出力端と連結されており、第２入力端はＣＯＮ１端子と連結されており、出力端は前記第２または第３ノアゲートの第１入力端と連結されており、前記第２ノアゲートの第２入力端はＣＯＮ２端子と連結されており、出力端は奇数番目のゲート線と連結されており、前記第３ノアゲートの第２入力端はＣＯＮ３端子と連結されており、出力端は偶数番目のゲート線と連結されている、薄膜トランジスタ基板。
  2. 前記周辺領域に形成されており、出力端が前記データ線と連結されているトランスミッションゲート回路と、
    前記トランスミッションゲート回路の入力端と連結されている短絡帯とをさらに含む、請求項１に記載の薄膜トランジスタ基板。
  3. 前記周辺領域に形成されており、出力端が前記データ線と連結されているトランスミッションゲート回路と、
    前記絶縁基板の周辺領域に形成されており、Ｖｏｆｆ電圧印加用端子と連結されている駆動信号線と、
    前記絶縁基板の周辺領域に形成されている検査信号線と、
    前記データ線にドレーン電極が連結されており、前記検査信号線にソース電極が連結されており、前記駆動信号線にゲート電極が連結されている検査用薄膜トランジスタとをさらに含む、請求項１に記載の薄膜トランジスタ基板。
  4. 前記検査用薄膜トランジスタと連結されている前記検査信号線は第１及び第２検査信号線からなり、前記検査用薄膜トランジスタは前記第１検査信号線及び前記第２検査信号線に交互に連結されている、請求項３に記載の薄膜トランジスタ基板。
  5. 前記データ線のうちの奇数番目のデータ線と連結されている第１短絡帯、及び
    前記データ線のうちの偶数番目のデータ線と連結されている第２短絡帯をさらに含む、請求項１に記載の薄膜トランジスタ基板。
  6. 前記絶縁基板の周辺領域に形成されており、Ｖｏｆｆ電圧印加用端子と連結されている駆動信号線と、
    前記絶縁基板の周辺領域に形成されている検査信号線とを含み、
    前記データ線にドレーン電極が連結されており、前記検査信号線にソース電極が連結されており、前記駆動信号線にゲート電極が連結されている検査用薄膜トランジスタをさらに含む、請求項１に記載の薄膜トランジスタ基板。
  7. 表示領域とその周辺領域とからなる第１絶縁基板と、
    前記第１絶縁基板の上に形成されている複数のゲート線と、
    前記第１絶縁基板の上に形成されており、前記ゲート線と交差するデータ線と、
    前記第1絶縁基板の表示領域に形成されており、前記ゲート線及びデータ線と連結されている画素薄膜トランジスタと、
    前記第1絶縁基板の表示領域に形成されており、画素薄膜トランジスタと連結されている画素電極と、
    前記第1絶縁基板の周辺領域に形成されて前記ゲート線と連結されており、第１及び第２クロック信号端子、オン／オフ電源端子及びスキャン開始端子を有するゲート駆動回路と、
    前記第１絶縁基板の周辺領域に形成されており、駆動信号端子と連結されている駆動信号線と、
    前記第１絶縁基板の周辺領域に形成されており、検査用信号端子と連結されている検査信号線と、
    前記データ線にドレーン電極が連結されており、前記検査信号線にソース電極が連結されており、前記駆動信号線にゲート電極が連結されている検査用薄膜トランジスタと、 前記第1絶縁基板の周辺領域に形成されている共通電位端子と、
    前記第1絶縁基板と対向する第２絶縁基板と、
    前記第２絶縁基板の上に形成されており、前記共通電位端子と連結されている共通電極と、
    前記第１絶縁基板と第２絶縁基板との間に注入されている液晶物質とを含む液晶表示装置において、
    前記ゲート駆動回路の第１及び第２クロック信号端子、オン／オフ電源端子及びスキャン開始端子と前記駆動信号端子とにＶｏｎ電圧を印加し、前記共通電位端子に共通電位を印加して行うビジュアルインスペクション方法。
  8. 表示領域とその周辺領域とからなる第１絶縁基板と、
    前記第１絶縁基板の上に形成されている多数のゲート線と、
    前記第１絶縁基板の上に形成されており、前記ゲート線と交差して前記表示領域を定義するデータ線と、
    前記第１絶縁基板の表示領域に形成されており、前記ゲート線及びデータ線と連結されている画素薄膜トランジスタと、
    前記第１絶縁基板の表示領域に形成されており、画素薄膜トランジスタと連結されている画素電極と、
    前記第１絶縁基板の周辺領域に形成されて前記ゲート線と連結されており、第１及び第２クロック信号端子、オン／オフ電源端子及びスキャン開始端子を有するゲート駆動回路と、
    前記第１絶縁基板の周辺領域に形成されており、前記データ線と連結されている短絡帯と、
    前記第１絶縁基板の周辺領域に形成されている共通電位端子と、
    前記第１絶縁基板と対向する第２絶縁基板と、
    前記第２絶縁基板の上に形成されており、前記共通電位端子と連結されている共通電極と、
    前記第１絶縁基板と第２絶縁基板との間に注入されている液晶物質とを含む液晶表示装置において、
    前記ゲート駆動回路の第１及び第２クロック信号端子、オン／オフ電源端子及びスキャン開始端子にＶｏｎ電圧を印加し、前記短絡帯に検査用信号を印加し、前記共通電位端子に共通電位を印加して行うビジュアルインスペクション方法。
  9. 前記第１絶縁基板の周辺領域に形成されており、駆動信号端子と連結されている駆動信号線と、
    前記第１絶縁基板の周辺領域に形成されており、検査用信号端子と連結されている検査信号線と、
    前記データ線にドレーン電極が連結されており、前記検査信号線にソース電極が連結されており、前記駆動信号線にゲート電極が連結されている検査用薄膜トランジスタと、
    をさらに含む、請求項８に記載のビジュアルインスペクション方法。
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