KR100864487B1 - 비쥬얼 인스펙션 수단을 구비한 박막 트랜지스터 기판 및비쥬얼 인스펙션 방법 - Google Patents

비쥬얼 인스펙션 수단을 구비한 박막 트랜지스터 기판 및비쥬얼 인스펙션 방법 Download PDF

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Abstract

표시 영역과 그 주변 영역으로 이루어지는 절연 기판 위에 다수의 게이트선과 이 게이트선과 교차하여 표시 영역을 정의하는 데이터선이 형성되어 있다. 주변 영역에는 게이트선과 연결되어 있는 게이트 구동 회로와 이 게이트 구동 회로와 게이트선 사이에 삽입되어 있으며 다수의 제1 내지 제3 노어(NOR) 게이트를 가지는 VI용 논리 회로가 형성되어 있다. 여기서 VI용 논리 회로의 제1 노어 게이트의 제1 입력단은 게이트 구동 회로의 출력단과 연결되어 있고 제2 입력단은 CON1 단자에 연결되어 있으며 출력단은 제2 또는 제3 노어 게이트의 제1 입력단과 연결되어 있고, 제2 노어 게이트의 제2 입력단은 CON2 단자에 연결되어 있으며 출력단은 홀수 번째 게이트선과 연결되어 있고, 제3 노어 게이트의 제2 입력단은 CON3 단자에 연결되어 있으며 출력단은 짝수 번째 게이트선과 연결되어 있다.
박막트랜지스터기판, VI용논리회로, 게이트구동회로, 트랜스미션게이트

Description

비쥬얼 인스펙션 수단을 구비한 박막 트랜지스터 기판 및 비쥬얼 인스펙션 방법{a thin film transistor array panel having a means for visual inspection and a method of visual test}
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 회로 구성도이고,
도 2는 도 1의 게이트 구동회로의 쉬프트 레지스터의 블록도이고,
도 3은 도 2의 쉬프트 레지스터의 각 스테이지의 구체 회로도이고,
도 4는 도 3의 각 부 타이밍도이고,
도 5는 도 1의 VI용 논리 회로부의 구체 회로도이고,
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 회로 구성도이고,
도 7은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 회로 구성도이고,
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 회로 구성도이고,
도 9는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 회로 구성도이다.
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 특히 게이트 구동 회로가 직접 집적되어 있는 박막 트랜지스터 기판에 있어서 비쥬얼 인스펙션 수단 및 그 방법에 관한 것이다.
박막 트랜지스터 기판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 보호막 등으로 이루어져 있다. 박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 보호막 등으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이러한 박막 트랜지스터 기판을 사용하는 대표적 장치로서 액정 표시 장치가 있는데, 이 중에서도 반사형과 반투과형 등 중소형 액정 표시 장치는 대부분 COG(chip on glass) 방식을 채용하고 있다. 이 경우 고가인 COG IC(integrated circuit), 편광판(polarizer) 및 보상 필름 등을 절약하고 수율을 향상시키기 위하여 COG IC 장착 공정 전에 비쥬얼 인스펙션(visual inspection: VI) 또는 Gross Test(GT)를 진행하게 되는데, GT의 경우 고가의 설비 투자가 선행되어야 하고 작업 시간 또한 길어 중소형 제품의 경우 실제 공정에 적용하기는 어렵다. 또, 기존의 VI는 COG 단자들 사이 또는 반대쪽으로 데이터선과 게이트선을 연결하는 검사용 배선을 형성하여 VI를 진행한 후에 다이아몬드 절단을 진행하여 기판과 함께 절단하거나 레이저 절단을 진행하여 검사용 배선을 데이터선과 게이트선으로부터 분리하게 된다. 그런데 이러한 절단 과정에서 오염 입자가 발생하거나, 절단된 면을 통하여 배선의 부식이 진행하는 등의 문제점이 발생하여 신뢰성을 저하시킨다.
한편, 근래 들어 구동 집적 회로의 전부 또는 일부를 박막 트랜지스터 기판에 직접 형성하는 방식이 채용되고 있다. 다결정 규소 박막 트랜지스터 기판(Poly TFT Panel)이나 비정질 규소 구동 집적 회로 기판(a-Si IC Panel: ASIC Panel)이 그러한 예이다. 이들 중에서 구동 집적 회로 전부를 박막 트랜지스터 기판에 직접 형성하는 방식의 경우에는 박막 트랜지스터 기판 자체로 GT 테스트를 시행할 수 있다. 그러나 구동 집적 회로의 일부만을 박막 트랜지스터 기판에 형성하는 방식의 경우에는 GT 테스트를 시행하기 위하여는 고가의 장비가 필요하다. 따라서 VI가 유리하나 구동 집적 회로가 박막 트랜지스터 기판에 형성되어 있어서 종래와 같이 인스펙션 후 레이저 절단을 이용하는 방식은 채용하기가 어렵다. 이는 구동 집적 회로가 레이저 절단시 방해물로 작용하고, 박막 트랜지스터 기판과 색 필터 기판을 동일한 크기로 형성함으로 인해 레이저 절단을 위한 공간을 확보하기가 용이하지 않기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 구동 집적 회로가 집적되어 있는 박막 트랜지스터 기판에서 비쥬얼 인스펙션을 수행하기 위한 수단을 마련하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 구동 집적 회로가 집적되어 있는 박막 트랜지스터 기판에서 비쥬얼 인스펙션을 수행할 수 있는 방법 제공하는 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 VI용 논리 회로를 게이트 구동 회로와 게이트선 사이에 연결하고 이를 통하여 검사용 게이트 신호를 인가한다.
구체적으로는, 표시 영역과 그 주변 영역으로 이루어지는 절연 기판, 상기 절연 기판 위에 형성되어 있는 다수의 게이트선, 상기 절연 기판 위에 형성되어 있으며 상기 게이트선과 교차하여 상기 표시 영역을 정의하는 데이터선, 상기 주변 영역에 형성되어 있으며 상기 게이트선과 연결되어 있는 게이트 구동 회로, 상기 게이트 구동 회로와 상기 게이트선 사이에 삽입되어 있으며 다수의 제1 내지 제3 노어(NOR) 게이트를 가지는 VI용 논리 회로를 포함하고, 상기 VI용 논리 회로의 제1 노어 게이트의 제1 입력단은 상기 게이트 구동 회로의 출력단과 연결되어 있고 제2 입력단은 CON1 단자에 연결되어 있으며 출력단은 상기 제2 또는 제3 노어 게이 트의 제1 입력단과 연결되어 있고, 상기 제2 노어 게이트의 제2 입력단은 CON2 단자에 연결되어 있으며 출력단은 홀수 번째 게이트선과 연결되어 있고, 상기 제3 노어 게이트의 제2 입력단은 CON3 단자에 연결되어 있으며 출력단은 짝수 번째 게이트선과 연결되어 있는 박막 트랜지스터 기판을 마련한다.
이 때, 상기 주변 영역에 형성되어 있으며 출력단이 상기 데이터선과 연결되어 있는 트랜스미션 게이트 회로 및 상기 트랜스미션 게이트 회로의 입력단에 연결되어 있는 단락대를 더 포함하거나, 상기 주변 영역에 형성되어 있으며 출력단이 상기 데이터선과 연결되어 있는 트랜스미션 게이트 회로, 상기 절연 기판의 주변 영역에 형성되어 있으며 Voff 전압 인가용 단자에 연결되어 있는 구동 신호선, 상기 절연 기판의 주변 영역에 형성되어 있는 검사 신호선, 상기 데이터선에 드레인 전극이 연결되어 있고 상기 검사 신호선에 소스 전극이 연결되어 있으며 상기 구동 신호선에 게이트 전극이 연결되어 있는 검사용 박막 트랜지스터를 더 포함할 수 있다. 또한 상기 검사용 박막 트랜지스터와 연결되어 있는 상기 검사 신호선은 제1 및 제2 검사 신호선으로 이루어져 있고, 상기 검사용 박막 트랜지스터는 상기 제1 검사 신호선과 상기 제2 검사 신호선에 교대로 연결되어 있는 것이 바람직하다.
한편, 상기 데이터선 중 홀수 번째 선과 연결되어 있는 제1 단락대 및 상기 데이터선 중 짝수 번째 선과 연결되어 있는 제2 단락대를 더 포함할 수 있다.
이러한 논리 회로를 구성하지 않더라도, 표시 영역과 그 주변 영역으로 이루어지는 제1 절연 기판, 상기 제1 절연 기판 위에 형성되어 있는 다수의 게이트선, 상기 제1 절연 기판 위에 형성되어 있으며 상기 게이트선과 교차하여 상기 표시 영역을 정의하는 데이터선, 상기 제1 기판의 표시 영역에 형성되어 있으며 상기 게이트선 및 데이터선과 연결되어 있는 화소 박막 트랜지스터, 상기 제1 기판의 표시 영역에 형성되어 있으며 화소 박막 트랜지스터와 연결되어 있는 화소 전극, 상기 제1 기판의 주변 영역에 형성되어 있으며 상기 게이트선과 연결되어 있고, 제1 및 제2 클럭 신호 단자, 온 및 오프 전원 단자, 스캔 개시 단자를 가지는 게이트 구동 회로, 상기 제1 절연 기판의 주변 영역에 형성되어 있으며 구동 신호 단자에 연결되어 있는 구동 신호선, 상기 제1 절연 기판의 주변 영역에 형성되어 있고 검사용 신호 단자에 검사 신호선, 상기 데이터선에 드레인 전극이 연결되어 있고 상기 검사 신호선에 소스 전극이 연결되어 있으며 상기 구동 신호선에 게이트 전극이 연결되어 있는 검사용 박막 트랜지스터, 상기 제1 절연 기판의 주변 영역에 형성되어 있는 공통 전위 단자, 상기 제1 절연 기판과 대향하는 제2 절연 기판, 상기 제2 절연 기판 위에 형성되어 있으며 상기 공통 전위 단자와 연결되어 있는 공통 전극, 상기 제1 기판과 제2 기판 사이에 주입되어 있는 액정 물질을 포함하는 액정 표시 장치에 있어서, 상기 게이트 구동 회로의 제1 및 제2 클럭 신호 단자, 온 및 오프 전원 단자 및 스캔 개시 단자와 상기 구동 신호 단자에 Von 전압을 인가하고, 상기 검사 신호 단자에 검사용 신호를 인가하며, 상기 공통 전위 단자에 공통 전위를 인가하여 비쥬얼 인스펙션을 수행할 수 있다.
또는 표시 영역과 그 주변 영역으로 이루어지는 제1 절연 기판, 상기 제1 절연 기판 위에 형성되어 있는 다수의 게이트선, 상기 제1 절연 기판 위에 형성되어 있으며 상기 게이트선과 교차하여 상기 표시 영역을 정의하는 데이터선, 상기 제1 기판의 표시 영역에 형성되어 있으며 상기 게이트선 및 데이터선과 연결되어 있는 화소 박막 트랜지스터, 상기 제1 기판의 표시 영역에 형성되어 있으며 화소 박막 트랜지스터와 연결되어 있는 화소 전극, 상기 제1 기판의 주변 영역에 형성되어 있으며 상기 게이트선과 연결되어 있고, 제1 및 제2 클럭 신호 단자, 온 및 오프 전원 단자, 스캔 개시 단자를 가지는 게이트 구동 회로, 상기 제1 절연 기판의 주변 영역에 형성되어 있으며 상기 데이터선과 연결되어 있는 단락대, 상기 제1 절연 기판의 주변 영역에 형성되어 있는 공통 전위 단자, 상기 제1 절연 기판과 대향하는 제2 절연 기판, 상기 제2 절연 기판 위에 형성되어 있으며 상기 공통 전위 단자와 연결되어 있는 공통 전극, 상기 제1 기판과 제2 기판 사이에 주입되어 있는 액정 물질을 포함하는 액정 표시 장치에 있어서, 상기 게이트 구동 회로의 제1 및 제2 클럭 신호 단자, 온 및 오프 전원 단자 및 스캔 개시 단자에는 Von 전압을 인가하고, 상기 단락대에는 검사용 신호를 인가하며, 상기 공통 전위 단자에 공통 전위를 인가하여 비쥬얼 인스펙션을 수행할 수 있다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 회로 구성도이고, 도 2는 도 1의 게이트 구동회로의 쉬프트 레지스터의 블록도이고, 도 3은 도 2의 쉬프트 레지스터의 각 스테이지의 구체 회로도이고, 도 4는 도 3의 각 부 타이밍도이고, 도 5는 도 1의 VI용 논리 회로부의 구체 회로도이다.
이하에서는 액정 표시 장치용 박막 트랜지스터 기판을 예로 들어 설명한다.
도 1을 참조하면, 본 발명의 TFT 기판(10) 위에는 화소가 모여 이루어진 표시 영역(150), 게이트 구동회로(170), VI용 논리 회로부(180), 데이터 구동회로의 일부로서 다수의 트랜지스터(ST2, ST3)를 포함하는 트랜스미션 게이트 (transmission gate: TG)부(120), 단락대(111) 및 다수의 신호 패드(Von, Voff, VCK1, VCK2, VST, CON1, CON2, CON3, TG1, TG2, Vcom) 등이 형성되어 있다. 이들은 박막 트랜지스터 및 화소 전극 형성 공정에서 함께 형성된다.
표시 영역(150)은 열 방향으로 연장된 n 개의 데이터선들(DL1~DLn)과 열 방향으로 연장된 n 개의 게이트선들(GL1~GLn)을 포함한다.
데이터선들과 게이트선들의 각 교차점들에는 스위칭 트랜지스터(ST1)가 형성된다. 스위칭 트랜지스터(ST1)의 드레인은 데이터 선(DLi)(여기서, i는 1부터 n까지의 정수 임.)에 연결되고, 게이트는 게이트 선(GLi)(여기서, i는 1부터 n까지의 정수 임.)에 연결된다. 스위칭 트랜지스터(ST1)의 소스는 투명화소전극(PE)에 연결된다. 투명화소전극(PE)과 칼라필터 기판(도시하지 않음)에 형성된 투명공통전극(CE)의 사이에 액정(LC)이 위치하게 된다.
그러므로, 투명화소전극(PE)과 투명공통전극(CE) 사이에 인가하는 전압에 의해 액정배열을 제어하여 투과 광량을 조절함으로써 각 픽셀의 계조 표시를 하게 된다.
도 2 내지 도 4를 참조하여 도 1의 게이트 구동회로(170)에 대하여 상세히 설명한다.
게이트 구동회로(170)는 하나의 쉬프트 레지스터로 구성된다. 도 2의 쉬프트 레지스터(174)는 복수의 스테이지들(SRC1~SRC193)이 종속 연결된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결된다. 스테이지들은 게이트선들에 대응하는 수(본 실시예에서는 192개)의 스테이지들(SRC1~SRC192)과 하나의 더미 스테이지(SRC193)로 구성된다. 각 스테이지는 입력단자(IN), 출력단자 (OUT), 제어단자(CT), 클럭신호 입력단자(CLK), 제 1 전원전압단자(VSS), 제 2 전원전압단자(VDD)를 가진다. 여기서, 첫 번째 스테이지(SRC1)의 입력단자(IN)는 VST 패드와 연결되어 있고, 제1 전원 전압 단자(VSS)는 Voff 패드에 연결되어 있으며, 제2 전원 전압 단자(VDD)는 Von 패드에 연결되어 있다. 한편 스테이지들 (SRC1~SRC193)의 클럭 신호 입력단자(CK)는 VCK1 또는 VCK2에 연결되어 있다
첫 번째 스테이지의 입력단자(IN)에는 도 4에 도시한 개시신호(ST)가 입력된다. 여기서 개시신호는 수직동기신호에 동기된 펄스신호이다.
각 스테이지의 출력신호(OUT1~OUT192)는 대응되는 각 게이트선에 연결된다. 홀수번째 스테이지들(SRC1, SRC3)에는 제 1 클럭신호(CK)가 제공되고, 짝수번째 스테이지들(SRC2, SRC4)에는 제 2 클럭신호(CKB)가 제공된다. 제 1 클럭신호(CK)와 제 2 클럭신호(CKB)는 서로 반대되는 위상을 가진다.
각 스테이지(예를 들어, SRC1)의 각 제어단자(CT)에는 다음 스테이지(SRC2)의 출력신호(OUT2)가 제어신호로 제어단자(CT)에 입력된다. 즉, 제어단자(CT)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.
따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 수평선이 선택되게 된다.
도 3을 참조하여 각 스테이지(SRC1~SRC193)의 구체적인 회로 구성의 예를 설명한다.
도 3을 보면, 쉬프트 레지스터(174)의 각 스테이지는 풀업수단(183), 풀다운수단(182), 풀업구동수단(184), 풀다운 구동수단(186), 플로팅 방지수단(188), 턴온방지수단(190)을 포함한다.
풀업수단(183)은 클럭신호 입력단자(CLK)에 드레인이 연결되고, 제 1 노드(N1)에 게이트가 연결되고, 출력단자(OUT)에 소스가 연결된 풀업 트랜지스터(NT1)로 구성된다.
풀다운수단(182)은 출력단자(OUT)에 드레인이 연결되고, 제 2 노드(N2)에 게이트가 연결되고 소스가 제 1 전원전압(VSS)에 연결된 풀다운 트랜지스터(NT2)로 구성된다.
풀업구동구단(184)은 캐패시터(C), 트랜지스터(NT3~NT5)로 구성된다. 캐패시터(C)는 제 1 노드(N1)와 출력단자(OUT) 사이에 연결된다. 트랜지스터(NT3)는 입력단자(IN)에 드레인 및 게이트가 공통으로 결합되고, 제 1 노드에 소스가 연결된다. 트랜지스터(NT4)는 제 1 노드(N1)에 드레인이 연결되고, 제 2 노드(N2)에 게이트가 연결되고 소스가 제 1 전원전압(VSS)에 연결된다. 트랜지스터(NT5)는 제 1 노드(N1)에 드레인이 연결되고, 제어단자(CT)에 게이트가 연결되고 소스가 제 1 전원전압(VSS)에 연결된다.
풀다운구동수단(186)은 두 개의 트랜지스터들(NT6, NT7)로 구성된다. 트랜지스터(NT6)는 제 2 전원전압(VDD)에 드레인이 결합되고, 제어단자(CT)에 게이트가 연결되고, 제 2 노드(N2)에 소스가 연결된다. 트랜지스터(NT7)는 제 2 노드(N2)에 드레인이 연결되고, 입력단자(IN)에 게이트가 연결되고, 소스가 제 1 전원전압(VSS)에 결합된다.
플로팅 방지수단(188)은 제 2 전원전압(VDD)에 드레인 및 게이트가 공통 연결되고, 제 2 노드(N2)에 소스가 연결된 트랜지스터(NT8)로 구성된다. 트랜지스터(NT8)는 상기 트랜지스터(NT7)의 사이즈에 비해 상대적으로 충분히 작은 사이즈, 예컨대 1 : 20 정도의 사이즈 비로 구성된다.
턴온방지수단(190)은 제 2 노드(N2)에 드레인이 연결되고, 출력단자(OUT)에 게이트가 연결되고, 제 1 전원전압(VSS)에 소스가 연결된 트랜지스터(NT9)로 구성된다. 트랜지스터(NT9)의 사이즈는 트랜지스터(NT7)의 사이즈에 비해 약 1 : 2의 비를 가진다.
도 4에 도시한 바와 같이, 제 1 및 제 2 클럭신호(CK, CKB)와 스캔개시신호 (ST)가 쉬프트 레지스터(174)에 공급되면, 첫 번째 스테이지(SRC1)에서는 스캔개시신호(ST)의 선단에 응답하여 제 1 클럭신호(CK)의 하이레벨구간을 소정 시간(Tdr1) 지연시켜서 출력단자에 출력신호(OUT1)로 발생한다.
스캔개시신호(ST)의 액티브구간은 제 1 클럭신호(CK)의 하이레벨구간에 비하여 약 1/4주기 앞선 위상을 가진다. 개시신호(ST)의 액티브구간은 펄스 선단, 즉 상승 에지로부터의 셋업타임(Ts1)과 펄스 후단, 즉 하강 에지까지의 홀드타임(Ts2)으로 분할된다.
따라서, 출력신호(OUT1)의 선단은 홀드타임(Ts2)의 시작시점으로부터 소정시간 약 2~4㎲ 지연된 선단, 즉 상승 에지를 가진다. 즉, 제 1 클럭신호(CK)의 액티브구간, 하이레벨구간이 Tdr1 시간만큼 지연되어 출력단자(OUT)에 나타나게 된다.
이와 같은 지연특성은 풀업구동수단(184)의 캐패시터(C)가 개시신호(ST)의 선단에서 트랜지스터(NT4)가 턴오프된 상태에서부터 트랜지스터(NT3)를 통하여 충전되기 시작하고, 캐패시터(C)의 충전전압이 풀업 트랜지스터(NT1)의 게이트 소스 간 문턱전압 이상으로 충전된 이후에 풀업 트랜지스터(NT1)가 턴온되고, 제 1 클럭신호(CK)의 하이레벨구간이 출력단자에 나타나기 시작하기 때문이다.
출력단자(OUT)에 클럭신호의 하이레벨구간이 나타나기 시작하면, 이 출력전압이 캐패시터(C)에 부트스트랩(BOOTSTRAP)되어 풀업 트랜지스터(NT1)의 게이트 전압이 턴온전압(VDD) 이상으로 상승하게 된다. 따라서, 풀업 트랜지스터(NT1)가 완전(FULL) 도통상태를 유지하게 된다.
한편, 풀다운구동수단(186)은 트랜지스터(NT6)가 턴오프된 상태에서 개시신호(ST)의 선단에서 트랜지스터(NT7)가 턴온되므로, 제 2 노드(N2)의 전위가 제 1 전원전압(VSS)으로 다운된다. 이 때, 플로팅 방지수단(188)의 트랜지스터(NT8)는 턴온상태를 유지하지만, 턴온된 트랜지스터(NT7)의 사이즈가 트랜지스터(NT8)의 사이즈 보다 약 20 배정도 크기 때문에 제 2 노드(N2)는 제 2 전원전압(VDD) 상태에서 제 1 전원전압(VSS)으로 다운되게 된다. 그러므로, 풀다운 트랜지스터(NT2)는 턴온상태에서 턴오프상태로 천이된다.
출력단자(OUT)에 턴온전압(VON=VDD)이 나타나게 되면, 턴온방지수단(190)의 트랜지스터(NT9)가 턴온되어, 제 2 노드(N2)를 제 1 전원전압(VSS)으로 구동하는 능력이 대략 50% 정도 더 증가되게 된다. 그러므로, 출력신호의 상승천이 시에 풀다운 트랜지스터의 드레인 소스 간 기생 캐패시터에 의해 제 2 노드(N2)의 전압이 상승하게 되는 것을 방지할 수 있다. 따라서, 출력신호의 상승천이 시 풀다운 트랜지스터가 턴온되는 오동작을 확실하게 방지할 수 있다.
출력단자(OUT)의 출력신호(OUT1)는 제 1 클럭신호(CK)의 듀티 기간만큼 지연되어 나타나게 된다.
출력단자(OUT)의 출력신호의 전압이 턴오프전압(VOFF=VSS)상태로 떨어지게 되면, 트랜지스터(NT9)가 턴오프되므로 이에, 트랜지스터(NT8)를 통하여 제 2 노드에 제 2 전원전압(VDD)만 공급되는 상태이므로 제 2 노드(N2)의 전위는 제 1 전원전압(VSS)에서 제 2 전원전압(VDD)으로 상승되기 시작한다. 제 2 노드(N2)의 전위가 상승되기 시작하면, 트랜지스터(NT4)가 턴온되기 시작하고, 이에 캐패시터의 충전전압은 트랜지스터(NT4)를 통하여 방전되기 시작한다. 그러므로, 풀업 트랜지스터(NT1)도 턴오프되기 시작한다.
이어서, 제어단자(CT)에 제공되는 다음 스테이지의 출력신호가 턴온전압으로 상승하게 되므로 이에, 트랜지스터(NT5, NT6)가 턴온된다. 그러므로, 제 2 노드(N2)의 전위는 트랜지스터(NT6, NT8)에 의해 제공되는 제 2 전원전압(VDD)으로 빠르게 상승되기 시작하고, 제 1 노드(N1)의 전위는 트랜지스터(NT4, NT5)를 통하여 빠르게 제 1 전원전압(VSS)으로 다운되게 된다.
그러므로, 풀업 트랜지스터(NT1)는 턴오프되고, 풀다운 트랜지스터(NT2)는 턴온되어 출력단자(OUT)는 턴온전압(Von)에서 제 1 전원전압(VSS)의 턴오프전압 (Voff)으로 다운된다.
제어단자(CT)에 인가되는 다음 스테이지의 출력신호가 로우 레벨로 하강되어 트랜지스터(NT6)가 턴오프되더라도 제 2 노드(N2)는 트랜지스터(NT8)를 통하여 제 2 전원전압(VDD)으로 바이어스된 상태를 유지하게 되고, 제 1 노드(N1)는 턴온상태를 유지하는 트랜지스터(NT4)를 제 1 전원전압(VSS)으로 바이어스된 상태를 유지한다. 그러므로, 장시간 사용으로 트랜지스터(NT2, NT4)의 스레쉬홀드 전압이 상승되더라도 제 2 노드(N2)의 전위가 제 2 전원전압(VDD)으로 유지되므로 풀다운 트랜지스터(NT2)가 턴오프되는 오동작의 우려가 없이 안정된 동작이 확보된다.
다음, 도 5를 참조하여 도 1의 VI용 논리 회로부(180)에 대하여 상세히 설명한다.
VI용 논리 회로부(180)는 2열의 NOR 게이트로 이루어져 있다. 첫 번째 열의 NOR 게이트(NOR1)의 제1 입력단은 게이트 구동 회로(170)의 각 스테이지 (SRC1~SRC192)의 출력단(OUT)과 1:1로 연결되어 있고, 제2 입력단은 모두 CON1 패드에 연결되어 있다. 두 번째 열의 NOR 게이트(NOR2, NOR3)의 제1 입력단은 첫 번째 열의 NOR 게이트(NOR1)의 출력단과 1:1로 연결되어 있고, 제2 입력단은 CON2 또는 CON3 패드와 연결되어 있다. 본 발명의 실시예에서는 홀수 행의 NOR 게이트(NOR2)가 CON2에 연결되어 있고, 짝수 행의 NOR 게이트(NOR3)가 CON3에 연결되어 있다.
비쥬얼 인스펙션(VI)을 실시할 때에는 게이트 구동 회로(170)의 스테이지 (SRC1~SRC192)로부터는 신호가 입력되지 않는다. 따라서 NOR1의 제1 입력단 신호는 항상 오프(0)이다. 이때, CON1을 통하여 NOR1의 제2 입력단에 온(1) 신호가 입력되면 NOR1의 출력단에는 오프(0) 신호가 출력된다. 이렇게 되면 NOR2와 NOR3의 제1 입력단으로는 오프(0) 신호가 입력되므로 제2 입력단에 어떤 신호가 입력되느냐에 따라 게이트선의 홀수 행만 온(1)되거나, 짝수 행만 온(1)되거나 또는 양자 모두 온(1)될 수 있다. CON2를 통하여 NOR2의 제2 입력단에 오프(0) 신호가 입력되면 홀수 행 게이트선에 온(1) 신호가 출력되고, CON2를 통하여 NOR2의 제2 입력단에 온(1) 신호가 입력되면 홀수 행 게이트선에 오프(0) 신호가 출력된다. CON3을 통하여 NOR3의 제2 입력단에 오프(0) 신호가 입력되면 짝수 행 게이트선에 ON(1) 신호가 출력되고, CON3을 통하여 NOR3의 제2 입력단에 온(1) 신호가 입력되면 짝수 행 게이트선에 오프(0) 신호가 출력된다.
이후 액정 표시 장치를 실제로 구동할 때에는 CON1, CON2, CON3 모두에 오프(0) 신호를 인가해둔다. 이렇게 하면, 게이트 구동 회로(170)의 각 스테이지 (SRC1~SRC192)로부터 출력되는 신호에 따라 게이트선에 인가되는 신호가 결정되므로 VI용 논리 회로(180)는 없는 것과 마찬가지로 된다.
이상의 논리를 표로 나타내면 다음과 같다.
CON1 CON2 CON3
홀수 선 온 1 0 1
짝수 선 온 1 1 0
모든 선 온 1 0 0
모든 선 오프 1 1 1
패널 동작시 0 0 0
이제, VI를 위한 데이터선 쪽 배선에 대하여 설명한다.
도 1을 보면, 구동 회로의 일부인 트랜스미션 게이트(transmission gate)부(120)가 박막 트랜지스터 기판 위에 형성되어 있고, 트랜스미션 게이트의 입력단은 모두 단락대(111)에 연결되어 있다.
트랜스미션 게이트부(120)는 다수의 박막 트랜지스터(ST2, ST3)를 포함하고 있다. 각 박막 트랜지스터(ST2, ST3)의 소스 전극은 트랜스미션 게이트의 입력단으로서 단락대(111)에 연결되어 있고, 드레인 전극은 각각의 데이터선(DL1, DL2)과 연결되어 있으며, 게이트 전극은 두 트랜스미션 게이트 단자(TG1, TG2) 중의 하나와 연결되어 있다. 도 1에서는 홀수번째 박막 트랜지스터(ST2)는 TG1에 연결되어 있고, 짝수번째 박막 트랜지스터(ST3)는 TG2에 연결되어 있다.
이러한 구조에서 VI를 실시할 때에는 단락대(111)로는 Vs 단자를 통하여 항상 화상 신호가 입력된다. 트랜스미션 게이트부(120)의 박막 트랜지스터(ST2, ST3)는 TG1과 TG2 단자로 입력되는 신호에 따라 온 오프되어 홀수번째 데이터선 또는 짝수번째 데이터선 중의 어느 하나에만 화상 신호를 인가하거나 양자 모두에 화상 신호를 인가할 수 있다.
본 발명의 제1 실시예에서는 VI용 논리 회로부(180)를 사용하여 홀수 게이트선과 짝수 게이트선을 구분하여 구동할 수 있는 2G를 구현하고, 단락대(111)와 트랜스미션 게이트부(120)를 사용하여 홀수 데이터선과 짝수 데이터선을 구분하여 구동할 수 있는 2D를 구현한다. 따라서 이웃하는 데이터선(DL1~DLn) 사이 및 게이트선(GL1~GLn) 사이의 단락을 검출할 수 있다.
도 1에서 A는 데이터 구동 집적 회로(IC)가 실장되는 위치를 나타내고, B는 VI가 끝난 후에 단락대(111)를 트랜스미션 게이트부(120)로부터 분리하기 위하여 레이저를 조사하는 선을 나타낸다.
이상과 같은 구조에서 VI를 실시할 때 각 패드를 통하여 입력되는 신호는 아래 표와 같다.
번 호 패드 명 인가 전압
1 Von Von
2 Voff Voff
3 Vcom Vcom
4 CON1 Von
5 CON2 Von 또는 Voff(구동하려는 게이트선이 홀수선이냐 짝수선이냐에 따라 변동)
6 CON3 Von 또는 Voff(구동하려는 게이트선이 홀수선이냐 짝수선이냐에 따라 변동)
7 Vs 화상 신호
8 TG1 Von 또는 Voff(구동하려는 데이터선이 홀수선이냐 짝수선이냐에 따라 변동)
9 TG2 Von 또는 Voff(구동하려는 데이터선이 홀수선이냐 짝수선이냐에 따라 변동)
본 발명의 제2 실시예에 대하여 설명한다.
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 회로 구성도이다.
본 발명의 제2 실시예는 트랜스미션 게이트부가 없다는 점과 단락대가 두 개라는 점을 제외하고는 제1 실시예와 동일하다. 제2 실시예에서는 홀수 데이터선은 제1 단락대(112)에 연결되어 있고, 짝수 데이터선은 제2 단락대(113)에 연결되어 있다. 제1 단락대(112)와 제2 단락대(113)는 각각 Vs1과 Vs2 단자에 연결되어 있어서 2D 구조를 이루고 있다. 본 발명의 제2 실시예는 게이트 구동 회로만을 박막 트랜지스터 기판에 집적하는 경우에 있어서 2G, 2D VI 구조를 구현한 것이다.
이상과 같은 구조에서 VI를 실시할 때 각 패드를 통하여 입력되는 신호는 아래 표와 같다.
번 호 패드 명 인가 전압
1 Von Von
2 Voff Voff
3 Vcom Vcom
4 CON1 Von
5 CON2 Von 또는 Voff(구동하려는 게이트선이 홀수선이냐 짝수선이냐에 따라 변동)
6 CON3 Von 또는 Voff(구동하려는 게이트선이 홀수선이냐 짝수선이냐에 따라 변동)
7 Vs1 화상 신호 1
8 Vs2 화상 신호 2
도 7은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 회로 구성도이다.
본 발명의 제3 실시예는 단락대가 없고 대신 제1 및 제2 검사용 데이터 박막 트랜지스터(A1, A2)가 형성되어 있는 점을 제외하고는 제1 실시예와 동일하다.
도 7을 보면, 제1 검사용 데이터 TFT(A1)는 제1 데이터 검사 신호선(21a)과 데이터 구동 신호선(25)에 연결되어 있고, 제2 검사용 데이터 TFT(A2)는 제2 데이터 검사 신호선(21b)과 데이터 구동 신호선(25)에 연결되어 있다. 또, 데이터선 (DL1~DLn)은 제1 및 제2 검사용 데이터 TFT(A1, A2)의 드레인 전극과 연결되어 있고, 데이터 구동 신호선(25)은 제1 및 제2 검사용 데이터 TFT(A1, A2)의 게이트 전 극과 연결되어 있다. 제1 데이터 검사 신호선(21a)은 제1 검사용 데이터 TFT(A1)의 소스 전극과 연결되어 있고, 제2 데이터 검사 신호선(21b)은 제2 검사용 데이터 TFT(A2)의 소스 전극과 연결되어 있다. 제1 및 제2 데이터 검사 신호선(21a, 21b) 및 데이터 구동 신호선(25)의 일단에는 각각 제1 내지 제3 검사용 패드(32a, 32b, 40)가 연결되어 있다. 이 때, 데이터 구동 신호선(25)은 데이터 Voff 단자(51)에 연결되어 있다. 즉, 검사용 데이터 TFT(A1, A2)의 게이트 전극은 모두 데이터 Voff 단자(51)에 연결되어 있다. Voff 단자(51)는 이후의 모듈 공정에서 FPC(flexible printed circuit) 등을 통하여 Voff 전압 인가 회로와 연결됨으로써 항상 Voff 전압으로 유지된다. 따라서 검사용 TFT(A1, A2)는 액정 표시 장치의 구동시에 항상 오프(off) 상태에 있게 되어 단선된 것과 동일한 상태가 된다. 결국, 검사용 배선을 데이터선으로부터 분리하기 위하여 별도로 다이아몬드 절단이나 레이저 절단을 진행하지 않아도 된다.
한편, 데이터선(DL1~DLn)이 제1 데이터 검사용 TFT(A1)와 제2 데이터 검사용 TFT(A2)에 번갈아 연결되어 있기 때문에 이들 검사용 TFT(A1, A2)를 별도로 구동함으로써 데이터선(DL1~DLn)을 격줄로 구동할 수 있다. 따라서 이웃하는 데이터선 (DL1~DLn)의 단락을 검출할 수 있다.
이상과 같은 구조에서 VI를 실시할 때 각 패드를 통하여 입력되는 신호는 아 래 표와 같다.
번 호 패드 명 인가 전압
1 Von Von
2 Voff Voff
3 Vcom Vcom
4 CON1 Von
5 CON2 Von 또는 Voff(구동하려는 게이트선이 홀수선이냐 짝수선이냐에 따라 변동)
6 CON3 Von 또는 Voff(구동하려는 게이트선이 홀수선이냐 짝수선이냐에 따라 변동)
7 40 Von
8 32a 화상 신호 1
9 32b 화상 신호 2
한편, 도 7에서 트랜스미션 게이트 회로를 생략하는 구조도 가능하다.
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 회로 구성도이다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 기판은 VI용 논리 회로가 생략된 것을 제외하고 제3 실시예와 동일하다.
이러한 구조의 박막 트랜지스터 기판의 각 패드에 아래의 표 5와 같은 전압을 인가하면 1G, 2D VI를 구현할 수 있다. 즉, 게이트선(GL1~GLn)은 전체를 동시에 온 상태로 하고, 데이터선(DL1~DLn)은 격줄로 온 오프하여 VI를 실시할 수 있다.
번 호 패드 명 인가 전압
1 Von Von
2 Voff Von
3 Vcom Vcom
4 VST Von
5 VCK1 Von
6 VCK2 Von
7 40 Von
8 32a 화상 신호 1
9 32b 화상 신호 2
제4 실시예에 따른 박막 트랜지스터 기판에서도 제3 실시예에서와 마찬가지로 Voff 단자(51)는 이후의 모듈 공정에서 FPC(flexible printed circuit) 등을 통하여 Voff 전압 인가 회로와 연결됨으로써 항상 Voff 전압으로 유지된다. 따라서 검사용 TFT(A1, A2)는 액정 표시 장치의 구동시에 항상 오프(off) 상태에 있게 되어 단선된 것과 동일한 상태가 된다. 결국, 검사용 배선을 데이터선으로부터 분리하기 위하여 별도로 다이아몬드 절단이나 레이저 절단을 진행하지 않아도 된다.
도 9는 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 회로 구성도이다.
본 발명의 제5 실시예에 따른 박막 트랜지스터 기판은 VI용 논리 회로부가 생략된 점을 제외하고는 제2 실시예와 동일하다.
이러한 구조의 박막 트랜지스터 기판의 각 패드에 아래의 표 6과 같은 전압을 인가하면 1G, 2D VI를 구현할 수 있다. 즉, 게이트선(GL1~GLn)은 전체를 동시에 온 상태로 하고, 데이터선(DL1~DLn)은 격줄로 온 오프하여 VI를 실시할 수 있다.
본 발명의 제5 실시예에서는 VI 실시 이후 단락대(112, 113)를 데이터선으로 부터 분리하기 위하여 레이저 절단 또는 다이아몬드 절단을 진행하여야 한다.
번 호 패드 명 인가 전압
1 Von Von
2 Voff Von
3 Vcom Vcom
4 VST Von
5 VCK1 Von
6 VCK2 Von
7 Vs1 화상 신호 1
8 Vs2 화상 신호 2
이상의 실시예는 다결정 규소 박막 트랜지스터 기판(Poly TFT Panel)이나 비정질 규소 구동 집적 회로 기판(a-Si IC Panel: ASIC Panel) 등 구동 집적 회로의 일부를 박막 트랜지스터 기판에 직접 형성하는 종류에는 어느 것에든 적용할 수 있다.
위에서는 비록, 이 발명의 가장 실제적이며 바람직한 실시예를 참조하여 설명하였지만, 이 발명은 위에서 개시된 실시예에 한정되는 것은 아니다. 이 발명의 범위는 후술하는 특허 청구 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.
이상과 같이, 본 발명에 따르면 게이트 구동 집적 회로가 집적되어 있는 박막 트랜지스터 기판에서 2G, 2D 또는 1G, 2D 비쥬얼 인스펙션을 실시할 수 있다.

Claims (8)

  1. 표시 영역과 그 주변 영역으로 이루어지는 절연 기판,
    상기 절연 기판 위에 형성되어 있는 다수의 게이트선,
    상기 절연 기판 위에 형성되어 있으며 상기 게이트선과 교차하여 상기 표시 영역을 정의하는 데이터선,
    상기 주변 영역에 형성되어 있으며 상기 게이트선과 연결되어 있는 게이트 구동 회로,
    상기 게이트 구동 회로와 상기 게이트선 사이에 삽입되어 있으며 다수의 제1 내지 제3 노어(NOR) 게이트를 가지는 VI용 논리 회로
    를 포함하고, 상기 VI용 논리 회로의 제1 노어 게이트의 제1 입력단은 상기 게이트 구동 회로의 출력단과 연결되어 있고 제2 입력단은 CON1 단자에 연결되어 있으며 출력단은 상기 제2 또는 제3 노어 게이트의 제1 입력단과 연결되어 있고, 상기 제2 노어 게이트의 제2 입력단은 CON2 단자에 연결되어 있으며 출력단은 홀수번째 게이트선과 연결되어 있고, 상기 제3 노어 게이트의 제2 입력단은 CON3 단자에 연결되어 있으며 출력단은 짝수번째 게이트선과 연결되어 있는 박막 트랜지스터 기판.
  2. 제1항에서,
    상기 주변 영역에 형성되어 있으며 출력단이 상기 데이터선과 연결되어 있는 트랜스미션 게이트 회로 및
    상기 트랜스미션 게이트 회로의 입력단에 연결되어 있는 단락대
    를 더 포함하는 박막 트랜지스터 기판.
  3. 제1항에서,
    상기 주변 영역에 형성되어 있으며 출력단이 상기 데이터선과 연결되어 있는 트랜스미션 게이트 회로,
    상기 절연 기판의 주변 영역에 형성되어 있으며 Voff 전압 인가용 단자에 연결되어 있는 구동 신호선,
    상기 절연 기판의 주변 영역에 형성되어 있는 검사 신호선,
    상기 데이터선에 드레인 전극이 연결되어 있고 상기 검사 신호선에 소스 전극이 연결되어 있으며 상기 구동 신호선에 게이트 전극이 연결되어 있는 검사용 박막 트랜지스터
    를 더 포함하는 박막 트랜지스터 기판.
  4. 제3항에서,
    상기 검사용 박막 트랜지스터와 연결되어 있는 상기 검사 신호선은 제1 및 제2 검사 신호선으로 이루어져 있고, 상기 검사용 박막 트랜지스터는 상기 제1 검사 신호선과 상기 제2 검사 신호선에 교대로 연결되어 있는 박막 트랜지스터 기판.
  5. 제1항에서,
    상기 데이터선 중 홀수번째 선과 연결되어 있는 제1 단락대 및
    상기 데이터선 중 짝수번째 선과 연결되어 있는 제2 단락대
    를 더 포함하는 박막 트랜지스터 기판.
  6. 제1항에서,
    상기 절연 기판의 주변 영역에 형성되어 있으며 Voff 전압 인가용 단자에 연결되어 있는 구동 신호선,
    상기 절연 기판의 주변 영역에 형성되어 있는 검사 신호선, 및
    상기 데이터선에 드레인 전극이 연결되어 있고 상기 검사 신호선에 소스 전극이 연결되어 있으며 상기 구동 신호선에 게이트 전극이 연결되어 있는 검사용 박막 트랜지스터
    를 더 포함하는 박막 트랜지스터 기판.
  7. 표시 영역과 그 주변 영역으로 이루어지는 제1 절연 기판,
    상기 제1 절연 기판 위에 형성되어 있는 다수의 게이트선,
    상기 제1 절연 기판 위에 형성되어 있으며 상기 게이트선과 교차하여 상기 표시 영역을 정의하는 데이터선,
    상기 제1 절연 기판의 표시 영역에 형성되어 있으며 상기 게이트선 및 데이터선과 연결되어 있는 화소 박막 트랜지스터,
    상기 제1 절연 기판의 표시 영역에 형성되어 있으며 화소 박막 트랜지스터와 연결되어 있는 화소 전극,
    상기 제1 절연 기판의 주변 영역에 형성되어 있으며 상기 게이트선과 연결되어 있고, 제1 및 제2 클럭 신호 단자, 온 및 오프 전원 단자, 스캔 개시 단자를 가지는 게이트 구동 회로,
    상기 제1 절연 기판의 주변 영역에 형성되어 있으며 구동 신호 단자에 연결되어 있는 구동 신호선,
    상기 제1 절연 기판의 주변 영역에 형성되어 있고 검사용 신호 단자에 검사 신호선,
    상기 데이터선에 드레인 전극이 연결되어 있고 상기 검사 신호선에 소스 전극이 연결되어 있으며 상기 구동 신호선에 게이트 전극이 연결되어 있는 검사용 박막 트랜지스터,
    상기 제1 절연 기판의 주변 영역에 형성되어 있는 공통 전위 단자,
    상기 제1 절연 기판과 대향하는 제2 절연 기판,
    상기 제2 절연 기판 위에 형성되어 있으며 상기 공통 전위 단자와 연결되어 있는 공통 전극,
    상기 제1 절연 기판과 제2 절연 기판 사이에 주입되어 있는 액정 물질
    을 포함하는 액정 표시 장치의 비쥬얼 인스펙션 방법에 있어서,
    상기 게이트 구동 회로의 제1 및 제2 클럭 신호 단자, 온 및 오프 전원 단자 및 스캔 개시 단자와 상기 구동 신호 단자에 Von 전압을 인가하고, 상기 검사 신호 단자에 검사용 신호를 인가하며, 상기 공통 전위 단자에 공통 전위를 인가하여 수행하는 비쥬얼 인스펙션 방법.
  8. 표시 영역과 그 주변 영역으로 이루어지는 제1 절연 기판,
    상기 제1 절연 기판 위에 형성되어 있는 다수의 게이트선,
    상기 제1 절연 기판 위에 형성되어 있으며 상기 게이트선과 교차하여 상기 표시 영역을 정의하는 데이터선,
    상기 제1 절연 기판의 표시 영역에 형성되어 있으며 상기 게이트선 및 데이터선과 연결되어 있는 화소 박막 트랜지스터,
    상기 제1 절연 기판의 표시 영역에 형성되어 있으며 화소 박막 트랜지스터와 연결되어 있는 화소 전극,
    상기 제1 절연 기판의 주변 영역에 형성되어 있으며 상기 게이트선과 연결되어 있고, 제1 및 제2 클럭 신호 단자, 온 및 오프 전원 단자, 스캔 개시 단자를 가지는 게이트 구동 회로,
    상기 제1 절연 기판의 주변 영역에 형성되어 있으며 상기 데이터선과 연결되어 있는 단락대,
    상기 제1 절연 기판의 주변 영역에 형성되어 있는 공통 전위 단자,
    상기 제1 절연 기판과 대향하는 제2 절연 기판,
    상기 제2 절연 기판 위에 형성되어 있으며 상기 공통 전위 단자와 연결되어 있는 공통 전극,
    상기 제1 절연 기판과 제2 절연 기판 사이에 주입되어 있는 액정 물질
    을 포함하는 액정 표시 장치의 비쥬얼 인스펙션 방법에 있어서,
    상기 게이트 구동 회로의 제1 및 제2 클럭 신호 단자, 온 및 오프 전원 단자 및 스캔 개시 단자에는 Von 전압을 인가하고, 상기 단락대에는 검사용 신호를 인가하며, 상기 공통 전위 단자에 공통 전위를 인가하여 수행하는 비쥬얼 인스펙션 방법.
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