JP3160216B2 - 電子パッケージ及びその作製方法 - Google Patents

電子パッケージ及びその作製方法

Info

Publication number
JP3160216B2
JP3160216B2 JP00863297A JP863297A JP3160216B2 JP 3160216 B2 JP3160216 B2 JP 3160216B2 JP 00863297 A JP00863297 A JP 00863297A JP 863297 A JP863297 A JP 863297A JP 3160216 B2 JP3160216 B2 JP 3160216B2
Authority
JP
Japan
Prior art keywords
semiconductor element
circuit board
flexible circuit
electronic package
heat sink
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP00863297A
Other languages
English (en)
Other versions
JPH09213837A (ja
Inventor
デービッド・ジェイムズ・アルコー
スティーブン・ウェイン・アンダーソン
イーファン・グオ
エリック・アーサー・ジョンソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH09213837A publication Critical patent/JPH09213837A/ja
Application granted granted Critical
Publication of JP3160216B2 publication Critical patent/JP3160216B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子パッケージに
関し、特にフレキシブル回路及び半導体素子（チップ）
を利用する電子パッケージに関する。このようなパッケ
ージは、情報処理システム（コンピュータ）等の製品に
おいて用いることができる。
【０００２】
【従来の技術】上述のような電子パッケージとして、様
々なものが知られている。例えば、米国特許第5435732
号(Angulasら)、同第5397921号(Karnezos)、同第538634
1号(Olsonら)、同第5278724号(Angulasら)、同第487312
3号(Canestaroら)、及び同第5383787号(Switkyら)があ
る。
【０００３】これらの開示によれば、このようなパッケ
ージは、通常、フレキシブル回路部品等の回路化された
基板の片側へ電気的に接続された半導体素子（チップ）
を具備する。フレキシブル回路部品は、通常、例えばポ
リイミド等の誘電体からなり、その上に、例えば銅によ
る少なくとも一層の回路を設けている。このようなチッ
プは、半田を用いてフレキシブル回路部品の回路へ電気
的に接続することができる。例えば、米国特許第543573
2号の図１０を参照されたい。このような半田付けを実
行する周知の技術としては、工業的に知られた制御コラ
プス・チップ接続(controlled collapse chip connecti
on：Ｃ４)方式がある。別のプロセスとしては、熱圧縮
結合(thermal compression bonding：ＴＣＢ)方式が知
られている。双方のプロセスとも周知であるので、詳細
な説明は不要であろう。フレキシブル回路（しばしば、
テープと称される）は、別のフレキシブル回路、剛体の
プリント回路基板、又はセラミック基板等々の回路化さ
れた基板の表面上に形成された例えば銅パッドやライン
等の個々の回路へ電気的に結合される。回路基板は、通
常、数層の誘電材料の層から構成される。例えば、ファ
イバーグラス強化エポキシ樹脂から構成され、その中に
電源、信号、及び／又は接地の面等の種々の導電体のレ
ベルを組み込んでおり、さらに、メッキされたスルーホ
ール及び／又は相互導電路をしばしば具備する。このよ
うな回路基板については周知であり、詳細に説明しな
い。
【０００４】さらに、上記パッケージは、通常、ヒート
シンク部品を用いており、パッケージのチップへ熱的に
結合している。ヒートシンクは、チップのやや上に配置
されかつチップへの良好な熱伝導路を設けられることに
より、パッケージ動作中にパッケージ全体（ほとんどは
チップ）から効果的に熱を除去する。このようなヒート
シンクは、通常、冷たい空気流又は単に相対的に動かな
い周囲空気との相互作用により熱を容易に除去できるよ
うな位置に置かれたパッケージ上の金属要素からなる。
ヒートシンクは、適宜の熱接着剤を用いてチップへ取り
付けることができる。熱接着剤の幾つかは技術的に知ら
れている。さらに熱の除去を促進するために、ヒートシ
ンクは、通常、適宜のフィン、ピン等を様々な場所に設
けている。ヒートシンクもまた、多層（多レベル）設計
とすることができ、ヒートシンクの各レベルは、特定の
機能について最適化される。ヒートシンクの第１のレベ
ルは、チップとの熱接触及びチップからの熱の除去及び
拡散を最適化するべく設計されると共に、チップ及び取
付けられた回路を、種々の製造プロセスにおける化学的
又は他の接触から保護する機能をもつ。ヒートシンクの
第２のレベルは、冷却流体の流れ（気体又は液体）との
熱的相互作用について最適化され、これにより、特定の
アプリケーションにおいて要求される場合には、さらに
熱効率を向上させることができる。このヒートシンクの
第２のレベルは、別個の要素として第１のレベル構造へ
熱接着剤により取り付けることができる。ヒートシンク
の第１のレベルが側面の薄い板状の部材から構成され、
第２のレベルが複数のフィンを具備する組合せにより、
非常に効率のよい熱除去が実現される。しかしながら、
非常に高度な熱性能が必要でない場合には、ヒートシン
クの第２のレベルは省くことができる。
【０００５】米国特許第5397921号では、チップが、少
なくとも２つの方法でテープへ電気的に接続された例が
示されている。１レベルをもつヒートシンク設計が用い
られ、ヒートシンク材料として特別に設計された金属化
合物が選択されている。これにより、ヒートシンクの熱
膨張係数をチップの熱膨張係数に合わせることができ
る。しかしながら、このような選択では、テープの熱膨
張係数はチップに対して適切に適合させられない。チッ
プはテープへ結合されるので、膨張係数の不適合がある
と、テープの回路上に熱によって誘起される応力が生じ
る。通常、このような応力は、パッケージ動作中の温度
変化の結果生じるものであるが、パッケージに対して悪
影響を与え、故障させるおそれもある。
【０００６】ヒートシンクの取付けにおいて様々な熱エ
ポキシを利用するためには、エポキシを有用な材料状態
へと硬化させるべく、作製中にパッケージ全体の温度を
上昇させなければならない。テープとチップの間の熱膨
張係数の不適合のために、大きな引っ張り応力が、チッ
プとテープ本体との間に発生する。これらの応力は、場
合によってはテープに皺を発生させ、そのためにテープ
において重大な不測の制御不能の非平面的な部分が生じ
てしまう。このような非平面性は、その後のパッケージ
の回路を含めた電気的接続工程を阻害することになる。
このような阻害があると、パッケージが使用不能になっ
たり、その後の電気的接続の信頼性を損なったりする可
能性が大である。この故障のメカニズムは、さらに大き
なサイズのチップを用いる場合には一層深刻である。よ
って、現在の多くの電子パッケージ部品は、このような
構造における強化された所要の動作性能を確保するべく
考慮することが必要である。
【０００７】チップをテープの回路へ電気的に接続する
所与の方式（a/k/aチップ結合）は、実質的にチップ温
度の上昇を利用する必要がある。主な例である上述のＴ
ＣＢ方式では、比較的高い温度と、チップとテープを十
分有効に接続するための圧力とを必要とする。接続が形
成されるとき、チップの温度がテープ本体の温度よりも
かなり高くなる。その後、結合されたチップとテープを
冷却すると、双方の要素間に大きな引っ張り応力が生じ
る。上述のように、このような応力の強さは、テープに
皺を誘起するに十分であることが判明している。
【０００８】本発明によれば、チップとテープの間の歪
み回避手段を用いることにより、テープに皺を生じさせ
る高張力の状態を避けることができることが明らかとな
った。本発明を適用することによって、より大きなそし
てより複雑なチップをこのような電子パッケージにより
使用できるという大きな利点があることが重要である。
このことは、一般的な電子工学及び電子パッケージ技術
を発展させるものである。さらに、歪み回避手段を適用
することにより、多種類の高温硬化型熱接着剤を、より
大きなチップに用いることが実現され、テープの皺を防
止することができる。
【０００９】多様なサイズ、設計、及び型式のチップを
収容するチップ・パッケージにおいては、チップの効果
的な熱膨張係数がどの程度であるかを正確に知ることが
できない場合がある。従って、チップの熱膨張係数に適
合するようにヒートシンク材料の熱膨張係数を選択する
ことができない。これは、チップ材料の熱膨張係数の範
囲が、チップ材料の組成（例えば、シリコン、ガリウム
ヒ素等）、チップ材料の処理やコーティング、及びチッ
プ上の回路の拡がりに依存することが解っているからで
ある。たとえヒートシンク材料の熱膨張係数がチップ材
料のそれに適合したとしても、ヒートシンクとチップと
の間の温度勾配やばらつきにより、許容できない膨張の
不適合が生じる可能性がある。よって、様々な実際的な
理由のために、一般的にチップとヒートシンクとの間に
は膨張の不適合が存在するので、２つの部品を結合する
ためにどのような熱エポキシを用いても熱的に誘起され
る応力を生じてしまう。自明であるが、これらの応力は
実質的なものであり、ヒートシンクとチップの間の破砕
や分離を生じ、また熱的接触を損なうものである。さら
に、このような状態は、チップの過熱やテープからの剥
離につながる。これらの故障を避けるために、本発明
は、上記のような接着剤が用いられる場合に、上記の応
力を低減して接着剤とヒートシンクとの間の接着を改善
する手段を具体的に示す。さらに、チップとヒートシン
クとの間の接触を促進するための更なる支持及び支柱を
設ける簡単な手段を開示する。この更なる支持は、比較
的大きな嵩のあるヒートシンクが要求される場合であっ
て、熱接着剤（例えば、エポキシ）単独での強度では十
分でないときに必要となる。以下の説明から明らかとな
るが、本発明の実施により、比較的大きな重いヒートシ
ンクを実効的に使用できるようになる。また、大きさ、
複雑さ、及び変形の点で非常に多様な任意のチップに特
別に適合させるためにこのようなヒートシンクの材料を
選択する必要がない。
【００１０】チップはテープへ結合され、そして膨張係
数に関して比較的大きな不適合が存在するので、テープ
の回路の使用中に熱的に誘起された小さな応力が発生す
る可能性がある。これらの応力は、上述のような(皺の
要因となる)大きな引っ張り性を有するわけではない
が、その代わりに、テープの回路上のチップへ直接結合
された場所において比較的小さい応力が発生する。電子
パッケージを加熱してその後冷却する処理は、熱サイク
ルとして知られている。たとえ非常に小さい応力であっ
ても、このサイクルを何回も繰り返した後には回路の疲
労破壊を引き起こす可能性があることが知られている。
このような疲労破壊が起きると、回路配線の導電性が失
われる（すなわち、パッケージ全体の故障となる）。こ
れらの応力を低減するために、特定の形状のフィレ(fil
let)を設けることが応力回避手段としても有効であるこ
とが判明している。本発明においては、これらの応力
が、チップ近傍の回路配線(比較的精細でかつ細い)か
ら、チップから離れたもっと大まかな電気配線へと振り
向けることができる。
【００１１】上記の及び他の利点を有する電子パッケー
ジ部品は、前述の幾つかの問題を克服し、また、このよ
うな電子パッケージ部品を作製する方法は、技術的に大
きな進展をもたらす。
【００１２】
【発明が解決しようとする課題】本発明の主要な目的
は、電子パッケージ、特にコンピュータ産業において用
いられる電子パッケージの技術を向上させることであ
る。本発明の更なる目的は、種々の既知のパッケージに
おける上述の欠点を克服する電子パッケージを提供する
ことである。本発明の更なる目的は、比較的安価な方法
で作製され、このようなパッケージの大量生産に適応可
能な電子パッケージを提供することである。
【００１３】
【課題を解決するための手段】本発明の一態様において
は、剛性部材と、この剛性部材へ固定されたフレキシブ
ル回路基板と、半導体素子とを含む電子パッケージを提
供する。フレキシブル回路基板は、少なくとも１つの誘
電体層及び複数の信号ラインを設けた少なくとも１つの
導電体層を具備し、そのうちの選択されたラインは、突
出するリード部を有する。半導体素子は、突出するリー
ド部うち選択されたものへ電気的に接続され、そしてフ
レキシブル回路基板上の複数の信号ラインの選択された
ものは、各々、外部の導電性要素へ電気的に接続される
ように適応されている。この電子パッケージにおける改
良は、突出するリード部と半導体素子との間の接続箇所
に近い場所においてその突出するリード部に歪み回避手
段を具備したことである。
【００１４】本発明の別の態様においては、剛性部材
と、この剛性部材へ固定されたフレキシブル回路基板と
を含む電子パッケージを作製する方法を提供する。基板
は、少なくとも１つの誘電体層及びこの誘電体層上に配
置された少なくとも１つの導電体層を具備し、そして外
部の導電性要素がフレキシブル回路基板上に位置すると
き、その外部の導電性要素へ電気的に接続されるように
適応された突出するリード部を有する複数の信号ライン
を具備する。さらに半導体素子を剛体部材から離して配
置させ、この半導体素子をフレキシブル回路基板の突出
するリード部へ電気的に接続する。本発明による方法
は、フレキシブル回路基板上の半導体素子と信号ライン
の突出するリード部との間の電気的接続箇所に近い場所
において歪み回避手段を設けるステップを含むことが重
要である。
【００１５】本発明の更なる態様においては、剛性部材
と、この剛性部材へ固定されたフレキシブル回路基板と
を含む電子パッケージを有する情報処理システムを提供
する。基板は少なくとも第１の誘電体層及びこの誘電体
層上に配置された少なくとも１つの導電体層を有し、さ
らに複数の信号ラインを有しかつその一部として突出す
るリード部を含む。このリード部は、第１の誘電体層か
ら所定の距離だけ突出しており、外部の導電性要素がフ
レキシブル回路基板上に位置しかつ半導体素子が複数の
接点部を具備するとき、その外部の導電性要素の各々へ
電気的に接続されるべく適応された選択された信号ライ
ンである。選択された接点は、信号ラインの突出するリ
ード部の各々へ結合されかつ剛性部材から離れて位置す
る。フレキシブル回路基板の信号ラインの突出するリー
ド部は、これらのリード部と半導体素子の接点部との間
の接続箇所に近い場所において歪み回避手段を含む。
【００１６】
【発明の実施の形態】本発明並びにその更なる目的、利
点、及び機能が理解されるように、以下、図面を参照し
て説明する。各図面において、類似する要素については
同様に符号を付している。
【００１７】図１は、既知の電子パッケージ１１の構成
図である。電子パッケージ１１は、剛性部材１３と、剛
性部材１３に対して（接着剤１７等により）固定された
フレキシブル回路か基板１５と、基板１５の導電体層２
４の選択された信号ライン２３に対して接点部２１にお
いて電気的に接続された半導体素子１９（チップ等）
と、外部導電性要素２５（例えば、半田ボール）とを有
する。
【００１８】接点部２１については、１つのみ図示して
いるが実際は複数の接点部２１が存在することは自明で
あろう。本発明においては、信号ライン２３の突出する
リード部３１を用いることが好適である。一例において
は、全部で６４７個の接点部及びリード部を用いること
に成功している。さらに、チップ１９は、その全周囲
（通常、長方形）に導電部を具備しており、そしてフレ
キシブル回路基板１５は、チップと類似であってやや大
きい形状の孔を（例えば、チップの下方に）設けてい
る。突出するリード部２３は、上記の孔を規定する回路
の誘電体層の内側の縁の各々から延びている。長方形形
状の半導体チップを収容するべく設計されたフレキシブ
ル回路中の長方形の孔は、周知の技術であり、更なる説
明は不要であろう。
【００１９】フレキシブル回路基板１５に用いられる通
常の材料としては、信号ライン２３及び任意の関連する
接地面２７（用いる場合）のための銅（又は、銅合金）
と、フレキシブル基板の誘電体層２９のためのポリイミ
ドとを含む。剛性部材１３は通常、銅又はアルミニウム
である。導電性要素２５は、高融点の半田（例えば、鉛
と錫の比率が９０：１０）又は低融点の半田（例えば、
同じく３７：６３）のいずれかを用いることができる。
接着剤１７は、通常、柔らかい弾性フィルムであり、当
該分野で周知の幾つかの接着剤から選択することができ
る。
【００２０】チップ１９は、図示の個々の接点部２１に
おいてフレキシブル基板の信号ライン２３へ電気的に接
続されている。このような接続は、誘電体層２９の内側
の縁２８を超えて突出する信号ライン２３の小さな突出
部分に対して行われる。このように、信号ライン２３の
各突出部分は、突出リード部３１を形成する。図１にお
いては、チップ１９とフレキシブル基板１５との間は、
接点部２１において直接物理的に結合（接続）されてい
るので、歪み回避手段は存在しない。接点部２１におけ
る結合は、通常、既知の熱結合装置３３（例えば、図２
を参照）を用いた既知の熱圧縮プロセスにより瞬時に形
成される。この手順は、通常、わずか約１秒で行われ、
この方法により全ての接点部が同時に接続される。一例
として、６４７個の接点部の全てが結合されている。こ
の手順の間、基板の本体（より大きな残りの部分）及び
金属の剛性部材は、室温のままである。従って、電子パ
ッケージ１１全体が加熱されると、剛性部材１３とチッ
プ１９との間の間隙の直下にあたる部分の基板１５に大
きな引っ張り応力を生じてしまう。これは、主として、
剛性部材１３及び基板１５の双方の熱膨張係数が、チッ
プ１９の熱膨張係数に比べて高いためである（通常、約
５：１から７：１である）。チップ１９と基板１５との
間に適切な歪み回避手段が欠けているので、上記の大き
な引っ張り応力のためにフレキシブル回路基板１５に対
して「皺寄せ」として知られる好ましくない状態が発生
する。この皺の寄った状態のために、基板１５が接着剤
１７から剥離したり、外部素子への電気的接続を形成す
る外部導電性要素２５を有効に利用できなくなったりす
る。外部素子は、例えば、回路基板上の導電性パッドで
ある。
【００２１】図２は、本発明の一実施例における電子パ
ッケージ１２を示す図である。電子パッケージ１２は、
歪み回避手段３７を設けることにより皺の発生に関する
前述の問題を克服する。歪み回避手段３７は、基板の回
路２３（及び誘電体層２９）の正常な面に対する突出リ
ード部３１の実質的な曲がりから構成される。このよう
な曲がり、すなわちずれ（offset）は、既知の結合装置
３３の配置を変更することにより迅速にかつ簡便に形成
することができる。熱圧縮結合装置３３は、チップ接点
部２１に対して突出リード部３１を押し付けるように動
く（図２の実線は、結合装置３３を引き下げた位置を示
し、破線は、係合するべく上昇させた位置を示す）。比
較的弱くかつより可撓的な突出リード部３１は、上方の
チップの方へと実質的に曲がり、さらに重要な点は、矢
印３９で示す方向へ僅かに戻されていることである。こ
の同時に行われる動きは、物理的結合が接点部２１にお
いて形成されるまで続き、その後、結合装置３３が引き
下げられると、通常の平坦な形状から曲げられて歪み回
避手段３７を設けるべく形成された突出リード部３１が
残されることとなる。このプロセスの間に、フレキシブ
ル回路基板１５が同様に窪み３８を設けるように形成さ
れ、これにより、この場所における歪み回避が促進され
る。重要な点は、突出リード部３１が、チップ１９の接
点部２１に電気的に接続もされることである。完成した
電子パッケージのその後の加熱から生じるチップと剛性
部材との間の相対的な動きは、歪み回避手段３７がある
ことにより、上述の剛性部材１３とチップ１９の間の
「窓領域」において大きな引っ張り応力を発生させるこ
となく実質的に吸収（収容）される。従って、改良され
た基板１５′の皺は、同時に行われる歪み回避手段３７
の形成動作と接点部２１におけるチップの結合動作によ
り実質的に排除される。基板１５の窪み３８の形成も、
同様の効果を有する。この動作では、突出リード部３１
が曲げられると同時に引き戻される（矢印３９）一方、
突出リード部３１とチップ接点部２１との間の有効な電
気的接続が確保されることが重要である。
【００２２】図２においては、第２の誘電体層４１が示
されており、これは、様々な製造プロセス中及び完成し
た電子パッケージ１２の使用中に、塵や化学物質等から
信号ラインを保護するためのものである。この第２の誘
電体層もまたポリイミドとすることができ、既知の適宜
の接着剤を用いて下に位置する信号ライン２３及び第１
の誘電体層２９へ結合される。さらに、層４１は、例え
ば厚さ５０μｍのVacrel等の半田マスク材料として知ら
れる保護接着剤による構成フィルムであってもよい（Va
crelは、E.I.DuPont deNemours & Companyの商標であ
る）。第２の誘電体層４１を含めるで、チップ１９と剛
性部材１３との間の領域においてフレキシブル回路基板
１５′を堅くしかつ強化するという有益な効果が加わる
こととなる。羽根状の縁部分４２(図３参照)を設けるこ
とにより、保護されていない突出信号ライン部分３１の
柔らかさからフレキシブル回路基板１５′の堅さへと徐
々に変移していくことが可能となる。このような緩やか
な堅さの変移により、信号ライン２３の歪みも羽根状部
分４２において緩やかに変移することになる。このよう
にして、堅さが急激に変化することによる不測の応力の
集中を避けられる。
【００２３】この羽根状の縁部分４２は、図３に示され
ている。第２の誘電体層は、一連の傾斜した前方縁部分
４４を形成するように覆っている。図３は、パッケージ
１２を上から見た部分平面図（図２の頂点から見た図）
である。羽根状の縁部分を形成するために、ダイス切
り、切り抜き、又はホトエッチング等の既知の方法を使
用することができる。傾斜した前方縁部分の数は、信号
ライン２３の数及び配置に一致することが好ましく、特
にライン当たり一対の傾斜した縁部分があることが好ま
しい。傾斜した縁部分は図示されているとおりである
が、深刻な応力の集中を避けるために堅さの緩やかな変
化を確保するような他のパターンもある。例えば、線状
の傾斜、放物線状の傾斜、一連の傾斜のない形状（例え
ば、櫛状）、ジグザグに配列した長方形等である。この
ように、本発明は、図示のＶ型の傾斜に限定されない。
しかしながら、経済的な製造コストからすれば、線状に
傾斜した形状が最も適している。
【００２４】さらに、図２においては、熱膨張係数が徐
々に変化する領域が、接地面２７の部分として示されて
いる。この領域における材料の熱膨張係数は、少なくと
もチップ１９の熱膨張係数と同程度に大きいがフレキシ
ブル回路基板１５′よりも大きくならないようになるよ
うに選択される。これにより、チップ１９と基板１５′
の間の熱歪みにおける差が、この重要な領域において格
段に低減される。熱膨張係数が変化する領域は、基板１
５′全体を含んでもよく、又は、図２に示すようにチッ
プ１９の周囲の領域のみを含んでもよい。この目的に適
する材料としては、多くのものが知られている。例え
ば、アンバ(Invar)又はその他の鉄−ニッケル化合物、
ニッケル、クロム、タングステン、モリブデン等であ
り、熱膨張係数が変化する領域に沿って、第１の誘電体
層２９及び／又は接地面２７上へ電気メッキ又はスパッ
タ蒸着することができる。これにより、この領域におけ
る熱歪みの差が低減される。領域４０を超える（剛性部
材１３の下側の領域）と、熱歪みの差は比較的大きくな
る場合がある。なぜなら、この設計においては、回路ラ
イン２３が「ファンアウト(fanout)」しているために幅
広くなっており、よって耐疲労性があるからである。さ
らに、フレキシブル回路基板１５′は剛性部材１３へ結
合されることにより、皺を避けるべく十分に支持され
る。
【００２５】図４では、図１の既知の電子パッケージに
対して、チップ１９の両側及び接点面、突出リード部３
１、及び接点部２１を包み込む保護コーティングである
充填材料４３を付加している。充填材料の適切な組成は
既知であって、通常、粘性状態で充填されるエポキシで
あり、充填された後、固化させるべく熱処理される。
【００２６】図４に示すように、既知の通常の充填材料
の適用プロセスは、未硬化の充填材料の粘性のために鋭
角に終端する急勾配のフィレ４５を形成することにな
る。このようなフィレの形状は、チップと剛性部材との
間の距離のほぼ半分のところで急に終わっているが、こ
のような鋭さ（急勾配）は、フィレの縁４７の近傍の回
路ライン２３上に熱膨張応力を強制的に集中させるので
好ましくないことが判明した。図５は、図４の実施例に
対して改良された電子パッケージ４９を示す。このパッ
ケージは、充填材料４３により包まれたチップ１９と、
突出リード部３１(１つのみ示す)と、接点部２１(１つ
のみ示す)とを含む。この充填材料４３は、実質的によ
り広い傾斜部をもつフィレ５１を有する。この場合、回
路ライン２３上の充填材料の厚さが緩やかに変化し、チ
ップ１９側ほど厚くなりチップから離れるほど薄くな
り、接着剤１７の前端とライン２３との間の交点まで延
びている。この結果、回路ライン２３上での熱応力集中
がほとんど又は全くなくなる。
【００２７】現在の供給プロセス／装置を用いて通常の
低粘性の未硬化充填材料を用いると、充填材料４３が鋭
角のフィレ（図４）となってしまう。この材料を用いて
望ましい傾斜をもつフィレ５１を得るために、形成部材
５３（図６）が用いられる。形成部材５３（図６では、
充填された充填材料４３を略して示す）は、チップ１９
の周りに摩擦により押し当てられた網目織りのカラー(c
ollar)部材５４から構成される。形成部材５３に適した
通常の材料としては、孔あき標準ナイロン(厚さ１３〜
２５μｍ)があり、図示のような形状に押し付けられ
る。これに対して、未硬化の充填材料４３（図７）が浸
透させられる。粘性のある未硬化の充填材料が供給され
ると、網目の毛細管現象により充填材料４３が所望の形
状の傾斜したフィレ５１の中へ引き込まれる。図７に示
すように、形成部材５３をその位置に残したまま、充填
材料４３は熱硬化させられ固体となる。形成部材５３と
してカラー部材の孔あき織物を用いることにより、熱硬
化中に充填材料から気体が逃げることができる。長方形
の形成部材５３は、長方形のチップの周囲５５に対して
精確に一致するように設計された長方形の孔を中央に有
し、さらに、接着剤１７の内側の縁５７と一致するよう
に設計された外側の長方形の縁を有する。剛性部材の接
着剤１７との接触により、充填材料の適用及び硬化の
間、形成部材５３がその位置に保持される。
【００２８】図８は、歪み回避手段３７、第２の誘電体
層４１、及び緩やかに傾斜したフィレ５１（パッケージ
５９の部分として残る網５４を含む）を利用した改良さ
れた電子パッケージ５９を示す。さらに、ヒートシンク
部材６１が取り付けられる。ヒートシンク部材６１用の
通常の既知の材料としては、銅、アルミニウム、又はこ
れらの合金がある。銅材は、通常、耐食性のためにニッ
ケルでメッキされる。また、アルミニウム材は、通常、
陽極酸化処理される。しかしながら、多くの既知の熱エ
ポキシとニッケルメッキ材料との間でしばしば接着不良
が発生することが知られている。接着を強化するために
本発明のヒートシンクは、複数のチャネル６３を設ける
ことにより、ヒートシンクの表面積を増加させ、有効な
接着強度を向上させる。チャネル６３は、チップ１９
（熱接着剤６５）、剛性部材１３（剛性部材接着剤６
７）、又は双方の上に用いられる接着剤の接着強度を強
化するために用いられる。チャネル６３は、利用可能な
最も経済的な方法によって、ヒートシンクに対する切欠
き、型押し、又はエッチングにより設けられる。深さ２
５〜５０μｍ、幅５０〜７５μｍのチャネルが得られる
と、有効な接着強度が格段に向上する。ヒートシンク６
１の面上のチャネル６３の幾つかのパターンが評価さ
れ、平行、十字交差、放射状、円形、曲線、及び矢筈の
パターン、並びに小さい柱、杭、又は隆起部を形成する
角度による重畳交差のパターンが有効であることが判明
した。このように、強度の向上に関してチャネルのパタ
ーンは重要ではないが、対応するチップ１９のほぼ中心
から放射状に拡がるパターンを用いる場合には、ヒート
シンク６１が未硬化の接着剤６５及び６７上へ（チップ
１９の方へ）押し付けられるとき、チャネルが接着剤で
完全に充填されやすい。
【００２９】チップとヒートシンクとの間に置かれた熱
接着剤におけるせん断歪みを大きく低減するために、接
着剤の厚さを一般的に増すことが有効であるとされてい
る。しかしながら、接着剤の厚さを増すことは、熱伝導
効率を低下させる。歪み回避手段６９は、チップの周囲
５５近傍の領域における部分のヒートシンクを細くする
ことによりヒートシンク６１へ組み込むことができる。
従って、チップ１９のほとんどの部分において、接着剤
６５の薄い層が用いられる（チップとヒートシンクとの
間の有用な熱伝導を促進する）と共に、チップの周囲５
５近傍では接着剤の厚い層が設けられることにより熱歪
みを回避することができる（このような歪みは、チップ
の周囲５５近傍で最も大きい）。既知の熱接着剤におけ
る通常の厚さは２５〜２００μｍであり、歪み回避手段
６９を用いてチップ周囲の名目上の接着剤の厚さを少な
くとも２倍にすることにより、歪みが大きく低減される
ことが判明した。一例においては、チップ１９上の名目
上の接着剤の厚さが７５μｍであり、それが徐々に増加
してチップ周囲近傍の領域では１５０〜２００μｍとな
ることが好適である。この外側の厚さは、名目上の内側
の厚さの５〜１０倍とすることができ、チップの周囲か
ら（図８の右方向）約３７５〜７５０μｍ延びていても
よい。チャネル６３を形成するべく用いられる製造操作
は、歪み回避手段６９を形成するために用いることがで
きる。特に、型押しする場合は、チャネル６３と歪み回
避手段６９を同時にヒートシンクへ型押しすることがで
きるので簡便である。
【００３０】図８においては、剛性部材１３′の外側の
周辺部分に沿ってタブ部７１を設けることにより、改良
された電子パッケージがさらに改善される。このタブ部
は、ヒートシンク６１に形成された対応するスロット７
３と相互に連結される。剛性部材１３と比較して、タブ
部７１を設けることによる剛性部材１３′の改良点は、
ヒートシンクを電子パッケージの載置場所に積極的に保
持する手段が付加され、熱接着剤６５及び６７に対する
更なる応力回避（接着剤の硬化の前に有用である）が実
現されたことである。このことは、比較的重いヒートシ
ンク６１が用いられる場合に特に重要である。タブ部７
１として、２つの方式が可能である。１つは、永久的に
変形する方式であり、もう１つはバネロック方式であ
る。基本的に経済性によりいずれかが選択される。剛性
部材を延長部を用いて、剛性部材の外縁の幾つかの場所
で厚さ約２５０μｍとなるように型押しすることによ
り、保持されるヒートシンクの対応するスロット形状７
３上で曲がる十分な部材が実現される。
【００３１】以上のように、歪み回避手段を設けること
により、熱膨張係数の差が大きいときに生じるテープの
「皺」等の好ましくない状態を実質的に避けることがで
きる改良された電子パッケージが示され説明された。多
くの既知のプロセスを用いて容易に変形も可能であり、
よって最終製品の最終コストを大きく増大させない。
【００３２】本発明の好適例に関して示しかつ説明した
が、本発明の範囲を逸脱することなく様々な修飾及び変
更が可能である。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３４】（１）剛性部材と、前記剛性部材へ固定さ
れたフレキシブル回路基板と、少なくとも第１の誘電体
層と、前記誘電体層上に配置された少なくとも第１の導
電体層と、複数の信号ラインと、複数の接点部を具備す
る半導体素子とを有する電子パッケージであって、前記
信号ラインの各々がその一部として、前記第１の誘電体
層から所定の距離だけ突出する突出リード部を具備し、
前記フレキシブル回路基板上に外部導電性要素が置かれ
るとき、前記信号ラインのうち選択された信号ライン
が、該外部導電性要素の各々に電気的に接続されるよう
に適応され、前記半導体素子の前記接点部のうち選択さ
れた接点部が、前記信号ラインの前記突出リード部の各
々へ電気的に接続されかつ前記剛性部材から離れて位置
し、前記信号ラインのうち前記選択された信号ラインの
前記突出リード部が、該突出リード部と前記半導体素子
の前記接点部との間の接続箇所近傍の位置において歪み
回避手段を具備する電子パッケージ。 （２）前記剛性部材がヒートシンク部材へ固定される上
記（１）に記載の電子パッケージ。 （３）前記剛性部材が前記ヒートシンク部材へ固定され
るように、前記剛性部材が、前記ヒートシンク部材の少
なくとも一部について固定される少なくとも１つのタブ
部を有する上記（２）に記載の電子パッケージ。 （４）前記剛性部材及び前記ヒートシンク部材の材料
が、銅、アルミニウム、及びこれらの合金からなる群か
ら選択される上記（３）に記載の電子パッケージ。 （５）前記半導体素子が、前記ヒートシンク部材へ熱的
に結合される上記（２）に記載の電子パッケージ。 （６）前記ヒートシンク部材が、前記半導体素子の結合
される位置において歪み回避手段を有する上記（５）に
記載の電子パッケージ。 （７）前記ヒートシンク部材内の前記歪み回避手段が、
該ヒートシンク部材内の厚さを薄くされた部分である上
記（６）に記載の電子パッケージ。 （８）前記ヒートシンク部材が、複数のチャネル含む上
記（５）に記載の方法。 （９）前記半導体素子が熱接着剤を用いて前記ヒートシ
ンク部材へ結合され、該熱接着剤の少なくとも一部は前
記チャネル内に充填される上記（８）に記載の電子パッ
ケージ。 （１０）前記歪み回避手段が前記フレキシブル回路基板
内の窪みから構成される上記（１）に記載の電子パッケ
ージ。 （１１）前記フレキシブル回路基板が、前記導電体層上
に位置しかつ該導電体層の前記信号ラインの突出リード
部を除く部分を被覆する第２の誘電体層を上記（１）に
記載の電子パッケージ。 （１２）前記第２の誘電体層が、羽根状の縁部分を有す
る上記（１１）に記載の電子パッケージ。 （１３）前記第１及び第２の誘電体層が、ポリイミドか
らなる上記（１２）に記載の電子パッケージ。 （１４）前記フレキシブル回路基板の、前記半導体素子
と前記剛性部材との間における位置にて、前記第２の誘
電体層を被覆する包囲材料を有する上記（１１）に記載
の電子パッケージ。 （１５）前記包囲材料が傾斜部分を有し、前記半導体素
子の近傍における前記フレキシブル回路基板の位置にて
厚さの厚い部分を有する上記（１４）に記載の電子パッ
ケージ。 （１６）前記フレキシブル回路基板の、前記半導体素子
と前記剛性部材との間における位置にて、前記導電体層
を被覆する包囲材料を有する上記（１）に記載の電子パ
ッケージ。 （１７）前記包囲材料が傾斜部分を有し、前記半導体素
子の近傍における前記フレキシブル回路基板の位置にて
厚さの厚い部分を有する上記（１６）に記載の電子パッ
ケージ。 （１８）前記歪み回避手段が、前記フレキシブル回路基
板上において前記チップと比較して熱膨張の緩やかな領
域を有する上記（１）に記載の電子パッケージ。 （１９）複数の前記導電性要素が、前記フレキシブル回
路基板上に離隔して配置される上記（１）に記載の電子
パッケージ。 （２０）前記導電性要素は、半田から構成される上記
（１９）に記載の電子パッケージ。 （２１）電子パッケージを作製する方法であって、剛性
部材を設けるステップと、少なくとも第１の誘電体層
と、該誘電体層上に配置された少なくとも第１の導電体
層と、複数の信号ラインとを有するフレキシブル回路基
板であって、該複数の信号ラインのうち選択されたもの
が突出リード部を有し、該突出リード部は前記誘電体層
から所定の距離だけ突出しかつ外部導電性要素が前記フ
レキシブル回路基板上に配置されるとき該外部導電性要
素の各々へ電気的に接続されるべく適応されるようにフ
レキシブル回路基板を前記剛性部材へ固定するステップ
と、前記フレキシブル回路基板の前記信号ラインの前記
突出リード部に、歪み回避手段を設けるステップと、前
記歪み回避手段が半導体素子と前記信号ラインの前記突
出リード部との間における前記電気的接続の近傍に位置
するように、該半導体素子を前記剛性部材と離隔して配
置しかつ該半導体素子を前記フレキシブル基板の前記突
出リード部へ電気的に接続するステップとを含む電気パ
ッケージを作製する方法。 （２２）ヒートシンク部材を設けるステップと、その
後、該ヒートシンク部材へ前記剛性部材を固定するステ
ップとを含む上記（２１）に記載の方法。 （２３）前記ヒートシンク部材へ前記半導体素子を固定
するステップを含む上記（２２）に記載の方法。 （２４）前記剛性部材及び前記半導体素子が、熱接着剤
を用いて前記ヒートシンク部材へ固定される上記（２
３）に記載の方法。 （２５）前記フレキシブル回路基板に前記歪み回避手段
を設けるステップが、該フレキシブル回路基板内に窪み
を設けるステップと、同時に、前記基板の前記突出リー
ド部を前記半導体素子へ電気的に接続するステップとを
含む上記（２１）に記載の方法。 （２６）前記電気的な接続が、熱圧縮結合プロセスを用
いて行われる上記（２５）に記載の方法。 （２７）前記フレキシブル回路基板に前記歪み回避手段
を設けるステップが、前記フレキシブル回路基板上にお
いて前記チップと比較して熱膨張の緩やかな領域を設け
るステップを含む上記（２１）に記載の方法。 （２８）複数の前記導電性要素を設けるステップと、該
導電性要素を、前記フレキシブル回路基板の前記導電体
層の前記信号ラインの各々へ電気的に接続するステップ
とを含む上記（２１）に記載の方法。 （２９）前記フレキシブル回路基板の、前記半導体素子
と前記剛性部材との間の部分において、前記導電体層を
被覆する包囲材料を設けるステップを含む上記（２１）
に記載の方法。 （３０）前記半導体素子の周囲及び前記半導体素子と前
記剛性部材との間に形成部材を設けるステップを含み、
前記形成部材が前記包囲材料の形状の一部を規定する上
記（２１）に記載の方法。 （３１）前記フレキシブル回路基板の前記導電体層上
に、前記信号ラインの前記突出リード部を除いて第２の
誘電体層を設けるステップを含む上記（２１）に記載の
方法。 （３２）前記第２の誘電体層内に羽根状の縁部分を設け
るステップを含む上記（３１）に記載の方法。 （３３）前記フレキシブル回路基板の、前記半導体素子
と前記剛性部材の間の位置において、前記第２の誘電体
層を被覆する包囲材料を設けるステップを含む上記（３
１）に記載の方法。 （３４）前記半導体素子が前記ヒートシンク部材へ固定
される位置において、該ヒートシンク部材内に歪み回避
手段を設けるステップを含む上記（２４）に記載の方
法。 （３５）少なくとも一部に前記熱接着剤を充填するよう
に前記ヒートシンク部材内に複数のチャネルを設けるス
テップを含む上記（２４）に記載の方法。 （３６）電子パッケージを有する情報処理システムであ
って、剛性部材と、前記剛性部材へ固定されたフレキシ
ブル回路基板と、少なくとも第１の誘電体層と、前記誘
電体層上に配置された少なくとも第１の導電体層と、複
数の信号ラインと、前記信号ラインの各々の一部として
前記第１の誘電体層から所定の距離だけ突出する突出リ
ード部と、複数の接点部を具備する半導体素子とを有
し、前記フレキシブル回路基板上に外部導電性要素が置
かれるとき、前記信号ラインのうち選択された信号ライ
ンが、該外部導電性要素の各々に電気的に接続されるよ
うに適応され、前記半導体素子の前記接点部のうち選択
された接点部が、前記信号ラインの前記突出リード部の
各々へ電気的に接続されかつ前記剛性部材から離れて位
置し、前記フレキシブル回路基板の前記信号ラインの前
記突出リード部が、該突出リード部と前記半導体素子の
前記接点部との間の接続箇所近傍の位置において歪み回
避手段を具備する情報処理システム。
【図面の簡単な説明】
【図１】既知の電子パッケージの部分側断面図である
（尚、全ての図中、中央ラインCL-CLは、図示された部
分の鏡像がこのラインの左側に存在することを示す。部
分図は、全ての拡大スケールに関して、図示を容易にす
る目的でこのよう方法で示している。）。
【図２】本発明の一実施例による電子パッケージの部分
側断面図である。歪み回避手段が突出する信号リード部
上に設けられる。歪み回避手段を形成しかつ選択された
リード部へ半導体素子を電気的に接続する結合装置が示
されている。
【図３】本発明の一実施例による電子パッケージの部分
平断面図である。第２の誘電体層に形成された羽根状の
縁部分は、フレキシブル回路の信号ラインの部分を被覆
するために用いられる。
【図４】既知の構造の別の電子パッケージの部分側断面
図である。半導体上の保護被覆が示されている。
【図５】本発明の別の実施例における電子パッケージの
部分側断面図である。歪み回避手段が本発明の突出リー
ド部上に示され、更なる歪み回避となる傾斜保護包囲コ
ーティングが示される。
【図６】本発明の一実施例による電子パッケージの部分
側断面図である。所定の形状による半導体素子上の傾斜
型保護皮膜形成手段を示す。
【図７】図６に示した電子パッケージの部分的側断面図
であり、半導体素子上及び本発明のフレキシブル基板上
の傾斜保護コーティング膜を有する。
【図８】本発明の別の実施例による電子パッケージの部
分側断面図である。半導体素子上の傾斜保護コーティン
グ、及び、本発明の突出リード部の更なる歪み回避手段
を含む。さらに、半導体素子の周囲に別の応力低減手段
（ヒートシンクの中）が設けられる。
【符号の説明】
１２ 電子パッケージ １３ 剛性部材 １５ 基板 １７ 接着剤 １９ 半導体素子 ２１ 接点部 ２３ 信号ライン ２５ 導電性要素 ２７ 接地面 ２９ 誘電体層 ３１ 突出リード部 ３７ 歪み回避手段 ４１ 第２の誘電体層 ５３ 形成部材 ６１ ヒートシンク部材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン・ウェイン・アンダーソン アメリカ合衆国13760、ニューヨーク州、 エンディコット、オーク・ヒル・アベニ ュー 840 (72)発明者 イーファン・グオ アメリカ合衆国13850、ニューヨーク州、 ベスタル、カーネギー・ドライブ 1500 (72)発明者 エリック・アーサー・ジョンソン アメリカ合衆国13778、ニューヨーク州、 グリーン、ジェフリー・ハイツ ７ (56)参考文献 特開 平８−64635（ＪＰ，Ａ) 特開 平８−148530（ＪＰ，Ａ)

Claims (34)

    (57)【特許請求の範囲】
  1. 【請求項１】剛性部材と、前記剛性部材へ接着剤により
    固定されたフレキシブル回路基板と、少なくとも第１の
    誘電体層と、前記誘電体層上に配置された少なくとも第
    １の導電体層と、第１の平面を占める複数の信号ライン
    と、複数の接点部を具備する半導体素子とを有する電子
    パッケージであって、 前記信号ラインの各々がその一部として、前記第１の誘
    電体層から所定の距離だけ突出する突出リード部を具備
    し、 前記フレキシブル回路基板上に外部導電性要素が置かれ
    るとき、前記信号ラインのうち選択された信号ライン
    が、該外部導電性要素の各々に電気的に接続されるよう
    に適応され、 前記半導体素子の前記接点部のうち選択された接点部
    が、前記信号ラインの前記突出リード部の各々へ電気的
    に接続されかつ前記剛性部材から離れて位置し、 前記信号ラインのうち前記選択された信号ラインの前記
    突出リード部が、前記半導体素子の方向に実質的に向か
    って曲げられて第１の平面とは異なる平面を占めること
    により、該突出リード部と前記半導体素子の前記接点部
    との間の接続箇所近傍の位置において歪み回避手段を具
    備し、 前記フレキシブル回路基板の前記半導体素子と前記剛性
    部材との間における位置に包囲材料を有し、その厚さが
    前記半導体素子の近傍において厚く該半導体素子から離
    れるほど薄くなる傾斜部分を有し、前記接着剤の前端と
    信号ラインとの交点まで延びる電子パッケージ。
  2. 【請求項２】前記剛性部材がヒートシンク部材へ固定さ
    れる請求項１に記載の電子パッケージ。
  3. 【請求項３】前記剛性部材が前記ヒートシンク部材へ固
    定されるように、前記剛性部材が、前記ヒートシンク部
    材の少なくとも一部について固定される少なくとも１つ
    のタブ部を有する請求項２に記載の電子パッケージ。
  4. 【請求項４】前記剛性部材及び前記ヒートシンク部材の
    材料が、銅、アルミニウム、及びこれらの合金からなる
    群から選択される請求項３に記載の電子パッケージ。
  5. 【請求項５】前記半導体素子が、前記ヒートシンク部材
    へ熱的に結合される請求項２に記載の電子パッケージ。
  6. 【請求項６】前記ヒートシンク部材が、前記半導体素子
    の結合される位置において歪み回避手段を有する請求項
    ５に記載の電子パッケージ。
  7. 【請求項７】前記ヒートシンク部材内の前記歪み回避手
    段が、該ヒートシンク部材内の厚さを薄くされた部分で
    ある請求項６に記載の電子パッケージ。
  8. 【請求項８】前記ヒートシンク部材が、複数のチャネル
    含む請求項５に記載の方法。
  9. 【請求項９】前記半導体素子が熱接着剤を用いて前記ヒ
    ートシンク部材へ結合され、該熱接着剤の少なくとも一
    部は前記チャネル内に充填される請求項８に記載の電子
    パッケージ。
  10. 【請求項１０】前記歪み回避手段が前記フレキシブル回
    路基板内の窪みから構成される請求項１に記載の電子パ
    ッケージ。
  11. 【請求項１１】前記フレキシブル回路基板が、前記導電
    体層上に位置しかつ該導電体層の前記信号ラインの突出
    リード部を除く部分を被覆する第２の誘電体層を請求項
    １に記載の電子パッケージ。
  12. 【請求項１２】前記第２の誘電体層が、羽根状の縁部分
    を有する請求項１１に記載の電子パッケージ。
  13. 【請求項１３】前記第１及び第２の誘電体層が、ポリイ
    ミドからなる請求項１２に記載の電子パッケージ。
  14. 【請求項１４】前記包囲材料は、前記フレキシブル回路
    基板の、前記半導体素子と前記剛性部材との間における
    位置にて、前記第２の誘電体層を被覆する請求項１１に
    記載の電子パッケージ。
  15. 【請求項１５】前記フレキシブル回路基板の、前記半導
    体素子と前記剛性部材との間における位置にて、前記導
    電体層を被覆する包囲材料を有する請求項１に記載の電
    子パッケージ。
  16. 【請求項１６】前記包囲材料が傾斜部分を有し、前記半
    導体素子の近傍における前記フレキシブル回路基板の位
    置にて厚さの厚い部分を有する請求項１５に記載の電子
    パッケージ。
  17. 【請求項１７】前記歪み回避手段が、前記フレキシブル
    回路基板上において前記チップと比較して熱膨張の緩や
    かな領域を有する請求項１に記載の電子パッケージ。
  18. 【請求項１８】複数の前記導電性要素が、前記フレキシ
    ブル回路基板上に離隔して配置される請求項１に記載の
    電子パッケージ。
  19. 【請求項１９】前記導電性要素は、半田から構成される
    請求項１８に記載の電子パッケージ。
  20. 【請求項２０】電子パッケージを作製する方法であっ
    て、 剛性部材を設けるステップと、 少なくとも第１の誘電体層と、該誘電体層上に配置され
    た少なくとも第１の導電体層と、第１の平面を占める複
    数の信号ラインとを有するフレキシブル回路基板であっ
    て、該複数の信号ラインのうち選択されたものが突出リ
    ード部を有し、該突出リード部は前記誘電体層から所定
    の距離だけ突出しかつ外部導電性要素が前記フレキシブ
    ル回路基板上に配置されるとき該外部導電性要素の各々
    へ電気的に接続されるべく適応されるようにフレキシブ
    ル回路基板を前記剛性部材へ接着剤により固定するステ
    ップと、 前記フレキシブル回路基板の前記信号ラインの前記突出
    リード部が、前記半導体素子の方向に実質的に向かって
    曲げられて第１の平面とは異なる平面を占める、歪み回
    避手段を設けるステップと、 前記歪み回避手段が半導体素子と前記信号ラインの前記
    突出リード部との間における前記電気的接続の近傍に位
    置するように、該半導体素子を前記剛性部材と離隔して
    配置しかつ該半導体素子を前記フレキシブル基板の前記
    突出リード部へ電気的に接続するステップと、 前記フレキシブル回路基板の前記半導体素子と前記剛性
    部材との間における位置に包囲材料を形成するステップ
    であって、該包囲材料の厚さが前記半導体素子の近傍に
    おいて厚く該半導体素子から離れるほど薄くなる傾斜部
    分を有し、前記接着剤の前端と信号ラインとの交点まで
    延びるように包囲剤材を形成するステップとを含む電気
    パッケージを作製する方法。
  21. 【請求項２１】ヒートシンク部材を設けるステップと、
    その後、該ヒートシンク部材へ前記剛性部材を固定する
    ステップとを含む請求項２０に記載の方法。
  22. 【請求項２２】前記ヒートシンク部材へ前記半導体素子
    を固定するステップを含む請求項２１に記載の方法。
  23. 【請求項２３】前記剛性部材及び前記半導体素子が、熱
    接着剤を用いて前記ヒートシンク部材へ固定される請求
    項２２に記載の方法。
  24. 【請求項２４】前記フレキシブル回路基板に前記歪み回
    避手段を設けるステップが、該フレキシブル回路基板内
    に窪みを設けるステップと、同時に、前記基板の前記突
    出リード部を前記半導体素子へ電気的に接続するステッ
    プとを含む請求項２０に記載の方法。
  25. 【請求項２５】前記電気的な接続が、熱圧縮結合プロセ
    スを用いて行われる請求項２４に記載の方法。
  26. 【請求項２６】前記フレキシブル回路基板に前記歪み回
    避手段を設けるステップが、前記フレキシブル回路基板
    上において前記チップと比較して熱膨張の緩やかな領域
    を設けるステップを含む請求項２０に記載の方法。
  27. 【請求項２７】複数の前記導電性要素を設けるステップ
    と、該導電性要素を、前記フレキシブル回路基板の前記
    導電体層の前記信号ラインの各々へ電気的に接続するス
    テップとを含む請求項２０に記載の方法。
  28. 【請求項２８】前記半導体素子の周囲及び前記半導体素
    子と前記剛性部材との間に形成部材を設けるステップを
    含み、前記形成部材が前記包囲材料の形状の一部を規定
    する請求項２０に記載の方法。
  29. 【請求項２９】前記フレキシブル回路基板の前記導電体
    層上に、前記信号ラインの前記突出リード部を除いて第
    ２の誘電体層を設けるステップを含む請求項２０に記載
    の方法。
  30. 【請求項３０】前記第２の誘電体層内に羽根状の縁部分
    を設けるステップを含む請求項２９に記載の方法。
  31. 【請求項３１】前記フレキシブル回路基板の、前記半導
    体素子と前記剛性部材の間の位置において、前記第２の
    誘電体層を被覆する包囲材料を設けるステップを含む請
    求項２９に記載の方法。
  32. 【請求項３２】前記半導体素子が前記ヒートシンク部材
    へ固定される位置において、該ヒートシンク部材内に歪
    み回避手段を設けるステップを含む請求項２３に記載の
    方法。
  33. 【請求項３３】少なくとも一部に前記熱接着剤を充填す
    るように前記ヒートシンク部材内に複数のチャネルを設
    けるステップを含む請求項２３に記載の方法。
  34. 【請求項３４】電子パッケージを有する情報処理システ
    ムであって、 剛性部材と、前記剛性部材へ接着剤により固定されたフ
    レキシブル回路基板と、少なくとも第１の誘電体層と、
    前記誘電体層上に配置された少なくとも第１の導電体層
    と、第１の平面を占める複数の信号ラインと、前記信号
    ラインの各々の一部として前記第１の誘電体層から所定
    の距離だけ突出する突出リード部と、複数の接点部を具
    備する半導体素子とを有し、 前記フレキシブル回路基板上に外部導電性要素が置かれ
    るとき、前記信号ラインのうち選択された信号ライン
    が、該外部導電性要素の各々に電気的に接続されるよう
    に適応され、 前記半導体素子の前記接点部のうち選択された接点部
    が、前記信号ラインの前記突出リード部の各々へ電気的
    に接続されかつ前記剛性部材から離れて位置し、 前記フレキシブル回路基板の前記信号ラインの前記突出
    リード部が、前記半導体素子の方向に実質的に向かって
    曲げられて第１の平面とは異なる平面を占めることによ
    り、該突出リード部と前記半導体素子の前記接点部との
    間の接続箇所近傍の位置において歪み回避手段を具備
    し、 前記フレキシブル回路基板の前記半導体素子と前記剛性
    部材との間における位置に包囲材料を有し、その厚さが
    前記半導体素子の近傍において厚く該半導体素子から離
    れるほど薄くなる傾斜部分を有し、前記接着剤の前端と
    信号ラインとの交点まで延びる情報処理システム。
JP00863297A 1996-02-01 1997-01-21 電子パッケージ及びその作製方法 Expired - Fee Related JP3160216B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/595108 1996-02-01
US08/595,108 US5760465A (en) 1996-02-01 1996-02-01 Electronic package with strain relief means

Publications (2)

Publication Number Publication Date
JPH09213837A JPH09213837A (ja) 1997-08-15
JP3160216B2 true JP3160216B2 (ja) 2001-04-25

Family

ID=24381762

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00863297A Expired - Fee Related JP3160216B2 (ja) 1996-02-01 1997-01-21 電子パッケージ及びその作製方法

Country Status (5)

Country Link
US (2) US5760465A (ja)
EP (1) EP0788158A3 (ja)
JP (1) JP3160216B2 (ja)
KR (1) KR100261959B1 (ja)
TW (1) TW310467B (ja)

Families Citing this family (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061220A1 (en) * 1996-03-22 2004-04-01 Chuichi Miyazaki Semiconductor device and manufacturing method thereof
JP2891665B2 (ja) 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH09312374A (ja) 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
JP3321357B2 (ja) * 1996-05-30 2002-09-03 株式会社東芝 半導体装置とその組み立て方法
JP3683996B2 (ja) * 1996-07-30 2005-08-17 株式会社東芝 半導体装置およびその製造方法
SG60102A1 (en) * 1996-08-13 1999-02-22 Sony Corp Lead frame semiconductor package having the same and method for manufacturing the same
SG60099A1 (en) * 1996-08-16 1999-02-22 Sony Corp Semiconductor package and manufacturing method of lead frame
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
US5973389A (en) * 1997-04-22 1999-10-26 International Business Machines Corporation Semiconductor chip carrier assembly
US6507116B1 (en) * 1997-04-24 2003-01-14 International Business Machines Corporation Electronic package and method of forming
JP3724954B2 (ja) * 1997-08-29 2005-12-07 株式会社東芝 電子装置および半導体パッケージ
US6040624A (en) * 1997-10-02 2000-03-21 Motorola, Inc. Semiconductor device package and method
US5963427A (en) * 1997-12-11 1999-10-05 Sun Microsystems, Inc. Multi-chip module with flexible circuit board
JP3460559B2 (ja) * 1997-12-12 2003-10-27 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JPH11204699A (ja) * 1998-01-09 1999-07-30 Sony Corp 半導体装置とその製造方法と電子装置
US6309915B1 (en) * 1998-02-05 2001-10-30 Tessera, Inc. Semiconductor chip package with expander ring and method of making same
WO1999048145A1 (fr) * 1998-03-19 1999-09-23 Hitachi, Ltd. Dispositif a semi-conducteur, procede de fabrication et structure de montage associes
US5903052A (en) * 1998-05-12 1999-05-11 Industrial Technology Research Institute Structure for semiconductor package for improving the efficiency of spreading heat
US6002169A (en) * 1998-06-15 1999-12-14 Lsi Logic Corporation Thermally enhanced tape ball grid array package
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6281568B1 (en) 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
US6394819B1 (en) 1998-10-29 2002-05-28 The Whitaker Corporation Dielectric member for absorbing thermal expansion and contraction at electrical interfaces
US6303985B1 (en) * 1998-11-12 2001-10-16 Micron Technology, Inc. Semiconductor lead frame and package with stiffened mounting paddle
JP2000164788A (ja) 1998-11-20 2000-06-16 Anam Semiconductor Inc 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法
US6355199B1 (en) * 1999-02-12 2002-03-12 St. Assembly Test Services Pte Ltd Method of molding flexible circuit with molded stiffener
US6274927B1 (en) 1999-06-03 2001-08-14 Amkor Technology, Inc. Plastic package for an optical integrated circuit device and method of making
FR2794564B1 (fr) * 1999-06-07 2002-02-08 Enertec Dispositif d'enregistrement de donnees a cartouche hermetique, amovible, et suspendue
JP3866880B2 (ja) * 1999-06-28 2007-01-10 株式会社日立製作所 樹脂封止型電子装置
JP3973340B2 (ja) 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
US6847103B1 (en) 1999-11-09 2005-01-25 Amkor Technology, Inc. Semiconductor package with exposed die pad and body-locking leadframe
US6476478B1 (en) 1999-11-12 2002-11-05 Amkor Technology, Inc. Cavity semiconductor package with exposed leads and die pad
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US6731012B1 (en) 1999-12-23 2004-05-04 International Business Machines Corporation Non-planar surface for semiconductor chips
US6320251B1 (en) 2000-01-18 2001-11-20 Amkor Technology, Inc. Stackable package for an integrated circuit
US6404046B1 (en) 2000-02-03 2002-06-11 Amkor Technology, Inc. Module of stacked integrated circuit packages including an interposer
US6528179B1 (en) * 2000-02-14 2003-03-04 International Business Machines Corporation Reduction of chip carrier flexing during thermal cycling
US6570250B1 (en) * 2000-02-24 2003-05-27 Honeywell International Inc. Power conditioning substrate stiffener
KR100559664B1 (ko) 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6949824B1 (en) * 2000-04-12 2005-09-27 Micron Technology, Inc. Internal package heat dissipator
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6424031B1 (en) 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
US6518659B1 (en) 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
US6667544B1 (en) 2000-06-30 2003-12-23 Amkor Technology, Inc. Stackable package having clips for fastening package and tool for opening clips
US6566164B1 (en) 2000-12-07 2003-05-20 Amkor Technology, Inc. Exposed copper strap in a semiconductor package
US20020121693A1 (en) * 2000-12-11 2002-09-05 Milla Juan G. Stacked die package
KR20020058209A (ko) 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지
KR100731007B1 (ko) * 2001-01-15 2007-06-22 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
KR100394030B1 (ko) * 2001-01-15 2003-08-06 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
US6501171B2 (en) 2001-01-30 2002-12-31 International Business Machines Corporation Flip chip package with improved cap design and process for making thereof
US6605865B2 (en) 2001-03-19 2003-08-12 Amkor Technology, Inc. Semiconductor package with optimized leadframe bonding strength
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100393448B1 (ko) 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US6756658B1 (en) 2001-04-06 2004-06-29 Amkor Technology, Inc. Making two lead surface mounting high power microleadframe semiconductor packages
US6790710B2 (en) * 2002-01-31 2004-09-14 Asat Limited Method of manufacturing an integrated circuit package
US6861720B1 (en) 2001-08-29 2005-03-01 Amkor Technology, Inc. Placement template and method for placing optical dies
US6611047B2 (en) 2001-10-12 2003-08-26 Amkor Technology, Inc. Semiconductor package with singulation crease
US6798046B1 (en) 2002-01-22 2004-09-28 Amkor Technology, Inc. Semiconductor package including ring structure connected to leads with vertically downset inner ends
US6784534B1 (en) 2002-02-06 2004-08-31 Amkor Technology, Inc. Thin integrated circuit package having an optically transparent window
US6885086B1 (en) 2002-03-05 2005-04-26 Amkor Technology, Inc. Reduced copper lead frame for saw-singulated chip package
US20030178719A1 (en) * 2002-03-22 2003-09-25 Combs Edward G. Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US6627977B1 (en) 2002-05-09 2003-09-30 Amkor Technology, Inc. Semiconductor package including isolated ring structure
US6841414B1 (en) 2002-06-19 2005-01-11 Amkor Technology, Inc. Saw and etch singulation method for a chip package
US6867071B1 (en) 2002-07-12 2005-03-15 Amkor Technology, Inc. Leadframe including corner leads and semiconductor package using same
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US6654250B1 (en) * 2002-09-25 2003-11-25 International Business Machines Corporation Low-stress compressive heatsink structure
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
WO2004105128A1 (ja) * 2003-05-20 2004-12-02 Fujitsu Limited 半導体パッケージ
US7061085B2 (en) * 2003-09-19 2006-06-13 Micron Technology, Inc. Semiconductor component and system having stiffener and circuit decal
US6921967B2 (en) 2003-09-24 2005-07-26 Amkor Technology, Inc. Reinforced die pad support structure
US6977431B1 (en) 2003-11-05 2005-12-20 Amkor Technology, Inc. Stackable semiconductor package and manufacturing method thereof
US6979782B1 (en) * 2005-05-09 2005-12-27 International Business Machines Corporation Apparatus and method for mechanical coupling of land grid array applications
US7226821B2 (en) * 2005-06-24 2007-06-05 Cardiac Pacemakers, Inc. Flip chip die assembly using thin flexible substrates
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7696621B2 (en) * 2006-07-05 2010-04-13 Microstrain, Inc. RFID tag packaging system
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7993977B2 (en) * 2007-07-02 2011-08-09 Micron Technology, Inc. Method of forming molded standoff structures on integrated circuit devices
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
DE102008052244A1 (de) * 2008-10-18 2010-04-22 Carl Freudenberg Kg Flexible Leiterplatte
JP2010103244A (ja) * 2008-10-22 2010-05-06 Sony Corp 半導体装置及びその製造方法
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
JP5136458B2 (ja) * 2009-02-20 2013-02-06 ヤマハ株式会社 半導体パッケージ及びその製造方法
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8739626B2 (en) * 2009-08-04 2014-06-03 Fairchild Semiconductor Corporation Micromachined inertial sensor devices
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8813564B2 (en) 2010-09-18 2014-08-26 Fairchild Semiconductor Corporation MEMS multi-axis gyroscope with central suspension and gimbal structure
US9095072B2 (en) 2010-09-18 2015-07-28 Fairchild Semiconductor Corporation Multi-die MEMS package
KR20130052652A (ko) 2010-09-18 2013-05-22 페어차일드 세미컨덕터 코포레이션 미세 전자 기계 시스템을 위한 시일된 패키징
WO2012037540A2 (en) 2010-09-18 2012-03-22 Fairchild Semiconductor Corporation Micromachined monolithic 3-axis gyroscope with single drive
KR101443730B1 (ko) 2010-09-18 2014-09-23 페어차일드 세미컨덕터 코포레이션 미세기계화 다이, 및 직교 오차가 작은 서스펜션을 제조하는 방법
WO2012037538A2 (en) 2010-09-18 2012-03-22 Fairchild Semiconductor Corporation Micromachined monolithic 6-axis inertial sensor
WO2012040245A2 (en) 2010-09-20 2012-03-29 Fairchild Semiconductor Corporation Through silicon via with reduced shunt capacitance
EP2619536B1 (en) 2010-09-20 2016-11-02 Fairchild Semiconductor Corporation Microelectromechanical pressure sensor including reference capacitor
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9062972B2 (en) 2012-01-31 2015-06-23 Fairchild Semiconductor Corporation MEMS multi-axis accelerometer electrode structure
US8978475B2 (en) 2012-02-01 2015-03-17 Fairchild Semiconductor Corporation MEMS proof mass with split z-axis portions
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US8754694B2 (en) 2012-04-03 2014-06-17 Fairchild Semiconductor Corporation Accurate ninety-degree phase shifter
US8742964B2 (en) 2012-04-04 2014-06-03 Fairchild Semiconductor Corporation Noise reduction method with chopping for a merged MEMS accelerometer sensor
US9488693B2 (en) 2012-04-04 2016-11-08 Fairchild Semiconductor Corporation Self test of MEMS accelerometer with ASICS integrated capacitors
US9069006B2 (en) 2012-04-05 2015-06-30 Fairchild Semiconductor Corporation Self test of MEMS gyroscope with ASICs integrated capacitors
EP2647952B1 (en) 2012-04-05 2017-11-15 Fairchild Semiconductor Corporation Mems device automatic-gain control loop for mechanical amplitude drive
KR102058489B1 (ko) 2012-04-05 2019-12-23 페어차일드 세미컨덕터 코포레이션 멤스 장치 프론트 엔드 전하 증폭기
EP2647955B8 (en) 2012-04-05 2018-12-19 Fairchild Semiconductor Corporation MEMS device quadrature phase shift cancellation
KR101999745B1 (ko) 2012-04-12 2019-10-01 페어차일드 세미컨덕터 코포레이션 미세 전자 기계 시스템 구동기
US9625272B2 (en) 2012-04-12 2017-04-18 Fairchild Semiconductor Corporation MEMS quadrature cancellation and signal demodulation
US8633575B1 (en) * 2012-05-24 2014-01-21 Amkor Technology, Inc. IC package with integrated electrostatic discharge protection
DE102013014881B4 (de) 2012-09-12 2023-05-04 Fairchild Semiconductor Corporation Verbesserte Silizium-Durchkontaktierung mit einer Füllung aus mehreren Materialien
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP2015159204A (ja) * 2014-02-25 2015-09-03 日本特殊陶業株式会社 セラミックパッケージ
JP6348759B2 (ja) 2014-04-16 2018-06-27 オリンパス株式会社 半導体モジュール、接合用治具、および半導体モジュールの製造方法
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
CN105097722B (zh) * 2014-05-05 2019-12-13 清华大学 半导体封装结构和封装方法
JP6398708B2 (ja) * 2014-12-26 2018-10-03 株式会社デンソー 電子装置、及びそれを用いた駆動装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5910585B2 (ja) * 1979-01-10 1984-03-09 三菱電機株式会社 半導体装置の製造方法
JPS57148360A (en) * 1981-03-09 1982-09-13 Seiko Keiyo Kogyo Kk Semiconductor device
JPS5835953A (ja) * 1981-08-28 1983-03-02 Hitachi Ltd 半導体装置
JP2582013B2 (ja) * 1991-02-08 1997-02-19 株式会社東芝 樹脂封止型半導体装置及びその製造方法
JPS58116272U (ja) * 1982-01-30 1983-08-08 日本メクトロン株式会社 可撓性回路基板
US4873123A (en) * 1986-10-06 1989-10-10 International Business Machines Corporation Flexible electrical connection and method of making same
JPH0728106B2 (ja) * 1987-06-17 1995-03-29 キヤノン株式会社 フレキシブルプリント基板
JPS6457588A (en) * 1987-08-26 1989-03-03 Toshiba Corp Composite cooking utensil
DE3813565A1 (de) * 1988-04-22 1989-11-02 Bosch Gmbh Robert Elektrischer anschluss von hybridbaugruppen
JPH0290662A (ja) * 1988-09-28 1990-03-30 Hitachi Cable Ltd リードフレームのインナーリード
JPH02155256A (ja) * 1988-12-08 1990-06-14 Mitsubishi Electric Corp 半導体装置
US5134247A (en) * 1989-02-21 1992-07-28 Cray Research Inc. Reduced capacitance chip carrier
JPH0680706B2 (ja) * 1989-08-22 1994-10-12 三菱電機株式会社 キャリアテープ及びこれを用いた半導体装置の製造方法
JP3033227B2 (ja) * 1990-05-08 2000-04-17 セイコーエプソン株式会社 半導体装置
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5261155A (en) * 1991-08-12 1993-11-16 International Business Machines Corporation Method for bonding flexible circuit to circuitized substrate to provide electrical connection therebetween using different solders
JPH0828396B2 (ja) * 1992-01-31 1996-03-21 株式会社東芝 半導体装置
US5278724A (en) * 1992-07-06 1994-01-11 International Business Machines Corporation Electronic package and method of making same
US5398164A (en) * 1993-02-24 1995-03-14 International Business Machines Corporation Printed circuit card latching and stiffening assembly
US5340771A (en) * 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5383787A (en) * 1993-04-27 1995-01-24 Aptix Corporation Integrated circuit package with direct access to internal signals
US5383788A (en) * 1993-05-20 1995-01-24 W. L. Gore & Associates, Inc. Electrical interconnect assembly
US5394009A (en) * 1993-07-30 1995-02-28 Sun Microsystems, Inc. Tab semiconductor package with cushioned land grid array outer lead bumps
US5650662A (en) * 1993-08-17 1997-07-22 Edwards; Steven F. Direct bonded heat spreader
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5386341A (en) * 1993-11-01 1995-01-31 Motorola, Inc. Flexible substrate folded in a U-shape with a rigidizer plate located in the notch of the U-shape
EP0683517B1 (en) * 1994-05-09 2002-07-24 Nec Corporation Semiconductor device having semiconductor chip bonded to circuit board through bumps and process of mounting thereof
JP3424344B2 (ja) * 1994-09-01 2003-07-07 ヤマハ株式会社 半導体装置
JPH0878574A (ja) * 1994-09-08 1996-03-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US5756380A (en) * 1995-11-02 1998-05-26 Motorola, Inc. Method for making a moisture resistant semiconductor device having an organic substrate

Also Published As

Publication number Publication date
KR100261959B1 (ko) 2000-07-15
EP0788158A2 (en) 1997-08-06
US5760465A (en) 1998-06-02
KR970063695A (ko) 1997-09-12
JPH09213837A (ja) 1997-08-15
TW310467B (en) 1997-07-11
US5877043A (en) 1999-03-02
EP0788158A3 (en) 1999-08-25

Similar Documents

Publication Publication Date Title
JP3160216B2 (ja) 電子パッケージ及びその作製方法
JP3150351B2 (ja) 電子装置及びその製造方法
US6395582B1 (en) Methods for forming ground vias in semiconductor packages
JP2548350B2 (ja) テープ自動結合に使用される熱放散相互接続テープ
US6373131B1 (en) TBGA semiconductor package
KR100217528B1 (ko) 반도체 칩 패키지 및 그의 제조 방법
EP2006908A2 (en) Electronic device and method of manufacturing the same
JPH02283053A (ja) 集積回路／ヒートシンク中間部材
WO1998025303A1 (en) Chip scale ball grid array for integrated circuit package
JPH06177295A (ja) 混成集積回路装置
EP0810654A1 (en) Ball grid array package with substrate having no through holes or via interconnections
JPH11126795A (ja) 実装基板およびその製造方法ならびに電子部品の実装方法
JP2005277355A (ja) 回路装置
JP2007048858A (ja) 半導体装置、および半導体装置の製造方法
JP6789968B2 (ja) 熱抵抗が向上した電子チップデバイス、および関連する製造プロセス
US6958262B2 (en) Mounting structure of semiconductor device and mounting method thereof
JP2001168242A (ja) 半導体装置及びその製造方法
JPH07123186B2 (ja) 回路装置
JP4491380B2 (ja) 半導体装置の製造方法
JP2002324873A (ja) 半導体装置及びその製造方法
JP3959839B2 (ja) 半導体装置の製造方法
JP5258208B2 (ja) 回路装置及びその製造方法
JP2861984B2 (ja) 半導体装置、および該半導体装置の製造方法
JP2532400Y2 (ja) ハイブリットｉｃ
JPH11111883A (ja) 半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees