CN105097722B - 半导体封装结构和封装方法 - Google Patents

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Abstract

本发明公开了一种半导体封装结构和封装方法。该封装结构包括基板、位于所述基板上并与该基板电连接的至少一个芯片、以及用于对所述至少一个芯片进行封装的封装层,该封装结构还包括:框架,所述框架被固定在所述至少一个芯片中的一者或多者的上表面上,其中,该框架的热膨胀系数小于所述封装层的热膨胀系数。通过在芯片的上表面上固定框架,可以增加封装结构的对称性。并且,由于框架的热膨胀系数小于封装层的热膨胀系数,因而,增设该框架可以有效降低封装层的热膨胀系数。进而,可以使得在升降温时,封装层与基板的膨胀体积大体上相等。这样,可以有效减小由于热膨胀系数上的差异引起的翘曲,从而防止芯片断裂,提高封装结构的可靠性。

Description

半导体封装结构和封装方法
技术领域
本发明涉及半导体封装领域,具体地,涉及一种半导体封装结构和封装方法。
背景技术
传统的封装技术主要有两种,一是倒装键合(即,Flip-Chip——倒装焊芯片),一是引线键合(Wire bond),分别如图1a和图1b所示。
在图1a示出的倒装键合封装技术中,在芯片103与基板101之间植入多个焊球104,并填充底充胶102,以实现芯片103与基板101之间的电连接。之后,利用封装层20对芯片103进行封装。其中,该封装层20的材料可以例如为模塑料(EMC)。在图1b示出的引线键合封装技术中,利用贴片胶105将芯片103粘贴在基板101上,并通过打线的方式实现芯片103与基板101之间的电连接。之后,利用封装层20对芯片103进行封装。
通过上述两种封装技术,可以为芯片103提供电连接、保护、支撑、散热等功能。然而,在上述两种封装技术中,由于封装层20的材料(例如,EMC)与基板材料(例如,FR4或BT)在热膨胀系数(CTE)上的差别(例如,某种EMC的热膨胀系数为45ppm,而用于基板的FR4的热膨胀系数为18ppm),导致在升降温时这种非对称的封装结构中封装层20与基板101膨胀的体积不相等,这就容易造成翘曲。翘曲的产生,可能造成芯片的垂直断裂或水平断裂,也会在后续的组装过程(例如SMT)中造成开路(OPEN)或枕头效应(HiP)等失效。这种现象非常普遍,并且使得生产成本增加,封装结构的可靠性降低。
发明内容
本发明的目的是提供一种能够有效减小翘曲的半导体封装结构和封装方法。
为了实现上述目的,本发明提供一种半导体封装结构,该封装结构包括基板、位于所述基板上并与该基板电连接的至少一个芯片、以及用于对所述至少一个芯片进行封装的封装层,该封装结构还包括:框架,所述框架被固定在所述至少一个芯片中的一者或多者的上表面上,其中,该框架的热膨胀系数小于所述封装层的热膨胀系数。
优选地,所述框架是通过粘结剂被固定在所述至少一个芯片中的一者或多者的上表面上的。
优选地,所述框架被容纳在所述封装层中。
优选地,所述框架具有至少一个接合部分,其中,接合部分的数量与该框架所固定的芯片的数量一致,且接合部分在该框架上的分布与该框架所固定的芯片的分布相对应;以及所述粘结剂被附着于每个接合部分,以使所述框架通过各个附有粘结剂的接合部分被固定在相应的芯片的上表面上。
优选地,所述框架的接合部分从所述框架中突出,或与所述框架处于同一平面。
优选地,在所述至少一个芯片与所述基板是通过所述引线键合方式电连接的情况下,所述框架不与键合引线相接触。
优选地,所述框架的边缘呈锯齿状。
优选地,所述框架具有至少一个网孔。
优选地,在所述至少一个芯片与所述基板是通过倒装键合方式电连接的情况下,所述粘结剂为银浆;在所述至少一个芯片与所述基板是通过所述引线键合方式电连接的情况下,所述粘结剂为DAF膜(芯片粘接膜)。
优选地,所述框架为金属框架。
本发明还提供一种半导体封装方法,该方法包括:在基板的上表面上布置至少一个芯片,并将所述至少一个芯片与所述基板电连接;在所述至少一个芯片的上表面上固定框架,其中,该框架的热膨胀系数小于用于对所述至少一个芯片进行封装的封装层的热膨胀系数;以及对所述至少一个芯片进行封装。
优选地,利用粘结剂在所述至少一个芯片的上表面上固定所述框架。
优选地,所述框架被容纳在所述封装层中。
优选地,所述框架具有至少一个接合部分,其中,接合部分的数量与该框架所固定的芯片的数量一致,且接合部分在该框架上的分布与该框架所固定的芯片的分布相对应;以及所述粘结剂被附着于每个接合部分,以使所述框架通过各个附有粘结剂的接合部分被固定在相应的芯片的上表面上。
优选地,所述框架的接合部分从所述框架中突出,或与所述框架处于同一平面。
优选地,在通过引线键合方式将所述至少一个芯片与所述基板电连接的情况下,所述框架不与键合引线相接触。
优选地,所述框架的边缘呈锯齿状。
优选地,所述框架具有至少一个网孔。
优选地,在通过倒装键合方式将所述至少一个芯片与所述基板电连接的情况下,所述粘结剂为银浆;在通过引线键合方式将所述至少一个芯片与所述基板电连接的情况下,所述粘结剂为DAF膜。
优选地,所述框架为金属框架。
在上述技术方案中,通过在芯片的上表面上固定框架,可以增加封装结构的对称性。并且,由于框架的热膨胀系数小于封装层的热膨胀系数,因而,增设该框架可以有效降低封装层的热膨胀系数。进而,可以减小封装层与基板之间的热膨胀系数差异,使得在升降温时,封装层与基板的膨胀体积大体上相等。这样,可以在目前还没有研究出热膨胀系数基本匹配的封装层与基板的情况下,有效减小由于热膨胀系数上的差异引起的翘曲,从而防止芯片断裂,提高封装结构的可靠性。
本发明的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明的进一步理解,并且构成说明书的一部分,与下面的具体实施方式一起用于解释本发明,但并不构成对本发明的限制。在附图中:
图1a和图1b是现有的两种封装技术的示意图;
图2是根据本发明的一种实施方式的半导体封装结构的结构示意图;
图3是根据本发明的另一种实施方式的半导体封装结构的结构示意图;
图4是根据本发明的一种实施方式的框架的结构示意图;
图5是根据本发明的另一种实施方式的框架的结构示意图;
图6是根据本发明的又一种实施方式的框架的结构示意图;
图7是根据本发明的一种实施方式的半导体封装方法的流程示意图;
图8a~图8f是根据本发明的一种实施方式的封装工艺示意图;以及
图9a~图9f是根据本发明的另一种实施方式的封装工艺示意图。
附图标记说明
10 半导体封装结构 101 基板 102 底充胶
103 芯片 104 焊球 105 贴片胶
106 框架 1061 接合部分 1062 网孔
107 粘结剂 108 键合引线 20 封装层
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是,此处所描述的具体实施方式仅用于说明和解释本发明,并不用于限制本发明。
图2和图3示出了根据本发明的两种实施方式的半导体封装结构的结构示意图。如图2和图3所示,该半导体封装结构10可以包括:基板101,位于所述基板101上并与该基板101电连接的芯片103、以及用于对所述芯片103进行封装的封装层(虽然在图2和图3中未示出,但可以理解的是,该封装层可以例如为图1所示的封装层20)。
图2示出了通过倒装键合方式实现芯片103与基板101之间的电连接的示例。如图2所示,在芯片103与基板101之间植入多个焊球104,并填充底充胶105,从而可以对芯片103和焊球104进行固定,并通过多个焊球104来实现芯片103与基板101之间的电连接。图3示出了通过引线键合方式实现芯片103与基板101之间的电连接的示例。如图3所示,芯片103通过贴片胶105被粘贴到基板101上。之后,通过打线方式将芯片103与基板101电连接。
此外,如图2和图3所示,该半导体封装结构10还可以包括:框架106,所述框架106被固定在芯片103的上表面上,其中,该框架106的热膨胀系数小于所述封装层的热膨胀系数。
所述芯片103的上表面是指位于芯片103的顶部、朝向上方的表面。此外,所述封装层的材料可以例如为模塑料(EMC)。
虽然图2和图3中示出的是半导体封装结构10包括一个芯片103,但本发明不限于此,半导体封装结构10也可以包括多个芯片,并且所述多个芯片也可以与基板101进行电连接(例如,通过倒装键合或引线键合方式实现)。与此同时,半导体封装结构10也可以包括多个框架,所述框架可以被固定在至少一个芯片中的一者或多者的上表面上。
例如,假设半导体封装结构10包括四个芯片和一个框架,那么该框架可以被固定在这四个芯片的上表面上。可替换地,假设半导体封装结构10包括四个芯片和两个框架,那么一个框架可以被固定在两个芯片的上表面上,而另一个框架可以被固定在另外两个芯片的上表面上。可替换地,假设半导体封装结构10包括四个芯片和四个框架,那么可以在每个芯片的上表面上各固定一个框架。
从上述示例可以看出,在本发明提供的半导体封装结构10中,可以包括至少一个芯片,以及至少一个框架,每个框架可以被固定在所述至少一个芯片中的一者或多者的上表面上。此外,框架的大小可根据其所固定的芯片的分布范围来确定。
在本发明的实施方式中,可通过粘结剂107对框架106进行固定。在利用粘结剂107将框架106固定在芯片103的上表面上时,可根据芯片103与基板101之间不同的键合方式来选用不同的粘结剂107。例如,在通过倒装键合方式将芯片103与基板101电连接的情况下,可以选用银浆作为粘结剂107。在通过引线键合方式将芯片103与基板101电连接的情况下,为了保证绝缘,可以选用芯片粘接膜(简称“DAF膜”)(或者其他绝缘贴片胶)作为粘结剂107。
此外,在进行固定之前,可首先对框架106进行等离子清洗,并在完成芯片103与基板101的引线键合或倒装键合之后,利用粘结剂107将框架106固定在芯片103的上表面上。
由此,通过在芯片103的上表面上固定框架106,可以增加半导体封装结构10的对称性。并且,由于框架106的热膨胀系数小于封装层的热膨胀系数,因而,增设该框架106可以有效降低封装层的热膨胀系数。进而,可以减小封装层与基板之间的热膨胀系数差异,使得在升降温时,封装层与基板101的膨胀体积大体上相等。这样,可以在目前还没有研究出热膨胀系数基本匹配的封装层与基板101的情况下,有效减小由于热膨胀系数上的差异引起的翘曲,从而防止芯片103断裂,提高半导体封装结构10的可靠性。
在本发明的一个实施方式中,所述框架可以具有至少一个接合部分,其中,接合部分的数量可以与该框架所固定的芯片的数量一致,且接合部分在该框架上的分布可以与该框架所固定的芯片的分布相对应。
例如,如图2和图3所示,对于框架106,其可以仅具有一个接合部分1061,因为该框架106所固定的芯片只有一个,即,芯片103。再如另一示例(未示出),假设封装结构10包括四个芯片和一个框架,该框架被固定在这四个芯片的上表面上。在这种情况下,该框架可以具有四个接合部分,并且这四个接合部分在该框架上的分布应对应于这四个芯片的分布。也就是说,每个接合部分对应一个芯片。
在进行固定时,可将粘结剂107附着于每个接合部分,以使框架可以通过各个附有粘结剂的接合部分被固定在相应的芯片的上表面上。例如,如图2和图3所示,可以在框架106的接合部分1061的底部附着粘结剂107。这样,框架106就可以通过附有粘结剂107的接合部分1061被固定在芯片103的上表面上。
在本发明的一个优选的实施方式中,所述框架106可以被容纳在所述封装层中。也就是说,在这一优选的实施方式中,框架106不能被裸露在封装层的表面。如果裸露在表面,由于框架106上下面不对称,可能造成封装层与框架106之间的应力过于集中、不均匀的问题。
此外,在通过引线键合方式将芯片103与基板101电连接的情况下,如图3所示,应当确保所述框架106不与键合引线108相接触。这样,可以避免在框架106为金属框架的情况下,金属框架通过键合引线108与芯片103之间出现电连接的情况,从而可以保证绝缘。
图4示出了根据本发明的一种实施方式的框架106的结构示意图。如图4所示,框架106可以具有接合部分1061。并且,该接合部分1061可以从所述框架106中突出。这种结构的框架106适合于封装层的厚度较大的情况。因为此种结构的框架106可以增大框架106与芯片103之间的空间,便于在对芯片103进行封装时封装层材料(例如,EMC)在框架106与芯片103之间的流动,并提高封装层材料在框架106与芯片103之间的均匀性。此外,在通过引线键合方式将芯片103与基板101电连接的情况下,这种具有向外突出的接合部分1061的框架106有利于避免框架106与键合引线108的接触(如图3示出的示例)。
此外,为了增加封装层与框架106之间的结合力,并且为了便于在对芯片103进行封装时封装层材料的流动以及封装后的切片,在本发明的一个优选的实施方式中,如图4所示,框架106的边缘被设计成锯齿状。此外,还可以通过将框架106设计成网状结构,来实现上述两个目的。如图5所示,框架106可以具有至少一个网孔1062。
通过上述两种方式的任一者或全部,均可以实现增加封装层与框架106之间的结合力,并且便于在对芯片103进行封装时封装层材料的流动以及封装后的切片的目的。
图6示出了根据本发明的另一实施方式的框架106的结构示意图。如图6所示,框架106的接合部分1061可以与该框架106处于同一平面。这种结构的框架106适合于封装层的厚度较薄的情况,因为这种结构的框架106可以减小框架106与芯片103之间的空间。
同样地,这种结构的框架106的边缘也可以被设计成锯齿状,和/或具有至少一个网孔(图6中未示出)。
在本发明提供的半导体封装结构10中,对于框架106的材料没有具体的限制,只要满足该框架106的热膨胀系数小于所述封装层的热膨胀系数即可。在一个实施方式中,所述框架106可以例如为金属(如铁、铜等)框架。可替换地,所述框架106的材料可以与基板101的材料相同,等等。
在本发明中,在使用金属材料(例如,铁、铜等)的框架106的情况下,封装层与基板101之间的热膨胀系数差异可以被减小至个位数(例如,<10ppm),甚至是零。相比于不使用框架106的情况(如背景技术中提到的,EMC与基板之间的热膨胀系数的差为27ppm),这种热膨胀系数差异被大大减小,进而使得在升降温时大幅度降低封装层与基板101之间的膨胀体积的差异,从而可有效防止翘曲。
此外,在所述框架106为金属框架的情况下,不仅可以减小封装层与基板101之间的热膨胀系数的差异,而且,由于金属材料的框架106被固定到芯片103的上表面上,靠近封装层上部,因而可以增加散热效率。此外,金属材料的框架106还可以吸收电磁波,因而能够有效改善半导体封装结构10的电学性能。
图7示出了根据本发明的一种实施方式的半导体封装方法的流程图。如图7所示,该方法可以包括:步骤S701,在基板的上表面上布置至少一个芯片,并将所述至少一个芯片与所述基板电连接。步骤S702,在所述至少一个芯片的上表面上固定框架,其中,该框架的热膨胀系数小于用于对所述至少一个芯片进行封装的封装层的热膨胀系数。以及,步骤S703,对所述至少一个芯片进行封装。
可以利用粘结剂在所述至少一个芯片的上表面上固定所述框架。此外,所述框架可以被容纳在所述封装层中。
所述框架可以具有至少一个接合部分,其中,接合部分的数量与该框架所固定的芯片的数量一致,且接合部分在该框架上的分布与该框架所固定的芯片的分布相对应;以及所述粘结剂可以被附着于每个接合部分,以使所述框架可以通过各个附有粘结剂的接合部分被固定在相应的芯片的上表面上。
在本发明中,所述框架的接合部分可以从所述框架中突出,或与所述框架处于同一平面。
在通过引线键合方式将所述至少一个芯片与所述基板电连接的情况下,所述框架不与键合引线相接触。所述框架的边缘可以呈锯齿状,和/或所述框架可以具有至少一个网孔。
此外,在通过倒装键合方式将所述至少一个芯片与所述基板电连接的情况下,所述粘结剂可以为银浆;在通过引线键合方式将所述至少一个芯片与所述基板电连接的情况下,所述粘结剂可以为DAF膜。
在本发明中,所述框架可以例如为金属(例如,铁、铜等)框架。可替换地,所述框架的材料可与基板的材料一致。
图8a~图8f、以及图9a~图9f示出了根据本发明的两种实施方式的封装工艺示意图,其中,图8a~图8f的示例采用倒装键合技术,图9a~图9f的示例采用引线键合技术。
首先描述图8a~图8f示出的封装工艺流程。首先,如图8a所示,可以提供一基板101。之后,如图8b所示,提供一芯片103,并在芯片103与基板101之间植入多个焊球104。接下来,如图8c所示,在芯片103与基板101之间填充底充胶102。至此,完成了芯片103与基板101的布置和电连接。随后,如图8d所示,在芯片103的上表面上附着粘结剂107。之后,如图8e所示,将框架106的接合部分1061的底部固定在所述粘结剂107上。最后,如图8f所示,利用封装层20对芯片103进行封装。
应当注意的是,虽然图8d和图8e示出的是先在芯片103的上表面上附着粘结剂107,之后将框架106的接合部分1061的底部固定在该粘结剂107上,但是也可以先将粘结剂107附着于框架106的接合部分1061的底部,之后再将附着有粘结剂107的接合部分1061固定至芯片103的上表面上。
下面描述图9a~图9f示出的封装工艺流程。首先,如图9a所示,提供一基板101。之后,如图9b所示,在基板101的上表面上粘贴一贴片胶105,然后将芯片103粘贴在该贴片胶105上。之后,如图9c所示,通过打线的方式来将芯片103与基板101电连接。随后,如图9d所示,在芯片103的上表面上附着粘结剂107。之后,如图9e所示,将框架106的接合部分1061的底部固定在所述粘结剂107上。需要注意的是,在固定该框架106时,应当确保该框架106不与键合引线相接触。最后,如图9f所示,利用封装层20对芯片103进行封装。
同理,虽然图9d和图9e示出的是先在芯片103的上表面上附着粘结剂107,之后将框架106的接合部分1061的底部固定在该粘结剂107上,但是也可以先将粘结剂107附着于框架106的接合部分1061的底部,之后再将附着有粘结剂107的接合部分1061固定至芯片103的上表面上。
综上所述,在本发明提供的半导体封装结构和封装方法中,通过在芯片的上表面上固定框架,可以增加封装结构的对称性。并且,由于框架的热膨胀系数小于封装层的热膨胀系数,因而,增设该框架可以有效降低封装层的热膨胀系数。进而,可以减小封装层与基板之间的热膨胀系数差异,使得在升降温时,封装层与基板的膨胀体积大体上相等。这样,可以在目前还没有研究出热膨胀系数基本匹配的封装层与基板的情况下,有效减小由于热膨胀系数上的差异引起的翘曲,从而防止芯片断裂,提高封装结构的可靠性。
以上结合附图详细描述了本发明的优选实施方式,但是,本发明并不限于上述实施方式中的具体细节,在本发明的技术构思范围内,可以对本发明的技术方案进行多种简单变型,这些简单变型均属于本发明的保护范围。
另外需要说明的是,在上述具体实施方式中所描述的各个具体技术特征,在不矛盾的情况下,可以通过任何合适的方式进行组合。为了避免不必要的重复,本发明对各种可能的组合方式不再另行说明。
此外,本发明的各种不同的实施方式之间也可以进行任意组合,只要其不违背本发明的思想,其同样应当视为本发明所公开的内容。

Claims (10)

1.一种半导体封装结构,该封装结构包括基板、位于所述基板上并与该基板电连接的至少一个芯片、以及用于对所述至少一个芯片进行封装的封装层,其特征在于,该封装结构包括:
框架,所述框架被固定在所述至少一个芯片中的一者或多者的上表面上,其中,该框架的热膨胀系数小于所述封装层的热膨胀系数;
所述框架具有至少一个接合部分,所述接合部分从所述框架中突出,其中,接合部分的数量与该框架所固定的芯片的数量一致,且接合部分在该框架上的分布与该框架所固定的芯片的分布相对应;以及
每个接合部分上被附着粘结剂,以使所述框架通过各个附有粘结剂的接合部分被固定在相应的芯片的上表面上,且所述粘结剂的面积小于所述芯片的上表面的面积。
2.根据权利要求1所述的封装结构,其特征在于,所述框架被容纳在所述封装层中。
3.根据权利要求1所述的封装结构,其特征在于,所述框架的边缘呈锯齿状,和/或所述框架具有至少一个网孔。
4.根据权利要求1所述的封装结构,其特征在于,所述框架是通过粘结剂被固定在所述至少一个芯片中的一者或多者的上表面上的;
在所述至少一个芯片与所述基板是通过倒装键合方式电连接的情况下,所述粘结剂为银浆;
在所述至少一个芯片与所述基板是通过引线键合方式电连接的情况下,所述粘结剂为芯片粘接膜。
5.根据权利要求1-4中任一权利要求所述的封装结构,其特征在于,所述框架为金属框架。
6.一种半导体封装方法,其特征在于,该方法包括:
在基板的上表面上布置至少一个芯片,并将所述至少一个芯片与所述基板电连接;
在所述至少一个芯片的上表面上固定框架,其中,该框架的热膨胀系数小于用于对所述至少一个芯片进行封装的封装层的热膨胀系数;以及
对所述至少一个芯片进行封装;
其中,所述框架具有至少一个接合部分,所述接合部分从所述框架中突出,其中,接合部分的数量与该框架所固定的芯片的数量一致,且接合部分在该框架上的分布与该框架所固定的芯片的分布相对应;以及
每个接合部分上被附着粘结剂,以使所述框架通过各个附有粘结剂的接合部分被固定在相应的芯片的上表面上,且所述粘结剂的面积小于所述芯片的上表面的面积。
7.根据权利要求6所述的方法,其特征在于,所述框架被容纳在所述封装层中。
8.根据权利要求6所述的方法,其特征在于,所述框架的边缘呈锯齿状和/或所述框架具有至少一个网孔。
9.根据权利要求6所述的方法,其特征在于,利用粘结剂在所述至少一个芯片的上表面上固定所述框架;
在通过倒装键合方式将所述至少一个芯片与所述基板电连接的情况下,所述粘结剂为银浆;
在通过引线键合方式将所述至少一个芯片与所述基板电连接的情况下,所述粘结剂为芯片粘接膜。
10.根据权利要求6-9任一权利要求所述的方法,其特征在于,所述框架为金属框架。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107403784B (zh) * 2016-05-19 2020-04-24 胡川 线路板制作方法及结构
WO2018137224A1 (zh) 2017-01-25 2018-08-02 深圳市汇顶科技股份有限公司 晶片封装结构及封装方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485037A (en) * 1993-04-12 1996-01-16 Amkor Electronics, Inc. Semiconductor device having a thermal dissipator and electromagnetic shielding
TW310467B (en) * 1996-02-01 1997-07-11 Ibm Electronic package with strain relief means and method of making
US5777847A (en) * 1995-09-27 1998-07-07 Nec Corporation Multichip module having a cover wtih support pillar
US6104093A (en) * 1997-04-24 2000-08-15 International Business Machines Corporation Thermally enhanced and mechanically balanced flip chip package and method of forming
CN201134426Y (zh) * 2007-09-05 2008-10-15 三星电子株式会社 芯片封装结构
CN102110660A (zh) * 2009-12-29 2011-06-29 台湾积体电路制造股份有限公司 半导体倒装芯片封装及半导体倒装芯片封装的形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501171B2 (en) * 2001-01-30 2002-12-31 International Business Machines Corporation Flip chip package with improved cap design and process for making thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485037A (en) * 1993-04-12 1996-01-16 Amkor Electronics, Inc. Semiconductor device having a thermal dissipator and electromagnetic shielding
US5777847A (en) * 1995-09-27 1998-07-07 Nec Corporation Multichip module having a cover wtih support pillar
TW310467B (en) * 1996-02-01 1997-07-11 Ibm Electronic package with strain relief means and method of making
US6104093A (en) * 1997-04-24 2000-08-15 International Business Machines Corporation Thermally enhanced and mechanically balanced flip chip package and method of forming
CN201134426Y (zh) * 2007-09-05 2008-10-15 三星电子株式会社 芯片封装结构
CN102110660A (zh) * 2009-12-29 2011-06-29 台湾积体电路制造股份有限公司 半导体倒装芯片封装及半导体倒装芯片封装的形成方法

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