KR100217528B1 - 반도체 칩 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 칩 패키지 및 이를 제조하는 방법에 관한 것으로, 패키지는 마주보는 면상의 열적 및 전기적 도전성 물질(예를 들면, 구리)을 가지는 세라믹 기판을 구비하고, 이들 층은 세라믹내에 제공되는 구멍내에 위치되는 금속 물질에 의해 열적 및 전기적으로 접속된다. 반도체 칩은 이들 층중의 하나상에 장착되고, 일정한 간격을 둔 회로에 전기 접속되는 접속 영역은 바람직한 실시예에서 두열 및 전기 전도층과 동시에 형성된다. 외부 기판(예를 들면, 인쇄배선보드)에 회로를 접속시키는 것은 바람직하게 금속화 스프링 클립을 사용하여 성취된다. 이들 클립은 바람직하게 일정 위치에 납땜된다. 구멍내에 위치되는 바람직한 금속은 솔더이며, 하나의 예는 10:90 주석:납 솔더이다. 본 발명에서 생산되는 패키지는 칩 및 회로를 보호하기 위하여 상부에 사실상 위치되는 두 분량의 보호 인캡슐런트 물질을 더 포함할 수 있다. 회로에 클립을 접속시키기 위한 바람직한 수단은 와이어 본딩 동작을 사용하는 것이다.

Description

반도체 칩 패키지 및 그의 제조 방법
제1-8도는 본 발명의 일 실시예에 따르는 반도체 칩 패키지를 생산하는 각종 단계를 도시한 도면으로서, 제8도는 하부 기판(예를 들면, 인쇄배선보드)상에 장착되어 완성되어진 본 발명을 부분적으로 도시한 도면.
제9도는 본 발명의 다른 실시예에 따르는 칩 패키지 일부의 단면을 확장하여 도시한 도면으로서, 상기 패키지는 하부 기판 상에 장착된 것으로 도시된 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 세라믹 기판 11 : 구멍
17, 19 : 열전도층 25 : 열전도성 물질
27 : 금속 클립 41 : 반도체 칩
51 : 와이어 63 : 인캡슐런트 물질
본 발명은 반도체 칩 패키지에 관한 것으로, 특히 하나 또는 그이상의 칩이 장착된 세라믹 기판을 사용하는 반도체 칩 패키지에 관한 것이다. 보다 특히, 외부 기판(예를 들면, 인쇄배선보드)에 장착되도록 설계되는 패키지에 관한 것이다.
알루미나(alumina) 등의 세라믹 기판의 회로화된 표면상에 장착된 하나 또는 그이상의 반도체 칩을 포함하는 반도체 칩 패키지는 본 기술분야에 잘 알려져 있다. 일반적으로, 종래에 세라믹 칩 캐리어로 칭해진 이러한 반도체 칩 패키지는 인쇄배선카드(또는 보드)상에 장착된다. 표면 장착이 사용되는 경우, 세라믹 칩 캐리어는 칩을 가지며 회로화된 세라믹 기판 표면의 주변에 형성되는 전기 접촉 패드에 기계적 및 전기적으로 접속되는 리드 프레임(lead frame)을 포함할 수 있다.
전술한 유형의 세라믹 칩 캐리어는 단일층 또는 다중층 세라믹 기판을 포함할 수 있다. 전자의 경우, 칩 캐리어는 종래의 후막 금속 스크리닝(thick film metal screening) 기법을 사용하여 단일 세라믹 층의 상부면을 초기에 회로화하므로써 제조된다. 사용되는 금속으로는 1145의 용융온도, 2×10-8옴-미터의 전기 저항률을 가지는 은(Ag)과 팔라듐(Pd)의 합금을 예로 들 수 있다. 결과적인 회로선은 일반적으로 0.5 밀(mils)의 두께 및 3 밀의 폭을 가진다. 회로화(circuitization) 후에, 결과적인 세라믹 층은 Ag-Pd 합금이 쉽게 견딜 수 있는 예를 들면, 850-950의 온도에서 공기 중에서 소성(fire)된다. 그 다음, 반도체 칩 또는 칩들은 종래의 와이어 본딩(wire bonding) 기법을 사용하여 회로화된 표면상에 장착된다.
다중층 세라믹 기판의 제조시에, 각 세라믹 층은 통상적으로 종래의 후막 스크리닝 기법을 사용화하여 회로화되고, 그 다음, 이들 회로화된 세라믹 층은 예를 들어 1900의 소성(firing) 온도에서 경화되고 함께 적층된다. 이들 고온에서 견디기 위하여, 회로화된 층의 각각의 회로는 일반적으로, 2625와 동일하거나 또는 이보다 높은 용융온도와 5.2×10-8옴-미터와 동일하거나 또는 이보다 큰 전기 저항률을 가지는 몰리브덴(Mo) 또는 텅스켄(W)과 같은 내화 금속을 포함한다. 전술한 바와 같이, 칩(또는 칩들)은 통상적으로, 종래의 와이어 본딩 기법을 사용하여 다중층 세라믹 기판 상에 장착된다.
외부 기판(예를 들면, 회로 보드)에 세라믹 기판의 회로를 접속시키기 위한 리드 프레임 또는 에지 클립(edge clip)을 사용할 수 있는 세라믹 칩 캐리어의 한 가지 예가 본 발명과 동일한 양수인에게 허여된 미합중국 특허 제5,243,133호에 정의된다. 여기에 개시된 바와 같이, 캡(예를 들면, 금속)은 위치가 정해진 칩을 덮고, 회로의 일부를 보호하는 기능을 한다. 회로의 나머지 부분은 인캡슐런트(encapsulant)에 의해 보호된다.
당업자가 알 수 있듯이, 전술한 유형의 전자회로 패키지는 효율적으로 동작하기 위하여 효과적인 열 제거를 요구하는데, 이 열은 패키지 동작동안 칩에 의해 발생된다. 이러한 요구는 산업 추세에 따라 보다 높은 전력이 공급되는 칩이 사용될 때 더욱 중요하게 된다. 칩의 열을 제거하는 잘 알려진 수단중의 하나는 히트 싱크(heat sink)인데, 이는 칩에(예를 들면, 열전도성 접착제(thermal adhesive)로써) 직접 접속될 수 있다. 전술한 미합중국 특허 제5,243,133호의 경우에, 금속 캡이 히트 싱크로서 또한 작용할 수 있다.
본 발명에 따라, 원하는 경우 부가적인 동작 능력을 허용하면서도 효과적으로 열을 제거하는 새로운 반도체 칩 패키지가 정의된다.
이러한 패키지는 본 기술분야에서 상당한 진보를 이루는 것으로 믿어진다.
따라서, 본 발명의 주요 목적은 향상된 열처리 능력을 가지는 패키지를 제공하므로써 반도체 칩 패키징 기술을 향상시키는데 있다.
본 발명의 다른 목적은 향상된 동작 능력이 가능한 패키지를 제공하는데 있다.
본 발명의 또 다른 목적은 비교적 저가의 방식으로 생산할 수 있는, 특히 대량 생산에 적합한 패키지를 제공하는데 있다.
본 발명의 또 다른 목적은 용이한 방식으로 성취될 수 있는 패키지를 제조하는 방법을 제공하는데 있다.
본 발명의 상기 및 다른 목적들은 일 실시예에 달성될 수 있는데, 여기에서 제1 및 제2 마주보는 면(first and second opposing surfaces)과, 제1 및 제2 마주보는 면을 상호 접속시키기 위하여 기판을 관통하여 걸쳐있는 적어도 하나의 구멍을 포함하는 세라믹 기판을 구비한 반도체 칩 패키지가 제공된다. 제1열전도층은 상기 세라믹 기판의 제1표면상에 위치되고, 제2열전도층은 상기 기판의 제2표면상에 위치된다. 반도체 칩은 열적 접속 방식(thermally coupled manner)으로 제1열전도층상에 위치되고, 회로층은 기판의 제1표면상에 제1열전도층으로부터 소정 간격을 두고, 반도체 칩은 이 회로층에 전기적으로 접속된다. 적어도 하나의 열전도성 부재가 제1 및 제2열전도층을 열적으로 접속시키기 위하여 기판의 구멍 내에 위치되므로써, 반도체 칩이 발생하는 열은 제1열전도층으로부터 제2열전도층으로 전달된다. 본 발명은 외부 기판에 회로층을 전기적으로 접속시키기 위한 수단을 더 포함한다.
본 발명의 다른 실시예에 따라서, 제1 및 제2마주보는 면을 가지는 세라믹 기판을 제공하는 단계와, 제1 및 제2마주보는 면을 상호 접속시키기 위하여 기판에 적어도 하나의 구멍을 제공하는 단계와, 구멍 내에 열전도성 부재를 제공하는 단계와, 제1 및 제2마주보는 면상에 구멍내의 열전도성 부재가 제1 및 제2열전도층을 열적으로 접속하도록 제1 및 제2열전도층을 각각 제공하는 단계와, 제1열전층상에 반도체 칩을 위치시키는 단계와, 제1열전도층으로부터 일정한 간격을 둔 위치에 기판의 상기 제1표면상에 회로층을 제공하는 단계와, 회로층에 반도체 칩을 전기적으로 접속시키는 단계와, 외부 기판에 회로층을 전기적으로 접속시키기 위한 수단을 제공하는 단계를 포함하는 반도체 패키지 제조방법이 제공된다.
본 발명은 그의 다른 목적, 장점 및 능력과 함께 보다 명백히 이해하기 위하여, 다음의 설명 및 전술한 도면과 함께 첨부된 특허청구범위를 참조한다.
제1도에는 본 발명의 일 실시예에 따르는 세라믹 기판(10)이 도시되어 있다. 기판(10)은 적어도 하나(또는 바람직하게는 몇몇)의 구멍(11)을 포함한다. 바람직한 실시예에서, 길이가 각가 약 28인 4개의 측벽을 가지는 사실상 직사각형 구성의 세라믹 기판에 총 12개의 구멍(11)이 제공된다(예를 들면, 구멍이 뚫린다). 이러한 직사각형 구성의 기판(10)은 그 두께(제1도에서 T)가 약 0.6이다. 기판(10)은 제1 및 제2마주보는 사실상 평면(13, 15)을 각각 포함한다. 표시된 바와 같이 , 기판(10)은 세라믹 물질, 바람직한 예를 들면 알루미나이다. 알루미늄 니트리드(aluminum nitride)를 포함하는 다른 물질도 가능하다.
제2도에는 마주보는 평면(13, 15)에 각각 도포되는 제1 및 제2열전도층(17, 19)이 도시되어 있다. 바람직하게, 두 열전도층은 사실상, 스퍼터링(sputtering)으로써 동시에 제공된다. 알려진 바와 같이, 이러한 공정은 큰 에너지를 가지는 이온의 충격에 의해 소오스로부터 원자를 제거하는 것과 관련이 있으며, 이온은 플라즈마(plasma)에 의해 제공된다. 이러한 유형의 스퍼터링 동작은 본 기술분야에 알려져 있으므로 더 이상의 설명은 필요없을 것이다. 스퍼터링 동작동안, 초기에는 매우 얇은 크롬(chromium)층이 마주보는 기판 표면(13, 15)상에 적층되고, 그다음에는 보다 두꺼운 구리층이 도포되며, 마지막으로 그 위에 매우 얇은 크롬층이 부가된다. 바람직한 실시예에서, 이들 금속의 두께는 각각 0.1, 8, 0.1이다. 실시예 3에서, 제1열전도층(17)의 두께(T17)는 약 8이고 대응하는 바닥의 열전도층(19)의 두께(T19)는 약 8이다. 바람직한 실시예에서, 제1열전도층(17) 대 제2열전도층(19)의 두께의 비는 약 1:1 내지 약 1:10의 범위내에 있다. 중요한 것은 열전도층(17, 19) 물질의 일부가 구멍(11)내에 적층된다는 것이다. 전술한 예에서, 구멍(11)내에 열전도성 물질의 두께는 약 8이다. 제2도에서, 금속성 열전도층(17, 19)은 사실상, 하부 세라믹 기판(10)의 외부 주변(에지)까지 걸쳐있다는 점에 주목한다.
본 발명의 일 실시예에 따라 반도체 칩 패키지를 제공하는 다음 단계에서, 금속성 도전층(17, 19)은 포토리소그래피(photolithography) 공정으로 처리되는데, 여기서 포토레지스트(도시되지 않음)는 사실상 동시 방식으로 두 층에 도포되고, 최종 생성물에 남을 층(17, 19)의 소정 영역을 정의하기 위하여 노출 및 현상(develope)된다. 이러한 포토리소그래피 동작은 인쇄배선보드 및 세라믹 기판 제조기술 부분에 잘 알려져 있으므로 더 이상의 설명은 필요 없을 것이다. 포토레지스트 현상(제거) 후에, 이 층 중에서 제거될 부분을 노출시키기 위하여 비현상된(non-developed) 레지스터가 제거되는 동안, 층(17, 19)에서 필요한 영역은 보호된다. 산업분야에서 일반적으로 행해지는 바와 같이 크롬 및 구리에 대한 적당한 에칭제(etchants)로서 염화 제2철 및 과망간산 칼륨을 사용하는 에칭 단계는 층(17, 19)의 원하는 부분을 제거하기 위하여 수행된다.
제3도에서, (기판(10)의 좌측 에지에 가장 가까운) 하부층(19)의 에지 부분이 제거되는 반면에 적어도 두 분리된 부분(21, 23)이 층(17)으로부터 남아 있다. 여기서 만들어지는 결과적인 패키지의 일부를 형성할 반도체 칩(이하, 기술됨)으로의 신호를 전달하기 위하여 몇 개의 이격된 구리선을 일 실시예에서 포함하는 회로층은 바람직하게는 부분(23)에 해당한다. 이격된 부분(23)의 일부를 형성함에 따라 제3도에는 단지 하나의 선이 표시된다. 부분(23)은 나머지 큰 부분(21)으로부터 전기적으로 분리된다. 하부층(19)은 전체적으로 사실상 고체로, 사실상 직사각형의 고체층으로 형성되는 것이 바람직하다. 하나의 예에서, 회로층(23)은 열전도층(21)으로부터 약 0.25의 거리(D)만큼 떨어진다.
제4도에서, 구멍(11)은 열전도성 물질(25)로 채워진다. 바람직한 실시예에서, 물질(25)은 솔더(solder)이며, 층(17, 19)을 형성하는 전술한 스퍼터링 동작 후에 도포된다. 웨이브 솔더 오퍼레이션(wave solder operation)이 솔더링 오퍼레이션으로 알려져 있는데, 다른 유형의 솔더링 오퍼레이션도 이러한 도전성 물질로 구멍(11)을 사실상 채우는데 유용하다. 예를 들면, 개별 솔더 요소(예를 들면, 볼(balls))는 구멍(11)의 각각에 관하여 기판 표면상에 위치되고, 구멍을 채우기 위하여 리플로우(reflow)될 수 있다. 또 다른 실시예에서, 구멍(11)내에 위치되는 물질(25)은 또 다른 물질(예를 들면, 구리)일 수 있고, 구멍(11)내에 스터드(stud) 또는 그와 유사한 것으로 삽입될 수 있다. 바람직한 솔더는 마이크로 전자 분야에 알려진 물질인 10:90의 주석: 납 솔더이다. 다른 솔더, 예를 들면, 15:85 또는 20:80의 주석:납이 또한 사용될 수 있다. 본 발명은 마스크(mask)를 사용하여, 예를 들면 선택적인 스퍼터링 또는 전기도금에 의해, 구멍(11)내에 적층되는 금속의 두께를 상당히 증가시킬 수 있다. 이러한 실시예에서, 구멍(11)의 내부 벽 상의 금속의 바람직한 두께는 약 0.08이다. 후술하는 바와 같이, 구멍(11)에서 도전성 물질은 원래, 패키지 동작동안 층(17)으로부터 층(19)으로의 열 전달을 가능하게 하기 위한 것이다. 따라서, 물질(25)은 이러한 효과가 일어날 수 있도록 충분한 두께여야 한다. 일 실시예에서, 예를 들면, 칩이 위치되는 층(17)에 전기적으로 접속되는 경우에 (후술되는) 반도체 칩에 대하여 접지를 제공하기 위하여 열전도층(17, 19)은 전기적으로 접속된다.
제5도에서 알 수 있는 바와 같이, 회로층(23)의 상부면 및 세라믹 기판(10)의 노출되는 하부 표면(29)에 물리적으로 맞물리는 적어도 하나의 금속 클립(27)이 제공된다. 클립(27)은 스프링과 같은 물질이고, 바람직하게는 구리로 이루어진다. 대체물로서는 CDA 151 및 CDA 194로 표시되어 산업분야에 잘 알려진 예인, 지르코늄 또는 철을 포함하는 구리합금이 있다. 클립(27)은 사실상 S-형 구성이고, 도시된 방식으로 위의 클램핑 인게이지먼트(clamping engagement)를 제공하는 상부 C-형 부분(31) 및 하부면(29) 아래에 돌출되는 두 번째 C-형 부분(33)을 포함한다. 부분(33)은 (아래의) 인쇄배선보드에 위치되도록 특히 설계되고, 이러한 인쇄배선보드 위의 회로에 전기 접속되는 하부 래그 세그먼트(bottom leg segment)(35)를 포함한다. 본 발명의 바람직한 실시예에서, 총208개의 클립(27)이 사용되고, 이들은 기판(10)의 사실상 전체 외부 주변에 걸쳐있는 회로층(23)의 각 부분과 인쇄배선보드상에 각 회로선을 접속시킨다. 따라서, 회로층(23)는 기판(10)의 상부면을 따라 전체 외부 주변에 걸쳐있을 수 있으므로, 제1-8도에 도시된 실시예가 우측으로 더 연장되는 경우, 이들은 공통적인 내부 부분(21)으로부터 일정한 간격을 가지며 유사한 두께 및 폭을 가지는 회로층을 보여준다. 이러한 구성에서, 하부층(19)은 사실상 유사한 방식으로 연장되어, 위치(29)에 발생되는 바와 같이 세라믹 기판의 하부면 부분을 노출시킨다. 제6도의 중심선(LC)의 우측 부분은 중심선 좌측에 도시된 바와 같은 본 발명의 부분과 바람직하게 동일하다. 즉, 우측 부분은 촤측 부분의 미러(mirror) 영상이다. 따라서, 우측 부분에 대한 더 이상의 설명 및 도시는 필요하지 않을 것이다.
제6도에서, 도시된 바와 같이 반도체 칩(41)은 층(17)의 외부면상에, 특히 사실상 고체 부분(21)상에 장착된다. 이를 성취하기 위한 바람직한 물질은 열전도성 접착제, 바람직한 예로는 Ablestick Laboratories of Rancho Dominguez, California로부터 구입 가능한 965 IL 에폭시를 사용한다. 바람직하게, 이 물질은 전기 전도성이므로 전기적 접지를 보장한다. 제7도에서, 칩(41)의 접촉 영역은 외부 회로층(23)의 대응 부분(예를 들면, 패드)에 전기 접속된다. 이를 위한 바람직한 접속 수단으로는 알려진 와이어 본딩 동작을 사용하여 영역(43) 및 회로층(23)에 부착되는 전기 전도성 와이어(51)를 사용한다. 이 와이어 본딩을 하는 동안, 와이어는 열 및 압력을 사용하여 접착된다. 와이어 본딩은 본 기술분야에 잘 알려진 것으로 더 이상 설명할 필요는 없을 것이다. 하나의 예에서, 총 208개의 와이어(51)가 사용되고, 각각은 접촉 영역(43)과 회로층(23)의 부분(패드)의 각 쌍을 접속시킨다.
앞에서 정의한 치수 제한이 주어지는 경우, 몇몇 접속이 최소 공간에서 이루어지는 고 밀도 제품을 본 발명이 보장하는 것으로 보인다.
제8도에서 알 수 있는 바와 같이, 제1분량의 보호 물질(예를 들면, 인캡슐런트)가 클립(27)의 일부분 및 클립이 접속되는 회로층(23) 일부를 사실상 덮기 위하여 도포된다. 바람직한 실시예에서, 클립 및 회로층 및 클립 세그먼트는 솔더링으로써 접속된다. 이것은 본 발명의 일 실시예에서 이격되게 위치된 클립들(27)의 스트립(strip)을 회로층(23)의 각 도전성 부분 상에 붙이므로써 성취되고, 솔더는 사전에 이들 부분에 도포되었다. 그 다음, 이 구조물은 솔더 리플로우에 영향을 주기에 충분한 온도로 가열된다. 그후, 보호 물질(61)이 부가된다. 물질(61) 다음에, 보다 많은 량의 인캡슐런트 물질(63)이 칩(41), 와이어(51) 및 회로층(23)의 상당부분을 사실상 덮기 위하여 도포된다. 인캡슐런트(63)로 바람직한 물질은 Dexter Electronic Materials Division, Dexter Corporation of Industry, California로부터의 하이솔(Hysol) FP4450이다. (하이솔은 Dexter Corporation의 상표이다.) 하나의 예에서, 대략 0.5g의 인캡슐런트(63)가 도포된다. 제8도에서 더 알 수 있는 바와 같이, 클립(27)은 외부 기판(79)의 대응 패드(77)상에 위치되고, 외부 기판(79)은 전술한 바와 같이 인쇄배선보드로 구성될 수 있다. 그러나, (세라믹을 포함한) 다른 기판을 용이하게 사용할 수 있으므로 본 발명은 여기에서 정의되는 바와 같이 인쇄배선보드 상에의 패키지 위치 지정만으로 제한되지 않는다.
칩(41)에 대한 전기적 접지를 제공하는 것이 바람직하므로, 층(17)의 아래 부분(21)과 칩(41)의 접지 접촉 영역을 전기 접속시키는 것을 본 발명의 범주 내에 있으며, 부분(21)[및 하부층(19)]은 이러한 능력을 제공한다. 따라서, 부분(21)및 층 (19)은 이러한 구성에서 본 발명에 대한 접지면(ground plane)으로서 동작한다는 것을 이해할 것이다. 회로층(23)에 대하여 활성 접지면으로 층(19)을 사용하기 위한 다른 수단에서, 제9도에서 알 수 있는 바와 같이 하부층(19)이 세라믹 기판(10)의 사실상 외부 에지까지 연장될 수 있다. 그 다음, 클립(27)은 원하는 대로 상부에 위치된 회로층(23)의 부분 또는 대응 패드를 접지시키기 위하여 이 아래의 도전층(19)을 직접 사용할 수 있다. 층(19)을 연장시키는 것은 전술한 포토리소그래피 동작을 사용하여 비교적 단순하다.
따라서, 도시되고 기술된 반도체 칩 패키지는 패키지 부분을 형성하는 열발생 칩으로부터의 증대된 열 유출에 대비한다. 도시된 열 유출 수단은 비교적 간단한 구조이며, 비교적 손쉬운 방식으로 제공될 수 있다. 전술한 내용으로부터 알 수 있는 바와 같이, 칩(41)에 의해 발생되는 열은 칩을 접속시키는 열전도성 접착제를 통하여 아래층(17)으로 전달되고, 여기서 상기 열은 구멍(11)내의 도전성 금속을 통하여 층(19)으로 전달된다. 기술한 바와 같이, 하부의 열전도층(19)은 또한 전기적 도전성 접지면으로서 동작할 수 있으므로 본 발명의 능력을 확장시킨다. 따라서, 본 발명은 본 기술분야의 상당한 향상에 기여할 것으로 간주된다.
본 발명의 바람직한 실시예를 도시하고 설명하였지만, 당업자라면 첨부된 특허청구범위에 의해 정의되어지는 본 발명의 범주를 벗어나지 않고서도 각종 변경 또는 변형이 행해질 수 있음을 알 수 있을 것이다.

Claims (14)

  1. 반도체 칩 패키지에 있어서, ①제1 및 제2마주보는 면과, 상기 제1 및 제2마주보는 면을 상호접속시키기 위하여 상기 기판을 관통하여 걸쳐있는 적어도 하나의 구멍을 포함하는 기판과; ② 상기 기판의 상기 제1면상에 위치되는 제1열 및 전기 전도층(a first thermally and electrically conductive layer)과; ③ 상기 기판의 상기 제2면상에 위치되는 제2열 및 전기 전도층과; ④ 열전도성 접속 방식으로 상기 제1열 및 전기 전도층상에 위치되는 반도체 칩과; ⑤ 상기 기판의 상기 제1면상에 상기 제1열 및 전기 전도층으로부터의 소정 거리에 위치되고, 상기 제1열 및 전기 전도층으로부터 전기적으로 분리되어 있는 회로층-여기서, 상기 반도체 칩은 상기 회로층에 전기 접속됨-과; ⑥ 상기 제1 및 제2열 및 전기 전도층을 열 및 전기적으로 접속시키기 위하여 상기 기판의 상기 구멍내에 위치되는 적어도 하나의 열 및 전기 전도성 부재- 여기서, 상기 반도체 칩에 의해 발생되는 열은 상기 제1열 및 전기 전도층으로부터 상기 열 및 전기 전도성 부재를 통하여 상기 제2열 및 2전기 전도됨-와; ⑦ 외부 회로화된 기판상의 회로에 상기 회로층을 전기 접속시키는 수단을 포함하는 반도체 칩 패키지.
  2. 제1항에 있어서, 상기 제1 및 제2열 및 전기 전도층은 금속으로 구성되는 반도체 칩 패키지.
  3. 제1항에 있어서, 상기 제1열 및 전기 전도층 대 상기 제2열 및 전기 전도층의 두께의 비는 약 1:1 내지 약 1:10의 범위내에 있는 반도체 칩 패키지.
  4. 제1항에 있어서, 상기 제1열 및 전기 전도층에 상기 반도체 칩을 고정시키는 열전도성 접착제를 더 포함하는 반도체 칩 패키지.
  5. 제4항에 있어서, 상기 접착제는 전기적으로 도전성인 반도체 칩 패키지.
  6. 제1항에 있어서, 상기 제2열 및 전기 전도층은 상기 기판의 상기 제1면상에 위치되는 상기 회로층에 전기 접속되는 반도체 칩 패키지.
  7. 제6항에 있어서, 상기 외부 기판에 상기 회로층을 전기 접속시키는 상기 수단은 상기 회로층에 상기 제2열 및 전기 전도층을 전기 접속시키는 반도체 칩 패키지.
  8. 제1항에 있어서, 상기 전기적 접속 수단은 전기적 도전성 클립 부재를 구비하는 반도체 칩 패키지.
  9. 제1항에 있어서, 적어도 하나의 전기적 도전성 와이어를 더 포함하고, 상기 와이어는 상기 기판상의 상기 회로층에 상기 칩을 전기 접속시키는 반도체 칩 패키지.
  10. 제1항에 있어서, 상기 외부 기판은 인쇄배선보드를 구비하는 반도체 칩 패키지.
  11. 제1항에 있어서, 상기 기판의 상기 구멍내에 위치되는 상기 열 및 전기 전도성 부재는 솔더 및 구리로 구성되는 그룹으로부터 선택되는 반도체 칩 패키지.
  12. 제1항에 있어서, 상기 열 및 전기 전도성 부재는 스터드 부재를 구비하는 반도체 칩 패키지.
  13. 반도체 칩 패키지를 제조하는 방법에 있어서, ① 제1 및 제2마주보는 면을 가지는 세라믹 기판을 제공하는 단계와; ② 상기 제1 및 제2마주보는 면을 상호접속시키기 위하여 상기 기판에 적어도 하나의 구멍을 제공하는 단계와; ③ 상기 구멍내에 열전도성 부재를 제공하는 단계와; ④ 상기 제1 및 제2마주보는 면상에 각각 제1 및 제2열전도층을 제공하는 단계-여기서, 상기 구멍내의 열전도성 부재는 상기 제1및 제2열전도층을 열적으로 접속시킴-와; ⑤ 다수의 접속 사이트(contact sites)를 그 위에 가지는 제1면을 구비한 반도체 칩을 상기 제1열전도층상에 위치시키는 단계-여기서, 상기 다수의 접촉 사이트를 가지는 상기 제1면은 상기 제1열전도층의 반대면을 향하고, 패키지 동작 동안 상기 칩에 의해 발생되는 상기 열은 상기 열전도성 부재를 통하여 상기 제1열전도층으로부터 상기 제2열전도층으로 전달됨-와; ⑥ 상기 기판의 상기 제1표면상에서 상기 제1열전도층으로부터 일정한 간격을 두고 전기적으로 분리된 위치에 회로층을 제공하는 단계와; ⑦ 상기 회로층에 상기 반도체 칩의 상기 접촉 사이트를 전기 접속시키는 단계와; ⑧ 상기 회로층을 외부 회로화된 기판상의 회로에 전기 접속시키는 수단을 제공하는 단계를 포함하는 반도체 칩 패키지의 제조 방법.
  14. 반도체 칩 패키지에 있어서, ① 제1 및 제2마주보는 면과, 상기 제1 및 제2마주보는 면을 상호접속시키기 위하여 상기 기판을 관통하여 걸쳐있는 적어도 하나의 구멍을 포함하는 세라믹 기판과; ② 상기 기판의 상기 제1면상에 위치되는 제1열 및 전기 전도층(a first thermally and electrically conductive layer)과; ③ 상기 기판의 상기 제2면상에 위치하며 상기 패키지에 대하여 접지면의 역할을 하는 제2열 및 전기 전도층과; ④ 열전도성 접속 방식으로 상기 제1열 및 전기 전도층상에 위치되는 반도체 칩과; ⑤ 상기 기판의 상기 제1면상에 상기 제1열 및 전기 전도층으로부터의 소정 거리에 위치되고, 상기 제1열 및 전기 전도층으로부터 전기적으로 분리되어 있는 회로층-여기서, 상기 반도체 칩은 상기 회로층에 전기 접속됨-과; ⑥ 상기 제1 및 제2열 및 전기 전도층을 열 및 전기적으로 접속시키기 위하여 상기 기판의 상기 구멍내에 위치되는 적어도 하나의 열 및 전기 전도성 부재-여기서, 상기 반도체 칩에 의해 발생되는 열은 상기 제1열 및 전기 전도층으로부터 상기 열 및 전기 전도성 부재를 통하여 상기 제2열 및 전기 전도됨-와; ⑦ 외부 회로화된 기판상의 회로에 상기 회로층을 전기 접속시키는 수단을 포함하는 반도체 칩 패키지.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2679681B2 (ja) * 1995-04-28 1997-11-19 日本電気株式会社 半導体装置、半導体装置用パッケージ及びその製造方法
JP3165779B2 (ja) * 1995-07-18 2001-05-14 株式会社トクヤマ サブマウント
US5771157A (en) * 1996-03-08 1998-06-23 Honeywell, Inc. Chip-on-board printed circuit assembly using aluminum wire bonded to copper pads
KR100206894B1 (ko) * 1996-03-11 1999-07-01 구본준 바지에이 패키지
US6046499A (en) * 1996-03-27 2000-04-04 Kabushiki Kaisha Toshiba Heat transfer configuration for a semiconductor device
US5759049A (en) * 1996-05-15 1998-06-02 Dallas Semiconductor Corp. Electrical contact clip
AU6541996A (en) * 1996-06-24 1998-01-14 International Business Machines Corporation Stacked semiconductor device package
KR100244965B1 (ko) * 1997-08-12 2000-02-15 윤종용 인쇄회로기판과 볼 그리드 어레이 패키지의 제조 방법
JP3837215B2 (ja) * 1997-10-09 2006-10-25 三菱電機株式会社 個別半導体装置およびその製造方法
US6326696B1 (en) 1998-02-04 2001-12-04 International Business Machines Corporation Electronic package with interconnected chips
TW388201B (en) * 1998-04-22 2000-04-21 World Wiser Electronics Inc Method for producing thermal structure of printed circuit board
US6373717B1 (en) * 1999-07-02 2002-04-16 International Business Machines Corporation Electronic package with high density interconnect layer
US6351393B1 (en) * 1999-07-02 2002-02-26 International Business Machines Corporation Electronic package for electronic components and method of making same
JP2001110488A (ja) * 1999-08-04 2001-04-20 Japan Aviation Electronics Industry Ltd 基板間接続用コネクタ構造
TW504779B (en) * 1999-11-18 2002-10-01 Texas Instruments Inc Compliant wirebond pedestal
US6262481B1 (en) * 2000-02-28 2001-07-17 Harvatek Corporation Folded heat sink for semiconductor device package
US6644983B2 (en) 2001-02-09 2003-11-11 International Business Machines Corporation Contact assembly, connector assembly utilizing same, and electronic assembly
US6627482B2 (en) * 2001-02-09 2003-09-30 Harvatek Corporation Mass production technique for surface mount optical device with a focusing cup
US6804118B2 (en) * 2002-03-15 2004-10-12 Delphi Technologies, Inc. Thermal dissipation assembly for electronic components
US7138711B2 (en) * 2002-06-17 2006-11-21 Micron Technology, Inc. Intrinsic thermal enhancement for FBGA package
SG100795A1 (en) * 2002-05-30 2003-12-26 Micron Technology Inc Intrinsic thermal enhancement for fbga package
US7023707B2 (en) * 2003-01-30 2006-04-04 Endicott Interconnect Technologies, Inc. Information handling system
US7035113B2 (en) * 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
CA2455024A1 (en) * 2003-01-30 2004-07-30 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
JP3804803B2 (ja) * 2004-02-12 2006-08-02 沖電気工業株式会社 電子部品搭載用基板及び半導体装置
TWI278795B (en) * 2004-04-20 2007-04-11 Fujitsu Hitachi Plasma Display Display device
US9166130B2 (en) 2012-10-24 2015-10-20 Spectrasensors, Inc. Solderless mounting for semiconductor lasers
US7268446B2 (en) * 2004-09-01 2007-09-11 Yazaki North America, Inc. Power control center with solid state device for controlling power transmission
US7268447B2 (en) * 2004-09-01 2007-09-11 Yazaki North America, Inc. Power control center with solid state device for controlling power transmission
US7271473B1 (en) 2005-02-08 2007-09-18 Yazaki North America, Inc. Semiconductor power transmission device
US7332818B2 (en) * 2005-05-12 2008-02-19 Endicott Interconnect Technologies, Inc. Multi-chip electronic package with reduced line skew and circuitized substrate for use therein
JPWO2007105361A1 (ja) * 2006-03-08 2009-07-30 株式会社東芝 電子部品モジュール
US7741706B2 (en) * 2006-09-29 2010-06-22 Microsemi Corporation Plastic surface mount large area power device
CN101312226B (zh) * 2007-05-24 2010-07-21 钜亨电子材料元件有限公司 具有水平热扩散件的发光二极管座体结构
US7672140B2 (en) * 2008-01-22 2010-03-02 Tensolite LLC Circuit board configuration
US8166650B2 (en) * 2008-05-30 2012-05-01 Steering Solutions IP Holding Company Method of manufacturing a printed circuit board
US9240526B2 (en) * 2010-04-23 2016-01-19 Cree, Inc. Solid state light emitting diode packages with leadframes and ceramic material
CN102903685B (zh) * 2010-11-04 2015-12-16 聚信科技有限公司 一种电子设备的导热垫
TWI450425B (zh) 2010-12-31 2014-08-21 Ind Tech Res Inst 晶粒結構、其製造方法及其基板結構
TWI415527B (zh) * 2011-01-31 2013-11-11 Compeq Mfg Co Ltd Multi - layer circuit board with embedded thermal conductive metal block and its preparation method
US9166364B2 (en) * 2011-02-14 2015-10-20 Spectrasensors, Inc. Semiconductor laser mounting with intact diffusion barrier layer
US9368934B2 (en) 2011-02-14 2016-06-14 Spectrasensors, Inc. Semiconductor laser mounting for improved frequency stability
US20130229777A1 (en) * 2012-03-01 2013-09-05 Infineon Technologies Ag Chip arrangements and methods for forming a chip arrangement
US9397018B2 (en) 2013-01-16 2016-07-19 Infineon Technologies Ag Chip arrangement, a method for manufacturing a chip arrangement, integrated circuits and a method for manufacturing an integrated circuit
US20140197527A1 (en) * 2013-01-16 2014-07-17 Infineon Technologies Ag Chip arrangement and a method for manufacturing a chip arrangement
KR102333657B1 (ko) * 2014-10-23 2021-12-02 주식회사 솔루엠 전력모듈
KR102333646B1 (ko) * 2014-10-23 2021-12-01 주식회사 솔루엠 전력모듈
US9585257B2 (en) 2015-03-25 2017-02-28 Globalfoundries Inc. Method of forming a glass interposer with thermal vias
US10457001B2 (en) * 2017-04-13 2019-10-29 Infineon Technologies Ag Method for forming a matrix composite layer and workpiece with a matrix composite layer
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
DE102020202598A1 (de) 2020-02-28 2021-09-02 Siemens Mobility GmbH Verfahren zum Herstellen einer elektrischen Anordnung

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4184133A (en) * 1977-11-28 1980-01-15 Rockwell International Corporation Assembly of microwave integrated circuits having a structurally continuous ground plane
US4242157A (en) * 1979-04-20 1980-12-30 Rockwell International Corporation Method of assembly of microwave integrated circuits having a structurally continuous ground plane
US4396936A (en) * 1980-12-29 1983-08-02 Honeywell Information Systems, Inc. Integrated circuit chip package with improved cooling means
US4494172A (en) * 1982-01-28 1985-01-15 Mupac Corporation High-speed wire wrap board
US4498122A (en) * 1982-12-29 1985-02-05 At&T Bell Laboratories High-speed, high pin-out LSI chip package
US4535385A (en) * 1983-04-22 1985-08-13 Cray Research, Inc. Circuit module with enhanced heat transfer and distribution
US5208188A (en) * 1989-10-02 1993-05-04 Advanced Micro Devices, Inc. Process for making a multilayer lead frame assembly for an integrated circuit structure and multilayer integrated circuit die package formed by such process
JPH03152961A (ja) * 1989-11-09 1991-06-28 Fuji Electric Co Ltd 混成集積回路
US5113315A (en) * 1990-08-07 1992-05-12 Cirqon Technologies Corporation Heat-conductive metal ceramic composite material panel system for improved heat dissipation
JP2828358B2 (ja) * 1991-09-20 1998-11-25 沖電気工業株式会社 半導体放熱構造
JPH0582685A (ja) * 1991-09-24 1993-04-02 Mitsubishi Electric Corp 混成集積部品の放熱部および端子部用構造体とその構造体を用いた混成集積部品の製造方法
US5243133A (en) * 1992-02-18 1993-09-07 International Business Machines, Inc. Ceramic chip carrier with lead frame or edge clip
US5406120A (en) * 1992-10-20 1995-04-11 Jones; Robert M. Hermetically sealed semiconductor ceramic package
US5342999A (en) * 1992-12-21 1994-08-30 Motorola, Inc. Apparatus for adapting semiconductor die pads and method therefor
US5475567A (en) * 1993-12-20 1995-12-12 Delco Electronics Corp. Method for hermetically sealing a single layer ceramic thick film electronic module
US5478402A (en) * 1994-02-17 1995-12-26 Ase Americas, Inc. Solar cell modules and method of making same

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