JP2014195049A - 半導体装置及び半導体装置の作製方法 - Google Patents

半導体装置及び半導体装置の作製方法 Download PDF

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Abstract

【課題】酸化物半導体を用いた半導体装置の電気特性の変動を抑制し、信頼性の高い半導体装置を提供する。
【解決手段】酸化物半導体層の下側に設けられた下地絶縁層からチャネル形成領域へ酸素を供給することで、チャネル形成領域に形成されうる酸素欠損を補填する。また、酸化物半導体層の上側に設けられた酸化物層及びゲート絶縁層の側面を覆ってゲート電極層上に、水素の含有量が低く、酸素の透過性が低いバリア層として機能する保護絶縁層を形成することで、ゲート絶縁層及び／又は酸化物層からの酸素の脱離を抑制して、チャネル形成領域での酸素欠損を抑制する。また、島状に形成された酸化物半導体層の外周部において、下地絶縁層と保護絶縁層とが接する構成とすることで、下地絶縁層からの酸化物半導体層以外への酸素の放出（脱離）を抑制する。
【選択図】図１

Description

本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コンポジション・オブ・マター）を含む。）及び方法（プロセス。単純方法及び生産方法を含む。）に関する。特に本発明の一態様は、半導体装置、発光装置、蓄電装置、それらの駆動方法、又はそれらの製造方法に関する。
なお、本明細書中において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。電気光学装置、半導体回路及び電子機器は半導体装置の範疇に入ることがある、あるいは半導体装置を含むことがある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物を用いた半導体材料が注目されている。
例えば、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）を含む酸化物（酸化物半導体）を用いたトランジスタが開示されている（特許文献１）。
また、酸化物半導体を用いた半導体装置の製造プロセス中に、酸化物半導体から酸素が脱離して、酸素欠損が形成されることが特許文献２に開示されている。
特開２００６−１６５５２８号公報 特開２０１１−２２２７６７号公報
本発明の一態様は、酸化物半導体を用いた半導体装置に良好な電気特性を付与することを課題の一とする。
または、本発明の一態様は、酸化物半導体を用いた半導体装置の電気特性の変動を抑制し、信頼性の高い半導体装置等を提供することを課題の一とする。
または、本発明の一態様は、欠陥の低減された半導体装置等を提供することを課題の一とする。または、本発明の一態様は、不純物の低減された半導体装置等を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の記載を妨げるものではない。なお、本発明の一態様はこれらの全てを解決する必要はないものとする。また、これら以外の課題は、明細書、図面、請求項等の記載から自ずと明らかになるものである。従って、明細書、図面、請求項等からこれら以外の課題を抽出することが可能である。
酸化物半導体を用いてトランジスタを作製する場合、酸化物半導体のキャリアの発生要因の一つとして、酸素欠損が挙げられる。トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域中にキャリアを生じさせてしまい、トランジスタのノーマリオン化、リーク電流の増大、ストレス印加によるしきい値電圧のシフト（変動）など、電気特性の不良を引き起こす要因となる。
また、酸化物半導体層において、水素、シリコン、窒素、炭素及び主成分以外の金属元素は不純物となる。例えば、酸化物半導体層中でシリコンは不純物準位を形成し、該不純物準位がトラップとなってトランジスタの電気特性を劣化させることがある。
そのため、酸化物半導体を用いた半導体装置において安定した電気特性を得るためには、該酸化物半導体中の酸素欠損を低減し、且つ、水素及びシリコン等の不純物濃度を低減する措置を講じることが求められる。
そこで、本発明の一態様の半導体装置では、酸化物半導体層の下側に設けられた下地絶縁層からチャネル形成領域へ酸素を供給することで、チャネル形成領域に形成されうる酸素欠損を補填する。また、酸化物半導体層の上側に設けられた酸化物層及びゲート絶縁層の側面を覆ってゲート電極層上に、水素の含有量が低く、酸素の透過性が低いバリア層として機能する保護絶縁層を形成することで、ゲート絶縁層及び／又は酸化物層からの酸素の脱離を抑制して、チャネル形成領域での酸素欠損を抑制する。また、島状に形成された酸化物半導体層の外周部において、下地絶縁層と保護絶縁層とが接する構成とすることで、下地絶縁層からの酸化物半導体層以外への酸素の放出（脱離）を抑制する。
また、チャネルを形成する酸化物半導体層の上側及び下側に接して、該酸化物半導体層を構成する金属元素を一種以上含む酸化物層を設ける。これにより、チャネル形成領域をシリコン等の酸化物半導体層にとって不純物となる元素を主成分とする絶縁層（例えばゲート絶縁層）から離すことができる。また、該酸化物層と酸化物半導体層との界面には、界面準位が形成されにくいため、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
本発明の一態様に係る半導体装置は、上述の構成を有することで、チャネルとして機能する（キャリアの主な経路となる）酸化物半導体層の不純物濃度を低減して、高純度真性化することができる。高純度真性化とは、酸化物半導体層を真性（ｉ型）または実質的に真性にすることをいう。なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
より具体的には、例えば以下の構成とすることができる。
本発明の一態様は、第１の酸化物層と、第１の酸化物層上に接する酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に位置し、酸化物半導体層と接する第２の酸化物層と、第２の酸化物層上のゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極層と、ゲート電極層上に設けられ、第２の酸化物層及びゲート絶縁層の側面を覆う保護絶縁層と、を有し、第１の酸化物層及び第２の酸化物層は、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含み、保護絶縁層は、第２の酸化物層及びゲート絶縁層よりも酸素に対する透過性が低い層である半導体装置である。
また、本発明の一態様は、酸素を含む下地絶縁層と、下地絶縁層上に接する第１の酸化物層と、第１の酸化物層上に接する酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に位置し、酸化物半導体層と接する第２の酸化物層と、第２の酸化物層上のゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極層と、ゲート電極層上に設けられ、第２の酸化物層及びゲート絶縁層の側面を覆う保護絶縁層と、を有し、第１の酸化物層及び第２の酸化物層は、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含み、保護絶縁層は、第２の酸化物層及びゲート絶縁層よりも酸素に対する透過性が低い層である半導体装置である。
上記の半導体装置において、保護絶縁層は、酸化物半導体層の外周部において下地絶縁層と接する領域を有することが好ましい。
また、上記の半導体装置において、第２の酸化物層の上端部は、ゲート絶縁層の下端部と一致し、ゲート絶縁層の上端部は、ゲート電極層の下端部と一致することが好ましい。
また、上記の半導体装置において、第１の酸化物層、第２の酸化物層及び酸化物半導体層は、少なくともインジウムを含み、酸化物半導体層は、第１の酸化物層及び第２の酸化物層よりも高い原子数比でインジウムを含有することが好ましい。
また、本発明の他の一態様は、酸素を含む下地絶縁層上に第１の酸化物膜及び酸化物半導体膜を形成し、第１の酸化物膜及び酸化物半導体膜を加工して、島状の第１の酸化物層及び島状の酸化物半導体層を形成し、酸化物半導体層上に接してソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上に、酸化物半導体層に接する第２の酸化物膜を形成し、第２の酸化物膜上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極層を形成し、ゲート電極層をマスクとして、ゲート絶縁膜及び第２の酸化物膜を加工して、ゲート絶縁層及び第２の酸化物層とし、第２の酸化物層及びゲート絶縁層の側面を覆い、ゲート電極層上に位置する保護絶縁層を形成し、保護絶縁層を形成後に、加熱処理を行い、下地絶縁層に含まれる酸素を酸化物半導体層に供給する半導体装置の作製方法である。
本発明の一態様によって、酸化物半導体を用いたトランジスタに良好な電気特性を付与することができる。
また、本発明の一態様によって、酸化物半導体を用いた半導体装置の電気特性の変動を抑制し、信頼性の高い半導体装置を提供することができる。
半導体装置の一態様を説明する平面図及び断面図。 半導体装置に含まれる積層構造のバンド構造を説明する図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の作製方法の一例を説明する断面図。 酸化物半導体の極微電子線回折パターンを示す図。 ターゲットから剥離するスパッタ粒子が被成膜面に到達する様子を示した模式図。 ターゲットに含まれる結晶構造の一例を示す図。 ＤＣ電源、ＡＣ電源を用いたスパッタリング法におけるプラズマ放電を説明する図。 スパッタ粒子が被成膜面に到達する様子を示した模式図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置の回路図及び概念図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置を適用することができる電子機器。 実施例１のトランジスタの電気特性の評価結果。 実施例１のトランジスタの電気特性のチャネル長依存性の評価結果。 実施例１のトランジスタの信頼性試験の評価結果。 実施例２のトランジスタの電気特性の評価結果。 実施例２のトランジスタの信頼性試験の評価結果。 実施例２のトランジスタの信頼性試験の評価結果。 実施例１のトランジスタの電気特性のＬｏｖ長依存性の評価結果。
以下では、開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に示す本発明の一態様の構成において、同一部分又は同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、または物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物体の一断面と等しい面積となる正円の直径をいう。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置、及び半導体装置の作製方法の一態様を図１乃至図４を用いて説明する。本実施の形態では、半導体装置の一例として、酸化物半導体層を有するトップゲート構造のトランジスタを示す。
＜半導体装置の構成例＞
図１にトランジスタ２００の構成例を示す。図１（Ａ）は、トランジスタ２００の平面図であり、図１（Ｂ）は図１（Ａ）のＶ１−Ｗ１における断面図であり、図１（Ｃ）は図１（Ａ）のＸ１−Ｙ１における断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、半導体装置の構成要素の一部（例えば、保護絶縁層１１６等）を省略して図示している。
図１に示すトランジスタ２００は、絶縁表面を有する基板１００に設けられた下地絶縁層１０２上に、島状の第１の酸化物層１０４と、第１の酸化物層１０４上に接する島状の酸化物半導体層１０６と、酸化物半導体層１０６と電気的に接続するソース電極層１０８ａ及びドレイン電極層１０８ｂと、ソース電極層１０８ａ及びドレイン電極層１０８ｂ上に位置し、酸化物半導体層１０６と接する第２の酸化物層１１０と、第２の酸化物層１１０上のゲート絶縁層１１２と、ゲート絶縁層１１２を介して酸化物半導体層１０６と重なるゲート電極層１１４と、ゲート電極層１１４上に設けられ、第２の酸化物層１１０及びゲート絶縁層１１２の側面を覆う保護絶縁層１１６と、を有している。なお、保護絶縁層１１６上の絶縁層１１８をトランジスタ２００の構成要素に含めてもよい。また、ソース電極層１０８ａ及びドレイン電極層１０８ｂとそれぞれ電気的に接続する配線層１２０ａ及び配線層１２０ｂをトランジスタ２００の構成要素に含めてもよい。
図１（Ｂ）に示すように、トランジスタ２００は、チャネル幅方向の断面において、島状の第１の酸化物層１０４及び酸化物半導体層１０６の側面を第２の酸化物層１１０が覆い、さらに第２の酸化物層１１０の側面をゲート絶縁層１１２が覆う構成を有する。当該構成とすることで、酸化物半導体層１０６のチャネル幅方向端部において生じうる寄生チャネルの影響を低減することができる。
また、図１（Ａ）及び図１（Ｃ）に示すように、第２の酸化物層１１０及びゲート絶縁層１１２は、ゲート電極層１１４と同一の平面形状を有しており、換言すると、断面形状において第２の酸化物層１１０の上端部は、ゲート絶縁層１１２の下端部と一致し、ゲート絶縁層１１２の上端部は、ゲート電極層１１４の下端部と一致する。このような形状は、ゲート電極層１１４をマスクとして（または、ゲート電極層１１４を形成したマスクと同じマスクを用いて）、第２の酸化物層１１０及びゲート絶縁層１１２を加工することで、形成することができる。なお、本明細書等において「同一」又は「一致」の表現は、厳密に同一、又は一致であることを要しない趣旨で用いるものであり、略同一又は略一致を範疇に含む。例えば、同一のマスクを用いたエッチングによって得られた形状における一致の程度を包含する。
図１（Ｃ）に示すように、第２の酸化物層１１０及びゲート絶縁層１１２の側面は、保護絶縁層１１６によって覆われている。また、保護絶縁層１１６は、島状の酸化物半導体層１０６の外周部において、下地絶縁層１０２と接する領域を有する。
トランジスタ２００に含まれる構成要素について、以下に詳述する。
≪基板≫
基板１００は、単なる支持部材に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ２００のゲート電極層１１４、ソース電極層１０８ａ、ドレイン電極層１０８ｂ、配線層１２０ａ又は配線層１２０ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
≪下地絶縁層≫
下地絶縁層１０２は、基板１００からの不純物の拡散を防止する役割を有する他、第１の酸化物層１０４及び／又は酸化物半導体層１０６に酸素を供給する役割を担う。よって、下地絶縁層１０２には酸素を含む絶縁層を用いるものとする。下地絶縁層１０２から酸素が供給されることで、酸化物半導体層１０６における酸素欠損を低減することが可能となる。また、上述のように基板１００が他のデバイスが形成された基板である場合、下地絶縁層１０２は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で下地絶縁層１０２に平坦化処理を行うことが好ましい。
本実施の形態のトランジスタ２００において、酸素を含有する下地絶縁層１０２が、酸化物半導体層を含む積層構造の下方に設けられている。このような構成とすることで、下地絶縁層１０２に含まれる酸素を、チャネル形成領域へ供給することが可能となる。下地絶縁層１０２は、化学量論的組成よりも過剰に酸素を含有する領域を有することが好ましい。下地絶縁層１０２が過剰に酸素を含有することで、チャネル形成領域への酸素の供給がより促進される。
なお、本明細書等において、過剰な酸素とは、加熱処理により酸化物半導体層中、又は酸化シリコン中、又は酸化窒化シリコン中を移動可能な酸素、又は、本来の化学量論的組成にある酸素より過剰に存在する酸素、又は、酸素の不足によるＶｏ（酸素ベーカンシー（空孔））を満たす又は充填する機能を有する酸素を示す。
≪第１の酸化物層、酸化物半導体層、第２の酸化物層≫
トランジスタ２００は、下地絶縁層１０２とゲート絶縁層１１２との間に、第１の酸化物層１０４、酸化物半導体層１０６及び第２の酸化物層１１０を含む積層構造を有する。
第１の酸化物層１０４及び第２の酸化物層１１０は、酸化物半導体層１０６を構成する金属元素を一種以上含む酸化物層である。
酸化物半導体層１０６としては、少なくともインジウム、亜鉛及びＭ（Ｍは、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含む。酸化物半導体層１０６がインジウムを含むと、トランジスタのキャリア移動度が高くなるため、好ましい。
酸化物半導体層１０６の下層の第１の酸化物層１０４としてはＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層１０６よりもＩｎに対するＭの原子数比が高い酸化物層を含む。具体的には、第１の酸化物層１０４として、酸化物半導体層１０６よりも前述の元素Ｍを１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素Ｍはインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、第１の酸化物層１０４は酸化物半導体層１０６よりも酸素欠損が生じにくい酸化物層である。
また、酸化物半導体層１０６の上層の第２の酸化物層１１０としては、第１の酸化物層１０４と同様にＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層１０６よりもＩｎに対するＭの原子数比が高い酸化物層を含む。具体的には、第２の酸化物層１１０として、酸化物半導体層１０６よりも前述の元素Ｍを１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。なお、Ｉｎに対するＭの原子数比が多すぎると、第２の酸化物層１１０のバンドギャップが大きくなり絶縁層として機能しうるため、第２の酸化物層１１０が半導体層として機能しうる程度にＭの原子数比を調整することが好ましい。但し、Ｍの原子数比によっては第２の酸化物層１１０がゲート絶縁層の一部として機能することもある。
第１の酸化物層１０４、酸化物半導体層１０６、第２の酸化物層１１０が、少なくともインジウム、亜鉛およびＭ（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物層１０４をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１０６をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第２の酸化物層１１０をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１０６において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
なお、第１の酸化物層１０４がＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎ及びＯを除いたＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１０６がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎとＯを除いたＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物層１１０がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎとＯを除いたＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
なお、第１の酸化物層１０４と、第２の酸化物層１１０とは、異なる構成元素を含む層としてもよいし、同じ構成元素を同一の原子数比で、又は異なる原子数比で含む層としてもよい。
第１の酸化物層１０４、酸化物半導体層１０６、及び第２の酸化物層１１０には、例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。
第１の酸化物層１０４の膜厚は、少なくとも酸化物半導体層１０６よりも厚く設けることが好ましい。第１の酸化物層１０４の膜厚を厚くすることで、下地絶縁層１０２と第１の酸化物層１０４との界面に生じうるトラップ準位が、チャネルに影響することを抑制することができる。但し、第１の酸化物層１０４は下地絶縁層１０２から酸化物半導体層１０６へ供給される酸素の経路となる層であるため、その膜厚を厚くしすぎると酸素の供給が阻害されるため好ましくない。具体的に第１の酸化物層１０４の膜厚は、例えば２０ｎｍ以上であって、２００ｎｍ以下、１２０ｎｍ以下、または８０ｎｍ以下とすることができる。
また、酸化物半導体層１０６の膜厚は、第２の酸化物層１１０よりも大きく、第１の酸化物層１０４よりも小さい膜厚とすることが好ましい。酸化物半導体層１０６の膜厚は、例えば、１ｎｍ以上４０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とする。
また、第２の酸化物層１１０は、酸化物半導体にとって不純物となるゲート絶縁層１１２の構成元素が酸化物半導体層１０６に混入することを抑制する厚さ以上とする。また、第２の酸化物層１１０は、ゲート電極層１１４とチャネルとして機能する酸化物半導体層１０６との間に設けられる層であるため、トランジスタのオン電流を向上させるためには可能な限り薄くすることが好ましい。具体的には、第２の酸化物層１１０の膜厚は、例えば、０．３ｎｍ以上１０ｎｍ未満、好ましくは０．３ｎｍ以上５ｎｍ以下とすることができる。
また、第１の酸化物層１０４及び第２の酸化物層１１０は、酸化物半導体層１０６を構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層１０６よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極層１１４に電界を印加すると、酸化物半導体層を含む積層構造のうち、伝導帯下端のエネルギーが最も小さい層である酸化物半導体層１０６にチャネルが形成される。すなわち、酸化物半導体層１０６とゲート絶縁層１１２との間に第２の酸化物層１１０が形成されていることによって、トランジスタのチャネルをゲート絶縁層１１２と接しない構造とすることができる。
また、チャネルを形成する酸化物半導体層１０６の上側及び下側に接して、酸化物半導体層１０６よりも酸素欠損の生じにくい酸化物層を設けることで、トランジスタのチャネルにおける酸素欠損の形成を抑制することができる。
なお、酸化物半導体層１０６を真性または実質的に真性とするためには、ＳＩＭＳにおける分析において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層１０６が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層１０６の結晶性を低下させることがある。酸化物半導体層１０６の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
また、上述のように高純度化された酸化物半導体層１０６をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、高純度化された酸化物半導体層を用いたトランジスタがオフ状態のときのドレイン電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
≪ソース電極層及びドレイン電極層≫
ソース電極層１０８ａ及びドレイン電極層１０８ｂには、酸素と結合し易い導電材料を好ましく用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散し易い材料も含まれる。
このような導電材料と酸化物半導体層１０６を接触させると、酸化物半導体層１０６中の酸素が、酸素と結合し易い導電材料側に取り込まれる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記酸素の移動により、酸化物半導体層１０６においてソース電極層１０８ａ及びドレイン電極層１０８ｂと接触した界面近傍の領域に酸素欠損が発生し、ｎ型化した領域を形成することができる。該ｎ型化した領域はトランジスタ２００のソースまたはドレインとして作用させることができる。なお、ｎ型化した領域は、第１の酸化物層１０４において、ソース電極層１０８ａ及びドレイン電極層１０８ｂと接する領域においても形成されうる。
なお、ｎ型化した領域には、ソース電極層１０８ａ及びドレイン電極層１０８ｂの構成元素が混入することがある。また、ｎ型化した領域に接するソース電極層１０８ａ及びドレイン電極層１０８ｂでは、一部酸素の濃度が高い領域が形成されうる。また、ｎ型化した領域に接するソース電極層１０８ａ及びドレイン電極層１０８ｂでは、酸化物半導体層１０６及び／又は第１の酸化物層１０４の構成元素が混入することがある。すなわち、酸化物半導体層１０６及び／又は第１の酸化物層１０４のソース電極層１０８ａ及びドレイン電極層１０８ｂに接触する界面近傍には、当該接触した２層の混合領域又は混合層と呼ぶことのできる箇所が形成されることもある。
なお、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在することがある。チャネル長が極短いトランジスタの場合、ｎ型化した領域がチャネル長方向に延在することで、しきい値電圧のシフトやゲート電圧でオンオフの制御ができない状態（導通状態）が現れる等の電気特性の不良が生じることがある。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極及びドレイン電極には、酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタンなどを用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散しにくい材料も含まれる。
≪ゲート絶縁層≫
ゲート絶縁層１１２としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いることができる。ゲート絶縁層１１２が酸素を含む膜であると、第２の酸化物層１１０又は酸化物半導体層１０６へ酸素を供給しうるため好ましい。また、ゲート絶縁層１１２には、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどの材料を用いてもよい。さらに、ゲート絶縁層１１２は、単層構造としてもよいし、積層構造としてもよい。
≪ゲート電極層≫
ゲート電極層１１４の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極層１１４としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート電極層１１４は単層構造又は積層構造とすることができる。なお、ゲート絶縁層１１２と接するゲート電極層１１４の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）以上、または５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフトさせることができ、所謂ノーマリオフのスイッチング素子を実現できる。
≪保護絶縁層≫
トランジスタ２００において、第２の酸化物層１１０及びゲート絶縁層１１２の側面を覆ってゲート電極層１１４上に設けられる保護絶縁層１１６として、第２の酸化物層１１０及びゲート絶縁層１１２よりも酸素に対する透過性が低い（酸素に対するバリア性を有する）絶縁層を設ける。第２の酸化物層１１０及びゲート絶縁層１１２の側面に接して酸素に対するバリア性を有する保護絶縁層１１６を設けることで、該第２の酸化物層１１０及びゲート絶縁層１１２からの酸素の脱離を抑制することができる。第２の酸化物層１１０及びゲート絶縁層１１２からの酸素の脱離を抑制することで、該膜中に含まれる酸素欠損に起因する酸化物半導体層１０６からの酸素の引き抜きを抑制することができ、結果としてチャネル形成領域の酸素欠損を抑制することができる。また、保護絶縁層１１６は、島状の酸化物半導体層１０６の外周部において下地絶縁層１０２と接する領域を有するため、下地絶縁層１０２よりも酸素に対する透過性が低い絶縁層を適用すると下地絶縁層１０２からの酸素の脱離を抑制することができ、好ましい。このような保護絶縁層として、例えば、酸化アルミニウム膜、窒化シリコン膜又は窒化酸化シリコン膜を設けることができる。
また、酸化物半導体は、酸素欠損に加えて水素がキャリアの供給源となる。酸化物半導体中に水素が含まれると、伝導帯に近い準位（浅い準位）にドナーが生成され低抵抗化（ｎ型化）してしまう。よって、保護絶縁層１１６として水素に対する透過性の低い絶縁層を適用することが好ましい。また、保護絶縁層１１６に含まれる水素濃度を低減することが好ましい。具体的には、保護絶縁層１１６に含まれる水素濃度は、５×１０１９ａｔｏｍｓ・ｃｍ−３未満とすることが好ましく、５×１０１８ａｔｏｍｓ・ｃｍ−３未満とすることがより好ましい。
＜トランジスタに含まれる積層構造のバンド構造＞
トランジスタ２００に含まれる下地絶縁層１０２、第１の酸化物層１０４、酸化物半導体層１０６、第２の酸化物層１１０、及びゲート絶縁層１１２の有するバンド構造について図２を用いて説明する。
図２（Ａ）、（Ｂ）において、ＥｃＩ１、ＥｃＳ１、ＥｃＳ２、ＥｃＳ３、ＥｃＩ２はそれぞれ下地絶縁層１０２、第１の酸化物層１０４、酸化物半導体層１０６、第２の酸化物層１１０、及びゲート絶縁層１１２の伝導帯下端のエネルギーを模式的に示している。なおここでは便宜上、図１でのそれぞれの層の厚さは考慮していない。
ここで、真空準位（Ｅｖ）と伝導帯下端（Ｅｃ）のエネルギーとの差（電子親和力ともいう）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（例えばＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（例えばＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
図２（Ａ）に示すように、第１の酸化物層１０４、酸化物半導体層１０６、第２の酸化物層１１０において、伝導帯下端のエネルギーはこれらの間に障壁が無く連続的に変化する。これは、第１の酸化物層１０４、酸化物半導体層１０６、第２の酸化物層１１０の組成が近似することにより、酸素が相互に拡散しやすく混合層が形成されているためと理解できる。
なお、図２（Ａ）では第１の酸化物層１０４及び第２の酸化物層１１０が同様のエネルギーギャップを有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャップを有する酸化物層であっても構わない。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図２（Ｂ）のように示される。また、図示しないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有していても構わない。
図２（Ａ）、（Ｂ）より、酸化物半導体層を含む積層構造において酸化物半導体層１０６がウェル（井戸）となり、該積層構造を含むトランジスタにおいて、チャネルが酸化物半導体層１０６に形成されることがわかる。なお、酸化物積層は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅｄ Ｗｅｌｌ）とも呼ぶことができる。またこのような構成で形成されたチャネルを埋め込みチャネルということもできる。
第１の酸化物層１０４及び第２の酸化物層１１０は、酸化物半導体層１０６を構成する金属元素を一種以上含む酸化物層であるから、これらの層を含む積層構造は主成分を共通して積層された酸化物積層ともいえる。主成分を共通として積層された酸化物積層は、各層を単に積層するのではなく連続接合（ここでは、特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。なぜなら、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうためである。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
酸化物半導体層１０６の上層又は下層に設けられる第１の酸化物層１０４及び第２の酸化物層１１０はバリア層として機能し、酸化物積層に接する絶縁層（下地絶縁層１０２及びゲート絶縁層１１２）と、酸化物積層との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な経路（キャリアパス）となる酸化物半導体層１０６へと及ぶことを抑制することができる。
例えば、酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下するため、酸化物半導体層に含まれる酸素欠損を低減することが必要となる。本実施の形態のトランジスタ２００では酸化物半導体層１０６と比較して酸素欠損の生じにくい酸化物層を酸化物半導体層１０６の上下に接して設けることで、酸化物半導体層１０６における酸素欠損を低減することができる。例えば、酸化物半導体層１０６は、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満とすることができる。
また、酸化物半導体層１０６が、構成元素の異なる絶縁層（例えば、酸化シリコン膜を含む下地絶縁層）と接する場合、２層の界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本実施の形態のトランジスタ２００においては酸化物半導体層１０６を構成する金属元素を一種以上含んで第１の酸化物層１０４が構成されるため、第１の酸化物層１０４と酸化物半導体層１０６の界面に界面準位を形成しにくくなる。よって第１の酸化物層１０４を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、ゲート絶縁層１１２と酸化物半導体層１０６との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、本実施の形態のトランジスタ２００においては、酸化物半導体層１０６を構成する金属元素を一種以上含んで第２の酸化物層１１０が構成されるため、酸化物半導体層１０６と第２の酸化物層１１０との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
また、第１の酸化物層１０４及び第２の酸化物層１１０は、下地絶縁層１０２及びゲート絶縁層１１２の構成元素が、酸化物半導体層１０６へ混入して、不純物による準位が形成されることを抑制するためのバリア層としても機能する。
例えば、第１の酸化物層１０４又は第２の酸化物層１１０に接する下地絶縁層１０２、又はゲート絶縁層１１２として、シリコンを含む絶縁層を用いる場合、該絶縁層中のシリコン、又は絶縁層中に混入されうる炭素が、第１の酸化物層１０４又は第２の酸化物層１１０の中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層中に入ると不純物準位を形成し、不純物準位が電子の生成要因となることでｎ型化することがある。
しかしながら、第１の酸化物層１０４及び第２の酸化物層１１０の膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層１０６にまで到達しないため、不純物準位の影響は低減される。
なお、酸化物半導体層中の不純物濃度は二次イオン分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することができる。
また、水素や水分が不純物として酸化物半導体層に含まれてしまうとｎ型化するため、第２の酸化物層１１０の側面を覆って水素や水分が外部から侵入することを防止する保護絶縁層１１６（窒化シリコン層など）を設けることは、井戸型構造を実現する上で有用である。
＜半導体装置の作製方法＞
図１に示すトランジスタ２００の作製方法の一例を図３及び図４を用いて説明する。
まず、絶縁表面を有する基板１００上に、下地絶縁層１０２を形成する（図３（Ａ）参照）。
下地絶縁層１０２は、単層としても積層としてもよい。但し、少なくとも後に形成される第１の酸化物層１０４と接する領域は、該第１の酸化物層１０４及び／又は酸化物半導体層１０６への酸素の供給源となり得るよう、酸素を含む材料で形成する。また、過剰に酸素を含む層とすることが好ましい。
下地絶縁層１０２に過剰に酸素を含有させるには、例えば、酸素雰囲気下にて下地絶縁層１０２を成膜すればよい。又は、成膜後の下地絶縁層１０２に酸素を導入して過剰に酸素を含有させてもよく、双方の手段を組み合わせてもよい。
また、下地絶縁層１０２は、第１の酸化物層１０４と接する絶縁層であるため、膜中の水素濃度が低減されていることが好ましい。よって、下地絶縁層１０２を成膜後、水素の除去を目的とした熱処理（脱水化処理又は脱水素化処理）を行うことが好ましい。
熱処理の温度は、２５０℃以上６５０℃以下、好ましくは３５０℃以上６００℃以下、又は基板の歪み点未満とする。例えば、加熱処理装置の一つである電気炉に基板を導入し、下地絶縁層１０２に対して真空（減圧）雰囲気下４５０℃において１時間の熱処理を行う。
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体から熱伝導又は熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、熱処理装置としてＧＲＴＡ装置を用いる場合には、その処理時間が短いため、６５０℃乃至７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、熱処理によって下地絶縁層１０２から酸素が脱離することがある。そのため、脱水化又は脱水素化処理を行った下地絶縁層１０２に対して酸素（少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）のいずれかを含む）を導入する処理を行うことが好ましい。
下地絶縁層１０２への酸素の導入は、例えばイオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。酸素の導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。下地絶縁層１０２への酸素の導入処理によって、熱処理によって脱離されうる酸素を補填することができる。
次いで、下地絶縁層１０２上に、第１の酸化物層１０４となる第１の酸化物膜１０４ａ及び酸化物半導体層１０６となる酸化物半導体膜１０６ａを、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜する（図３（Ｂ）参照）。
第１の酸化物膜１０４ａ及び酸化物半導体膜１０６ａには、上述の材料を用いることができる。
例えば、第１の酸化物層１０４となる第１の酸化物膜１０４ａをスパッタリング法で成膜する場合には、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲット、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：４のスパッタリングターゲット、又は原子数比がＩｎ：Ｇａ：Ｚｎ＝１：９：６のスパッタリングターゲット、又はその近傍の組成を有するスパッタリングターゲットを用いることが好ましい。
また、例えば、酸化物半導体層１０６となる酸化物半導体膜１０６ａをスパッタリング法で成膜する場合には、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲット、又は原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲット、又はその近傍の組成を有するスパッタリングターゲットを用いることが好ましい。
なお、スパッタリング法によって成膜された膜の組成は、ターゲットの組成とは異なる場合がある。例えば、ＺｎＯを含むスパッタリングターゲットを用いて酸化物半導体膜を成膜した場合、成膜中にＺｎＯが昇華する等によって、成膜された酸化物半導体膜におけるＩｎ及び／又はＧａに対するＺｎの原子数比がスパッタリングターゲットと比較して低減することがある。
ただし、上述したように、第１の酸化物膜１０４ａは、酸化物半導体膜１０６ａよりも電子親和力が小さくなるように材料を選択する。
なお、第１の酸化物膜１０４ａ及び酸化物半導体膜１０６ａの成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法を用いることが好ましい。
なお、第１の酸化物膜１０４ａ及び酸化物半導体膜１０６ａを成膜する際、できる限り膜中に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された膜中の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸化物膜及び酸化物半導体膜に含まれる不純物の濃度を低減できる。
なお、第１の酸化物膜１０４ａを成膜後、酸化物半導体膜１０６ａの成膜前に、第１の酸化物膜１０４ａに対して酸素を導入してもよい。当該酸素導入処理により、第１の酸化物膜１０４ａが過剰に酸素を含有し、その後の成膜工程における熱処理によって該過剰な酸素を酸化物半導体膜１０６ａへ供給することができる。
第１の酸化物膜１０４ａ及び酸化物半導体膜１０６ａを形成後、熱処理を行うことが好ましい。熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、又は減圧雰囲気で行えばよい。また、不活性ガス雰囲気で熱処理を行った後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で熱処理を行ってもよい。ここでの加熱処理によって、下地絶縁層１０２、第１の酸化物膜１０４ａ、又は酸化物半導体膜１０６ａの少なくとも一から水素や水などの不純物を除去することができる。
なお、当該熱処理は、第１の酸化物膜１０４ａ及び酸化物半導体膜１０６ａを島状に加工した後に行ってもよい。但し、下地絶縁層１０２に含まれる酸素が、島状の第１の酸化物層１０４及び酸化物半導体層１０６から露出した領域から熱処理によって放出されるのを防止するために、脱水化又は脱水素化のための熱処理を島状に加工する前に行うことが好ましい。
次いで、第１の酸化物膜１０４ａ及び酸化物半導体膜１０６ａを加工して島状の第１の酸化物層１０４及び酸化物半導体層１０６を形成する（図３（Ｃ）参照）。ここでは、第１の酸化物層１０４及び酸化物半導体層１０６は同一のマスクを用いたエッチングによって加工することができる。よって、第１の酸化物層１０４と酸化物半導体層１０６の平面形状は同一であり、第１の酸化物層１０４の上端部と酸化物半導体層１０６の下端部とは一致している。
なお、第１の酸化物層１０４及び酸化物半導体層１０６への加工の際に、第１の酸化物膜１０４ａのオーバーエッチングによって下地絶縁層１０２の一部（島状の第１の酸化物層１０４及び酸化物半導体層１０６から露出した領域）がエッチングされ膜厚が減少することがある。
次に、酸化物半導体層１０６上に導電膜を形成し、該導電膜を加工してソース電極層１０８ａ及びドレイン電極層１０８ｂを形成する（図３（Ｄ）参照）。
なお、本実施の形態において、ソース電極層１０８ａ及びドレイン電極層１０８ｂの端部は階段状に複数の段を設けた形状とする。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。
なお、本実施の形態においては、ソース電極層１０８ａ及びドレイン電極層１０８ｂの端部に二つの段を設けた形状を例示しているが、段数は三つ以上であってもよいし、加工途中にレジストのアッシングを行わずに段数を１つとしてもよい。ソース電極層１０８ａ及びドレイン電極層１０８ｂの膜厚が厚いほど、当該段数を増やすことが好ましい。なお、ソース電極層１０８ａ及びドレイン電極層１０８ｂの端部は対称的でなくともよい。また、各階段形状の上面と側面との間に任意の曲率半径を有する曲面が形成されていてもよい。
ソース電極層１０８ａ及びドレイン電極層１０８ｂを上記のような複数の段を設けた形状とすることで、それらの上方に形成される膜、具体的には、第２の酸化物層１１０、ゲート絶縁層１１２などの被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。
なお、ソース電極層１０８ａ及びドレイン電極層１０８ｂの加工の際に、導電膜のオーバーエッチングによって、下地絶縁層１０２の一部及び酸化物半導体層１０６の一部（ソース電極層１０８ａ及びドレイン電極層１０８ｂから露出した領域）がエッチングされ膜厚が減少することがある。
なお、ソース電極層１０８ａ及びドレイン電極層１０８ｂとなる導電膜が残渣物として酸化物半導体層１０６上に残存すると、該残渣物が酸化物半導体層１０６中又は界面において不純物準位を形成することがある。または、該残渣物によって、酸化物半導体層１０６から酸素が引き抜かれてしまい、酸素欠損が形成されることがある。
よって、該残渣物による不純物準位の形成及び／又は酸素欠損の形成を抑制するために、ソース電極層１０８ａ及びドレイン電極層１０８ｂを形成後、酸化物半導体層１０６表面に該残渣物除去処理を施してもよい。残渣物除去処理は、エッチング（例えば、ウェットエッチング）による処理、もしくは、酸素又は一酸化二窒素を用いたプラズマ処理によって行うことができる。当該残渣物除去処理によって、ソース電極層１０８ａ及びドレイン電極層１０８ｂ間に露出した酸化物半導体層１０６の膜厚が１ｎｍ以上３ｎｍ以下程度減少することがある。
次いで、ソース電極層１０８ａ及びドレイン電極層１０８ｂ上に第２の酸化物層１１０となる第２の酸化物膜１１０ａ及びゲート絶縁層１１２となるゲート絶縁膜１１２ａを積層して形成する（図３（Ｅ）参照）。
なお、第２の酸化物膜１１０ａとゲート絶縁膜１１２ａとを大気に開放せずに連続的に形成すると、第２の酸化物膜１１０ａ表面に水素や水分などの不純物が吸着することを防止することができるため、好ましい。
第２の酸化物層１１０となる第２の酸化物膜１１０ａには、上述の材料を用いることができる。例えば、第１の酸化物膜１０４ａをスパッタリング法で成膜する場合には、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲット、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：４のスパッタリングターゲット、又は原子数比がＩｎ：Ｇａ：Ｚｎ＝１：９：６のスパッタリングターゲット、又はその近傍の組成を有するスパッタリングターゲットを用いることが好ましい。
なお、酸化物半導体層１０６及び第２の酸化物膜１１０ａの界面に酸化物半導体層１０６と第２の酸化物膜１１０ａが混合された層（又は領域）が形成されてもよい。この場合、トランジスタ２００において、酸化物半導体層１０６と第２の酸化物層１１０との界面は不明瞭となる場合がある。界面に各層の混合層（又は混合領域）が形成されることで、酸化物半導体層１０６と第２の酸化物膜１１０ａとの界面散乱が低減される。
ゲート絶縁膜１１２ａは、上述の材料を用いて、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等によって形成することができる。
なお、ゲート絶縁膜１１２ａは、例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤにより形成されることで、緻密で絶縁耐圧の高められた膜とすることができるため好ましい。
次いで、ゲート絶縁膜１１２ａ上にゲート電極層１１４を形成する。その後、該ゲート電極層１１４をマスクとして第２の酸化物膜１１０ａ及びゲート絶縁膜１１２ａを加工して、第２の酸化物層１１０及びゲート絶縁層１１２を形成する（図４（Ａ）参照）。ゲート電極層１１４をマスクとして自己整合的に第２の酸化物膜１１０ａ及びゲート絶縁膜１１２ａを形成すると、マスク枚数を増加することがないため好適である。
ゲート電極層１１４は、上述の材料を用いて、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。または、プラズマＣＶＤ法、スパッタリング法に代えて、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。
第２の酸化物膜１１０ａを第２の酸化物層１１０へと加工することで、第２の酸化物層１１０に含有されるインジウムの外方拡散を抑制することができる。インジウムの外方拡散は、トランジスタの電気的特性の変動を引き起こす要因や、工程中の成膜室内の汚染要因となるため、ゲート電極層１１４をマスクとした第２の酸化物層１１０への加工は効果的である。また、ソース電極層１０８ａ及びドレイン電極層１０８ｂと、配線層１２０ａ及び配線層１２０ｂとの電気的接続のためのコンタクトホールを開口する際に、該コンタクトホール形成領域に第２の酸化物膜１１０ａが残存していると、後に形成される保護絶縁層１１６及び絶縁層１１８とのエッチングレートの違いから、残渣物が発生しやすい。よって、第２の酸化物層１１０へと加工することで、該残渣物の発生を抑制することができる。
なお、第２の酸化物層１１０及びゲート絶縁層１１２への加工は、ゲート電極層１１４を形成する前に行うことも可能である。その場合、第１の酸化物層１０４及び酸化物半導体層１０６の加工に用いたマスクを転用すると、マスク枚数を削減することができるため好ましい。但し、第２の酸化物層１１０上に接してレジストマスクを形成すると、該レジストマスクを剥離する際の薬液処理等によって第２の酸化物層１１０の表面がダメージ（不純物による汚染、膜厚の減少、又は酸素欠損等）を受けることがあるため、第２の酸化物層１１０への加工は、ゲート絶縁膜１１２ａのパターン形成と同じエッチング工程によって行うことが好ましい。
また、ゲート絶縁膜１１２ａの成膜時に、第２の酸化物膜１１０ａがパターン形成されて下地絶縁層１０２の一部が露出していると、ゲート絶縁膜１１２ａの成膜時の加熱によって下地絶縁層１０２から脱離した酸素が外部（例えば、成膜雰囲気中）に放出されてしまうことがある。下地絶縁層１０２は、酸化物半導体層１０６への酸素の供給源となる層であるため、下地絶縁層１０２からの酸素の外部への放出は、酸化物半導体層１０６へ供給されうる酸素の減少につながり、結果として酸化物半導体層１０６の酸素欠損発生の要因となりうる。よって、ゲート絶縁膜１１２ａの成膜時には、下地絶縁層１０２が第２の酸化物膜１１０ａで覆われた構成とすることが好ましい。当該構成とすることで、ゲート絶縁膜１１２ａの成膜時の熱処理によって下地絶縁層１０２から酸素が脱離したとしても、第２の酸化物膜１１０ａによって外部への放出を抑制することができる。なお、第２の酸化物膜１１０ａをパターン形成後にゲート絶縁膜１１２ａを成膜する場合には、下地絶縁層１０２からの酸素の脱離を防ぐために成膜温度を第２の酸化物膜１１０ａの成膜温度未満とすることが好ましい。
次いで、第２の酸化物層１１０及びゲート絶縁層１１２の側面を覆い、ゲート電極層１１４上に保護絶縁層１１６を形成する。また、保護絶縁層１１６上に絶縁層１１８を形成する（図４（Ｂ）参照）。
保護絶縁層１１６としては、第２の酸化物層１１０及びゲート絶縁層１１２よりも酸素に対する透過性が低い（酸素に対するバリア性を有する）絶縁層を設ける。また、保護絶縁層１１６として、下地絶縁層１０２よりも酸素に対する透過性が低い絶縁層を適用すると、保護絶縁層１１６成膜時、及び保護絶縁層１１６成膜後の下地絶縁層１０２からの酸素の脱離を抑制することができるため、好ましい。例えば、保護絶縁層１１６として酸化アルミニウム膜、窒化シリコン膜又は窒化酸化シリコン膜を設けることができる。
なお、保護絶縁層１１６は含有される水素濃度を低減することが好ましいため、スパッタリング法によって成膜することが好ましい。保護絶縁層１１６に含まれる水素濃度は、５×１０１９ｃｍ−３未満とすることが好ましく、５×１０１８ｃｍ−３未満とすることがより好ましい。
例えば、保護絶縁層１１６として酸化アルミニウム膜を形成する場合、酸化アルミニウムを含むスパッタリングターゲットを用いて酸化アルミニウム膜を形成してもよいし、アルミニウムターゲットを用いて酸素又は酸素及び希ガス雰囲気下にてスパッタリングを行うことで、酸化アルミニウム膜を形成してもよい。
絶縁層１１８は、保護絶縁層１１６上に積層して設けられることで、トランジスタ２００の絶縁耐圧を向上させることができる。絶縁層１１８は、無機絶縁材料を用いて形成することができ、その膜厚は少なくとも保護絶縁層１１６の膜厚より大きい膜厚とすることが好ましい。例えば、絶縁層１１８としてプラズマＣＶＤ法によって膜厚３００ｎｍの酸化窒化シリコン膜を形成することができる。
保護絶縁層１１６及び絶縁層１１８を形成後に、熱処理を行うことが好ましい。該熱処理の温度は、３００℃以上４５０℃以下とすることが好ましい。該熱処理により、下地絶縁層１０２から酸素が放出されやすくなり、第１の酸化物層１０４、酸化物半導体層１０６及び／又は第２の酸化物層１１０の酸素欠損を低減することができる。
なお、ソース電極層１０８ａ及びドレイン電極層１０８ｂとなる導電膜をスパッタリング法によって成膜する場合、成膜時に酸化物半導体層１０６の表面にプラズマによる損傷が生じ、酸素欠損が形成されることがある。また、形成された酸素欠損には水素が入り込むことがある。従って、ソース電極層１０８ａ及びドレイン電極層１０８ｂとなる導電膜を形成後では、該導電膜と接する酸化物半導体層１０６の全面がｎ型化されうる。
そこで、ｎ型化した酸化物半導体層１０６の一部と接して第２の酸化物層１１０を形成し、且つ、該第２の酸化物層１１０の端部からの酸素の脱離を抑制する保護絶縁層１１６を形成した後に、酸素を供給する熱処理を行うことは有効である。
保護絶縁層１１６を形成後に熱処理を行うことで、第１の酸化物層１０４と接しない領域の下地絶縁層１０２からの酸素の脱離、及び、第２の酸化物層１１０の側面及びゲート絶縁層１１２の側面からの酸素の脱離を防止しながら、第１の酸化物層１０４、酸化物半導体層１０６及び第２の酸化物層１１０の積層構造に効果的に酸素を供給することができる。従って、酸化物半導体層１０６のバックチャネル側においてｎ型化した領域が存在する場合であっても、該領域に含まれる酸素欠損に酸素を補填することができる。すなわち、該熱処理によって酸化物半導体層１０６を含む積層構造（酸化物積層）へ酸素を供給することで、チャネル領域がｎ型化した場合であっても再びｉ型化することが可能となる。
なお、ここでの熱処理の温度及び時間を適宜調整することで、ソース電極層１０８ａ及びドレイン電極層１０８ｂと接する領域では酸素欠損によりｎ型化した領域を残存させながら、チャネル領域においてはｉ型化を図ることができる。この場合、ソース領域又はドレイン領域として機能するｎ型化した領域を含み、且つ、真性化又は実質的に真性化したチャネル領域を有する酸化物半導体層１０６を形成することができる。
次いで、保護絶縁層１１６及び絶縁層１１８に、ソース電極層１０８ａ及びドレイン電極層１０８ｂに達するコンタクトホールを開口する。その後、コンタクトホール及び絶縁層１１８上に導電膜を形成し、該導電膜を加工してソース電極層１０８ａ及びドレイン電極層１０８ｂと電気的に接続する配線層１２０ａ及び配線層１２０ｂを形成する（図４（Ｃ）参照）。配線層１２０ａ及び配線層１２０ｂとなる導電膜は、ソース電極層１０８ａ及びドレイン電極層１０８ｂとなる導電膜と同様の材料及び同様の作製方法で形成することができる。
以上によって、本実施の形態のトランジスタ２００を作製することができる。
本実施の形態で示すトランジスタ２００は、チャネルを形成する酸化物半導体層１０６が、当該酸化物半導体層１０６と主成分が共通しており、且つ酸素欠損の生じにくい第１及び第２の酸化物層によって挟まれた構成を有する。当該トランジスタ２００の構成は、酸化物半導体層１０６中の酸素欠損の増加を抑制して、不純物濃度を低減することができ、酸化物半導体層１０６を高純度真性化することができる。
よって、チャネル形成領域の酸素欠損に起因して起こりうるしきい値電圧の変動等の電気的特性の変動を抑制することができる。具体的には、例えば、しきい値電圧のノーマリオフ化を安定に成就することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い半導体装置を提供することができる。
さらに、酸化物半導体層１０６の上面に接する第２の酸化物層１１０及びゲート絶縁層１１２の側面、及び酸化物半導体層１０６への酸素の供給源となる下地絶縁層１０２が、酸素の透過性の低いバリア膜として機能する保護絶縁層１１６によって覆われた構成を有する。これによって、第２の酸化物層１１０、ゲート絶縁層１１２及び／又は下地絶縁層１０２からの酸素の脱離を防止しつつ、酸化物半導体層１０６へ効果的に酸素を供給することができる。酸化物半導体層１０６へ酸素を供給し、酸素欠損を補填することで、トランジスタ特性を安定なものとし、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１のトランジスタに適用可能な酸化物半導体層の一例について図面を用いて詳細に説明する。
＜酸化物半導体層の結晶性＞
酸化物半導体層は、単結晶酸化物半導体層と、非単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層としては、例えば、非晶質酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜等が挙げられる。
トランジスタに用いる酸化物半導体層は、例えばＣＡＡＣ−ＯＳ膜を有してもよい。ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満、または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、すなわち、結晶粒界（グレインバウンダリーともいう。）を確認できない。そのため、ＣＡＡＣ−ＯＳ膜は粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。なお、本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
また、ＣＡＡＣ−ＯＳ膜は、例えば、電子線回折パターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極微電子線回折パターンとよぶ。図５（Ａ）は、ＣＡＡＣ−ＯＳ膜を有する試料の極微電子線回折パターンの一例である。ここでは、試料を、ＣＡＡＣ−ＯＳ膜の被形成面に垂直な方向に切断し、厚さが４０ｎｍ程度となるように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切断面に垂直な方向から入射させる。図５（Ａ）より、ＣＡＡＣ−ＯＳ膜の極微電子線回折パターンでは、スポットが観測されることがわかる。
ＣＡＡＣ−ＯＳ膜は、例えば、不純物濃度を低減することで形成することができる場合がある。ここで、不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの元素は、酸化物半導体を構成する金属元素よりも酸素との結合力が強い。従って、当該元素が酸化物半導体から酸素を奪う場合、酸化物半導体の原子配列を乱し、結晶性を低下させることがある。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、酸化物半導体の結晶性を低下させることがある。従って、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。また、酸化物半導体に含まれる不純物は、キャリア発生源となる場合がある。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
なお、ＣＡＡＣ−ＯＳ膜において、結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
また、ＣＡＡＣ−ＯＳ膜は、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳ膜を形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。または、ＣＡＡＣ−ＯＳ膜は、酸素欠損の少ない酸化物半導体膜である。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは信頼性が高い。
ＣＡＡＣ−ＯＳは、例えば、ＤＣ電源を用いたスパッタリング法によって形成することができる。
半導体装置に用いる酸化物半導体層は、複数の結晶粒を含む多結晶酸化物半導体膜であってもよい。多結晶酸化物半導体膜は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径の結晶粒が確認されることが多い。また、多結晶酸化物半導体膜は、例えば、ＴＥＭによる観察像で、結晶粒と結晶粒との境界（粒界）を確認できる場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒において方位が異なっている場合がある。また、多結晶酸化物半導体膜は、例えば、ＸＲＤ装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、単一または複数のピークが現れる場合がある。例えば多結晶のＩｎ−Ｇａ−Ｚｎ−Ｏ膜では、配向を示す２θが３１°近傍のピーク、または複数種の配向を示す複数のピークが現れる場合がある。また、多結晶酸化物半導体膜は、例えば、電子線回折パターンで、スポットが観測される場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の粒界は欠陥準位となる。多結晶酸化物半導体膜は、粒界がキャリア発生源、トラップ準位となる場合があるため、多結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳ膜をチャネル形成領域に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
多結晶酸化物半導体膜は、高温での加熱処理、またはレーザ光処理によって形成することができる。
また、半導体装置に用いる酸化物半導体層は微結晶酸化物半導体膜であってもよい。微結晶酸化物半導体膜は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高く、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。また、微結晶酸化物半導体膜は、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。従って、微結晶酸化物半導体膜は、不純物が偏析することが少なく、欠陥準位密度が高くなることが少ない。また、電子移動度の低下が小さい。
微結晶酸化物半導体膜は、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。換言すると、巨視的には原子配列に周期性が見られない、または長距離秩序が見られない場合がある。従って、微結晶酸化物半導体膜は、例えば、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、微結晶酸化物半導体膜に対してＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、微結晶酸化物半導体膜は、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折では、ハローパターンが観測される場合がある。ただし、微結晶酸化物半導体膜に対して、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いて電子線回折を行うことで、スポットを観測することができる。また、微結晶酸化物半導体膜の極微電子線回折パターンは、例えば、円を描くように輝度の高い領域が観測される場合がある。また、微結晶酸化物半導体膜の極微電子線回折パターンは、例えば、当該領域内に複数のスポットが観測される場合がある。
図５（Ｂ）は、微結晶酸化物半導体膜を有する試料の極微電子線回折パターンの一例である。ここでは、試料を、微結晶酸化物半導体膜の被形成面に垂直な方向に切断し、厚さが４０ｎｍ程度となるように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切断面に垂直な方向から入射させる。図５（Ｂ）より、微結晶酸化物半導体膜の極微電子線回折パターンは、円を描くように輝度の高い領域が観測され、かつ当該領域内に複数のスポットが観測されることがわかる。
微結晶酸化物半導体膜は、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、微結晶酸化物半導体膜は、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、微結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体は、電子移動度が高くなる場合があるため、微結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは、高い電界効果移動度を有する場合がある。また、微結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、トラップ準位密度も高くなる場合がある。従って、微結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳ膜をチャネル形成領域に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。ただし、微結晶酸化物半導体膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。例えば、ＡＣ電源を用いたスパッタリング法などの成膜方法によって微結晶酸化物半導体膜を形成してもよい。ＡＣ電源を用いたスパッタリング法は、大型基板へ均一性高く成膜することが可能であるため、微結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタを有する半導体装置は生産性高く作製することができる。
半導体装置に用いる酸化物半導体層は、例えば非晶質酸化物半導体膜であってもよい。非晶質酸化物半導体膜は、膜中における原子配列が無秩序であり、結晶成分を有さない酸化物半導体である。膜全体が非晶質構造の酸化物半導体膜が典型である。例えば、非晶質酸化物半導体膜に対するＴＥＭによる観察像で、結晶部を確認することができない。
または、非晶質酸化物半導体膜に対する、ＸＲＤ装置を用いたｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析では、配向を示すピークが検出されない。また、非晶質酸化物半導体膜に対する、電子線回折または極微電子線回折では、ハローパターンが観測される。
非晶質酸化物半導体膜は、例えば、水素などの不純物を高い濃度で含ませることにより形成することができる場合がある。従って、非晶質酸化物半導体膜は、例えば、不純物を高い濃度で含む酸化物半導体膜である。
酸化物半導体層に不純物が高い濃度で含まれると、酸化物半導体層に酸素欠損などの欠陥準位を形成する。従って、不純物濃度の高い非晶質酸化物半導体膜は、欠陥準位密度が高い。また、非晶質酸化物半導体膜は、結晶性が低いためＣＡＡＣ−ＯＳ膜や微結晶酸化物半導体膜と比べて欠陥準位密度が高い。
従って、非晶質酸化物半導体膜は、微結晶酸化物半導体膜と比べて、さらにキャリア密度が高くなる。そのため、非晶質酸化物半導体膜をチャネル形成領域に用いたトランジスタは、ノーマリオンの電気特性になる場合があるため、ノーマリオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、トラップ準位密度も高くなる場合がある。従って、非晶質酸化物半導体をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳ膜や微結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、非晶質酸化物半導体膜は、比較的不純物が多く含まれる成膜方法によっても形成することができるため、形成が容易となり、用途によっては好適に用いることができる場合がある。例えば、スピンコート法、ゾル−ゲル法、浸漬法、スプレー法、スクリーン印刷法、コンタクトプリント法、インクジェット印刷法、ロールコート法、ミストＣＶＤ法などの成膜方法によって非晶質酸化物半導体膜を形成してもよい。従って、非晶質酸化物半導体膜をチャネル形成領域に用いたトランジスタを有する半導体装置は生産性高く作製することができる。
なお、酸化物半導体層が、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
半導体装置に用いる酸化物半導体層は、単結晶酸化物半導体膜であってもよい。単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）ため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは、ノーマリーオンの電気特性になることが少ない場合がある。また、単結晶酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる。従って、単結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
酸化物半導体層は、膜中の欠陥が少ないと密度が高くなり、結晶性が高いと密度が高くなる。また、酸化物半導体層は、例えば水素などの不純物濃度が低いと密度が高くなる。例えば、単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い場合がある。また、例えば、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い場合がある。また、例えば、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い場合がある。また、例えば、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い場合がある。
なお、ここでは、酸化物半導体層の結晶性について詳述したが、本発明の一態様の半導体装置において、酸化物半導体層の上層または下層に接して設けられる第１の酸化物層及び第２の酸化物層は、酸化物半導体層と主成分を同じくする酸化物層であるから、酸化物半導体層と同様に、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜又は単結晶酸化物半導体膜を含んでいてもよいし、これらの結晶状態を二種以上有する混合膜であってもよい。
＜結晶性を有する酸化物膜の形成方法１＞
以下に、結晶性を有する酸化物膜のスパッタリング法による形成方法の一モデルについて説明する。なお、以下に示す酸化物膜とは、実施の形態１のトランジスタの作製工程における第１の酸化物膜、酸化物半導体膜及び／又は第２の酸化物膜に相当する。
図６は、多結晶酸化物を有するターゲットにイオン６０１が衝突し、結晶性を有するスパッタ粒子６０２が剥離し、被形成面６０４上に堆積することで、酸化物膜６０３を形成していく様子を示した模式図である。ターゲットに含まれる結晶粒は、例えば、結晶のａｂ面と平行な劈開面６０５を有する。また、ターゲットに含まれる結晶粒は、例えば、原子間において弱い結合６０６を有する。なお、被形成面６０４は非晶質表面、非晶質絶縁表面または非晶質酸化物表面であってもよい。
ターゲットに含まれる結晶粒にイオン６０１が衝突すると、劈開面６０５および結合６０６において原子間結合が切れ、スパッタ粒子６０２が飛び出す。
または、ターゲットに含まれる結晶粒にイオン６０１が衝突すると、劈開面６０５における原子間結合が切れ、ターゲットに含まれる結晶粒を輪切りにしたような形状の結晶性を有する粒子が飛び出す。次に、ターゲットから飛び出した粒子は、プラズマ６０７に曝されると、結合６０６において原子間結合が切れ、結晶性を有するスパッタ粒子６０２となる。
スパッタ粒子６０２は、例えば、平板状である。平板は、例えば、平行な二つの面（一つ一つを平板面ともいう。）を有する。また、特に、内角が全て１２０°の六角形（正六角形）の平行な二つの面を有する平板をペレットと呼ぶ。ペレット状のスパッタ粒子６０２は、例えば、六角形の面とａｂ面とが平行となる。また、ペレット状のスパッタ粒子６０２は、例えば、六角形の面と垂直な方向が結晶のｃ軸方向となる（図６（Ｂ）参照。）。また、ペレット状のスパッタ粒子６０２は、例えば、六角形の面の径が１ｎｍ以上１００ｎｍ以下、１ｎｍ以上３０ｎｍ以下、または１ｎｍ以上１０ｎｍ以下となる。なお、以下で示すモデルにおいて、スパッタ粒子６０２は、平行な二つの面が六角形の平板状に限定されるものではない。スパッタ粒子６０２は、短い間に生成と消失が起こる。そのため、スパッタ粒子６０２自身を直接観察することは極めて困難である。ここでは、スパッタ粒子６０２が、六角形の平行な二つの面を有する平板状であると仮定して議論を進める。
イオン６０１は、例えば、酸素の陽イオンを有する。イオン６０１が酸素の陽イオンを有することで、例えば、成膜時のプラズマダメージを軽減することができる。また、イオン６０１が酸素の陽イオンを有することで、例えば、イオン６０１がターゲットの表面に衝突した際に、ターゲットの結晶性を低下させること、または非晶質化させることを抑制できる。また、イオン６０１が酸素の陽イオンを有することで、例えば、イオン６０１がターゲットの表面に衝突した際に、ターゲットの結晶性を高めることができる場合がある。なお、イオン６０１は、例えば、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど）の陽イオンを有しても構わない。
ここで、ターゲットに含まれる結晶の一例として、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは自然数）で表されるホモロガス化合物のｍ＝１における結晶構造を、ａｂ面と平行な視点から示す（図７（Ａ）参照）。また、図７（Ａ）において、破線で囲った部分を拡大し図７（Ｂ）に示す。
例えば、ターゲットに含まれる結晶において、図７（Ｂ）に示すガリウム原子又は／及び亜鉛原子並びに酸素原子を有する第１の層と、ガリウム原子又は／及び亜鉛原子並びに酸素原子を有する第２の層と、の間に劈開面を有する場合がある。これは、第１の層の有する酸素原子と第２の層の有する酸素原子とが近距離にあることに起因する（図７（Ｂ）の囲み部参照）。酸素原子は、例えば、マイナスの電荷を有するため、酸素原子同士が近距離にあると、層と層との結合を弱めることがある。このように、劈開面はａｂ面に平行な面である場合がある。また、図７に示した結晶構造はａｂ面に垂直な視点において、正三角形、正六角形に金属原子が配列している。そのため、図７に示す結晶構造である結晶を含むターゲットを用いた場合、スパッタ粒子６０２は、内角が１２０°である正六角形の面を有する形状（ペレット状）となる蓋然性は高いと考えられる。
スパッタ粒子６０２は、帯電させることが好ましい。スパッタ粒子６０２の角部にそれぞれ同じ極性の電荷がある場合、スパッタ粒子６０２の形状が維持されるよう相互作用が起こる（反発し合う）ため好ましい。スパッタ粒子６０２は、例えばプラスに帯電することがある。スパッタ粒子６０２がプラスに帯電するタイミングは特に問わない。スパッタ粒子６０２は、例えば、イオン６０１の衝突時に電荷を受け取ることでプラスに帯電させることができる。また、スパッタ粒子６０２は、例えば、プラズマ６０７に曝すことでプラスに帯電させることができる。また、スパッタ粒子６０２は、例えば、酸素の陽イオンであるイオン６０１をスパッタ粒子６０２の側面、上面または下面に結合させることでプラスに帯電させることができる。
スパッタ粒子６０２の角部に正の電荷を有させるためには、例えば、直流（ＤＣ）電源を用いることが好ましい。また、高周波（ＲＦ）電源、交流（ＡＣ）電源を用いることもできる。ただし、ＲＦ電源を用いたスパッタリング法において、大面積に均質なプラズマ放電が困難である。そのため、ＲＦ電源を用いたスパッタリング法は、大面積の基板への成膜に適用することが困難である場合がある。また、以下に示す観点からＡＣ電源よりもＤＣ電源が好ましい場合がある。
ＤＣ電源を用いたスパッタリング法では、例えば、図８（Ａ１）に示すように、ターゲット−基板間に直流電圧が印加される。従って、直流電圧が印加されている間のターゲットと基板との電位差は、図８（Ｂ１）に示すように一定となる。このように、ＤＣ電源を用いたスパッタリング法は、持続的なプラズマ放電を維持することができる。
ＤＣ電源を用いたスパッタリング法では、スパッタ粒子６０２に、電界が掛かり続けているため、スパッタ粒子６０２の角部の電荷が消失することがない。スパッタ粒子６０２は、角部に電荷が保持されることで、形状を維持することができる（図８（Ｃ１）参照）。
一方、ＡＣ電源を用いたスパッタリング法では、例えば、図８（Ａ２）に示すように、隣接するターゲットにおいて、期間Ａと期間Ｂとでカソードとアノードとが切り替わる。例えば、図８（Ｂ２）に示す期間Ａにおいては、ターゲット（１）がカソードとして機能し、ターゲット（２）がアノードとして機能する。また、例えば、図８（Ｂ２）に示す期間Ｂにおいては、ターゲット（１）がアノードとして機能し、ターゲット（２）がカソードとして機能する。期間Ａおよび期間Ｂを合わせると、例えば、２０マイクロ秒乃至５０マイクロ秒程度である。このように、ＡＣ電源を用いたスパッタリング法は、期間Ａと期間Ｂとを交互に切り替えながらプラズマ放電する。
ＡＣ電源を用いたスパッタリング法では、スパッタ粒子６０２は、瞬間的に電界が掛からない時間を有するため、角部の電荷が消失する場合がある。スパッタ粒子６０２は、角部の電荷が消失することで、形状が崩れてしまうことがある（図８（Ｃ２）参照）。従って、スパッタ粒子６０２の形状を維持するためには、ＡＣ電源を用いるよりも、ＤＣ電源を用いる方が好ましい場合がある。
ターゲットから飛び出したスパッタ粒子６０２は、プラズマ６０７中を凧のように飛翔する。次に、スパッタ粒子６０２は、ひらひらと被形成面に舞い降りていく。次に、スパッタ粒子６０２は、基板加熱などにより被形成面が高温（例えば、１５０℃以上）である場合、被成膜面上をハンググライダーのように滑空する。この際、スパッタ粒子６０２は、例えば、スパッタ粒子６０２の角部が電荷を有することにより、既に堆積している他のスパッタ粒子６０２との間に斥力を生じる。また、スパッタ粒子６０２は、例えば、高温の被形成面上でマイグレーションをする。そのため、スパッタ粒子６０２は、例えば、他のスパッタ粒子６０２が最表層に堆積していない領域に、他のスパッタ粒子６０２の横に結合するまで動いた後で堆積する。このように、スパッタ粒子６０２は、平板面が被形成面に平行となるように敷き詰められる。このような方法で形成した酸化物膜６０３は、例えば、被成膜面に垂直な方向にｃ軸の向きが揃った結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）を有する。また、酸化物膜６０３は、例えば、厚さが均一で、結晶の配向の揃った酸化物膜となる。
このような形成方法によって得られる酸化物膜は、例えば、非晶質表面上、非晶質絶縁表面上、非晶質酸化物表面上などであっても、高い結晶性を有する。
次に、例えば、基板加熱しないことなどにより被形成面が低温（例えば、１３０℃未満、１００℃未満、７０℃未満または室温（２０℃乃至２５℃）程度）である場合の酸化物膜の形成方法について、図９を用いて説明する。
図９より、被形成面が低温の場合、スパッタ粒子６０２は被成膜面に不規則に降り注ぐ。スパッタ粒子６０２は、例えば、マイグレーションをしないため、既に他のスパッタ粒子６０２が堆積している領域も含め、無秩序に堆積していく。即ち、堆積して得られる酸化物膜は、例えば、厚さが均一でなく、結晶の配向も無秩序になる場合がある。このようにして得られた酸化物膜は、スパッタ粒子６０２の結晶性を、ある程度維持するため、結晶部（ナノ結晶）を有する。
また、例えば、成膜時の圧力が高い場合、飛翔中のスパッタ粒子６０２は、アルゴンなどの他の粒子（原子、分子、イオン、ラジカルなど）と衝突する頻度が高まる。スパッタ粒子６０２は、飛翔中に他の粒子と衝突する（再スパッタされる）ことで、結晶構造が崩れる場合がある。例えば、スパッタ粒子６０２は、他の粒子と衝突することで、平板状の形状を維持することができず、粉々（各原子に分かれた状態）になる場合がある。このとき、スパッタ粒子６０２から分かれた各原子が被形成面に堆積していくことで、非晶質酸化物膜が形成される場合がある。
また、多結晶酸化物を有するターゲットを用いたスパッタリング法ではなく、液体を用いて成膜する方法の場合、またはターゲットなどの固体を気体化することで成膜する方法の場合、各原子に分かれた状態で飛翔して被形成面に堆積するため、非晶質酸化物膜が形成される場合がある。また、例えば、レーザアブレーション法では、ターゲットから放出された原子、分子、イオン、ラジカル、クラスターなどが飛翔して被形成面に堆積するため、非晶質酸化物膜が形成される場合がある。
＜結晶性を有する酸化物膜の形成方法２＞
また、ＣＡＡＣを含む酸化物膜を形成する場合、該酸化物膜は、以下の方法により形成してもよい。ここでは、ＣＡＡＣを含む酸化物膜として、ＣＡＡＣ−ＯＳ膜を形成する場合を例に説明する。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することができる。
本発明の一態様のトランジスタに含まれる酸化物層及び酸化物半導体層の積層構造において、第１の酸化物層、酸化物半導体層又は第２の酸化物層にはそれぞれ、上述のいずれの結晶状態の酸化物層又は酸化物半導体層を適用してもよい。但し、チャネルとして機能する酸化物半導体層として、ＣＡＡＣ−ＯＳ膜を適用すると、当該酸化物半導体層中に存在する酸素欠損に起因する欠陥準位を低減することが可能であるため好ましい。
また、酸化物半導体層をＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体層上に接して設けられる第２の酸化物層は、酸化物半導体層が有する結晶を種結晶として結晶成長して、結晶構造を有する膜となりやすい。従って、仮に、第１の酸化物層と第２の酸化物層を同様の材料及び同様の作製方法を用いて形成しても、第２の酸化物層として第１の酸化物層より結晶性の高い膜が得られる場合がある。また、第２の酸化物層のうち、酸化物半導体層と接する領域と、接しない領域とでは、結晶性が異なる場合がある。
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本発明の一態様に係る半導体装置の一例として、論理回路であるＮＯＲ型回路の回路図の一例を図１０（Ａ）に示す。図１０（Ｂ）はＮＡＮＤ型回路の回路図である。
図１０（Ａ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２は、チャネル形成領域に酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、酸化物半導体層を含む酸化物積層を含み実施の形態１で示すトランジスタと同様な構造を有するトランジスタを用いる。
シリコンなどの半導体材料を用いたトランジスタは高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
論理回路の小型化のために、ｎチャネル型のトランジスタであるトランジスタ８０３、８０４は、ｐチャネル型のトランジスタであるトランジスタ８０１、８０２上に積層されることが好ましい。例えば、単結晶シリコン基板を用いてトランジスタ８０１、８０２を形成し、絶縁層を介してトランジスタ８０１、８０２上にトランジスタ８０３、８０４を形成することが可能である。
また、図１０（Ｂ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８１１、８１４は、チャネル形成領域に酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、酸化物半導体を含む酸化物積層を含み、上記実施の形態１で示すトランジスタと同様な構造を有するトランジスタを用いる。
図１０（Ａ）に示すＮＯＲ回路と同様に、論理回路の小型化のために、ｎチャネル型のトランジスタであるトランジスタ８１２、８１３は、ｐチャネル型のトランジスタであるトランジスタ８１１、８１４上に積層されることが好ましい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
また、上記実施の形態１に示すトランジスタの構成を適用することで、信頼性が高く、安定した特性を示すＮＯＲ型回路とＮＡＮＤ型回路を提供することができる。
なお、本実施の形態では、実施の形態１に示すトランジスタを使用したＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、ＡＮＤ型回路やＯＲ回路などを形成することもできる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図１１（Ａ）は、本実施の形態の半導体装置を示す回路図である。
図１１（Ａ）に示すトランジスタ２６０は、酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタを適用することができ、高速動作が容易である。また、トランジスタ２６２には酸化物半導体を含む酸化物積層を含み実施の形態１で示すトランジスタと同様な構造を有するトランジスタを適用することができ、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、本実施の形態に示す半導体装置に用いるトランジスタとしては、ｐチャネル型トランジスタを用いることもできる。
図１１（Ａ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ２６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ２６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ２６２のソース電極層又はドレイン電極層の他方は、容量素子２６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２６４の電極の他方は電気的に接続されている。
図１１（Ａ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ２６２がオン状態となる電位にして、トランジスタ２６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子２６４に与えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ２６２がオフ状態となる電位にして、トランジスタ２６２をオフ状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
図１１（Ｂ）に異なる記憶装置の構造の一形態の例を示す。図１１（Ｂ）は、半導体装置の回路構成の一例を示し、図１１（Ｃ）は半導体装置の一例を示す概念図である。まず、図１１（Ｂ）に示す半導体装置について説明を行い、続けて図１１（Ｃ）に示す半導体装置について、以下説明を行う。
図１１（Ｂ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ２６２のゲート電極層とは電気的に接続され、トランジスタ２６２のソース電極またはドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、図１１（Ｂ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トランジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいため、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）を長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図１１（Ｂ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図１１（Ｃ）に示す半導体装置について、説明を行う。
図１１（Ｃ）に示す半導体装置は、上部に記憶回路として図１１（Ｂ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）を有し、下部に、メモリセルアレイ２５１を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
図１１（Ｃ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図１１（Ｃ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としてもよい。
トランジスタ２６２として、酸化物半導体をチャネル形成領域に用いるトランジスタを適用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、本実施の形態に示す半導体装置に、実施の形態１に示す、チャネル領域となる酸化物半導体層が酸化物積層の表面から遠ざけられているトランジスタを適用することで、信頼性が高く、安定した電気特性を示す半導体装置とすることができる。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの電子機器に応用した場合の例を図１２乃至図１５を用いて説明する。
図１２に電子機器のブロック図を示す。図１２に示す電子機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された信頼性の高い電子機器を提供することができる。
図１３に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１３に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０乃至６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、外部からの水、水分等の侵入の影響を受けにくい信頼性の高い半導体装置とすることができる。
図１４に電子書籍のブロック図を示す。図１４はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１４のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違いを示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。また、外部からの水、水分等の侵入の影響を受けにくい信頼性の高い半導体装置とすることができる。
図１５に電子機器の具体例を示す。図１５（Ａ）及び図１５（Ｂ）は、２つ折り可能なタブレット型端末である。図１５（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８を有する。
先の実施の形態に示した半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、先の実施の形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１５（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１５（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１５（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１５（Ａ）および図１５（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、本発明の一態様のトランジスタを作製し、その初期特性及び長期信頼性について評価した結果を説明する。
はじめに、本実施例で用いたトランジスタの作製方法を以下に示す。本実施例では、図１に示すトランジスタ２００と同様の構成を有するトランジスタを作製した。
本実施例において、基板にはシリコンウエハを用いた。まずシリコンウエハを、塩化水素が添加された酸化性雰囲気中で熱処理を行うことにより、膜厚１００ｎｍの熱酸化膜を形成した。熱処理の温度は９５０℃とした。
次いで、熱酸化膜上に、下地絶縁層としてＣＶＤ法によって膜厚３００ｎｍの酸化窒化シリコン膜を形成した。
次いで、酸化窒化シリコン膜の表面を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理により研磨して平坦化した。ＣＭＰ処理の条件は、ＣＭＰ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてＮＰ８０２０（ニッタ・ハース株式会社製）の５倍希釈液を用い、スラリー温度を室温とし、研磨圧０．０１ＭＰａ、基板を固定している側のスピンドル回転数は６０ｒｐｍ、研磨布が固定されているテーブル回転数は５６ｒｐｍとして、２分間処理した。酸化窒化シリコン膜の研磨量はおよそ１２ｎｍとした。
次いで、４５０℃の減圧（真空）雰囲気下にて１時間の熱処理を行った。
熱処理後の下地絶縁層へイオン注入法を用いて酸素イオンを注入した。酸素イオンの注入条件は、加速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
次いで、下地絶縁層上に第１の酸化物膜としてＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
第１の酸化物膜を成膜後、大気開放することなく連続的に酸化物半導体膜を成膜した。酸化物半導体膜としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度３００℃、基板とターゲット間の距離を６０ｍｍとした。
次いで、窒素雰囲気下にて４５０℃１時間の熱処理を行った後、同じ処理室内で加熱雰囲気を酸素雰囲気として、４５０℃１時間の熱処理を行った。
熱処理後の第１の酸化物膜及び酸化物半導体膜をフォトリソグラフィ法によって形成したマスクを用いて、島状に加工して第１の酸化物層及び酸化物半導体層とした。加工には、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法によるエッチングを適用した。エッチング条件は、エッチングガスとして、三塩化ホウ素と塩素の混合ガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）を用い、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとした。
島状の酸化物半導体層上にソース電極層及びドレイン電極層となる導電膜として、タングステン膜を膜厚１００ｎｍで成膜した。タングステン膜の成膜条件は、アルゴン雰囲気下（流量８０ｓｃｃｍ）、圧力０．８Ｐａ、電源電力（ＤＣ）１ｋＷとし、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとしてスパッタリング法によって成膜した。
タングステン膜を選択的にエッチングして、ソース電極層及びドレイン電極層を形成した。タングステン膜は、タングステン膜の第１のエッチング工程、アッシングによるレジストマスクの後退工程、及びタングステン膜の第２のエッチング工程を連続的に行うことによって、階段状の端部を形成した。
タングステン膜の第１のエッチング工程では、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃として１３秒間処理した。次いで、エッチングガスとして酸素を流量１００ｓｃｃｍで流し、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．００Ｐａ、基板温度４０℃として１５秒間処理することで、レジストマスクを後退させた。その後、該後退したレジストマスクを用いてタングステン膜の第２のエッチング工程として、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃として１２秒間処理することでソース電極層及びドレイン電極層を形成した。
ソース電極層及びドレイン電極層上に、第２の酸化物膜としてＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
次いで、第２の酸化物膜上にゲート絶縁膜として、膜厚２０ｎｍの酸化窒化シリコン膜をＣＶＤ法によって成膜した。成膜温度は３５０℃、圧力２００Ｐａとした。
ゲート絶縁膜上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜と膜厚１３５ｎｍのタングステン膜の積層を成膜し、エッチング法によって加工してゲート電極層を形成した。窒化タンタル膜の成膜条件は、アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力（ＤＣ）１ｋＷ、基板とターゲット間の距離を６０ｍｍとした。また、タングステン膜の成膜条件は、アルゴン雰囲気下（流量１００ｓｃｃｍ）、圧力２．０Ｐａ、電源電力（ＤＣ）４ｋＷ、基板とターゲット間の距離を６０ｍｍとし、基板を加熱するために、加熱したアルゴンガスを流量１０ｓｃｃｍで流した。
また、窒化タンタル膜とタングステン膜のエッチング条件は、第１エッチング条件として、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃としてタングステン膜をエッチングした。その後、第２エッチング条件として、エッチングガスとして塩素ガス（Ｃｌ２＝１００ｓｃｃｍ）を用い、電源電力２ｋＷ、バイアス電力５０Ｗとして窒化タンタル膜をエッチングした。
ゲート電極層の加工に適用したレジストマスクを除去した後、ゲート電極層をマスクとして、ゲート絶縁膜及び第２の酸化物膜をエッチングしてゲート絶縁層及び第２の酸化物層とした。エッチング条件は、エッチングガスとして、三塩化ホウ素を流量８０ｓｃｃｍで流し、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａ、基板温度７０℃とした。
次いで、第２の酸化物層及びゲート絶縁層の側面を覆い、ゲート電極層上に保護絶縁層として酸化アルミニウム膜を膜厚７０ｎｍで成膜した。酸化アルミニウム膜は、酸化アルミニウムターゲットを用いたスパッタリング法によって成膜し、成膜条件は、アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＲＦ）２．５ｋＷ、基板温度２５０℃、基板とターゲット間の距離を６０ｍｍとした。
保護絶縁層上に無機絶縁層として、膜厚３００ｎｍの酸化窒化シリコン膜をＣＶＤ法によって成膜した。
次いで、保護絶縁層及び保護絶縁層上の絶縁層（以下、当該積層構造を単に層間絶縁層とも表記する）が設けられた基板に熱処理を施した。本実施例では、層間絶縁層形成後に異なる３条件の熱処理を施したサンプルをそれぞれ作製した。
熱処理条件１では、３５０℃酸素雰囲気下にて、１時間の熱処理を行った。熱処理条件２では、４００℃酸素雰囲気下にて、１時間の熱処理を行った。また、熱処理条件３では、比較例として熱処理を行わなかった。
その後、それぞれの条件にて熱処理したサンプルについて、絶縁層及び保護絶縁層にソース電極層及びドレイン電極層に達するコンタクトホールを開口した。コンタクトホールの開口条件は、はじめに、エッチングガスとしてトリフルオロメタン及びヘリウムの混合ガス（ＣＨＦ３：Ｈｅ＝７．５ｃｃｍ：１４２．５ｓｃｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａ、基板温度７０℃として１分程度処理した後、バイアス電力を１５０Ｗに変えて４０秒程度処理して、酸化窒化シリコン膜を選択的に除去した。その後、エッチングガスとして三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）を用い、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、基板温度７０℃として酸化アルミニウム膜を選択的にエッチングした。
コンタクトホール内及び絶縁層上に、配線層を形成するための導電膜をスパッタリング法で形成した。導電膜は、膜厚５０ｎｍのチタン膜、膜厚２００ｎｍのアルミニウム膜、及び膜厚５０ｎｍのチタン膜の積層構造とした。
チタン膜の成膜条件は、アルゴン雰囲気下（流量２０ｓｃｃｍ）雰囲気下、圧力０．１Ｐａ、電源電力（ＤＣ）１２ｋＷ、基板温度室温、基板とターゲット間の距離を４００ｍｍとした。また、アルミニウム膜の成膜条件は、アルゴン雰囲気下（流量５０ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）１ｋＷ、基板温度室温、基板とターゲット間の距離を６０ｍｍとした。
その後、積層構造の導電膜を選択的にエッチングして、ソース電極層及びドレイン電極層とそれぞれ電気的に接続する配線層を形成した。配線層の加工は、第１のエッチング条件として、エッチングガスとして三塩化ホウ素と塩素の混合ガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）を用い、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、基板温度７０℃として１００秒程度処理した後、第２のエッチング条件として、エッチングガスを、四フッ化メタン（流量８０ｓｃｃｍ）、電源電力５００Ｗ、バイアス電力５０Ｗ、圧力２．０Ｐａ、基板温度７０℃として１５秒程度処理した。
その後、ポリイミド膜を１．５μｍの膜厚で塗布法によって成膜し、大気雰囲気下、３００℃で１時間の熱処理を行った。
以上によって、本実施例のトランジスタを作製した。
図１６に、作製したトランジスタの電気特性の評価結果を示す。図１６では、チャネル長（Ｌ）を０．４８μｍ、チャネル幅（Ｗ）を１μｍとしたトランジスタについて評価を行い、ドレイン電圧（Ｖｄ）３Ｖ又は０．１Ｖ、ゲート電圧（Ｖｇ）３Ｖとして駆動した場合の、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
図１６（Ａ）は、熱処理条件３（熱処理なし）としたトランジスタ（サンプル数ｎ＝２５）における電気特性の評価結果であり、図１６（Ｂ）は、熱処理条件１（３５０℃酸素雰囲気下にて１時間）としたトランジスタ（サンプル数ｎ＝２５）における電気特性の評価結果であり、図１６（Ｃ）は、熱処理条件２（４００℃酸素雰囲気下にて１時間）としたトランジスタ（サンプル数ｎ＝２５）における電気特性の評価結果である。
図１６（Ａ）、（Ｂ）、（Ｃ）より、本実施例のトランジスタは比較例も含めてノーマリオフ特性が確認された。また、層間絶縁層を形成後に熱処理を行うことで、トランジスタの電気特性のばらつきが減少していることが確認された。
また、熱処理を行うことでしきい値電圧付近でのドレイン電流の上昇が急峻となることがわかる。ドレイン電圧０．１ＶにおけるＳ値（サブスレッショルド係数）は、熱処理条件３（熱処理なし）としたトランジスタで１６４．６（ｍＶ／ｄｅｃ．）であったのに対して、熱処理条件１（３５０℃酸素雰囲気下にて１時間）としたトランジスタでは１６３．４（ｍＶ／ｄｅｃ．）であり、熱処理条件２（４００℃酸素雰囲気下にて１時間）としたトランジスタでは９７．６（ｍＶ／ｄｅｃ．）であった。よって、層間絶縁層を形成後に熱処理を行うことで、Ｓ値を低減可能であることが確認された。なお、ここでＳ値の値は、各条件にて作製したトランジスタの２５サンプルの中央値を示している。
また、ドレイン電圧０．１Ｖにおける電界効果移動度は、熱処理条件３（熱処理なし）としたトランジスタでは２．２（ｃｍ２／Ｖｓ）であったのに対して、熱処理条件１（３５０℃酸素雰囲気下にて１時間）としたトランジスタでは４．９（ｃｍ２／Ｖｓ）であり、熱処理条件２（４００℃酸素雰囲気下にて１時間）としたトランジスタでは７．７（ｃｍ２／Ｖｓ）であった。よって、層間絶縁層を形成後に熱処理を行うことで、電界効果移動度が向上することが確認された。なお、ここで電界効果移動度の値は、各条件にて作製したトランジスタの２５サンプルの中央値を示している。
以上より、層間絶縁層を形成後に熱処理を行うことで、ばらつきが低減され、良好な初期特性が得られることが示された。
また、本実施例のトランジスタの初期特性に対するチャネル長（Ｌ）の依存性を調べるため、チャネル幅（Ｗ）を１μｍとし、チャネル長（Ｌ）を０．２μｍ乃至１００μｍで条件振りしたトランジスタのしきい値電圧及びＳ値を測定した。
評価結果を図１７に示す。図１７（Ａ）、図１７（Ｂ）、図１７（Ｃ）の横軸はチャネル長（μｍ）を示し、縦軸は、ドレイン電圧３Ｖとした場合のしきい値電圧（Ｖ）を示している。図１７（Ａ）は、熱処理条件３としたトランジスタの評価結果であり、図１７（Ｂ）は、熱処理条件１としたトランジスタの評価結果であり、図１７（Ｃ）は、熱処理条件２としたトランジスタの評価結果である。
図１７（Ａ）では、チャネル長が短くなるにつれてしきい値電圧が減少しており、チャネル長が１μｍ以下となるとその傾向が顕著になる。一方で、図１７（Ｂ）及び（Ｃ）では、チャネル長の短いトランジスタでのしきい値電圧の減少は見られず、チャネル長によらずに略一定のしきい値電圧を維持していることがわかる。よって、層間絶縁層を形成後に熱処理を行うことで、チャネル長を短くすることに伴うしきい値電圧のマイナスシフトが抑制されることが確認された。
また、図１７（Ｄ）、図１７（Ｅ）、図１７（Ｆ）の横軸はチャネル長（μｍ）を示し、縦軸はドレイン電圧０．１Ｖとした場合のＳ値を示している。図１７（Ｄ）は、熱処理条件３としたトランジスタの評価結果であり、図１７（Ｅ）は、熱処理条件１としたトランジスタの評価結果であり、図１７（Ｆ）は、熱処理条件２としたトランジスタの評価結果である。
図１７（Ｄ）では、同じチャネル長を有するトランジスタ間においても大きなＳ値のばらつき見られた。一方、図１７（Ｂ）及び（Ｃ）では、同じチャネル長を有するトランジスタ間及び異なるチャネル長を有するトランジスタ間での双方においてばらつきが低減することが確認された。特に、熱処理温度の高い熱処理条件２では、ばらつきの低減とともに、Ｓ値の低減が可能であることが確認された。
以上より、層間絶縁層を形成後に熱処理を行うことで、チャネル長に依存した特性の変動を抑制することが可能であることが確認された。
また、本実施例のトランジスタの初期特性に対する、ソース電極層又はドレイン電極層と、ゲート電極層とが重畳する領域のチャネル長方向の長さ（Ｌｏｖ長）の依存性を調べるため、チャネル長（Ｌ）を１．１３μｍ、チャネル幅（Ｗ）を１０μｍとし、Ｌｏｖ長を０μｍ乃至１μｍで条件振りしたトランジスタのシフト値を測定した。
なお、シフト値とは、ドレイン電流が立ち上がるときのゲート電圧の値と定義する。具体的には、ゲート電圧に対するドレイン電流の関係を示すグラフにおいて、ドレイン電流の傾きの変化が最も急峻となる接線と、最低のドレイン電流に対応する目盛線と、が交差する点における電圧、と定義することができる。シフト値は、ドレイン電圧が３Ｖであるときの値を用いた。
評価結果を図２２に示す。図２２の横軸はＬｏｖ長（μｍ）を示し、縦軸はシフト値（Ｖ）を示している。図２２（Ａ）は、熱処理条件３としたトランジスタの評価結果であり、図２２（Ｂ）は、熱処理条件１としたトランジスタの評価結果であり、図２２（Ｃ）は、熱処理条件２としたトランジスタの評価結果である。
図２２（Ａ）では、同じＬｏｖ長を有するトランジスタ間においてもシフト値のばらつきが見られた。一方、図２２（Ｂ）及び（Ｃ）では、同じＬｏｖ長を有するトランジスタ間及び異なるＬｏｖ長を有するトランジスタ間での双方においてばらつきが低減することが確認された。
以上より、層間絶縁層を形成後に熱処理を行うことで、Ｌｏｖ長に依存した特性の変動も抑制することが可能であることが確認された。
次いで、本実施例で作製したトランジスタの信頼性を測定するために、プラスゲートＢＴ（＋ＧＢＴ：ｐｌｕｓ Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験及びマイナスゲートＢＴ（−ＧＢＴ：ｍｉｎｕｓ Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）試験を行った。なお、当該試験には、チャネル長（Ｌ）を０．４８μｍ、チャネル幅（Ｗ）を１μｍとしたトランジスタを用いた。
プラスゲートＢＴ試験では、まず基板の温度を４０℃として、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性の測定を行った後、基板の温度を１５０℃、ゲート電圧（Ｖｇ）を３．３Ｖ、ドレイン電圧（Ｖｄ）を０Ｖとして１時間保持した。その後、ゲート電圧（Ｖｇ）を０Ｖ、基板の温度を４０℃としてゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性の測定を行った。
また、マイナスゲートＢＴ試験では、まず基板の温度を４０℃として、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性の測定を行った後、基板の温度を１５０℃、ゲート電圧（Ｖｇ）を−３．３Ｖ、ドレイン電圧（Ｖｄ）を０Ｖとして１時間保持した。その後、ゲート電圧（Ｖｇ）を０Ｖ、基板の温度を４０℃としてゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性の測定を行った。
図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）にプラスゲートＢＴ試験を行った結果を示す。図１８（Ａ）は、熱処理条件３としたトランジスタの評価結果であり、図１８（Ｂ）は、熱処理条件１としたトランジスタの評価結果であり、図１８（Ｃ）は、熱処理条件２としたトランジスタの評価結果である。なお、図中の矢印は、試験前と試験後のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線のシフト（変動）を示している。
図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）より、熱処理条件の違いによって、プラスゲートＢＴ試験の結果には特段の差異は見られないものの、いずれの条件下のサンプルにおいてもしきい値電圧のシフト（変動）は少ないことが確認された。
また、図１８（Ｄ）、図１８（Ｅ）、図１８（Ｆ）にマイナスゲートＢＴ試験を行った結果を示す。図１８（Ｄ）は、熱処理条件３としたトランジスタの評価結果であり、図１８（Ｅ）は、熱処理条件１としたトランジスタの評価結果であり、図１８（Ｆ）は、熱処理条件２としたトランジスタの評価結果である。なお、図中の矢印は、試験前と試験後のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線のシフト（変動）を示している。
図１８（Ｄ）より、層間絶縁層を形成後の熱処理を行わなかったサンプルでは、マイナスゲートＢＴ試験後に、しきい値電圧のシフト（変動）が確認された。シフト量（ΔＶｔｈ）は０．７７（Ｖ）であった。一方、図１８（Ｅ）及び図１８（Ｆ）より、層間絶縁層を形成後に熱処理を行ったサンプルでは、当該しきい値電圧のシフト（変動）は低減されていることが確認された。熱処理条件１では、シフト量（ΔＶｔｈ）は、０．２０（Ｖ）にまで低減された。また、熱処理温度の高い熱処理条件２では、シフト量（ΔＶｔｈ）は、０．０３（Ｖ）であり、ほとんど変動が見られなかった。なお、ここでΔＶｔｈの値は、各条件にて作製したトランジスタの２５サンプルの中央値を示している。
以上より、本発明の一態様に係るトランジスタは、層間絶縁層を形成後に熱処理を行うことで、電気特性のばらつきが低減され、且つ良好な初期特性及び信頼性を実現可能なトランジスタであることが示された。また、層間絶縁層形成後の加熱処理温度を高温（本実施例においては４００℃）とすることで、より特性の向上したトランジスタを作製可能であることが示された。
本実施例では、本発明の一態様のトランジスタを作製し、その初期特性及び長期信頼性について評価した結果を説明する。
はじめに、本実施例で用いたトランジスタの作製方法を以下に示す。本実施例では、図１に示すトランジスタ２００と同様の構成を有するトランジスタを作製した。
本実施例において、基板にはシリコンウエハを用いた。まずシリコンウエハを、塩化水素が添加された酸化性雰囲気中で熱処理を行うことにより、膜厚１００ｎｍの熱酸化膜を形成した。熱処理の温度は９５０℃とした。次いで、熱酸化膜上に、下地絶縁層としてＣＶＤ法によって膜厚３００ｎｍの酸化窒化シリコン膜を形成した。
次いで、酸化窒化シリコン膜の表面を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理により研磨して平坦化した。ＣＭＰ処理の条件は、ＣＭＰ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてＮＰ８０２０（ニッタ・ハース株式会社製）の５倍希釈液を用い、スラリー温度を室温とし、研磨圧０．０１ＭＰａ、基板を固定している側のスピンドル回転数は６０ｒｐｍ、研磨布が固定されているテーブル回転数は５６ｒｐｍとして、２分間処理した。酸化窒化シリコン膜の研磨量はおよそ１２ｎｍとした。
次いで、４５０℃の減圧（真空）雰囲気下にて１時間の熱処理を行った。
熱処理後の下地絶縁層へイオン注入法を用いて酸素イオンを注入した。酸素イオンの注入条件は、加速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
次いで、下地絶縁層上に第１の酸化物膜としてＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。本実施例では、第１の酸化物膜の膜厚を、２０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、又は８０ｎｍの５条件とした。
第１の酸化物膜を成膜後、大気開放することなく連続的に酸化物半導体膜を成膜した。酸化物半導体膜としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度３００℃、基板とターゲット間の距離を６０ｍｍとした。
次いで、窒素雰囲気下にて４５０℃１時間の熱処理を行った後、同じ処理室内で加熱雰囲気を酸素雰囲気として、４５０℃１時間の熱処理を行った。
熱処理後の第１の酸化物膜及び酸化物半導体膜をフォトリソグラフィ法によって形成したマスクを用いて、島状に加工して第１の酸化物層及び酸化物半導体層とした。加工には、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法によるエッチングを適用した。
エッチング条件は、第１の酸化物膜の膜厚が２０ｎｍ及び４０ｎｍのサンプルでは、エッチングガスとして、三塩化ホウ素と塩素の混合ガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）を用い、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、基板温度７０℃とした。また、第１の酸化物膜の膜厚が５０ｎｍ、６０ｎｍ及び８０ｎｍのサンプルでは、エッチングガスとして、三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）を用い、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａ、基板温度７０℃とした。
島状の酸化物半導体層上にソース電極層及びドレイン電極層となる導電膜として、タングステン膜を膜厚１００ｎｍで成膜した。タングステン膜の成膜条件は、アルゴン雰囲気下（流量８０ｓｃｃｍ）、圧力０．８Ｐａ、電源電力（ＤＣ）１ｋＷとし、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとしてスパッタリング法によって成膜した。
タングステン膜を選択的にエッチングして、ソース電極層及びドレイン電極層を形成した。タングステン膜は、タングステン膜の第１のエッチング工程、アッシングによるレジストマスクの後退工程、及びタングステン膜の第２のエッチング工程を連続的に行うことによって、階段状の端部を形成した。
タングステン膜の第１のエッチング工程では、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃とした。次いで、エッチングガスとして酸素を流量１００ｓｃｃｍで流し、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．００Ｐａ、基板温度４０℃として処理することで、レジストマスクを後退させた。その後、該後退したレジストマスクを用いてタングステン膜の第２のエッチング工程として、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃として処理することでソース電極層及びドレイン電極層を形成した。
ソース電極層及びドレイン電極層上に、第２の酸化物膜としてＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
次いで、第２の酸化物膜上にゲート絶縁膜として、膜厚２０ｎｍの酸化窒化シリコン膜をＣＶＤ法によって成膜した。成膜温度は３５０℃、圧力２００Ｐａとした。
ゲート絶縁膜上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜と膜厚１３５ｎｍのタングステン膜の積層を成膜し、エッチング法によって加工してゲート電極層を形成した。窒化タンタル膜の成膜条件は、アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力（ＤＣ）１ｋＷ、基板とターゲット間の距離を６０ｍｍとした。また、タングステン膜の成膜条件は、アルゴン雰囲気下（流量１００ｓｃｃｍ）、圧力２．０Ｐａ、電源電力（ＤＣ）４ｋＷ、基板とターゲット間の距離を６０ｍｍとし、基板を加熱するために、加熱したアルゴンガスを流量１０ｓｃｃｍで流した。
また、窒化タンタル膜とタングステン膜のエッチング条件は、第１エッチング条件として、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃としてタングステン膜をエッチングした。その後、第２エッチング条件として、エッチングガスとして塩素ガス（Ｃｌ２＝１００ｓｃｃｍ）を用い、電源電力２ｋＷ、バイアス電力５０Ｗ、圧力０．６７Ｐａ、基板温度４０℃として窒化タンタル膜をエッチングした。
ゲート電極層の加工に適用したレジストマスクを除去した後、ゲート電極層をマスクとして、ゲート絶縁膜及び第２の酸化物膜をエッチングしてゲート絶縁層及び第２の酸化物層とした。エッチング条件は、エッチングガスとして、三塩化ホウ素を流量８０ｓｃｃｍで流し、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａ、基板温度７０℃とした。
次いで、第２の酸化物層及びゲート絶縁層の側面を覆い、ゲート電極層上に保護絶縁層として酸化アルミニウム膜を膜厚７０ｎｍで成膜した。酸化アルミニウム膜は、酸化アルミニウムターゲットを用いたスパッタリング法によって成膜し、成膜条件は、アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＲＦ）２．５ｋＷ、基板温度２５０℃、基板とターゲット間の距離を６０ｍｍとした。
保護絶縁層上に無機絶縁層として、膜厚３００ｎｍの酸化窒化シリコン膜をＣＶＤ法によって成膜した。
次いで、保護絶縁層及び保護絶縁層上の絶縁層（以下、当該積層構造を単に層間絶縁層とも表記する）が設けられた基板に、４００℃酸素雰囲気下にて、１時間の熱処理を行った。
熱処理後、絶縁層及び保護絶縁層にソース電極層及びドレイン電極層に達するコンタクトホールを開口した。コンタクトホールの開口条件は、はじめに、エッチングガスとしてトリフルオロメタン及びヘリウムの混合ガス（ＣＨＦ３：Ｈｅ＝７．５ｓｃｃｍ：１４２．５ｓｃｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａ、基板温度７０℃として１分程度処理した後、バイアス電力を１５０Ｗに変えて４０秒程度処理して、酸化窒化シリコン膜を選択的に除去した。その後、エッチングガスとして三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）を用い、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、基板温度７０℃として酸化アルミニウム膜を選択的にエッチングした。
コンタクトホール内及び絶縁層上に、配線層を形成するための導電膜をスパッタリング法で形成した。導電膜は、膜厚５０ｎｍのチタン膜、膜厚２００ｎｍのアルミニウム膜、及び膜厚５０ｎｍのチタン膜の積層構造とした。
チタン膜の成膜条件は、アルゴン雰囲気下（流量２０ｓｃｃｍ）雰囲気下、圧力０．１Ｐａ、電源電力（ＤＣ）１２ｋＷ、基板温度室温、基板とターゲット間の距離を４００ｍｍとした。また、アルミニウム膜の成膜条件は、アルゴン雰囲気下（流量５０ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）１ｋＷ、基板温度室温、基板とターゲット間の距離を６０ｍｍとした。
その後、積層構造の導電膜を選択的にエッチングして、ソース電極層及びドレイン電極層とそれぞれ電気的に接続する配線層を形成した。配線層の加工は、第１のエッチング条件として、エッチングガスとして三塩化ホウ素と塩素の混合ガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）を用い、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、基板温度７０℃として１００秒程度処理した後、第２のエッチング条件として、エッチングガスを、四フッ化メタン（流量８０ｓｃｃｍ）、電源電力５００Ｗ、バイアス電力５０Ｗ、圧力２．０Ｐａ、基板温度７０℃として１５秒程度処理した。
その後、ポリイミド膜を１．５μｍの膜厚で塗布法によって成膜し、大気雰囲気下、３００℃で１時間の熱処理を行った。
以上によって、本実施例のトランジスタを作製した。
図１９に、作製したトランジスタの電気特性の評価結果を示す。図１９では、ドレイン電圧（Ｖｄ）を３Ｖ又は０．１Ｖ、ゲート電圧（Ｖｇ）を３Ｖとして駆動した場合の、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
なお、図１９では、チャネル長（Ｌ）を０．４７μｍ、チャネル幅（Ｗ）を０．８μｍとしたトランジスタについて評価を行った。ここで、第１の酸化物層の膜厚が２０ｎｍ及び４０ｎｍのサンプルについては、ソース電極層又はドレイン電極層と、酸化物半導体層が重畳する領域のチャネル長方向における長さ（Ｌｏｖ長）を、０．２μｍとした。また、第１の酸化物層の膜厚が５０ｎｍ、６０ｎｍ、８０ｎｍのサンプルについては、Ｌｏｖ長を、１．０μｍとした。
図１９（Ａ）は、第１の酸化物層（Ｓ１とも表記する）の膜厚を２０ｎｍとしたトランジスタにおける電気特性の評価結果であり、図１９（Ｂ）は、第１の酸化物層の膜厚を４０ｎｍとしたトランジスタにおける電気特性の評価結果であり、図１９（Ｃ）は、第１の酸化物層の膜厚を５０ｎｍとしたトランジスタにおける電気特性の評価結果であり、図１９（Ｄ）は、第１の酸化物層の膜厚を６０ｎｍとしたトランジスタにおける電気特性の評価結果であり、図１９（Ｅ）は、第１の酸化物層の膜厚を８０ｎｍとしたトランジスタにおける電気特性の評価結果である。
図１９（Ａ）乃至（Ｅ）より、本実施例のトランジスタにおいてドレイン電圧を３Ｖとした場合のしきい値電圧は、第１の酸化物層の膜厚が２０ｎｍの場合は０．８６Ｖであり、第１の酸化物層の膜厚が４０ｎｍの場合は、０．８０Ｖであり、第１の酸化物層の膜厚が５０ｎｍの場合は０．９１Ｖであり、第１の酸化物層の膜厚が６０ｎｍの場合は０．９４Ｖであり、第１の酸化物層の膜厚が８０ｎｍの場合が０．９１Ｖであった。なお、ここでしきい値電圧の値は、各条件にて作製したトランジスタの２５サンプルの中央値を示している。
また、本実施例のトランジスタのドレイン電圧０．１ＶにおけるＳ値は、第１の酸化物層の膜厚が２０ｎｍの場合は８３．４（ｍＶ／ｄｅｃ．）であり、第１の酸化物層の膜厚が４０ｎｍの場合は８９．６（ｍＶ／ｄｅｃ．）であり、第１の酸化物層の膜厚が５０ｎｍの場合は９２．１（ｍＶ／ｄｅｃ．）であり、第１の酸化物層の膜厚が６０ｎｍの場合は９３．２（ｍＶ／ｄｅｃ．）であり、第１の酸化物層の膜厚が８０ｎｍの場合は９２．０（ｍＶ／ｄｅｃ．）であった。なお、ここでＳ値の値は、各条件にて作製したトランジスタの２５サンプルの中央値を示している。
また、本実施例のトランジスタのドレイン電圧０．１Ｖにおける電界効果移動度は、第１の酸化物層の膜厚が２０ｎｍの場合は９．１（ｃｍ２／Ｖｓ）であり、第１の酸化物層の膜厚が４０ｎｍの場合は９．７（ｃｍ２／Ｖｓ）であり、第１の酸化物層の膜厚が５０ｎｍの場合は８．３（ｃｍ２／Ｖｓ）であり、第１の酸化物層の膜厚が６０ｎｍの場合は６．９（ｃｍ２／Ｖｓ）であり、第１の酸化物層の膜厚が８０ｎｍの場合は６．６（ｃｍ２／Ｖｓ）であった。なお、ここで電界効果移動度の値は、各条件にて作製したトランジスタの２５サンプルの中央値を示している。
以上より、本実施例のトランジスタは、良好な初期特性が得られることが確認された。また、本実施例のトランジスタは、第１の酸化物層の膜厚によらずにノーマリオフ特性が確認された。
次いで、本実施例で作製したトランジスタの信頼性を測定するために、プラスゲートＢＴ試験及びマイナスゲートＢＴ試験を行った。なお、当該試験には、チャネル長（Ｌ）を０．８２μｍ（Ｓ１＝２０ｎｍ、４０ｎｍ）又は０．８１μｍ（Ｓ１＝５０ｎｍ、６０ｎｍ、８０ｎｍ）、チャネル幅（Ｗ）を１０μｍとしたトランジスタを用いた。
プラスゲートＢＴ試験では、まず基板の温度を４０℃として、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性の測定を行った後、基板の温度を１２５℃、ゲート電圧（Ｖｇ）を３．３Ｖ、ドレイン電圧（Ｖｄ）を０Ｖとして保持した。その後、ゲート電圧（Ｖｇ）を０Ｖ、基板の温度を４０℃としてゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性の測定を行った。保持時間は、１時間乃至９時間まで１時間毎、及び約２５時間としてそれぞれ測定を行った。
また、マイナスゲートＢＴ試験では、まず基板の温度を４０℃として、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性の測定を行った後、基板の温度を１２５℃、ゲート電圧（Ｖｇ）を−３．３Ｖ、ドレイン電圧（Ｖｄ）を０Ｖとして保持した。その後、ゲート電圧（Ｖｇ）を０Ｖ、基板の温度を４０℃としてゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性の測定を行った。保持時間は、１時間乃至９時間まで１時間毎、及び約２５時間としてそれぞれ測定を行った。
図２０に、プラスゲートＢＴ試験を行った結果を示す。図２０（Ａ）は、プラスゲートＢＴ試験によるしきい値電圧の変動の評価結果であり、横軸は保持時間（ｈ）、縦軸はしきい値電圧の変動値（Ｖ）を示す。また、図２０（Ｂ）は、プラスゲートＢＴ試験によるドレイン電流の変動の評価結果であり、横軸は保持時間（ｈ）、縦軸はドレイン電流の変動率（％）を示す。
図２０より、しきい値電圧及びドレイン電流共に、第１の酸化物層の膜厚を厚くすることで、変動が小さくなることが確認された。これは、第１の酸化物層の膜厚を厚くすることで、下地絶縁層と第１の酸化物層との界面に生じうるトラップ準位が、チャネルに影響を与えることが抑制されたためと理解できる。
また、本実施例のトランジスタは、ゲート絶縁層の成膜時に、下地絶縁層が第２の酸化物膜で覆われているため、下地絶縁層からの酸素の脱離を抑制することができ、且つ、ゲート電極層上の保護絶縁層として、酸素に対する透過性の低い酸化アルミニウム膜を設けることで、該保護絶縁層成膜時の下地絶縁層からの酸素の脱離を抑制することができる。このようにトランジスタの作製工程において下地絶縁層からの酸素の脱離を抑制することで、第１の酸化物層の膜厚を８０ｎｍと厚くした場合においても、第１の酸化物層を通過して下地絶縁層から酸化物半導体層への酸素の供給を効果的に行うことができることが示唆される。
また、図２１にマイナスゲートＢＴ試験を行った結果を示す。図２１（Ａ）は、マイナスゲートＢＴ試験によるしきい値電圧の変動の評価結果であり、横軸は保持時間（ｈ）、縦軸はしきい値電圧の変動値（Ｖ）を示す。また、図２１（Ｂ）は、マイナスゲートＢＴ試験によるドレイン電流の変動の評価結果であり、横軸は保持時間（ｈ）、縦軸はドレイン電流の変動率（％）を示す。
図２１より、しきい値電圧及びドレイン電流共に、第１の酸化物層の膜厚に依存せずに、いずれの条件においてもほとんど変動が見られないことが確認された。
以上より、本実施例のトランジスタは、良好な初期特性及び信頼性を実現可能なトランジスタであることが示された。特に、第１の酸化物層の膜厚を厚く（例えば、６０ｎｍ以上８０ｎｍ以下）することで、プラスゲートＢＴ試験及びマイナスゲートＢＴ試験の双方において良好な長期信頼性が得られることが示された。
１００ 基板
１０２ 下地絶縁層
１０４ 第１の酸化物層
１０４ａ 第１の酸化物膜
１０６ 酸化物半導体層
１０６ａ 酸化物半導体膜
１０８ａ ソース電極層
１０８ｂ ドレイン電極層
１１０ 第２の酸化物層
１１０ａ 第２の酸化物膜
１１２ ゲート絶縁層
１１２ａ ゲート絶縁膜
１１４ ゲート電極層
１１６ 保護絶縁層
１１８ 絶縁層
１２０ａ 配線層
１２０ｂ 配線層
２００ トランジスタ
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２６０ トランジスタ
２６２ トランジスタ
２６４ 容量素子
６０１ イオン
６０２ スパッタ粒子
６０３ 酸化物膜
６０４ 被形成面
６０５ 劈開面
６０６ 結合
６０７ プラズマ
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (6)

  1. 第１の酸化物層と、
    前記第１の酸化物層上に接する酸化物半導体層と、
    前記酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、
    前記ソース電極層及び前記ドレイン電極層上に位置し、前記酸化物半導体層と接する第２の酸化物層と、
    前記第２の酸化物層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極層と、
    前記ゲート電極層上に設けられ、前記第２の酸化物層及び前記ゲート絶縁層の側面を覆う保護絶縁層と、を有し、
    前記第１の酸化物層及び前記第２の酸化物層は、前記酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含み、
    前記保護絶縁層は、前記第２の酸化物層及び前記ゲート絶縁層よりも酸素に対する透過性が低い層である半導体装置。
  2. 酸素を含む下地絶縁層と、
    前記下地絶縁層上に接する第１の酸化物層と、
    前記第１の酸化物層上に接する酸化物半導体層と、
    前記酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、
    前記ソース電極層及び前記ドレイン電極層上に位置し、前記酸化物半導体層と接する第２の酸化物層と、
    前記第２の酸化物層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極層と、
    前記ゲート電極層上に設けられ、前記第２の酸化物層及び前記ゲート絶縁層の側面を覆う保護絶縁層と、を有し、
    前記第１の酸化物層及び前記第２の酸化物層は、前記酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含み、
    前記保護絶縁層は、前記第２の酸化物層及び前記ゲート絶縁層よりも酸素に対する透過性が低い層である半導体装置。
  3. 請求項２において、
    前記保護絶縁層は、前記酸化物半導体層の外周部において前記下地絶縁層と接する領域を有する半導体装置。
  4. 請求項１乃至３のいずれか一において、
    断面形状において、前記第２の酸化物層の上端部は、前記ゲート絶縁層の下端部と一致し、前記ゲート絶縁層の上端部は、前記ゲート電極層の下端部と一致する半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記第１の酸化物層、前記第２の酸化物層及び前記酸化物半導体層は、少なくともインジウムを含み、前記酸化物半導体層は、前記第１の酸化物層及び前記第２の酸化物層よりも高い原子数比でインジウムを含有する半導体装置。
  6. 酸素を含む下地絶縁層上に第１の酸化物膜及び酸化物半導体膜を形成し、
    前記第１の酸化物膜及び前記酸化物半導体膜を加工して、島状の第１の酸化物層及び島状の酸化物半導体層を形成し、
    前記酸化物半導体層上に接してソース電極層及びドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層上に、前記酸化物半導体層に接する第２の酸化物膜を形成し、
    前記第２の酸化物膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極層を形成し、
    前記ゲート電極層をマスクとして、前記ゲート絶縁膜及び前記第２の酸化物膜を加工して、ゲート絶縁層及び第２の酸化物層とし、
    前記第２の酸化物層及び前記ゲート絶縁層の側面を覆い、前記ゲート電極層上に位置する保護絶縁層を形成し、
    前記保護絶縁層を形成後に、加熱処理を行い、前記下地絶縁層に含まれる酸素を前記酸化物半導体層に供給する半導体装置の作製方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016157937A (ja) * 2015-02-24 2016-09-01 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2017063192A (ja) * 2015-09-24 2017-03-30 株式会社半導体エネルギー研究所 半導体装置の作製方法、電子機器の作製方法、半導体装置、表示装置、記憶装置および電子機器
JP2019169721A (ja) * 2016-04-01 2019-10-03 株式会社半導体エネルギー研究所 複合酸化物半導体、半導体装置及び表示装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
WO2015128774A1 (en) 2014-02-28 2015-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
JP6676316B2 (ja) 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9991393B2 (en) 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI605587B (zh) * 2015-11-02 2017-11-11 聯華電子股份有限公司 半導體元件及其製造方法
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2017149428A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
KR102506007B1 (ko) 2016-04-13 2023-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
US10388533B2 (en) 2017-06-16 2019-08-20 Applied Materials, Inc. Process integration method to tune resistivity of nickel silicide
CN111033702B (zh) * 2017-09-05 2023-12-05 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
TWI794340B (zh) * 2017-12-07 2023-03-01 日商半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
US11605723B2 (en) * 2020-07-28 2023-03-14 Micron Technology, Inc. Transistors and memory arrays

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010067954A (ja) * 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011228695A (ja) * 2010-04-02 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012033836A (ja) * 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
JP2012134475A (ja) * 2010-12-03 2012-07-12 Semiconductor Energy Lab Co Ltd 酸化物半導体膜および半導体装置
JP2012253329A (ja) * 2011-05-06 2012-12-20 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5937779B2 (ja) * 1977-04-20 1984-09-12 株式会社豊田中央研究所 酸素濃度検出素子
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US6683350B1 (en) * 1993-02-05 2004-01-27 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101768433B1 (ko) * 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101711870B1 (ko) * 2009-12-23 2017-03-06 삼성디스플레이 주식회사 박막트랜지스터, 그 제조방법 및 박막트랜지스터를 이용한 표시기판
KR20130014562A (ko) 2010-04-02 2013-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US8441010B2 (en) * 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8829512B2 (en) * 2010-12-28 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI416737B (zh) * 2010-12-30 2013-11-21 Au Optronics Corp 薄膜電晶體及其製造方法
SG11201504734VA (en) * 2011-06-17 2015-07-30 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
TW201322341A (zh) * 2011-11-21 2013-06-01 Ind Tech Res Inst 半導體元件以及其製造方法
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102316107B1 (ko) 2012-05-31 2021-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102243843B1 (ko) 2012-08-03 2021-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 적층막 및 반도체 장치
CN104584229B (zh) 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6211843B2 (ja) 2012-08-10 2017-10-11 株式会社半導体エネルギー研究所 半導体装置
KR102211215B1 (ko) 2012-09-14 2021-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5951442B2 (ja) 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
JP6283191B2 (ja) 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
JP6220641B2 (ja) 2012-11-15 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
TWI620323B (zh) 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9349593B2 (en) * 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
US9391096B2 (en) 2013-01-18 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010067954A (ja) * 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011228695A (ja) * 2010-04-02 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012033836A (ja) * 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
JP2012134475A (ja) * 2010-12-03 2012-07-12 Semiconductor Energy Lab Co Ltd 酸化物半導体膜および半導体装置
JP2012253329A (ja) * 2011-05-06 2012-12-20 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016157937A (ja) * 2015-02-24 2016-09-01 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2017063192A (ja) * 2015-09-24 2017-03-30 株式会社半導体エネルギー研究所 半導体装置の作製方法、電子機器の作製方法、半導体装置、表示装置、記憶装置および電子機器
JP2019169721A (ja) * 2016-04-01 2019-10-03 株式会社半導体エネルギー研究所 複合酸化物半導体、半導体装置及び表示装置
US10886373B2 (en) 2016-04-01 2021-01-05 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and method for manufacturing the same

Also Published As

Publication number Publication date
TWI615975B (zh) 2018-02-21
US10217870B2 (en) 2019-02-26
US20190123208A1 (en) 2019-04-25
KR20200135916A (ko) 2020-12-04
JP6368100B2 (ja) 2018-08-01
KR20140102146A (ko) 2014-08-21
TW201828479A (zh) 2018-08-01
US20140225103A1 (en) 2014-08-14
KR102185167B1 (ko) 2020-12-01
TWI661564B (zh) 2019-06-01
US20160049521A1 (en) 2016-02-18
US9190527B2 (en) 2015-11-17
TW201448218A (zh) 2014-12-16
KR102289316B1 (ko) 2021-08-11

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