KR20200135916A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 사용한 반도체 장치의 전기 특성의 변동을 억제하여, 신뢰성이 높은 반도체 장치를 제공한다.
산화물 반도체층의 아래쪽에 설치된 하지 절연층으로부터 채널 형성 영역에 산소를 공급함으로써, 채널 형성 영역에 형성될 수 있는 산소 결손을 보충한다. 또한, 산화물 반도체층의 위쪽에 설치된 산화물층 및 게이트 절연층의 측면을 덮도록 게이트 전극층 위에 수소의 함유량이 낮고, 산소의 투과성이 낮은 배리어층으로서 기능하는 보호 절연층을 형성함으로써, 게이트 절연층 및/또는 산화물층으로부터의 산소의 탈리를 억제하여, 채널 형성 영역에서의 산소 결손을 억제한다. 또한, 섬 형상으로 형성된 산화물 반도체층의 외주부에 있어서, 하지 절연층과 보호 절연층이 접하는 구성으로 함으로써, 하지 절연층으로부터의 산화물 반도체층 이외로의 산소의 방출(탈리)을 억제한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 물건(product; 기계(machine), 제품(manufacture), 조성물(composition of matter)을 포함) 및 방법(process; 단순 방법 및 생산 방법을 포함)에 관한 것이다. 특히 본 발명의 일 형태는, 반도체 장치, 발광 장치, 축전 장치, 그들의 구동 방법, 또는 그들의 제조 방법에 관한 것이다.
또한, 본 명세서 내에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 전기 광학 장치, 반도체 회로 및 전자 기기는 반도체 장치의 범주에 들거나, 혹는 반도체 장치를 포함하는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용해서 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는, 집적 회로(IC)나, 화상 표시 장치(간단히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물을 사용한 반도체 재료가 주목받고 있다.
예를 들어, In(인듐), Ga(갈륨), Zn(아연)을 포함하는 산화물(산화물 반도체)을 사용한 트랜지스터가 개시되어 있다(특허문헌 1).
또한, 산화물 반도체를 사용한 반도체 장치의 제조 프로세스 중에, 산화물 반도체로부터 산소가 탈리하여, 산소 결손이 형성되는 것이 특허문헌 2에 개시되어 있다.
일본 특허 공개 제2006-165528호 공보 일본 특허 공개 제2011-222767호 공보
본 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치에 양호한 전기 특성을 부여하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치의 전기 특성의 변동을 억제하여, 신뢰성이 높은 반도체 장치 등을 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 형태는, 결함이 저감된 반도체 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 불순물이 저감된 반도체 장치 등을 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는, 다른 과제의 기재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 밝혀질 것이다. 따라서, 명세서, 도면, 청구항 등으로부터 이들 이외의 과제를 추출하는 것이 가능하다.
산화물 반도체를 사용해서 트랜지스터를 제작하는 경우, 산화물 반도체의 캐리어의 발생 요인 중 하나로서, 산소 결손을 들 수 있다. 트랜지스터의 채널 형성 영역을 포함하는 산화물 반도체에 산소 결손이 많이 존재하면, 채널 형성 영역 내에 캐리어를 발생시켜 버려, 트랜지스터의 노멀리 온화, 누설 전류의 증대, 스트레스 인가에 의한 임계값 전압의 시프트(변동) 등, 전기 특성의 불량을 일으키는 요인으로 된다.
또한, 산화물 반도체층에 있어서, 수소, 실리콘, 질소, 탄소 및 주성분 이외의 금속 원소는 불순물로 된다. 예를 들어, 산화물 반도체층 내에서 실리콘은 불순물 준위를 형성하고, 그 불순물 준위가 트랩으로 되어 트랜지스터의 전기 특성을 열화시키는 경우가 있다.
그로 인해, 산화물 반도체를 사용한 반도체 장치에 있어서 안정된 전기 특성을 얻기 위해서는, 그 산화물 반도체 내의 산소 결손을 저감하고, 또한 수소 및 실리콘 등의 불순물 농도를 저감하는 조치를 강구할 것이 요구된다.
따라서, 본 발명의 일 형태의 반도체 장치에서는, 산화물 반도체층의 아래쪽에 설치된 하지 절연층으로부터 채널 형성 영역에 산소를 공급함으로써, 채널 형성 영역에 형성될 수 있는 산소 결손을 보충한다. 또한, 산화물 반도체층의 위쪽에 설치된 산화물층 및 게이트 절연층의 측면을 덮어 게이트 전극층 위에, 수소의 함유량이 낮고, 산소의 투과성이 낮은 배리어층으로서 기능하는 보호 절연층을 형성함으로써, 게이트 절연층 및/또는 산화물층으로부터의 산소의 탈리를 억제하고, 채널 형성 영역에서의 산소 결손을 억제한다. 또한, 섬 형상으로 형성된 산화물 반도체층의 외주부에서, 하지 절연층과 보호 절연층이 접하는 구성으로 함으로써, 하지 절연층으로부터의 산화물 반도체층 이외에의 산소의 방출(탈리)을 억제한다.
또한, 채널을 형성하는 산화물 반도체층의 위쪽 및 아래쪽에 접하여, 그 산화물 반도체층을 구성하는 금속 원소를 1종 이상 포함하는 산화물층을 설치한다. 이에 의해, 채널 형성 영역을 실리콘 등의 산화물 반도체층에 있어서 불순물로 되는 원소를 주성분으로 하는 절연층(예를 들어 게이트 절연층)으로부터 이격할 수 있다. 또한, 상기 산화물층과 산화물 반도체층의 계면에는, 계면 준위가 형성되기 어렵기 때문에, 트랜지스터의 임계값 전압 등의 전기 특성의 편차를 저감할 수 있다.
본 발명의 일 형태에 관한 반도체 장치는, 상술한 구성을 가짐으로써, 채널로서 기능하는(캐리어의 주된 경로로 되는) 산화물 반도체층의 불순물 농도를 저감하여, 고순도 진성화할 수 있다. 고순도 진성화란, 산화물 반도체층을 진성(i형) 또는 실질적으로 진성으로 하는 것을 말한다. 또한, 본 명세서 등에서 실질적으로 진성이라고 하는 경우, 산화물 반도체층의 캐리어 밀도는, 1×1017/㎤ 미만, 1×1015/㎤ 미만 또는 1×1013/㎤ 미만이다. 산화물 반도체층을 고순도 진성화함으로써, 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
보다 구체적으로는, 예를 들어 이하의 구성으로 할 수 있다.
본 발명의 일 형태는, 제1 산화물층과, 제1 산화물층 위에 접하는 산화물 반도체층과, 산화물 반도체층과 전기적으로 접속하는 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 위치하여, 산화물 반도체층과 접하는 제2 산화물층과, 제2 산화물층 위의 게이트 절연층과, 게이트 절연층을 개재하여 산화물 반도체층과 중첩하는 게이트 전극층과, 게이트 전극층 위에 설치되어, 제2 산화물층 및 게이트 절연층의 측면을 덮는 보호 절연층을 갖고, 제1 산화물층 및 제2 산화물층은, 산화물 반도체층을 구성하는 금속 원소 중 적어도 하나의 금속 원소를 구성 원소로서 포함하고, 보호 절연층은, 제2 산화물층 및 게이트 절연층보다도 산소에 대한 투과성이 낮은 층인 반도체 장치이다.
또한, 본 발명의 일 형태는, 산소를 포함하는 하지 절연층과, 하지 절연층 위에 접하는 제1 산화물층과, 제1 산화물층 위에 접하는 산화물 반도체층과, 산화물 반도체층과 전기적으로 접속하는 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 위치하여, 산화물 반도체층과 접하는 제2 산화물층과, 제2 산화물층 위의 게이트 절연층과, 게이트 절연층을 개재하여 산화물 반도체층과 중첩하는 게이트 전극층과, 게이트 전극층 위에 설치되어, 제2 산화물층 및 게이트 절연층의 측면을 덮는 보호 절연층을 갖고, 제1 산화물층 및 제2 산화물층은, 산화물 반도체층을 구성하는 금속 원소 중 적어도 하나의 금속 원소를 구성 원소로서 포함하고, 보호 절연층은, 제2 산화물층 및 게이트 절연층보다도 산소에 대한 투과성이 낮은 층인 반도체 장치이다.
상기 반도체 장치에 있어서, 보호 절연층은, 산화물 반도체층의 외주부에서 하지 절연층과 접하는 영역을 갖는 것이 바람직하다.
또한, 상기 반도체 장치에 있어서, 제2 산화물층의 상단부는, 게이트 절연층의 하단부와 일치하고, 게이트 절연층의 상단부는, 게이트 전극층의 하단부와 일치하는 것이 바람직하다.
또한, 상기 반도체 장치에 있어서, 제1 산화물층, 제2 산화물층 및 산화물 반도체층은, 적어도 인듐을 포함하고, 산화물 반도체층은, 제1 산화물층 및 제2 산화물층보다도 높은 원자수비로 인듐을 함유하는 것이 바람직하다.
또한, 본 발명의 다른 일 형태는, 산소를 포함하는 하지 절연층 위에 제1 산화물막 및 산화물 반도체막을 형성하고, 제1 산화물막 및 산화물 반도체막을 가공하여, 섬 형상의 제1 산화물층 및 섬 형상의 산화물 반도체층을 형성하고, 산화물 반도체층 위에 접하여 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층에 접하는 제2 산화물막을 형성하고, 제2 산화물막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극층을 형성하고, 게이트 전극층을 마스크로 사용해서, 게이트 절연막 및 제2 산화물막을 가공하여, 게이트 절연층 및 제2 산화물층으로 하고, 제2 산화물층 및 게이트 절연층의 측면을 덮어, 게이트 전극층 위에 위치하는 보호 절연층을 형성하고, 보호 절연층을 형성한 후에, 가열 처리를 행하여, 하지 절연층에 포함되는 산소를 산화물 반도체층에 공급하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태에 의해, 산화물 반도체를 사용한 트랜지스터에 양호한 전기 특성을 부여할 수 있다.
또한, 본 발명의 일 형태에 의해, 산화물 반도체를 사용한 반도체 장치의 전기 특성의 변동을 억제하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하는 평면도 및 단면도.
도 2는 반도체 장치에 포함되는 적층 구조의 밴드 구조를 설명하는 도면.
도 3은 반도체 장치의 제작 방법의 일례를 설명하는 단면도.
도 4는 반도체 장치의 제작 방법의 일례를 설명하는 단면도.
도 5는 산화물 반도체의 극미 전자선 회절 패턴을 도시하는 도면.
도 6은 타깃으로부터 박리하는 스퍼터 입자가 피성막면에 도달하는 모습을 도시한 모식도.
도 7은 타깃에 포함되는 결정 구조의 일례를 나타내는 도면.
도 8은 DC 전원, AC 전원을 사용한 스퍼터링법에서의 플라즈마 방전을 설명하는 도면.
도 9는 스퍼터 입자가 피성막면에 도달하는 모습을 도시한 모식도.
도 10은 본 발명의 일 형태의 반도체 장치의 회로도.
도 11은 본 발명의 일 형태의 반도체 장치의 회로도 및 개념도.
도 12는 본 발명의 일 형태의 반도체 장치의 블록도.
도 13은 본 발명의 일 형태의 반도체 장치의 블록도.
도 14는 본 발명의 일 형태의 반도체 장치의 블록도.
도 15는 본 발명의 일 형태의 반도체 장치를 적용할 수 있는 전자 기기.
도 16은 실시예 1의 트랜지스터의 전기 특성의 평가 결과.
도 17은 실시예 1의 트랜지스터의 전기 특성의 채널 길이 의존성의 평가 결과.
도 18은 실시예 1의 트랜지스터의 신뢰성 시험의 평가 결과.
도 19는 실시예 2의 트랜지스터의 전기 특성의 평가 결과.
도 20은 실시예 2의 트랜지스터의 신뢰성 시험의 평가 결과.
도 21은 실시예 2의 트랜지스터의 신뢰성 시험의 평가 결과.
도 22는 실시예 1의 트랜지스터의 전기 특성의 Lov 길이 의존성의 평가 결과.
이하에서는, 개시하는 발명의 실시 형태에 대하여 도면을 사용해서 상세하게 설명한다. 단, 본 명세서에 개시하는 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서 본 명세서에 개시하는 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에 나타내는 본 발명의 일 형태의 구성에 있어서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는, 동일한 부호를 다른 도면 사이에서 공통되게 사용하고, 그 반복된 설명은 생략한다. 또한, 마찬가지의 기능을 가리키는 경우에는, 해치 패턴을 동일하게 하며, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서 등에서의 「제1」, 「제2」 등의 서수사는, 구성 요소의 혼동을 피하기 위해 붙이는 것이며, 수적으로 한정하는 것은 아니다.
또한, 트랜지스터의 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체하는 경우가 있다. 이로 인해, 본 명세서에서는, 「소스」나 「드레인」의 용어는, 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서, 예를 들어 물체의 형상을 「직경」, 「입경」, 「크기」, 「사이즈」, 「폭」 등으로 규정하는 경우, 물체가 수용되는 최소의 입방체에서의 1변의 길이 또는 물체의 1 단면에서의 원 상당 직경으로 바꿔 이해해도 된다. 물체의 1 단면에서의 원 상당 직경이란, 물체의 1 단면과 똑같은 면적으로 되는 정원(正圓)의 직경을 말한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 도 1 내지 도 4를 사용해서 설명한다. 본 실시 형태에서는, 반도체 장치의 일례로서, 산화물 반도체층을 갖는 톱 게이트 구조의 트랜지스터를 나타낸다.
<반도체 장치의 구성예>
도 1에 트랜지스터(200)의 구성예를 나타낸다. 도 1의 (a)는 트랜지스터(200)의 평면도이고, 도 1의 (b)는 도 1의 (a)의 V1-W1에서의 단면도이고, 도 1의 (c)는 도 1의 (a)의 X1-Y1에서의 단면도이다. 또한, 도 1의 (a)에서는, 번잡해지는 것을 피하기 위해서, 반도체 장치의 구성 요소의 일부(예를 들어, 보호 절연층(116) 등)를 생략해서 도시하고 있다.
도 1에 도시하는 트랜지스터(200)는 절연 표면을 갖는 기판(100)에 설치된 하지 절연층(102) 위에 섬 형상의 제1 산화물층(104)과, 제1 산화물층(104) 위에 접하는 섬 형상의 산화물 반도체층(106)과, 산화물 반도체층(106)과 전기적으로 접속하는 소스 전극층(108a) 및 드레인 전극층(108b)과, 소스 전극층(108a) 및 드레인 전극층(108b) 위에 위치하여, 산화물 반도체층(106)과 접하는 제2 산화물층(110)과, 제2 산화물층(110) 위의 게이트 절연층(112)과, 게이트 절연층(112)을 개재하여 산화물 반도체층(106)과 중첩하는 게이트 전극층(114)과, 게이트 전극층(114) 위에 설치되어, 제2 산화물층(110) 및 게이트 절연층(112)의 측면을 덮는 보호 절연층(116)을 갖고 있다. 또한, 보호 절연층(116) 위의 절연층(118)을 트랜지스터(200)의 구성 요소에 포함시켜도 된다. 또한, 소스 전극층(108a) 및 드레인 전극층(108b)과 각각 전기적으로 접속하는 배선층(120a) 및 배선층(120b)을 트랜지스터(200)의 구성 요소에 포함시켜도 된다.
도 1의 (b)에 도시한 바와 같이, 트랜지스터(200)는 채널 폭 방향의 단면에서, 섬 형상의 제1 산화물층(104) 및 산화물 반도체층(106)의 측면을 제2 산화물층(110)이 덮고, 또한 제2 산화물층(110)의 측면을 게이트 절연층(112)이 덮는 구성을 갖는다. 상기 구성으로 함으로써, 산화물 반도체층(106)의 채널 폭 방향 단부에서 발생할 수 있는 기생 채널의 영향을 저감할 수 있다.
또한, 도 1의 (a) 및 도 1의 (c)에 도시한 바와 같이, 제2 산화물층(110) 및 게이트 절연층(112)은 게이트 전극층(114)과 동일한 평면 형상을 갖고 있으며, 환언하면, 단면 형상에 있어서 제2 산화물층(110)의 상단부는, 게이트 절연층(112)의 하단부와 일치하고, 게이트 절연층(112)의 상단부는, 게이트 전극층(114)의 하단부와 일치한다. 이러한 형상은, 게이트 전극층(114)을 마스크로 사용해서(또는, 게이트 전극층(114)을 형성한 마스크와 동일한 마스크를 사용해서), 제2 산화물층(110) 및 게이트 절연층(112)을 가공함으로써, 형성할 수 있다. 또한, 본 명세서 등에서 「동일」 또는 「일치」라는 표현은, 반드시 정확히 동일하거나, 일치할 필요는 없다는 취지에서 사용하는 것이며, 대략 동일하거나 또는 대략 일치한다는 의미를 범주에 포함한다. 예를 들어, 동일한 마스크를 사용한 에칭에 의해 얻어진 형상에서의 일치의 정도를 포함한다.
도 1의 (c)에 도시한 바와 같이, 제2 산화물층(110) 및 게이트 절연층(112)의 측면은, 보호 절연층(116)에 의해 덮여 있다. 또한, 보호 절연층(116)은 섬 형상의 산화물 반도체층(106)의 외주부에서, 하지 절연층(102)과 접하는 영역을 갖는다.
트랜지스터(200)에 포함되는 구성 요소에 대해서, 이하에 상세하게 설명한다.
≪기판≫
기판(100)은 단순한 지지 부재에 한하지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 된다. 이 경우, 트랜지스터(200)의 게이트 전극층(114), 소스 전극층(108a), 드레인 전극층(108b), 배선층(120a) 또는 배선층(120b) 중 적어도 하나는, 상기 다른 디바이스와 전기적으로 접속되어 있어도 된다.
≪하지 절연층≫
하지 절연층(102)은 기판(100)으로부터의 불순물의 확산을 방지하는 역할을 갖는 것 외에, 제1 산화물층(104) 및/또는 산화물 반도체층(106)에 산소를 공급하는 역할을 담당한다. 따라서, 하지 절연층(102)에는 산소를 포함하는 절연층을 사용하는 것으로 한다. 하지 절연층(102)으로부터 산소가 공급됨으로써, 산화물 반도체층(106)에서의 산소 결손을 저감하는 것이 가능해진다. 또한, 상술한 바와 같이 기판(100)이 다른 디바이스가 형성된 기판인 경우, 하지 절연층(102)은 층간 절연막으로서의 기능도 갖는다. 그 경우에는, 표면이 평탄해지도록 CMP(Chemical Mechanical Polishing)법 등에 의해 하지 절연층(102)에 평탄화 처리를 행하는 것이 바람직하다.
본 실시 형태의 트랜지스터(200)에 있어서, 산소를 함유하는 하지 절연층(102)이 산화물 반도체층을 포함하는 적층 구조의 하방에 설치되어 있다. 이러한 구성으로 함으로써, 하지 절연층(102)에 포함되는 산소를, 채널 형성 영역에 공급하는 것이 가능해진다. 하지 절연층(102)은 화학양론적 조성보다도 과잉으로 산소를 함유하는 영역을 갖는 것이 바람직하다. 하지 절연층(102)이 과잉으로 산소를 함유함으로써, 채널 형성 영역에의 산소의 공급이 보다 촉진된다.
또한, 본 명세서 등에서, 과잉 산소란, 가열 처리에 의해 산화물 반도체층 내, 또는 산화실리콘 내, 또는 산화질화실리콘 내를 이동 가능한 산소, 또는 본래의 화학양론적 조성에서 존재하는 산소보다 과잉으로 존재하는 산소, 또는 산소의 부족에 의한 Vo(산소 베이컨시(빈 구멍))를 만족하거나 또는 충전하는 기능을 갖는 산소를 나타낸다.
≪제1 산화물층, 산화물 반도체층, 제2 산화물층≫
트랜지스터(200)는 하지 절연층(102)과 게이트 절연층(112) 사이에, 제1 산화물층(104), 산화물 반도체층(106) 및 제2 산화물층(110)을 포함하는 적층 구조를 갖는다.
제1 산화물층(104) 및 제2 산화물층(110)은 산화물 반도체층(106)을 구성하는 금속 원소를 1종 이상 포함하는 산화물층이다.
산화물 반도체층(106)으로서는, 적어도 인듐, 아연 및 M(M은, Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 층을 포함한다. 산화물 반도체층(106)이 인듐을 포함하면, 트랜지스터의 캐리어 이동도가 높아지기 때문에, 바람직하다.
산화물 반도체층(106)의 하층의 제1 산화물층(104)으로서는 In-M-Zn 산화물(M은, Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)로 표기되고, 산화물 반도체층(106)보다도 In에 대한 M의 원자수비가 높은 산화물층을 포함한다. 구체적으로는, 제1 산화물층(104)으로서, 산화물 반도체층(106)보다도 전술한 원소 M을 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비로 포함하는 산화물층을 사용한다. 전술한 원소 M은 인듐보다도 산소와 강하게 결합하기 때문에, 산소 결손이 산화물층에 발생하는 것을 억제하는 기능을 갖는다. 즉, 제1 산화물층(104)은 산화물 반도체층(106)보다도 산소 결손이 발생하기 어려운 산화물층이다.
또한, 산화물 반도체층(106)의 상층의 제2 산화물층(110)으로서는, 제1 산화물층(104)과 마찬가지로 In-M-Zn 산화물(M은, Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)로 표기되고, 산화물 반도체층(106)보다도 In에 대한 M의 원자수비가 높은 산화물층을 포함한다. 구체적으로는, 제2 산화물층(110)으로서, 산화물 반도체층(106)보다도 전술한 원소 M을 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비로 포함하는 산화물층을 사용한다. 또한, In에 대한 M의 원자수비가 너무 많으면, 제2 산화물층(110)의 밴드 갭이 커져서 절연층으로서 기능할 수 있기 때문에, 제2 산화물층(110)이 반도체층으로서 기능할 수 있을 정도로 M의 원자수비를 조정하는 것이 바람직하다. 단, M의 원자수비에 따라서는 제2 산화물층(110)이 게이트 절연층의 일부로서 기능하기도 한다.
제1 산화물층(104), 산화물 반도체층(106), 제2 산화물층(110)이 적어도 인듐, 아연 및 M(M은, Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물일 때, 제1 산화물층(104)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체층(106)을 In:M:Zn=x2:y2:z2[원자수비], 제2 산화물층(110)을 In:M:Zn=x3:y3:z3[원자수비]라 하면, y1/x1 및 y3/x3이 y2/x2보다도 커지는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다도 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 한다. 이때, 산화물 반도체층(106)에 있어서, y2가 x2 이상이면 트랜지스터의 전기 특성을 안정시킬 수 있다. 단, y2가 x2의 3배 이상이 되면 트랜지스터의 전계 효과 이동도가 저하되어 버리기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
또한, 제1 산화물층(104)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In과 M의 원자수 비율은 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더욱 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상으로 한다. 또한, 산화물 반도체층(106)이 In-M-Zn 산화물일 때, Zn과 O를 제외한 In과 M의 원자수 비율은 바람직하게는 In이 25atomic％ 이상, M이 75atomic％ 미만, 더욱 바람직하게는 In이 34atomic％ 이상, M이 66atomic％ 미만으로 한다. 또한, 제2 산화물층(110)이 In-M-Zn 산화물일 때, Zn과 O를 제외한 In과 M의 원자수 비율은 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더욱 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상으로 한다.
또한, 제1 산화물층(104)과, 제2 산화물층(110)은, 다른 구성 원소를 포함하는 층이어도 되고, 동일한 구성 원소를 동일한 원자수비로, 또는 다른 원자수비로 포함하는 층이어도 된다.
제1 산화물층(104), 산화물 반도체층(106) 및 제2 산화물층(110)에는, 예를 들어 인듐, 아연 및 갈륨을 포함한 산화물 반도체를 사용할 수 있다.
제1 산화물층(104)의 막 두께는, 적어도 산화물 반도체층(106)보다도 두껍게 설치하는 것이 바람직하다. 제1 산화물층(104)의 막 두께를 두껍게 함으로써, 하지 절연층(102)과 제1 산화물층(104)의 계면에 발생할 수 있는 트랩 준위가, 채널에 영향을 미치는 것을 억제할 수 있다. 단, 제1 산화물층(104)은 하지 절연층(102)으로부터 산화물 반도체층(106)에 공급되는 산소의 경로로 되는 층이기 때문에, 그 막 두께를 너무 두껍게 하면 산소의 공급이 저해되기 때문에 바람직하지 않다. 구체적으로 제1 산화물층(104)의 막 두께는, 예를 들어 20㎚ 이상이며, 200㎚ 이하, 120㎚ 이하 또는 80㎚ 이하로 할 수 있다.
또한, 산화물 반도체층(106)의 막 두께는, 제2 산화물층(110)보다도 크고, 제1 산화물층(104)보다도 작은 막 두께로 하는 것이 바람직하다. 산화물 반도체층(106)의 막 두께는, 예를 들어 1㎚ 이상 40㎚ 이하, 바람직하게는 5㎚ 이상 20㎚ 이하로 한다.
또한, 제2 산화물층(110)은 산화물 반도체에 있어서 불순물로 되는 게이트 절연층(112)의 구성 원소가 산화물 반도체층(106)으로 혼입되는 것을 억제하는 두께 이상으로 한다. 또한, 제2 산화물층(110)은 게이트 전극층(114)과 채널로서 기능하는 산화물 반도체층(106) 사이에 설치되는 층이기 때문에, 트랜지스터의 온 전류를 향상시키기 위해서는 가능한 한 얇게 하는 것이 바람직하다. 구체적으로는, 제2 산화물층(110)의 막 두께는, 예를 들어 0.3㎚ 이상 10㎚ 미만, 바람직하게는 0.3㎚ 이상 5㎚ 이하로 할 수 있다.
또한, 제1 산화물층(104) 및 제2 산화물층(110)은 산화물 반도체층(106)을 구성하는 금속 원소를 1종 이상 포함하고, 전도대 하단부의 에너지가 산화물 반도체층(106)보다도, 0.05eV, 0.07eV, 0.1eV, 0.15eV 중 어느 하나 이상이며, 2eV, 1eV, 0.5eV, 0.4eV 중 어느 하나 이하의 범위로 진공 준위에 가까운 산화물 반도체에서 형성하는 것이 바람직하다.
이러한 구조에 있어서, 게이트 전극층(114)에 전계를 인가하면, 산화물 반도체층을 포함하는 적층 구조 중, 전도대 하단부의 에너지가 가장 작은 층인 산화물 반도체층(106)에 채널이 형성된다. 즉, 산화물 반도체층(106)과 게이트 절연층(112) 사이에 제2 산화물층(110)이 형성되어 있음으로써, 트랜지스터의 채널을 게이트 절연층(112)과 접하지 않는 구조로 할 수 있다.
또한, 채널을 형성하는 산화물 반도체층(106)의 위쪽 및 아래쪽에 접하여, 산화물 반도체층(106)보다도 산소 결손이 발생하기 어려운 산화물층을 형성함으로써, 트랜지스터의 채널에서의 산소 결손의 형성을 억제할 수 있다.
또한, 산화물 반도체층(106)을 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS에서의 분석에 있어서, 실리콘 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 바람직하게는 3×1018atoms/㎤ 미만, 바람직하게는 1×1018atoms/㎤ 미만으로 한다. 또한, 수소 농도는, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하로 한다. 또한, 질소 농도는, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하로 한다.
또한, 산화물 반도체층(106)이 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체층(106)의 결정성을 저하시키는 경우가 있다. 산화물 반도체층(106)의 결정성을 저하시키지 않기 위해서는, 실리콘 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 하면 된다. 또한, 탄소 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 하면 된다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체층(106)을 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 고순도화된 산화물 반도체층을 사용한 트랜지스터가 오프 상태일 때의 드레인 전류는, 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더욱 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, 트랜지스터가 오프 상태란, ｎ채널형 트랜지스터의 경우, 게이트 전압이 임계값 전압보다도 충분히 작은 상태를 말한다. 구체적으로는, 게이트 전압이 임계값 전압보다도 1V 이상, 2V 이상 또는 3V 이상 작으면, 트랜지스터는 오프 상태로 된다.
≪소스 전극층 및 드레인 전극층≫
소스 전극층(108a) 및 드레인 전극층(108b)에는, 산소와 결합하기 쉬운 도전 재료를 바람직하게 사용할 수 있다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 등을 사용할 수 있다. 후의 프로세스 온도를 비교적 높게 할 수 있는 등을 고려하면, 융점이 높은 W를 사용하는 것이 특히 바람직하다. 또한, 산소와 결합하기 쉬운 도전 재료에는, 산소가 확산되기 쉬운 재료도 포함된다.
이러한 도전 재료와 산화물 반도체층(106)을 접촉시키면, 산화물 반도체층(106) 내의 산소가, 산소와 결합하기 쉬운 도전 재료측으로 도입된다. 트랜지스터의 제작 공정에는, 몇몇 가열 공정이 있기 때문에, 상기 산소의 이동에 의해, 산화물 반도체층(106)에 있어서 소스 전극층(108a) 및 드레인 전극층(108b)과 접촉한 계면 근방의 영역에 산소 결손이 발생하여, n형화한 영역을 형성할 수 있다. 상기 n형화한 영역은 트랜지스터(200)의 소스 또는 드레인으로서 작용시킬 수 있다. 또한, n형화한 영역은, 제1 산화물층(104)에 있어서, 소스 전극층(108a) 및 드레인 전극층(108b)과 접하는 영역에서도 형성될 수 있다.
또한, n형화한 영역에는, 소스 전극층(108a) 및 드레인 전극층(108b)의 구성 원소가 혼입되는 경우가 있다. 또한, n형화한 영역에 접하는 소스 전극층(108a) 및 드레인 전극층(108b)에서는, 일부 산소의 농도가 높은 영역이 형성될 수 있다. 또한, n형화한 영역에 접하는 소스 전극층(108a) 및 드레인 전극층(108b)에서는, 산화물 반도체층(106) 및/또는 제1 산화물층(104)의 구성 원소가 혼입되는 경우가 있다. 즉, 산화물 반도체층(106) 및/또는 제1 산화물층(104)의 소스 전극층(108a) 및 드레인 전극층(108b)에 접촉하는 계면 근방에는, 그 접촉한 2층의 혼합 영역 또는 혼합층이라 칭할 수 있는 개소가 형성되기도 한다.
또한, 상기 산소 결손의 발생에 의해 n형화한 영역이 트랜지스터의 채널 길이 방향으로 연장되는 경우가 있다. 채널 길이가 매우 짧은 트랜지스터의 경우, n형화한 영역이 채널 길이 방향으로 연장됨으로써, 임계값 전압의 시프트나 게이트 전압에서 온/오프의 제어를 할 수 없는 상태(도통 상태)가 나타나는 등의 전기 특성의 불량이 발생하는 경우가 있다. 그로 인해, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우에는, 소스 전극 및 드레인 전극에는, 산소와 결합하기 어려운 도전 재료를 사용하는 것이 바람직하다. 상기 도전 재료로서는, 예를 들어 질화탄탈륨, 질화티타늄 등을 사용하는 것이 바람직하다. 또한, 산소와 결합하기 어려운 도전 재료에는, 산소가 확산되기 어려운 재료도 포함된다.
≪게이트 절연층≫
게이트 절연층(112)으로서는, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 질화실리콘막, 산화질화실리콘막, 산화질화알루미늄막 또는 질화산화실리콘막 등을 사용할 수 있다. 게이트 절연층(112)이 산소를 포함하는 막이면, 제2 산화물층(110) 또는 산화물 반도체층(106)에 산소를 공급할 수 있기 때문에 바람직하다. 또한, 게이트 절연층(112)에는, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트, 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 산화란탄 등의 재료를 사용해도 된다. 또한, 게이트 절연층(112)은 단층 구조로 해도 되고, 적층 구조로 해도 된다.
≪게이트 전극층≫
게이트 전극층(114)의 재료는, 몰리브덴, 티타늄, 탄탈륨, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소를 포함하는 금속막 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, 게이트 전극층(114)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용해도 된다. 또는, 인듐주석산화물, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 전극층(114)은 단층 구조 또는 적층 구조로 할 수 있다. 또한, 게이트 절연층(112)과 접하는 게이트 전극층(114)의 1층으로서, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들의 막은 5eV(전자 볼트) 이상 또는 5.5eV(전자 볼트) 이상의 일함수를 갖고, 게이트 전극층으로서 사용한 경우, 트랜지스터의 임계값 전압을 플러스측으로 시프트시킬 수 있으며, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
≪보호 절연층≫
트랜지스터(200)에 있어서, 제2 산화물층(110) 및 게이트 절연층(112)의 측면을 덮도록 게이트 전극층(114) 위에 설치되는 보호 절연층(116)으로서, 제2 산화물층(110) 및 게이트 절연층(112)보다도 산소에 대한 투과성이 낮은(산소에 대한 배리어성을 갖는) 절연층을 형성한다. 제2 산화물층(110) 및 게이트 절연층(112)의 측면에 접하여 산소에 대한 배리어성을 갖는 보호 절연층(116)을 설치함으로써, 상기 제2 산화물층(110) 및 게이트 절연층(112)으로부터의 산소의 탈리를 억제할 수 있다. 제2 산화물층(110) 및 게이트 절연층(112)으로부터의 산소의 탈리를 억제함으로써, 상기 막 내에 포함되는 산소 결손에 기인하는 산화물 반도체층(106)으로부터의 산소의 인출을 억제할 수 있으며, 결과적으로 채널 형성 영역의 산소 결손을 억제할 수 있다. 또한, 보호 절연층(116)은 섬 형상의 산화물 반도체층(106)의 외주부에서 하지 절연층(102)과 접하는 영역을 갖기 때문에, 하지 절연층(102)보다도 산소에 대한 투과성이 낮은 절연층을 적용하면 하지 절연층(102)으로부터의 산소의 탈리를 억제할 수 있어, 바람직하다. 이러한 보호 절연층으로서, 예를 들어 산화알루미늄막, 질화실리콘막 또는 질화산화실리콘막을 설치할 수 있다.
또한, 산화물 반도체는, 산소 결손에 더하여 수소가 캐리어의 공급원으로 된다. 산화물 반도체 내에 수소가 포함되면, 전도대에 가까운 준위(얕은 준위)에 도너가 생성되어 저저항화(n형화)되어 버린다. 따라서, 보호 절연층(116)으로서 수소에 대한 투과성이 낮은 절연층을 적용하는 것이 바람직하다. 또한, 보호 절연층(116)에 포함되는 수소 농도를 저감하는 것이 바람직하다. 구체적으로는, 보호 절연층(116)에 포함되는 수소 농도는, 5×1019atoms·㎝-3 미만으로 하는 것이 바람직하고, 5×1018atoms·㎝-3 미만으로 하는 것이 보다 바람직하다.
<트랜지스터에 포함되는 적층 구조의 밴드 구조>
트랜지스터(200)에 포함되는 하지 절연층(102), 제1 산화물층(104), 산화물 반도체층(106), 제2 산화물층(110) 및 게이트 절연층(112)이 갖는 밴드 구조에 대하여 도 2를 사용해서 설명한다.
도 2의 (a), 도 2의 (b)에 있어서, EcI1, EcS1, EcS2, EcS3, EcI2는 각각 하지 절연층(102), 제1 산화물층(104), 산화물 반도체층(106), 제2 산화물층(110) 및 게이트 절연층(112)의 전도대 하단부의 에너지를 모식적으로 도시하고 있다. 또한 여기에서는 편의상, 도 1에서의 각각의 층의 두께는 고려하지 않는다.
여기서, 진공 준위(Ev)와 전도대 하단부(Ec)의 에너지의 차(전자 친화력이라고도 함)는 진공 준위와 가전자대 상단부의 에너지의 차(이온화 포텐셜이라고도 함)에서 에너지 갭을 뺀 값으로 된다. 또한, 에너지 갭은, 분광 엘립소미터(예를 들어 HORIBA JOBIN YVON사 UT-300)를 사용해서 측정할 수 있다. 또한, 진공 준위와 가전자대 상단부의 에너지차는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(예를 들어 PHI사 Versa Probe)를 사용해서 측정할 수 있다.
도 2의 (a)에 도시한 바와 같이, 제1 산화물층(104), 산화물 반도체층(106), 제2 산화물층(110)에 있어서, 전도대 하단부의 에너지는 이들 사이에 장벽이 없어 연속적으로 변화한다. 이것은, 제1 산화물층(104), 산화물 반도체층(106), 제2 산화물층(110)의 조성이 근사함으로써, 산소가 서로 확산되기 쉽게 혼합층이 형성되어 있기 때문으로 이해할 수 있다.
또한, 도 2의 (a)에서는 제1 산화물층(104) 및 제2 산화물층(110)이 마찬가지의 에너지 갭을 갖는 산화물층인 경우에 대하여 나타냈지만, 각각이 다른 에너지 갭을 갖는 산화물층이어도 상관없다. 예를 들어, EcS3 보다도 EcS1이 높은 에너지를 갖는 경우, 밴드 구조의 일부는, 도 2의 (b)와 같이 나타난다. 또한, 도시하지 않지만, EcS1 보다도 EcS3이 높은 에너지를 갖고 있어도 상관없다.
도 2의 (a), 도 2의 (b)로부터, 산화물 반도체층을 포함하는 적층 구조에 있어서 산화물 반도체층(106)이 웰로 되고, 그 적층 구조를 포함하는 트랜지스터에 있어서, 채널이 산화물 반도체층(106)에 형성되는 것을 알 수 있다. 또한, 산화물 적층은 전도대 하단부의 에너지가 연속적으로 변화하고 있기 때문에, U자형 웰(U Shaped Well)이라고도 칭할 수 있다. 또한 이와 같은 구성으로 형성된 채널을 매립 채널이라고 할 수도 있다.
제1 산화물층(104) 및 제2 산화물층(110)은 산화물 반도체층(106)을 구성하는 금속 원소를 1종 이상 포함하는 산화물층이기 때문에, 이들 층을 포함하는 적층 구조는 주성분을 공통되게 적층된 산화물 적층이라고도 할 수 있다. 주성분을 공통으로 해서 적층된 산화물 적층은, 각 층을 단순히 적층하는 것이 아닌 연속 접합(여기서는, 특히 전도대 하단부의 에너지가 각 층 사이에서 연속적으로 변화하는 U자형 웰 구조)이 형성되도록 제작한다. 왜냐하면, 각 층의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 혼재되어 있으면, 에너지 밴드의 연속성이 상실되어, 계면에서 캐리어가 트랩 또는 재결합에 의해 소멸되어 버리기 때문이다.
연속 접합을 형성하기 위해서는, 로드 로크실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용해서 각 층을 대기에 접촉시키지 않고 연속해서 적층하는 것이 필요해진다. 스퍼터링 장치에서의 각 챔버는, 산화물 반도체에 있어서 불순물로 되는 물 등을 가능한 한 제거하도록 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용해서 고진공 배기(5×10-7㎩ 내지 1×10-4㎩ 정도까지) 하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체가 역류하지 않도록 해 두는 것이 바람직하다.
고순도 진성 산화물 반도체를 얻기 위해서는, 챔버 내를 고진공 배기할뿐만 아니라 스퍼터 가스의 고순도화도 필요하다. 스퍼터 가스로서 사용하는 산소 가스나 아르곤 가스는, 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하에까지 고순도화한 가스를 사용함으로써 산화물 반도체에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
산화물 반도체층(106)의 상층 또는 하층에 설치되는 제1 산화물층(104) 및 제2 산화물층(110)은 배리어층으로서 기능하고, 산화물 적층에 접하는 절연층(하지 절연층(102) 및 게이트 절연층(112))과, 산화물 적층의 계면에 형성되는 트랩 준위의 영향이, 트랜지스터의 캐리어의 주된 경로(캐리어 패스)로 되는 산화물 반도체층(106)에 미치는 것을 억제할 수 있다.
예를 들어, 산화물 반도체층에 포함되는 산소 결손은, 산화물 반도체의 에너지 갭 내의 깊은 에너지 위치에 존재하는 국재 준위로서 현재화한다. 이러한 국재준위에 캐리어가 트랩됨으로써, 트랜지스터의 신뢰성이 저하되기 때문에, 산화물 반도체층에 포함되는 산소 결손을 저감하는 것이 필요해진다. 본 실시 형태의 트랜지스터(200)에서는 산화물 반도체층(106)과 비교해서 산소 결손이 발생하기 어려운 산화물층을 산화물 반도체층(106)의 상하에 접하여 설치함으로써, 산화물 반도체층(106)에서의 산소 결손을 저감할 수 있다. 예를 들어, 산화물 반도체층(106)은 일정 전류 측정법(CPM:Constant Photocurrent Method)에 의해 측정된 국재 준위에 의한 흡수 계수를 1×10-3/㎝ 미만, 바람직하게는 1×10-4/㎝ 미만으로 할 수 있다.
또한, 산화물 반도체층(106)이 구성 원소가 다른 절연층(예를 들어, 산화실리콘막을 포함하는 하지 절연층)과 접하는 경우, 2층의 계면에 계면 준위가 형성되고, 그 계면 준위는 채널을 형성하는 경우가 있다. 이러한 경우, 임계값 전압이 다른 제2 트랜지스터가 출현하여, 트랜지스터의 외관 상의 임계값 전압이 변동하는 경우가 있다. 그러나, 본 실시 형태의 트랜지스터(200)에 있어서는 산화물 반도체층(106)을 구성하는 금속 원소를 1종 이상 포함하여 제1 산화물층(104)이 구성되기 때문에, 제1 산화물층(104)과 산화물 반도체층(106)의 계면에 계면 준위를 형성하기 어려워진다. 따라서 제1 산화물층(104)을 설치함으로써, 트랜지스터의 임계값 전압 등의 전기 특성의 편차를 저감할 수 있다.
또한, 게이트 절연층(112)과 산화물 반도체층(106)의 계면에 채널이 형성되는 경우, 그 계면에서 계면 산란이 일어나서, 트랜지스터의 전계 효과 이동도가 낮아진다. 그러나, 본 실시 형태의 트랜지스터(200)에 있어서는, 산화물 반도체층(106)을 구성하는 금속 원소를 1종 이상 포함하여 제2 산화물층(110)이 구성되기 때문에, 산화물 반도체층(106)과 제2 산화물층(110)의 계면에서는 캐리어의 산란이 일어나기 어려워, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
또한, 제1 산화물층(104) 및 제2 산화물층(110)은 하지 절연층(102) 및 게이트 절연층(112)의 구성 원소가, 산화물 반도체층(106)으로 혼입되어, 불순물에 의한 준위가 형성되는 것을 억제하기 위한 배리어층으로서도 기능한다.
예를 들어, 제1 산화물층(104) 또는 제2 산화물층(110)에 접하는 하지 절연층(102), 또는 게이트 절연층(112)으로서, 실리콘을 포함하는 절연층을 사용하는 경우, 그 절연층 내의 실리콘, 또는 절연층 내로 혼입될 수 있는 탄소가, 제1 산화물층(104) 또는 제2 산화물층(110) 내로 계면으로부터 수㎚ 정도까지 혼입되는 경우가 있다. 실리콘, 탄소 등의 불순물이 산화물 반도체층 내로 들어가면 불순물 준위를 형성하고, 불순물 준위가 전자의 생성 요인으로 됨으로써 n형화하는 경우가 있다.
그러나, 제1 산화물층(104) 및 제2 산화물층(110)의 막 두께가 수㎚보다도 두꺼우면, 혼입된 실리콘, 탄소 등의 불순물이 산화물 반도체층(106)에까지 도달하지 않기 때문에, 불순물 준위의 영향은 저감된다.
또한, 산화물 반도체층 중의 불순물 농도는 2차 이온 분석법(SIMS : Secondary Ion Mass Spectrometry)에 의해 측정할 수 있다.
또한, 수소나 수분이 불순물로서 산화물 반도체층에 포함되어 버리면 n형화되기 때문에, 제2 산화물층(110)의 측면을 덮어 수소나 수분이 외부로부터 침입하는 것을 방지하는 보호 절연층(116)(질화실리콘층 등)을 형성하는 것은 웰형 구조를 실현하는 데 있어서 유용하다.
<반도체 장치의 제작 방법>
도 1에 도시한 트랜지스터(200)의 제작 방법의 일례를 도 3 및 도 4를 사용하여 설명한다.
우선, 절연 표면을 갖는 기판(100) 위에 하지 절연층(102)을 형성한다(도 3의 (a) 참조).
하지 절연층(102)은 단층으로 해도 적층으로 해도 된다. 단, 적어도 후에 형성되는 제1 산화물층(104)과 접하는 영역은, 상기 제1 산화물층(104) 및/또는 산화물 반도체층(106)에의 산소의 공급원으로 될 수 있도록, 산소를 포함하는 재료로 형성한다. 또한, 과잉으로 산소를 포함하는 층으로 하는 것이 바람직하다.
하지 절연층(102)에 과잉으로 산소를 함유시키기 위해서는, 예를 들면 산소 분위기 하에서 하지 절연층(102)을 성막하면 된다. 또는, 성막 후의 하지 절연층(102)에 산소를 도입하여 과잉으로 산소를 함유시켜도 되고, 양쪽의 수단을 조합해도 된다.
또한, 하지 절연층(102)은 제1 산화물층(104)과 접하는 절연층이기 때문에, 막 내의 수소 농도가 저감되어 있는 것이 바람직하다. 따라서, 하지 절연층(102)을 성막한 후, 수소 제거를 목적으로 한 열처리(탈수화 처리 또는 탈수소화 처리)를 행하는 것이 바람직하다.
열처리 온도는 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 600℃ 이하, 또는 기판의 왜곡점 미만으로 한다. 예를 들면, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 하지 절연층(102)에 대하여 진공(감압) 분위기 하 450℃에서 1시간의 열처리를 행한다.
또한, 열처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 사용해도 된다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 열처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 열처리 장치로서 GRTA 장치를 사용하는 경우에는, 그 처리 시간이 짧기 때문에, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에서 기판을 가열해도 된다.
열처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 되지만, 상기 질소, 산소, 초건조 공기 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소 또는 희가스의 순도를 6N(99.9999％) 이상 바람직하게는 7N(99.99999％) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 열처리에 의해 하지 절연층(102)으로부터 산소가 탈리하는 경우가 있다. 그 때문에, 탈수화 또는 탈수소화 처리를 행한 하지 절연층(102)에 대하여 산소(적어도 산소 라디칼, 오존, 산소 원자, 산소 이온(분자 이온, 클러스터 이온을 포함함) 중 어느 하나를 포함함)를 도입하는 처리를 행하는 것이 바람직하다.
하지 절연층(102)에의 산소의 도입은, 예를 들면 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 주입법, 플라즈마 처리 등을 사용할 수 있다. 산소의 도입 처리에는, 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 포함하는 가스에 희가스를 포함시켜도 된다. 하지 절연층(102)에의 산소의 도입 처리에 의해, 열처리에 의해 탈리될 수 있는 산소를 보충할 수 있다.
계속해서, 하지 절연층(102) 위에 제1 산화물층(104)으로 되는 제1 산화물막(104a) 및 산화물 반도체층(106)으로 되는 산화물 반도체막(106a)을 스퍼터링법, CVD법, MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulsed Laser Deposition)법 등을 사용하여 성막한다(도 3의 (b) 참조).
제1 산화물막(104a) 및 산화물 반도체막(106a)에는 상술한 재료를 사용할 수 있다.
예를 들면, 제1 산화물층(104)으로 되는 제1 산화물막(104a)을 스퍼터링법에 의해 성막하는 경우에는, 원자수비가 In : Ga : Zn=1 : 3 : 2인 스퍼터링 타깃, 원자수비가 In : Ga : Zn=1 : 6 : 4인 스퍼터링 타깃, 또는 원자수비가 In : Ga : Zn=1 : 9 : 6인 스퍼터링 타깃, 또는 그 근방의 조성을 갖는 스퍼터링 타깃을 사용하는 것이 바람직하다.
또한, 예를 들면 산화물 반도체층(106)으로 되는 산화물 반도체막(106a)을 스퍼터링법에 의해 성막하는 경우에는, 원자수비가 In : Ga : Zn=1 : 1 : 1인 스퍼터링 타깃, 또는 원자수비가 In : Ga : Zn=3 : 1 : 2인 스퍼터링 타깃, 또는 그 근방의 조성을 갖는 스퍼터링 타깃을 사용하는 것이 바람직하다.
또한, 스퍼터링법에 의해 성막된 막의 조성은 타깃의 조성과는 상이한 경우가 있다. 예를 들면, ZnO를 포함하는 스퍼터링 타깃을 사용하여 산화물 반도체막을 성막한 경우, 성막 중에 ZnO가 승화되는 것 등에 의해, 성막된 산화물 반도체막에 있어서의 In 및/또는 Ga에 대한 Zn의 원자수비가 스퍼터링 타깃과 비교하여 저감되는 경우가 있다.
단, 상술한 바와 같이, 제1 산화물막(104a)은 산화물 반도체막(106a)보다도 전자 친화력이 작아지도록 재료를 선택한다.
또한, 제1 산화물막(104a) 및 산화물 반도체막(106a)의 성막에는 스퍼터링법을 사용하는 것이 바람직하다. 스퍼터링법으로서는, RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다. 특히, 성막 시에 발생하는 먼지를 저감할 수 있고, 또한 막 두께 분포도 균일하게 하기 위해 DC 스퍼터링법을 사용하는 것이 바람직하다.
또한, 제1 산화물막(104a) 및 산화물 반도체막(106a)을 성막할 때, 가능한 한 막 중에 포함되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는, 예를 들면 스퍼터링법을 사용하여 성막을 행하는 경우에는, 스퍼터링 장치의 성막실 내에 공급하는 분위기 가스로서, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소 및 희가스와 산소의 혼합 가스를 적절히 사용한다.
또한, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하여 성막을 행함으로써, 성막된 막 중의 수소 농도를 저감시킬 수 있다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프, 예를 들면 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩을 추가한 것이어도 된다. 크라이오 펌프는, 예를 들면 수소 분자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등의 배기 능력이 높기 때문에, 크라이오 펌프를 사용하여 배기한 성막실에서 성막한 산화물막 및 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 제1 산화물막(104a)을 성막한 후, 산화물 반도체막(106a)의 성막 전에, 제1 산화물막(104a)에 대하여 산소를 도입해도 된다. 상기 산소 도입 처리에 의해, 제1 산화물막(104a)이 과잉으로 산소를 함유하고, 그 후의 성막 공정에서의 열처리에 의해 상기 과잉 산소를 산화물 반도체막(106a)에 공급할 수 있다.
제1 산화물막(104a) 및 산화물 반도체막(106a)을 형성한 후, 열처리를 행하는 것이 바람직하다. 열처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 분위기에서 행하면 된다. 또한, 불활성 가스 분위기에서 열처리를 행한 후에, 탈리된 산소를 보충하기 위해서 산화성 가스를 10ppm 이상 포함하는 분위기에서 열처리를 행해도 된다. 여기에서의 가열 처리에 의해, 하지 절연층(102), 제1 산화물막(104a), 또는 산화물 반도체막(106a) 중 적어도 하나로부터 수소나 물 등의 불순물을 제거할 수 있다.
또한, 상기 열처리는, 제1 산화물막(104a) 및 산화물 반도체막(106a)을 섬 형상으로 가공한 후에 행해도 된다. 단, 하지 절연층(102)에 포함되는 산소가, 섬 형상의 제1 산화물층(104) 및 산화물 반도체층(106)으로부터 노출된 영역으로부터 열처리에 의해 방출되는 것을 방지하기 위해서, 탈수화 또는 탈수소화를 위한 열처리를 섬 형상으로 가공하기 전에 행하는 것이 바람직하다.
계속해서, 제1 산화물막(104a) 및 산화물 반도체막(106a)을 가공하여 섬 형상의 제1 산화물층(104) 및 산화물 반도체층(106)을 형성한다(도 3의 (c) 참조). 여기에서는, 제1 산화물층(104) 및 산화물 반도체층(106)은 동일한 마스크를 사용한 에칭에 의해 가공할 수 있다. 따라서, 제1 산화물층(104)과 산화물 반도체층(106)의 평면 형상은 동일하여, 제1 산화물층(104)의 상단부와 산화물 반도체층(106)의 하단부는 일치하고 있다.
또한, 제1 산화물층(104) 및 산화물 반도체층(106)으로의 가공 시에, 제1 산화물막(104a)의 오버에칭에 의해 하지 절연층(102)의 일부(섬 형상의 제1 산화물층(104) 및 산화물 반도체층(106)으로부터 노출된 영역)가 에칭되어 막 두께가 감소되는 경우가 있다.
다음에, 산화물 반도체층(106) 위에 도전막을 형성하고, 그 도전막을 가공하여 소스 전극층(108a) 및 드레인 전극층(108b)을 형성한다(도 3의 (d) 참조).
또한, 본 실시 형태에 있어서, 소스 전극층(108a) 및 드레인 전극층(108b)의 단부는 계단 형상으로 복수의 단을 형성한 형상으로 한다. 상기 단부의 가공은, 애싱에 의해 레지스트 마스크를 후퇴시키는 공정과 에칭의 공정을 교대로 복수회 행함으로써 형성할 수 있다.
또한, 본 실시 형태에 있어서는, 소스 전극층(108a) 및 드레인 전극층(108b)의 단부에 2개의 단을 형성한 형상을 예시하고 있지만, 단수는 3개 이상이어도 되고, 가공 도중에 레지스트의 애싱을 행하지 않고 단수를 1개로 해도 된다. 소스 전극층(108a) 및 드레인 전극층(108b)의 막 두께가 두꺼울수록, 상기 단수를 증가시키는 것이 바람직하다. 또한, 소스 전극층(108a) 및 드레인 전극층(108b)의 단부는 대칭적이 아니어도 된다. 또한, 각 계단 형상의 상면과 측면 사이에 임의의 곡률 반경을 갖는 곡면이 형성되어 있어도 된다.
소스 전극층(108a) 및 드레인 전극층(108b)을 상기와 같은 복수의 단을 형성한 형상으로 함으로써, 그들의 위쪽에 형성되는 막, 구체적으로는, 제2 산화물층(110), 게이트 절연층(112) 등의 피복성이 향상되어, 트랜지스터의 전기 특성이나 장기 신뢰성을 향상시킬 수 있다.
또한, 소스 전극층(108a) 및 드레인 전극층(108b)의 가공 시에, 도전막의 오버에칭에 의해 하지 절연층(102)의 일부 및 산화물 반도체층(106)의 일부(소스 전극층(108a) 및 드레인 전극층(108b)으로부터 노출된 영역)가 에칭되어 막 두께가 감소되는 경우가 있다.
또한, 소스 전극층(108a) 및 드레인 전극층(108b)으로 되는 도전막이 잔사물로서 산화물 반도체층(106) 위에 잔존하면, 그 잔사물이 산화물 반도체층(106) 중 또는 계면에 있어서 불순물 준위를 형성하는 경우가 있다. 또는, 상기 잔사물에 의해, 산화물 반도체층(106)으로부터 산소가 인출되어 버려, 산소 결손이 형성되는 경우가 있다.
따라서, 상기 잔사물에 의한 불순물 준위의 형성 및/또는 산소 결손의 형성을 억제하기 위해서, 소스 전극층(108a) 및 드레인 전극층(108b)을 형성한 후, 산화물 반도체층(106) 표면에 그 잔사물 제거 처리를 실시해도 된다. 잔사물 제거 처리는, 에칭(예를 들면, 웨트 에칭)에 의한 처리, 또는, 산소 또는 일산화이질소를 사용한 플라즈마 처리에 의해 행할 수 있다. 상기 잔사물 제거 처리에 의해, 소스 전극층(108a) 및 드레인 전극층(108b)간에 노출된 산화물 반도체층(106)의 막 두께가 1㎚ 이상 3㎚ 이하 정도 감소되는 경우가 있다.
계속해서, 소스 전극층(108a) 및 드레인 전극층(108b) 위에 제2 산화물층(110)으로 되는 제2 산화물막(110a) 및 게이트 절연층(112)으로 되는 게이트 절연막(112a)을 적층하여 형성한다(도 3의 (e) 참조).
또한, 제2 산화물막(110a)과 게이트 절연막(112a)을 대기에 노출하지 않고 연속적으로 형성하면, 제2 산화물막(110a) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있기 때문에 바람직하다.
제2 산화물층(110)으로 되는 제2 산화물막(110a)에는 상술한 재료를 사용할 수 있다. 예를 들면, 제1 산화물막(104a)을 스퍼터링법에 의해 성막하는 경우에는, 원자수비가 In : Ga : Zn=1 : 3 : 2인 스퍼터링 타깃, 원자수비가 In : Ga : Zn=1 : 6 : 4인 스퍼터링 타깃, 또는 원자수비가 In : Ga : Zn=1 : 9 : 6인 스퍼터링 타깃, 또는 그 근방의 조성을 갖는 스퍼터링 타깃을 사용하는 것이 바람직하다.
또한, 산화물 반도체층(106) 및 제2 산화물막(110a)의 계면에 산화물 반도체층(106)과 제2 산화물막(110a)이 혼합된 층(또는 영역)이 형성되어도 된다. 이 경우, 트랜지스터(200)에 있어서, 산화물 반도체층(106)과 제2 산화물층(110)의 계면은 불명료해지는 경우가 있다. 계면에 각 층의 혼합층(또는 혼합 영역)이 형성됨으로써, 산화물 반도체층(106)과 제2 산화물막(110a)의 계면 산란이 저감된다.
게이트 절연막(112a)은 상술한 재료를 사용하여, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등에 의해 형성할 수 있다.
또한, 게이트 절연막(112a)은 예를 들면 μ파(예를 들면 주파수 2.45㎓)를 사용한 고밀도 플라즈마 CVD에 의해 형성됨으로써, 치밀하고 절연 내압이 높여진 막으로 할 수 있기 때문에 바람직하다.
계속해서, 게이트 절연막(112a) 위에 게이트 전극층(114)을 형성한다. 그 후, 상기 게이트 전극층(114)을 마스크로 사용하여 제2 산화물막(110a) 및 게이트 절연막(112a)을 가공하여, 제2 산화물층(110) 및 게이트 절연층(112)을 형성한다(도 4의 (a) 참조). 게이트 전극층(114)을 마스크로 사용하여 자기 정합적으로 제2 산화물막(110a) 및 게이트 절연막(112a)을 형성하면, 마스크 매수를 증가시키는 일이 없기 때문에 적합하다.
게이트 전극층(114)은 상술한 재료를 사용하여, 플라즈마 CVD법 또는 스퍼터링법 등에 의해 형성할 수 있다. 또는, 플라즈마 CVD법, 스퍼터링법 대신에, 예를 들면 열 CVD법에 의해 형성해도 된다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용할 수 있다.
제2 산화물막(110a)을 제2 산화물층(110)으로 가공함으로써, 제2 산화물층(110)에 함유되는 인듐의 외측 확산을 억제할 수 있다. 인듐의 외측 확산은, 트랜지스터의 전기적 특성의 변동을 일으키는 요인이나, 공정 중의 성막실 내의 오염 요인으로 되기 때문에, 게이트 전극층(114)을 마스크로 한 제2 산화물층(110)으로의 가공은 효과적이다. 또한, 소스 전극층(108a) 및 드레인 전극층(108b)과, 배선층(120a) 및 배선층(120b)의 전기적 접속을 위한 콘택트 홀을 개구할 때, 그 콘택트 홀 형성 영역에 제2 산화물막(110a)이 잔존하고 있으면, 후에 형성되는 보호 절연층(116) 및 절연층(118)과의 에칭 레이트의 차이로부터 잔사물이 발생하기 쉽다. 따라서, 제2 산화물층(110)으로 가공함으로써, 상기 잔사물의 발생을 억제할 수 있다.
또한, 제2 산화물층(110) 및 게이트 절연층(112)으로의 가공은, 게이트 전극층(114)을 형성하기 전에 행하는 것도 가능하다. 그 경우, 제1 산화물층(104) 및 산화물 반도체층(106)의 가공에 사용한 마스크를 전용하면, 마스크 매수를 삭감할 수 있기 때문에 바람직하다. 단, 제2 산화물층(110) 위에 접하여 레지스트 마스크를 형성하면, 그 레지스트 마스크를 박리할 때의 약액 처리 등에 의해 제2 산화물층(110)의 표면이 손상(불순물에 의한 오염, 막 두께의 감소, 또는 산소 결손 등)을 받는 경우가 있기 때문에, 제2 산화물층(110)으로의 가공은, 게이트 절연막(112a)의 패턴 형성과 동일한 에칭 공정에 의해 행하는 것이 바람직하다.
또한, 게이트 절연막(112a)의 성막 시에, 제2 산화물막(110a)이 패턴 형성되어 하지 절연층(102)의 일부가 노출되어 있으면, 게이트 절연막(112a)의 성막 시의 가열에 의해 하지 절연층(102)으로부터 탈리된 산소가 외부(예를 들면, 성막 분위기 중)로 방출되어 버리는 경우가 있다. 하지 절연층(102)은 산화물 반도체층(106)에의 산소의 공급원으로 되는 층이기 때문에, 하지 절연층(102)으로부터의 산소의 외부로의 방출은, 산화물 반도체층(106)에 공급될 수 있는 산소의 감소로 이어져, 결과적으로 산화물 반도체층(106)의 산소 결손 발생의 요인으로 될 수 있다. 따라서, 게이트 절연막(112a)의 성막 시에는, 하지 절연층(102)이 제2 산화물막(110a)으로 덮인 구성으로 하는 것이 바람직하다. 상기 구성으로 함으로써, 게이트 절연막(112a)의 성막 시의 열처리에 의해 하지 절연층(102)으로부터 산소가 탈리되었다고 해도, 제2 산화물막(110a)에 의해 외부로의 방출을 억제할 수 있다. 또한, 제2 산화물막(110a)을 패턴 형성한 후에 게이트 절연막(112a)을 성막하는 경우에는, 하지 절연층(102)으로부터의 산소의 탈리를 방지하기 위해서 성막 온도를 제2 산화물막(110a)의 성막 온도 미만으로 하는 것이 바람직하다.
계속해서, 제2 산화물층(110) 및 게이트 절연층(112)의 측면을 덮도록 게이트 전극층(114) 위에 보호 절연층(116)을 형성한다. 또한, 보호 절연층(116) 위에 절연층(118)을 형성한다(도 4의 (b) 참조).
보호 절연층(116)으로서는, 제2 산화물층(110) 및 게이트 절연층(112)보다도 산소에 대한 투과성이 낮은(산소에 대한 배리어성을 갖는) 절연층을 형성한다. 또한, 보호 절연층(116)으로서, 하지 절연층(102)보다도 산소에 대한 투과성이 낮은 절연층을 적용하면, 보호 절연층(116) 성막 시 및 보호 절연층(116) 성막 후의 하지 절연층(102)으로부터의 산소의 탈리를 억제할 수 있기 때문에, 바람직하다. 예를 들면, 보호 절연층(116)으로서 산화알루미늄막, 질화실리콘막 또는 질화산화실리콘막을 형성할 수 있다.
또한, 보호 절연층(116)은 함유되는 수소 농도를 저감하는 것이 바람직하기 때문에, 스퍼터링법에 의해 성막하는 것이 바람직하다. 보호 절연층(116)에 포함되는 수소 농도는 5×1019㎝-3 미만으로 하는 것이 바람직하고, 5×1018㎝-3 미만으로 하는 것이 보다 바람직하다.
예를 들면, 보호 절연층(116)으로서 산화알루미늄막을 형성하는 경우, 산화알루미늄을 포함하는 스퍼터링 타깃을 사용하여 산화알루미늄막을 형성해도 되고, 알루미늄 타깃을 사용하여 산소 또는 산소 및 희가스 분위기 하에서 스퍼터링을 행함으로써, 산화알루미늄막을 형성해도 된다.
절연층(118)은 보호 절연층(116) 위에 적층하여 형성됨으로써, 트랜지스터(200)의 절연 내압을 향상시킬 수 있다. 절연층(118)은 무기 절연 재료를 사용하여 형성할 수 있고, 그 막 두께는 적어도 보호 절연층(116)의 막 두께보다 큰 막 두께로 하는 것이 바람직하다. 예를 들면, 절연층(118)으로서 플라즈마 CVD법에 의해 막 두께 300㎚의 산화질화실리콘막을 형성할 수 있다.
보호 절연층(116) 및 절연층(118)을 형성한 후에, 열처리를 행하는 것이 바람직하다. 상기 열처리의 온도는 300℃ 이상 450℃ 이하로 하는 것이 바람직하다. 상기 열처리에 의해, 하지 절연층(102)으로부터 산소가 방출되기 쉬워져, 제1 산화물층(104), 산화물 반도체층(106) 및/또는 제2 산화물층(110)의 산소 결손을 저감할 수 있다.
또한, 소스 전극층(108a) 및 드레인 전극층(108b)으로 되는 도전막을 스퍼터링법에 의해 성막하는 경우, 성막 시에 산화물 반도체층(106)의 표면에 플라즈마에 의한 손상이 발생하여, 산소 결손이 형성되는 경우가 있다. 또한, 형성된 산소 결손에는 수소가 인입하는 경우가 있다. 따라서, 소스 전극층(108a) 및 드레인 전극층(108b)으로 되는 도전막을 형성한 후에는, 그 도전막과 접하는 산화물 반도체층(106)의 전체면이 n형화될 수 있다.
따라서, n형화된 산화물 반도체층(106)의 일부와 접하여 제2 산화물층(110)을 형성하고, 또한, 그 제2 산화물층(110)의 단부로부터의 산소의 탈리를 억제하는 보호 절연층(116)을 형성한 후에, 산소를 공급하는 열처리를 행하는 것은 유효하다.
보호 절연층(116)을 형성한 후에 열처리를 행함으로써, 제1 산화물층(104)과 접하지 않는 영역의 하지 절연층(102)으로부터의 산소의 탈리 및 제2 산화물층(110)의 측면 및 게이트 절연층(112)의 측면으로부터의 산소의 탈리를 방지하면서, 제1 산화물층(104), 산화물 반도체층(106) 및 제2 산화물층(110)의 적층 구조에 효과적으로 산소를 공급할 수 있다. 따라서, 산화물 반도체층(106)의 백 채널측에 있어서 n형화된 영역이 존재하는 경우라도, 그 영역에 포함되는 산소 결손에 산소를 보충할 수 있다. 즉, 상기 열처리에 의해 산화물 반도체층(106)을 포함하는 적층 구조(산화물 적층)에 산소를 공급함으로써, 채널 영역이 n형화된 경우라도 다시 i형화하는 것이 가능하게 된다.
또한, 여기에서의 열처리의 온도 및 시간을 적절히 조정함으로써, 소스 전극층(108a) 및 드레인 전극층(108b)과 접하는 영역에서는 산소 결손에 의해 n형화된 영역을 잔존시키면서, 채널 영역에서는 i형화를 도모할 수 있다. 이 경우, 소스 영역 또는 드레인 영역으로서 기능하는 n형화된 영역을 포함하고, 또한, 진성화 또는 실질적으로 진성화된 채널 영역을 갖는 산화물 반도체층(106)을 형성할 수 있다.
계속해서, 보호 절연층(116) 및 절연층(118)에, 소스 전극층(108a) 및 드레인 전극층(108b)에 도달하는 콘택트 홀을 개구한다. 그 후, 콘택트 홀 및 절연층(118) 위에 도전막을 형성하고, 그 도전막을 가공하여 소스 전극층(108a) 및 드레인 전극층(108b)과 전기적으로 접속하는 배선층(120a) 및 배선층(120b)을 형성한다(도 4의 (c) 참조). 배선층(120a) 및 배선층(120b)으로 되는 도전막은, 소스 전극층(108a) 및 드레인 전극층(108b)으로 되는 도전막과 마찬가지의 재료 및 마찬가지의 제작 방법에 의해 형성할 수 있다.
이상에 의해, 본 실시 형태의 트랜지스터(200)를 제작할 수 있다.
본 실시 형태에서 나타내는 트랜지스터(200)는, 채널을 형성하는 산화물 반도체층(106)이, 그 산화물 반도체층(106)과 주성분이 공통되어 있고, 또한 산소 결손이 발생하기 어려운 제1 및 제2 산화물층에 의해 사이에 끼워진 구성을 갖는다. 상기 트랜지스터(200)의 구성은, 산화물 반도체층(106) 중의 산소 결손의 증가를 억제하고, 불순물 농도를 저감할 수 있어, 산화물 반도체층(106)을 고순도 진성화할 수 있다.
따라서, 채널 형성 영역의 산소 결손에 기인하여 일어날 수 있는 임계값 전압의 변동 등의 전기적 특성의 변동을 억제할 수 있다. 구체적으로는, 예를 들면 임계값 전압의 노멀리 오프화를 안정적으로 성취할 수 있다. 따라서, 양호한 전기 특성을 나타냄과 함께 장기 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 산화물 반도체층(106)의 상면에 접하는 제2 산화물층(110) 및 게이트 절연층(112)의 측면 및 산화물 반도체층(106)에의 산소의 공급원으로 되는 하지 절연층(102)이, 산소의 투과성이 낮은 배리어막으로서 기능하는 보호 절연층(116)에 의해 덮인 구성을 갖는다. 이에 의해, 제2 산화물층(110), 게이트 절연층(112) 및/또는 하지 절연층(102)으로부터의 산소의 탈리를 방지하면서, 산화물 반도체층(106)에 효과적으로 산소를 공급할 수 있다. 산화물 반도체층(106)에 산소를 공급하여, 산소 결손을 보충함으로써, 트랜지스터 특성을 안정된 것으로 하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1의 트랜지스터에 적용 가능한 산화물 반도체층의 일례에 대하여 도면을 사용하여 상세하게 설명한다.
<산화물 반도체층의 결정성>
산화물 반도체층은, 단결정 산화물 반도체층과, 비단결정 산화물 반도체층으로 크게 구별된다. 비단결정 산화물 반도체층으로서는, 예를 들면 비정질 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막 등을 들 수 있다.
트랜지스터에 사용하는 산화물 반도체층은, 예를 들면 CAAC-OS막을 가져도 된다. CAAC-OS막은, 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100㎚ 미만인 입방체 내에 수용되는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는, 한 변이 10㎚ 미만, 5㎚ 미만 또는 3㎚ 미만의 입방체 내에 수용되는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다도 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막을 투과형 전자 현미경(TEM : Transmission Electron Microscope)에 의해 관찰하면, 결정부끼리의 명확한 경계, 즉, 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그 때문에, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 개략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층 형상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, CAAC-OS막을, 시료면과 개략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각형 형상 또는 육각형 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD : X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들면 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 개략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 개략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이면, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가의 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반해, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔한 경우라도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 상이한 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰에서 확인된 층 형상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다. 또한, 본 명세서에 있어서, 간단히 수직이라 기재하는 경우, 80° 이상 100° 이하, 바람직하게는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 간단히 평행이라 기재하는 경우, -10° 이상 10° 이하, 바람직하게는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막은, 예를 들면 전자선 회절 패턴에서, 스폿(휘점)이 관측되는 경우가 있다. 또한, 특히, 빔 직경이 10㎚φ 이하, 또는 5㎚φ 이하인 전자선을 사용하여 얻어지는 전자선 회절 패턴을, 극미 전자선 회절 패턴이라 부른다. 도 5의 (a)는 CAAC-OS막을 갖는 시료의 극미 전자선 회절 패턴의 일례이다. 여기에서는, 시료를, CAAC-OS막의 피형성면에 수직인 방향으로 절단하고, 두께가 40㎚ 정도로 되도록 박편화한다. 또한, 여기서는, 빔 직경이 1㎚φ인 전자선을, 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 5의 (a)로부터, CAAC-OS막의 극미 전자선 회절 패턴에서는 스폿이 관측되는 것을 알 수 있다.
CAAC-OS막은, 예를 들면 불순물 농도를 저감함으로써 형성할 수 있는 경우가 있다. 여기서, 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체의 주성분 이외의 원소이다. 특히, 실리콘 등의 원소는, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강하다. 따라서, 상기 원소가 산화물 반도체로부터 산소를 빼앗는 경우, 산화물 반도체의 원자 배열을 흐트러뜨려, 결정성을 저하시키는 경우가 있다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러뜨려, 산화물 반도체의 결정성을 저하시키는 경우가 있다. 따라서, CAAC-OS는 불순물 농도가 낮은 산화물 반도체이다. 또한, 산화물 반도체에 포함되는 불순물은 캐리어 발생원으로 되는 경우가 있다.
또한, 결정부는, CAAC-OS막을 성막하였을 때, 또는 가열 처리 등의 결정화 처리를 행하였을 때 형성된다. 상술한 바와 같이, 결정의 c축은, CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막에 있어서 결정화도가 균일하지 않아도 된다. 예를 들면, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다도 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 상이한 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
또한, CAAC-OS막은, 예를 들면 결함 준위 밀도를 저감함으로써 형성할 수 있다. 산화물 반도체에 있어서, 예를 들면 산소 결손은 결함 준위이다. 산소 결손은, 트랩 준위로 되는 경우나, 수소를 포획함으로써 캐리어 발생원으로 되는 경우가 있다. CAAC-OS막을 형성하기 위해서는, 예를 들면 산화물 반도체에 산소 결손을 발생시키지 않는 것이 중요해진다. 따라서, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 또는, CAAC-OS막은 산소 결손이 적은 산화물 반도체막이다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는, 임계값 전압이 마이너스로 되는 전기 특성(노멀리 온이라고도 함)으로 되는 일이 적은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 따라서, 상기 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터로 되는 경우가 있다. 또한, 산화물 반도체의 트랩 준위에 포획된 전하는, 소실될 때까지 필요로 하는 시간이 길어 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 트랩 준위 밀도가 높은 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
CAAC-OS는, 예를 들면 DC 전원을 사용한 스퍼터링법에 의해 형성할 수 있다.
반도체 장치에 사용하는 산화물 반도체층은, 복수의 결정립을 포함하는 다결정 산화물 반도체막이어도 된다. 다결정 산화물 반도체막은, 예를 들면 TEM에 의한 관찰상에서, 2㎚ 이상 300㎚ 이하, 3㎚ 이상 100㎚ 이하 또는 5㎚ 이상 50㎚ 이하의 입경의 결정립이 확인되는 경우가 많다. 또한, 다결정 산화물 반도체막은, 예를 들면 TEM에 의한 관찰상에서, 결정립과 결정립의 경계(입계)를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체막은, 복수의 결정립을 갖고, 그 복수의 결정립에 있어서 방위가 상이한 경우가 있다. 또한, 다결정 산화물 반도체막은, 예를 들면 XRD 장치를 사용하여, out-of-plane법에 의한 분석을 행하면, 단일 또는 복수의 피크가 나타나는 경우가 있다. 예를 들면 다결정의 In-Ga-Zn-O막에서는, 배향을 나타내는 2θ가 31° 근방의 피크 또는 복수종의 배향을 나타내는 복수의 피크가 나타나는 경우가 있다. 또한, 다결정 산화물 반도체막은, 예를 들면 전자선 회절 패턴에서, 스폿이 관측되는 경우가 있다.
다결정 산화물 반도체막은 높은 결정성을 갖기 때문에, 높은 전자 이동도를 갖는 경우가 있다. 따라서, 다결정 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는다. 단, 다결정 산화물 반도체막은, 입계에 불순물이 편석(偏析)되는 경우가 있다. 또한, 다결정 산화물 반도체막의 입계는 결함 준위로 된다. 다결정 산화물 반도체막은, 입계가 캐리어 발생원, 트랩 준위로 되는 경우가 있기 때문에, 다결정 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, CAAC-OS막을 채널 형성 영역에 사용한 트랜지스터와 비교하여, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터로 되는 경우가 있다.
다결정 산화물 반도체막은, 고온에서의 가열 처리 또는 레이저광 처리에 의해 형성할 수 있다.
또한, 반도체 장치에 사용하는 산화물 반도체층은 미결정 산화물 반도체막이어도 된다. 미결정 산화물 반도체막은, 예를 들면 TEM에 의한 관찰상에서는, 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막은, 예를 들면 1㎚ 이상 10㎚ 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은, 비정질 산화물 반도체막보다도 원자 배열의 규칙성이 높아, 비정질 산화물 반도체막보다도 결함 준위 밀도가 낮다는 특징이 있다. 또한, 미결정 산화물 반도체막은, 예를 들면 TEM에 의한 관찰상에서는, 결정부와 결정부의 경계를 명확하게 확인할 수 없는 경우가 있다. 따라서, 미결정 산화물 반도체막은, 불순물이 편석되는 경우가 적어, 결함 준위 밀도가 높아지는 경우가 적다. 또한, 전자 이동도의 저하가 작다.
미결정 산화물 반도체막은, 예를 들면 미소한 영역(예를 들면, 1㎚ 이상 10㎚ 이하의 영역)에 있어서 원자 배열에 주기성을 갖는 경우가 있다. 바꾸어 말하면, 거시적으로는 원자 배열에 주기성이 보이지 않거나 또는 장거리 질서가 보이지 않는 경우가 있다. 따라서, 미결정 산화물 반도체막은, 예를 들면 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들면, 미결정 산화물 반도체막에 대하여 XRD 장치를 사용하여, 결정부보다도 큰 빔 직경의 X선으로 out-of-plane법에 의한 분석을 행하면, 배향을 나타내는 피크가 검출되지 않는 경우가 있다. 또한, 미결정 산화물 반도체막은, 예를 들면 결정부보다도 큰 빔 직경(예를 들면, 20㎚φ 이상 또는 50㎚φ 이상)의 전자선을 사용하는 전자선 회절에서는, 할로 패턴이 관측되는 경우가 있다. 단, 미결정 산화물 반도체막에 대하여 예를 들면 결정부와 동일하거나 결정부보다 작은 빔 직경(예를 들면, 10㎚φ 이하 또는 5㎚φ 이하)의 전자선을 사용하여 전자선 회절을 행함으로써, 스폿을 관측할 수 있다. 또한, 미결정 산화물 반도체막의 극미 전자선 회절 패턴은, 예를 들면 원을 그리는 것처럼 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 미결정 산화물 반도체막의 극미 전자선 회절 패턴은, 예를 들면 상기 영역 내에 복수의 스폿이 관측되는 경우가 있다.
도 5의 (b)는 미결정 산화물 반도체막을 갖는 시료의 극미 전자선 회절 패턴의 일례이다. 여기에서는, 시료를, 미결정 산화물 반도체막의 피형성면에 수직인 방향으로 절단하고, 두께가 40㎚ 정도로 되도록 박편화한다. 또한, 여기에서는, 빔 직경이 1㎚φ인 전자선을, 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 5의 (b)로부터, 미결정 산화물 반도체막의 극미 전자선 회절 패턴은, 원을 그리는 것처럼 휘도가 높은 영역이 관측되고, 또한 그 영역 내에 복수의 스폿이 관측되는 것을 알 수 있다.
미결정 산화물 반도체막은, 미소한 영역에 있어서 원자 배열에 주기성을 갖는 경우가 있기 때문에, 비정질 산화물 반도체보다도 결함 준위 밀도가 낮아진다. 단, 미결정 산화물 반도체막은, 결정부와 결정부 사이에서 규칙성이 없기 때문에, CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
따라서, 미결정 산화물 반도체막은, CAAC-OS막과 비교하여, 캐리어 밀도가 높아지는 경우가 있다. 캐리어 밀도가 높은 산화물 반도체는, 전자 이동도가 높아지는 경우가 있기 때문에, 미결정 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는 경우가 있다. 또한, 미결정 산화물 반도체막은, CAAC-OS막과 비교하여, 결함 준위 밀도가 높기 때문에, 트랩 준위 밀도도 높아지는 경우가 있다. 따라서, 미결정 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, CAAC-OS막을 채널 형성 영역에 사용한 트랜지스터와 비교하여, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터로 되는 경우가 있다. 단, 미결정 산화물 반도체막은, 비교적 불순물이 많이 포함되어 있어도 형성할 수 있기 때문에, CAAC-OS막보다도 형성이 용이해지고, 용도에 따라서는 적절하게 사용할 수 있는 경우가 있다. 예를 들면, AC 전원을 사용한 스퍼터링법 등의 성막 방법에 의해 미결정 산화물 반도체막을 형성해도 된다. AC 전원을 사용한 스퍼터링법은, 대형 기판에 균일성 높게 성막하는 것이 가능하기 때문에, 미결정 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터를 갖는 반도체 장치는 생산성 높게 제작할 수 있다.
반도체 장치에 사용하는 산화물 반도체층은, 예를 들면 비정질 산화물 반도체막이어도 된다. 비정질 산화물 반도체막은, 막 중에 있어서의 원자 배열이 무질서하여, 결정 성분을 갖지 않는 산화물 반도체이다. 막 전체가 비정질 구조인 전형적인 산화물 반도체막이다. 예를 들면, 비정질 산화물 반도체막에 대한 TEM에 의한 관찰상에서, 결정부를 확인할 수 없다.
또는, 비정질 산화물 반도체막에 대한, XRD 장치를 사용한 out-of-plane법에 의한 분석에서는 배향을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대한 전자선 회절 또는 극미 전자선 회절에서는 할로 패턴이 관측된다.
비정질 산화물 반도체막은, 예를 들면 수소 등의 불순물을 높은 농도로 포함시킴으로써 형성할 수 있는 경우가 있다. 따라서, 비정질 산화물 반도체막은, 예를 들면 불순물을 높은 농도로 포함하는 산화물 반도체막이다.
산화물 반도체층에 불순물이 높은 농도로 포함되면, 산화물 반도체층에 산소 결손 등의 결함 준위를 형성한다. 따라서, 불순물 농도가 높은 비정질 산화물 반도체막은 결함 준위 밀도가 높다. 또한, 비정질 산화물 반도체막은 결정성이 낮기 때문에 CAAC-OS막이나 미결정 산화물 반도체막과 비교하여 결함 준위 밀도가 높다.
따라서, 비정질 산화물 반도체막은, 미결정 산화물 반도체막과 비교하여, 더욱 캐리어 밀도가 높아진다. 그로 인해, 비정질 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, 노멀리 온의 전기 특성으로 되는 경우가 있기 때문에, 노멀리 온의 전기 특성이 요구되는 트랜지스터에 적절하게 사용할 수 있는 경우가 있다. 비정질 산화물 반도체막은, 결함 준위 밀도가 높기 때문에, 트랩 준위 밀도도 높아지는 경우가 있다. 따라서, 비정질 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는, CAAC-OS막이나 미결정 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터와 비교하여, 전기 특성의 변동이 커, 신뢰성이 낮은 트랜지스터로 된다. 단, 비정질 산화물 반도체막은, 비교적 불순물이 많이 포함되는 성막 방법에 의하여도 형성할 수 있기 때문에, 형성이 용이하게 되며, 용도에 따라서는 적절하게 사용할 수 있는 경우가 있다. 예를 들어, 스핀 코팅법, 졸-겔법, 침지법, 스프레이법, 스크린 인쇄법, 콘택트 프린팅법, 잉크젯 인쇄법, 롤 코팅법, 미스트 CVD법 등의 성막 방법에 의해서 비정질 산화물 반도체막을 형성해도 된다. 따라서, 비정질 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터를 갖는 반도체 장치는 높은 생산성으로 제작할 수 있다.
또한, 산화물 반도체층이, CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막의 2종 이상을 갖는 혼합막이어도 된다. 혼합막은, 예를 들어 비정질 산화물 반도체의 영역, 미결정 산화물 반도체의 영역, 다결정 산화물 반도체의 영역, CAAC-OS의 영역 중 어느 2종 이상의 영역을 갖는 경우가 있다. 또한, 혼합막은, 예를 들어 비정질 산화물 반도체의 영역, 미결정 산화물 반도체의 영역, 다결정 산화물 반도체의 영역, CAAC-OS의 영역 중 어느 2종 이상의 영역의 적층 구조를 갖는 경우가 있다.
반도체 장치에 사용하는 산화물 반도체층은, 단결정 산화물 반도체막이어도 된다. 단결정 산화물 반도체막은, 불순물 농도가 낮아, 결함 준위 밀도가 낮기(산소 결손이 적기) 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, 노멀리 온의 전기 특성으로 되는 것이 적은 경우가 있다. 또한, 단결정 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아진다. 따라서, 단결정 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터로 된다.
산화물 반도체층은, 막 내의 결함이 적으면 밀도가 높아지고, 결정성이 높으면 밀도가 높아진다. 또한, 산화물 반도체층은, 예를 들어 수소 등의 불순물 농도가 낮으면 밀도가 높아진다. 예를 들어, 단결정 산화물 반도체막은, CAAC-OS막보다도 밀도가 높은 경우가 있다. 또한, 예를 들어 CAAC-OS막은, 미결정 산화물 반도체막보다도 밀도가 높은 경우가 있다. 또한, 예를 들어 다결정 산화물 반도체막은, 미결정 산화물 반도체막보다도 밀도가 높은 경우가 있다. 또한, 예를 들어 미결정 산화물 반도체막은, 비정질 산화물 반도체막보다도 밀도가 높은 경우가 있다.
또한, 여기서는, 산화물 반도체층의 결정성에 대하여 상세하게 설명했지만, 본 발명의 일 형태의 반도체 장치에 있어서, 산화물 반도체층의 상층 또는 하층에 접하여 형성되는 제1 산화물층 및 제2 산화물층은, 산화물 반도체층과 주성분을 동일하게 하는 산화물층이므로, 산화물 반도체층과 마찬가지로, CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 또는 단결정 산화물 반도체막을 포함하고 있어도 되며, 이들의 결정 상태를 2종 이상 갖는 혼합막이어도 된다.
<결정성을 갖는 산화물막의 형성 방법 1>
이하에, 결정성을 갖는 산화물막의 스퍼터링법에 의한 형성 방법의 일 모델에 대하여 설명한다. 또한, 이하에 나타내는 산화물막이란, 실시 형태 1의 트랜지스터의 제작 공정에서의 제1 산화물막, 산화물 반도체막 및/또는 제2 산화물막에 상당한다.
도 6은, 다결정 산화물을 갖는 타깃에 이온(601)이 충돌하여, 결정성을 갖는 스퍼터 입자(602)가 박리되고, 피형성면(604) 위에 퇴적됨으로써, 산화물막(603)을 형성해 가는 모습을 도시한 모식도이다. 타깃에 포함되는 결정 입자는, 예를 들어 결정의 ab면과 평행한 벽개면(605)을 갖는다. 또한, 타깃에 포함되는 결정 입자는, 예를 들어 원자 간에 있어서 약한 결합(606)을 갖는다. 또한, 피형성면(604)은 비정질 표면, 비정질 절연 표면 또는 비정질 산화물 표면이어도 된다.
타깃에 포함되는 결정 입자에 이온(601)이 충돌하면, 벽개면(605) 및 결합(606)에 있어서 원자 간 결합이 끊어져, 스퍼터 입자(602)가 튀어나온다.
또는, 타깃에 포함되는 결정 입자에 이온(601)이 충돌하면, 벽개면(605)에 있어서의 원자 간 결합이 끊어져, 타깃에 포함되는 결정 입자를 둥글게 슬라이스한 듯한 형상의 결정성을 갖는 입자가 튀어나온다. 이어서, 타깃으로부터 튀어나온 입자는, 플라즈마(607)에 노출되면, 결합(606)에 있어서 원자 간 결합이 끊어져, 결정성을 갖는 스퍼터 입자(602)로 된다.
스퍼터 입자(602)는 예를 들어 평판 형상이다. 평판은, 예를 들어 평행한 2개의 면(1개 1개를 평판면이라고도 함)을 갖는다. 또한, 특히, 내각이 모두 120°인 육각형(정육각형)의 평행한 2개의 면을 갖는 평판을 펠릿이라고 칭한다. 펠릿 형상의 스퍼터 입자(602)는 예를 들어 육각형의 면과 ab면이 평행으로 된다. 또한, 펠릿 형상의 스퍼터 입자(602)는, 예를 들어 육각형의 면과 수직인 방향이 결정의 c축 방향으로 된다(도 6의 (b) 참조). 또한, 펠릿 형상의 스퍼터 입자(602)는 예를 들어 육각형의 면의 직경이 1㎚ 이상 100㎚ 이하, 1㎚ 이상 30㎚ 이하 또는 1㎚ 이상 10㎚ 이하로 된다. 또한, 이하에 나타내는 모델에 있어서, 스퍼터 입자(602)는 평행한 2개의 면이 육각형의 평판 형상에 한정되는 것은 아니다. 스퍼터 입자(602)는 짧은 동안에 생성과 소실이 일어난다. 그 때문에, 스퍼터 입자(602) 자신을 직접 관찰하는 것은 매우 곤란하다. 여기서는, 스퍼터 입자(602)가 육각형의 평행한 2개의 면을 갖는 평판 형상이라고 가정하고 논의를 진행시킨다.
이온(601)은 예를 들어 산소의 양이온을 갖는다. 이온(601)이 산소의 양이온을 가짐으로써, 예를 들어 성막 시의 플라즈마 손상을 경감할 수 있다. 또한, 이온(601)이 산소의 양이온을 가짐으로써, 예를 들어 이온(601)이 타깃의 표면에 충돌했을 때, 타깃의 결정성을 저하시키는 것 또는 비정질화시키는 것을 억제할 수 있다. 또한, 이온(601)이 산소의 양이온을 가짐으로써, 예를 들어 이온(601)이 타깃의 표면에 충돌했을 때, 타깃의 결정성을 높일 수 있는 경우가 있다. 또한, 이온(601)은 예를 들어 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논 등)의 양이온을 가져도 된다.
여기서, 타깃에 포함되는 결정의 일례로서, InGaO3(ZnO)m(m은 자연수)로 표현되는 동족 화합물의 m=1에 있어서의 결정 구조를, ab면과 평행한 시점에서 나타낸다(도 7의 (a) 참조). 또한, 도 7의 (a)에 있어서, 파선으로 둘러싼 부분을 확대하여 도 7의 (b)에 도시한다.
예를 들어, 타깃에 포함되는 결정에 있어서, 도 7의 (b)에 도시하는 갈륨 원자 또는/및 아연 원자 및 산소 원자를 갖는 제1층과, 갈륨 원자 또는/및 아연 원자 및 산소 원자를 갖는 제2층 사이에 벽개면을 갖는 경우가 있다. 이는, 제1층이 갖는 산소 원자와 제2층이 갖는 산소 원자가 근거리에 있는 것에 기인한다(도 7의 (b)의 포위부 참조). 산소 원자는, 예를 들어 마이너스의 전하를 갖기 때문에, 산소 원자끼리가 근거리에 있으면, 층과 층의 결합을 약화시키는 경우가 있다. 이와 같이, 벽개면은 ab면에 평행한 면인 경우가 있다. 또한, 도 7에 도시한 결정 구조는 ab면에 수직인 시점에 있어서, 정삼각형, 정육각형으로 금속 원자가 배열되어 있다. 그로 인해, 도 7에 도시하는 결정 구조인 결정을 포함하는 타깃을 사용했을 경우, 스퍼터 입자(602)는 내각이 120°인 정육각형의 면을 갖는 형상(펠릿 형상)으로 될 개연성은 높다고 생각된다.
스퍼터 입자(602)는 대전시키는 것이 바람직하다. 스퍼터 입자(602)의 코너부에 각각 동일한 극성의 전하가 있는 경우, 스퍼터 입자(602)의 형상이 유지되도록 상호 작용이 일어나기(서로 반발함) 때문에 바람직하다. 스퍼터 입자(602)는, 예를 들어 플러스로 대전되는 경우가 있다. 스퍼터 입자(602)가 플러스로 대전되는 타이밍은 특별히 불문한다. 스퍼터 입자(602)는, 예를 들어 이온(601)의 충돌 시에 전하를 수취함으로써 플러스로 대전시킬 수 있다. 또한, 스퍼터 입자(602)는, 예를 들어 플라즈마(607)에 노출시킴으로써 플러스로 대전시킬 수 있다. 또한, 스퍼터 입자(602)는, 예를 들어 산소의 양이온인 이온(601)을 스퍼터 입자(602)의 측면, 상면 또는 하면에 결합시킴으로써 플러스로 대전시킬 수 있다.
스퍼터 입자(602)의 코너부에 양(+)의 전하를 갖게 하기 위하여는, 예를 들어 직류(DC) 전원을 사용하는 것이 바람직하다. 또한, 고주파(RF) 전원, 교류(AC) 전원을 사용할 수도 있다. 단, RF 전원을 사용한 스퍼터링법에 있어서, 대면적에 균질한 플라즈마 방전이 곤란하다. 그 때문에, RF 전원을 사용한 스퍼터링법은, 대면적의 기판에의 성막에 적용하는 것이 곤란한 경우가 있다. 또한, 이하에 나타내는 관점에서 AC 전원보다도 DC 전원이 바람직한 경우가 있다.
DC 전원을 사용한 스퍼터링법에서는, 예를 들어 도 8의 (a1)에 도시한 바와 같이, 타깃-기판 간에 직류 전압이 인가된다. 따라서, 직류 전압이 인가되어 있는 동안의 타깃과 기판의 전위차는, 도 8의 (b1)에 도시한 바와 같이 일정해진다. 이와 같이, DC 전원을 사용한 스퍼터링법은, 지속적인 플라즈마 방전을 유지할 수 있다.
DC 전원을 사용한 스퍼터링법에서는, 스퍼터 입자(602)에, 전계가 계속하여 가해지고 있기 때문에, 스퍼터 입자(602)의 코너부의 전하가 소실되는 경우가 없다. 스퍼터 입자(602)는 코너부에 전하가 유지됨으로써, 형상을 유지할 수 있다(도 8의 (c1) 참조).
한편, AC 전원을 사용한 스퍼터링법에서는, 예를 들어 도 8의 (a2)에 도시한 바와 같이, 인접하는 타깃에 있어서, 기간 A와 기간 B에서 캐소드와 애노드가 전환된다. 예를 들어, 도 8의 (b2)에 나타내는 기간 A에 있어서는, 타깃 (1)이 캐소드로서 기능하고, 타깃 (2)가 애노드로서 기능한다. 또한, 예를 들어 도 8의 (b2)에 나타내는 기간 B에 있어서는, 타깃 (1)이 애노드로서 기능하고, 타깃 (2)가 캐소드로서 기능한다. 기간 A 및 기간 B를 합하면, 예를 들어 20마이크로초 내지 50마이크로초 정도이다. 이와 같이, AC 전원을 사용한 스퍼터링법은, 기간 A와 기간 B를 교대로 전환하면서 플라즈마 방전한다.
AC 전원을 사용한 스퍼터링법에서는, 스퍼터 입자(602)는 순간적으로 전계가 가해지지 않는 시간을 갖기 때문에, 코너부의 전하가 소실되는 경우가 있다. 스퍼터 입자(602)는 코너부의 전하가 소실됨으로써, 형상이 무너져 버리는 경우가 있다(도 8의 (c2) 참조). 따라서, 스퍼터 입자(602)의 형상을 유지하기 위하여는, AC 전원을 사용하는 것보다도, DC 전원을 사용하는 편이 바람직한 경우가 있다.
타깃으로부터 튀어나온 스퍼터 입자(602)는 플라즈마(607) 내를 연과 같이 비상한다. 이어서, 스퍼터 입자(602)는 펄럭거리며 피형성면에 내려앉는다. 이어서, 스퍼터 입자(602)는 기판 가열 등에 의해서 피형성면이 고온(예를 들어, 150℃ 이상)인 경우, 피성막면 위를 행글라이더와 같이 활공한다. 이때, 스퍼터 입자(602)는, 예를 들어 스퍼터 입자(602)의 코너부가 전하를 가짐으로써, 이미 퇴적되어 있는 다른 스퍼터 입자(602)와의 사이에 척력을 발생시킨다. 또한, 스퍼터 입자(602)는, 예를 들어 고온의 피형성면 위에서 마이그레이션을 행한다. 그로 인해, 스퍼터 입자(602)는, 예를 들어 다른 스퍼터 입자(602)가 최표층에 퇴적되어 있지 않은 영역에, 다른 스퍼터 입자(602)의 옆에 결합하기까지 움직인 후에 퇴적된다. 이와 같이, 스퍼터 입자(602)는 평판면이 피형성면에 평행해지도록 빈틈없이 깔 수 있다. 이러한 방법으로 형성한 산화물막(603)은, 예를 들어 피성막면에 수직인 방향에 c축의 방향이 정렬된 결정(CAAC: C Axis Aligned Crystal)을 갖는다. 또한, 산화물막(603)은, 예를 들어 두께가 균일하고, 결정의 배향이 정렬된 산화물막으로 된다.
이러한 형성 방법에 의해서 얻어지는 산화물막은, 예를 들어 비정질 표면 위, 비정질 절연 표면 위, 비정질 산화물 표면 위 등에서도, 높은 결정성을 갖는다.
다음으로, 예를 들어 기판 가열하지 않는 것 등에 의해서 피형성면이 저온(예를 들어, 130℃ 미만, 100℃ 미만, 70℃ 미만 또는 실온(20℃ 내지 25℃) 정도)인 경우의 산화물막의 형성 방법에 대하여, 도 9를 사용하여 설명한다.
도 9로부터, 피형성면이 저온인 경우, 스퍼터 입자(602)는 피성막면에 불규칙하게 쏟아진다. 스퍼터 입자(602)는, 예를 들어 마이그레이션을 행하지 않기 때문에, 이미 다른 스퍼터 입자(602)가 퇴적되어 있는 영역도 포함하여, 무질서하게 퇴적되어 간다. 즉, 퇴적되어 얻어지는 산화물막은, 예를 들어 두께가 균일하지 않으며, 결정의 배향도 무질서하게 되는 경우가 있다. 이와 같이 하여 얻어진 산화물막은, 스퍼터 입자(602)의 결정성을, 어느 정도 유지하기 때문에, 결정부(나노 결정)를 갖는다.
또한, 예를 들어 성막 시의 압력이 높은 경우, 비상 중인 스퍼터 입자(602)는 아르곤 등의 다른 입자(원자, 분자, 이온, 라디칼 등)와 충돌하는 빈도가 높아진다. 스퍼터 입자(602)는 비상 중에 다른 입자와 충돌함으로써(재(再)스퍼터링됨으로써) 결정 구조가 무너지는 경우가 있다. 예를 들어, 스퍼터 입자(602)는 다른 입자와 충돌함으로써, 평판 형상의 형상을 유지할 수 없어, 산산조각(각 원자로 나뉜 상태) 나는 경우가 있다. 이때, 스퍼터 입자(602)로부터 갈라진 각 원자가 피형성면에 퇴적되어 감으로써, 비정질 산화물막이 형성되는 경우가 있다.
또한, 다결정 산화물을 갖는 타깃을 사용한 스퍼터링법이 아니라, 액체를 사용하여 성막하는 방법의 경우 또는 타깃 등의 고체를 기체화함으로써 성막하는 방법의 경우, 각 원자로 나뉜 상태에서 비상하여 피형성면에 퇴적되기 때문에, 비정질 산화물막이 형성되는 경우가 있다. 또한, 예를 들어 레이저 어블레이션법에서는, 타깃으로부터 방출된 원자, 분자, 이온, 라디칼, 클러스터 등이 비상하여 피형성면에 퇴적되기 때문에, 비정질 산화물막이 형성되는 경우가 있다.
<결정성을 갖는 산화물막의 형성 방법 2>
또한, CAAC를 포함하는 산화물막을 형성하는 경우, 그 산화물막은, 이하의 방법에 의해서 형성해도 된다. 여기서는, CAAC를 포함하는 산화물막으로서, CAAC-OS막을 형성하는 경우를 예로 들어 설명한다.
우선, 제1 산화물 반도체막을 1㎚ 이상 10㎚ 미만의 두께로 성막한다. 제1 산화물 반도체막은 스퍼터링법을 사용하여 성막한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 내의 산소 비율을 30체적％ 이상, 바람직하게는 100체적％로 하여 성막한다.
이어서, 가열 처리를 행하여, 제1 산화물 반도체막을 결정성이 높은 제1 CAAC-OS막으로 한다. 가열 처리의 온도는, 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는, 불활성 분위기 또는 산화성 분위기에서 행하면 된다. 바람직하게는, 불활성 분위기에서 가열 처리를 행한 후, 산화성 분위기에서 가열 처리를 행한다. 불활성 분위기에서의 가열 처리에 의하여, 제1 산화물 반도체막의 불순물 농도를 단시간에 저감시킬 수 있다. 한편, 불활성 분위기에서의 가열 처리에 의해서 제1 산화물 반도체막에 산소 결손이 생성되는 경우가 있다. 그 경우, 산화성 분위기에서의 가열 처리에 의해서 상기 산소 결손을 저감시킬 수 있다. 또한, 가열 처리는 1000㎩ 이하, 100㎩ 이하, 10㎩ 이하 또는 1㎩ 이하의 감압 하에서 행해도 된다. 감압 하에서는, 제1 산화물 반도체막의 불순물 농도를 더욱 단시간에 저감시킬 수 있다.
제1 산화물 반도체막은, 두께가 1㎚ 이상 10㎚ 미만인 것에 의하여, 두께가 10㎚ 이상인 경우와 비교하여, 가열 처리에 의해서 용이하게 결정화시킬 수 있다.
이어서, 제1 산화물 반도체막과 동일한 조성의 제2 산화물 반도체막을 10㎚ 이상 50㎚ 이하의 두께로 성막한다. 제2 산화물 반도체막은 스퍼터링법을 사용하여 성막한다.
구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 내의 산소 비율을 30체적％ 이상, 바람직하게는 100체적％로 하여 성막한다.
이어서, 가열 처리를 행하여, 제2 산화물 반도체막을 제1 CAAC-OS막으로부터 고상 성장시킴으로써, 결정성이 높은 제2 CAAC-OS막으로 한다. 가열 처리의 온도는, 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는, 불활성 분위기 또는 산화성 분위기에서 행하면 된다. 바람직하게는, 불활성 분위기에서 가열 처리를 행한 후, 산화성 분위기에서 가열 처리를 행한다. 불활성 분위기에서의 가열 처리에 의하여, 제2 산화물 반도체막의 불순물 농도를 단시간에 저감시킬 수 있다. 한편, 불활성 분위기에서의 가열 처리에 의해서 제2 산화물 반도체막에 산소 결손이 생성되는 경우가 있다. 그 경우, 산화성 분위기에서의 가열 처리에 의해서 상기 산소 결손을 저감시킬 수 있다. 또한, 가열 처리는 1000㎩ 이하, 100㎩ 이하, 10㎩ 이하 또는 1㎩ 이하의 감압 하에서 행해도 된다.
감압 하에서는, 제2 산화물 반도체막의 불순물 농도를 더욱 단시간에 저감시킬 수 있다.
이상과 같이 하여, 합계의 두께가 10㎚ 이상인 CAAC-OS막을 형성할 수 있다.
본 발명의 일 형태의 트랜지스터에 포함되는 산화물층 및 산화물 반도체층의 적층 구조에 있어서, 제1 산화물층, 산화물 반도체층 또는 제2 산화물층에는 각각, 상술한 어느 하나의 결정 상태의 산화물층 또는 산화물 반도체층을 적용해도 된다. 단, 채널로서 기능하는 산화물 반도체층으로서, CAAC-OS막을 적용하면, 그 산화물 반도체층 내에 존재하는 산소 결손에 기인하는 결함 준위를 저감시키는 것이 가능하기 때문에 바람직하다.
또한, 산화물 반도체층을 CAAC-OS막으로 하는 경우, 산화물 반도체층 위에 접하여 형성되는 제2 산화물층은, 산화물 반도체층이 갖는 결정을 종결정으로 하여 결정 성장하여, 결정 구조를 갖는 막으로 되기 쉽다. 따라서, 가령, 제1 산화물층과 제2 산화물층을 마찬가지의 재료 및 마찬가지의 제작 방법을 사용하여 형성하더라도, 제2 산화물층으로서 제1 산화물층보다 결정성이 높은 막이 얻어지는 경우가 있다. 또한, 제2 산화물층 내, 산화물 반도체층과 접하는 영역과, 접하지 않는 영역은, 결정성이 상이한 경우가 있다.
이상, 본 실시 형태에서 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
본 발명의 일 형태에 따른 반도체 장치의 일례로서, 논리 회로인 NOR형 회로의 회로도의 일례를 도 10의 (a)에 도시하였다. 도 10의 (b)는 NAND형 회로의 회로도이다.
도 10의 (a)에 도시하는 NOR형 회로에 있어서, p 채널형 트랜지스터인 트랜지스터(801, 802)는, 채널 형성 영역에 산화물 반도체 이외의 반도체 재료(예를 들어, 실리콘 등)를 사용한 트랜지스터로 하고, ｎ 채널형 트랜지스터인 트랜지스터(803, 804)는, 산화물 반도체층을 포함하는 산화물 적층을 포함하여 실시 형태 1에서 나타내는 트랜지스터와 마찬가지의 구조를 갖는 트랜지스터를 사용한다.
실리콘 등의 반도체 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해서 장시간의 전하 유지를 가능하게 한다.
논리 회로의 소형화를 위하여, ｎ 채널형의 트랜지스터인 트랜지스터(803, 804)는, p 채널형의 트랜지스터인 트랜지스터(801, 802) 위에 적층되는 것이 바람직하다. 예를 들어, 단결정 실리콘 기판을 사용하여 트랜지스터(801, 802)를 형성하고, 절연층을 개재하여 트랜지스터(801, 802) 위에 트랜지스터(803, 804)를 형성하는 것이 가능하다.
또한, 도 10의 (b)에 도시하는 NAND형 회로에서는, p 채널형 트랜지스터인 트랜지스터(811, 814)는, 채널 형성 영역에 산화물 반도체 이외의 반도체 재료(예를 들어, 실리콘 등)를 사용한 트랜지스터로 하고, ｎ 채널형 트랜지스터인 트랜지스터(812, 813)는, 산화물 반도체를 포함하는 산화물 적층을 포함하여, 상기 실시 형태 1에서 나타내는 트랜지스터와 마찬가지의 구조를 갖는 트랜지스터를 사용한다.
도 10의 (a)에 도시하는 NOR 회로와 마찬가지로, 논리 회로의 소형화를 위하여, ｎ 채널형의 트랜지스터인 트랜지스터(812, 813)는, p 채널형의 트랜지스터인 트랜지스터(811, 814) 위에 적층되는 것이 바람직하다.
본 실시 형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 소비 전력을 충분히 저감시킬 수 있다.
또한, 다른 반도체 재료를 사용한 반도체 소자를 적층함으로써, 미세화 및 고집적화를 실현하고, 또한 안정적이고 높은 전기적 특성을 부여받은 반도체 장치 및 그 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 상기 실시 형태 1에 나타내는 트랜지스터의 구성을 적용함으로써, 신뢰성이 높고, 안정한 특성을 나타내는 NOR형 회로와 NAND형 회로를 제공할 수 있다.
또한, 본 실시 형태에서는, 실시 형태 1에 나타내는 트랜지스터를 사용한 NOR형 회로와 NAND형 회로의 예를 나타냈지만, 특별히 한정되지 않으며 AND형 회로나 OR회로 등을 형성할 수도 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 실시 형태 1에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를, 도면을 사용하여 설명한다.
도 11의 (a)는 본 실시 형태의 반도체 장치를 도시하는 회로도이다.
도 11의 (a)에 도시하는 트랜지스터(260)는 산화물 반도체 이외의 반도체 재료(예를 들어, 실리콘 등)를 사용한 트랜지스터를 적용할 수 있어, 고속 동작이 용이하다. 또한, 트랜지스터(262)에는 산화물 반도체를 포함하는 산화물 적층을 포함하여 실시 형태 1에서 나타내는 트랜지스터와 마찬가지의 구조를 갖는 트랜지스터를 적용할 수 있고, 그 특성에 의해서 장시간의 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터는, 모두 ｎ 채널형 트랜지스터인 것으로서 설명하지만, 본 실시 형태에 나타내는 반도체 장치에 사용하는 트랜지스터로서는, p 채널형 트랜지스터를 사용할 수도 있다.
도 11의 (a)에 있어서, 제1 배선(1st Line)과 트랜지스터(260)의 소스 전극층은, 전기적으로 접속되고, 제2 배선(2nd Line)과 트랜지스터(260)의 드레인 전극층은, 전기적으로 접속되어 있다. 또한, 제3 배선(3rd Line)과 트랜지스터(262)의 소스 전극층 또는 드레인 전극층의 한쪽은, 전기적으로 접속되고, 제4 배선(4th Line)과, 트랜지스터(262)의 게이트 전극층은, 전기적으로 접속되어 있다. 그리고, 트랜지스터(260)의 게이트 전극층과, 트랜지스터(262)의 소스 전극층 또는 드레인 전극층의 다른 한쪽은, 용량 소자(264)의 전극의 한쪽과 전기적으로 접속되고, 제5 배선(5th Line)과, 용량 소자(264)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
도 11의 (a)에 도시하는 반도체 장치에서는, 트랜지스터(260)의 게이트 전극층의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대하여 설명한다. 우선, 제4 배선의 전위를, 트랜지스터(262)가 온 상태로 되는 전위로 하여, 트랜지스터(262)를 온 상태로 한다. 이것에 의하여, 제3 배선의 전위가, 트랜지스터(260)의 게이트 전극층 및 용량 소자(264)에 인가된다. 즉, 트랜지스터(260)의 게이트 전극층에는, 소정의 전하가 공급된다(기입). 여기서는, 서로 다른 2가지의 전위 레벨을 인가하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제4 배선의 전위를, 트랜지스터(262)가 오프 상태로 되는 전위로 하여, 트랜지스터(262)를 오프 상태로 함으로써, 트랜지스터(260)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(262)의 오프 전류는 매우 작기 때문에, 트랜지스터(260)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
다음으로 정보의 판독에 대하여 설명한다. 제1 배선에 소정의 전위(정전위)를 인가한 상태에서, 제5 배선에 적절한 전위(판독 전위)를 인가하면, 트랜지스터(260)의 게이트 전극층에 유지된 전하량에 따라, 제2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(260)를 ｎ 채널형으로 하면, 트랜지스터(260)의 게이트 전극층에 High 레벨 전하가 공급되어 있는 경우의 겉보기 임계값 Vth_H는, 트랜지스터(260)의 게이트 전극층에 Low 레벨 전하가 공급되어 있는 경우의 겉보기 임계값 Vth_L보다 낮아지기 때문이다. 여기서, 겉보기 임계값 전압이란, 트랜지스터(260)를 「온 상태」로 하기 위하여 필요한 제5 배선의 전위를 말하는 것으로 한다. 따라서, 제5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 트랜지스터(260)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서, High 레벨 전하가 공급되어 있었을 경우에는, 제5 배선의 전위가 V0(>Vth_H)으로 되면, 트랜지스터(260)는 「온 상태」로 된다. Low 레벨 전하가 공급되어 있었을 경우에는, 제5 배선의 전위가 V0(<Vth_L)으로 되더라도, 트랜지스터(260)는 「오프 상태」가 유지된다. 이로 인해, 제2 배선의 전위에 의해, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극층의 상태에 관계없이 트랜지스터(260)가 「오프 상태」가 되는 전위, 즉, Vth_H 보다 작은 전위를 제5 배선에 인가하면 된다. 또는, 게이트 전극층의 상태에 관계없이 트랜지스터(260)가 「온 상태」로 되는 전위, 즉, Vth_L 보다 큰 전위를 제5 배선에 인가하면 된다.
도 11의 (b)에 다른 기억 장치의 구조의 일 형태의 예를 도시한다. 도 11의 (b)는 반도체 장치의 회로 구성의 일례를 도시하고, 도 11의 (c)는 반도체 장치의 일례를 도시하는 개념도이다. 우선, 도 11의 (b)에 도시하는 반도체 장치에 대하여 설명을 행하고, 계속하여 도 11의 (c)에 도시하는 반도체 장치에 대하여, 이하 설명을 행한다.
도 11의 (b)에 도시하는 반도체 장치에 있어서, 비트선 BL과 트랜지스터(262)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 워드선 WL과 트랜지스터(262)의 게이트 전극층은 전기적으로 접속되며, 트랜지스터(262)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제1 단자는 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(262)는 오프 전류가 매우 작다는 특징을 갖고 있다. 이로 인해, 트랜지스터(262)를 오프 상태로 함으로써, 용량 소자(254)의 제1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
이어서, 도 11의 (b)에 도시하는 반도체 장치(메모리 셀(250))에, 정보의 기입 및 유지를 행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를, 트랜지스터(262)가 온 상태로 되는 전위로 하여, 트랜지스터(262)를 온 상태로 한다. 이것에 의하여, 비트선 BL의 전위가, 용량 소자(254)의 제1 단자에 인가된다(기입). 그 후, 워드선 WL의 전위를, 트랜지스터(262)가 오프 상태로 되는 전위로 하여, 트랜지스터(262)를 오프 상태로 함으로써, 용량 소자(254)의 제1 단자의 전위가 유지된다(유지).
트랜지스터(262)의 오프 전류는 매우 작기 때문에, 용량 소자(254)의 제1 단자의 전위(또는 용량 소자에 축적된 전하)를 장시간에 걸쳐 유지할 수 있다.
이어서, 정보의 판독에 대하여 설명한다. 트랜지스터(262)가 온 상태로 되면, 부유 상태인 비트선 BL과 용량 소자(254)가 도통하여, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 그 결과, 비트선 BL의 전위가 변화한다. 비트선 BL의 전위의 변화량은, 용량 소자(254)의 제1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라, 상이한 값을 취한다.
예를 들어, 용량 소자(254)의 제1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 칭함)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0라고 하면, 전하가 재분배된 후의 비트선 BL의 전위는, (CB×VB0+C×V)/(CB+C)로 된다. 따라서, 메모리 셀(250)의 상태로서, 용량 소자(254)의 제1 단자의 전위가 V1과 V0(V1>V0)의 2상태를 취하기로 하면, 전위 V1을 유지하고 있는 경우의 비트선 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지하고 있는 경우의 비트선 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다도 높아지는 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 11의 (b)에 도시하는 반도체 장치는, 트랜지스터(262)의 오프 전류가 매우 작다는 특징으로부터, 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작이 불필요하게 되거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
이어서, 도 11의 (c)에 도시하는 반도체 장치에 대하여, 설명을 행한다.
도 11의 (c)에 도시하는 반도체 장치는, 상부에 기억 회로로서 도 11의 (b)에 도시한 메모리 셀(250)을 복수 갖는 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 갖고, 하부에, 메모리 셀 어레이(251)를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 11의 (c)에 도시한 구성으로 함으로써, 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))의 바로 아래에 설치할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 설치되는 트랜지스터는, 트랜지스터(262)와는 다른 반도체 재료를 사용하는 것이 보다 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘 또는 갈륨비소 등을 사용할 수 있으며, 단결정 반도체를 사용하는 것이 바람직하다. 이 밖에, 유기 반도체 재료 등을 사용해도 된다. 이러한 반도체 재료를 사용한 트랜지스터는, 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의하여, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적절하게 실현하는 것이 가능하다.
또한, 도 11의 (c)에 도시한 반도체 장치에서는, 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a)와, 메모리 셀 어레이(251b))가 적층된 구성을 예시했지만, 적층하는 메모리 셀 어레이의 수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 해도 된다.
트랜지스터(262)로서, 산화물 반도체를 채널 형성 영역에 사용하는 트랜지스터를 적용함으로써, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않는, 또는, 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감시킬 수 있다.
또한, 본 실시 형태에 나타내는 반도체 장치에, 실시 형태 1에 나타내는, 채널 영역으로 되는 산화물 반도체층이 산화물 적층의 표면으로부터 멀어져 있는 트랜지스터를 적용함으로써, 신뢰성이 높고, 안정된 전기 특성을 나타내는 반도체 장치로 할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 상술한 실시 형태에서 나타낸 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 전자 기기에 응용했을 경우의 예를 도 12 내지 도 15를 사용하여 설명한다.
도 12에 전자 기기의 블록도를 도시한다. 도 12에 도시하는 전자 기기는 RF 회로(901), 아날로그 기저 대역 회로(902), 디지털 기저 대역 회로(903), 배터리(904), 전원 회로(905), 어플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)에 의해서 구성되어 있다. 어플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖고 있다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있으며, 이 부분에 상술한 실시 형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 신뢰성이 높은 전자 기기를 제공할 수 있다.
도 13에, 디스플레이의 메모리 회로(950)에 상술한 실시 형태에서 설명한 반도체 장치를 사용한 예를 도시한다. 도 13에 도시하는 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955) 및 메모리 컨트롤러(951)에 의해서 구성되어 있다. 또한, 메모리 회로는, 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952) 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독하고 및 제어를 행하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의해서 표시하는 디스플레이(957)이 접속되어 있다.
우선, 어떠한 화상 데이터가 어플리케이션 프로세서(도시 생략)에 의하여, 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는, 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 보내어지고, 표시된다.
입력 화상 데이터 A에 변경이 없는 경우, 기억 화상 데이터 A는, 통상 30 내지 60㎐ 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여, 디스플레이 컨트롤러(956)로부터 판독된다.
이어서, 예를 들어 유저가 화면을 재기입하는 조작을 했을 때(즉, 입력 화상 데이터 A에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독되고 있다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 전부 기억되면, 디스플레이(957)의 다음 프레임으로부터, 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여, 디스플레이(957)에 기억 화상 데이터 B가 보내어지고, 표시가 행해진다. 이 판독은 또한 다음에 새로운 화상 데이터가 메모리(952)에 기억되기까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기입과, 화상 데이터의 판독을 행함으로써, 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리로 한정되지는 않으며, 1개의 메모리를 분할하여 사용해도 된다. 상술한 실시 형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 충분히 저감시킬 수 있다. 또한, 외부로부터의 물, 수분 등의 침입의 영향을 받기 어려운 신뢰성이 높은 반도체 장치로 할 수 있다.
도 14에 전자 서적의 블록도를 도시한다. 도 14는 배터리(1001), 전원 회로(1002), 마이크로프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)에 의해서 구성된다.
여기서는, 도 14의 메모리 회로(1007)에 상술한 실시 형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 일시적으로 유지하는 기능을 갖는다. 예를 들어, 유저가 하이라이트 기능을 사용하는 경우, 메모리 회로(1007)는 유저가 지정한 개소의 정보를 기억하고, 유지한다. 또한 하이라이트 기능이란, 유저가 전자 서적을 읽고 있을 때, 특정한 개소에 마킹, 예를 들어 표시의 색을 바꾸거나, 밑줄을 치거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의해서 마킹하여 주위와의 차이를 나타내는 것이다. 메모리 회로(1007)는 단기적인 정보의 기억에 사용하고, 장기적인 정보의 보존에는 플래시 메모리(1004)에, 메모리 회로(1007)가 유지하고 있는 데이터를 카피해도 된다. 이러한 경우에 있어서도, 상술한 실시 형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 충분히 저감시킬 수 있다. 또한, 외부로부터의 물, 수분 등의 침입의 영향을 받기 어려운 신뢰성이 높은 반도체 장치로 할 수 있다.
도 15에 전자 기기의 구체예를 도시한다. 도 15의 (a) 및 도 15의 (b)는 2단 절곡 가능한 태블릿형 단말기이다. 도 15의 (a)는 열린 상태이며, 태블릿형 단말기는, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 고정구(9033), 조작 스위치(9038)를 갖는다.
상술한 실시 형태에 나타낸 반도체 장치는, 표시부(9631a), 표시부(9631b)에 사용하는 것이 가능하여, 신뢰성이 높은 태블릿형 단말기로 하는 것이 가능하게 된다. 또한, 상술한 실시 형태에 나타내는 기억 장치를 본 실시 형태의 반도체 장치에 적용해도 된다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있으며, 표시된 조작 키(9638)를 터치함으로써 데이터 입력을 할 수 있다. 또한, 표시부(9631a)에 있어서는, 일례로서 절반의 영역이 표시만의 기능을 갖는 구성, 나머지 절반의 영역이 터치 패널의 기능을 갖는 구성을 나타내고 있지만, 그 구성에 한정되지 않는다. 표시부(9631a)의 전체면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)에 있어서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시의 방향을 전환하여, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말기에 내장되어 있는 광 센서에서 검출되는 사용 시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 태블릿형 단말기는 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 된다.
또한, 도 15의 (a)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 동일한 예를 도시하고 있지만 특별히 한정되지 않으며 한쪽의 크기와 다른 한쪽의 크기가 상이해도 되고, 표시의 품질도 상이해도 된다. 예를 들어, 한쪽이 다른 한쪽보다도 고정밀의 표시를 행할 수 있는 표시 패널로 해도 된다.
도 15의 (b)는 닫은 상태이며, 태블릿형 단말기는, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 15의 (b)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성에 대하여 도시하고 있다.
또한, 태블릿형 단말기는 2단 절곡 가능하게 때문에, 미사용 시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 우수하고, 장기 사용의 관점에서도 신뢰성의 우수한 태블릿형 단말기를 제공할 수 있다.
또한, 이 밖에도 도 15의 (a) 및 도 15의 (b)에 도시한 태블릿형 단말기는, 다양한 정보(정지 화상, 동화상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해서 처리를 제어하는 기능 등을 가질 수 있다.
본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명의 일 형태의 트랜지스터를 제작하여, 그 초기 특성 및 장기 신뢰성에 대하여 평가한 결과를 설명한다.
처음에, 본 실시예에서 사용한 트랜지스터의 제작 방법을 이하에 나타낸다. 본 실시예에서는, 도 1에 도시하는 트랜지스터(200)와 마찬가지의 구성을 갖는 트랜지스터를 제작하였다.
본 실시예에 있어서, 기판에는 실리콘 웨이퍼를 사용하였다. 우선 실리콘 웨이퍼를 염화수소가 첨가된 산화성 분위기 중에서 열처리를 행함으로써 막 두께 100㎚의 열산화막을 형성하였다. 열처리의 온도는 950℃로 하였다.
계속해서, 열산화막 위에 하지 절연층으로서 CVD법에 의해 막 두께 300㎚의 산화질화실리콘막을 형성하였다.
계속해서, 산화질화실리콘막의 표면을 화학적 기계 연마(CMP:Chemical Mechanical Polishing) 처리에 의해 연마하여 평탄화하였다. CMP 처리의 조건은, CMP 연마 패드로서 폴리우레탄계 연마천을 사용하고, 슬러리로서 NP8020(닛타 하스 가부시끼가이샤 제조)의 5배 희석액을 사용하고, 슬러리 온도를 실온으로 하고, 연마압 0.01㎫, 기판을 고정하고 있는 측의 스핀들 회전수는 60rpm, 연마천이 고정되어 있는 테이블 회전수는 56rpm으로 하여, 2분간 처리하였다. 산화질화실리콘막의 연마량은 약 12㎚로 하였다.
계속해서, 450℃의 감압(진공) 분위기 하에서 1시간의 열처리를 행하였다.
열처리 후의 하지 절연층에 이온 주입법을 사용하여 산소 이온을 주입하였다. 산소 이온의 주입 조건은, 가속 전압을 60㎸, 도우즈량을 2.0×1016ions/㎠, 틸트각을 7°, 트위스트 각을 72°로 하였다.
계속해서, 하지 절연층 위에 제1 산화물막으로서 In:Ga:Zn=1:3:2[원자수비]인 산화물 타깃을 사용한 스퍼터링법에 의해, 막 두께 20㎚의 In-Ga-Zn 산화물막을 형성하였다. 성막 조건은, 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기 하에서, 압력 0.4㎩, 전원 전력(DC) 0.5㎾, 기판 온도 200℃, 기판과 타깃 간의 거리를 60㎜로 하였다.
제1 산화물막을 성막한 후, 대기에 노출하지 않고 연속적으로 산화물 반도체막을 성막하였다. 산화물 반도체막으로서는, In:Ga:Zn=1:1:1[원자수비]인 산화물 타깃을 사용한 스퍼터링법에 의해, 막 두께 15㎚의 In-Ga-Zn 산화물막을 형성하였다. 성막 조건은, 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기 하에서, 압력 0.4㎩, 전원 전력(DC) 0.5㎾, 기판 온도 300℃, 기판과 타깃 간의 거리를 60㎜로 하였다.
계속해서, 질소 분위기 하에서 450℃에서 1시간의 열처리를 행한 후, 동일한 처리실 내에서 가열 분위기를 산소 분위기로 하고, 450℃에서 1시간의 열처리를 행하였다.
열처리 후의 제1 산화물막 및 산화물 반도체막을 포토리소그래피법에 의해 형성한 마스크를 사용하여, 섬 형상으로 가공하여 제1 산화물층 및 산화물 반도체층으로 하였다. 가공에는, 유도 결합형 플라즈마(ICP:Inductively Coupled Plasma) 에칭법에 의한 에칭을 적용하였다. 에칭 조건은, 에칭 가스로서, 삼염화붕소와 염소의 혼합 가스(BCl3:Cl2=60sccm:20sccm)를 사용하고, 전원 전력 450W, 바이어스 전력 100W, 압력 1.9㎩로 하였다.
섬 형상의 산화물 반도체층 위에 소스 전극층 및 드레인 전극층이 되는 도전막으로서 텅스텐막을 막 두께 100㎚로 성막하였다. 텅스텐막의 성막 조건은, 아르곤 분위기 하(유량 80sccm), 압력 0.8㎩, 전원 전력(DC) 1㎾로 하고, 기판 온도 200℃, 기판과 타깃 간의 거리를 60㎜로 하여 스퍼터링법에 의해 성막하였다.
텅스텐막을 선택적으로 에칭하여 소스 전극층 및 드레인 전극층을 형성하였다. 텅스텐막은, 텅스텐막의 제1 에칭 공정, 애싱에 의한 레지스트 마스크의 후퇴 공정 및 텅스텐막의 제2 에칭 공정을 연속적으로 행함으로써 계단 형상의 단부를 형성하였다.
텅스텐막의 제1 에칭 공정에서는, 에칭 가스로서 염소, 사불화메탄 및 산소의 혼합 가스(Cl2:CF4:O2=45sccm:55sccm:55sccm)를 사용하고, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67㎩, 기판 온도 40℃로 하여 13초간 처리하였다. 계속해서, 에칭 가스로서 산소를 유량 100sccm으로 흘리고, 전원 전력 2000W, 바이어스 전력 0W, 압력 3.00㎩, 기판 온도 40℃로 하여 15초간 처리함으로써 레지스트 마스크를 후퇴시켰다. 그 후, 상기 후퇴한 레지스트 마스크를 사용하여 텅스텐막의 제2 에칭 공정으로서, 에칭 가스로서 염소, 사불화메탄 및 산소의 혼합 가스(Cl2:CF4:O2=45sccm:55sccm:55sccm)를 사용하고, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67㎩, 기판 온도 40℃로 하여 12초간 처리함으로써 소스 전극층 및 드레인 전극층을 형성하였다.
소스 전극층 및 드레인 전극층 위에 제2 산화물막으로서 In:Ga:Zn=1:3:2[원자수비]인 산화물 타깃을 사용한 스퍼터링법에 의해, 막 두께 5㎚의 In-Ga-Zn 산화물막을 형성하였다. 성막 조건은, 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기 하에서, 압력 0.4㎩, 전원 전력(DC) 0.5㎾, 기판 온도 200℃, 기판과 타깃 간의 거리를 60㎜로 하였다.
계속해서, 제2 산화물막 위에 게이트 절연막으로서, 막 두께 20㎚의 산화질화실리콘막을 CVD법에 의해 성막하였다. 성막 온도는 350℃, 압력 200㎩로 하였다.
게이트 절연막 위에 스퍼터링법에 의해 막 두께 30㎚의 질화 탄탈막과 막 두께 135㎚의 텅스텐막의 적층을 성막하고, 에칭법에 의해 가공하여 게이트 전극층을 형성하였다. 질화 탄탈막의 성막 조건은, 아르곤 및 질소(Ar:N2=50sccm:10sccm) 분위기 하에서, 압력 0.6㎩, 전원 전력(DC) 1㎾, 기판과 타깃 간의 거리를 60㎜로 하였다. 또한, 텅스텐막의 성막 조건은, 아르곤 분위기 하(유량 100sccm), 압력 2.0㎩, 전원 전력(DC) 4㎾, 기판과 타깃 간의 거리를 60㎜로 하고, 기판을 가열하기 위해서, 가열한 아르곤 가스를 유량 10sccm으로 흘렸다.
또한, 질화 탄탈막과 텅스텐막의 에칭 조건은, 제1 에칭 조건으로서, 에칭 가스로서 염소, 사불화메탄 및 산소의 혼합 가스(Cl2:CF4:O2=45sccm:55sccm:55sccm)를 사용하고, 전원 전력 3㎾, 바이어스 전력 110W, 압력 0.67㎩, 기판 온도 40℃로 하여 텅스텐막을 에칭하였다. 그 후, 제2 에칭 조건으로서, 에칭 가스로서 염소 가스(Cl2=100sccm)를 사용하고, 전원 전력 2㎾, 바이어스 전력 50W로 하여 질화 탄탈막을 에칭하였다.
게이트 전극층의 가공에 적용한 레지스트 마스크를 제거한 후, 게이트 전극층을 마스크로 사용하여, 게이트 절연막 및 제2 산화물막을 에칭하여 게이트 절연층 및 제2 산화물층으로 하였다. 에칭 조건은, 에칭 가스로서, 삼염화붕소를 유량 80sccm으로 흘리고, 전원 전력 450W, 바이어스 전력 100W, 압력 1.0㎩, 기판 온도 70℃로 하였다.
계속해서, 제2 산화물층 및 게이트 절연층의 측면을 덮도록, 게이트 전극층 위에 보호 절연층으로서 산화 알루미늄막을 막 두께 70㎚로 성막하였다. 산화 알루미늄막은, 산화 알루미늄 타깃을 사용한 스퍼터링법에 의해 성막하고, 성막 조건은, 아르곤 및 산소(아르곤:산소=25sccm:25sccm) 분위기 하에서, 압력 0.4㎩, 전원 전력(RF) 2.5㎾, 기판 온도 250℃, 기판과 타깃 간의 거리를 60㎜로 하였다.
보호 절연층 위에 무기 절연층으로서, 막 두께 300㎚의 산화질화실리콘막을 CVD법에 의해 성막하였다.
계속해서, 보호 절연층 및 보호 절연층 위의 절연층(이하, 해당 적층 구조를 간단히 층간 절연층이라고도 표기함)이 설치된 기판에 열처리를 실시하였다. 본 실시예에서는, 층간 절연층을 형성한 후에 서로 다른 3 조건의 열처리를 실시한 샘플을 각각 제작하였다.
열처리 조건 1에서는, 350℃ 산소 분위기 하에서, 1시간의 열처리를 행하였다. 열처리 조건 2에서는, 400℃ 산소 분위기 하에서, 1시간의 열처리를 행하였다. 또한, 열처리 조건 3에서는, 비교예로서 열처리를 행하지 않았다.
그 후, 각각의 조건에서 열처리한 샘플에 대해서, 절연층 및 보호 절연층에 소스 전극층 및 드레인 전극층에 달하는 콘택트 홀을 개구하였다. 콘택트 홀의 개구 조건은, 처음에, 에칭 가스로서 트리플루오로메탄 및 헬륨의 혼합 가스(CHF3:He=7.5ccm:142.5sccm)를 사용하고, 전원 전력 475W, 바이어스 전력 300W, 압력 5.5㎩, 기판 온도 70℃로 하여 1분 정도 처리한 후, 바이어스 전력을 150W로 변경하여 40초 정도 처리하여, 산화질화실리콘막을 선택적으로 제거하였다. 그 후, 에칭 가스로서 삼염화붕소(BCl3=80sccm)를 사용하고, 전원 전력 450W, 바이어스 전력 100W, 압력 1.9㎩, 기판 온도 70℃로 하여 산화 알루미늄막을 선택적으로 에칭하였다.
콘택트 홀 내 및 절연층 위에 배선층을 형성하기 위한 도전막을 스퍼터링법으로 형성하였다. 도전막은 막 두께 50㎚의 티타늄막, 막 두께 200㎚의 알루미늄막 및 막 두께 50㎚의 티타늄막의 적층 구조로 하였다.
티타늄막의 성막 조건은, 아르곤 분위기 하(유량 20sccm) 분위기 하에서, 압력 0.1㎩, 전원 전력(DC) 12㎾, 기판 온도 실온, 기판과 타깃 간의 거리를 400㎜로 하였다. 또한, 알루미늄막의 성막 조건은, 아르곤 분위기 하(유량 50sccm), 압력 0.4㎩, 전원 전력(DC) 1㎾, 기판 온도 실온, 기판과 타깃 간의 거리를 60㎜로 하였다.
그 후, 적층 구조의 도전막을 선택적으로 에칭하여 소스 전극층 및 드레인 전극층과 각각 전기적으로 접속하는 배선층을 형성하였다. 배선층의 가공은, 제1 에칭 조건으로서, 에칭 가스로서 삼염화붕소와 염소의 혼합 가스(BCl3:Cl2=60sccm:20sccm)를 사용하고, 전원 전력 450W, 바이어스 전력 100W, 압력 1.9㎩, 기판 온도 70℃로 하여 100초 정도 처리한 후, 제2 에칭 조건으로서, 에칭 가스를, 사불화메탄(유량 80sccm), 전원 전력 500W, 바이어스 전력 50W, 압력 2.0㎩, 기판 온도 70℃로 하여 15초 정도 처리하였다.
그 후, 폴리이미드막을 1.5㎛의 막 두께로 도포법에 의해 성막하고, 대기 분위기 하에서, 300℃에서 1시간의 열처리를 행하였다.
이상에 의해, 본 실시예의 트랜지스터를 제작하였다.
도 16에, 제작한 트랜지스터의 전기 특성의 평가 결과를 도시한다. 도 16에서는, 채널 길이(L)를 0.48㎛, 채널 폭(W)을 1㎛로 한 트랜지스터에 대하여 평가를 행하고, 드레인 전압(Vd) 3V 또는 0.1V, 게이트 전압(Vg) 3V로 하여 구동한 경우의 게이트 전압(Vg)-드레인 전류(Id) 특성 및 드레인 전압(Vd)이 0.1V에서의 전계 효과 이동도를 도시한다.
도 16의 (a)는 열처리 조건 3(열처리 없음)으로 한 트랜지스터(샘플수 n=25)에 있어서의 전기 특성의 평가 결과이며, 도 16의 (b)는 열처리 조건 1(350℃ 산소 분위기 하에서 1시간)로 한 트랜지스터(샘플수 n=25)에 있어서의 전기 특성의 평가 결과이며, 도 16의 (c)는 열처리 조건 2(400℃ 산소 분위기 하에서 1시간)로 한 트랜지스터(샘플수 n=25)에 있어서의 전기 특성의 평가 결과이다.
도 16의 (a), 도 16의 (b), 도 16의 (c)로부터, 본 실시예의 트랜지스터는 비교예도 포함하여 노멀리 오프 특성이 확인되었다. 또한, 층간 절연층을 형성한 후에 열처리를 행함으로써 트랜지스터의 전기 특성의 편차가 감소되어 있는 것이 확인되었다.
또한, 열처리를 행함으로써 임계값 전압 부근에서의 드레인 전류의 상승이 급준하게 되는 것을 알 수 있다. 드레인 전압 0.1V에 있어서의 S값(서브 임계값 계수)은 열처리 조건 3(열처리 없음)으로 한 트랜지스터에서 164.6(mV/dec.)이었던 것에 비해서, 열처리 조건 1(350℃ 산소 분위기 하에서 1시간)로 한 트랜지스터에서는 163.4(mV/dec.)이며, 열처리 조건 2(400℃ 산소 분위기 하에서 1시간)로 한 트랜지스터에서는 97.6(mV/dec.)이었다. 따라서, 층간 절연층을 형성한 후에 열처리를 행함으로써 S값을 저감 가능한 것이 확인되었다. 또한, 여기에서 S값의 값은, 각 조건에서 제작한 트랜지스터의 25 샘플의 중앙값을 나타내고 있다.
또한, 드레인 전압 0.1V에서의 전계 효과 이동도는, 열처리 조건 3(열처리 없음)으로 한 트랜지스터에서는 2.2(㎠/Vs)이었던 것에 비해서, 열처리 조건 1(350℃ 산소 분위기 하에서 1시간)로 한 트랜지스터에서는 4.9(㎠/Vs)이며, 열처리 조건 2(400℃ 산소 분위기 하에서 1시간)로 한 트랜지스터에서는 7.7(㎠/Vs)이었다. 따라서, 층간 절연층을 형성한 후에 열처리를 행함으로써 전계 효과 이동도가 향상되는 것이 확인되었다. 또한, 여기에서 전계 효과 이동도의 값은, 각 조건에서 제작한 트랜지스터의 25 샘플의 중앙값을 나타내고 있다.
이상에서, 층간 절연층을 형성한 후에 열처리를 행함으로써 편차가 저감되어, 양호한 초기 특성이 얻어지는 것이 나타났다.
또한, 본 실시예의 트랜지스터의 초기 특성에 대한 채널 길이(L)의 의존성을 조사하기 위해서, 채널 폭(W)을 1㎛로 하고, 채널 길이(L)를 0.2㎛ 내지 100㎛로 조건을 바꾼 트랜지스터의 임계값 전압 및 S값을 측정하였다.
평가 결과를 도 17에 도시하였다. 도 17의 (a), 도 17의 (b), 도 17의 (c)의 횡축은 채널 길이(㎛)를 나타내고, 종축은, 드레인 전압 3V로 한 경우의 임계값 전압(V)을 나타내고 있다. 도 17의 (a)는 열처리 조건 3으로 한 트랜지스터의 평가 결과이며, 도 17의 (b)는 열처리 조건 1로 한 트랜지스터의 평가 결과이며, 도 17의 (c)는 열처리 조건 2로 한 트랜지스터의 평가 결과이다.
도 17의 (a)에서는, 채널 길이가 짧아짐에 따라서 임계값 전압이 감소하고 있고, 채널 길이가 1㎛ 이하가 되면 그 경향이 현저해진다. 한편으로, 도 17의 (b) 및 도 17의 (c)에서는, 채널 길이가 짧은 트랜지스터에서의 임계값 전압의 감소는 보이지 않고, 채널 길이에 상관없이 대략 일정한 임계값 전압을 유지하고 있는 것을 알 수 있다. 따라서, 층간 절연층을 형성한 후에 열처리를 행함으로써 채널 길이를 짧게 하는 것에 수반하는 임계값 전압의 마이너스 시프트가 억제되는 것이 확인되었다.
또한, 도 17의 (d), 도 17의 (e), 도 17의 (f)의 횡축은 채널 길이(㎛)를 나타내고, 종축은 드레인 전압 0.1V로 한 경우의 S값을 나타내고 있다. 도 17의 (d)는 열처리 조건 3으로 한 트랜지스터의 평가 결과이며, 도 17의 (e)는 열처리 조건 1로 한 트랜지스터의 평가 결과이며, 도 17의 (f)는 열처리 조건 2로 한 트랜지스터의 평가 결과이다.
도 17의 (d)에서는, 동일한 채널 길이를 갖는 트랜지스터 간에 있어서도 큰 S값의 편차가 보였다. 한편, 도 17의 (b) 및 도 17의 (c)에서는, 동일한 채널 길이를 갖는 트랜지스터 간 및 상이한 채널 길이를 갖는 트랜지스터 간에서의 양쪽에 있어서 편차가 저감되는 것이 확인되었다. 특히, 열 처리 온도가 높은 열처리 조건 2에서는, 편차의 저감과 함께, S값의 저감이 가능한 것이 확인되었다.
이상에서, 층간 절연층을 형성한 후에 열처리를 행함으로써 채널 길이에 의존한 특성의 변동을 억제하는 것이 가능한 것이 확인되었다.
또한, 본 실시예의 트랜지스터의 초기 특성에 대한, 소스 전극층 또는 드레인 전극층과, 게이트 전극층이 중첩하는 영역의 채널 길이 방향의 길이(Lov 길이)의 의존성을 조사하기 위해서, 채널 길이(L)를 1.13㎛, 채널 폭(W)을 10㎛로 하고, Lov 길이를 0㎛ 내지 1㎛로 조건을 바꾼 트랜지스터의 시프트값을 측정하였다.
또한, 시프트값이란 드레인 전류가 상승될 때의 게이트 전압의 값이라 정의한다. 구체적으로는, 게이트 전압에 대한 드레인 전류의 관계를 나타내는 그래프에 있어서, 드레인 전류의 기울기의 변화가 가장 급준하게 되는 접선과, 최저의 드레인 전류에 대응하는 눈금선이 교차하는 점에 있어서의 전압이라고 정의할 수 있다. 시프트값은 드레인 전압이 3V일 때의 값을 사용하였다.
평가 결과를 도 22에 도시하였다. 도 22의 횡축은 Lov 길이(㎛)를 나타내고, 종축은 시프트값(V)을 나타내고 있다. 도 22의 (a)는 열처리 조건 3으로 한 트랜지스터의 평가 결과이며, 도 22의 (b)는 열처리 조건 1로 한 트랜지스터의 평가 결과이며, 도 22의 (c)는 열처리 조건 2로 한 트랜지스터의 평가 결과이다.
도 22의 (a)에서는, 동일한 Lov 길이를 갖는 트랜지스터 간에 있어서도 시프트값의 편차가 보였다. 한편, 도 22의 (b) 및 도 22의 (c)에서는, 동일한 Lov 길이를 갖는 트랜지스터 간 및 상이한 Lov 길이를 갖는 트랜지스터 간에서의 양쪽에 있어서 편차가 저감되는 것이 확인되었다.
이상에서, 층간 절연층을 형성한 후에 열처리를 행함으로써 Lov 길이에 의존한 특성의 변동도 억제하는 것이 가능한 것이 확인되었다.
계속해서, 본 실시예에서 제작한 트랜지스터의 신뢰성을 측정하기 위해서, 플러스 게이트 BT(+GBT:plus Gate Bias Temperature) 시험 및 마이너스 게이트 BT(-GBT:minus Gate Bias Temperature) 시험을 행하였다. 또한, 상기 시험에는, 채널 길이(L)를 0.48㎛, 채널 폭(W)을 1㎛로 한 트랜지스터를 사용하였다.
플러스 게이트 BT 시험에서는, 우선 기판의 온도를 40℃로 하여 게이트 전압(Vg)-드레인 전류(Id) 특성의 측정을 행한 후, 기판의 온도를 150℃, 게이트 전압(Vg)을 3.3V, 드레인 전압(Vd)을 0V로 하여 1시간 유지하였다. 그 후, 게이트 전압(Vg)을 0V, 기판의 온도를 40℃로 하여 게이트 전압(Vg)-드레인 전류(Id) 특성의 측정을 행하였다.
또한, 마이너스 게이트 BT 시험에서는, 우선 기판의 온도를 40℃로 하여 게이트 전압(Vg)-드레인 전류(Id) 특성의 측정을 행한 후, 기판의 온도를 150℃, 게이트 전압(Vg)을 -3.3V, 드레인 전압(Vd)을 0V로 하여 1시간 유지하였다. 그 후, 게이트 전압(Vg)을 0V, 기판의 온도를 40℃로 하여 게이트 전압(Vg)-드레인 전류(Id) 특성의 측정을 행하였다.
도 18의 (a), 도 18의 (b), 도 18의 (c)에 플러스 게이트 BT 시험을 행한 결과를 도시한다. 도 18a는 열처리 조건 3으로 한 트랜지스터의 평가 결과이며, 도 18b는 열처리 조건 1로 한 트랜지스터의 평가 결과이며, 도 18c는 열처리 조건 2로 한 트랜지스터의 평가 결과이다. 또한, 도면 중의 화살표는, 시험 전과 시험 후의 게이트 전압(Vg)-드레인 전류(Id) 곡선의 시프트(변동)를 나타내고 있다.
도 18의 (a), 도 18의 (b), 도 18의 (c)로부터, 열처리 조건의 차이에 따라 플러스 게이트 BT 시험의 결과에는 특별한 차이는 보이지 않지만, 어느 조건 하의 샘플에 있어서도 임계값 전압의 시프트(변동)은 적은 것이 확인되었다.
또한, 도 18의 (d), 도 18의 (e), 도 18의 (f)에 마이너스 게이트 BT 시험을 행한 결과를 도시한다. 도 18d는 열처리 조건 3으로 한 트랜지스터의 평가 결과이며, 도 18e는 열처리 조건 1로 한 트랜지스터의 평가 결과이며, 도 18f는 열처리 조건 2로 한 트랜지스터의 평가 결과이다. 또한, 도면 중의 화살표는, 시험 전과 시험 후의 게이트 전압(Vg)-드레인 전류(Id) 곡선의 시프트(변동)를 나타내고 있다.
도 18d로부터, 층간 절연층을 형성한 후의 열처리를 행하지 않은 샘플에서는, 마이너스 게이트 BT 시험 후에, 임계값 전압의 시프트(변동)이 확인되었다. 시프트량(ΔVth)은 0.77(V)이었다. 한편, 도 18e 및 도 18f로부터, 층간 절연층을 형성한 후에 열처리를 행한 샘플에서는, 상기 임계값 전압의 시프트(변동)은 저감되어 있는 것이 확인되었다. 열처리 조건 1에서는, 시프트량(ΔVth)은 0.20(V)까지 저감되었다. 또한, 열 처리 온도가 높은 열처리 조건 2에서는, 시프트량(ΔVth)은 0.03(V)이며, 거의 변동이 보이지 않았다. 또한, 여기에서 ΔVth의 값은, 각 조건에서 제작한 트랜지스터의 25 샘플의 중앙값을 나타내고 있다.
이상에서, 본 발명의 일 형태에 따른 트랜지스터는, 층간 절연층을 형성한 후에 열처리를 행함으로써 전기 특성의 편차가 저감되고, 또한 양호한 초기 특성 및 신뢰성을 실현 가능한 트랜지스터인 것이 나타났다. 또한, 층간 절연층을 형성한 후의 가열 처리 온도를 고온(본 실시예에서는 400℃)으로 함으로써, 보다 특성이 향상된 트랜지스터를 제작 가능한 것이 나타났다.
[실시예 2]
본 실시예에서는, 본 발명의 일 형태의 트랜지스터를 제작하고, 그 초기 특성 및 장기 신뢰성에 대하여 평가한 결과를 설명한다.
처음에, 본 실시예에서 사용한 트랜지스터의 제작 방법을 이하에 나타내었다. 본 실시예에서는, 도 1에 도시하는 트랜지스터(200)와 동일한 구성을 갖는 트랜지스터를 제작하였다.
본 실시예에 있어서, 기판에는 실리콘 웨이퍼를 사용하였다. 우선 실리콘 웨이퍼를 염화수소가 첨가된 산화성 분위기 중에서 열처리를 행함으로써 막 두께 100㎚의 열산화막을 형성하였다. 열처리의 온도는 950℃로 하였다. 계속해서, 열산화막 위에 하지 절연층으로서 CVD법에 의해 막 두께 300㎚의 산화질화실리콘막을 형성하였다.
계속해서, 산화질화실리콘막의 표면을 화학적 기계 연마(CMP:Chemical Mechanical Polishing) 처리에 의해 연마하여 평탄화하였다. CMP 처리의 조건은, CMP 연마 패드로서 폴리우레탄계 연마천을 사용하고, 슬러리로서 NP8020(닛타 하스 가부시끼가이샤 제조)의 5배 희석액을 사용하고, 슬러리 온도를 실온으로 하고, 연마압 0.01㎫, 기판을 고정하고 있는 측의 스핀들 회전수는 60rpm, 연마천이 고정되어 있는 테이블 회전수는 56rpm으로 하여 2분간 처리하였다. 산화질화실리콘막의 연마량은 약 12㎚로 하였다.
계속해서, 450℃의 감압(진공) 분위기 하에서 1시간의 열처리를 행하였다.
열처리 후의 하지 절연층에 이온 주입법을 사용하여 산소 이온을 주입하였다. 산소 이온의 주입 조건은, 가속 전압을 60㎸, 도우즈량을 2.0×1016ions/㎠, 틸트각을 7°, 트위스트 각을 72°로 하였다.
계속해서, 하지 절연층 위에 제1 산화물막으로서 In:Ga:Zn=1:3:2[원자수비]인 산화물 타깃을 사용한 스퍼터링법에 의해, In-Ga-Zn 산화물막을 형성하였다. 성막 조건은, 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기 하에서, 압력 0.4㎩, 전원 전력(DC) 0.5㎾, 기판 온도 200℃, 기판과 타깃 간의 거리를 60㎜로 하였다. 본 실시예에서는, 제1 산화물막의 막 두께를, 20㎚, 40㎚, 50㎚, 60㎚, 또는 80㎚의 5 조건으로 하였다.
제1 산화물막을 성막한 후, 대기에 노출하지 않고 연속적으로 산화물 반도체막을 성막하였다. 산화물 반도체막으로서는, In:Ga:Zn=1:1:1[원자수비]인 산화물 타깃을 사용한 스퍼터링법에 의해, 막 두께 15㎚의 In-Ga-Zn 산화물막을 형성하였다. 성막 조건은, 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기 하에서, 압력 0.4㎩, 전원 전력(DC) 0.5㎾, 기판 온도 300℃, 기판과 타깃 간의 거리를 60㎜로 하였다.
계속해서, 질소 분위기 하에서 450℃에서 1시간의 열처리를 행한 후, 동일한 처리실 내에서 가열 분위기를 산소 분위기로 하고, 450℃에서 1시간의 열처리를 행하였다.
열처리 후의 제1 산화물막 및 산화물 반도체막을 포토리소그래피법에 의해 형성한 마스크를 사용하여, 섬 형상으로 가공하여 제1 산화물층 및 산화물 반도체층으로 하였다. 가공에는, 유도 결합형 플라즈마(ICP:Inductively Coupled Plasma) 에칭법에 의한 에칭을 적용하였다.
에칭 조건은, 제1 산화물막의 막 두께가 20㎚ 및 40㎚인 샘플에서는, 에칭 가스로서, 삼염화붕소와 염소의 혼합 가스(BCl3:Cl2=60sccm:20sccm)를 사용하고, 전원 전력 450W, 바이어스 전력 100W, 압력 1.9㎩, 기판 온도 70℃로 하였다. 또한, 제1 산화물막의 막 두께가 50㎚, 60㎚ 및 80㎚인 샘플에서는, 에칭 가스로서, 삼염화붕소(BCl3=80sccm)를 사용하고, 전원 전력 450W, 바이어스 전력 100W, 압력 1.0㎩, 기판 온도 70℃로 하였다.
섬 형상의 산화물 반도체층 위에 소스 전극층 및 드레인 전극층이 되는 도전막으로서 텅스텐막을 막 두께 100㎚로 성막하였다. 텅스텐막의 성막 조건은, 아르곤 분위기 하(유량 80sccm), 압력 0.8㎩, 전원 전력(DC) 1㎾로 하고, 기판 온도 200℃, 기판과 타깃 간의 거리를 60㎜로 하여 스퍼터링법에 의해 성막하였다.
텅스텐막을 선택적으로 에칭하여 소스 전극층 및 드레인 전극층을 형성하였다. 텅스텐막은, 텅스텐막의 제1 에칭 공정, 애싱에 의한 레지스트 마스크의 후퇴 공정 및 텅스텐막의 제2 에칭 공정을 연속적으로 행함으로써 계단 형상의 단부를 형성하였다.
텅스텐막의 제1 에칭 공정에서는, 에칭 가스로서 염소, 사불화메탄 및 산소의 혼합 가스(Cl2:CF4:O2=45sccm:55sccm:55sccm)를 사용하고, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67㎩, 기판 온도 40℃로 하였다. 계속해서, 에칭 가스로서 산소를 유량 100sccm으로 흘리고, 전원 전력 2000W, 바이어스 전력 0W, 압력 3.00㎩, 기판 온도 40℃로 하여 처리함으로써 레지스트 마스크를 후퇴시켰다. 그 후, 상기 후퇴한 레지스트 마스크를 사용하여 텅스텐막의 제2 에칭 공정으로서, 에칭 가스로서 염소, 사불화메탄 및 산소의 혼합 가스(Cl2:CF4:O2=45sccm:55sccm:55sccm)를 사용하고, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67㎩, 기판 온도 40℃로 하여 처리함으로써 소스 전극층 및 드레인 전극층을 형성하였다.
소스 전극층 및 드레인 전극층 위에 제2 산화물막으로서 In:Ga:Zn=1:3:2[원자수비]인 산화물 타깃을 사용한 스퍼터링법에 의해, 막 두께 5㎚의 In-Ga-Zn 산화물막을 형성하였다. 성막 조건은, 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기 하에서, 압력 0.4㎩, 전원 전력(DC) 0.5㎾, 기판 온도 200℃, 기판과 타깃 간의 거리를 60㎜로 하였다.
계속해서, 제2 산화물막 위에 게이트 절연막으로서, 막 두께 20㎚의 산화질화실리콘막을 CVD법에 의해 성막하였다. 성막 온도는 350℃, 압력 200㎩로 하였다.
게이트 절연막 위에 스퍼터링법에 의해 막 두께 30㎚의 질화 탄탈막과 막 두께 135㎚의 텅스텐막의 적층을 성막하고, 에칭법에 의해 가공하여 게이트 전극층을 형성하였다. 질화 탄탈막의 성막 조건은, 아르곤 및 질소(Ar:N2=50sccm:10sccm) 분위기 하에서, 압력 0.6㎩, 전원 전력(DC) 1㎾, 기판과 타깃 간의 거리를 60㎜로 하였다. 또한, 텅스텐막의 성막 조건은, 아르곤 분위기 하(유량 100sccm), 압력 2.0㎩, 전원 전력(DC) 4㎾, 기판과 타깃 간의 거리를 60㎜로 하고, 기판을 가열하기 위해서, 가열한 아르곤 가스를 유량 10sccm으로 흘렸다.
또한, 질화 탄탈막과 텅스텐막의 에칭 조건은, 제1 에칭 조건으로서, 에칭 가스로서 염소, 사불화메탄 및 산소의 혼합 가스(Cl2:CF4:O2=45sccm:55sccm:55sccm)를 사용하고, 전원 전력 3㎾, 바이어스 전력 110W, 압력 0.67㎩, 기판 온도 40℃로 하여 텅스텐막을 에칭하였다. 그 후, 제2 에칭 조건으로서, 에칭 가스로서 염소 가스(Cl2=100sccm)를 사용하고, 전원 전력 2㎾, 바이어스 전력 50W, 압력 0.67㎩, 기판 온도 40℃로 하여 질화 탄탈막을 에칭하였다.
게이트 전극층의 가공에 적용한 레지스트 마스크를 제거한 후, 게이트 전극층을 마스크로 사용하여, 게이트 절연막 및 제2 산화물막을 에칭하여 게이트 절연층 및 제2 산화물층으로 하였다. 에칭 조건은, 에칭 가스로서, 삼염화붕소를 유량 80sccm으로 흘리고, 전원 전력 450W, 바이어스 전력 100W, 압력 1.0㎩, 기판 온도 70℃로 하였다.
계속해서, 제2 산화물층 및 게이트 절연층의 측면을 덮도록, 게이트 전극층 위에 보호 절연층으로서 산화 알루미늄막을 막 두께 70㎚로 성막하였다. 산화 알루미늄막은, 산화 알루미늄 타깃을 사용한 스퍼터링법에 의해 성막하고, 성막 조건은, 아르곤 및 산소(아르곤:산소=25sccm:25sccm) 분위기 하에서, 압력 0.4㎩, 전원 전력(RF) 2.5㎾, 기판 온도 250℃, 기판과 타깃 간의 거리를 60㎜로 하였다.
보호 절연층 위에 무기 절연층으로서, 막 두께 300㎚의 산화질화실리콘막을 CVD법에 의해 성막하였다.
계속해서, 보호 절연층 및 보호 절연층 위의 절연층(이하, 해당 적층 구조를 간단히 층간 절연층이라고도 표기함)이 설치된 기판에, 400℃ 산소 분위기 하에서, 1시간의 열처리를 행하였다.
열처리 후, 절연층 및 보호 절연층에 소스 전극층 및 드레인 전극층에 달하는 콘택트 홀을 개구하였다. 콘택트 홀의 개구 조건은, 처음에, 에칭 가스로서 트리플루오로메탄 및 헬륨의 혼합 가스(CHF3:He=7.5sccm:142.5sccm)를 사용하고, 전원 전력 475W, 바이어스 전력 300W, 압력 5.5㎩, 기판 온도 70℃로 하여 1분 정도 처리한 후, 바이어스 전력을 150W로 변경하여 40초 정도 처리하여, 산화질화실리콘막을 선택적으로 제거하였다. 그 후, 에칭 가스로서 삼염화붕소(BCl3=80sccm)를 사용하고, 전원 전력 450W, 바이어스 전력 100W, 압력 1.9㎩, 기판 온도 70℃로 하여 산화 알루미늄막을 선택적으로 에칭하였다.
콘택트 홀 내 및 절연층 위에 배선층을 형성하기 위한 도전막을 스퍼터링법으로 형성하였다. 도전막은 막 두께 50㎚의 티타늄막, 막 두께 200㎚의 알루미늄막 및 막 두께 50㎚의 티타늄막의 적층 구조로 하였다.
티타늄막의 성막 조건은, 아르곤 분위기 하(유량 20sccm) 분위기 하에서, 압력 0.1㎩, 전원 전력(DC) 12㎾, 기판 온도 실온, 기판과 타깃 간의 거리를 400㎜로 하였다. 또한, 알루미늄막의 성막 조건은, 아르곤 분위기 하(유량 50sccm), 압력 0.4㎩, 전원 전력(DC) 1㎾, 기판 온도 실온, 기판과 타깃 간의 거리를 60㎜로 하였다.
그 후, 적층 구조의 도전막을 선택적으로 에칭하여 소스 전극층 및 드레인 전극층과 각각 전기적으로 접속하는 배선층을 형성하였다. 배선층의 가공은, 제1 에칭 조건으로서, 에칭 가스로서 삼염화붕소와 염소의 혼합 가스(BCl3:Cl2=60sccm:20sccm)를 사용하고, 전원 전력 450W, 바이어스 전력 100W, 압력 1.9㎩, 기판 온도 70℃로 하여 100초 정도 처리한 후, 제2 에칭 조건으로서, 에칭 가스를, 사불화메탄(유량 80sccm), 전원 전력 500W, 바이어스 전력 50W, 압력 2.0㎩, 기판 온도 70℃로 하여 15초 정도 처리하였다.
그 후, 폴리이미드막을 1.5㎛의 막 두께로 도포법에 의해 성막하고, 대기 분위기 하에서, 300℃에서 1시간의 열처리를 행하였다.
이상에 의해, 본 실시예의 트랜지스터를 제작하였다.
도 19에, 제작한 트랜지스터의 전기 특성의 평가 결과를 도시한다. 도 19에서는, 드레인 전압(Vd)을 3V 또는 0.1V, 게이트 전압(Vg)을 3V로 하여 구동한 경우의 게이트 전압(Vg)-드레인 전류(Id) 특성 및 드레인 전압(Vd)이 0.1V에서의 전계 효과 이동도를 도시한다.
또한, 도 19에서는, 채널 길이(L)를 0.47㎛, 채널 폭(W)을 0.8㎛로 한 트랜지스터에 대하여 평가를 행하였다. 여기서, 제1 산화물층의 막 두께가 20㎚ 및 40㎚인 샘플에 대해서는, 소스 전극층 또는 드레인 전극층과, 산화물 반도체층이 중첩하는 영역의 채널 길이 방향에 있어서의 길이(Lov 길이)를 0.2㎛로 하였다. 또한, 제1 산화물층의 막 두께가 50㎚, 60㎚, 80㎚인 샘플에 대해서는, Lov 길이를 1.0㎛로 하였다.
도 19의 (a)는 제1 산화물층(S1이라고도 표기함)의 막 두께를 20㎚로 한 트랜지스터에 있어서의 전기 특성의 평가 결과이며, 도 19의 (b)는 제1 산화물층의 막 두께를 40㎚로 한 트랜지스터에 있어서의 전기 특성의 평가 결과이며, 도 19의 (c)는 제1 산화물층의 막 두께를 50㎚로 한 트랜지스터에 있어서의 전기 특성의 평가 결과이며, 도 19의 (d)는 제1 산화물층의 막 두께를 60㎚로 한 트랜지스터에 있어서의 전기 특성의 평가 결과이며, 도 19의 (e)는 제1 산화물층의 막 두께를 80㎚로 한 트랜지스터에 있어서의 전기 특성의 평가 결과이다.
도 19의 (a) 내지 도 19의 (e)로부터, 본 실시예의 트랜지스터에 있어서 드레인 전압을 3V로 한 경우의 임계값 전압은, 제1 산화물층의 막 두께가 20㎚인 경우에는 0.86V이며, 제1 산화물층의 막 두께가 40㎚인 경우에는, 0.80V이며, 제1 산화물층의 막 두께가 50㎚인 경우에는 0.91V이며, 제1 산화물층의 막 두께가 60㎚인 경우에는 0.94V이며, 제1 산화물층의 막 두께가 80㎚인 경우가 0.91V였다. 또한, 여기에서 임계값 전압의 값은, 각 조건에서 제작한 트랜지스터의 25 샘플의 중앙값을 나타내고 있다.
또한, 본 실시예의 트랜지스터의 드레인 전압 0.1V에 있어서의 S값은, 제1 산화물층의 막 두께가 20㎚인 경우에는 83.4(mV/dec.)이며, 제1 산화물층의 막 두께가 40㎚인 경우에는 89.6(mV/dec.)이며, 제1 산화물층의 막 두께가 50㎚인 경우에는 92.1(mV/dec.)이며, 제1 산화물층의 막 두께가 60㎚인 경우에는 93.2(mV/dec.)이며, 제1 산화물층의 막 두께가 80㎚인 경우에는 92.0(mV/dec.)이었다. 또한, 여기에서 S값의 값은, 각 조건에서 제작한 트랜지스터의 25 샘플의 중앙값을 나타내고 있다.
또한, 본 실시예의 트랜지스터의 드레인 전압 0.1V에서의 전계 효과 이동도는, 제1 산화물층의 막 두께가 20㎚인 경우에는 9.1(㎠/Vs)이며, 제1 산화물층의 막 두께가 40㎚인 경우에는 9.7(㎠/Vs)이며, 제1 산화물층의 막 두께가 50㎚인 경우에는 8.3(㎠/Vs)이며, 제1 산화물층의 막 두께가 60㎚인 경우에는 6.9(㎠/Vs)이며, 제1 산화물층의 막 두께가 80㎚인 경우에는 6.6(㎠/Vs)이었다. 또한, 여기에서 전계 효과 이동도의 값은, 각 조건에서 제작한 트랜지스터의 25 샘플의 중앙값을 나타내고 있다.
이상에서, 본 실시예의 트랜지스터는, 양호한 초기 특성이 얻어지는 것이 확인되었다. 또한, 본 실시예의 트랜지스터는, 제1 산화물층의 막 두께에 상관없이 노멀리 오프 특성이 확인되었다.
계속해서, 본 실시예에서 제작한 트랜지스터의 신뢰성을 측정하기 위해서, 플러스 게이트 BT 시험 및 마이너스 게이트 BT 시험을 행하였다. 또한, 상기 시험에는, 채널 길이(L)를 0.82㎛(S1=20㎚, 40㎚) 또는 0.81㎛(S1=50㎚, 60㎚, 80㎚), 채널 폭(W)을 10㎛로 한 트랜지스터를 사용하였다.
플러스 게이트 BT 시험에서는, 우선 기판의 온도를 40℃로 하여 게이트 전압(Vg)-드레인 전류(Id) 특성의 측정을 행한 후, 기판의 온도를 125℃, 게이트 전압(Vg)을 3.3V, 드레인 전압(Vd)을 0V로 하여 유지하였다. 그 후, 게이트 전압(Vg)을 0V, 기판의 온도를 40℃로 하여 게이트 전압(Vg)-드레인 전류(Id) 특성의 측정을 행하였다. 유지 시간은, 1시간 내지 9시간까지 1시간마다, 및 약 25시간으로 하여 각각 측정을 행하였다.
또한, 마이너스 게이트 BT 시험에서는, 우선 기판의 온도를 40℃로 하여 게이트 전압(Vg)-드레인 전류(Id) 특성의 측정을 행한 후, 기판의 온도를 125℃, 게이트 전압(Vg)을 -3.3V, 드레인 전압(Vd)을 0V로 하여 유지하였다. 그 후, 게이트 전압(Vg)을 0V, 기판의 온도를 40℃로 하여 게이트 전압(Vg)-드레인 전류(Id) 특성의 측정을 행하였다. 유지 시간은, 1시간 내지 9시간까지 1시간마다, 및 약 25시간으로 하여 각각 측정을 행하였다.
도 20에, 플러스 게이트 BT 시험을 행한 결과를 도시한다. 도 20의 (a)는 플러스 게이트 BT 시험에 의한 임계값 전압의 변동의 평가 결과이며, 횡축은 유지 시간(h), 종축은 임계값 전압의 변동값(V)을 나타낸다. 또한, 도 20의 (b)는 플러스 게이트 BT 시험에 의한 드레인 전류의 변동의 평가 결과이며, 횡축은 유지 시간(h), 종축은 드레인 전류의 변동률(％)을 나타낸다.
도 20으로부터, 임계값 전압 및 드레인 전류 모두에, 제1 산화물층의 막 두께를 두껍게 함으로써 변동이 작아지는 것이 확인되었다. 이것은, 제1 산화물층의 막 두께를 두껍게 함으로써 하지 절연층과 제1 산화물층과의 계면에 발생할 수 있는 트랩 준위가 채널에 영향을 주는 것이 억제되었기 때문이라고 이해할 수 있다.
또한, 본 실시예의 트랜지스터는, 게이트 절연층의 성막 시에, 하지 절연층이 제2 산화물막으로 덮여 있기 때문에, 하지 절연층으로부터의 산소의 탈리를 억제할 수 있고, 또한, 게이트 전극층 위의 보호 절연층으로서, 산소에 대한 투과성이 낮은 산화 알루미늄막을 설치함으로써, 그 보호 절연층 성막 시의 하지 절연층으로부터의 산소의 탈리를 억제할 수 있다. 이렇게 트랜지스터의 제작 공정에 있어서 하지 절연층으로부터의 산소의 탈리를 억제함으로써, 제1 산화물층의 막 두께를 80㎚로 두껍게 한 경우에 있어서도, 제1 산화물층을 통과하여 하지 절연층으로부터 산화물 반도체층으로의 산소의 공급을 효과적으로 행할 수 있는 것이 시사된다.
또한, 도 21에 마이너스 게이트 BT 시험을 행한 결과를 도시한다. 도 21의 (a)는 마이너스 게이트 BT 시험에 의한 임계값 전압의 변동의 평가 결과이며, 횡축은 유지 시간(h), 종축은 임계값 전압의 변동값(V)을 나타낸다. 또한, 도 21의 (b)는 마이너스 게이트 BT 시험에 의한 드레인 전류의 변동의 평가 결과이며, 횡축은 유지 시간(h), 종축은 드레인 전류의 변동률(％)을 나타낸다.
도 21로부터, 임계값 전압 및 드레인 전류 모두에서, 제1 산화물층의 막 두께에 상관없이, 어느 조건에 있어서도 거의 변동이 보이지 않는 것이 확인되었다.
이상에서, 본 실시예의 트랜지스터는, 양호한 초기 특성 및 신뢰성을 실현 가능한 트랜지스터인 것이 나타났다. 특히, 제1 산화물층의 막 두께를 두껍게(예를 들어, 60㎚ 이상 80㎚ 이하) 하면, 플러스 게이트 BT 시험 및 마이너스 게이트 BT 시험의 양쪽에 있어서 양호한 장기 신뢰성이 얻어지는 것을 알 수 있었다.
100: 기판
102: 하지 절연층
104: 제1 산화물층
104a: 제1 산화물막
106: 산화물 반도체층
106a: 산화물 반도체막
108a: 소스 전극층
108b: 드레인 전극층
110: 제2 산화물층
110a: 제2 산화물막
112: 게이트 절연층
112a: 게이트 절연막
114: 게이트 전극층
116: 보호 절연층
118: 절연층
120a: 배선층
120b: 배선층
200: 트랜지스터
250: 메모리 셀
251: 메모리 셀 어레이
251a: 메모리 셀 어레이
251b: 메모리 셀 어레이
253: 주변 회로
254: 용량 소자
260: 트랜지스터
262: 트랜지스터
264: 용량 소자
310: 트랜지스터
601: 이온
602: 스퍼터 입자
603: 산화물막
604: 피형성면
605: 벽개면
606: 결합
607: 플라즈마
801: 트랜지스터
802: 트랜지스터
803: 트랜지스터
804: 트랜지스터
811: 트랜지스터
812: 트랜지스터
813: 트랜지스터
814: 트랜지스터
901: RF 회로
902: 아날로그 기저 대역 회로
903: 디지털 기저 대역 회로
904: 배터리
905: 전원 회로
906: 어플리케이션 프로세서
907: CPU
908: DSP
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007: 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러
9033: 고정구
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9630: 하우징
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9638: 조작 키
9639: 버튼

Claims (11)

  1. 반도체 장치의 제작 방법으로서,
    산소를 포함하는 제1 절연층 위에 제1 산화물층을 형성하는 단계;
    상기 제1 산화물층 위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에서 접하는 소스 전극층 및 드레인 전극층을 형성하는 단계;
    스퍼터링법에 의해 상기 소스 전극층 및 상기 드레인 전극층 위에서 상기 산화물 반도체층에 접하는 제2 산화물층을 형성하는 단계;
    상기 제2 산화물층 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 게이트 전극층을 형성하는 단계; 및
    상기 게이트 전극층 위에 제2 절연층을 형성하는 단계를 포함하고,
    상기 제2 절연층은 상기 제1 절연층, 상기 제2 산화물층의 측면, 및 상기 게이트 절연층의 측면에 접하고,
    상기 산화물 반도체층은 하나 이상의 금속 원소를 포함하고,
    상기 제1 산화물층 및 상기 제2 산화물층은 상기 산화물 반도체층에 포함된 상기 금속 원소 중 적어도 하나를 포함하고,
    상기 제2 절연층은 상기 제2 산화물층 및 상기 게이트 절연층보다도 산소에 대한 투과성이 낮은, 반도체 장치의 제작 방법.
  2. 제1항에 있어서,
    상기 제2 산화물층은 상기 소스 전극층 및 상기 드레인 전극층 중 적어도 하나와 중첩하는, 반도체 장치의 제작 방법.
  3. 반도체 장치의 제작 방법으로서,
    산소를 포함하는 제1 절연층 위에 제1 산화물층을 형성하는 단계;
    상기 제1 산화물층 위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에서 접하는 소스 전극층 및 드레인 전극층을 형성하는 단계;
    스퍼터링법에 의해 상기 소스 전극층 및 상기 드레인 전극층 위에서 상기 산화물 반도체층에 접하는 제2 산화물층을 형성하는 단계;
    상기 제2 산화물층 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 위에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층을 형성하는 단계 후에, 가열 처리를 행하여 상기 제1 절연층에 포함된 산소를 상기 산화물 반도체층에 공급하는 단계를 포함하고,
    상기 제2 절연층은 상기 제1 절연층, 상기 제2 산화물층의 측면, 및 상기 게이트 절연층의 측면에 접하고,
    상기 산화물 반도체층은 하나 이상의 금속 원소를 포함하고,
    상기 제1 산화물층 및 상기 제2 산화물층은 상기 산화물 반도체층에 포함된 상기 금속 원소 중 적어도 하나를 포함하고,
    상기 제2 절연층은 상기 제2 산화물층 및 상기 게이트 절연층보다도 산소에 대한 투과성이 낮은, 반도체 장치의 제작 방법.
  4. 제3항에 있어서,
    상기 가열 처리는 300℃ 이상 450℃ 이하의 온도에서 행하는, 반도체 장치의 제작 방법.
  5. 반도체 장치의 제작 방법으로서,
    산소를 포함하는 제1 절연층 위에 제1 산화물막을 형성하는 단계;
    상기 제1 산화물막 위에 산화물 반도체막을 형성하는 단계;
    상기 제1 산화물막 및 상기 산화물 반도체막을 가공하여, 섬 형상의 제1 산화물층 및 섬 형상의 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에서 접하는 소스 전극층 및 드레인 전극층을 형성하는 단계;
    스퍼터링법에 의해 상기 소스 전극층 및 상기 드레인 전극층 위에서 상기 산화물 반도체층에 접하는 제2 산화물막을 형성하는 단계;
    상기 제2 산화물막 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층을 마스크로 사용해서, 상기 게이트 절연막 및 상기 제2 산화물막을 가공하여, 게이트 절연층 및 제2 산화물층을 형성하는 단계; 및
    상기 게이트 전극층 위에서 상기 제1 절연층에 접하는 제2 절연층을 형성하는 단계를 포함하며,
    상기 산화물 반도체층은 하나 이상의 금속 원소를 포함하고,
    상기 제1 산화물층 및 상기 제2 산화물층은 상기 산화물 반도체층에 포함된 상기 금속 원소 중 적어도 하나를 포함하고,
    상기 제2 절연층은 상기 제2 산화물층의 측면 및 상기 게이트 절연층의 측면에 접하고,
    상기 제2 절연층은 상기 제2 산화물층 및 상기 게이트 절연층보다도 산소에 대한 투과성이 낮은, 반도체 장치의 제작 방법.
  6. 제5항에 있어서,
    상기 제2 절연층을 형성하는 단계 후에, 가열 처리를 행하는 단계를 더 포함하고,
    상기 가열 처리를 행하여 상기 제1 절연층에 포함된 산소를 상기 산화물 반도체층에 공급하는, 반도체 장치의 제작 방법.
  7. 제1항, 제3항, 및 제5항 중 어느 한 항에 있어서,
    상기 제1 산화물층, 상기 제2 산화물층 및 상기 산화물 반도체층은 인듐, 갈륨 및 아연을 포함하고,
    상기 산화물 반도체층 내의 상기 인듐의 원자수비는, 상기 제1 산화물층 내의 상기 인듐의 원자수비 및 상기 제2 산화물층 내의 상기 인듐의 원자수비보다도 높은, 반도체 장치의 제작 방법.
  8. 제1항, 제3항, 및 제5항 중 어느 한 항에 있어서,
    상기 제2 절연층은 산화알루미늄층, 질화실리콘층 및 질화산화실리콘층 중 하나를 포함하는, 반도체 장치의 제작 방법.
  9. 제1항, 제3항, 및 제5항 중 어느 한 항에 있어서,
    상기 제2 절연층 내의 수소 농도는 5×1019 atoms/㎝3 미만인, 반도체 장치의 제작 방법.
  10. 제1항, 제3항, 및 제5항 중 어느 한 항에 있어서,
    상기 제1 절연층에 산소를 도입하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  11. 제1항, 제3항, 및 제5항 중 어느 한 항에 있어서,
    상기 제2 산화물층의 상단부는 상기 게이트 절연층의 하단부와 일치하고, 상기 게이트 절연층의 상단부는 상기 제2 산화물층의 하단부와 일치하는, 반도체 장치의 제작 방법.
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