JP2014030023A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2014030023A
JP2014030023A JP2013170964A JP2013170964A JP2014030023A JP 2014030023 A JP2014030023 A JP 2014030023A JP 2013170964 A JP2013170964 A JP 2013170964A JP 2013170964 A JP2013170964 A JP 2013170964A JP 2014030023 A JP2014030023 A JP 2014030023A
Authority
JP
Japan
Prior art keywords
film
tft
impurity
gate
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013170964A
Other languages
English (en)
Other versions
JP5674883B2 (ja
Inventor
Shinya Sumino
真也 角野
Shunpei Yamazaki
舜平 山崎
Yukio Yamauchi
幸夫 山内
Hideto Kitakado
英人 北角
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013170964A priority Critical patent/JP5674883B2/ja
Publication of JP2014030023A publication Critical patent/JP2014030023A/ja
Application granted granted Critical
Publication of JP5674883B2 publication Critical patent/JP5674883B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/846—Passivation; Containers; Encapsulations comprising getter material or desiccants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/874—Passivation; Containers; Encapsulations including getter material or desiccant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

【課題】ＴＦＴを用いた半導体装置において、ＴＦＴ中の汚染不純物を低減し、信頼性の
あるＴＦＴを得ることを課題とする。
【解決手段】ガラス基板上のＴＦＴの被膜に存在する汚染不純物を、フッ素を含有する酸
性溶液を被膜表面に接触させ、酸性溶液を一定方向に流すことにより、被膜表面の汚染不
純物を除去することにより、信頼性のあるＴＦＴを得ることができる。なお、酸性溶液は
、フッ酸とフッ化アンモニウムの混合比が体積比で１：５０のバッファードフッ酸を用い
る。
【選択図】図２

Description

本発明は、基板上に形成され結晶質半導体膜を用いた薄膜トランジスタ（Thin Film Tr
ansistor：ＴＦＴ）等の半導体装置及びその作製方法に関するものである。本発明の半導
体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、これ
ら絶縁ゲート型トランジスタで構成された半導体回路（マイクロプロセッサ、信号処理回
路または高周波回路等）を有する液晶表示装置、ＥＬ表示装置、ＥＣ表示装置又はイメー
ジセンサ等をも含むものである。加えて、本発明の半導体装置は、これらの表示装置を搭
載したビデオカメラ、デジタルカメラ、プロジェクター、ゴーグルディスプレイ、カーナ
ビゲーション、パーソナルコンピュータ又は携帯情報端末等の電子機器をも含むものであ
る。
現在、半導体膜を用いた半導体素子として薄膜トランジスタ（ＴＦＴ）が各種集積回路
に用いられており、特にアクティブマトリクス型液晶表示装置の画素部のスイッチング素
子として用いられている。更に、ＴＦＴの高移動度化に伴って、画素部を駆動するドライ
バ回路の素子としても用いられている。ドライバ回路に用いられる半導体膜としては、非
晶質半導体膜よりも移動度の高い、結晶質半導体膜を用いることが必要である。この結晶
質半導体膜（結晶性半導体膜ともいう）は多結晶半導体膜、ポリシリコン膜、微結晶半導
体膜等と呼ばれている。
ＴＦＴを評価する際、最も重要視されるのは信頼性である。信頼性の問題の中で最大の
ものは可動イオンであるアルカリ金属（１属元素）、おもにナトリウム（Ｎａ）の混入で
あった。Ｎａが正に帯電し、被膜中をイオンとして動きまわることによりＶthが変動する
現象として見出され、ＴＦＴの実用化を阻止していた。このような不純物（以下、Ｎａの
ようなＴＦＴの信頼性を低下させる不純物を本明細書では汚染不純物という）としては、
アルカリ金属（１属元素）やアルカリ土類金属（２属元素）、例えばナトリウ（Ｎａ）、
カリウム（Ｋ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、バリウム（Ｂａ）が挙げ
られる。これら汚染不純物の低減が信頼性のあるＴＦＴ作製に必要不可欠であった。とこ
ろが汚染不純物は、大気やボンベなどの気相、ガラス基板、スパッタリング装置などの製
造装置等、様々な汚染源からＴＦＴに混入する。特に、ガラス基板からの汚染は深刻な問
題であり、Ｎａの組成を０．１％以下に低減したガラス基板を用いてもこの信頼性の問題
は解決されなかった。そのため、基板上に窒化珪素膜等のブロッキング膜を形成して、ガ
ラス基板に含有されている汚染不純物の拡散を防止し、信頼性の低下を防止していた。
ところがＴＦＴ中の汚染不純物の濃度を分析した結果、ＴＦＴを構成する被膜界面の汚
染不純物濃度が５×１０16atoms/cm3 〜５×１０19atoms/cm3 と被膜中の汚染不純物濃度
（一般に１×１０16atoms/cm3 以下）に比べて高く、ＴＦＴの信頼性を低下させているこ
とが判明した。特に半導体膜とそれに接する絶縁膜（ゲート絶縁膜として機能する絶縁膜
（以下ゲート絶縁膜という）、ブロッキング膜として機能する絶縁膜、又は層間絶縁膜）
との界面、又はゲート絶縁膜とそれに接する被膜（半導体膜、ゲート配線（本明細書では
ゲート電極を含むものとする）、層間絶縁膜など）との界面に汚染不純物が存在すること
は、ＴＦＴの信頼性を損ねる大きな要因となった。
なお、本明細書における不純物濃度は質量２次イオン分析（以下ＳＩＭＳ分析という）
により深さ方向の分析を行って測定された濃度とする。ＳＩＭＳ分析は、１次イオンを試
料に照射してその表面及び数Åの深さから放出される２次イオンの質量分析を行う方法で
あり、検出感度が高く、微小領域の分析が可能であるという特徴を有する。ただし、ＳＩ
ＭＳ分析は１次イオンの電流密度を上げて表面をスパッタしながら分析を行うため、深さ
方向に対する分解能には限界がある。従って被膜界面の元素濃度の測定を正確に行うこと
は困難であり、実際には第１の被膜とそれに接する第２の被膜を連続的にＳＩＭＳ分析し
、第１の被膜と第２の被膜の界面及びその近傍（数Å）に相当する元素濃度が測定される
。本明細書においては、第１の被膜と第２の被膜の界面及びその近傍（数Å）に相当する
元素濃度を、第１の被膜と第２の被膜界面の元素濃度としている。
例えば、ゲート配線とゲート絶縁膜の界面にナトリウム（Ｎａ）が存在する例を図４〜
図６に示す。図４、図５はＴＦＴのＳＩＭＳ分析結果を示したもので、ＢＴ（Bias Temp
erature ：電圧を加えながら加熱する）処理前のＳＩＭＳ分析結果を図４に、ＢＴ処理後
のＳＩＭＳ分析結果を図５に示す。なお、図４、図５におけるＮａの検出下限あるいはバ
ックグラウンドレベルは約１×１０15 atoms/cm3 である。
図４（ＢＴ処理前）ではＮａの存在を示すピークは１つだけ観測された。それはゲート
配線とゲート絶縁膜の界面及びその近傍に相当する位置に見られるピークＡである。とこ
ろがＢＴ処理後は図５に示すようにＮａの存在を示すピークが２つ観測された。１つのピ
ークは図４（ＢＴ処理前）にも示されていたゲート配線とゲート絶縁膜の界面及びその近
傍に相当する位置に見られるピークＡであるが、もう１つのピークは図４（ＢＴ処理前）
では観測されていなかったゲート絶縁膜と半導体膜の界面及びその近傍に相当する位置に
見られるピークＢである。
このように図４、図５から、ＢＴ処理によりＮａがゲート絶縁膜中を移動していることが
わかった。その結果、ｎチャネル型ＴＦＴ（図６（Ａ）に示す）、Ｐチャネル型ＴＦＴ（
図６（Ｂ）に示す）共にＢＴ処理前（実線）とＢＴ処理後（破線）でＩＤ−ＶＧ特性に変
化が見られた。これはＴＦＴの特性を評価するパラメーターの１つであるしきい値電圧（
Ｖth）の変動を示し、ＴＦＴの信頼性が損なわれている結果を示すものである。
そこで、本発明は、ＴＦＴを構成する被膜中だけでなく、その被膜界面の汚染不純物濃
度をＴＦＴの信頼性に影響を及ぼさない程度にまで低減することを課題とする。そしてＴ
ＦＴの信頼性の向上を図り、安価、大画面、高性能な半導体装置を形成することを課題と
する。
なお本発明の上記課題は、連続成膜されてない被膜界面に関する課題であって、連続成
膜された被膜界面に関する課題ではない。なぜならば、連続成膜された被膜と被膜の界面
には基本的に汚染不純物が混入せず、被膜界面の汚染不純物濃度を被膜中の汚染不純物濃
度と同程度に低濃度とすることができるからである。
しかしながら連続成膜は連続成膜装置を用いて行わなければならず、容易にできることで
はない。本発明は連続成膜装置を用いず容易に被膜界面の汚染不純物濃度を低減すること
を課題とする。更に、本発明は連続成膜することができない被膜界面の汚染不純物濃度を
低減することを課題とする。実際、非晶質半導体膜上に絶縁膜が存在するとアニールによ
る非晶質半導体膜の結晶化が困難なため、半導体膜上に絶縁膜がない状態で結晶化が行わ
れている。従って、半導体膜とそれに接して形成される絶縁膜界面の汚染不純物低減を目
的として本発明を適用することができる。更に、ゲート絶縁膜とゲート配線は一般に連続
成膜されておらず、絶縁膜とゲート配線界面の汚染不純物低減を目的として本発明を適用
することができる。
上記課題を解決するために、本発明は、第１の被膜形成後、第１の被膜上に第２の被膜
を形成する前に、第１の被膜表面の汚染不純物を除去し、その後表面の汚染不純物が除去
された第１の被膜上に迅速に第２の被膜を形成することを特徴とする。換言すると、第１
の被膜を形成する工程と、前記第１の被膜表面の汚染不純物を除去する工程と、汚染不純
物が除去された第１の被膜に接して第２の被膜を形成する工程と、を有することを特徴と
する。
上記構成において、第１の被膜表面の汚染不純物の除去はエッチング溶液としてフッ素
を含有する酸性溶液を用い、第１の被膜表面を極薄く（５nm以下）エッチングすることに
より行う。極薄くエッチングする手段としては、スピン装置（スピンエッチャー）を用い
て基板をスピンさせ、被膜表面に接触させたエッチング溶液を飛散させる手段（スピンエ
ッチング、スピンエッチともいう）を用いることが有効である。
フッ素を含有する酸性溶液としては、Ｎａの組成が規格で０．５ppb 以下、実際の分析
では０．０５ppb 以下のフッ酸、希フッ酸、フッ化アンモニウム、バッファードフッ酸（
フッ酸とフッ化アンモニウムの混合溶液、以下ＢＨＦという）
、フッ酸と過酸化水素水の混合溶液（ＦＰＭ）、フッ化水素アンモニウム（ＮＨ4ＨＦ2）
を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミ
ファ社製、商品名ＬＡＬ５００）等を用いることができる。このようにフッ素を含有する
酸性溶液を用いて被膜表面の汚染不純物を除去した場合、その被膜表面に微量のフッ素元
素が存在していると考えられるが、フッ素元素はアルカリ（土類）金属と異なり可動性元
素ではないので、特にＴＦＴ特性に与える影響は見られない。
上記構成により作製された半導体装置の被膜界面における汚染不純物濃度は前記被膜中
の汚染不純物濃度のノイズレベル内にあり、前記被膜中の汚染不純物濃度とほぼ同じ濃度
とみなすことができる。被膜中のナトリウム濃度はブロッキング膜により低く抑えられ、
ＳＩＭＳ分析において２×１０16atoms/c m3 以下、条件によってはノイズを考慮した現
時点での検出下限以下である１×１０16atoms/cm3 以下とすることができる。そして本発
明により半導体装置の被膜界面における汚染不純物濃度を被膜中の汚染不純物濃度とほぼ
同じ２×１０16atoms/cm3 以下、条件によってはノイズを考慮した現時点での検出下限以
下である１×１０16atoms/cm3 以下とすることができる。なお、上記構成においてはフッ
素を含有する酸性溶液により被膜表面の汚染不純物を除去した場合を示したが、被膜表面
の汚染不純物を除去できる他の酸性溶液や有機溶剤を用いることもできる。
従って、本発明の半導体装置は、第１の被膜と、前記第１の被膜に接して設けられた第
２の被膜とを有し、前記第１の被膜と前記第２の被膜の界面における汚染不純物濃度は２
×１０16atoms/cm3 以下であることを特徴とする。
また、本発明の半導体装置は、第１の被膜と、前記第１の被膜に接して設けられた第２
の被膜とを有し、前記第１の被膜中の汚染不純物濃度と前記第２の被膜中の汚染不純物濃
度と前記第１の被膜と前記第２の被膜の界面における汚染不純物濃度は２×１０16atoms/
cm3 以下であることを特徴とする。
上記構成において、前記第１の被膜と第２の被膜は、結晶質半導体膜と前記結晶質半導
体膜に接する絶縁膜であることを特徴とする。
また、上記構成において、前記第１の被膜と第２の被膜は、ゲート絶縁膜として機能す
る絶縁膜と前記絶縁膜に接するゲート配線であることを特徴とする。
ゲート絶縁膜とゲート配線界面の汚染不純物除去を行ったＳＩＭＳ分析結果の例を図７
に示す。図７のゲート絶縁膜とゲート配線界面には、Ｎａの存在を示すピークＡが確認さ
れるが、その濃度は１×１０16atoms/cm3 〜２×１０16atoms/cm3 とかなり低減されてい
ることがわかる。なお、図７におけるＮａの検出下限あるいはバックグラウンドレベルは
約２×１０14atoms/cm3 である。
本発明の構成とすると、被膜界面の汚染不純物濃度を低減できるので、ＳＩＭＳ分析に
おける汚染不純物濃度を２×１０16atoms ／ｃｍ3 以下とでき、条件によってはノイズを
考慮した現時点での検出下限以下である１×１０1 6atoms ／ｃｍ3 以下とすることがで
きる。従って、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることがで
きる。
本構成において汚染不純物とは、１族元素又は２族元素から選択された１元素又は複数
元素からなるものを言う。特にNa、K 、Mg、Ca、Baから選択された１元素又は複数元素か
らなるものを言う。特にNaを言う。
また、本構成における被膜とは、プラズマＣＶＤ法、熱ＣＶＤ法、減圧熱ＣＶＤ法、蒸
着法、スパッタリング法、熱酸化法、陽極酸化法等、あらゆる形成手段を用いて形成され
た被膜をいう。
なお、基板としてガラス基板を用い、フッ素を含有する酸性溶液（フッ酸、希フッ酸な
ど）の中に基板を浸して被膜表面をエッチング処理する場合には、わずかではあるがガラ
ス基板が腐食されてガラス基板中の汚染不純物が酸性溶液中に混入し酸性溶液が汚染され
る。この汚染された酸性溶液にＴＦＴを構成する被膜表面が接触すると、汚染の原因とな
り問題であった。そこで本発明はガラス基板を用いる場合、エッチングを酸性溶液の中に
浸して行うのではなく、スピン装置（スピンエッチャー）を用いて基板をスピンさせ、被
膜表面に接触させた酸性溶液を飛散させる手段（スピンエッチング、スピンエッチともい
う）を用いることによって被膜表面の汚染不純物除去を行った。スピンエッチングを用い
ると汚染された酸性溶液をＴＦＴを構成する被膜表面に接触させることなくエッチングで
きる。なおスピンエッチングを必ずしも用いなければならないわけではない。例えばエッ
チング溶液が一定方向に流れるような手段を用いることによって、被膜表面を汚染するこ
となく被膜表面の汚染不純物を除去することも可能である。また、ガラス基板の表面、裏
面、側面の全てを耐酸性を有する被膜で覆ってしまうことで、酸性溶液による基板の腐食
を防止し、基板中の汚染不純物により酸性溶液が汚染されることを防止することも可能で
ある。
本発明の構成とすると、ＴＦＴを構成する被膜中の汚染不純物濃度だけでなく被膜界面
の汚染不純物濃度を低減できるので、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性
を向上させることができる。
実施の形態１のＴＦＴの作製工程を示す図 実施の形態１のＴＦＴの作製工程を示す図 実施の形態１のＴＦＴの作製工程を示す図 従来のＳＩＭＳ分析データの一例を示す図 従来のＳＩＭＳ分析データの一例を示す図 従来のＩＤ−ＶＧデータの一例を示す図 ＳＩＭＳ分析データの一例を示す図 実施の形態２のＴＦＴの作製工程を示す図 実施の形態２のＴＦＴの作製工程を示す図 実施の形態３のＣＭＯＳ回路と画素部の断面図 実施の形態３の画素部の上面図 実施の形態４のアクティブマトリクス基板の斜視図 実施の形態５のＥＬパネル回路図 実施の形態７のいろいろな半導体装置を示す図 実施の形態７のいろいろな半導体装置を示す図 実施の形態７のいろいろな半導体装置を示す図 実施の形態８のＥＬ表示装置の上面図及び断面図 実施の形態８のＥＬ表示装置の画素部の構造を示す図
以下に本発明の実施の形態を説明するが、特にこれらに限定されないことは勿論である
。
［実施の形態１］
本発明の実施の形態を図１〜図３により説明する。ここでは、ｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴを同一基板上に作製し、ＣＭＯＳ回路の基本構成であるインバータ回路
を形成する実施の形態について説明する。
基板１０１はガラス基板、プラスチック基板、セラミックス基板などを用いることがで
きる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基
板やステンレスに代表される金属基板を用いても良い。勿論、石英基板を用いることも可
能である。
そして、基板１０１の少なくともＴＦＴが形成される表面には、窒化珪素膜から成る下
地膜１０２と、酸化珪素膜から成る下地膜１０３が形成される。これらの下地膜はプラズ
マＣＶＤ法やスパッタ法で形成されるものであり、基板１０１からＴＦＴに有害な汚染不
純物が半導体膜へ拡散することを防ぐためにブロッキング膜として設けてある。そのため
、窒化珪素膜からなる下地膜１０２を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形
成し、さらに酸化珪素膜からなる下地膜１０３を５０〜５００ｎｍ、代表的には１５０〜
２００ｎｍの厚さに形成している。
勿論、下地膜を窒化珪素膜からなる下地膜１０２または、酸化珪素膜からなる下地膜１
０３のどちらか一方のみで形成したり、窒化酸化珪素膜などの他の絶縁膜を形成しても良
いが、本実施の形態ではＴＦＴの信頼性を考慮して２層構造とした。
下地膜１０３に接して形成される半導体膜は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパ
ッタ法などの成膜法で形成される非晶質半導体膜を、レーザー結晶化法や熱処理による固
相成長法で結晶化された、結晶質半導体膜を用いることが望ましい。また、前記成膜法で
形成される微結晶半導体膜を適用することも可能である。ここで適用できる半導体材料は
、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）
、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化
合物半導体材料を用いることもできる。
非晶質半導体膜１５０は１０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成される。
非晶質半導体膜１５０としては、非晶質半導体膜、微結晶を有する非晶質半導体膜、微結
晶半導体膜を用いることができる。プラズマＣＶＤ法で形成される非晶質半導体膜には１
０〜４０atom％の割合で膜中に水素が含まれているので、結晶化の工程に先立って４００
〜５００℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を５atom％以下と
しておくことが望ましい。また、非晶質半導体膜をスパッタリング法や蒸着法などの他の
方法で形成しても良いが、膜中にナトリウム等のアルカリ金属が混入しないように十分注
意しなければならない。（図１（Ａ））
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜１０２と
下地膜１０３と、さらに非晶質半導体膜１５０を連続形成することは好ましい。それぞれ
の膜を形成した後、その膜表面を大気雰囲気に触れさせずに次の膜を形成することにより
、膜界面の不純物汚染を防ぐことができる。その結果、ＴＦＴの特性バラツキを発生させ
る要因の一つをなくすことができる。なお、下地膜と半導体膜を連続成膜しない場合は、
下地膜表面の汚染不純物を除去してから半導体膜を形成するとよい。
非晶質半導体膜１５０を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化
の技術を用いれば良い。また、触媒元素を用いた熱結晶化の技術により結晶質半導体膜を
得ることもできる。さらに、触媒元素を用いた熱結晶化の技術により形成された結晶質半
導体膜１５１に対してゲッタリングの工程を加えて、前記触媒元素を除去すると優れたＴ
ＦＴ特性を得ることができる。（図１（Ｂ）
）
レーザー結晶化技術を用いる場合は、パルス発振型または連続発光型のエキシマレーザ
ーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3
レーザーを用いる。これら固体レーザーはレーザーダイオード励起の方式を使用すると高
出力で高い繰り返し周波数を実現することができる。ＹＡＧレーザー、ＹＶＯ4レーザー
、ＹＬＦレーザー、ＹＡｌＯ3レーザーはその第２高調波（５３２nm）、第３高調波（３
５５nm）、第４高調波（２６６nm）
を用いることができる。大別すると、波長４００nm以上のレーザー光を照射した場合には
光の侵入長との兼ね合いで半導体膜の内部から加熱して結晶化することができる。一方、
波長４００nm以下では半導体膜の表面から加熱して結晶化させることができる。いずれに
しても、照射パルス数や照射エネルギー密度を適したものとして行う。
これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いるとよい。結晶化の条件は実施者が適宣
選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし
、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)と
する。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１
〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０
〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線
状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わ
せ率（オーバーラップ率）を８０〜９８％として行う。
結晶化工程により形成された結晶質半導体膜１５１を、第１のフォトマスクを使用して
、公知のパターニング法によりレジストマスクを形成し、ドライエッチング法により第１
の島状半導体膜１０５と、第２の島状半導体膜１０４を形成した。（図１（Ｃ））
次に、第１の島状半導体膜１０５表面及び第２の島状半導体膜１０４表面に存在する汚
染不純物１５５の除去を行った。汚染不純物１５５の除去は、スピン装置（スピンエッチ
ャー）を用いて基板を６００rpm 、１０秒スピンさせ、被膜表面に滴下して接触させたフ
ッ素を含有する酸性溶液を飛散させる手段（スピンエッチング、スピンエッチともいう）
を用いて行った。ここではフッ素を含有する酸性溶液としてフッ酸とフッ化アンモニウム
の混合比が体積比で１：５０のバッファードフッ酸（ＢＨＦ）を用いた。スピンエッチン
グを用いることによって、極薄く被膜を除去することができ、かつ汚染された酸性溶液に
よる被膜表面の汚染を防止することができる。なお、スピン装置の回転数や時間等の条件
は、基板面積、エッチング溶液濃度、被膜材料などによって適宜最適な条件を見つければ
よい。また、エッチング溶液として１：５０ＢＨＦを用いたが、混合比の違うＢＨＦやＦ
ＰＭなどの他のフッ素を含有する酸性溶液を用いることもできる。（図１（Ｄ））
そして、汚染不純物１５５が除去された第１の島状半導体膜１０５表面と第２の島状半
導体膜１０４表面に、酸化珪素または窒化珪素を主成分とするゲート絶縁膜１０６を形成
する。ゲート絶縁膜１０６は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを１０
〜２００ｎｍ、好ましくは５０〜１５０ｎｍとして形成する。なお、汚染不純物１５５の
除去後速やかにゲート絶縁膜を形成することにより、半導体膜１０４、１０５とゲート絶
縁膜１０６界面の汚染不純物の濃度を低く保つことができ、２×１０16atoms ／ｃｍ3 以
下とすることができる。（図１（Ｅ））
次に、第２のフォトマスクにより、第２の島状半導体膜１０４と、第１の島状半導体膜
１０５のチャネル形成領域を覆うレジストマスク１０７、１０８を形成した。このとき、
配線を形成する領域にもレジストマスク１０９を形成しておいても良い。
そして、ｎ型を付与する不純物元素を添加することにより第２の価電子制御用不純物領
域を形成した。なお、本明細書では汚染不純物と区別するため、価電子制御を目的とした
ｎ型又はｐ型の導電型を付与する不純物を「価電子制御用不純物」という。また、ｎ型又
はｐ型の導電型を付与する不純物は意図的に添加されたものなので、「添加不純物」とい
ってもよい。
結晶質半導体材料に対してｎ型を付与する価電子制御用不純物元素としては、リン（Ｐ
）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここではリンを価電子制
御用不純物元素として、フォスフィン（ＰＨ3 ）を用いたイオンドープ法で行った。この
工程では、ゲート絶縁膜１０６を通してその下の半導体膜にリンを添加するために、加速
電圧は８０ｋｅＶと高めに設定した。半導体膜に添加されるリンの濃度は、１×１０16〜
１×１０19atoms/cm3 の範囲にするのが好ましく、ここでは１×１０18atoms/cm3 とした
。そして、半導体膜にリンが添加された領域１１０、１１１が形成された。ここで形成さ
れた第２の価電子制御用不純物領域の一部は、ＬＤＤ領域として機能するものである。(
図１（Ｆ）)
次に、レジストマスクの除去を行った。レジストマスクを除去するためには、アルカリ
性の市販の剥離液を用いても良いが、アッシング法を用いると効果的であった。アッシン
グ法は酸化雰囲気中でプラズマを形成し、そこに硬化したレジストをさらして除去する方
法であるが、その雰囲気中に酸素の他に水蒸気を添加しておくと効果的であった。（図２
（Ａ））
次に、ゲート絶縁膜１０６表面の汚染不純物１５６の除去を行った。汚染不純物の除去
は、第１の島状半導体膜１０５表面及び第２の島状半導体膜１０４表面の汚染不純物除去
と同様に、フッ素を含有する酸性溶液としてＢＨＦを用いてスピンエッチングにより行い
、極薄く被膜を除去することができ、かつ汚染された酸性溶液による被膜表面の汚染を防
止した。ここでも、エッチング溶液としてＦＰＭなどの他のフッ素を含有する酸性溶液を
用いることもできる。（図２（Ｂ）
）
そして、ゲート絶縁膜１０６表面の汚染不純物１５６が除去されたゲート絶縁膜１０６
に接して第１の導電膜１１２を形成した。第１の導電膜１１２は、Ｔａ、Ｔｉ、Ｍｏ、Ｗ
から選ばれた元素を主成分とする導電性材料を用いて形成する。第１の導電膜１１２の厚
さは１０〜１００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い。なお、汚染不
純物１５６の除去後速やかに第１の導電膜１１２を形成することにより、ゲート絶縁膜１
０６と第１の導電膜１１２界面の汚染不純物の濃度を低く保つことができ、２×１０16at
oms ／ｃｍ3 以下とすることができる。（図２（Ｃ））
その他、第１の導電膜としてＷＭｏ、ＴａＮ、ＭｏＴａ、ＷＳｉx （x=2.4<X<2.7 ）な
どの化合物材料を用いて形成することができる。
Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの導電性材料は、ＡｌやＣｕに比べ抵抗率が高いが、作製す
る回路の面積との関係で、１００ｃｍ2 程度までならば問題なく使用できる。
次に、第３のフォトマスクによりレジストマスク１１３、１１４、１１５、１１６を形
成した。レジストマスク１１３は、ｐチャネル型ＴＦＴのゲート電極を形成するためのも
のであり、レジストマスク１１５、１１６は、ゲート配線およびゲートバスラインを形成
するためのものであった。また、レジストマスク１１４は第１の島状半導体層の全面を覆
って形成され、次の工程において、価電子制御用不純物が添加されるのを阻止するマスク
とするために設けられた。
第１の導電膜はドライエッチング法により不要な部分が除去され、第２のゲート電極１
１７と、ゲート配線１１９と、ゲートバスライン１２０が形成された。
ここで、エッチング後残渣が残っている場合にはアッシング処理すればよい。
そして、レジストマスク１１３、１１４、１１５、１１６をそのまま残して、ｐチャネ
ル型ＴＦＴが形成される第２の島状半導体膜１０４の一部に、ｐ型を付与する価電子制御
用不純物元素を添加して第３の価電子制御用不純物領域を形成する工程を行った。ｐ型を
付与する価電子制御用不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリ
ウム（Ｇａ）、が知られているが、ここではボロンをその価電子制御用不純物元素として
、ジボラン（Ｂ2 Ｈ6 ）を用いてイオンドープ法で添加した。ここでも加速電圧を８０ｋ
ｅＶとして、２×１０20atoms/cm3 の濃度にボロンを添加した。そして、図２（Ｄ）に示
すようにボロンが高濃度に添加された第３の価電子制御用不純物領域１２１、１２２が形
成された。
図２（Ｄ）で設けられたレジストマスクを除去した後、第４のフォトマスクを用いてレ
ジストマスク１２３、１２４、１２５を形成した。第４のフォトマスクはｎチャネル型Ｔ
ＦＴのゲート電極を形成するためのものであり、ドライエッチング法により第１のゲート
電極１２６が形成された。このとき第１のゲート電極１２６は、上面から見て第２の価電
子制御用不純物領域１１０、１１１の一部とゲート絶縁膜を介して重なるように形成され
た。（図２（Ｅ））
そして、レジストマスク１２３、１２４、１２５を完全に除去した後、第５のフォトマ
スクによりレジストマスク１２９、１３０、１３１を形成した。レジストマスク１３０は
第１のゲート電極１２６を覆って、さらに上面から見て第２の価電子制御用不純物領域１
１０、１１１の一部と重なる形で形成されたものであった。レジストマスク１３０は、Ｌ
ＤＤ領域のオフセット量を決めるものであった。
また、ここでレジストマスク１３０を使用してゲート絶縁膜の一部を除去して、第１の
価電子制御用不純物領域が形成される半導体膜の表面を露出させておいても良い。このよ
うにすると、次の工程で実施されるｎ型を付与する価電子制御用不純物元素を添加する工
程を効率的に実施することができる。
そして、ｎ型を付与する価電子制御用不純物元素を添加して第１の価電子制御用不純物
領域を形成する工程を行った。そして、ソース領域、ドレイン領域となる第１の価電子制
御用不純物領域１３２、１３３が形成された。ここでは、フォスフィン（ＰＨ3 ）を用い
たイオンドープ法で行った。この工程でも、ゲート絶縁膜１０６を通してその下の半導体
層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。この領域のリンの
濃度はｎ型を付与する第１の価電子制御用不純物元素を添加する工程と比較して高濃度で
あり、１×１０19〜１×１０21at oms/cm3 とするのが好ましく、ここでは１×１０20ato
ms/cm3 とした。
（図３（Ａ））
そして、ゲート絶縁膜１０６、第１および第２のゲート電極１２６、１１７、ゲート配
線１２７、ゲートバスライン１２８の表面に第１の層間絶縁膜１３４、１３５を形成した
。第１の層間絶縁膜１３４は窒化珪素膜であり、５０ｎｍの厚さで形成した。また第１の
層間絶縁膜１３５は酸化珪素膜であり、９５０ｎｍの厚さに形成された。なお、第１の層
間絶縁膜形成前に表面の汚染不純物除去を行うことが望ましい。
ここで形成された窒化珪素膜から成る第１の層間絶縁膜１３４は次の熱処理の工程を行
うために必要なものであった。これは第１および第２のゲート電極１２６、１１７、ゲー
ト配線１２７、ゲートバスライン１２８の表面が酸化することを防ぐために効果的であっ
た。
熱処理工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する価電子制御用不
純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニ
ール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用
いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。レーザーアニール法は低い
基板加熱温度で活性化することができるが、ゲート電極の下にかくれる領域まで活性化さ
せることは困難であった。従って、ここでは熱アニール法を用いて活性化の工程を行った
。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、
ここでは４５０℃、２時間の処理を行った。
レーザーアニール法で行う場合には、パルス発振型または連続発光型のエキシマレーザ
ーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3
レーザーを適用することができる。これら固体レーザーはレーザーダイオード励起の方式
を使用すると高出力で高い繰り返し周波数を実現することができる。ＹＡＧレーザー、Ｙ
ＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーはその第２高調波（５３２nm）、第
３高調波（３５５nm）、第４高調波（２６６nm）を用いることができる。大別すると、波
長４００nm以上のレーザー光を照射した場合には光の侵入長との兼ね合いで半導体膜の内
部から加熱してアニールすることができる。一方、波長４００nm以下では半導体膜の表面
から加熱してアニールすることができる。いずれにしても、照射パルス数や照射エネルギ
ー密度を適したものとして行う。
この熱処理工程において、窒素雰囲気中に３〜９０％の水素を添加しておいても良い。
また、熱処理の工程の後に、さらに３〜１００％の水素雰囲気中で１５０〜５００℃、好
ましくは３００〜４５０℃で２〜１２時間の水素化処理の工程を行うと良い。または、１
５０〜５００℃、好ましくは２００〜４５０℃の基板温度で水素プラズマ処理をしても良
い。いずれにしても、水素が半導体膜中やその界面に残留する欠陥を補償することにより
、ＴＦＴの特性を向上させることができた。
第１の層間絶縁膜１３４、１３５はその後、第６のフォトマスクを用い、所定のレジス
トマスクを形成した後、エッチング処理によりそれぞれのＴＦＴのソース領域と、ドレイ
ン領域に達するコンタクトホールが形成された。そして、第２の導電膜を形成し、第７の
フォトマスクを用いたパターニングの工程によりソース電極、ドレイン電極１３６、１３
７、１３８を形成した。図示していないが、本実施の形態ではこの第２の導電膜を、Ｔｉ
膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続し
て形成した３層構造として用いた。
以上の工程で、ｐチャネル型ＴＦＴはゲート電極に自己整合的（セルフアライン）に形
成され、ｎチャネル型ＴＦＴはゲート電極に非自己整合的（ノンセルフアライン）に形成
された。
ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１４２、第１の価電子制御用
不純物領域１４５、１４６、第２の価電子制御用不純物領域１４３、１４４が形成された
。ここで、第２の価電子制御用不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）
１４３ａ、１４４ａと、ゲート電極と重ならない領域（ＬＤＤ領域）１４３ｂ、１４４ｂ
がそれぞれ形成された。第１の価電子制御用不純物領域１４５、１４６はソース領域、ド
レイン領域となった。
一方、ｐチャネル型ＴＦＴは、チャネル形成領域１３９、第３の価電子制御用不純物領
域１４０、１４１が形成された。そして、第３の価電子制御用不純物領域１４０、１４１
はソース領域、ドレイン領域となった。（図３（Ｂ））
また、図３（Ｃ）はインバータ回路の上面図を示し、ＴＦＴ部分のＡ−Ａ' 断面構造
、ゲート配線部分のＢ−Ｂ' 断面構造，ゲートバスライン部分のＣ−Ｃ' 断面構造は
、図３（Ｂ）と対応している。本発明において、ゲート電極とゲート配線とゲートバスラ
インとは、第１の導電層から形成されている。なお、本実施の形態においてゲート電極と
ゲート配線とゲートバスラインを区別したが、それらをまとめてゲート配線ということも
ある。
図１〜図３では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせて
成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液
晶表示装置の画素部に本願発明を適用することもできる。
本実施の形態では、被膜界面の汚染不純物濃度を低減できるので、ＳＩＭＳ分析におけ
る有害な汚染不純物濃度を２×１０16atoms ／ｃｍ3 以下、条件によってはノイズを考慮
した現時点での検出下限以下である１×１０16atoms ／ｃｍ3 以下とすることができる。
従って、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることができる。
また、上記本実施の形態において結晶化工程の前に非晶質半導体膜へ価電子制御用不純
物の添加を行ない、ＴＦＴのしきい値制御を行う工程を加えてもよい。
しきい値制御を行う工程としては、例えば、非晶質半導体膜上に制御絶縁膜（膜厚１００
〜２００ｎｍ）を設けて、ボロンをしきい値制御が可能な濃度範囲（ＳＩＭＳ分析で１×
１０16〜１×１０17atoms ／ｃｍ3 ）で添加し、その後、制御絶縁膜を除去する工程を採
用できる。
また、本実施の形態においては、結晶質半導体膜のパターニングを結晶化工程の後に行
う例を示したが、特にこれに限定されず、例えば結晶化工程前、またはドーピング工程前
に行ってもよい。
また、本実施の形態において、トップゲート型の例を示したが、ボトムゲート型に適用
することもできる。
また、本実施の形態において、汚染不純物の除去は島状半導体膜表面及びゲート絶縁膜
表面に対して行ったが、それ以外の例えば下地膜表面や層間絶縁膜表面に対して適用して
もよい。
［実施の形態２］
本発明の実施の形態を図８、図９により説明する。ここでは、ｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴを有するボトムゲート型のＴＦＴを形成する実施の形態について説明す
る。
まず、基板８０１としてガラス基板（コーニング１７３７；歪点６６７℃）を用意した
。次いで、基板からの汚染不純物拡散を防止してＴＦＴの電気特性を向上させるため下地
膜として窒化酸化珪素膜８５０を１００ｎｍ〜３００ｎｍの膜厚に形成した。
ここでは基板の片面だけに窒化酸化珪素膜を設けた例を示したが、基板の片面だけでな
く両面に設けることは有効である。基板の両面に下地膜を設けることによって、半導体装
置作製時に基板から拡散するナトリウム等汚染不純物を完全にブロックすることができる
。そして更に、下地膜で基板全面を覆うことは有効である。
次いで、下地膜８５０上に積層構造（簡略化のため図示しない）のゲート配線（ゲート
電極を含む）８０２を形成した。本実施の形態では、スパッタリング法を用いて窒化タン
タル膜（膜厚５０ｎｍ）とタンタル膜（膜厚２５０ｎｍ）を積層形成し、公知のパターニ
ング技術であるフォトリソグラフィー法を用いて積層構造を有するゲート配線（ゲート電
極を含む）８０２を形成した。（図８（Ａ）
）
次に、下地膜８５０表面及びゲート配線８０２表面の汚染不純物８６０の除去を行う。
汚染不純物８６０の除去は、スピン装置（スピンエッチャー）を用いて基板を６００rpm
、１０秒スピンさせ、被膜表面に滴下して接触させたフッ素を含有する酸性溶液を飛散さ
せる手段（スピンエッチング、スピンエッチともいう）を用いて行った。ここではフッ素
を含有する酸性溶液としてフッ酸とフッ化アンモニウムの混合比が体積比で１：５０のバ
ッファードフッ酸（ＢＨＦ）を用いた。スピンエッチングを用いることによって、極薄く
被膜を除去することができ、かつ汚染された酸性溶液による被膜表面の汚染を防止するこ
とができる。なお、スピン装置の回転数や時間等の条件は、基板面積、エッチング溶液濃
度、被膜材料などによって適宜最適な条件を見つければよい。また、エッチング溶液とし
て１：５０ＢＨＦを用いたが、混合比の違うＢＨＦやＦＰＭなどの他のフッ素を含有する
酸性溶液を用いることもできる。（図８（Ｂ））
下地膜８５０表面及びゲート配線８０２表面の汚染不純物を除去した後、ゲート絶縁膜
８０３、非晶質半導体膜８０４を順次大気開放しないで積層形成した。
なお、汚染不純物８６０の除去後速やかにゲート絶縁膜８０３、非晶質半導体膜８０４を
形成することにより、ゲート配線８０２とゲート絶縁膜８０３界面の汚染不純物の濃度を
低く保つことができ、２×１０16atoms ／ｃｍ3 以下とすることができる。
ゲート絶縁膜８０３は、本実施の形態では信頼性を考慮して窒化珪素膜８０３ａ（膜厚
５０ｎｍ）と酸化珪素膜８０３ｂ（膜厚１２５ｎｍ）をプラズマＣＶＤ法により積層形成
し、積層構造のゲート絶縁膜とした。本実施の形態では二層の絶縁膜をゲート絶縁膜とし
て採用しているが、単層または三層以上の積層構造としてもよい。また、本実施の形態で
はゲート絶縁膜上に非晶質半導体膜８０４として、膜厚５４ｎｍの非晶質珪素膜（アモル
ファスシリコン膜）をプラズマＣＶＤ法により形成した。なお、いずれの層の界面にも大
気からの汚染物質が付着しないようにするため順次大気開放せずに積層形成した。その後
、半導体膜の結晶化を妨げる非晶質珪素膜中の水素濃度を低減するための加熱処理（５０
０℃、１時間）を行った。（図８（Ｃ））
こうして図８（Ｃ）の状態が得られたら、非晶質半導体膜８０４に対して赤外光または
紫外光の照射（レーザーアニール）による結晶化（レーザー結晶化）を行い結晶質半導体
膜（結晶を含む半導体膜）８０５を形成した。結晶化技術として紫外光を用いる場合はエ
キシマレーザー光または紫外光ランプから発生する強光を用いればよく、赤外光を用いる
場合は赤外線レーザー光または赤外線ランプから発生する強光を用いればよい。本実施の
形態ではＫｒＦエキシマレーザー光を線状にビーム形成して照射した。なお、照射条件と
しては、パルス周波数が３０Ｈｚ、オーバーラップ率は９６％、レーザーエネルギー密度
は１００〜５００m J/cm2 (代表的には２００〜３００mJ/cm2) であり本実施の形態では
３６０mJ/cm2とした。なお、レーザー結晶化の条件（レーザー光の波長、オーバーラップ
率、照射強度、パルス幅、繰り返し周波数、照射時間等）は、非晶質半導体膜８０４の膜
厚、基板温度等を考慮して実施者が適宜決定すればよい。なお、レーザー結晶化の条件に
よっては、半導体膜が溶融状態を経過して結晶化する場合や、半導体膜が溶融せずに固相
状態、もしくは固相と液相の中間状態で結晶化する場合がある。この工程により非晶質半
導体膜８０４は結晶化され、結晶質半導体膜８０５に変化する。本実施の形態において結
晶質半導体膜とは多結晶珪素膜（ポリシリコン膜）である。なお本実施の形態ではレーザ
結晶化の技術を用いたが、触媒元素を用いた熱結晶化の技術を用いて結晶化を行っても良
い。
また、レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発
光型のエキシマレーザーや固体レーザーであるＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬ
Ｆレーザー、ＹＡｌＯ3レーザーを用いることができる。これら固体レーザーはレーザー
ダイオード励起の方式を使用すると高出力で高い繰り返し周波数を実現することができる
。ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザーはその第２高
調波（５３２nm）、第３高調波（３５５nm）、第４高調波（２６６nm）を用いることがで
きる。大別すると、波長４００nm以上のレーザー光を照射した場合には光の侵入長との兼
ね合いで半導体膜の内部から加熱して結晶化することができる。一方、波長４００nm以下
では半導体膜の表面から加熱して結晶化させることができる。いずれにしても、照射パル
ス数や照射エネルギー密度を適したものとして行う。
これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣
選択するものであるが、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発
振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的
には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４０
０μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光
の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
次に、こうして形成された結晶質半導体膜８０５に価電子制御用不純物元素を添加する
工程を行い、価電子制御用不純物の活性化処理を行なった後、水素雰囲気中で熱処理（３
５０℃、１時間）を行い全体を水素化した。なお、本実施の形態では水素化は熱処理を用
いて行ったがプラズマ水素処理を用いて行ってもよい。その後、公知のパターニング技術
により所望の形状を有する活性層として島状半導体膜を形成した。
以上の工程を経て、Ｎチャネル型ＴＦＴは、ソース領域８１５、ドレイン領域８１６、
価電子制御用不純物が１×１０16〜１×１０19atoms/cm3 で添加された低濃度価電子制御
用不純物領域（低濃度不純物領域ともいう）８１７、８１８、チャネル形成領域８１９が
形成され、Ｐチャネル型ＴＦＴは、ソース領域８２１、ドレイン領域８２２、チャネル形
成領域８２０が形成された。ここで、Ｎチャネル型ＴＦＴの低濃度価電子制御用不純物領
域８１７、８１８は、上面から見てゲート電極と重なる領域（ＧＯＬＤ領域）とゲート領
域と重ならない領域（ＬＤＤ領域）がそれぞれ形成された。（図９（Ａ））
次に、島状半導体膜表面の汚染不純物８６１の除去を行った。汚染不純物８６１の除去
は、下地膜８５０表面及びゲート配線８０２表面の汚染不純物除去と同様、フッ素を含有
する酸性溶液としてＢＨＦを用いてスピンエッチングにより行い、極薄く被膜を除去する
ことができ、かつ汚染された酸性溶液による被膜表面の汚染を防止した。ここでも、エッ
チング溶液としてＦＰＭなどの他のフッ素を含有する酸性溶液を用いることもできる。（
図９（Ｂ））
次いで、汚染不純物が除去された島状半導体膜を覆って、プラズマＣＶＤ法により膜厚
１００ｎｍの酸化珪素膜と、ＴＥＯＳと酸素（Ｏ2 ）を原料ガスに用いた膜厚９４０ｎｍ
の酸化珪素膜との積層構造の層間絶縁膜８２３を形成した。なお、汚染不純物８６１の除
去後速やかに層間絶縁膜８２３を形成することにより、島状半導体膜と層間絶縁膜８２３
界面の汚染不純物の濃度を低く保つことができ、２×１０16atoms ／ｃｍ3 以下とするこ
とができる。（図９（Ｃ））
そして、コンタクトホールを形成してソース配線８２４、８２６、ドレイン配線８２５
、８２７を形成して図９（Ｄ）に示す状態を得た。最後に水素雰囲気中で熱処理を行い、
全体を水素化してＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを完成させた。この水素化
はプラズマ水素処理を用いて行ってもよい。
なお、本実施の形態においては、工程順序を変更し非晶質半導体膜のパターニング後に
結晶化処理を行ってもよい。
また、結晶化工程の前に非晶質半導体膜へ価電子制御用不純物の添加を行ない、ＴＦＴ
のしきい値制御を行ってもよい。
本実施の形態では、被膜界面の汚染不純物濃度を低減できるので、ＳＩＭＳ分析におけ
る有害な汚染不純物濃度を２×１０16atoms ／ｃｍ3 以下、条件によってはノイズを考慮
した現時点での検出下限以下である１×１０16atoms ／ｃｍ3 以下とすることができる。
従って、ＴＦＴ特性のばらつきを小さくできＴＦＴの信頼性を向上させることができる。
［実施の形態３］
本実施の形態では、上記実施の形態１によって作製されたＮチャネル型ＴＦＴ及びＰチ
ャネル型ＴＦＴを備えた液晶表示装置の例を図１０と図１１に示す。本実施の形態の半導
体装置は、同一基板上にＣＭＯＳ回路と画素部にマトリクス状に配置された回路を備えて
いる。
図１０には本実施の形態の半導体装置の断面図を示す。本実施の形態においても信頼性
を考慮して基板１１０１上に設けられた下地膜１１０２上にＴＦＴが設けられている。
図１０の左側に示すＣＭＯＳ回路はインバータ回路とも呼ばれ、半導体回路を構成する
基本回路である。このようなインバータ回路を組みあわせることで更に複雑なロジック回
路を構成することができる。
ＣＭＯＳ回路のＰチャネル型ＴＦＴは、チャネル形成領域１１５４、第３の価電子制御
用不純物領域１１５５、１１５６が形成されている。第３の価電子制御用不純物領域１１
５５、１１５６には２×１０20atoms/cm3 の濃度でボロンが添加されている。
一方、ＣＭＯＳ回路のＮチャネル型ＴＦＴはチャネル形成領域１１５７、リンが１×１
０19〜１×１０21atoms/cm3 の濃度で添加された第１の価電子制御用不純物領域１１６０
、１１６１、リンが１×１０16〜１×１０19atoms/cm3 で添加された第２の価電子制御用
不純物領域１１５８、１１５９が形成されている。ここで、第２の価電子制御用不純物領
域は、ゲート電極１１３１と重なる領域（ＧＯＬＤ領域）１１５８ａ、１１５９ａ、ゲー
ト電極１１３１と重ならない領域（ＬＤＤ領域）１１５８ｂ、１１５９ｂがそれぞれ形成
されている。
画素部に設けられたＮチャネル型ＴＦＴは、チャネル形成領域１１６２、１１６３と第
１の価電子制御用不純物領域１１６８、１１６９、１１４５と第２の価電子制御用不純物
領域１１６４、１１６５、１１６６、１１６７とオフセット領域１１８０、１１８１、１
１８２、１１８３が形成されている。第１の価電子制御用不純物領域はリンが１×１０19
〜１×１０21atoms/cm3 の濃度で添加された領域であり、第２の価電子制御用不純物領域
は第１の価電子制御用不純物領域よりも価電子制御用不純物が低濃度な低濃度領域であり
リンが１×１０16〜１×１０19atoms/cm3 の濃度で添加された領域である。画素部ではオ
フ電流のバラツキを低減させるためマルチゲート構造を採用しており、また漏れ電流を低
減させるためオフセット構造を採用している。そのため第２の価電子制御用不純物領域は
ゲート電極と重ならない構造となっている。ドレイン側には、第２の価電子制御用不純物
領域と同じ濃度でＮ型を付与する価電子制御用不純物元素が添加された、低濃度価電子制
御用不純物領域１１７０、ゲート絶縁膜１１０６、保持容量電極１１７１とが形成され、
画素部に設けられる保持容量が形成されている。
そして、第１の層間絶縁膜１１４７（５０ｎｍの窒化珪素膜）、１１４８（９５０ｎｍ
の酸化珪素膜）、ソース電極１１４９、１１５０、１１５１とドレイン電極１１５２、１
１５３、パッシベーション膜１４０１（５０ｎｍの窒化珪素膜）、第２の層間絶縁膜１４
０２（１０００ｎｍの有機樹脂膜）、第３の層間絶縁膜１４０４、画素電極１４０５（１
００ｎｍの酸化インジウム・スズ（ＩＴＯ）
膜）が形成されている。
第２の層間絶縁膜１４０２として用いる有機樹脂膜は、ポリイミド、アクリル、ポリイ
ミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡
単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが
上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗
布後、熱重合するタイプのポリイミドを用いた。
図１１は画素部の上面図であり、ほぼ１画素の上面図である。 画素部にはＮチャネル
型ＴＦＴが設けられている。ゲート配線１７０３に連続して形成されるゲート電極１７０
２は、図示されていないゲート絶縁膜を介してその下の半導体層１７０１と交差している
。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の価電子制御用
不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート
絶縁膜と、ゲート電極と同じ材料で形成された電極とから、保持容量１７０７が形成され
ている。また、図１１で示すＡ―Ａ' 、およびＢ−Ｂ' に沿った断面構造は、図１０に示
す画素部の断面図に対応している。
本実施の形態では、画素ＴＦＴをダブルゲートの構造としているが、開口率を向上させ
るためシングルゲートの構造でも良いし、オフ電流のバラツキを低減するためトリプルゲ
ートとしたマルチゲート構造にしても構わない。本実施の形態のアクティブマトリクス基
板の構造は、本実施の形態の構造に限定されるものではない。本願発明の構造は、ゲート
電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域
と、その他の価電子制御用不純物領域の構成に特徴があるので、それ以外の構成について
は実施者が適宣決定すれば良い。
また本実施の形態では一例として透過型のＬＣＤを作製したが特にこれに限定されるこ
とはない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパ
ターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製
することが可能である。
なお、本実施の形態では実施の形態１の作製方法を採用しているため、半導体膜とゲー
ト絶縁膜１１０６の界面、及びゲート絶縁膜１１０６とゲート電極、ゲート配線、ゲート
バスライン、保持容量電極の界面の汚染不純物濃度（Ｎａ濃度）が低減されている。それ
ぞれの被膜界面のＳＩＭＳ分析における汚染不純物の濃度は２×１０16atoms ／ｃｍ3 以
下、条件によってはノイズを考慮した現時点での検出下限以下である１×１０16atoms ／
ｃｍ3 以下となっている。なお、実施の形態２の作製方法と組み合わせたり、汚染不純物
濃度の低減が必要とされる他の被膜界面に汚染不純物除去工程を適用することもできる。
本実施の形態により、特性のばらつきが小さく信頼性のあるＴＦＴを得ることができる。
〔実施の形態４〕
本実施の形態では、本願発明によって作製された液晶表示装置の例を図１２に示す。画
素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良い
ので詳細な説明は省略する。
図１２は、本実施の形態のアクティブマトリクス型液晶パネルの概略図である。図１２
に示すようにアクティブマトリクス基板と対向基板とが対向し、これらの基板間に液晶が
挟まれている。アクティブマトリクス基板はガラス基板１０００上に形成された画素部１
００１、走査線駆動回路１００２、信号線駆動回路１００３を有する。
走査線駆動回路１００２、信号線駆動回路１００３はそれぞれ走査線１０３０、信号線
１０４０によって画素部１００１に接続されている。これら駆動回路１００２、１００３
はＣＭＯＳ回路で主に構成されている。
画素部１００１の行ごとに走査線１０３０が形成され、列ごとに信号線１０４０が形成
されている。走査線１０３０、信号線１０４０の交差部近傍には、画素ＴＦＴ８１０が形
成されている。画素ＴＦＴ１０１０のゲート電極は走査線１０３０に接続され、ソースは
信号線１０４０に接続されている。更に、ドレインには画素電極１０６０、保持容量１０
７０が接続されている。
対向基板１０８０はガラス基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明
導電膜は画素部１００１の画素電極１０６０に対する対向電極であり、画素電極、対向電
極間に形成された電界によって液晶材料が駆動される。対向基板１０８０には必要であれ
ば配向膜や、ブラックマトリクスや、カラーフィルタが形成されている。
アクティブマトリクス基板側のガラス基板にはＦＰＣ１０３１を取り付ける面を利用し
てＩＣチップ１０３２、１０３３が取り付けられている。これらのＩＣチップ１０３２、
１０３３はビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路
、演算回路などの回路をシリコン基板上に形成して構成される。
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どち
らを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリク
ス型の電気光学装置（半導体装置）に対して適用することが可能である。
なお、本実施の形態に示した半導体装置を作製するにあたって、実施の形態１〜実施の
形態３のどの構成を採用しても良いし、各実施の形態を自由に組み合わせて用いることが
可能である。
〔実施の形態５〕
本願発明はアクティブマトリクス型ＥＬ表示装置に適用することも可能である。
その例を図１３に示す。
図１３はアクティブマトリクス型ＥＬ表示装置の回路図である。８１は表示領域を表わし
ており、その周辺にはＸ方向周辺駆動回路８２、Ｙ方向周辺駆動回路８３が設けられてい
る。また、表示領域８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサ８５、電流制御
用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a （
または８８b ）、Ｙ方向信号線８０a （または８０b 、８０c ）が接続される。また、電
流制御用ＴＦＴ８６には、電源線８９a 、８９b が接続される。
なお、本実施の形態のアクティブマトリクス型ＥＬ表示装置に対して実施の形態１〜３
のいずれの構成を組み合わせても良い。
〔実施の形態６〕
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通し
ている全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプ
ロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドラ
イバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回
路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても
良い。
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路とし
て機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、
その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュ
ータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
〔実施の形態７〕
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティ
ブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティ
ブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を
表示部に組み込んだ電子機器全てに本願発明を実施できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型
またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナ
ビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピ
ュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４、図１５
及び図１６に示す。
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、
表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２
００３やその他の信号制御回路に適用することができる。
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を
表示部２１０２やその他の信号制御回路に適用することができる。
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１
、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む
。本発明は表示部２２０５やその他の信号制御回路に適用できる。
図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アー
ム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用すること
ができる。
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４
、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。
本発明は表示部２４０２やその他の信号制御回路に適用することができる。
図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０
３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２
やその他の信号制御回路に適用することができる。
図１５（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６
０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその
他の信号制御回路に適用することができる。
図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラ
ー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する
液晶表示装置２８０８やその他の信号制御回路に適用することができる。
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置２６０１、
２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２
８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成され
る。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施の形態は三板
式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）
中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルム
や、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示
した図である。本実施の形態では、光源光学系２８０１は、リフレクター２８１１、光源
２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１
６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されな
い。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
図１６（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を
音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適
用することができる。
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３やその他の信号回路に適用することができる。
図１６（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特
に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施の形態の電子機器は実施の形態１〜６のどのような組み合
わせからなる構成を用いても実現することができる。
〔実施の形態８〕
本実施の形態では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製
した例について説明する。なお、図１７（Ａ）は本願発明のＥＬ表示装置の上面図であり
、図１７（Ｂ）はその断面図である。
図１７（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動
回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦ
ＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４
を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シ
ール材４１０４が設けられている。
また、図１７（Ｂ）は図１７（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００
１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる
画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御するＴＦＴを図示している。）４２
０２が形成されている。
本実施の形態では、駆動ＴＦＴ４２０１には図１０のＣＭＯＳ回路と同じ構造のＴＦＴ
が用いられる。また、画素ＴＦＴ４２０２には図１０の画素部と同じ構造のＴＦＴが用い
られる。
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦
化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する
画素電極（陰極）４３０２が形成される。画素電極４３０２としては遮光性を有する導電
膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導
電膜との積層膜）を用いることができる。本実施の形態ではアルミニウム合金を画素電極
として用いる。
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素
電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の
上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公
知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低
分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い
。
ＥＬ層４３０４の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注
入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造
または単層構造とすれば良い。
ＥＬ層４３０４の上には透明導電膜からなる陽極４３０５が形成される。透明導電膜と
しては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合
物を用いることができる。また、陽極４３０５とＥＬ層４３０４の界面に存在する水分や
酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ
層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陽極４３
０５を形成するといった工夫が必要である。本実施の形態ではマルチチャンバー方式（ク
ラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
そして陽極４３０５は４３０６で示される領域において配線４００５に電気的に接続さ
れる。配線４００５は陽極４３０５に所定の電圧を与えるための配線であり、導電性材料
４３０７を介してＦＰＣ４００６に電気的に接続される。
以上のようにして、画素電極（陰極）４３０２、ＥＬ層４３０４及び陽極４３０５から
なるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４
１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。
カバー材４１０２としては、ガラス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏ
ｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いるこ
とができる。本実施の形態の場合、ＥＬ素子からの光の放射方向がカバー材４１０２の方
へ向かうため透光性材料を用いる。
但し、ＥＬ素子からの光の放射方向がカバー材とは反対側に向かう場合には透光性材料
を用いる必要はなく、金属板（代表的にはステンレス板）、セラミックス板、またはアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いること
ができる。
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、
ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹
脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いる
ことができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設
けておくとＥＬ素子の劣化を抑制できる。なお、本実施の形態ではＥＬ素子からの光が充
填材４１０３を通過できるように、透明な材料を用いる。
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化
バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペー
サを設けた場合、スペーサからの圧力を緩和するバッファ層として陽極４３０５上に樹脂
膜を設けることも有効である。
また、配線４００５は導電性材料４３０５を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４
００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的
に接続される。
また、本実施の形態では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆
うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっ
ている。こうして図１７（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施の
形態のＥＬ表示装置は実施の形態１乃至７のいずれの構成を組み合わせて作製しても構わ
ない。
〔実施の形態９〕
本実施の形態では、実施の形態８に示したＥＬ表示装置の画素部に用いることができる
画素構造の例を図１８（Ａ）〜（Ｃ）に示す。なお、本実施の形態において、４４０１は
スイッチング用ＴＦＴ４４０２のソース配線、４４０３はスイッチング用ＴＦＴ４４０２
のゲート配線、４４０４は電流制御用ＴＦＴ、４４０５はコンデンサ、４４０６、４４０
８は電流供給線、４４０７はＥＬ素子とする。
図１８（Ａ）は、二つの画素間で電流供給線４４０６を共通とした場合の例である。即
ち、二つの画素が電流供給線４４０６を中心に線対称となるように形成されている点に特
徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精
細化することができる。
また、図１８（Ｂ）は、電流供給線４４０８をゲート配線４４０３と平行に設けた場合
の例である。なお、図１８（Ｂ）では電流供給線４４０８とゲート配線４４０３とが重な
らないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶
縁膜を介して重なるように設けることもできる。この場合、電源供給線４４０８とゲート
配線４４０３とで専有面積を共有させることができるため、画素部をさらに高精細化する
ことができる。
また、図１８（Ｃ）は、図１８（Ｂ）の構造と同様に電流供給線４４０８をゲート配線
４４０３と平行に設け、さらに、二つの画素を電流供給線４４０８を中心に線対称となる
ように形成する点に特徴がある。また、電流供給線４４０８をゲート配線４４０３のいず
れか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らす
ことができるため、画素部をさらに高精細化することができる。
１０１ 基板
１０２ 下地膜
１０３ 下地膜
１０４ 島状半導体膜
１０５ 島状半導体膜
１５５ ＴＦＴに有害な汚染不純物

Claims (1)

  1. 第１の被膜と、
    前記第１の被膜に接して設けられた第２の被膜と、
    を有する半導体装置であって、
    前記第１の被膜と前記第２の被膜の界面における汚染不純物濃度は、
    ２×１０１６ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
JP2013170964A 1999-03-26 2013-08-21 表示装置 Expired - Lifetime JP5674883B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013170964A JP5674883B2 (ja) 1999-03-26 2013-08-21 表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8498999 1999-03-26
JP1999084989 1999-03-26
JP2013170964A JP5674883B2 (ja) 1999-03-26 2013-08-21 表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010130833A Division JP2010263225A (ja) 1999-03-26 2010-06-08 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2014030023A true JP2014030023A (ja) 2014-02-13
JP5674883B2 JP5674883B2 (ja) 2015-02-25

Family

ID=39619513

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010130833A Withdrawn JP2010263225A (ja) 1999-03-26 2010-06-08 半導体装置の作製方法
JP2013170964A Expired - Lifetime JP5674883B2 (ja) 1999-03-26 2013-08-21 表示装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010130833A Withdrawn JP2010263225A (ja) 1999-03-26 2010-06-08 半導体装置の作製方法

Country Status (2)

Country Link
US (8) US7402467B1 (ja)
JP (2) JP2010263225A (ja)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6277679B1 (en) 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
US7402467B1 (en) 1999-03-26 2008-07-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6580094B1 (en) * 1999-10-29 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Electro luminescence display device
TW465122B (en) 1999-12-15 2001-11-21 Semiconductor Energy Lab Light-emitting device
US7751600B2 (en) 2000-04-18 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. System and method for identifying an individual
US6580475B2 (en) * 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6879110B2 (en) 2000-07-27 2005-04-12 Semiconductor Energy Laboratory Co., Ltd. Method of driving display device
US6605826B2 (en) 2000-08-18 2003-08-12 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and display device
US7569849B2 (en) 2001-02-16 2009-08-04 Ignis Innovation Inc. Pixel driver circuit and pixel circuit having the pixel driver circuit
US6897477B2 (en) * 2001-06-01 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device
JP4831892B2 (ja) 2001-07-30 2011-12-07 株式会社半導体エネルギー研究所 半導体装置
JP3810725B2 (ja) 2001-09-21 2006-08-16 株式会社半導体エネルギー研究所 発光装置及び電子機器
CA2419704A1 (en) 2003-02-24 2004-08-24 Ignis Innovation Inc. Method of manufacturing a pixel with organic light-emitting diode
CA2443206A1 (en) 2003-09-23 2005-03-23 Ignis Innovation Inc. Amoled display backplanes - pixel driver circuits, array architecture, and external compensation
US8101467B2 (en) * 2003-10-28 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same, and liquid crystal television receiver
CA2472671A1 (en) 2004-06-29 2005-12-29 Ignis Innovation Inc. Voltage-programming scheme for current-driven amoled displays
CA2490858A1 (en) 2004-12-07 2006-06-07 Ignis Innovation Inc. Driving method for compensated voltage-programming of amoled displays
CA2495726A1 (en) 2005-01-28 2006-07-28 Ignis Innovation Inc. Locally referenced voltage programmed pixel for amoled displays
KR100659373B1 (ko) * 2006-02-09 2006-12-19 서울옵토디바이스주식회사 패터닝된 발광다이오드용 기판 및 그것을 채택하는 발광다이오드
TW200746022A (en) 2006-04-19 2007-12-16 Ignis Innovation Inc Stable driving scheme for active matrix displays
US7932164B2 (en) * 2008-03-17 2011-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate by using monitor substrate to obtain optimal energy density for laser irradiation of single crystal semiconductor layers
US8497828B2 (en) 2009-11-12 2013-07-30 Ignis Innovation Inc. Sharing switch TFTS in pixel circuits
US9606607B2 (en) 2011-05-17 2017-03-28 Ignis Innovation Inc. Systems and methods for display systems with dynamic power control
CN105869575B (zh) 2011-05-17 2018-09-21 伊格尼斯创新公司 操作显示器的方法
US9070775B2 (en) 2011-08-03 2015-06-30 Ignis Innovations Inc. Thin film transistor
US8901579B2 (en) 2011-08-03 2014-12-02 Ignis Innovation Inc. Organic light emitting diode and method of manufacturing
US10089924B2 (en) 2011-11-29 2018-10-02 Ignis Innovation Inc. Structural and low-frequency non-uniformity compensation
US9385169B2 (en) 2011-11-29 2016-07-05 Ignis Innovation Inc. Multi-functional active matrix organic light-emitting diode display
US9625764B2 (en) 2012-08-28 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR20140029202A (ko) 2012-08-28 2014-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102161078B1 (ko) 2012-08-28 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제작 방법
US9721505B2 (en) 2013-03-08 2017-08-01 Ignis Innovation Inc. Pixel circuits for AMOLED displays
CN105247462A (zh) 2013-03-15 2016-01-13 伊格尼斯创新公司 Amoled显示器的触摸分辨率的动态调整
WO2014179163A1 (en) 2013-04-30 2014-11-06 Corning Incorporated Glass with depleted layer and polycrystalline-silicon tft built thereon
JP6237046B2 (ja) * 2013-09-25 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9502653B2 (en) 2013-12-25 2016-11-22 Ignis Innovation Inc. Electrode contacts
US10997901B2 (en) 2014-02-28 2021-05-04 Ignis Innovation Inc. Display system
US10176752B2 (en) 2014-03-24 2019-01-08 Ignis Innovation Inc. Integrated gate driver
CN106489301B (zh) * 2014-06-30 2018-05-15 夏普株式会社 电致发光装置
WO2016067159A1 (en) 2014-10-28 2016-05-06 Semiconductor Energy Laboratory Co., Ltd. Functional panel, method for manufacturing the same, module, data processing device
KR102439023B1 (ko) 2014-10-28 2022-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 장치의 제작 방법, 및 전자 기기
KR102456654B1 (ko) 2014-11-26 2022-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CA2872563A1 (en) 2014-11-28 2016-05-28 Ignis Innovation Inc. High pixel density array architecture
US10657895B2 (en) 2015-07-24 2020-05-19 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2898282A1 (en) 2015-07-24 2017-01-24 Ignis Innovation Inc. Hybrid calibration of current sources for current biased voltage progra mmed (cbvp) displays
US10373554B2 (en) 2015-07-24 2019-08-06 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2909813A1 (en) 2015-10-26 2017-04-26 Ignis Innovation Inc High ppi pattern orientation
US10141544B2 (en) 2016-08-10 2018-11-27 Semiconductor Energy Laboratory Co., Ltd. Electroluminescent display device and manufacturing method thereof
US10586491B2 (en) 2016-12-06 2020-03-10 Ignis Innovation Inc. Pixel circuits for mitigation of hysteresis
KR102060471B1 (ko) * 2017-02-01 2019-12-30 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조 방법
US10714018B2 (en) 2017-05-17 2020-07-14 Ignis Innovation Inc. System and method for loading image correction data for displays
US11025899B2 (en) 2017-08-11 2021-06-01 Ignis Innovation Inc. Optical correction systems and methods for correcting non-uniformity of emissive display devices
CN107706210B (zh) * 2017-08-18 2020-04-07 京东方科技集团股份有限公司 Oled显示面板、oled显示面板的制造方法及显示装置
US10971078B2 (en) 2018-02-12 2021-04-06 Ignis Innovation Inc. Pixel measurement through data line
KR102600041B1 (ko) * 2018-06-07 2023-11-08 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20200060002A (ko) * 2018-11-22 2020-05-29 엘지디스플레이 주식회사 표시 장치
KR102664157B1 (ko) * 2018-12-03 2024-05-07 엘지디스플레이 주식회사 투명표시장치
CN111987136B (zh) * 2020-09-09 2022-12-23 深圳市华星光电半导体显示技术有限公司 Oled显示面板及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5799615A (en) * 1980-12-11 1982-06-21 Matsushita Electric Ind Co Ltd Liquid crystal display cell
JPH04220622A (ja) * 1990-12-21 1992-08-11 Alps Electric Co Ltd 液晶表示素子
JPH0555582A (ja) * 1991-08-26 1993-03-05 Semiconductor Energy Lab Co Ltd 薄膜状半導体素子およびその作製方法
JPH0682809A (ja) * 1992-08-31 1994-03-25 Sony Corp 液晶表示装置
JPH07111341A (ja) * 1993-10-12 1995-04-25 Nec Corp 電流制御型発光素子アレイ
JPH11109385A (ja) * 1997-10-06 1999-04-23 Semiconductor Energy Lab Co Ltd 液晶表示装置

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3426422A (en) * 1965-10-23 1969-02-11 Fairchild Camera Instr Co Method of making stable semiconductor devices
US3514676A (en) * 1967-10-25 1970-05-26 North American Rockwell Insulated gate complementary field effect transistors gate structure
US4339340A (en) * 1975-11-26 1982-07-13 Tokyo Shibaura Electric Co., Ltd. Surface-treating agent adapted for intermediate products of a semiconductor device
US4357557A (en) 1979-03-16 1982-11-02 Sharp Kabushiki Kaisha Glass sealed thin-film electroluminescent display panel free of moisture and the fabrication method thereof
US4356429A (en) 1980-07-17 1982-10-26 Eastman Kodak Company Organic electroluminescent cell
US5391893A (en) * 1985-05-07 1995-02-21 Semicoductor Energy Laboratory Co., Ltd. Nonsingle crystal semiconductor and a semiconductor device using such semiconductor
US7038238B1 (en) * 1985-05-07 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a non-single crystalline semiconductor layer
NL8801379A (nl) * 1988-05-30 1989-12-18 Imec Inter Uni Micro Electr Werkwijze voor het vervaardigen van een dunne-filmtransistor en een dergelijke dunne-filmtransistor.
JPH06103687B2 (ja) 1988-08-12 1994-12-14 大日本スクリーン製造株式会社 回転式表面処理方法および回転式表面処理における処理終点検出方法、ならびに回転式表面処理装置
JP2624797B2 (ja) * 1988-09-20 1997-06-25 株式会社日立製作所 アクティブマトリクス基板の製造方法
JPH0656833B2 (ja) * 1989-01-30 1994-07-27 大日本スクリーン製造株式会社 基板のレジスト除去洗浄方法及びその装置
JP2985253B2 (ja) 1990-08-07 1999-11-29 セイコーエプソン株式会社 半導体装置の製造方法
TW237562B (ja) 1990-11-09 1995-01-01 Semiconductor Energy Res Co Ltd
US6849872B1 (en) * 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
US6979840B1 (en) 1991-09-25 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having anodized metal film between the gate wiring and drain wiring
JPH05331394A (ja) * 1992-05-29 1993-12-14 Canon Inc インクジェット記録方法
CN1196184C (zh) * 1992-07-06 2005-04-06 株式会社半导体能源研究所 半导体器件及其形成方法
US5418173A (en) * 1992-11-24 1995-05-23 At&T Corp. Method of reducing ionic contamination in integrated circuit fabrication
KR0143873B1 (ko) * 1993-02-19 1998-08-17 순페이 야마자끼 절연막 및 반도체장치 및 반도체 장치 제조방법
CN1059967C (zh) 1993-03-25 2000-12-27 东京电子株式会社 形成涂膜的方法和装置
JP3341033B2 (ja) * 1993-06-22 2002-11-05 忠弘 大見 回転薬液洗浄方法及び洗浄装置
TW369686B (en) * 1993-07-27 1999-09-11 Semiconductor Energy Lab Corp Semiconductor device and process for fabricating the same
JPH0766375A (ja) * 1993-08-23 1995-03-10 Sumitomo Sitix Corp Ｓｏｉ積層半導体基板の製造方法および製造装置
US6267122B1 (en) * 1993-09-10 2001-07-31 Texas Instruments Incorporated Semiconductor cleaning solution and method
US5482896A (en) 1993-11-18 1996-01-09 Eastman Kodak Company Light emitting device comprising an organic LED array on an ultra thin substrate and process for forming same
US5476816A (en) * 1994-03-28 1995-12-19 Motorola, Inc. Process for etching an insulating layer after a metal etching step
US5792327A (en) * 1994-07-19 1998-08-11 Corning Incorporated Adhering metal to glass
US5578103A (en) * 1994-08-17 1996-11-26 Corning Incorporated Alkali metal ion migration control
JP3464285B2 (ja) 1994-08-26 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5510278A (en) * 1994-09-06 1996-04-23 Motorola Inc. Method for forming a thin film transistor
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
US5818068A (en) * 1994-09-22 1998-10-06 Sharp Kabushiki Kaisha Thin film transistor circuit and an active matrix type display device
US6127279A (en) 1994-09-26 2000-10-03 Semiconductor Energy Laboratory Co., Ltd. Solution applying method
JP3396980B2 (ja) * 1994-12-22 2003-04-14 ソニー株式会社 濃度分布の解析方法
US5498974A (en) * 1994-12-30 1996-03-12 International Business Machines Corporation Contactless corona-oxide-semiconductor Q-V mobile charge measurement method and apparatus
US6228751B1 (en) 1995-09-08 2001-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP3478012B2 (ja) * 1995-09-29 2003-12-10 ソニー株式会社 薄膜半導体装置の製造方法
JP3444053B2 (ja) * 1995-10-13 2003-09-08 ソニー株式会社 薄膜半導体装置
KR100199064B1 (ko) * 1995-10-17 1999-07-01 구자홍 박막 트랜지스터 제조방법
US6027960A (en) 1995-10-25 2000-02-22 Semiconductor Energy Laboratory Co., Ltd. Laser annealing method and laser annealing device
JP3927634B2 (ja) * 1995-10-25 2007-06-13 株式会社半導体エネルギー研究所 レーザーアニール方法及び薄膜トランジスタの作製方法
US5783495A (en) * 1995-11-13 1998-07-21 Micron Technology, Inc. Method of wafer cleaning, and system and cleaning solution regarding same
JPH09171989A (ja) * 1995-12-18 1997-06-30 Matsushita Electron Corp 半導体基板のウエットエッチング方法
EP0782177A3 (en) * 1995-12-28 1997-07-30 Texas Instruments Incorporated Improvements in or relating to semiconductors
JPH09260343A (ja) * 1996-03-22 1997-10-03 Toshiba Corp 半導体製造装置および製造方法
US6106907A (en) * 1996-06-25 2000-08-22 Canon Kabushiki Kaisha Electrode plate, liquid crystal device and production thereof
JP3350627B2 (ja) * 1996-07-03 2002-11-25 宮崎沖電気株式会社 半導体素子の異物除去方法及びその装置
JPH10134959A (ja) 1996-10-29 1998-05-22 Sharp Corp 薄膜ｅｌパネル
JP3734580B2 (ja) 1996-10-30 2006-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3763908B2 (ja) 1996-10-30 2006-04-05 株式会社半導体エネルギー研究所 レーザー照射システム
US5985700A (en) * 1996-11-26 1999-11-16 Corning Incorporated TFT fabrication on leached glass surface
JPH10177968A (ja) * 1996-12-18 1998-06-30 Toshiba Corp 薄膜素子、薄膜素子の形成方法、薄膜トランジスタの製造方法及び液晶表示装置の製造方法
US6208071B1 (en) * 1996-12-26 2001-03-27 Canon Kabushiki Kaisha Electron source substrate with low sodium upper surface
US6221766B1 (en) * 1997-01-24 2001-04-24 Steag Rtp Systems, Inc. Method and apparatus for processing refractory metals on semiconductor substrates
JPH1117187A (ja) 1997-06-20 1999-01-22 Fujitsu Ltd 薄膜トランジスタの製造方法
JP4001662B2 (ja) 1997-06-27 2007-10-31 株式会社半導体エネルギー研究所 シリコンの洗浄方法および多結晶シリコンの作製方法
TW380284B (en) * 1998-09-09 2000-01-21 Promos Technologies Inc Method for improving etching uniformity during a wet etching process
US7126161B2 (en) * 1998-10-13 2006-10-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having El layer and sealing material
US6274887B1 (en) 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US7402467B1 (en) * 1999-03-26 2008-07-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TW468283B (en) 1999-10-12 2001-12-11 Semiconductor Energy Lab EL display device and a method of manufacturing the same
US6580094B1 (en) 1999-10-29 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Electro luminescence display device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5799615A (en) * 1980-12-11 1982-06-21 Matsushita Electric Ind Co Ltd Liquid crystal display cell
JPH04220622A (ja) * 1990-12-21 1992-08-11 Alps Electric Co Ltd 液晶表示素子
JPH0555582A (ja) * 1991-08-26 1993-03-05 Semiconductor Energy Lab Co Ltd 薄膜状半導体素子およびその作製方法
JPH0682809A (ja) * 1992-08-31 1994-03-25 Sony Corp 液晶表示装置
JPH07111341A (ja) * 1993-10-12 1995-04-25 Nec Corp 電流制御型発光素子アレイ
JPH11109385A (ja) * 1997-10-06 1999-04-23 Semiconductor Energy Lab Co Ltd 液晶表示装置

Also Published As

Publication number Publication date
US20170213853A1 (en) 2017-07-27
JP2010263225A (ja) 2010-11-18
US8274083B2 (en) 2012-09-25
US20130005094A1 (en) 2013-01-03
US9105523B2 (en) 2015-08-11
US7402467B1 (en) 2008-07-22
US8686553B2 (en) 2014-04-01
US8658481B2 (en) 2014-02-25
US20140209916A1 (en) 2014-07-31
US9620573B2 (en) 2017-04-11
US20110101367A1 (en) 2011-05-05
US7871936B2 (en) 2011-01-18
US9876033B2 (en) 2018-01-23
US20150255524A1 (en) 2015-09-10
JP5674883B2 (ja) 2015-02-25
US20130001582A1 (en) 2013-01-03
US20080305569A1 (en) 2008-12-11

Similar Documents

Publication Publication Date Title
JP5674883B2 (ja) 表示装置
US9362410B2 (en) Semiconductor device, manufacturing method thereof, and display device
JP5298110B2 (ja) 半導体装置の作製方法、及び半導体装置
JP5046452B2 (ja) 半導体装置の作製方法
JP2001007342A (ja) 半導体装置およびその作製方法
JP2003229578A (ja) 半導体装置、表示装置およびその作製方法
JP4578611B2 (ja) 半導体装置の作製方法
JP2000150904A (ja) 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
JP4563499B2 (ja) 半導体装置の作製方法
JP4494451B2 (ja) 半導体装置の作製方法
JP2001085320A (ja) 露光装置および露光方法および半導体装置の作製方法
JP4656685B2 (ja) 半導体装置
JP2005322935A (ja) 半導体装置およびその作製方法
JP4641586B2 (ja) 半導体装置の作製方法
JP4993802B2 (ja) 半導体装置
JP2001156054A (ja) 半導体素子の作製方法
JP5256336B2 (ja) 液晶表示装置
JP2003282435A (ja) 結晶質半導体膜の作製方法、薄膜トランジスタおよび半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141216

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141222

R150 Certificate of patent or registration of utility model

Ref document number: 5674883

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term