JP2014022618A - 配線基板及びその製造方法、半導体パッケージ - Google Patents

配線基板及びその製造方法、半導体パッケージ Download PDF

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Abstract

【課題】反りを低減可能な配線基板等を提供すること。
【解決手段】本配線基板は、補強部材を含む絶縁層と、前記補強部材を含む絶縁層の一方の面側から外部に露出する外部接続用パッドと、前記補強部材を含む絶縁層の他方の面に第1絶縁材料を主成分とする絶縁層が所定数積層された第1積層体と、前記第1積層体の前記補強部材を含む絶縁層とは反対側の面に前記第1絶縁材料を主成分とする絶縁層と同数積層された第2絶縁材料を主成分とする絶縁層を含む第2積層体と、前記第2積層体の前記第1積層体とは反対の面側から外部に露出する半導体チップ接続用パッドと、を有し、前記第1絶縁材料を主成分とする絶縁層の熱膨張係数は、前記第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも大きい。
【選択図】図1

Description

本発明は、配線基板及びその製造方法、半導体パッケージに関する。
従来より、所定数の絶縁層と配線層を交互に積層したコアレスの配線基板が知られている。このような配線基板は、例えば、一方の面が半導体チップの搭載面、他方の面が外部接続端子の接合面とされ、外部接続端子の接合面を有する絶縁層がガラスクロスを含み、その他の絶縁層がガラスクロスを含まないように形成されている。ガラスクロスを含まない各絶縁層は同一の絶縁性樹脂から形成され、略同一の熱膨張係数に調整されている。
特開2009−224739号公報
発明者らは、上記の配線基板のように、ガラスクロスを含む絶縁層にガラスクロスを含まない複数の絶縁層を積層し、ガラスクロスを含まない各絶縁層を略同一の熱膨張係数に調整すると、配線基板の反りを低減し難いことを発見した。
本発明は、上記の点に鑑みてなされたものであり、反りを低減可能な配線基板等を提供することを課題とする。
本配線基板は、補強部材を含む絶縁層と、前記補強部材を含む絶縁層の一方の面側から外部に露出する外部接続用パッドと、前記補強部材を含む絶縁層の他方の面に第1絶縁材料を主成分とする絶縁層が所定数積層された第1積層体と、前記第1積層体の前記補強部材を含む絶縁層とは反対側の面に前記第1絶縁材料を主成分とする絶縁層と同数積層された第2絶縁材料を主成分とする絶縁層を含む第2積層体と、前記第2積層体の前記第1積層体とは反対の面側から外部に露出する半導体チップ接続用パッドと、を有し、前記第1絶縁材料を主成分とする絶縁層の熱膨張係数は、前記第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも大きいことを要件とする。
本配線基板の製造方法の一の形態は、支持体上に、外部接続用パッドを形成する工程と、前記支持体上に、前記外部接続用パッドを覆うように、補強部材を含む絶縁層を形成する工程と、前記補強部材を含む絶縁層上に、第1絶縁材料を主成分とする絶縁層が所定数積層された第1積層体を形成する工程と、前記第1積層体上に、前記第1絶縁材料を主成分とする絶縁層と同数積層された第2絶縁材料を主成分とする絶縁層を含む第2積層体を形成する工程と、前記第2積層体の前記第1積層体とは反対の面側から外部に露出する半導体チップ接続用パッドを形成する工程と、前記支持体を除去する工程と、を有し、前記第1絶縁材料を主成分とする絶縁層の熱膨張係数は、前記第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも大きいことを要件とする。
本配線基板の製造方法の他の形態は、支持体上に、半導体チップ接続用パッドを形成する工程と、前記支持体上に、前記半導体チップ接続用パッドを覆うように、第2絶縁材料を主成分とする絶縁層が所定数積層された第2積層体を形成する工程と、前記第2積層体上に、前記第2絶縁材料を主成分とする絶縁層と同数積層された第1絶縁材料を主成分とする絶縁層を含む第1積層体を形成する工程と、前記第1積層体上に、補強部材を含む絶縁層を形成する工程と、前記補強部材を含む絶縁層上に、外部接続用パッドを形成する工程と、前記支持体を除去する工程と、を有し、前記第1絶縁材料を主成分とする絶縁層の熱膨張係数は、前記第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも大きいことを要件とする。
開示の技術によれば、反りを低減可能な配線基板等を提供できる。
第1の実施の形態に係る配線基板を例示する断面図である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その1)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その2)である。 第2の実施の形態に係る配線基板を例示する断面図である。 第3の実施の形態に係る半導体パッケージを例示する断面図である。 第3の実施の形態の変形例に係る半導体パッケージを例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第1の実施の形態〉
[第1の実施の形態に係る配線基板の構造]
まず、第1の実施の形態に係る配線基板の構造について説明する。図1は、第1の実施の形態に係る配線基板を例示する断面図である。図1に示す配線基板10は、配線層11と、絶縁層12と、ガラスクロス13と、配線層14と、絶縁層15と、配線層16と、絶縁層17と、配線層18と、絶縁層19と、配線層20と、絶縁層21と、配線層22と、ソルダーレジスト層23とを有する。配線基板10は、コアレスのビルドアップ配線基板である。
なお、図1では、便宜上、絶縁層12側を一方の側(一方の面)、ソルダーレジスト層23側を他方の側(他方の面)とする。例えば、絶縁層12の外部に露出する面は一方の面であり、絶縁層12の絶縁層15と接する面は他方の面である。
配線基板10において、配線層11の一方の面は、絶縁層12の一方の面に設けられた凹部12y内に露出している。つまり、配線層11の一方の面は、絶縁層12の一方の面よりも絶縁層15側に窪んだ位置にある。配線層11の材料としては、例えば、銅(Cu)等を用いることができる。配線層11の厚さは、例えば、10〜20μm程度とすることができる。凹部12yの深さ(絶縁層12の一方の面から配線層11の一方の面までの距離)は、例えば、10〜20μm程度とすることができる。
絶縁層12の一方の面側から外部に露出する配線層11は、例えば、マザーボード等の実装基板(図示せず)と電気的に接続される外部接続用パッドとして機能する。絶縁層12の一方の面側から外部に露出する配線層11の平面形状は例えば円形であり、その直径は例えば200〜1000μm程度とすることができる。絶縁層12の一方の面側から外部に露出する配線層11のピッチは、例えば、500〜1200μm程度とすることができる。
絶縁層12は、配線層11の他方の面(配線層14のビア配線と接する部分を除く)と側面とを覆い、一方の面を露出するように形成されている。絶縁層12は、ガラスクロス13に例えばエポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を含浸させたものである。絶縁層12の厚さは、例えば、40〜70μm程度とすることができる。絶縁層12は、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。
ガラスクロス13は、例えば、所定方向に並設されたガラス繊維束と、所定方向に略垂直な方向に並設されたガラス繊維束とが格子状に平織りされた形態を有する。なお、ガラス繊維束は、1本が例えば数μm程度のガラス繊維を複数本束ねて例えば数100μm程度の幅にしたものである。但し、ガラスクロス13に代えて、ガラス不織布やアラミド繊維等を用いても構わない。ガラスクロス13、ガラス不織布、及びアラミド繊維等は、本発明に係る補強部材の代表的な一例である。又、絶縁層12は、本発明に係る補強部材を含む絶縁層の代表的な一例である。
配線層14は、絶縁層12の他方の面側に形成されている。配線層14は、絶縁層12を貫通し配線層11の他方の面を露出するビアホール12x内に充填されたビア配線、及び絶縁層12の他方の面に形成された配線パターンを含んで構成されている。ビアホール12xは、絶縁層15側に開口されている開口部の径が配線層11の他方の面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール12xの開口部の径は、例えば、60〜80μm程度とすることができる。
配線層14は、ビアホール12xの底部に露出する配線層11と電気的に接続されている。配線層14の材料としては、例えば、銅(Cu)等を用いることができる。配線層14を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。
絶縁層15は、絶縁層12の他方の面に、配線層14を覆うように形成されている。絶縁層15の材料としては、例えば、エポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を用いることができる。絶縁層15の厚さは、例えば、20〜40μm程度とすることができる。絶縁層14は、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。
配線層16は、絶縁層15の他方の面側に形成されている。配線層16は、絶縁層15を貫通し配線層14の他方の面を露出するビアホール15x内に充填されたビア配線、及び絶縁層15の他方の面に形成された配線パターンを含んで構成されている。ビアホール15xは、絶縁層17側に開口されている開口部の径が配線層14の他方の面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール15xの開口部の径は、例えば、60μm程度とすることができる。
配線層16は、ビアホール15xの底部に露出する配線層14と電気的に接続されている。配線層16の材料としては、例えば、銅(Cu)等を用いることができる。配線層16を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。
絶縁層17は、絶縁層15の他方の面に、配線層16を覆うように形成されている。絶縁層17の材料としては、例えば、エポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を用いることができる。絶縁層17の厚さは、例えば、20〜40μm程度とすることができる。絶縁層17は、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。
配線層18は、絶縁層17の他方の面側に形成されている。配線層18は、絶縁層17を貫通し配線層16の他方の面を露出するビアホール17x内に充填されたビア配線、及び絶縁層17の他方の面に形成された配線パターンを含んで構成されている。ビアホール17xは、絶縁層19側に開口されている開口部の径が配線層16の他方の面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール17xの開口部の径は、例えば、60μm程度とすることができる。
配線層18は、ビアホール17xの底部に露出する配線層16と電気的に接続されている。配線層18の材料としては、例えば、銅(Cu)等を用いることができる。配線層18を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。
絶縁層19は、絶縁層17の他方の面に、配線層18を覆うように形成されている。絶縁層19の材料としては、例えば、エポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を用いることができる。絶縁層19の厚さは、例えば、20〜40μm程度とすることができる。絶縁層19は、例えば、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。
配線層20は、絶縁層19の他方の面側に形成されている。配線層20は、絶縁層19を貫通し配線層18の他方の面を露出するビアホール19x内に充填されたビア配線、及び絶縁層19の他方の面に形成された配線パターンを含んで構成されている。ビアホール19xは、絶縁層21側に開口されている開口部の径が配線層18の他方の面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール19xの開口部の径は、例えば、60μm程度とすることができる。
配線層20は、ビアホール19xの底部に露出する配線層18と電気的に接続されている。配線層20の材料としては、例えば、銅(Cu)等を用いることができる。配線層20を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。
絶縁層21は、絶縁層19の他方の面に、配線層20を覆うように形成されている。絶縁層21の材料としては、例えば、エポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を用いることができる。絶縁層21の厚さは、例えば、20〜40μm程度とすることができる。絶縁層21は、例えば、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。
配線層22は、絶縁層21の他方の面側に形成されている。配線層22は、絶縁層21を貫通し配線層20の他方の面を露出するビアホール21x内に充填されたビア配線、及び絶縁層21の他方の面に形成された配線パターンを含んで構成されている。ビアホール21xは、ソルダーレジスト層23側に開口されている開口部の径が配線層20の他方の面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール21xの開口部の径は、例えば、60μm程度とすることができる。
配線層22は、ビアホール21xの底部に露出する配線層20と電気的に接続されている。配線層22の材料としては、例えば、銅(Cu)等を用いることができる。配線層22を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。
ソルダーレジスト層23は、絶縁層21の他方の面に、配線層22を覆うように形成されている。ソルダーレジスト層23は開口部23xを有し、開口部23xの底部には配線層22の一部が露出している。開口部23xの底部に露出する配線層22の少なくとも一部は、半導体チップと電気的に接続される半導体チップ接続用パッドとして機能する。つまり、本実施の形態では、ソルダーレジスト層23側が半導体チップ搭載側である。
開口部23xの底部に露出する配線層22の平面形状は例えば円形であり、その直径は例えば40〜120μm程度とすることができる。開口部23xの底部に露出する配線層22のピッチは、例えば100〜200μm程度とすることができる。
但し、開口部23xの底部に露出する配線層22に関し、半導体チップと接続されない部分(半導体チップ接続用パッドとして機能しない部分)については、上記の直径やピッチよりも大きく形成しても構わない。例えば、後述する半導体パッケージ70(図6参照)のように、配線基板10上に半導体パッケージ60を搭載する場合等が該当する。図6の場合、搭載する半導体パッケージ60と接続される開口部23xの底部に露出する配線層22の径やピッチは、半導体チップ51と接続される開口部23xの底部に露出する配線層22の径やピッチよりも大きくても構わない。
必要に応じて、開口部23xの底部に露出する配線層22上に表面処理層を形成してもよい。表面処理層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。又、開口部23xの底部に露出する配線層22上に、OSP(Organic Solderability Preservative)処理等の酸化防止処理を施して表面処理層を形成してもよい。
なお、配線基板10において、配線層22を構成する配線パターンを絶縁層21の他方の面に引き出して形成し、絶縁層21の他方の面に引き出された配線パターンをソルダーレジスト層23の開口部23xから露出させ、半導体チップ接続用パッド等としてもよい。つまり、配線層22のビアホール21x上以外の部分を半導体チップ接続用パッド等としてもよい。
ここで、配線基板10の特徴である絶縁層の構成について説明する。配線基板10において、ガラスクロス13を含む絶縁層12を最下層とすると、絶縁層12の他方の面には、絶縁層15及び17が積層されている。絶縁層15、配線層16、絶縁層17、及び配線層18からなる積層体は、本発明に係る第1積層体の代表的な一例である。この場合、絶縁層15及び17は第1絶縁材料を主成分としている。第1絶縁材料の一例としては、エポキシ系の絶縁性樹脂を挙げることができる。
第1絶縁材料を主成分とする絶縁層である絶縁層15及び17の熱膨張係数は、同一範囲内に調整されている。絶縁層15及び17の熱膨張係数は、例えば、各々の絶縁層に含有されるフィラーの量により調整できる。絶縁層15及び17の熱膨張係数の範囲は、例えば、43〜49ppm/℃とすることができる。なお、この範囲内であれば、絶縁層15の熱膨張係数と絶縁層17の熱膨張係数とが一致していてもよいし、異なっていてもよい。なお、特記した場合を除き、本明細書における熱膨張係数は30〜150℃の範囲における値を示すものとする。
第1積層体の他方の面には、絶縁層19及び21が積層されている。絶縁層19、配線層20、絶縁層21、及び配線層22からなる積層体は、本発明に係る第2積層体の代表的な一例である。この場合、絶縁層19及び21は第2絶縁材料を主成分としている。第2絶縁材料の一例としては、エポキシ系の絶縁性樹脂を挙げることができる。
第2絶縁材料を主成分とする絶縁層である絶縁層19及び21の熱膨張係数は、同一範囲内に調整されている。絶縁層19及び21の熱膨張係数は、例えば、各々の絶縁層に含有されるフィラーの量により調整できる。絶縁層19及び21の熱膨張係数の範囲は、例えば、35〜40ppm/℃とすることができる。なお、この範囲内であれば、絶縁層19の熱膨張係数と絶縁層21の熱膨張係数とが一致していてもよいし、異なっていてもよい。
このように、配線基板10において、第1絶縁材料を主成分とする絶縁層である絶縁層15及び17の熱膨張係数は、第2絶縁材料を主成分とする絶縁層である絶縁層19及び21の熱膨張係数よりも大きく設定されている。第1絶縁材料と第2絶縁材料は、各々同一の絶縁性樹脂(例えば、エポキシ系の絶縁性樹脂)としてもよい。又、第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層に各々フィラーを含有し、第1絶縁材料を主成分とする絶縁層のフィラーの含有量を第2絶縁材料を主成分とする絶縁層のフィラーの含有量よりも少なくすることにより、熱膨張係数を上記範囲に調整してもよい。
又、絶縁層12は、第1絶縁材料を主成分とする絶縁層と同一の絶縁性樹脂で形成してもよい。又、絶縁層12は、第1絶縁材料を主成分とする絶縁層と同一のフィラーを含有し、絶縁層12のフィラーの含有量を第2絶縁材料を主成分とする絶縁層のフィラーの含有量よりも少なくしてもよい。絶縁層12のフィラーの含有量は、例えば、第1絶縁材料を主成分とする絶縁層のフィラーの含有量と略同一とすることができる。
絶縁層12のフィラーの含有量を第1絶縁材料を主成分とする絶縁層のフィラーの含有量と略同一とする場合、ガラスクロス13を含まない絶縁層12単体の熱膨張係数は第1絶縁材料を主成分とする絶縁層と同様の熱膨張係数の範囲(例えば、43〜49ppm/℃)に調整される。但し、ガラスクロス13を含むことにより、ガラスクロス13を含む絶縁層12全体の熱膨張係数は、第1絶縁材料を主成分とする絶縁層の熱膨張係数よりも小さな値となり、更には、第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも小さな値となる。
なお、第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層は同数とする必要があり、本実施の形態では、第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層を各々2層としたが、これには限定されない。第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層を各々n層(nは自然数)としてもよい。
このように、第1の実施の形態においては、半導体チップ搭載側の反対側にガラスクロスを含む絶縁層を配置する。そして、ガラスクロスを含む絶縁層の他方の面に所定数積層された第1絶縁材料を主成分とする絶縁層を含む第1積層体を形成し、更に第1積層体の他方の面に第1絶縁材料を主成分とする絶縁層と同数積層された第2絶縁材料を主成分とする絶縁層を含む第2積層体を形成する。そして、第1絶縁材料を主成分とする絶縁層の熱膨張係数を第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも大きくする。これにより、各絶縁層の熱膨張係数のバランスが取れるため、配線基板の反りを低減できる。
[第1の実施の形態に係る配線基板の製造方法]
次に、第1の実施の形態に係る配線基板の製造方法について説明する。図2及び図3は、第1の実施の形態に係る配線基板の製造工程を例示する図である。本実施の形態では、支持体上に複数の配線基板となる部分を作製し支持体を除去後個片化して各配線基板とする工程の例を示すが、支持体上に1個ずつ配線基板を作製し支持体を除去する工程としてもよい。
まず、図2(a)に示す工程では、支持体100を準備し、支持体100上の所定領域にエッチング停止層110及び配線層11を積層形成する。支持体100としては、例えば、シリコン板、ガラス板、金属箔(銅箔や亜鉛箔等)等を用いることができるが、本実施の形態では、支持体100として銅箔を用いる。電解めっきを行う際の給電層として利用でき、後述する図3(b)に示す工程で容易にエッチングで除去可能だからである。支持体100の厚さは、例えば35〜100μm程度とすることができる。
エッチング停止層110及び配線層11を積層形成するには、まず、支持体100上にエッチング停止層110及び配線層11に対応する開口部を有するレジスト層を形成する。具体的には、支持体100上に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、支持体100上に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジスト(例えば、ドライフィルムレジスト等)をラミネートする。
そして、塗布又はラミネートしたレジストを露光、現像することで開口部を形成する。なお、予め開口部を形成したフィルム状のレジストを支持体100上にラミネートしても構わない。開口部は、エッチング停止層110及び配線層11に対応する位置に形成されるが、その配設ピッチは、例えば500〜1200μm程度とすることができる。開口部の平面形状は、例えば円形であり、その直径は例えば200〜1000μm程度とすることができる。
次に、支持体100をめっき給電層に利用する電解めっき法等により、レジスト層の開口部内に露出する支持体100上に、エッチング停止層110及び配線層11を積層形成する。そして、レジスト層を除去する。エッチング停止層110は、支持体100を除去する際に、同時に除去されない材料から形成する必要がある。本実施の形態では、支持体100として銅箔を用いているので、エッチング停止層110は、例えば、銅のエッチング液では除去されないニッケル(Ni)層とすることができる。配線層11は、例えば、銅(Cu)層等とすることができる。なお、前述のように、配線層11は外部接続用パッドとして機能する。
次に、図2(b)に示す工程では、ガラスクロス13に例えばエポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を含浸させたB−ステージ(半硬化状態)のプリプレグを準備する。そして、支持体100上に、エッチング停止層110及び配線層11を覆うように、プリプレグをラミネートする。そして、ラミネートしたプリプレグを押圧しつつ、プリプレグを硬化温度以上に加熱して硬化させ、ガラスクロス13を含む絶縁層12を形成する。
絶縁層12の厚さは、例えば40〜70μm程度とすることができる。絶縁層12は、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。なお、ガラスクロス13に代えて、ガラス不織布やアラミド繊維等を用いても構わない。
次に、絶縁層12に、絶縁層12を貫通し配線層11の他方の面を露出するビアホール12xを形成する。ビアホール12xは、例えば、COレーザ等を用いたレーザ加工法により形成できる。ビアホール12xを形成後、デスミア処理を行い、ビアホール12xの底部に露出する配線層11の他方の面に付着した樹脂残渣を除去することが好ましい。
次に、図2(c)に示す工程では、絶縁層12に配線層14を積層する。配線層14は、ビアホール12x内に充填されたビア配線、及び絶縁層12上に形成された配線パターンを含んで構成される。配線層14は、ビアホール12xの底部に露出した配線層11と電気的に接続される。配線層14の材料としては、例えば、銅(Cu)等を用いることができる。配線層14を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。配線層14は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
次に、図2(d)に示す工程では、図2(b)及び図2(c)に示す工程を繰り返すことにより、絶縁層12上に配線層14を覆うように、絶縁層15、配線層16、絶縁層17、及び配線層18を順次積層する。但し、絶縁層15及び17は、ガラスクロス13を含まない。絶縁層15及び17は、液状又はペースト状の熱硬化性の絶縁性樹脂を下層の配線層を被覆するように下層の絶縁層上に塗布し、硬化させることにより形成できる。或いは、フィルム状の熱硬化性の絶縁性樹脂を下層の配線層を被覆するように下層の絶縁層上にラミネートし、硬化させることにより形成してもよい。
これにより、絶縁層15、配線層16、絶縁層17、及び配線層18を備えた第1積層体が形成される。なお、絶縁層15、配線層16、絶縁層17、及び配線層18の各々の材料等については、前述の通りである。又、第1絶縁材料を主成分とする絶縁層である絶縁層15及び17の熱膨張係数は、例えば、43〜49ppm/℃とされている。
次に、図3(a)に示す工程では、図2(d)に示す工程と同様にして、絶縁層17上に配線層18を覆うように、絶縁層19、配線層20、絶縁層21、及び配線層22を順次積層する。これにより、第1積層体上に、絶縁層19、配線層20、絶縁層21、及び配線層22を備えた第2積層体が形成される。なお、絶縁層19、配線層20、絶縁層21、及び配線層22の各々の材料等については、前述の通りである。又、第2絶縁材料を主成分とする絶縁層である絶縁層19及び21の熱膨張係数は、例えば、35〜40ppm/℃とされている。
なお、第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層は同数とする必要があり、本実施の形態では、第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層を各々2層としたが、これには限定されない。第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層を各々n層(nは自然数)としてもよい。
次に、図3(b)に示す工程では、第2積層体の他方の面側から外部に露出する半導体チップ接続用パッドを形成する。具体的には、まず、絶縁層21上に配線層22を被覆するソルダーレジスト層23を形成する。ソルダーレジスト層23は、例えば、液状又はペースト状の感光性のエポキシ系絶縁性樹脂を、配線層22を被覆するように絶縁層21上にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。或いは、例えば、フィルム状の感光性のエポキシ系絶縁性樹脂を、配線層22を被覆するように絶縁層21上にラミネートすることにより形成してもよい。
そして、塗布又はラミネートした絶縁性樹脂を露光及び現像することでソルダーレジスト層23に開口部23xを形成する(フォトリソグラフィ法)。なお、開口部23xは、レーザ加工法やブラスト処理等により形成してもよい。開口部23xの底部に露出する配線層22の平面形状は例えば円形であり、その直径は例えば40〜120μm程度とすることができる。開口部23xの底部に露出する配線層22のピッチは、例えば、100〜200μm程度とすることができる。
但し、開口部23xの底部に露出する配線層22に関し、半導体チップと接続されない部分(半導体チップ接続用パッドとして機能しない部分)については、上記の直径やピッチよりも大きく形成しても構わない。
必要に応じ、開口部23xの底部に露出する配線層22上に、例えば無電解めっき法等により表面処理層を形成してもよい。表面処理層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。又、開口部23xの底部に露出する配線層22上に、OSP(Organic Solderability Preservative)処理等の酸化防止処理を施して表面処理層を形成してもよい。
このように、図3(b)に示す工程では、開口部23xの底部に露出する配線層22である半導体チップ接続用パッドが形成される。つまり、第2積層体の他方の面側から外部に露出する半導体チップ接続用パッドが形成される。
ソルダーレジスト層23を形成後、図3(a)に示す支持体100を除去する。銅箔である支持体100は、例えば、塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いたウェットエッチングにより除去できる。絶縁層12から露出するエッチング停止層110は銅のエッチング液では除去されない層(ニッケル(Ni)層等)とされており、開口部23xの底部に露出する配線層22は表面処理層(Au層等)で被覆されている。そのため、銅箔である支持体100のみを選択的にエッチングできる。
但し、表面処理層(Au層等)が形成されていなく、かつ、開口部23xの底部に露出する配線層22が銅(Cu)からなる場合には、銅箔である支持体100とともに開口部23xの底部に露出する配線層22がエッチングされる。従って、これを防止するため、開口部23xの底部に露出する配線層22をマスクする必要がある。
次に、図3(c)に示す工程では、エッチング停止層110を除去する。エッチング停止層110がニッケル(Ni)層である場合には、例えば、過酸化水素・硝酸系のウェットエッチングにより除去できる。エッチング停止層110を除去することにより、絶縁層12の一方の面に凹部12yが形成され、凹部12y内に配線層11が露出する。凹部12yの深さ(絶縁層12の一方の面から配線層11の一方の面までの距離)は、例えば、10〜20μm程度とすることができる。
図3(c)に示す工程の後、図3(c)に示す構造体をダイシング等により所定位置で切断して個片化することにより、複数の配線基板10(図1参照)が完成する。これにより、各絶縁層の熱膨張係数のバランスが取れた反りの少ない配線基板が製造できる。
〈第2の実施の形態〉
第1の実施の形態では、ソルダーレジスト層側が半導体チップ搭載側となる例を示した。第2の実施の形態では、ソルダーレジスト層側とは反対側が半導体チップ搭載側となる例を示す。なお、第2の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
[第2の実施の形態に係る配線基板の構造]
まず、第2の実施の形態に係る配線基板の構造について説明する。図4は、第2の実施の形態に係る配線基板を例示する断面図である。図4に示す配線基板30は、配線層31と、絶縁層32と、配線層33と、絶縁層34と、配線層35と、絶縁層36と、配線層37と、絶縁層38と、配線層39と、絶縁層40と、ガラスクロス13と、配線層42と、ソルダーレジスト層43とを有する。配線基板30は、コアレスのビルドアップ配線基板である。
なお、図4では、便宜上、ソルダーレジスト層43側を一方の側(一方の面)、絶縁層32側を他方の側(他方の面)とする。例えば、絶縁層32の外部に露出する面は他方の面であり、絶縁層32の絶縁層34と接する面は一方の面である。
配線基板30において、配線層31の他方の面は、絶縁層32の他方の面に設けられた凹部32y内に露出している。つまり、配線層31の他方の面は、絶縁層32の他方の面よりも絶縁層34側に窪んだ位置にある。配線層31の材料としては、例えば銅(Cu)等を用いることができる。配線層31の厚さは、例えば、10〜20μm程度とすることができる。凹部32yの深さ(絶縁層32の他方の面から配線層31の他方の面までの距離)は、例えば、10〜20μm程度とすることができる。
絶縁層32の他方の面側から外部に露出する配線層31の少なくとも一部は、半導体チップと電気的に接続される半導体チップ接続用パッドとして機能する。つまり、本実施の形態では、絶縁層32側が半導体チップ搭載側である。絶縁層32から露出する配線層31の平面形状は例えば円形であり、その直径は例えば40〜120μm程度とすることができる。絶縁層32から露出する配線層31のピッチは、例えば100〜200μm程度とすることができる。
但し、絶縁層32から露出する配線層31に関し、半導体チップと接続されない部分(半導体チップ接続用パッドとして機能しない部分)については、上記の直径やピッチよりも大きく形成しても構わない。
絶縁層32は、配線層31の一方の面(配線層33のビア配線と接する部分を除く)と側面とを覆い、他方の面を露出するように形成されている。絶縁層32の材料としては、例えば、エポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を用いることができる。絶縁層32の厚さは、例えば、20〜40μm程度とすることができる。絶縁層32は、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。
配線層33は、絶縁層32の一方の面側に形成されている。配線層33は、絶縁層32を貫通し配線層31の一方の面を露出するビアホール32x内に充填されたビア配線、及び絶縁層32の一方の面に形成された配線パターンを含んで構成されている。ビアホール32xは、絶縁層34側に開口されている開口部の径が配線層31の一方の面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール32xの開口部の径は、例えば、60μm程度とすることができる。
配線層33は、ビアホール32xの底部に露出する配線層31と電気的に接続されている。配線層33の材料としては、例えば、銅(Cu)等を用いることができる。配線層33を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。
絶縁層34は、絶縁層32の一方の面に、配線層33を覆うように形成されている。絶縁層34の材料としては、例えば、エポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を用いることができる。絶縁層34の厚さは、例えば、20〜40μm程度とすることができる。絶縁層34は、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。
配線層35は、絶縁層34の一方の面側に形成されている。配線層35は、絶縁層34を貫通し配線層33の一方の面を露出するビアホール34x内に充填されたビア配線、及び絶縁層34の一方の面に形成された配線パターンを含んで構成されている。ビアホール34xは、絶縁層36側に開口されている開口部の径が配線層33の一方の面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール34xの開口部の径は、例えば、60μm程度とすることができる。
配線層35は、ビアホール34xの底部に露出する配線層33と電気的に接続されている。配線層35の材料としては、例えば、銅(Cu)等を用いることができる。配線層35を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。
絶縁層36は、絶縁層34の一方の面に、配線層35を覆うように形成されている。絶縁層36の材料としては、例えば、エポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を用いることができる。絶縁層36の厚さは、例えば、20〜40μm程度とすることができる。絶縁層36は、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。
配線層37は、絶縁層36の一方の面側に形成されている。配線層37は、絶縁層36を貫通し配線層35の一方の面を露出するビアホール36x内に充填されたビア配線、及び絶縁層36の一方の面に形成された配線パターンを含んで構成されている。ビアホール36xは、絶縁層38側に開口されている開口部の径が配線層35の一方の面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール36xの開口部の径は、例えば、60μm程度とすることができる。
配線層37は、ビアホール36xの底部に露出する配線層35と電気的に接続されている。配線層37の材料としては、例えば、銅(Cu)等を用いることができる。配線層37を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。
絶縁層38は、絶縁層36の一方の面に、配線層37を覆うように形成されている。絶縁層38の材料としては、例えば、エポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を用いることができる。絶縁層38の厚さは、例えば、20〜40μm程度とすることができる。絶縁層38は、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。
配線層39は、絶縁層38の一方の面側に形成されている。配線層39は、絶縁層38を貫通し配線層37の一方の面を露出するビアホール38x内に充填されたビア配線、及び絶縁層38の一方の面に形成された配線パターンを含んで構成されている。ビアホール38xは、絶縁層40側に開口されている開口部の径が配線層37の一方の面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール38xの開口部の径は、例えば、60μm程度とすることができる。
配線層39は、ビアホール38xの底部に露出する配線層37と電気的に接続されている。配線層39の材料としては、例えば、銅(Cu)等を用いることができる。配線層39を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。
絶縁層40は、絶縁層38の一方の面に、配線層39を覆うように形成されている。絶縁層40は、ガラスクロス13に例えばエポキシ系樹脂を主成分とする熱硬化性の絶縁性樹脂等を含浸させたものである。絶縁層40の厚さは、例えば40〜70μm程度とすることができる。絶縁層40は、シリカ(SiO)やアルミナ(Al)等のフィラーを含有することができる。なお、絶縁層40は、本発明に係る補強部材を含む絶縁層の代表的な一例である。
配線層42は、絶縁層40の一方の面側に形成されている。配線層42は、絶縁層40を貫通し配線層39の一方の面を露出するビアホール40x内に充填されたビア配線、及び絶縁層40の一方の面に形成された配線パターンを含んで構成されている。ビアホール40xは、ソルダーレジスト層43側に開口されている開口部の径が配線層39の一方の面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール40xの開口部の径は、例えば60〜80μm程度とすることができる。
配線層42は、ビアホール40xの底部に露出する配線層39と電気的に接続されている。配線層42の材料としては、例えば、銅(Cu)等を用いることができる。配線層42を構成する配線パターンの厚さは、例えば、10〜20μm程度とすることができる。
ソルダーレジスト層43は、絶縁層40の一方の面に、配線層42を覆うように形成されている。ソルダーレジスト層43は開口部43xを有し、開口部43xの底部には配線層42の一部が露出している。開口部43xの底部に露出する配線層42は、例えば、マザーボード等の実装基板(図示せず)と電気的に接続される外部接続用パッドとして機能する。開口部43xの底部に露出する配線層42の平面形状は例えば円形であり、その直径は例えば200〜1000μm程度とすることができる。開口部43xの底部に露出する配線層42のピッチは、例えば500〜1200μm程度とすることができる。
必要に応じて、開口部43xの底部に露出する配線層42上に表面処理層を形成してもよい。表面処理層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。又、開口部43xの底部に露出する配線層42上に、OSP(Organic Solderability Preservative)処理等の酸化防止処理を施して表面処理層を形成してもよい。
なお、配線基板30において、配線層42を構成する配線パターンを絶縁層40の一方の面に引き出して形成し、絶縁層40の一方の面に引き出された配線パターンをソルダーレジスト層43の開口部43xから露出させ、外部接続用パッドとしてもよい。つまり、配線層42のビアホール40x上以外の部分を外部接続用パッドとしてもよい。
ここで、配線基板30の特徴である絶縁層の構成について説明する。配線基板30において、ガラスクロス13を含む絶縁層40を最下層とすると、絶縁層40の他方の面には絶縁層38及び36が積層されている。配線層39、絶縁層38、配線層37、及び絶縁層36からなる積層体は、本発明に係る第1積層体の代表的な一例である。この場合、絶縁層38及び36は第1絶縁材料を主成分としている。第1絶縁材料の一例としては、エポキシ系の絶縁性樹脂を挙げることができる。
第1絶縁材料を主成分とする絶縁層である絶縁層38及び36の熱膨張係数は、同一範囲内に調整されている。絶縁層38及び36の熱膨張係数は、例えば、各々の絶縁層に含有されるフィラーの量により調整できる。絶縁層38及び36の熱膨張係数の範囲は、例えば、43〜49ppm/℃とすることができる。なお、この範囲内であれば、絶縁層36の熱膨張係数と絶縁層38の熱膨張係数とが一致していてもよいし、異なっていてもよい。
第1積層体の他方の面には、絶縁層34及び32が積層されている。配線層35、絶縁層34、配線層33、及び絶縁層32からなる積層体は、本発明に係る第2積層体の代表的な一例である。この場合、絶縁層34及び32は第2絶縁材料を主成分としている。第2絶縁材料の一例としては、エポキシ系の絶縁性樹脂を挙げることができる。
第2絶縁材料を主成分とする絶縁層である絶縁層34及び32の熱膨張係数は、同一範囲内に調整されている。絶縁層34及び32の熱膨張係数は、例えば、各々の絶縁層に含有されるフィラーの量により調整できる。絶縁層34及び32の熱膨張係数の範囲は、例えば、35〜40ppm/℃とすることができる。なお、この範囲内であれば、絶縁層34の熱膨張係数と絶縁層36の熱膨張係数とが一致していてもよいし、異なっていてもよい。
このように、配線基板30において、第1絶縁材料を主成分とする絶縁層である絶縁層38及び36の熱膨張係数は、第2絶縁材料を主成分とする絶縁層である絶縁層34及び32の熱膨張係数よりも大きく設定されている。第1絶縁材料と第2絶縁材料は、各々同一の絶縁性樹脂(例えば、エポキシ系の絶縁性樹脂)としてもよい。又、第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層に各々フィラーを含有し、第1絶縁材料を主成分とする絶縁層のフィラーの含有量を第2絶縁材料を主成分とする絶縁層のフィラーの含有量よりも少なくすることにより、熱膨張係数を上記範囲に調整してもよい。
又、絶縁層40は、第1絶縁材料を主成分とする絶縁層と同一の絶縁性樹脂で形成してもよい。又、絶縁層40は、第1絶縁材料を主成分とする絶縁層と同一のフィラーを含有し、絶縁層40のフィラーの含有量を第2絶縁材料を主成分とする絶縁層のフィラーの含有量よりも少なくしてもよい。絶縁層40のフィラーの含有量は、例えば、第1絶縁材料を主成分とする絶縁層のフィラーの含有量と略同一とすることができる。
絶縁層40のフィラーの含有量を第1絶縁材料を主成分とする絶縁層のフィラーの含有量と略同一とする場合、ガラスクロス13を含まない絶縁層40単体の熱膨張係数は第1絶縁材料を主成分とする絶縁層と同様の熱膨張係数の範囲(例えば、43〜49ppm/℃)に調整される。但し、ガラスクロス13を含むことにより、ガラスクロス13を含む絶縁層40全体の熱膨張係数は、第1絶縁材料を主成分とする絶縁層の熱膨張係数よりも小さな値となり、更には、第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも小さな値となる。
なお、第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層は同数とする必要があり、本実施の形態では、第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層を各々2層としたが、これには限定されない。第1絶縁材料を主成分とする絶縁層と第2絶縁材料を主成分とする絶縁層を各々n層(nは自然数)としてもよい。
このように、第2の実施の形態においても第1の実施の形態と同様に、半導体チップ搭載側の反対側にガラスクロスを含む絶縁層を配置する。そして、ガラスクロスを含む絶縁層の他方の面に所定数積層された第1絶縁材料を主成分とする絶縁層を含む第1積層体を形成し、更に第1積層体の他方の面に第1絶縁材料を主成分とする絶縁層と同数積層された第2絶縁材料を主成分とする絶縁層を含む第2積層体を形成する。そして、第1絶縁材料を主成分とする絶縁層の熱膨張係数を第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも大きくする。これにより、各絶縁層の熱膨張係数のバランスが取れるため、配線基板の反りを低減できる。
[第2の実施の形態に係る配線基板の製造方法]
第2の実施の形態に係る配線基板は、第1の実施の形態に係る配線基板の製造方法とおおよそ同様の製造方法で製造できるため図示は省略するが、以下に簡単に説明する。
まず、支持体100上にエッチング停止層及び配線層31を積層する。なお、前述のように、配線層31は半導体チップ接続用パッドとして機能する。そして、支持体100上にエッチング停止層及び配線層31を覆うように、絶縁層32、配線層33、絶縁層34、及び配線層35を形成する。なお、絶縁層32、配線層33、絶縁層34、及び配線層35からなる積層体は、本発明に係る第2積層体の代表的な一例である。この場合、絶縁層32及び34は第2絶縁材料を主成分としている。第2絶縁材料の一例としては、エポキシ系の絶縁性樹脂を挙げることができる。
次に、絶縁層34上に、配線層35を覆うように絶縁層36、配線層37、絶縁層38、配線層39を形成する。なお、絶縁層36、配線層37、絶縁層38、配線層39からなる積層体は、本発明に係る第1積層体の代表的な一例である。この場合、絶縁層36及び38は第1絶縁材料を主成分としている。第1絶縁材料の一例としては、エポキシ系の絶縁性樹脂を挙げることができる。
次に、絶縁層38上に、配線層39を覆うようにガラスクロス13を含む絶縁層40を形成する。つまり、第1積層体上に、ガラスクロス13を含む絶縁層40を形成する。そして、絶縁層40上に配線層42及びソルダーレジスト層43を順次形成し、ソルダーレジスト層43に開口部43xを形成する。開口部43xの底部に露出する配線層42は外部接続用パッドとなる。その後、支持体100を除去し、更にエッチング停止層を除去することにより、配線基板30が完成する。
但し、配線基板30では、絶縁層32側が半導体チップ搭載側となるため、絶縁層32から露出する配線層31がソルダーレジスト層43から露出する配線層42よりも狭ピッチで小径となるように、配線基板30を作製する。
〈第3の実施の形態〉
第3の実施の形態では、第1の実施の形態に係る配線基板10(図1参照)の第2積層体側に半導体チップを搭載した半導体パッケージの例を示す。なお、第3の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図5は、第3の実施の形態に係る半導体パッケージを例示する断面図である。図5を参照するに、半導体パッケージ50は、図1に示す配線基板10と、半導体チップ51と、接合部52と、アンダーフィル樹脂53とを有する。
半導体チップ51の電極パッド(図示せず)は、接合部52を介して、配線基板10のソルダーレジスト層23の開口部23xの底部に露出する配線層22(半導体チップ接続用パッド)と電気的に接続されている。接合部52としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばPbを含む合金、SnとCuの合金、SnとSbの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。アンダーフィル樹脂53は、半導体チップ51と配線基板10のソルダーレジスト層23との間に充填されている。
このように、第3の実施の形態によれば、第1の実施の形態に係る配線基板10に半導体チップ51を搭載した半導体パッケージ50を実現できる。配線基板10は従来の配線基板と比べて反りが小さいため、配線基板10が反って配線基板10と半導体チップ51との間隔が部分的に接合部52の径よりも大きくなるようなことはない。そのため、配線基板10と半導体チップ51との接続信頼性を向上できる。なお、第2の実施の形態に係る配線基板30(図4参照)の絶縁層32側に半導体チップ51を搭載しても同様の半導体パッケージを実現でき、同様の効果を奏することは言うまでもない。
〈第3の実施の形態の変形例〉
第3の実施の形態の変形例では、第3の実施の形態に係る半導体パッケージ50(図5参照)に更に他の半導体パッケージを搭載したPOP構造(パッケージオンパッケージ構造)の半導体パッケージの例を示す。なお、第3の実施の形態の変形例において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図6は、第3の実施の形態の変形例に係る半導体パッケージを例示する断面図である。図6を参照するに、半導体パッケージ70は、図5に示す半導体パッケージ50と、半導体パッケージ60と、接合部75とを有する。半導体パッケージ60は、基板61上に半導体チップ62が搭載され、半導体チップ62の電極パッド(図示せず)と基板61のパッド63とがボンディングワイヤ64を介して電気的に接続された構造を有する。
基板61の配線基板10と対向する側のパッド(図示せず)は、接合部75を介して、配線基板10のソルダーレジスト層23の開口部23xの底部に露出する配線層22と電気的に接続されている。接合部75としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばPbを含む合金、SnとCuの合金、SnとSbの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。
このように、第3の実施の形態の変形例によれば、第3の実施の形態に係る半導体パッケージに更に他の半導体パッケージを搭載したPOP構造の半導体パッケージを実現できる。配線基板10は従来の配線基板と比べて反りが小さいため、配線基板10が反って配線基板10と基板61との間隔が部分的に接合部75の径よりも大きくなるようなことはない。そのため、配線基板10と基板61との接続信頼性を向上できる。なお、第2の実施の形態に係る配線基板(図4参照)を用いても同様のPOP構造の半導体パッケージを実現でき、同様の効果を奏することは言うまでもない。
〈反りの比較〉
図1に示した配線基板10(実施例1とする)、図3(c)に示した個片化前の配線基板10(実施例2とする)、比較例に係る配線基板(比較例1とする)、及び個片化前の比較例に係る配線基板(比較例2とする)を作製し、反りの比較を行った。比較例1及び2は、絶縁層の熱膨張係数の設定のみが実施例1及び2と相違する。具体的には、以下の表1に示す通りである。
Figure 2014022618
なお、個片化後の反りの比較(実施例1と比較例1の反りの比較)は計算により行い、個片化前のシート状態での反りの比較(実施例2と比較例2の反りの比較)は実測により行った。結果を表2に示す。
Figure 2014022618
表2からわかるように、個片化後の反りを比較すると、実施例1は比較例1の半分以下の反りとなっている。又、個片化前のシート状態での反りを比較すると、実施例2は比較例2の2/3以下の反りとなっている。つまり、何れの場合にも、実施例では比較例に比べて反りが大幅に低減することが確認された。
すなわち、第1積層体を構成する第1絶縁材料を主成分とする絶縁層の数と第2積層体を構成する第2絶縁材料を主成分とする絶縁層の数とを同数とする。そして、更に、第1絶縁材料を主成分とする絶縁層の熱膨張係数を第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも大きくすることにより、全ての絶縁層の熱膨張係数を同程度とした場合と比べて、配線基板の反りが大幅に低減することが確認された。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
例えば、各実施の形態では、ビルドアップ工法により支持体の片側に配線層及び絶縁層を積層し、最後に支持体を除去してコアレスの配線基板を製造する例を示した。しかし、ビルドアップ工法により支持体の両側に配線層及び絶縁層を積層し、最後に支持体を除去してコアレスの配線基板を製造しても構わない。
又、エッチング停止層に代えて、Au層を用いてもよい。この場合には、配線基板10や配線基板30の配線層11や配線層31の表面にAu層が形成され、Au層が配線基板10や配線基板30の外部に露出してパッドとして機能する。なお、Au層に代えて、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等をAu層が配線基板10や配線基板30の外部に露出するように形成してもよい。
10、30 配線基板
11、14、16、18、20、22、31、33、35、37、39、42 配線層
12、15、17、19、21、32、34、36、38、40 絶縁層
12x、15x、17x、19x、21x、32x、34x、36x、38x、40x ビアホール
12y、32y 凹部
13 ガラスクロス
23、43 ソルダーレジスト層
23x、43x 開口部
50、60、70 半導体パッケージ
51、62 半導体チップ
52 接合部
53 アンダーフィル樹脂
61 基板
63 パッド
64 ボンディングワイヤ
75 接合部
100 支持体
110 エッチング停止層

Claims (8)

  1. 補強部材を含む絶縁層と、
    前記補強部材を含む絶縁層の一方の面側から外部に露出する外部接続用パッドと、
    前記補強部材を含む絶縁層の他方の面に第1絶縁材料を主成分とする絶縁層が所定数積層された第1積層体と、
    前記第1積層体の前記補強部材を含む絶縁層とは反対側の面に前記第1絶縁材料を主成分とする絶縁層と同数積層された第2絶縁材料を主成分とする絶縁層を含む第2積層体と、
    前記第2積層体の前記第1積層体とは反対の面側から外部に露出する半導体チップ接続用パッドと、を有し、
    前記第1絶縁材料を主成分とする絶縁層の熱膨張係数は、前記第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも大きい配線基板。
  2. 前記第1絶縁材料及び前記第2絶縁材料は、各々エポキシ系の絶縁性樹脂であり、
    前記第1絶縁材料を主成分とする絶縁層及び前記第2絶縁材料を主成分とする絶縁層は、各々フィラーを含有し、
    前記第1絶縁材料を主成分とする絶縁層の前記フィラーの含有量は、前記第2絶縁材料を主成分とする絶縁層の前記フィラーの含有量よりも少ない請求項1記載の配線基板。
  3. 前記補強部材を含む絶縁層は、前記第1絶縁材料を主成分とする絶縁層と同一の絶縁性樹脂で形成され、
    前記補強部材を含む絶縁層は、前記第1絶縁材料を主成分とする絶縁層と同一のフィラーを含有し、
    前記補強部材を含む絶縁層の前記フィラーの含有量は、前記第2絶縁材料を主成分とする絶縁層の前記フィラーの含有量よりも少ない請求項2記載の配線基板。
  4. 前記補強部材を含む絶縁層の熱膨張係数は、前記第1絶縁材料を主成分とする絶縁層及び前記第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも小さい請求項1乃至3の何れか一項記載の配線基板。
  5. 請求項1乃至4の何れか一項記載の配線基板の前記第2積層体側に半導体チップが搭載され、
    前記半導体チップが接合部を介して前記半導体チップ接続用パッドと電気的に接続された半導体パッケージ。
  6. 基板上に他の半導体チップが実装された他の半導体パッケージが前記半導体チップの前記第2積層体とは反対側に配置され、
    前記他の半導体チップが前記基板及び他の接合部を介して前記配線基板と電気的に接続された請求項5記載の半導体パッケージ。
  7. 支持体上に、外部接続用パッドを形成する工程と、
    前記支持体上に、前記外部接続用パッドを覆うように、補強部材を含む絶縁層を形成する工程と、
    前記補強部材を含む絶縁層上に、第1絶縁材料を主成分とする絶縁層が所定数積層された第1積層体を形成する工程と、
    前記第1積層体上に、前記第1絶縁材料を主成分とする絶縁層と同数積層された第2絶縁材料を主成分とする絶縁層を含む第2積層体を形成する工程と、
    前記第2積層体の前記第1積層体とは反対の面側から外部に露出する半導体チップ接続用パッドを形成する工程と、
    前記支持体を除去する工程と、を有し、
    前記第1絶縁材料を主成分とする絶縁層の熱膨張係数は、前記第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも大きい配線基板の製造方法。
  8. 支持体上に、半導体チップ接続用パッドを形成する工程と、
    前記支持体上に、前記半導体チップ接続用パッドを覆うように、第2絶縁材料を主成分とする絶縁層が所定数積層された第2積層体を形成する工程と、
    前記第2積層体上に、前記第2絶縁材料を主成分とする絶縁層と同数積層された第1絶縁材料を主成分とする絶縁層を含む第1積層体を形成する工程と、
    前記第1積層体上に、補強部材を含む絶縁層を形成する工程と、
    前記補強部材を含む絶縁層上に、外部接続用パッドを形成する工程と、
    前記支持体を除去する工程と、を有し、
    前記第1絶縁材料を主成分とする絶縁層の熱膨張係数は、前記第2絶縁材料を主成分とする絶縁層の熱膨張係数よりも大きい配線基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016143813A (ja) * 2015-02-04 2016-08-08 大日本印刷株式会社 貫通電極基板の製造方法
JP2017220543A (ja) * 2016-06-07 2017-12-14 新光電気工業株式会社 配線基板及び半導体装置、並びにそれらの製造方法
JP2019041041A (ja) * 2017-08-28 2019-03-14 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014127623A (ja) * 2012-12-27 2014-07-07 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
JP6161380B2 (ja) * 2013-04-17 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9961767B2 (en) * 2015-02-10 2018-05-01 Shinko Electric Industires Co., Ltd. Circuit board and method of manufacturing circuit board
KR101776397B1 (ko) 2015-09-09 2017-09-07 고승용 압력게이지 보호용 밸브장치
JP6661232B2 (ja) * 2016-03-01 2020-03-11 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
JP6705718B2 (ja) * 2016-08-09 2020-06-03 新光電気工業株式会社 配線基板及びその製造方法
TWI719241B (zh) * 2017-08-18 2021-02-21 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
US10854550B2 (en) 2017-09-28 2020-12-01 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
JP7289620B2 (ja) * 2018-09-18 2023-06-12 新光電気工業株式会社 配線基板、積層型配線基板、半導体装置
TWI745162B (zh) * 2020-11-12 2021-11-01 力成科技股份有限公司 半導體封裝結構
KR20220151431A (ko) * 2021-05-06 2022-11-15 삼성전기주식회사 인쇄회로기판

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224739A (ja) * 2008-03-19 2009-10-01 Shinko Electric Ind Co Ltd 多層配線基板およびその製造方法
JP2011014847A (ja) * 2009-07-06 2011-01-20 Shinko Electric Ind Co Ltd 多層配線基板
JP2012004440A (ja) * 2010-06-18 2012-01-05 Shinko Electric Ind Co Ltd 配線基板
JP2012009606A (ja) * 2010-06-24 2012-01-12 Shinko Electric Ind Co Ltd 配線基板
JP2012074743A (ja) * 2012-01-16 2012-04-12 Ngk Spark Plug Co Ltd 多層配線基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0791096B2 (ja) 1990-08-30 1995-10-04 川崎重工業株式会社 粉粒状原料の流動層焼成方法および装置
JPH09237972A (ja) 1996-02-29 1997-09-09 Kyocera Corp 多層配線基板
JP3537620B2 (ja) 1997-02-27 2004-06-14 京セラ株式会社 多層配線基板
US7321098B2 (en) * 2004-04-21 2008-01-22 Delphi Technologies, Inc. Laminate ceramic circuit board and process therefor
JP4108643B2 (ja) 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ
JP2006237324A (ja) 2005-02-25 2006-09-07 Seiko Epson Corp 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224739A (ja) * 2008-03-19 2009-10-01 Shinko Electric Ind Co Ltd 多層配線基板およびその製造方法
JP2011014847A (ja) * 2009-07-06 2011-01-20 Shinko Electric Ind Co Ltd 多層配線基板
JP2012004440A (ja) * 2010-06-18 2012-01-05 Shinko Electric Ind Co Ltd 配線基板
JP2012009606A (ja) * 2010-06-24 2012-01-12 Shinko Electric Ind Co Ltd 配線基板
JP2012074743A (ja) * 2012-01-16 2012-04-12 Ngk Spark Plug Co Ltd 多層配線基板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016143813A (ja) * 2015-02-04 2016-08-08 大日本印刷株式会社 貫通電極基板の製造方法
JP2017220543A (ja) * 2016-06-07 2017-12-14 新光電気工業株式会社 配線基板及び半導体装置、並びにそれらの製造方法
JP2019041041A (ja) * 2017-08-28 2019-03-14 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
JP2022016495A (ja) * 2017-08-28 2022-01-21 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法

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