JP2009157365A5 - - Google Patents

Claims (11)

1. 基板と、
   前記基板上の第１の走査線及び第２の走査線と、
   前記第１の走査線及び前記第２の走査線と直交する第１乃至第３の信号線と、
   前記第１の走査線、前記第２の走査線、前記第２の信号線、及び前記第３の信号線に囲まれた領域の画素と、を有し、
   前記第２の信号線は、前記第１の信号線と前記第３の信号線との間に設けられ、
   前記画素は、第１乃至第３の副画素と、
   前記第２の走査線及び前記第２の信号線に電気的に接続された第１の薄膜トランジスタと、
   前記第１の走査線及び前記第１の信号線に電気的に接続された第２の薄膜トランジスタと、
   前記第１の走査線及び前記第３の信号線に電気的に接続された第３の薄膜トランジスタと、を有し、
   前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
   前記第２の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
   前記第３の副画素は第３の画素電極を有し、前記第３の画素電極と前記第３の薄膜トランジスタは電気的に接続され、
   前記第１乃至第３の薄膜トランジスタは、前記画素の四隅のいずれかに配置され、
   前記第１の薄膜トランジスタは、前記第１の走査線よりも前記第２の走査線の近くに、且つ前記第３の信号線よりも前記第２の信号線の近くに配置され、
   前記第２の薄膜トランジスタは、前記第２の走査線よりも前記第１の走査線の近くに、且つ前記第３の信号線よりも前記第２の信号線の近くに配置され、
   前記第３の薄膜トランジスタは、前記第２の走査線よりも前記第１の走査線の近くに、且つ前記第２の信号線よりも前記第３の信号線の近くに配置され、
   前記第１及び第２の薄膜トランジスタの島状の単結晶半導体層と、前記第３の薄膜トランジスタの島状の単結晶半導体膜とは、異なる単結晶半導体基板を用いて形成されていることを特徴とする表示装置。
2. 基板と、
   前記基板上の第１乃至第３の走査線と、
   前記第１乃至第３の走査線と直交する第１の信号線及び前記第２の信号線と、
   前記第２の走査線、前記第３の走査線、前記第１の信号線、及び前記第２の信号線に囲まれた領域の画素と、を有し、
   第２の走査線は、前記第１の走査線と前記第３の走査線との間に設けられ、
   前記画素は、第１乃至第３の副画素と、
   前記第３の走査線及び前記第１の信号線に電気的に接続された第１の薄膜トランジスタと、
   前記第２の走査線及び前記第１の信号線に電気的に接続された第２の薄膜トランジスタと、
   前記第１の走査線及び前記第２の信号線に電気的に接続された第３の薄膜トランジスタと、を有し、
   前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
   前記第２の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
   前記第３の副画素は第３の画素電極を有し、前記第３の画素電極と前記第３の薄膜トランジスタは電気的に接続され、
   前記第１乃至第３の薄膜トランジスタは、前記画素の四隅のいずれかに配置され、
   前記第１の薄膜トランジスタは、前記第２の走査線よりも前記第３の走査線の近くに、且つ前記第２の信号線よりも前記第１の信号線の近くに配置され、
   前記第２の薄膜トランジスタは、前記第３の走査線よりも前記第２の走査線の近くに、且つ前記第２の信号線よりも前記第１の信号線の近くに配置され、
   前記第３の薄膜トランジスタは、前記第３の走査線よりも前記第２の走査線の近くに、且つ前記第１の信号線よりも前記第２の信号線の近くに配置され、
   前記第１の薄膜トランジスタの島状の単結晶半導体層と、前記第２及び第３の薄膜トランジスタの島状の単結晶半導体膜とは、異なる単結晶半導体基板を用いて形成されていることを特徴とする表示装置。
3. 基板と、
   前記基板上の第１の走査線及び第２の走査線と、
   前記第１の走査線及び前記第２の走査線と直交する第１乃至第４の信号線と、
   前記第１の走査線、前記第２の走査線、前記第２の信号線、及び前記第３の信号線に囲まれた領域の画素と、を有し、
   前記第２の信号線は、前記第１の信号線と前記第４の信号線との間に、且つ前記第４の信号線よりも前記第１の信号線の近くに設けられ、
   前記第３の信号線は、前記第１の信号線と前記第４の信号線との間に、且つ前記第１の信号線よりも前記第４の信号線の近くに設けられ、
   前記画素は、第１乃至第４の副画素と、
   前記第２の走査線及び前記第３の信号線に電気的に接続された第１の薄膜トランジスタと、
   前記第２の走査線及び前記第２の信号線に電気的に接続された第２の薄膜トランジスタと、
   前記第１の走査線及び前記第１の信号線に電気的に接続された第３の薄膜トランジスタと、
   前記第１の走査線及び前記第４の信号線に電気的に接続された第４の薄膜トランジスタと、を有し、
   前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
   前記第２の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
   前記第３の副画素は第３の画素電極を有し、前記第３の画素電極と前記第３の薄膜トランジスタは電気的に接続され、
   前記第４の副画素は第４の画素電極を有し、前記第４の画素電極と前記第４の薄膜トランジスタは電気的に接続され、
   前記第１乃至第４の薄膜トランジスタは、前記画素の四隅のいずれかに配置され、
   前記第１の薄膜トランジスタは、前記第１の走査線よりも前記第２の走査線の近くに、且つ前記第２の信号線よりも前記第３の信号線の近くに配置され、
   前記第２の薄膜トランジスタは、前記第１の走査線よりも前記第２の走査線の近くに、且つ前記第３の信号線よりも前記第２の信号線の近くに配置され、
   前記第３の薄膜トランジスタは、前記第２の走査線よりも前記第１の走査線の近くに、且つ前記第３の信号線よりも前記第２の信号線の近くに配置され、
   前記第４の薄膜トランジスタは、前記第２の走査線よりも前記第１の走査線の近くに、且つ前記第２の信号線よりも前記第３の信号線の近くに配置され、
   前記第２及び第３の薄膜トランジスタの島状の単結晶半導体層と、前記第１及び第４の薄膜トランジスタの島状の単結晶半導体膜とは、異なる単結晶半導体基板を用いて形成されていることを特徴とする表示装置。
4. 基板と、
   前記基板上の第１の走査線及び第２の走査線と、
   前記第１の走査線及び前記第２の走査線と直交する第１の信号線及び第２の信号線と、
   前記第１の走査線、前記第２の走査線、前記第１の信号線、及び前記第２の信号線に囲まれた領域の画素と、を有し、
   前記画素は、第１乃至第４の副画素と、
   前記第１の走査線及び前記第１の信号線に電気的に接続された第１の薄膜トランジスタと、
   前記第１の走査線及び前記第２の信号線に電気的に接続された第２の薄膜トランジスタと、
   前記第２の走査線及び前記第１の信号線に電気的に接続された第３の薄膜トランジスタと、
   前記第２の走査線及び前記第２の信号線に電気的に接続された第４の薄膜トランジスタと、を有し、
   前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
   前記第２の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
   前記第３の副画素は第３の画素電極を有し、前記第３の画素電極と前記第３の薄膜トランジスタは電気的に接続され、
   前記第４の副画素は第４の画素電極を有し、前記第４の画素電極と前記第４の薄膜トランジスタは電気的に接続され、
   前記第１乃至第４の薄膜トランジスタは、前記画素の四隅のいずれかに配置され、
   前記第１の薄膜トランジスタは、前記第２の走査線よりも前記第１の走査線の近くに、且つ前記第２の信号線よりも前記第１の信号線の近くに配置され、
   前記第２の薄膜トランジスタは、前記第２の走査線よりも前記第１の走査線の近くに、且つ前記第１の信号線よりも前記第２の信号線の近くに配置され、
   前記第３の薄膜トランジスタは、前記第１の走査線よりも前記第２の走査線の近くに、且つ前記第２の信号線よりも前記第１の信号線の近くに配置され、
   前記第４の薄膜トランジスタは、前記第１の走査線よりも前記第２の走査線の近くに、且つ前記第１の信号線よりも前記第２の信号線の近くに配置され、
   前記第１及び第３の薄膜トランジスタの島状の単結晶半導体層と、前記第２及び第４の薄膜トランジスタの島状の単結晶半導体膜とは、異なる単結晶半導体基板を用いて形成されていることを特徴とする表示装置。
5. 基板と、
   前記基板上の第１乃至第３の画素と、
   前記第１の画素と前記第２の画素との間に設けられた走査線と、
   前記第２の画素と前記第３の画素との間に、前記走査線に交差するように、それぞれ近接して設けられた第１乃至第３の信号線と、を有し、
   前記第１乃至第３の画素は、それぞれ第１乃至第３の副画素を有し、
   前記第１の画素は、前記走査線及び前記第１の信号線に電気的に接続された第１の薄膜トランジスタを有し、
   前記第２の画素は、前記走査線及び前記第２の信号線に電気的に接続された第２の薄膜トランジスタを有し、
   前記第３の画素は、前記走査線及び前記第３の信号線に電気的に接続された第３の薄膜トランジスタを有し、
   前記第１の画素における前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
   前記第２の画素における前記第１の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
   前記第３の画素における前記第１の副画素は第３の画素電極を有し、前記第３の画素電極と前記第３の薄膜トランジスタは電気的に接続され、
   前記第１乃至第３の薄膜トランジスタは、前記走査線と、前記第１乃至第３の信号線の交差部に近接して設けられ、
   前記第１乃至第３の薄膜トランジスタは、同一の単結晶半導体基板から形成された島状の単結晶半導体層をそれぞれ有し、
   前記基板上に、前記単結晶半導体基板とは異なる単結晶半導体基板から形成された島状の単結晶半導体層を有する第４の薄膜トランジスタを有することを特徴とする表示装置。
6. 基板と
   前記基板上の第１乃至第３の画素と、
   前記第１の画素と前記第２の画素との間に、それぞれ近接して設けられた第１乃至第３の走査線と、
   前記第２の画素と前記第３の画素との間に、前記第１乃至第３の走査線に交差するように設けられた信号線と、を有し、
   前記第１乃至第３の画素は、それぞれ第１乃至第３の副画素を有し、
   前記第１の画素は、前記第１の走査線及び前記信号線に電気的に接続された第１の薄膜トランジスタを有し、
   前記第２の画素は、前記第２の走査線及び前記信号線に電気的に接続された第２の薄膜トランジスタを有し、
   前記第３の画素は、前記第３の走査線及び前記信号線に電気的に接続された第３の薄膜トランジスタを有し、
   前記第１の画素における前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
   前記第２の画素における前記第１の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
   前記第３の画素における前記第１の副画素は第３の画素電極を有し、前記第３の画素電極と前記第３の薄膜トランジスタは電気的に接続され、
   前記第１乃至第３の薄膜トランジスタは、前記第１乃至第３の走査線と、前記信号線との交差部に近接して設けられ、
   前記第１乃至第３の薄膜トランジスタは、同一の単結晶半導体基板から形成された島状の単結晶半導体層をそれぞれ有し、
   前記基板上に、前記単結晶半導体基板とは異なる単結晶半導体基板から形成された島状の単結晶半導体層を有する第４の薄膜トランジスタを有することを特徴とする表示装置。
7. 基板と、
   前記基板上の第１乃至第４の画素と、
   前記第１の画素及び前記第２の画素と、前記第３の画素及び前記第４の画素との間に設けられた走査線と、
   前記第１の画素及び前記第３の画素と、前記第２の画素及び前記第４の画素との間に、前記走査線と交差するように、それぞれ近接して設けられた第１乃至第４の信号線と、を有し、
   前記第１乃至第４の画素は、それぞれ第１乃至第４の副画素を有し、
   前記第１の画素は、前記走査線及び前記第１の信号線に電気的に接続された第１の薄膜トランジスタを有し、
   前記第２の画素は、前記走査線及び前記第２の信号線に電気的に接続された第２の薄膜トランジスタを有し、
   前記第３の画素は、前記走査線及び前記第３の信号線に電気的に接続された第３の薄膜トランジスタを有し、
   前記第４の画素は、前記走査線及び前記第４の信号線に電気的に接続された第４の薄膜トランジスタを有し、
   前記第１の画素における前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
   前記第２の画素における前記第１の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
   前記第３の画素における前記第１の副画素は第３の画素電極を有し、前記第３の画素電極と前記第３の薄膜トランジスタは電気的に接続され、
   前記第４の画素における前記第１の副画素は第４の画素電極を有し、前記第４の画素電極と前記第４の薄膜トランジスタは電気的に接続され、
   前記第１乃至第４の薄膜トランジスタは、前記走査線と、前記第１乃至第４の信号線との交差部に近接して設けられ、
   前記第１乃至第４の薄膜トランジスタは同一の単結晶半導体基板から形成された島状の単結晶半導体層をそれぞれ有し、
   前記基板上に、前記単結晶半導体基板とは異なる単結晶半導体基板から形成された島状の単結晶半導体層を有する第５の薄膜トランジスタを有することを特徴とする表示装置。
8. 基板と、
   前記基板上の第１乃至第４の画素と、
   前記第１の画素及び前記第２の画素と、前記第３の画素及び前記第４の画素との間に、それぞれ近接して設けられた第１乃至第４の走査線と、
   前記第１の画素及び前記第３の画素と、前記第２の画素及び前記第４の画素との間に、前記第１乃至第４の走査線に交差するように設けられた信号線と、を有し、
   前記第１乃至第４の画素は、それぞれ第１乃至第４の副画素を有し、
   前記第１の画素は、前記第１の走査線及び前記信号線に電気的に接続された第１の薄膜トランジスタを有し、
   前記第２の画素は、前記第２の走査線及び前記信号線に電気的に接続された第２の薄膜トランジスタを有し、
   前記第３の画素は、前記第３の走査線及び前記信号線に電気的に接続された第３の薄膜トランジスタを有し、
   前記第４の画素は、前記第４の走査線及び前記信号線に電気的に接続された第４の薄膜トランジスタを有し、
   前記第１の画素における前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
   前記第２の画素における前記第１の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
   前記第３の画素における前記第１の副画素は第３の画素電極を有し、前記第３の画素電極と前記第３の薄膜トランジスタは電気的に接続され、
   前記第４の画素における前記第１の副画素は第４の画素電極を有し、前記第４の画素電極と前記第４の薄膜トランジスタは電気的に接続され、
   前記第１乃至第４の薄膜トランジスタは、前記第１乃至第４の走査線と、前記信号線との交差部に近接して設けられ、
   前記第１乃至第４の薄膜トランジスタは同一の単結晶半導体基板から形成された島状の単結晶半導体層をそれぞれ有し、
   前記基板上に、前記単結晶半導体基板とは異なる単結晶半導体基板から形成された島状の単結晶半導体層を有する第５の薄膜トランジスタを有することを特徴とする表示装置。
9. 基板と、
   前記基板上の第１乃至第４の画素と、
   前記第１の画素及び前記第２の画素と、前記第３の画素及び前記第４の画素との間に、それぞれ近接して設けられた第１の走査線及び第２の走査線と、
   前記第１の画素及び前記第３の画素と、前記第２の画素及び前記第４の画素との間に、前記第１の走査線及び前記第２の走査線に交差するように設けられた、第１の信号線及び第２の信号線と、を有し、
   前記第１乃至第４の画素は、それぞれ第１乃至第４の副画素を有し、
   前記第１の画素は、前記第１の走査線及び前記第１の信号線に電気的に接続された第１の薄膜トランジスタを有し、
   前記第２の画素は、前記第２の走査線及び前記第１の信号線に電気的に接続された第２の薄膜トランジスタを有し、
   前記第３の画素は、前記第１の走査線及び前記第２の信号線に電気的に接続された第３の薄膜トランジスタを有し、
   前記第４の画素は、前記第２の走査線及び前記第２の信号線に電気的に接続された第４の薄膜トランジスタを有し、
   前記第１の画素における前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
   前記第２の画素における前記第１の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
   前記第３の画素における前記第１の副画素は第３の画素電極を有し、前記第３の画素電極と前記第３の薄膜トランジスタは電気的に接続され、
   前記第４の画素における前記第１の副画素は第４の画素電極を有し、前記第４の画素電極と前記第４の薄膜トランジスタは電気的に接続され、
   前記第１乃至第４の薄膜トランジスタは、前記第１の走査線及び前記第２の走査線と、前記第１の信号線及び前記第２の信号線との交差部に近接して設けられ、
   前記第１乃至第４の薄膜トランジスタは同一の単結晶半導体基板から形成された島状の単結晶半導体層をそれぞれ有し、
   前記基板上に、前記単結晶半導体基板とは異なる単結晶半導体基板から形成された島状の単結晶半導体層を有する第５の薄膜トランジスタを有することを特徴とする表示装置。
10. 基板と、
    前記基板上の第１の画素及び第２の画素と、
    前記第１の画素と前記第２の画素との間に設けられた走査線と、
    前記走査線に交差するように、それぞれ近接して設けられた第１の信号線及び第２の信号線と、を有し、
    前記第１の画素及び前記第２の画素は、それぞれ第１乃至第３の副画素を有し、
    前記第１の画素は、前記走査線及び前記第１の信号線に電気的に接続された第１の薄膜トランジスタを有し、
    前記第２の画素は、前記走査線及び前記第２の信号線に電気的に接続された第２の薄膜トランジスタを有し、
    前記第１の画素における前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
    前記第２の画素における前記第１の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
    前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、前記走査線と、前記第１の信号線及び前記第２の信号線との交差部に近接して設けられ、
    前記第１及び第２の薄膜トランジスタは同一の単結晶半導体基板から形成された島状の単結晶半導体層をそれぞれ有し、
    前記基板上に、前記単結晶半導体基板とは異なる単結晶半導体基板から形成された島状の単結晶半導体層を有する第３の薄膜トランジスタを有することを特徴とする表示装置。
11. 基板と、
    前記基板上の第１の画素及び第２の画素と、
    前記第１の画素と前記第２の画素との間に、それぞれ近接して設けられた第１の走査線及び第２の走査線と、
    前記第１の走査線及び前記第２の走査線に交差するように設けられた信号線と、を有し、
    前記第１の画素及び前記第２の画素は、それぞれ第１乃至第３の副画素を有し、
    前記第１の画素は、前記第１の走査線及び前記信号線に電気的に接続された第１の薄膜トランジスタを有し、
    前記第２の画素は、前記第２の走査線及び前記信号線に電気的に接続された第２の薄膜トランジスタを有し、
    前記第１の画素における前記第１の副画素は第１の画素電極を有し、前記第１の画素電極と前記第１の薄膜トランジスタは電気的に接続され、
    前記第２の画素における前記第１の副画素は第２の画素電極を有し、前記第２の画素電極と前記第２の薄膜トランジスタは電気的に接続され、
    前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、前記第１の走査線及び前記第２の走査線と、前記信号線との交差部に近接して設けられ、
    前記第１及び第２の薄膜トランジスタは同一の単結晶半導体基板から形成された島状の単結晶半導体層をそれぞれ有し、
    前記基板上に、前記単結晶半導体基板とは異なる単結晶半導体基板から形成された島状の単結晶半導体層を有する第３の薄膜トランジスタを有することを特徴とする表示装置。