WO2018130920A1 - 表示装置およびその作製方法 - Google Patents

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WO2018130920A1 PCT/IB2018/050073 IB2018050073W WO2018130920A1 WO 2018130920 A1 WO2018130920 A1 WO 2018130920A1 IB 2018050073 W IB2018050073 W IB 2018050073W WO 2018130920 A1 WO2018130920 A1 WO 2018130920A1
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wiring
transistor
layer
semiconductor layer
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山崎舜平
高橋圭
黒川義元
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株式会社半導体エネルギー研究所
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    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Definitions

  • One embodiment of the present invention relates to a display device and a manufacturing method thereof.
  • one embodiment of the present invention is not limited to the above technical field.
  • Technical fields of one embodiment of the present invention disclosed in this specification and the like include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices, input / output devices, and driving methods thereof , Or a method for producing them, can be cited as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor, a semiconductor circuit, an arithmetic device, a memory device, or the like is one embodiment of a semiconductor device.
  • An imaging device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like) and an electronic device may include a semiconductor device.
  • high-resolution display devices have been demanded.
  • a television device for home use also referred to as a television or a television receiver
  • the resolution is full high-definition (pixel number 1920 ⁇ 1080), but 4K (pixel number 3840 ⁇ 2160).
  • high-resolution display devices such as 8K (the number of pixels: 7680 ⁇ 4320) is in progress.
  • a liquid crystal display device is known as one of display devices.
  • a transmissive liquid crystal display device displays contrast by controlling the amount of light transmitted from a backlight using the optical modulation action of liquid crystal, and performs image display.
  • Patent Document 1 discloses a technique in which amorphous silicon is used for a semiconductor film used in a channel formation region of a thin film transistor.
  • a thin film transistor is used as a switching transistor for each pixel.
  • An object of one embodiment of the present invention is to provide a high-resolution display device and a manufacturing method thereof. Another object is to provide a display device suitable for an increase in size and a manufacturing method thereof. Another object is to provide a low-cost display device and a manufacturing method thereof. Another object is to provide a display device with high productivity and a manufacturing method thereof. Another object is to provide a highly reliable display device and a manufacturing method thereof. Another object is to provide a display device using amorphous silicon or the like and a manufacturing method thereof. Another object is to provide a display device using a metal oxide or the like and a manufacturing method thereof. Another object is to provide a novel display device and a manufacturing method thereof.
  • One embodiment of the present invention includes a first wiring, a second wiring, and a third wiring, a first transistor, a first conductive layer, a second conductive layer, and a third conductive layer, A first pixel electrode, wherein the first wiring extends in the first direction and intersects with the second wiring and the third wiring, and the second wiring and The third wiring extends in a second direction that intersects the first direction, and the gate of the first transistor is electrically connected to the first wiring, and the source or drain of the first transistor Is electrically connected to the second wiring through the first conductive layer, the second conductive layer, and the third conductive layer, and the second conductive layer overlaps with the third wiring.
  • first conductive layer, the third conductive layer, and the first pixel electrode include the same material, the first wiring, and the second wiring
  • the conductive layer comprises a same material, the first wiring is supplied with a selection signal, the second wiring and the third wiring is a display device different signals each are supplied.
  • the second wiring and the third wiring may be electrically connected to the first source driver and the second source driver.
  • the fifth wiring and the sixth wiring each extend in a second direction crossing the first direction, and the gate of the second transistor is electrically connected to the fourth wiring, and the second wiring One of the source and the drain of the transistor is electrically connected to the fifth wiring through the fourth conductive layer, the fifth conductive layer, and the sixth conductive layer.
  • the fourth conductive layer, the sixth conductive layer, and the second pixel electrode include the same material, and overlap with the fourth wiring.
  • the fifth conductive layer include the same material
  • the fourth wiring is supplied with the same selection signal as the first wiring, the second wiring, the third wiring, the fifth wiring, and Different signals may be supplied to the sixth wirings.
  • the fifth wiring and the sixth wiring may be electrically connected to the first source driver and the second source driver.
  • the first transistor includes a first semiconductor layer
  • the second transistor includes a second semiconductor layer
  • the first semiconductor layer and the second semiconductor layer are , Each may have a portion located between the third wiring and the sixth wiring.
  • the first semiconductor layer and the second semiconductor layer may each contain amorphous silicon.
  • each of the first semiconductor layer and the second semiconductor layer may include microcrystalline silicon or polycrystalline silicon.
  • each of the first semiconductor layer and the second semiconductor layer may include a metal oxide.
  • the metal oxide may contain indium, zinc, and M (M is aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium, or hafnium).
  • Another embodiment of the present invention is a method for manufacturing a display device, which includes a step of forming a gate line and a first conductive layer, a step of forming a first insulating layer, and a semiconductor layer. Forming a first source line, a second source line, a second conductive layer having a region in contact with the semiconductor layer, and a third conductive layer; and a second insulating layer.
  • a pixel electrode is formed so as to be electrically connected to the second conductive layer through the first opening
  • a fourth conductive layer is formed so as to be electrically connected to the third conductive layer through the fourth opening and electrically connected to the first conductive layer through the fourth opening.
  • Forming a fifth conductive layer so as to be electrically connected to the second source line via the first opening and electrically connected to the first conductive layer via the fifth opening.
  • a high-resolution display device and a manufacturing method thereof can be provided.
  • a display device suitable for an increase in size and a manufacturing method thereof can be provided.
  • a low-cost display device and a manufacturing method thereof can be provided.
  • a display device with high productivity and a manufacturing method thereof can be provided.
  • a highly reliable display device and a manufacturing method thereof can be provided.
  • a display device using amorphous silicon or the like and a manufacturing method thereof can be provided.
  • a display device using a metal oxide or the like and a manufacturing method thereof can be provided.
  • a novel display device and a manufacturing method thereof can be provided.
  • 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows a configuration example of a display device. 2 shows
  • An example of a method for manufacturing a display device An example of a method for manufacturing a display device. An example of a method for manufacturing a display device. An example of a method for manufacturing a display device. An example of a method for manufacturing a display device. An example of a method for manufacturing a display device. 2 shows a configuration example of a display device. 2 shows a structure example of a transistor. 2 shows a structure example of a transistor. 2 shows a structure example of a transistor. 2 shows a structure example of a transistor. 2 shows a structure example of a transistor. 2 shows a structure example of a transistor. 2 shows a structure example of a transistor. An example of a structure example of a transistor. An example of a laser irradiation method and a laser crystallization apparatus. An example of a laser irradiation method.
  • FIG. 2 is a block diagram showing a display module of Example 1, and a circuit diagram showing a pixel of Example 1.
  • FIG. FIG. 3 is a top view illustrating a pixel layout of Example 1; The rough result of the data writing time of Example 1. The rough result of the data writing time of Example 1.
  • FIG. 2 is a block diagram showing a display module of Example 1, and a circuit diagram showing a pixel of Example 1.
  • FIG. 3 is a top view illustrating a pixel layout of Example 1; The rough result of the data writing time of Example 1. The rough result of the data writing time of Example 1. The rough result of the data writing time of Example 1. The rough result of the data writing time of Example 1. The rough result of the data writing time of Example 1. The rough result of the data writing time of Example 1.
  • ordinal numbers such as “first” and “second” are used for avoiding confusion between components, and are not limited numerically.
  • a transistor is a kind of semiconductor element, and can realize amplification of current and voltage, switching operation for controlling conduction or non-conduction, and the like.
  • the transistors in this specification include an IGFET (Insulated Gate Field Effect Transistor) and a thin film transistor (TFT: Thin Film Transistor).
  • source and drain may be switched when transistors having different polarities are employed, or when the direction of current changes during circuit operation. Therefore, in this specification, the terms “source” and “drain” can be used interchangeably.
  • source may be referred to as “source electrode”, “drain electrode”, and “gate electrode”, respectively.
  • “electrically connected” includes a case of being connected via “thing having some electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “things having some electric action” include electrodes, wirings, switching elements such as transistors, resistance elements, coils, capacitive elements, and other elements having various functions.
  • a display panel which is one embodiment of a display device has a function of displaying (outputting) an image or the like on a display surface. Therefore, the display panel is one mode of the output device.
  • the display panel substrate is attached with a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package), or the substrate is integrated with a COG (Chip On Glass) method or the like.
  • a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package)
  • COG Chip On Glass
  • the display panel substrate is mounted with a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package), or the substrate is integrated with a COG (Chip On Glass) method or the like.
  • COG Chip On Glass
  • the touch sensor has a function of detecting that a detection target such as a finger or a stylus touches, presses, or approaches. Moreover, you may have the function to detect the positional information. Therefore, the touch sensor is an aspect of the input device.
  • the touch sensor can be configured to have one or more sensor elements.
  • a substrate having a touch sensor may be referred to as a touch sensor panel or simply a touch sensor.
  • a touch sensor panel substrate for example, an FPC or TCP connector attached, or a substrate on which an IC is mounted by a COG method, etc. is referred to as a touch sensor panel module, a touch sensor. It may be called a module, a sensor module, or simply a touch sensor.
  • a touch panel that is one embodiment of a display device has a function of displaying (outputting) an image or the like on a display surface, and a detection target such as a finger or a stylus touches, presses, or approaches the display surface. And a function as a touch sensor for detecting the above. Accordingly, the touch panel is an embodiment of an input / output device.
  • the touch panel can also be referred to as, for example, a display panel with a touch sensor (or display device) or a display panel with a touch sensor function (or display device).
  • the touch panel can be configured to include a display panel and a touch sensor panel.
  • the display panel may have a function as a touch sensor inside or on the surface.
  • a touch panel substrate a connector such as an FPC or TCP, or an IC mounted on the substrate by a COG method, a touch panel module, a display module, or simply a touch panel is used. And so on.
  • One embodiment of the present invention is a display device including a display portion in which a plurality of pixels are arranged in a matrix.
  • a wiring to which a selection signal is supplied also referred to as a gate line or a scanning line
  • a wiring to which a signal written to a pixel also referred to as a video signal
  • a source line, a signal line, a data line, or the like are also provided in plurality.
  • the gate lines and the source lines are provided in parallel to each other, and the gate line and the source line intersect each other.
  • One pixel includes at least one transistor and one display element.
  • the display element includes a conductive layer functioning as a pixel electrode, and the conductive layer is electrically connected to one of a source and a drain of the transistor.
  • the gate is electrically connected to the gate line, and the other of the source and the drain is electrically connected to the source line.
  • the extending direction of the gate line is referred to as the row direction or the first direction
  • the extending direction of the source line is referred to as the column direction or the second direction.
  • the same selection signal is supplied to three or more adjacent gate lines. That is, it is preferable that the selection periods of these gate lines be the same. In particular, a set of four gate lines is preferable because the configuration of the drive circuit can be simplified.
  • the structure is such that four source lines are arranged for each column.
  • one horizontal period can be made longer than the conventional one. For example, when the same selection signal is supplied to four gate lines, the length of one horizontal period can be quadrupled. Furthermore, since the parasitic capacitance between the source lines can be reduced, the load on the source lines can be reduced. Accordingly, even a display device with extremely high resolution such as 4K or 8K can be operated using a transistor with low field-effect mobility. Needless to say, a display device with a resolution exceeding 8K (eg, 10K, 12K, or 16K) can be operated with the structure of one embodiment of the present invention. Further, the above-described configuration can be applied to a large display device having a screen size of 50 inches diagonal or larger, 60 inches diagonal or larger, or 70 inches diagonal or larger.
  • two source lines can be arranged on the left side of the pixel and two source lines can be arranged on the right side of the pixel. That is, source lines can be arranged on the left outer side, left inner side, right inner side, and right outer side of the pixel, respectively.
  • the source of the transistor electrically connected to the source line on the left outer side of the pixel intersects with the source line on the left inner side of the pixel.
  • the source of the transistor electrically connected to the source line on the right outer side of the pixel intersects with the source line on the right inner side of the pixel.
  • a conductive layer that can be formed in the same process as a pixel electrode and a conductive layer that can be formed in the same process as a gate of a transistor are used.
  • the short circuit between the source of the transistor electrically connected to the line and the left inner source line of the pixel is suppressed.
  • a conductive layer that can be formed in the same step as the pixel electrode and a conductive layer that can be formed in the same step as the gate of the transistor are used.
  • the short circuit between the source of the transistor electrically connected to the source line and the source line on the right inner side of the pixel is suppressed.
  • the configuration is such that four source lines are arranged for each column
  • the number of processes more specifically, compared to the configuration where one or two source lines are arranged for each column.
  • the increase in the number of photolithography processes can be suppressed. That is, an increase in the number of photomasks can be suppressed. Thereby, an increase in manufacturing cost of the display device can be suppressed.
  • FIG. 1 is a block diagram of a display device 10 of one embodiment of the present invention.
  • the display device 10 includes a display unit 17, a gate driver 12a, a gate driver 12b, a source driver 13a, and a source driver 13b.
  • the display unit 17 is provided with pixels 11 in a matrix. Note that in this specification and the like, the pixel 11 in the i-th row and the j-th column is described as a pixel 11 (i, j).
  • FIG. 1 shows an example in which the gate driver 12a and the gate driver 12b are provided at positions facing each other with the display unit 17 interposed therebetween.
  • the gate driver 12a and the gate driver 12b a plurality of wirings GL 0 is connected.
  • the wiring GL 0 (i) is shown.
  • the wiring GL 0 (i) is electrically connected to four wirings (wiring GL (i), wiring GL (i + 1), wiring GL (i + 2), and wiring GL (i + 3)). Therefore, the same selection signal is given to these four wirings.
  • the wiring GL 0 and line GL functions as a gate line.
  • the gate driver 12a and the gate driver 12b has a function of supplying the same selection signal to the same line GL 0. This makes it possible to display device 10 than with only one gate driver, shortening the charging and discharging time of the wiring GL 0. Accordingly, even a display device with extremely high resolution such as 4K or 8K can be operated using a transistor with low field-effect mobility.
  • the display device of one embodiment of the present invention can be applied to a large display device having a screen size of 50 inches diagonal, 60 inches diagonal, or 70 inches diagonal.
  • FIG. 1 illustrates an example in which the source driver 13a and the source driver 13b are provided with the display unit 17 interposed therebetween.
  • a plurality of wirings are connected to the source driver 13a and the source driver 13b.
  • Four wirings are provided for one pixel column.
  • four wirings (wiring SL 1 (j), wiring SL 2 (j), wiring SL 3 (j), wiring SL 4 (j)) corresponding to the j-th pixel column, Four wirings (a wiring SL 1 (j + 1), a wiring SL 2 (j + 1), a wiring SL 3 (j + 1), and a wiring SL 4 (j + 1)) corresponding to the pixel column are illustrated.
  • Different signals can be supplied to different wirings.
  • different signals can be supplied to the wiring SL 1 (j), the wiring SL 2 (j), the wiring SL 3 (j), and the wiring SL 4 (j).
  • the wiring SL (the wiring SL 1 , the wiring SL 2 , the wiring SL 3 , and the wiring SL 4 ) functions as a source line.
  • the source driver 13a and the source driver 13b have a function of supplying the same signal to the same wiring SL. Thereby, the charge / discharge time of the wiring SL can be shortened compared with the case where the display device 10 has only one source driver. Accordingly, even a display device with extremely high resolution such as 4K or 8K can be operated using a transistor with low field-effect mobility.
  • the display device of one embodiment of the present invention can be applied to a large display device having a screen size of 50 inches diagonal, 60 inches diagonal, or 70 inches diagonal.
  • One pixel 11 is a pixel corresponding to one color. Therefore, in the case where color display is performed using a color mixture of light exhibited by a plurality of pixels, the pixel 11 can also be referred to as a sub-pixel.
  • the plurality of pixels arranged in a line in the column direction are preferably pixels that exhibit the same color.
  • a pixel layer arranged in a line in the column direction is provided with a colored layer that overlaps with the liquid crystal element and transmits the same color light.
  • the display portion of the display device can be driven by being divided into a plurality of display regions.
  • the boundary portion of the divided display area may be visually recognized due to variations in characteristics of the drive circuit, and visibility may be deteriorated.
  • image processing or the like for dividing input image data in advance is required, and a high-speed and large-scale image processing apparatus is required.
  • the display device of one embodiment of the present invention can be driven without dividing the display portion into a plurality of display regions even when a transistor with relatively low field-effect mobility is used.
  • the display device 10 may be provided with a protection circuit.
  • FIG. 2 is a block diagram of the display device 10 when the display device 10 having the configuration shown in FIG. 1 is provided with a protection circuit 18a, a protection circuit 18b, a protection circuit 19a, and a protection circuit 19b. Protection circuit 18a and the protection circuit 18b, the wiring GL 0 and are electrically connected. Protection circuit 19a and the protection circuit 19b, the wiring SL 1, line SL 2, lines SL 3, and the wiring SL 4 are electrically connected to the.
  • the protection circuit 18a can be provided on the gate driver 12a side, and the protection circuit 18b can be provided on the gate driver 12b side. That is, the protection circuit 18a and the protection circuit 18b can be provided at positions facing each other with the display unit 17 interposed therebetween.
  • the protection circuit 19a can be provided on the source driver 13a side, and the protection circuit 19b can be provided on the source driver 13b side. That is, the protection circuit 19a and the protection circuit 19b can be provided at positions facing each other with the display unit 17 interposed therebetween.
  • the pixel 11 can be protected from noise, surge, electrostatic discharge, or the like. Thereby, the reliability of the display apparatus 10 can be improved.
  • FIG. 3 illustrates a configuration in which three source lines (a wiring SL 1 , a wiring SL 2 , and a wiring SL 3 ) are provided per pixel column.
  • the wiring GL 0 (i) is electrically connected to three wirings (the wiring GL (i), the wiring GL (i + 1), and the wiring GL (i + 2)).
  • the same selection signal is given to the wiring. Note that in one embodiment of the present invention, five or more source lines may be provided per pixel column.
  • FIG. 1 shows an example in which two gate drivers and two source drivers are arranged, only one or both of the gate driver and the source driver may be arranged.
  • FIG. 4 shows an example in which one source driver 13a and one source driver 13b are arranged for each pixel column. That is, the same number of source drivers 13 a as the pixel columns are provided along one side of the rectangular display unit 17, and the same number of source drivers 13 b as the pixel columns are provided at positions facing the source driver 13 a and the display unit 17. It is done. Further, FIG. 4 shows an example of a gate driver 12a and the gate driver 12b, and arranged one by one per line GL 0 of one, respectively. In other words, the number of gate drivers 12 a obtained by dividing the pixel row by 4 is provided along one side of the rectangular display unit 17, and the pixel row is divided by 4 at a position facing the gate driver 12 a and the display unit 17. A number of gate drivers 12b are provided. With such a structure, display unevenness due to a potential drop caused by wiring resistance can be reduced even in a large display device.
  • the display device 10 can be provided with a reference voltage generation circuit.
  • the reference voltage generation circuit has a function of generating a reference voltage of a signal supplied from the source driver.
  • a reference voltage generation circuit for example, a gamma reference generation circuit can be used.
  • FIG. 5 shows a reference voltage generation circuit 16a having a function of supplying a reference voltage to the source driver 13a and a reference voltage generation circuit having a function of supplying a reference voltage to the source driver 13b in the display device 10 having the configuration shown in FIG. 16b are provided.
  • FIG. 6 shows a case where the display device 10 having the configuration shown in FIG. 4 is provided with a reference voltage generation circuit 16 having a function of supplying a reference voltage to the source driver 13a and the source driver 13b. Even when the display device 10 has the configuration shown in FIG. 6, the accuracy of the voltage of the signal generated from each source driver 13a and the accuracy of the voltage of the signal generated from each source driver 13b can be improved. .
  • a circuit diagram including this is shown.
  • One pixel 11 includes a transistor 30, a liquid crystal element 20, and a capacitor element 60.
  • the wirings S1 to S4 each correspond to a source line, and the wirings G1 to G4 each correspond to a gate line.
  • the wiring S1 corresponds to the wiring SL 1 (j)
  • the wiring S2 corresponds to the wiring SL 2 (j)
  • the wiring S3 corresponds to the wiring SL 3 (j)
  • the wiring S4. Corresponds to the wiring SL 4 (j).
  • the wiring G1 corresponds to the wiring GL (i)
  • the wiring G2 corresponds to the wiring GL (i + 1)
  • the wiring G3 corresponds to the wiring GL (i + 2)
  • the wiring G4 corresponds to the wiring GL.
  • a wiring S1 is electrically connected to one of a source and a drain of the transistor 30 included in the pixel 11 (i, j), and a wiring G1 is electrically connected to the gate of the transistor 30 included in the pixel 11 (i, j).
  • a wiring S2 is electrically connected to one of a source and a drain of the transistor 30 included in the pixel 11 (i + 1, j), and a wiring G2 is electrically connected to the gate of the transistor 30 included in the pixel 11 (i + 1, j). Connected to.
  • a wiring S3 is electrically connected to one of a source and a drain of the transistor 30 included in the pixel 11 (i + 2, j), and a wiring G3 is electrically connected to the gate of the transistor 30 included in the pixel 11 (i + 2, j).
  • a wiring S4 is electrically connected to one of a source and a drain of the transistor 30 included in the pixel 11 (i + 3, j), and a wiring G4 is electrically connected to the gate of the transistor 30 included in the pixel 11 (i + 3, j). Connected to.
  • the other of the source and the drain of the transistor 30 is electrically connected to one electrode of the capacitor 60 and one electrode (pixel electrode) of the liquid crystal element 20.
  • a wiring CS is electrically connected to the other electrode of the capacitor 60, and a common potential is supplied to the wiring CS.
  • the transistor 30 has a function of controlling writing of a signal supplied from the source line to the pixel 11 by switching between an on state and an off state. Specifically, when the transistor 30 is turned on, electric charge corresponding to a signal supplied from the source line can be written to the capacitor 60 electrically connected to the transistor 30. Further, the charge written in the capacitor 60 can be held by turning off the transistor 30.
  • the transistor 30 can be a transistor using amorphous silicon.
  • a transistor using amorphous silicon has difficulty in increasing field-effect mobility
  • the display device of one embodiment of the present invention has an extremely high value of 4K, 8K, or the like even when such a transistor is used. It can be a resolution.
  • a large display device with a screen size of 50 inches or more, 60 inches or more, or 70 inches or more can be provided.
  • the transistor 30 can be a transistor including a metal oxide in a channel formation region (hereinafter also referred to as an OS transistor).
  • a metal oxide has a larger energy gap than a semiconductor such as silicon, and an OS transistor can have a low minority carrier density. Therefore, when the OS transistor is in an off state, a current flowing between the source and the drain of the OS transistor (hereinafter also referred to as an off current) is extremely small. Therefore, by using an OS transistor as the transistor 30, electric charge can be held in the capacitor 60 for a long time. Thereby, the frequency of charge writing into the capacitor element 60, that is, the frequency of the refresh operation can be reduced, and the power consumption of the display device 10 can be reduced.
  • a metal oxide is a metal oxide in a broad expression.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), and oxide semiconductors (also referred to as oxide semiconductors or simply OS).
  • oxide semiconductors also referred to as oxide semiconductors or simply OS.
  • the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide has at least one of an amplifying function, a rectifying function, and a switching function, the metal oxide can be referred to as a metal oxide semiconductor, or OS for short.
  • OS FET refers to a transistor including a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • CAAC c-axis aligned crystal
  • CAC Cloud-aligned Composite
  • a CAC-OS or a CAC-metal oxide has a conductive function in part of a material and an insulating function in part of the material, and the whole material is a semiconductor. It has the function of.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is an electron serving as carriers. It is a function that does not flow.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily.
  • CAC-OS or CAC-metaloxide the functions of both can be maximized by separating the functions.
  • CAC-OS or CAC-metal oxide includes a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • FIG. 8A shows an example of the layout of the pixel 11 (i + 2, j) and the pixel 11 (i + 3, j).
  • FIG. 8A and the like the same hatching is given to the components provided in the same layer.
  • the same hatching may be given to the components provided in the same layer.
  • the wiring G3, the wiring G4, and the wiring CS extend in the row direction (lateral direction), and the wirings S1 to S4 extend in the column direction (vertical direction).
  • the semiconductor layer 32 is provided over the wiring G3, and part of the wiring G3 functions as a gate. Further, part of the wiring S3 functions as one of a source and a drain.
  • the semiconductor layer 32 has a region located between the wiring S2 and the wiring S3.
  • a conductive layer 33 a that functions as the other of the source and the drain of the transistor 30 and one electrode of the capacitor 60 is provided so as to be electrically connected to the semiconductor layer 32.
  • a conductive layer 21 having a function as a pixel electrode is provided, and the conductive layer 33 a and the conductive layer 21 are electrically connected through the opening 38.
  • the semiconductor layer 32 is provided over the wiring G4, and part of the wiring G4 functions as a gate.
  • the semiconductor layer 32 has a region located between the wiring S2 and the wiring S3.
  • a conductive layer 33 a that functions as the other of the source and the drain of the transistor 30 and one electrode of the capacitor 60 is provided so as to be electrically connected to the semiconductor layer 32.
  • a conductive layer 21 having a function as a pixel electrode is provided, and the conductive layer 33 a and the conductive layer 21 are electrically connected through the opening 38.
  • a conductive layer 51 that functions as one of a source and a drain of the transistor 30 is provided so as to be electrically connected to the semiconductor layer 32.
  • the conductive layer 51 is electrically connected to the conductive layer 52 formed in the same layer as the conductive layer 21 through the opening 71.
  • the conductive layer 52 is electrically connected to the conductive layer 53 formed in the same layer as the wiring G4 through the opening 72.
  • the conductive layer 53 is electrically connected to the conductive layer 54 formed in the same layer as the conductive layer 21 through the opening 73.
  • the conductive layer 54 is electrically connected to the wiring S4 through the opening 74.
  • the conductive layer 51 functioning as one of the source and the drain of the transistor 30 is electrically connected to the wiring S4 through the conductive layer 52, the conductive layer 53, and the conductive layer 54. It is connected.
  • the conductive layer 51, the wiring S3, and the wiring S4 are provided in the same layer, and the conductive layer 53 has a region overlapping with the wiring S3. The one of the source and the drain of the transistor 30 can be prevented from being short-circuited with the wiring S3.
  • the conductive layer 52 and the conductive layer 54 can be formed in the same step as the conductive layer 21 having a function as a pixel electrode, and the conductive layer 53 can be formed in the same step as the wiring G4.
  • the number of processes more specifically, compared to the configuration where one or two source lines are arranged for each column.
  • the increase in the number of photolithography processes can be suppressed. That is, an increase in the number of photomasks can be suppressed. Thereby, an increase in manufacturing cost of the display device can be suppressed.
  • FIG. 8B shows an example of the layout of the pixel 11 (i, j) and the pixel 11 (i + 1, j). As shown in FIG. 8B, the wiring G1 and the wiring G2 extend in the row direction.
  • the conductive layer 51 that functions as one of the source and the drain of the transistor 30 is electrically connected to the wiring S1 through the conductive layer 52, the conductive layer 53, and the conductive layer 54. ing. In other respects, the configuration of the pixel 11 (i, j) and the configuration of the pixel 11 (i + 3, j) are the same.
  • part of the wiring S2 functions as one of the source and the drain of the transistor 30.
  • the configuration of the pixel 11 (i + 1, j) and the configuration of the pixel 11 (i + 2, j) are the same.
  • FIG. 9 shows an example of a cross section corresponding to the cutting line A1-A2 in FIG.
  • a transmissive liquid crystal element 20 is applied as a display element is shown.
  • the substrate 15 side is the display surface side.
  • the display device 10 has a configuration in which a liquid crystal 22 is sandwiched between a substrate 14 and a substrate 15.
  • the liquid crystal element 20 includes a conductive layer 21 provided on the substrate 14 side, a conductive layer 23 provided on the substrate 15 side, and a liquid crystal 22 sandwiched therebetween.
  • An alignment film 24 a is provided between the liquid crystal 22 and the conductive layer 21, and an alignment film 24 b is provided between the liquid crystal 22 and the conductive layer 23.
  • the conductive layer 21 has a function as a pixel electrode. Further, the conductive layer 23 functions as a common electrode or the like. Further, each of the conductive layer 21 and the conductive layer 23 has a function of transmitting visible light. Therefore, the liquid crystal element 20 is a transmissive liquid crystal element.
  • a colored layer 41 and a light shielding layer 42 are provided on the surface of the substrate 15 on the substrate 14 side.
  • An insulating layer 26 is provided so as to cover the colored layer 41 and the light shielding layer 42, and a conductive layer 23 is provided so as to cover the insulating layer 26.
  • the colored layer 41 is provided in a region overlapping with the conductive layer 21.
  • the light shielding layer 42 is provided so as to cover the transistor 30 and the opening 38.
  • a polarizing plate 39 a is disposed outside the substrate 14, and a polarizing plate 39 b is disposed outside the substrate 15. Further, a backlight unit 90 is provided outside the polarizing plate 39a.
  • a transistor 30, a capacitor element 60, and the like are provided over the substrate 14.
  • the transistor 30 has a function as a selection transistor of the pixel 11.
  • the transistor 30 is electrically connected to the liquid crystal element 20 through the opening 38.
  • the transistor 30 shown in FIG. 9 is a so-called bottom-gate / channel-etched transistor.
  • the transistor 30 includes a conductive layer 31 functioning as a gate, an insulating layer 34 functioning as a gate insulating layer, a semiconductor layer 32, and a pair of impurity semiconductor layers 35 functioning as a source region and a drain region. And a pair of conductive layers 33a and 33b having a function as a source and a drain.
  • a portion of the semiconductor layer 32 that overlaps with the conductive layer 31 functions as a channel formation region.
  • the impurity semiconductor layer 35 is provided in contact with the semiconductor layer 32, and the conductive layer 33 a and the conductive layer 33 b are provided in contact with the impurity semiconductor layer 35.
  • the impurity semiconductor layer may be simply referred to as a semiconductor layer.
  • the conductive layer 31 corresponds to part of the wiring G3 in FIG. 8A
  • the conductive layer 33b corresponds to part of the wiring S3.
  • a conductive layer 31a and a conductive layer 33c described later correspond to a part of the wiring CS and a part of the wiring S4, respectively.
  • the semiconductor layer 32 is preferably a semiconductor containing silicon.
  • amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • amorphous silicon is preferably used because it can be formed over a large substrate with a high yield.
  • the display device of one embodiment of the present invention can perform favorable display even when a transistor to which amorphous silicon with relatively low field-effect mobility is used is used.
  • the impurity semiconductor layer 35 is formed using a semiconductor to which an impurity element imparting one conductivity type is added.
  • a semiconductor to which an impurity element imparting one conductivity type is added includes, for example, silicon to which P or As is added.
  • B can be added as the impurity element imparting one conductivity type, but the transistor is preferably n-type.
  • the impurity semiconductor layer 35 may be formed using an amorphous semiconductor or a crystalline semiconductor such as a microcrystalline semiconductor.
  • the capacitive element 60 includes a conductive layer 31a, an insulating layer 34, and a conductive layer 33a.
  • a conductive layer 33 c is provided on the conductive layer 31 with an insulating layer 34 interposed therebetween.
  • An insulating layer 82 and an insulating layer 81 are stacked so as to cover the transistor 30 and the like.
  • the conductive layer 21 having a function as a pixel electrode is provided over the insulating layer 81. Further, the conductive layer 21 and the conductive layer 33 a are electrically connected through the opening 38 provided in the insulating layer 81 and the insulating layer 82.
  • the insulating layer 81 preferably has a function as a planarization layer.
  • the insulating layer 82 preferably has a function as a protective film that suppresses diffusion of impurities and the like into the transistor 30 and the like.
  • an inorganic insulating material can be used for the insulating layer 82 and an organic insulating material can be used for the insulating layer 81.
  • the insulating layer 82 and the insulating layer 81 may be collectively regarded as one insulating layer.
  • FIG. 10 shows an example of a cross section corresponding to the cutting line B1-B2 in FIG. 10 includes a conductive layer 31 functioning as a gate, an insulating layer 34 functioning as a gate insulating layer, a semiconductor layer 32, and a pair of impurities functioning as a source region and a drain region.
  • the semiconductor layer 35 includes a pair of conductive layers 33 a and a conductive layer 51 that function as a source and a drain.
  • a portion of the semiconductor layer 32 that overlaps with the conductive layer 31 functions as a channel formation region.
  • the impurity semiconductor layer 35 is provided in contact with the semiconductor layer 32, and the conductive layer 33 a and the conductive layer 51 are provided in contact with the impurity semiconductor layer 35.
  • the conductive layer 31 corresponds to part of the wiring G4 in FIG.
  • the conductive layer 31a, the conductive layer 33b, and the conductive layer 33c correspond to a part of the wiring CS, a part of the wiring S3, and a part of the wiring S4, respectively.
  • the conductive layer 33 b is provided so as to have a region overlapping with the conductive layer 53 with the insulating layer 34 interposed therebetween.
  • the conductive layer 51 and the conductive layer 52 are electrically connected through the opening 71 provided in the insulating layer 81 and the insulating layer 82.
  • the conductive layer 52 and the conductive layer 53 are electrically connected through the insulating layer 81, the insulating layer 82, and the opening 72 provided in the insulating layer 34.
  • the conductive layer 53 and the conductive layer 54 are electrically connected through the insulating layer 81, the insulating layer 82, and the opening 73 provided in the insulating layer 34.
  • the conductive layer 54 and the conductive layer 33 c are electrically connected through an opening 74 provided in the insulating layer 81 and the insulating layer 82.
  • the layer 33c is electrically connected.
  • the opening 72 and the opening 73 are formed with the conductive layer 33b interposed therebetween.
  • the conductive layer 51 functioning as one of the source and the drain of the transistor 30 is suppressed from being short-circuited with the conductive layer 33b corresponding to part of the wiring S3.
  • the conductive layer 52 and the conductive layer 54 are formed in the same layer as the conductive layer 21, and the conductive layer 53 is formed in the same layer as the conductive layer 31 and the conductive layer 31a. ing.
  • the components formed in the same layer can have the same material. That is, for example, the conductive layer 21, the conductive layer 52, and the conductive layer 54 can each have the same material. Further, for example, the conductive layer 31, the conductive layer 31a, and the conductive layer 53 can each have the same material.
  • FIG. 11 shows a modification of the configuration shown in FIG.
  • FIG. 11 shows an example in which the colored layer 41 is provided on the substrate 14 side. Thereby, the structure by the side of the board
  • the insulating layer 81 may not be provided. Thereby, the number of manufacturing steps of the display device 10 can be reduced, and the manufacturing cost of the display device 10 can be reduced.
  • FIG. 12 shows a modification of the configuration shown in FIG. FIG. 12 illustrates an example in which the conductive layer 52, the conductive layer 53, the conductive layer 54, the opening 72, and the opening 73 are omitted.
  • the conductive layer 51 and the conductive layer 33 c are electrically connected via the conductive layer 55 formed in the same layer as the conductive layer 21.
  • the conductive layer 51 and the conductive layer 55 are electrically connected through the opening 71
  • the conductive layer 33 c and the conductive layer 55 are electrically connected through the opening 74.
  • FIG. 13 shows a modification of the configuration shown in FIG. 9, FIG. 14 shows a modification of the configuration shown in FIG. 10, FIG. 15 shows a modification of the configuration shown in FIG. 11, FIG. Each modification of the configuration is shown.
  • the configuration shown in FIGS. 13 to 16 is different from the configuration shown in FIGS. 9 to 12 in that the impurity semiconductor layer 35 is not provided.
  • a semiconductor containing a metal oxide for the semiconductor layer 32 it is preferable to use a semiconductor containing a metal oxide for the semiconductor layer 32.
  • a semiconductor containing a metal oxide for the semiconductor layer 32 that is, by using the transistor 30 as an OS transistor, the charge corresponding to the signal supplied from the source line is held in the capacitor 60 for a long time as described above. be able to.
  • the frequency of charge writing into the capacitor element 60 that is, the frequency of the refresh operation can be reduced, and the power consumption of the display device 10 can be reduced.
  • a substrate having a flat surface can be used for the substrate included in the display panel.
  • a substrate that extracts light from the display element is formed using a material that transmits the light.
  • materials such as glass, quartz, ceramic, sapphire, and organic resin can be used.
  • the display panel can be reduced in weight and thickness.
  • a flexible display panel can be realized by using a flexible substrate.
  • glass that is thin enough to be flexible can be used for the substrate.
  • a composite material in which glass and a resin material are bonded to each other with an adhesive layer may be used.
  • the transistor includes a conductive layer having a function as a gate, a semiconductor layer, a conductive layer having a function as a source, a conductive layer having a function as a drain, and an insulating layer having a function as a gate insulating layer.
  • the structure of the transistor included in the display device of one embodiment of the present invention there is no particular limitation on the structure of the transistor included in the display device of one embodiment of the present invention.
  • a planar transistor, a staggered transistor, or an inverted staggered transistor may be used.
  • a top-gate or bottom-gate transistor structure may be employed.
  • gates may be provided above and below the channel.
  • crystallinity of the semiconductor layer used for the transistor there is no particular limitation on the crystallinity of the semiconductor layer used for the transistor, and any of an amorphous semiconductor and a semiconductor having crystallinity (a microcrystalline semiconductor, a polycrystalline semiconductor, a single crystal semiconductor, or a semiconductor partially including a crystal region) can be used. It may be used. It is preferable to use a crystalline semiconductor because deterioration of transistor characteristics can be suppressed.
  • an element belonging to Group 14 can be used for the semiconductor layer of the transistor.
  • silicon it is particularly preferable to use amorphous silicon as the silicon.
  • amorphous silicon By using amorphous silicon, a transistor can be formed over a large substrate with high yield, so that the mass productivity of the display device of one embodiment of the present invention can be increased.
  • crystalline silicon such as microcrystalline silicon, polycrystalline silicon, or single crystal silicon can be used.
  • polycrystalline silicon can be formed at a lower temperature than single crystal silicon, and has higher field effect mobility and higher reliability than amorphous silicon.
  • the bottom-gate transistor described in this embodiment is preferable because the number of manufacturing steps can be reduced.
  • amorphous silicon can be used at a lower temperature than polycrystalline silicon, it is possible to use a material having low heat resistance as a material for wiring, electrodes, and substrates below the semiconductor layer. Can widen the choice of materials. For example, a glass substrate having a very large area can be suitably used.
  • a top-gate transistor is preferable because an impurity region can be easily formed in a self-aligning manner and variation in characteristics can be reduced. In this case, it may be particularly suitable when polycrystalline silicon, single crystal silicon, or the like is used.
  • a metal oxide can be used for a semiconductor layer of the transistor.
  • a semiconductor containing silicon, a semiconductor containing gallium arsenide, a metal oxide containing indium, or the like can be used.
  • a metal oxide having a larger band gap than silicon it is preferable to use a metal oxide having a larger band gap than silicon. It is preferable to use a semiconductor material having a wider band gap and lower carrier density than silicon because current in the off-state of the transistor can be reduced.
  • a transistor using a metal oxide having a band gap larger than that of silicon can hold charge accumulated in a capacitor connected in series with the transistor for a long time because of the low off-state current.
  • the driving circuit can be stopped while maintaining the gradation of an image displayed on each display portion. As a result, a display device with extremely reduced power consumption can be realized.
  • the semiconductor layer is represented by an In-M-Zn-based oxide containing at least indium, zinc, and M (metal such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium, or hafnium). It is preferable to include a film. In addition, in order to reduce variation in electric characteristics of a transistor including the semiconductor layer, a stabilizer is preferably included together with the transistor.
  • Examples of the stabilizer include the metals described in M above, and examples include gallium, tin, hafnium, aluminum, and zirconium.
  • Other stabilizers include lanthanoids such as lanthanum, cerium, praseodymium, neodymium, samarium, europium, gadolinium, terbium, dysprosium, holmium, erbium, thulium, ytterbium, and lutetium.
  • an In—Ga—Zn-based oxide means an oxide containing In, Ga, and Zn as its main components, and there is no limitation on the atomic ratio of In, Ga, and Zn.
  • the semiconductor layer and the conductive layer may have the same metal element among the above oxides.
  • Manufacturing costs can be reduced by using the same metal element for the semiconductor layer and the conductive layer.
  • the manufacturing cost can be reduced by using metal oxide targets having the same metal composition.
  • an etching gas or an etching solution for processing the semiconductor layer and the conductive layer can be used in common.
  • the semiconductor layer and the conductive layer may have different compositions even if they have the same metal element. For example, a metal element in a film may be detached during a manufacturing process of a transistor and a capacitor to have a different metal composition.
  • the metal oxide constituting the semiconductor layer preferably has an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a wide energy gap.
  • the atomic ratio of the metal elements of the sputtering target used for forming the In-M-Zn oxide satisfies In ⁇ M. Is preferred.
  • the atomic ratio of the metal element contained in the semiconductor layer to be deposited includes a variation of plus or minus 40% of the atomic ratio of the metal element contained in
  • the metal oxide constituting the semiconductor layer is preferably a CAC-OS or a CAC-metal oxide described later.
  • the field effect mobility of the transistor can be increased.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, more preferably 1 ⁇ 10 13 / cm 3 or less, more preferably 1 ⁇ 10 11 / cm 3. 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3 , and a metal oxide of 1 ⁇ 10 ⁇ 9 / cm 3 or more can be used.
  • a semiconductor layer has stable characteristics because it has a low impurity concentration and a low density of defect states.
  • examples of the impurity include water and hydrogen.
  • a metal oxide having a low impurity concentration and a low density of defect states may be referred to as a highly pure intrinsic metal oxide or a substantially highly purified intrinsic metal oxide.
  • a transistor including the metal oxide rarely has electrical characteristics (also referred to as normally-on) in which the threshold voltage is negative.
  • a metal oxide that is highly purified intrinsic or substantially highly purified intrinsic has a low defect level density, and thus may have a low trap level density.
  • a transistor including a metal oxide having high purity intrinsic or substantially high purity intrinsic has an extremely small off-current, an element having a channel width W of 1 ⁇ 10 6 ⁇ m and a channel length L of 10 ⁇ m.
  • the off-state current can be less than the measurement limit of the semiconductor parameter analyzer, that is, 1 ⁇ 10 ⁇ 13 A or less.
  • a semiconductor layer that can be used in one embodiment of the present invention is not limited to the above, and a material having an appropriate composition can be used depending on required semiconductor characteristics and electrical characteristics (field-effect mobility, threshold voltage, and the like) of a transistor Use it.
  • a semiconductor layer carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density, and the like it is preferable to set the semiconductor layer carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density, and the like to appropriate values. .
  • the concentration of silicon or carbon in the semiconductor layer is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less. preferable.
  • the concentration of alkali metal or alkaline earth metal obtained by secondary ion mass spectrometry in the semiconductor layer is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. preferable.
  • the semiconductor layer may have a non-single crystal structure, for example.
  • the non-single crystal structure includes, for example, a polycrystalline structure, a microcrystalline structure, or an amorphous structure.
  • the amorphous structure has the highest density of defect states.
  • a metal oxide having an amorphous structure has, for example, disordered atomic arrangement and no crystal component.
  • an amorphous oxide film has, for example, a completely amorphous structure and does not have a crystal part.
  • the semiconductor layer may be a mixed film including two or more of an amorphous structure region, a microcrystalline structure region, a polycrystalline structure region, and a single crystal structure region.
  • the mixed film may have a single-layer structure or a stacked structure including any two or more of the above-described regions.
  • Conductive layer In addition to the gate, source, and drain of a transistor, materials that can be used for conductive layers such as various wirings and electrodes constituting a display device include aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, A metal such as tantalum or tungsten, or an alloy containing this as a main component can be used. A film containing any of these materials can be used as a single layer or a stacked structure.
  • Two-layer structure to stack, two-layer structure to stack copper film on titanium film, two-layer structure to stack copper film on tungsten film, titanium film or titanium nitride film, and aluminum film or copper film on top of it A three-layer structure for forming a titanium film or a titanium nitride film thereon, a molybdenum film or a molybdenum nitride film, and an aluminum film or a copper film stacked thereon, and a molybdenum film or a There is a three-layer structure for forming a molybdenum nitride film.
  • an oxide such as indium oxide, tin oxide, or zinc oxide may be used. Further, it is
  • a light-transmitting conductive material that can be used for conductive layers such as various wirings and electrodes constituting a display device includes indium oxide, indium tin oxide, A conductive oxide such as indium zinc oxide, zinc oxide, zinc oxide to which gallium is added, or graphene can be used.
  • a metal material such as gold, silver, platinum, magnesium, nickel, tungsten, chromium, molybdenum, iron, cobalt, copper, palladium, or titanium, or an alloy material containing the metal material can be used.
  • a nitride (eg, titanium nitride) of the metal material may be used.
  • a metal material or an alloy material (or a nitride thereof)
  • it may be thin enough to have a light-transmitting property.
  • a stacked film of the above materials can be used as a conductive layer.
  • a laminated film of an alloy of silver and magnesium and indium tin oxide because the conductivity can be increased.
  • conductive layers such as various wirings and electrodes constituting the display device and conductive layers (conductive layers having a function as a pixel electrode or a common electrode) included in the display element.
  • Insulating materials that can be used for each insulating layer include, for example, resins such as acrylic and epoxy, resins having a siloxane bond, and inorganic insulation such as silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, and aluminum oxide. Materials can also be used.
  • the insulating layer having a region in contact with the semiconductor layer preferably includes a region containing oxygen in excess of the stoichiometric composition (excess oxygen region).
  • the insulating layer 34 and the insulating layer 82 having a region in contact with the semiconductor layer 32 preferably have an excess oxygen region. Thereby, oxygen can be supplied from the insulating layer 34 and the insulating layer 82 to the semiconductor layer 32.
  • the semiconductor layer 32 includes a metal oxide
  • when oxygen vacancies are formed in the metal oxide electrons such as carriers may be generated due to impurities such as hydrogen entering the oxygen vacancies. As a result, the electrical characteristics of the transistor may deteriorate.
  • the insulating layer having a region in contact with the semiconductor layer has an excess oxygen region
  • oxygen can be supplied from the insulating layer to the semiconductor layer, so that oxygen vacancies can be compensated. Thereby, deterioration of the electrical characteristics of the transistor can be suppressed.
  • the insulating layer may be formed in an oxygen atmosphere.
  • the insulating layer after deposition may be heat-treated in an oxygen atmosphere.
  • liquid crystal element for example, a liquid crystal element to which a vertical alignment (VA: Vertical Alignment) mode is applied can be used.
  • VA Vertical Alignment
  • MVA Multi-Domain Vertical Alignment
  • PVA Power Planed Vertical Alignment
  • ASV Advanced Super View
  • liquid crystal elements to which various modes are applied can be used.
  • VA mode Transmission Nematic
  • IPS In-Plane-Switching
  • FFS Ringe Field Switching
  • ASM Analy Symmetrical Aligned Micro-cell
  • a liquid crystal element is an element that controls transmission or non-transmission of light by an optical modulation action of liquid crystal.
  • the optical modulation action of the liquid crystal is controlled by an electric field applied to the liquid crystal (including a horizontal electric field, a vertical electric field, or an oblique electric field).
  • a thermotropic liquid crystal a low molecular liquid crystal
  • a polymer liquid crystal a polymer dispersed liquid crystal
  • PNLC polymer network type liquid crystal
  • Ferroelectric liquid crystals antiferroelectric liquid crystals, and the like can be used.
  • These liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, and the like depending on conditions.
  • liquid crystal material either a positive type liquid crystal or a negative type liquid crystal may be used, and an optimal liquid crystal material may be used according to an applied mode or design.
  • An alignment film can be provided to control the alignment of the liquid crystal.
  • liquid crystal exhibiting a blue phase for which an alignment film is unnecessary may be used.
  • the blue phase is one of the liquid crystal phases.
  • a liquid crystal composition mixed with several percent by weight or more of a chiral agent is used for the liquid crystal layer in order to improve the temperature range.
  • a liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent has a short response speed and is optically isotropic.
  • a liquid crystal composition including a liquid crystal exhibiting a blue phase and a chiral agent does not require alignment treatment and has a small viewing angle dependency. Further, since it is not necessary to provide an alignment film, a rubbing process is not required, so that electrostatic breakdown caused by the rubbing process can be prevented, and defects or breakage of the liquid crystal display device during the manufacturing process can be reduced. .
  • liquid crystal element examples include a transmissive liquid crystal element, a reflective liquid crystal element, and a transflective liquid crystal element.
  • a transmissive liquid crystal element can be particularly preferably used.
  • two polarizing plates are provided so as to sandwich a pair of substrates.
  • a backlight is provided outside the polarizing plate.
  • the backlight may be a direct type backlight or an edge light type backlight. It is preferable to use a direct type backlight having an LED (Light Emitting Diode) because local dimming is facilitated and contrast can be increased.
  • An edge light type backlight is preferably used because the thickness of the module including the backlight can be reduced.
  • see-through display can be performed by turning off the edge-light type backlight.
  • Examples of materials that can be used for the colored layer include metal materials, resin materials, resin materials containing pigments or dyes, and the like.
  • the light shielding layer examples include carbon black, titanium black, metal, metal oxide, and composite oxide containing a solid solution of a plurality of metal oxides.
  • the light shielding layer may be a film containing a resin material or a thin film of an inorganic material such as a metal.
  • a stacked film of a film containing a material for the colored layer can be used for the light shielding layer.
  • a stacked structure of a film including a material used for a colored layer that transmits light of a certain color and a film including a material used for a colored layer that transmits light of another color can be used. It is preferable to form the colored layer and the light shielding layer with the same material because the same apparatus can be used and the process can be simplified.
  • the thin films (insulating film, semiconductor film, conductive film, etc.) constituting the display device are respectively formed by sputtering, chemical vapor deposition (CVD), vacuum deposition, and pulsed laser deposition (PLD: Pulsed Laser Deposition).
  • CVD chemical vapor deposition
  • PLD Pulsed Laser Deposition
  • Method atomic layer deposition
  • ALD Atomic Layer Deposition
  • CVD method include a plasma enhanced chemical vapor deposition (PECVD) method and a thermal CVD method.
  • An example of the thermal CVD method is a metal organic chemical vapor deposition (MOCVD) method.
  • the thin films (insulating film, semiconductor film, conductive film, etc.) constituting the display device are spin coating, dip, spray coating, ink jet printing, dispensing, screen printing, offset printing, etc., or doctor knife, slit coating, It can be formed by roll coating, curtain coating, or knife coating.
  • a thin film included in the display device can be processed using a lithography method or the like.
  • an island-shaped thin film may be formed by a film formation method using a shielding mask.
  • the thin film may be processed by a nanoimprint method, a sand blast method, a lift-off method, or the like.
  • examples of light used for exposure include i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), and light obtained by mixing these.
  • ultraviolet light, KrF laser light, ArF laser light, or the like can be used.
  • exposure may be performed by an immersion exposure technique.
  • Examples of light used for exposure include extreme ultraviolet light (EUV: Extreme Ultra-Violet) and X-rays.
  • EUV Extreme Ultra-Violet
  • an electron beam can be used for exposure instead of light. It is preferable to use extreme ultraviolet light, X-rays, or an electron beam because extremely fine processing is possible. Note that a photomask is not necessary when exposure is performed by scanning a beam such as an electron beam.
  • etching the thin film For etching the thin film, a dry etching method, a wet etching method, a sand blasting method, or the like can be used.
  • FIGS. 17A An example of a manufacturing method of the pixel 11 (i + 3, j) and the like having the structure shown in FIG. 10 is shown in FIGS.
  • a conductive layer is formed on the substrate 14.
  • patterning is performed by a photolithography method or the like, and the conductive layer is processed by an etching method or the like, so that the conductive layer 31, the conductive layer 31a, and the conductive layer 53 are formed (FIG. 17A).
  • the conductive layer 31 corresponds to a part of the wiring G3, and the conductive layer 31a corresponds to a part of the wiring CS.
  • the insulating layer 34 is formed. As described above, the insulating layer 34 functions as a gate insulating layer of a transistor provided in the display device 10.
  • a semiconductor layer is formed over the insulating layer 34.
  • amorphous silicon when used as the semiconductor layer, it can be formed by a CVD method or the like using monosilane or the like as a raw material.
  • silicon dangling bonds (dangling bonds) contained in the semiconductor layer can be terminated with hydrogen and thermodynamically stabilized.
  • amorphous silicon containing hydrogen is called hydrogenated amorphous silicon.
  • an impurity semiconductor layer which is a semiconductor layer containing an impurity is formed over the semiconductor layer.
  • hydrogenated amorphous silicon is used as the impurity semiconductor layer
  • the transistor when it is n-type, it can be formed by a CVD method or the like by adding phosphine or arsine or the like to a raw material such as monosilane.
  • an impurity semiconductor layer can be formed by a CVD method or the like by adding diborane or the like to a raw material such as monosilane.
  • patterning is performed by a photolithography method or the like, and the formed semiconductor layer is processed by an etching method or the like, so that the semiconductor layer 32 and the impurity semiconductor layer 35 are formed (FIG. 17B).
  • a conductive layer is formed over the insulating layer 34 and the impurity semiconductor layer 35.
  • patterning is performed by a photolithography method or the like, and the conductive layer is processed by an etching method or the like, whereby the conductive layer 51, the conductive layer 33a, the conductive layer 33b, and the conductive layer 33c are formed (FIG. 17C).
  • the conductive layer 51 functions as one of the source and the drain of the transistor 30, and the conductive layer 33 a functions as the other of the source and the drain of the transistor 30 and the one electrode of the capacitor 60.
  • the conductive layer 33b corresponds to part of the wiring S3, and the conductive layer 33c corresponds to part of the wiring S4.
  • the conductive layer 33 b is formed so as to have a region overlapping with the conductive layer 53.
  • the insulating layer 82 is formed, and then the insulating layer 81 is formed. After the insulating layer 81 is formed, the insulating layer 81 is planarized by a chemical mechanical polishing (CMP) method or the like.
  • CMP chemical mechanical polishing
  • the insulating layer 81 and the insulating layer 82 are processed by an etching method or the like to form the opening 71 reaching the conductive layer 51, the opening 38 reaching the conductive layer 33a, and the opening 74 reaching the conductive layer 33c. Further, by processing the insulating layer 81, the insulating layer 82, and the insulating layer 34 by an etching method or the like, an opening 72 and an opening 73 reaching the conductive layer 53 are formed so as to sandwich the conductive layer 33b (FIG. 18). (A)). Thus, the opening 38 and the openings 71 to 74 are formed.
  • a conductive layer is formed over the insulating layer 81, the opening 38, and the openings 71 to 74.
  • patterning is performed by a photolithography method or the like, and the conductive layer is processed by an etching method or the like, so that the conductive layer 21, the conductive layer 52, and the conductive layer 54 are formed (FIG. 18B).
  • the conductive layer 21 is electrically connected to the conductive layer 33a through the opening 38.
  • the conductive layer 52 is electrically connected to the conductive layer 51 through the opening 71 and is electrically connected to the conductive layer 53 through the opening 72.
  • the conductive layer 54 is electrically connected to the conductive layer 53 through the opening 73 and is electrically connected to the conductive layer 33 c through the opening 74.
  • the conductive layer 21 has a function as a pixel electrode of a liquid crystal element provided in the display device 10.
  • the conductive layer 51 functioning as one of the source and the drain of the transistor 30 is electrically connected to the conductive layer 33c corresponding to part of the wiring S4 through the conductive layer 52, the conductive layer 53, and the conductive layer 54. It is connected to the.
  • an alignment film 24a is formed (FIG. 19A).
  • a light shielding layer 42, a colored layer 41, an insulating layer 26, a conductive layer 23, and an alignment film 24b are formed over the substrate 15 (FIG. 19B).
  • the colored layer 41 can be formed using a photolithography method, a printing method, or an inkjet method.
  • the colored layer 41 can be formed at room temperature, formed at a low degree of vacuum, or formed on a large substrate. As a result, the colored layer 41 can be formed even in a display device having an extremely high resolution such as 4K or 8K.
  • the colored layer 41 can also be formed on a large display device having a screen size of 50 inches diagonal or larger, 60 inches diagonal or larger, or 70 inches diagonal or larger. Further, since the colored layer 41 can be formed without using a resist mask, the number of manufacturing steps of the display device 10 can be reduced and manufacturing cost can be reduced.
  • the liquid crystal 22 is sealed between the substrate 14 illustrated in FIG. 19A and the substrate 15 illustrated in FIG. 19B using an adhesive layer (not illustrated). Thereafter, the polarizing plate 39a, the polarizing plate 39b, and the backlight unit 90 are formed. As described above, the display device 10 having the configuration shown in FIG. 10 can be manufactured.
  • the manufacturing cost can be reduced as the photolithography process in the manufacturing process is smaller, that is, as the number of photomasks is smaller.
  • the step of forming the conductive layer 31 and the like (FIG. 17A) and the step of forming the semiconductor layer 32 and the like (FIG. 17B)
  • a total of 5 steps are required for the formation process of the conductive layer 33a (FIG. 17C), the formation process of the opening 38 (FIG. 18A), and the formation process of the conductive layer 21 (FIG. 18B).
  • the display device 10 can be manufactured through two photolithography steps, that is, a backplane substrate can be manufactured using five photomasks.
  • the pixel 11 having the configuration illustrated in FIG. 10 may not be provided.
  • the configuration of all the pixels 11 is illustrated in FIG. It can be configured. Even in this case, it is necessary to go through a total of five photolithography steps when manufacturing the backplane substrate. That is, five photomasks are required.
  • a display device is manufactured using the same number of photomasks as in the case where one or two source lines are provided per pixel column. be able to. As a result, the manufacturing cost of a display device having four source lines per pixel column is prevented from increasing more than the manufacturing cost of a display device having one or two source lines per pixel column. can do.
  • FIGS. 20 An example of a method for manufacturing the pixel 11 (i + 3, j) and the like having the structure shown in FIG. 14 is shown in FIGS. 20 (A), (B), (C), FIG. 21 (A), (B), and FIG. 22 (A), (B) are shown in FIG. 17 (A), (B), (C), respectively. 18A and 18B, and FIGS. 19A and 19B.
  • the manufacturing method illustrated in FIGS. 20 to 22 is different from the above-described manufacturing method in that the impurity semiconductor layer 35 is not formed in the step illustrated in FIG.
  • a metal oxide can be used as a semiconductor layer formed over the insulating layer 34.
  • the semiconductor layer can be formed by a sputtering method.
  • the semiconductor layer can be formed by a sputtering method using an In—Ga—Zn-based oxide as a target.
  • Other steps can be performed in the same manner as the manufacturing method illustrated in FIGS.
  • a conductive layer that can be used for a wiring such as a gate line or a source line
  • a low-resistance material such as a metal or an alloy is preferably used because wiring resistance can be reduced.
  • the width of the wiring itself may increase or the aperture ratio may decrease as the number of wirings increases. .
  • the light from the backlight unit can be efficiently extracted by devising the shape of the end portion of the conductive layer.
  • FIG. 23A shows a cross-sectional view of the conductive layer 33 constituting the source line and the vicinity thereof.
  • the conductive layer 33 has an inverted taper at its end.
  • the conductive layer 33 can be regarded as, for example, the conductive layer 33a, the conductive layer 33b, and the conductive layer 33c.
  • the conductive layer 33 can be regarded as, for example, the conductive layer 51.
  • the taper angle refers to the angle between the bottom surface (surface in contact with the surface to be formed) and the side surface at the end of the thin film.
  • the taper angle is greater than 0 degrees and less than 180 degrees.
  • a case where the taper angle is smaller than 90 degrees is called a forward taper, and a case where the taper angle is larger than 90 degrees is called a reverse taper.
  • part of the light 50 incident from the backlight unit is reflected by the side surface of the conductive layer 33 and reaches the liquid crystal 22 because the conductive layer 33 has an inversely tapered shape. .
  • the light extraction efficiency can be increased as compared with the case where the side surface of the conductive layer 33 is vertical and the case where the conductive layer 33 has a forward tapered shape.
  • the taper angle of the conductive layer 33 is greater than 90 degrees and less than 135 degrees, preferably 91 degrees or more and 120 degrees or less, more preferably 95 degrees or more and 110 degrees or less.
  • FIG. 23B illustrates an example in which the conductive layer 31 included in the gate line or the like has an inversely tapered shape.
  • the conductive layer 31 also has an inversely tapered shape, so that the light extraction efficiency can be more effectively increased.
  • the transistor illustrated in FIG. 24A includes a semiconductor layer 37 between the semiconductor layer 32 and the impurity semiconductor layer 35.
  • the semiconductor layer 37 may be formed of a semiconductor film similar to the semiconductor layer 32.
  • the semiconductor layer 37 functions as an etching stopper for preventing the semiconductor layer 32 from disappearing due to the etching when the impurity semiconductor layer 35 is etched. Note that, although FIG. 24A shows an example in which the semiconductor layer 37 is separated to the left and right, a part of the semiconductor layer 37 may cover the channel formation region of the semiconductor layer 32.
  • the semiconductor layer 37 may contain impurities having a lower concentration than the impurity semiconductor layer 35. As a result, the semiconductor layer 37 can function as an LDD (Lightly Doped Drain) region, and the hot channel effect when the transistor is driven can be suppressed.
  • LDD Lightly Doped Drain
  • the insulating layer 84 is provided over the channel formation region of the semiconductor layer 32.
  • the insulating layer 84 functions as an etching stopper when the impurity semiconductor layer 35 is etched.
  • a transistor illustrated in FIG. 24C includes a semiconductor layer 32 p instead of the semiconductor layer 32.
  • the semiconductor layer 32p includes a highly crystalline semiconductor film.
  • the semiconductor layer 32p includes a polycrystalline semiconductor or a single crystal semiconductor. Thus, a transistor with high field effect mobility can be obtained.
  • a transistor illustrated in FIG. 24D includes a semiconductor layer 32 p in a channel formation region of the semiconductor layer 32.
  • the transistor illustrated in FIG. 24D can be formed by locally crystallization by irradiating a semiconductor film serving as the semiconductor layer 32 with laser light or the like. Thereby, a transistor with high field effect mobility can be realized.
  • the transistor illustrated in FIG. 24E includes a crystalline semiconductor layer 32p in a channel formation region of the semiconductor layer 32 of the transistor illustrated in FIG.
  • the transistor illustrated in FIG. 24F includes a crystalline semiconductor layer 32p in a channel formation region of the semiconductor layer 32 of the transistor illustrated in FIG.
  • FIG. 25A is a top view of the transistor 200a.
  • 25B corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line X1-X2 in FIG. 25A, and
  • FIG. 25C is between the dashed-dotted line Y1-Y2 shown in FIG. This corresponds to a cross-sectional view of the cut surface in FIG.
  • some components such as an insulating layer having a function of a gate insulating layer
  • the alternate long and short dash line X1-X2 direction may be referred to as a channel length direction
  • the alternate long and short dash line Y1-Y2 direction may be referred to as a channel width direction. Note that in the top view of the transistor, some components may be omitted in the following drawings as in FIG. 25A.
  • the transistor 200a includes a conductive layer 221 over the insulating layer 224, an insulating layer 211 over the insulating layer 224 and the conductive layer 221, a semiconductor layer 231 over the insulating layer 211, and a conductive layer over the semiconductor layer 231 and the insulating layer 211.
  • the insulating layer 224 can be a substrate instead of an insulating layer.
  • the substrate can be a substrate including a material similar to that of the substrate 14 described in Embodiment 1.
  • the conductive layer 221 and the conductive layer 223 can include the same material as that of the conductive layer 31 described in Embodiment 1, for example.
  • the insulating layer 211 can include a material similar to that of the insulating layer 34 described in Embodiment 1, for example.
  • the conductive layer 222a and the conductive layer 222b can include the same material as that of the conductive layer 33 and the conductive layer 51 described in Embodiment 1, for example.
  • the insulating layer 212 can include a material similar to that of the insulating layer 82 described in Embodiment 1.
  • a semiconductor layer containing a metal oxide can be used as in the semiconductor layer 32 described in Embodiment 1.
  • the semiconductor layer 231 is described as a semiconductor layer containing a metal oxide.
  • the insulating layer 211 and the insulating layer 212 have an opening 235.
  • the conductive layer 223 is electrically connected to the conductive layer 221 through the opening 235.
  • the insulating layer 211 has a function as a first gate insulating layer of the transistor 200a
  • the insulating layer 212 has a function as a second gate insulating layer of the transistor 200a.
  • the conductive layer 221 functions as a first gate
  • the conductive layer 222a functions as one of a source and a drain
  • the conductive layer 222b functions as the other of the source and the drain. It has the function of.
  • the conductive layer 223 functions as a second gate.
  • the transistor 200a is a so-called channel etch transistor and has a dual gate structure.
  • the transistor 200a can be formed without the conductive layer 223.
  • the transistor 200a is a so-called channel etch type transistor and has a bottom gate structure.
  • the semiconductor layer 231 is positioned so as to face the conductive layer 221 and the conductive layer 223, and is sandwiched between conductive layers having functions of two gates.
  • the length of the conductive layer 223 in the channel length direction and the length of the conductive layer 223 in the channel width direction are longer than the length of the semiconductor layer 231 in the channel length direction and the length of the semiconductor layer 231 in the channel width direction, respectively.
  • the entire semiconductor layer 231 is covered with the conductive layer 223 with the insulating layer 212 interposed therebetween.
  • the conductive layer 221 and the conductive layer 223 have a region that is connected to the opening 235 provided in the insulating layer 211 and the insulating layer 212 and located outside the side end of the semiconductor layer 231.
  • the semiconductor layer 231 included in the transistor 200a can be electrically surrounded by the electric fields of the conductive layer 221 and the conductive layer 223.
  • a device structure of a transistor that electrically surrounds a semiconductor layer in which a channel formation region is formed by an electric field of the first gate and the second gate as in the transistor 200a is referred to as a surrounded channel (s-channel) structure. Can do.
  • the transistor 200a Since the transistor 200a has an s-channel structure, an electric field for inducing a channel by the conductive layer 221 having the function of the first gate can be effectively applied to the semiconductor layer 231, and thus the current of the transistor 200a The driving capability is improved and high on-current characteristics can be obtained. Further, since the on-state current can be increased, the transistor 200a can be miniaturized. In addition, since the transistor 200a has a structure in which the semiconductor layer 231 is surrounded by the conductive layer 221 having the function of the first gate and the conductive layer 223 having the function of the second gate, the mechanical strength of the transistor 200a is increased. Can be increased.
  • the frame width is narrow (also referred to as a narrow frame) by using the transistor 200a for a driver circuit, typically a gate driver.
  • a display device can be provided.
  • FIG. 26A is a top view of the transistor 200b.
  • 26B corresponds to a cross-sectional view of a cross-sectional surface taken along the dashed-dotted line X1-X2 in FIG. 26A, and
  • FIG. 26C is between the dashed-dotted line Y1-Y2 shown in FIG. This corresponds to a cross-sectional view of the cut surface in FIG.
  • the transistor 200b is different from the transistor 200a in that the semiconductor layer 231, the conductive layer 222a, the conductive layer 222b, and the insulating layer 212 have a stacked structure.
  • the insulating layer 212 includes an insulating layer 212a over the semiconductor layer 231, the conductive layer 222a, and the conductive layer 222b, and an insulating layer 212b over the insulating layer 212a.
  • the insulating layer 212 has a function of supplying oxygen to the semiconductor layer 231. That is, the insulating layer 212 includes oxygen.
  • the insulating layer 212a is an insulating layer that can transmit oxygen. Note that the insulating layer 212a also functions as a damage reducing film for the semiconductor layer 231 when the insulating layer 212b to be formed later is formed.
  • a silicon oxide film, a silicon oxynitride film, or the like with a thickness of 5 nm to 150 nm, preferably 5 nm to 50 nm can be used.
  • the insulating layer 212a preferably has a small amount of defects.
  • oxygen that enters the insulating layer 212a from the outside may not move to the outside of the insulating layer 212a, and oxygen may remain in the insulating layer 212a. Further, oxygen enters the insulating layer 212a and oxygen contained in the insulating layer 212a moves to the outside of the insulating layer 212a, so that oxygen may move in the insulating layer 212a.
  • oxygen released from the insulating layer 212b provided over the insulating layer 212a is moved to the semiconductor layer 231 through the insulating layer 212a. Can do.
  • an oxide insulating layer having a low level density due to nitrogen oxide can be used as the insulating layer 212a.
  • the level density attributed to the nitrogen oxide may be formed between the energy at the upper end of the valence band of the metal oxide and the energy at the lower end of the conduction band of the metal oxide.
  • a silicon oxynitride film with a low emission amount of nitrogen oxide, an aluminum oxynitride film with a low emission amount of nitrogen oxide, or the like can be used.
  • a silicon oxynitride film with a small amount of released nitrogen oxide is a film having a larger amount of released ammonia than a released amount of nitrogen oxide in a thermal desorption gas analysis (TDS) method.
  • the released amount of ammonia is 1 ⁇ 10 18 / cm 3 or more and 5 ⁇ 10 19 / cm 3 or less.
  • the amount of ammonia released is the amount released by heat treatment at a film surface temperature of 50 ° C. to 650 ° C., preferably 50 ° C. to 550 ° C.
  • Nitrogen oxide (NO x , x is larger than 0 and 2 or less, preferably 1 or more and 2 or less), typically NO 2 or NO forms a level in the insulating layer 212a or the like.
  • the level is located in the energy gap of the semiconductor layer 231. Therefore, when nitrogen oxide diffuses to the interface between the insulating layer 212a and the semiconductor layer 231, the level may trap electrons on the insulating layer 212a side. As a result, trapped electrons remain in the vicinity of the interface between the insulating layer 212a and the semiconductor layer 231 and shift the threshold voltage of the transistor in the positive direction.
  • Nitrogen oxide reacts with ammonia and oxygen in heat treatment. Since nitrogen oxide contained in the insulating layer 212a reacts with ammonia contained in the insulating layer 212b in the heat treatment, nitrogen oxide contained in the insulating layer 212a is reduced. Therefore, electrons are not easily trapped at the interface between the insulating layer 212a and the semiconductor layer 231.
  • the oxide insulating layer as the insulating layer 212a, a shift in threshold voltage of the transistor can be reduced, and variation in electrical characteristics of the transistor can be reduced.
  • the oxide insulating layer has a nitrogen concentration of 6 ⁇ 10 20 atoms / cm 3 or less as measured by SIMS.
  • oxide insulating layer By forming the oxide insulating layer using a PECVD method using silane and dinitrogen monoxide with a substrate temperature of 220 ° C. or higher and 350 ° C. or lower, a dense and high hardness film is formed. be able to.
  • the insulating layer 212b is an oxide insulating layer containing more oxygen than oxygen that satisfies the stoichiometric composition. Part of oxygen is released from the oxide insulating layer by heating. Note that in TDS, the above oxide insulating layer has a region where the amount of released oxygen is 1.0 ⁇ 10 19 atoms / cm 3 or more, preferably 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the amount of released oxygen is the total amount when the temperature of the heat treatment in TDS is 50 ° C. or higher and 650 ° C. or lower, or 50 ° C. or higher and 550 ° C. or lower.
  • the amount of released oxygen is the total amount in terms of oxygen atoms in TDS.
  • a silicon oxide film, a silicon oxynitride film, or the like with a thickness of 30 nm to 500 nm, preferably 50 nm to 400 nm can be used.
  • the insulating layer 212b preferably has a small amount of defects.
  • the interface between the insulating layer 212a and the insulating layer 212b may not be clearly confirmed. Therefore, in this embodiment, the interface between the insulating layer 212a and the insulating layer 212b is illustrated by a broken line. Note that although a two-layer structure of the insulating layer 212a and the insulating layer 212b has been described in this embodiment mode, the present invention is not limited thereto, and for example, a single-layer structure of the insulating layer 212a or a stacked structure of three or more layers may be used. Good.
  • the semiconductor layer 231 includes a semiconductor layer 231_1 over the insulating layer 211 and a semiconductor layer 231_2 over the semiconductor layer 231_1.
  • the semiconductor layer 231_1 and the semiconductor layer 231_2 each have the same element.
  • the semiconductor layer 231_1 and the semiconductor layer 231_2 preferably include the element included in the semiconductor layer 231 described above.
  • the semiconductor layer 231_1 and the semiconductor layer 231_2 have a region where the atomic ratio of In to the element M is large.
  • the vicinity means that when In is 4, M is 1.5 or more and 2.5 or less, and Zn is 2 or more and 4 or less.
  • the manufacturing cost can be reduced because the semiconductor layer 231_1 and the semiconductor layer 231_2 can be formed using the same sputtering target.
  • the semiconductor layer 231_1 and the semiconductor layer 231_2 can be formed continuously in a vacuum in the same chamber; thus, impurities are taken into the interface between the semiconductor layer 231_1 and the semiconductor layer 231_2. Can be suppressed.
  • the semiconductor layer 231_1 may have a region with lower crystallinity than the semiconductor layer 231_2.
  • the crystallinity of the semiconductor layer 231_1 and the semiconductor layer 231_2 is analyzed using, for example, X-ray diffraction (XRD: X-Ray Diffraction), or using a transmission electron microscope (TEM: Transmission Electron Microscope). Can be analyzed.
  • a region with low crystallinity of the semiconductor layer 231_1 serves as a diffusion path for excess oxygen, and excess oxygen can be diffused also into the semiconductor layer 231_2 with higher crystallinity than the semiconductor layer 231_1.
  • a highly reliable transistor can be provided by using a stacked structure of semiconductor layers having different crystal structures and using a region with low crystallinity as an excess oxygen diffusion path.
  • the semiconductor layer 231_2 includes a region having higher crystallinity than the semiconductor layer 231_1, impurities that can be mixed into the semiconductor layer 231 can be suppressed. In particular, by increasing the crystallinity of the semiconductor layer 231_2, damage in forming the conductive layer 222a and the conductive layer 222b can be suppressed.
  • the surface of the semiconductor layer 231, that is, the surface of the semiconductor layer 231 ⁇ / b> _ ⁇ b> 2 is exposed to an etchant or an etching gas when forming the conductive layer 222 a and the conductive layer 222 b.
  • the semiconductor layer 231_2 has a region with high crystallinity, the semiconductor layer 231_2 has excellent etching resistance as compared with the semiconductor layer 231_1 with low crystallinity. Therefore, the semiconductor layer 231_2 functions as an etching stopper.
  • the semiconductor layer 231_1 may have a higher carrier density because it includes a region with lower crystallinity than the semiconductor layer 231_2.
  • the Fermi level may be relatively higher than the conduction band of the semiconductor layer 231_1. Accordingly, the lower end of the conduction band of the semiconductor layer 231_1 is lowered, and the energy difference between the lower end of the conduction band of the semiconductor layer 231_1 and a trap level that can be formed in the gate insulating layer (here, the insulating layer 211) is increased. There is a case. When the energy difference is increased, the charge trapped in the gate insulating layer is reduced, and the variation in threshold voltage of the transistor may be reduced in some cases. Further, when the carrier density of the semiconductor layer 231_1 is increased, the field-effect mobility of the semiconductor layer 231 can be increased.
  • the present invention is not limited to this, and a structure in which three or more layers are stacked may be employed.
  • the conductive layer 222a included in the transistor 200b includes a conductive layer 222a_1, a conductive layer 222a_2 over the conductive layer 222a_1, and a conductive layer 222a_3 over the conductive layer 222a_2.
  • the conductive layer 222b included in the transistor 200b includes a conductive layer 222b_1, a conductive layer 222b_2 over the conductive layer 222b_1, and a conductive layer 222b_3 over the conductive layer 222b_2.
  • the conductive layer 222a_1, the conductive layer 222b_1, the conductive layer 222a_3, and the conductive layer 222b_3 include any one or more selected from titanium, tungsten, tantalum, molybdenum, indium, gallium, tin, and zinc. It is preferable.
  • the conductive layer 222a_2 and the conductive layer 222b_2 preferably include one or more selected from copper, aluminum, and silver.
  • an In—Sn oxide or an In—Zn oxide is used for the conductive layer 222a_1, the conductive layer 222b_1, the conductive layer 222a_3, and the conductive layer 222b_3, and copper is used for the conductive layer 222a_2 and the conductive layer 222b_2. it can.
  • the end portion of the conductive layer 222a_1 has a region located outside the end portion of the conductive layer 222a_2, and the conductive layer 222a_3 covers a top surface and side surfaces of the conductive layer 222a_2 and is in contact with the conductive layer 222a_1.
  • the end portion of the conductive layer 222b_1 has a region located outside the end portion of the conductive layer 222b_2, and the conductive layer 222b_3 covers a top surface and side surfaces of the conductive layer 222b_2 and is in contact with the conductive layer 222b_1.
  • the above structure is preferable because the wiring resistance of the conductive layers 222a and 222b can be reduced and the diffusion of copper into the semiconductor layer 231 can be suppressed.
  • FIG. 27A is a top view of the transistor 200c.
  • 27B corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line X1-X2 in FIG. 27A, and
  • FIG. 27C is between the dashed-dotted line Y1-Y2 shown in FIG. This corresponds to a cross-sectional view of the cut surface in FIG.
  • the transistor 200c includes a conductive layer 221 over the insulating layer 224, an insulating layer 211 over the conductive layer 221 and the insulating layer 224, a semiconductor layer 231 over the insulating layer 211, and an insulating layer over the semiconductor layer 231 and the insulating layer 211.
  • the insulating layer 211, the insulating layer 216, and the insulating layer 212 have an opening 235.
  • the conductive layer 221 having a function as the first gate of the transistor 200c is electrically connected to the conductive layer 223 having a function as the second gate of the transistor 200c through the opening 235.
  • the insulating layer 216 includes an opening 238a and an opening 238b.
  • the conductive layer 222a functioning as one of the source and the drain of the transistor 200c is electrically connected to the semiconductor layer 231 through the opening 238a.
  • the conductive layer 222b functioning as the other of the source and the drain of the transistor 200c is electrically connected to the semiconductor layer 231 through the opening 238b.
  • the insulating layer 216 functions as a channel protective layer of the transistor 200c.
  • the channel formation region of the semiconductor layer 231 may be damaged when the conductive layer 222a and the conductive layer 222b are formed by an etching method or the like.
  • the electrical characteristics of the transistor may become unstable.
  • a semiconductor layer is formed by forming the insulating layer 216, providing the opening 238a and the opening 238b, forming a conductive layer, and processing the conductive layer by an etching method or the like to form the conductive layer 222a and the conductive layer 222b. Damage to the channel formation region of the layer 231 can be suppressed. Thereby, the electrical characteristics of the transistor can be stabilized and a highly reliable transistor can be realized.
  • the insulating layer 216 can include a material similar to that of the insulating layer 212, for example.
  • the insulating layer 216 preferably has an excess oxygen region.
  • oxygen can be supplied to the channel formation region of the semiconductor layer 231. Accordingly, oxygen vacancies formed in the channel formation region can be filled with excess oxygen; thus, a highly reliable display device can be provided.
  • an impurity element is preferably added to the semiconductor layer 231 after the opening 238a and the opening 238b are formed.
  • an element that forms oxygen vacancies or an element that bonds with oxygen vacancies is preferably added.
  • the transistor 200c is a so-called channel protection transistor and has a dual-gate structure.
  • the transistor 200c has an s-channel structure like the transistors 200a and 200b. With such a structure, the semiconductor layer 231 included in the transistor 200c can be electrically surrounded by an electric field of the conductive layer 221 and the conductive layer 223.
  • the transistor 200c Since the transistor 200c has an s-channel structure, an electric field for inducing a channel by the conductive layer 221 or the conductive layer 223 can be effectively applied to the semiconductor layer 231. Accordingly, the current driving capability of the transistor 200c is improved, and high on-current characteristics can be obtained. In addition, since the on-state current can be increased, the transistor 200c can be miniaturized. In addition, since the transistor 200c has a structure in which the semiconductor layer 231 is surrounded by the conductive layer 221 and the conductive layer 223, the mechanical strength of the transistor 200c can be increased.
  • the transistor 200c can have a structure in which the conductive layer 223 is not provided.
  • the transistor 200c is a so-called channel protection type transistor and has a bottom gate structure.
  • FIGS. 28A, 28B, 28C, and 28D An example of a structure of the transistor will be described with reference to FIGS. 28A, 28B, 28C, and 28D.
  • FIGS. 28A and 28B are cross-sectional views of the transistor 200d
  • FIGS. 28C and 28D are cross-sectional views of the transistor 200e.
  • the transistor 200d is a modification of the transistor 200b described above
  • the transistor 200e is a modification of the transistor 200c described above. Therefore, in FIGS. 28A, 28B, 28C, and 28D, portions having functions similar to those of the transistors 200b and 200c are denoted by the same reference numerals, and detailed description thereof is omitted.
  • FIG. 28A is a cross-sectional view of the transistor 200d in the channel length direction
  • FIG. 28B is a cross-sectional view of the transistor 200d in the channel width direction
  • FIG. 28C is a cross-sectional view of the transistor 200e in the channel length direction
  • FIG. 28D is a cross-sectional view of the transistor 200e in the channel width direction.
  • the transistor 200d illustrated in FIGS. 28A and 28B is not provided with the conductive layer 223 and the opening 235 as compared to the transistor 200b.
  • the transistor 200d is different from the transistor 200b in the structure of the insulating layer 212, the conductive layer 222a, and the conductive layer 222b.
  • the insulating layer 212 includes an insulating layer 212c and an insulating layer 212d over the insulating layer 212c.
  • the insulating layer 212c has a function of supplying oxygen to the semiconductor layer 231 and a function of suppressing entry of impurities (typically water, hydrogen, and the like).
  • impurities typically water, hydrogen, and the like.
  • an aluminum oxide film, an aluminum oxynitride film, or an aluminum nitride oxide film can be used.
  • the insulating layer 212c is preferably an aluminum oxide film formed by a reactive sputtering method.
  • a method for forming an aluminum oxide film by a reactive sputtering method the following method can be given.
  • a mixed gas of an inert gas (typically Ar gas) and oxygen gas is introduced into the sputtering chamber.
  • an aluminum oxide film can be formed by applying a voltage to the aluminum target disposed in the sputtering chamber.
  • a power supply which applies a voltage to an aluminum target DC power supply, AC power supply, or RF power supply is mentioned.
  • use of a DC power source is preferable because productivity is improved.
  • the insulating layer 212d has a function of suppressing entry of impurities (typically water, hydrogen, and the like).
  • impurities typically water, hydrogen, and the like.
  • a silicon nitride film, a silicon nitride oxide film, or a silicon oxynitride film can be used.
  • a silicon nitride film formed by PECVD is preferable because a high film density can be easily obtained. Note that a silicon nitride film formed by PECVD may have a high hydrogen concentration in the film.
  • the transistor 200d is a transistor having a single gate structure.
  • the number of masks can be reduced, so that productivity can be increased.
  • a transistor 200e illustrated in FIGS. 28C and 28D is different from the transistor 200c in the structures of the insulating layer 216 and the insulating layer 212.
  • the transistor 200e includes an insulating layer 216a instead of the insulating layer 216, and includes an insulating layer 212d instead of the insulating layer 212.
  • the semiconductor layer 231 includes a semiconductor layer 231_1 and a semiconductor layer 231_2.
  • the insulating layer 216a has a function similar to that of the insulating layer 212c.
  • the structure of the transistor 200d and the transistor 200e can be manufactured using an existing production line without much capital investment.
  • a production line for hydrogenated amorphous silicon can be easily replaced with a production line for oxide semiconductors.
  • FIG. 29A is a top view of the transistor 200f.
  • 29B corresponds to a cross-sectional view of a cross-sectional surface taken along the dashed-dotted line X1-X2 in FIG. 29A
  • FIG. 29C is between the dashed-dotted line Y1-Y2 shown in FIG. It corresponds to a cross-sectional view of a cut surface in
  • a transistor 200f illustrated in FIGS. 29A, 29B, and 29C includes a conductive layer 221 over the insulating layer 224, an insulating layer 211 over the conductive layer 221 and the insulating layer 224, and a semiconductor over the insulating layer 211.
  • the layer 231, the insulating layer 212 over the semiconductor layer 231, the conductive layer 223 over the insulating layer 212, and the insulating layer 215 over the insulating layer 211, the semiconductor layer 231, and the conductive layer 223 are provided.
  • the semiconductor layer 231 includes a channel formation region 231 i overlapping with the conductive layer 223, a source region 231 s in contact with the insulating layer 215, and a drain region 231 d in contact with the insulating layer 215.
  • the insulating layer 215 includes nitrogen or hydrogen.
  • nitrogen or hydrogen in the insulating layer 215 is added to the source region 231s and the drain region 231d.
  • the carrier density is increased by adding nitrogen or hydrogen.
  • the transistor 200f may include a conductive layer 222a electrically connected to the source region 231s through an opening 236a provided in the insulating layer 215.
  • the transistor 200f may include a conductive layer 222b that is electrically connected to the drain region 231d through an opening 236b provided in the insulating layer 215.
  • the insulating layer 211 has a function as a first gate insulating layer, and the insulating layer 212 has a function as a second gate insulating layer.
  • the insulating layer 215 functions as a protective insulating layer.
  • the insulating layer 212 has an excess oxygen region.
  • excess oxygen can be supplied to the channel formation region 231 i included in the semiconductor layer 231. Accordingly, oxygen vacancies that can be formed in the channel formation region 231i can be filled with excess oxygen; thus, a highly reliable display device can be provided.
  • excess oxygen may be supplied to the insulating layer 211 formed below the semiconductor layer 231.
  • excess oxygen contained in the insulating layer 211 can be supplied also to the source region 231s and the drain region 231d included in the semiconductor layer 231.
  • the resistance of the source region 231s and the drain region 231d may increase.
  • the insulating layer 212 formed above the semiconductor layer 231 has excess oxygen, it is possible to selectively supply excess oxygen only to the channel formation region 231i.
  • excess oxygen is supplied to the channel formation region 231i, the source region 231s, and the drain region 231d, and then the carrier density of the source region 231s and the drain region 231d is selectively increased, whereby the source region 231s and the drain region 231d. It is possible to suppress the increase in resistance.
  • the source region 231s and the drain region 231d included in the semiconductor layer 231 preferably each include an element that forms oxygen vacancies or an element that bonds to oxygen vacancies.
  • an element that forms oxygen vacancies or an element that combines with oxygen vacancies typically, hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, a rare gas element, or the like can be given.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • one or more elements that form oxygen vacancies or oxygen deficiencies are included in the insulating layer 215, they diffuse from the insulating layer 215 to the source region 231s and the drain region 231d, and / or impurities
  • the source region 231s and the drain region 231d are added by the addition process.
  • the impurity element When the impurity element is added to the metal oxide, the bond between the metal element in the metal oxide and oxygen is cut, and oxygen vacancies are formed.
  • oxygen bonded to the metal element in the metal oxide is bonded to the impurity element, oxygen is released from the metal element, and oxygen vacancies are formed.
  • the carrier density is increased and the conductivity is increased.
  • the conductive layer 221 has a function as a first gate
  • the conductive layer 223 has a function as a second gate
  • the conductive layer 222a has a function as a source
  • the conductive layer 222b has a function as a drain.
  • the insulating layer 211 and the insulating layer 212 are provided with openings 237.
  • the conductive layer 221 is electrically connected to the conductive layer 223 through the opening 237. Therefore, the same potential is applied to the conductive layer 221 and the conductive layer 223. Note that different potentials may be applied to the conductive layer 221 and the conductive layer 223 without providing the opening 237.
  • the conductive layer 221 may be used as a light-shielding film without providing the opening 237. For example, when the conductive layer 221 is formed using a light-blocking material, light from below irradiated to the channel formation region 231i can be suppressed.
  • the semiconductor layer 231 includes a conductive layer 221 functioning as a first gate and a conductive layer 223 functioning as a second gate. It is located so as to face each other, and is sandwiched between conductive layers that function as two gates.
  • the transistor 200f has an s-channel structure.
  • the semiconductor layer 231 included in the transistor 200f is electrically connected by an electric field of the conductive layer 221 having a function as a first gate and the conductive layer 223 having a function as a second gate. Can be surrounded.
  • the transistor 200f Since the transistor 200f has an s-channel structure, an electric field for inducing a channel by the conductive layer 221 or the conductive layer 223 can be effectively applied to the semiconductor layer 231. Accordingly, the current driving capability of the transistor 200f is improved, and high on-current characteristics can be obtained. In addition, since the on-state current can be increased, the transistor 200f can be miniaturized. In addition, since the transistor 200f has a structure in which the semiconductor layer 231 is surrounded by the conductive layer 221 and the conductive layer 223, the mechanical strength of the transistor 200f can be increased.
  • the transistor 200f may be referred to as a TGSA (Top Gate Self-Aligned) FET because of the position of the conductive layer 223 with respect to the semiconductor layer 231 or the formation method of the conductive layer 223.
  • TGSA Top Gate Self-Aligned
  • the transistor 200f may have a structure in which two or more semiconductor layers 231 are stacked as in the transistor 200b.
  • the insulating layer 212 is provided only in a portion overlapping with the conductive layer 223; however, the present invention is not limited to this, and the insulating layer 212 can cover the semiconductor layer 231. Alternatively, the conductive layer 221 may be omitted.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • a polycrystalline silicon layer In order to form a polycrystalline silicon layer with good crystallinity, it is preferable to provide an amorphous silicon layer on a substrate and crystallize the amorphous silicon layer by irradiating it with laser light.
  • a polycrystalline silicon layer can be formed in a desired region on the substrate by using a laser beam as a linear beam and moving the substrate while irradiating the amorphous silicon layer with the linear beam.
  • a method using a linear beam has a relatively good throughput.
  • a laser beam is irradiated a plurality of times while moving relatively to a certain region
  • variations in crystallinity are likely to occur due to fluctuations in the output of the laser beam and changes in the beam profile resulting therefrom.
  • a semiconductor layer crystallized by the above method is used for a transistor included in a pixel of a display device, a random stripe pattern due to variation in crystallinity may be displayed when an image is displayed.
  • the length of the linear beam is ideally longer than the length of one side of the substrate, but the length of the linear beam is limited by the output of the laser oscillator and the configuration of the optical system. Therefore, in the processing of a large substrate, it is realistic to irradiate the laser by folding the substrate surface. For this reason, a region where laser light is overlapped and irradiated is generated. Since the crystallinity of the region is easily different from the crystallinity of other regions, display unevenness may occur in the region.
  • the amorphous silicon layer formed on the substrate may be locally irradiated with laser to be crystallized. With local laser irradiation, it is easy to form a polycrystalline silicon layer with little variation in crystallinity.
  • FIG. 30A illustrates a method for locally irradiating an amorphous silicon layer formed over a substrate with laser.
  • Laser light 826 emitted from the optical system unit 821 is reflected by the mirror 822 and enters the microlens array 823.
  • the microlens array 823 condenses the laser light 826 to form a plurality of laser beams 827.
  • a substrate 830 on which an amorphous silicon layer 840 is formed is fixed to the stage 815.
  • a plurality of polycrystalline silicon layers 841 can be formed at the same time.
  • Each microlens included in the microlens array 823 is preferably provided in accordance with the pixel pitch of the display device. Alternatively, it may be provided at intervals of an integer multiple of the pixel pitch. In any case, a polycrystalline silicon layer can be formed in a region corresponding to all the pixels by repeating laser irradiation and movement of the stage 815 in the X direction or Y direction.
  • the microlens array 823 has M rows and N columns (M and N are natural numbers) microlenses at a pixel pitch, first, laser light is irradiated at a predetermined start position, and M rows and N columns of the polycrystalline silicon layer 841. Can be formed. Then, the substrate is moved by a distance corresponding to N columns in the row direction and irradiated with laser light, and further, an M row and N column polycrystalline silicon layer 841 is formed, thereby forming an M row and 2N column polycrystalline silicon layer 841. be able to. By repeating this process, a plurality of polycrystalline silicon layers 841 can be formed in a desired region.
  • M and N are natural numbers
  • the laser irradiation may be performed by moving the distance by N columns in the row direction, and the movement of the distance for M rows in the column direction and the laser light irradiation may be repeated.
  • a polycrystalline silicon layer can be formed at a pixel pitch even by a method of performing laser irradiation while moving the stage 815 in one direction.
  • the size of the laser beam 827 can be set to an area that includes the entire semiconductor layer of one transistor, for example. Alternatively, the area can be such that the entire channel formation region of one transistor is included. Alternatively, the area can be such that part of a channel formation region of one transistor is included. These may be used properly according to the electrical characteristics of the required transistors.
  • the size of the laser beam 827 can be an area enough to include the entire semiconductor layer of each transistor in one pixel.
  • the size of the laser beam 827 may be an area that includes the entire semiconductor layer of the transistor included in the plurality of pixels.
  • a mask 824 may be provided between the mirror 822 and the microlens array 823.
  • the mask 824 is provided with a plurality of openings corresponding to the respective microlenses. The shape of the opening can be reflected in the shape of the laser beam 827.
  • a circular opening as shown in FIG. 31A
  • a circular laser beam 827 can be obtained.
  • a rectangular laser beam 827 can be obtained.
  • the mask 824 is effective when, for example, it is desired to crystallize only the channel formation region of the transistor. Note that the mask 824 may be provided between the optical system unit 821 and the mirror 822 as shown in FIG.
  • FIG. 30B is a perspective view illustrating a main structure of a laser crystallization apparatus that can be used in the local laser irradiation process described above.
  • the laser crystallization apparatus includes a moving mechanism 812, a moving mechanism 813, and a stage 815 that are components of the XY stage. Further, a laser oscillator 820 for shaping the laser beam 827, an optical system unit 821, a mirror 822, and a microlens array 823 are provided.
  • the moving mechanism 812 and the moving mechanism 813 have a function of reciprocating linear motion in the horizontal direction.
  • a mechanism for supplying power to the moving mechanism 812 and the moving mechanism 813 for example, a ball screw mechanism 816 driven by a motor can be used. Since the moving directions of the moving mechanism 812 and the moving mechanism 813 intersect each other vertically, the stage 815 fixed to the moving mechanism 813 can be freely moved in the X direction and the Y direction.
  • the stage 815 has a fixing mechanism such as a vacuum suction mechanism, and can fix the substrate 830 and the like. Moreover, the stage 815 may have a heating mechanism as needed. Although not shown, the stage 815 includes a pusher pin and its vertical mechanism, and the substrate 830 and the like can be moved up and down when the substrate 830 and the like are carried in and out.
  • the laser oscillator 820 only needs to be able to output light having a wavelength and intensity suitable for the purpose of processing, and is preferably a pulse laser but may be a CW laser.
  • a pulse laser that can emit ultraviolet light with a wavelength of 351 nm to 353 nm (XeF), 308 nm (XeCl), or the like can be used.
  • XeF 351 nm to 353 nm
  • XeCl 308 nm
  • a double wave (515 nm, 532 nm, etc.) or a triple wave (343 nm, 355 nm, etc.) of a solid laser (YAG laser, fiber laser, etc.) may be used.
  • a plurality of laser oscillators 820 may be provided.
  • the optical system unit 821 includes, for example, a mirror, a beam expander, a beam homogenizer, and the like, and can extend the laser light 825 output from the laser oscillator 820 while making the in-plane distribution of the energy uniform.
  • a dielectric multilayer mirror can be used as the mirror 822, and the mirror 822 is installed so that the incident angle of the laser beam is approximately 45 °.
  • the microlens array 823 can have a shape in which a plurality of convex lenses are provided on the upper surface or upper and lower surfaces of a quartz plate.
  • the CAC-OS is one structure of a material in which elements forming a metal oxide are unevenly distributed with a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof.
  • elements forming a metal oxide are unevenly distributed with a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof.
  • the state mixed with is also referred to as a mosaic or patch.
  • the metal oxide preferably contains at least indium.
  • One kind selected from the above or a plurality of kinds may be included.
  • a CAC-OS in In-Ga-Zn oxide is an indium oxide (hereinafter referred to as InO).
  • X1 (X1 is greater real than 0) and.), or indium zinc oxide (hereinafter, in X2 Zn Y2 O Z2 ( X2, Y2, and Z2 is larger real than 0) and a.) or the like, Gallium oxide (hereinafter referred to as GaO X3 (X3 is a real number greater than 0)) or gallium zinc oxide (hereinafter referred to as Ga X4 Zn Y4 O Z4 (where X4, Y4, and Z4 are greater than 0)) to.) and the like, the material becomes mosaic by separate into, mosaic InO X1 or in X2 Zn Y2 O Z2, is a configuration in which uniformly distributed in the film (hereinafter Also referred to as a cloud-like.) A.
  • CAC-OS includes a region GaO X3 is the main component, and In X2 Zn Y2 O Z2, or InO X1 is the main component region is a composite metal oxide having a structure that is mixed.
  • the first region indicates that the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that in the second region.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O.
  • ZnO ZnO
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have c-axis orientation and are connected without being oriented in the ab plane.
  • CAC-OS relates to a material structure of a metal oxide.
  • CAC-OS refers to a region observed in the form of nanoparticles mainly composed of Ga in a material structure including In, Ga, Zn and O, and nanoparticles mainly composed of In.
  • the region observed in a shape is a configuration in which the regions are randomly dispersed in a mosaic shape. Therefore, in the CAC-OS, the crystal structure is a secondary element.
  • the CAC-OS does not include a stacked structure of two or more kinds of films having different compositions.
  • a structure composed of two layers of a film mainly containing In and a film mainly containing Ga is not included.
  • a region GaO X3 is the main component, and In X2 Zn Y2 O Z2 or InO X1 is the main component region, in some cases clear boundary can not be observed.
  • the CAC-OS includes a region that is observed in a part of a nanoparticle mainly including the metal element and a nanoparticle mainly including In.
  • the region observed in the form of particles refers to a configuration in which each region is randomly dispersed in a mosaic shape.
  • the CAC-OS can be formed by a sputtering method under a condition where the substrate is not intentionally heated, for example.
  • a CAC-OS is formed by a sputtering method
  • any one or more selected from an inert gas (typically argon), an oxygen gas, and a nitrogen gas may be used as a deposition gas. Good.
  • the flow rate ratio of the oxygen gas to the total flow rate of the deposition gas during film formation is preferably as low as possible. .
  • the CAC-OS has a feature that a clear peak is not observed when measurement is performed using a ⁇ / 2 ⁇ scan by an out-of-plane method, which is one of X-ray diffraction (XRD) measurement methods. Have. That is, it can be seen from X-ray diffraction that no orientation in the ab plane direction and c-axis direction of the measurement region is observed.
  • XRD X-ray diffraction
  • an electron diffraction pattern obtained by irradiating an electron beam with a probe diameter of 1 nm (also referred to as a nanobeam electron beam) has a ring-like region having a high luminance and a plurality of bright regions in the ring region. A point is observed. Therefore, it can be seen from the electron beam diffraction pattern that the crystal structure of the CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and the cross-sectional direction.
  • a region in which GaO X3 is a main component is obtained by EDX mapping obtained by using energy dispersive X-ray spectroscopy (EDX). It can be confirmed that a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component is unevenly distributed and mixed.
  • EDX energy dispersive X-ray spectroscopy
  • CAC-OS has a structure different from that of an IGZO compound in which metal elements are uniformly distributed, and has a property different from that of an IGZO compound. That is, in the CAC-OS, a region in which GaO X3 or the like is a main component and a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component are phase-separated from each other, and each region is mainly composed of each element. Has a mosaic structure.
  • the region containing In X2 Zn Y2 O Z2 or InO X1 as a main component is a region having higher conductivity than the region containing GaO X3 or the like as a main component. That, In X2 Zn Y2 O Z2 or InO X1, is an area which is the main component, by carriers flow, conductive metal oxide is expressed. Accordingly, a region where In X2 Zn Y2 O Z2 or InO X1 is a main component is distributed in a cloud shape in the metal oxide, so that high field-effect mobility ( ⁇ ) can be realized.
  • regions GaO X3, etc. as a main component as compared to the In X2 Zn Y2 O Z2 or InO X1 is the main component area, it is highly regions insulating. That is, the region containing GaO X3 or the like as a main component is distributed in the metal oxide, so that a leakage current can be suppressed and a good switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulating property caused by GaO X3 or the like and the conductivity caused by In X2 Zn Y2 O Z2 or InO X1 act in a complementary manner, resulting in high An on-current (I on ) and high field effect mobility ( ⁇ ) can be realized.
  • CAC-OS is optimal for various semiconductor devices including a display.
  • FIG. 32 shows a configuration example of the display device 10.
  • the display device 10 includes a display unit 17 provided on the substrate 14.
  • the display unit 17 includes a plurality of pixels 11 connected to the wiring GL and the wiring SL.
  • the display device 10 is provided with a plurality of TAB (Tape Automated Bonding) tapes 121a and a plurality of TAB tapes 121b.
  • the TAB tape 121a and the TAB tape 121b are provided at positions facing each other with the display unit 17 in between.
  • An integrated circuit on which the gate driver 12a and the like are formed is mounted on the TAB tape 121a, and an integrated circuit on which the gate driver 12b and the like are formed is mounted on the TAB tape 121b.
  • the gate driver 12a and the gate driver 12b are connected to a plurality of wirings GL and have a function of supplying a selection signal to the wiring GL.
  • the display device 10 is provided with a plurality of printed circuit boards 131a and a plurality of TAB tapes 132a, and is provided with a plurality of printed circuit boards 131b and a plurality of TAB tapes 132b.
  • the printed circuit board 131a and the TAB tape 132a, and the printed circuit board 131b and the TAB tape 132b are provided at positions facing each other with the display unit 17 in between.
  • Each printed circuit board 131a is connected to a plurality of TAB tapes 132a and has a function of distributing signals input from the outside to the TAB tapes 132a.
  • Each printed circuit board 131b is connected to a plurality of TAB tapes 132b and has a function of distributing signals input from the outside to the TAB tapes 132b.
  • an integrated circuit on which the source driver 13a and the like are formed is mounted on the TAB tape 132a
  • an integrated circuit on which the source driver 13b and the like are formed is mounted on the TAB tape 132b.
  • the source driver 13a and the source driver 13b are connected to a plurality of wirings SL and have a function of supplying signals to the wirings SL.
  • the gate driver 12a, the gate driver 12b, the source driver 13a, and the source driver 13b can be provided on the substrate 14 by a COG (Chip On Glass) method, a COF (Chip On Film) method, or the like.
  • COG Chip On Glass
  • COF Chip On Film
  • An electronic device exemplified below includes the display device of one embodiment of the present invention in the display portion. Therefore, the electronic device has a high resolution. In addition, the electronic device can achieve both high resolution and a large screen.
  • the display portion of the electronic device of one embodiment of the present invention can display an image having a resolution of, for example, full high vision, 4K2K, 8K4K, 16K8K, or higher.
  • the screen size of the display unit may be 20 inches or more diagonal, 30 inches or more diagonal, 50 inches diagonal, 60 inches diagonal, or 70 inches diagonal.
  • Examples of electronic devices include relatively large screens such as television devices, desktop or notebook personal computers, monitors for computers, digital signage (digital signage), and large game machines such as pachinko machines.
  • digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, portable information terminals, sound reproducing devices, and the like can be given.
  • the electronic device or the lighting device of one embodiment of the present invention can be incorporated along a curved surface of an inner wall or an outer wall of a house or a building, or an interior or exterior of an automobile.
  • the electronic device of one embodiment of the present invention may include an antenna. By receiving a signal with an antenna, video, information, and the like can be displayed on the display unit.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one embodiment of the present invention includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, It may have a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared).
  • the electronic device of one embodiment of the present invention can have a variety of functions. For example, a function for displaying various information (still images, moving images, text images, etc.) on a display unit, a touch panel function, a function for displaying a calendar, date or time, a function for executing various software (programs), and wireless communication A function, a function of reading a program or data recorded on a recording medium, and the like can be provided.
  • FIG. 33A illustrates an example of a television device.
  • a display portion 7000 is incorporated in a housing 7101.
  • a structure in which the housing 7101 is supported by a stand 7103 is shown.
  • the display device of one embodiment of the present invention can be applied to the display portion 7000. Accordingly, the television device 7100 can display a high-resolution image. In addition, the television device 7100 can display a high-resolution image on a large screen.
  • Operation of the television device 7100 illustrated in FIG. 33A can be performed with an operation switch included in the housing 7101 or a separate remote controller 7111.
  • the display unit 7000 may be provided with a touch sensor, and may be operated by touching the display unit 7000 with a finger or the like.
  • the remote controller 7111 may include a display unit that displays information output from the remote controller 7111. Channels and volume can be operated with an operation key or a touch panel of the remote controller 7111, and an image displayed on the display portion 7000 can be operated.
  • the television device 7100 is provided with a receiver, a modem, and the like.
  • a general television broadcast can be received by the receiver.
  • information communication is performed in one direction (sender to receiver) or two-way (between sender and receiver, or between receivers). It is also possible.
  • FIG. 33B illustrates a laptop personal computer 7200.
  • a laptop personal computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display portion 7000 is incorporated in the housing 7211.
  • the display device of one embodiment of the present invention can be applied to the display portion 7000.
  • the notebook personal computer 7200 can display a high-resolution image.
  • the notebook personal computer 7200 can display a high-resolution image on a large screen.
  • FIGS. 33C and 33D show examples of digital signage (digital signage).
  • a digital signage 7300 illustrated in FIG. 33C includes a housing 7301, a display portion 7000, a speaker 7303, and the like. Furthermore, an LED lamp, operation keys (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like can be provided.
  • FIG. 33D illustrates a digital signage 7400 attached to a columnar column 7401.
  • the digital signage 7400 includes a display portion 7000 provided along the curved surface of the column 7401.
  • the display device of one embodiment of the present invention can be applied to the display portion 7000. Accordingly, the digital signage 7300 and the digital signage 7400 can display high-resolution images. In addition, the digital signage 7300 and the digital signage 7400 can display a high-resolution image on a large screen.
  • the wider the display unit 7000 the more information can be provided at one time.
  • the wider the display unit 7000 the more easily noticeable to the human eye.
  • the advertising effect can be enhanced.
  • a touch panel By applying a touch panel to the display unit 7000, not only an image or a moving image is displayed on the display unit 7000, but also a user can operate intuitively, which is preferable. In addition, when used for the purpose of providing information such as route information or traffic information, usability can be improved by an intuitive operation.
  • the digital signage 7300 or the digital signage 7400 can be linked with the information terminal 7311 such as a smartphone or the information terminal 7411 owned by the user by wireless communication.
  • the information terminal 7311 such as a smartphone or the information terminal 7411 owned by the user by wireless communication.
  • advertisement information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411.
  • the display on the display unit 7000 can be switched by operating the information terminal 7311 or the information terminal 7411.
  • the digital signage 7300 or the digital signage 7400 can execute a game using the screen of the information terminal 7311 or the information terminal 7411 as an operation means (controller). Thereby, an unspecified number of users can participate and enjoy the game at the same time.
  • a large-sized and high-resolution display using hydrogenated amorphous silicon (a-Si: H) for a semiconductor layer of a transistor can be operated by applying one embodiment of the present invention. Confirmed whether or not.
  • a-Si: H hydrogenated amorphous silicon
  • the 8K4K display has a very high resolution of 7680 for the horizontal resolution and 4320 for the vertical resolution.
  • Recommendation ITU-R BT. 2020-2 As an international standard for 8K4K displays, Recommendation ITU-R BT. 2020-2.
  • the driving method is a progressive method, and the maximum frame frequency is 120 Hz.
  • the image rewriting operation may not be in time during the frame period and may not be driven.
  • a structure in which a pixel region is divided into a plurality of (for example, four) pixels and a scan line driver circuit (also referred to as a gate driver) and a signal line driver circuit (also referred to as a source driver) are provided for each pixel region can be used.
  • Such a configuration realizes rewriting of an image during a frame period even when a transistor with low field effect mobility is applied by rewriting the image simultaneously in a plurality of pixel regions.
  • the cost increases due to the increase in the IC such as the source driver and the gate driver and its accompanying members, the aperture ratio decreases due to the increase in the number of wirings, and the frame area by mounting the IC
  • a separate circuit for synchronizing the divided pixel areas is necessary, and that the visibility of the boundary portion between the divided pixel areas is reduced.
  • image processing for dividing input image data is required, and there is a concern that a high-speed and large-scale image processing circuit is required.
  • a selection signal is supplied to each gate line, and in addition to a configuration in which pixels are selected one by one, a selection signal is supplied to two or four gate lines at the same time.
  • a configuration in which two or four pixels adjacent to each other are simultaneously selected was examined. Two or four pixels selected at the same time are connected to different source lines. That is, two or four source lines are arranged for each column.
  • the data writing time is estimated using the pixel layout in these configurations.
  • the data writing time was estimated from the measured value of the transistor fabricated using microcrystalline silicon, using the pseudo parameter that changed the field-effect mobility, which is a design parameter. .
  • the following two types of configurations were studied.
  • the metal oxide In—Ga—Zn oxide was used.
  • CAC-OS Cloud-Aligned composite oxide semiconductor
  • CAAC-OS c-axis-aligned crystalline oxide
  • Table 1 shows the parameters of each layer used in this example. These are parameters assuming a transistor using a metal oxide as a semiconductor layer. In this example, the same parameters were used when hydrogenated amorphous silicon was used as a semiconductor layer.
  • FIG. 34A is a block diagram showing the configuration of the display module used in this example.
  • a selection signal is supplied to each gate line, and pixels are selected one by one.
  • Both the gate driver and the source driver are externally attached.
  • the same signal is supplied to the gate line from two gate driver ICs (Gate Driver IC (External)).
  • a signal is supplied to the source line from one source driver IC (Source Driver IC (External)).
  • the pixel area is not divided. The size of the pixel area is 65 inches diagonal, and the number of effective pixels is 7680 ⁇ RGB (H) ⁇ 4320 (V).
  • FIG. 34B shows a circuit diagram of the pixel PIX (i, j).
  • the pixel PIX (i, j) includes a transistor M1, a capacitor element C1, and a liquid crystal element LC.
  • the gate of the transistor M1 is connected to the gate line GL (i).
  • One of the source and the drain of the transistor M1 is connected to the source line SL (j), and the other is connected to one electrode of the capacitor C1 and one electrode of the liquid crystal element LC.
  • the other electrode of the capacitive element C1 is connected to the wiring CSCOM.
  • the other electrode of the liquid crystal element LC is connected to the wiring TCOM.
  • FIGS. 35A and 35B show pixel layouts of the display module when pixels are selected one by one.
  • FIG. 35A is a top view of the stacked structure from the gate line GL (i) to the pixel electrode as viewed from the pixel electrode side.
  • FIG. 35B is a top view obtained by removing the pixel electrode from FIG.
  • the pixel size is 62.5 ⁇ m ⁇ 187.5 ⁇ m.
  • the transistor M1 is a channel etch type transistor having a bottom gate top contact structure.
  • the transistor M1 has a channel length L of 4 ⁇ m, a channel width W of 8 ⁇ m, and an LDD region overlapping with the gate (hereinafter referred to as an overlap LDD region L ov ) of 2 ⁇ m.
  • the width of the gate line GL (i) is 10 ⁇ m
  • the width of the wiring CSCOM is 3.5 ⁇ m.
  • the width of the source line SL (j) is 10 ⁇ m, but is 4 ⁇ m at the cross portion with other wiring (gate line GL (i) or wiring CSCOM).
  • the aperture ratio is 45.6%.
  • the parasitic resistance and parasitic capacitance are extracted from the pixel layout shown in FIG. 35A, and only the field effect mobility parameter of the transistor is changed to roughly estimate the charging time of the gate line of the pixel and the charging time of the source line and the pixel. did.
  • the data writing time corresponds to the total charging time of the gate line and charging time of the source line and the pixel.
  • the charging time of the gate line is the time until the potential of the gate line reaches 75% of the maximum value of the input voltage
  • the charging time of the source line and the pixel is the input of the potential of the source line. This is the time to reach 99% of the maximum value of the voltage.
  • the parasitic resistance Rgl of the gate line is 3.60 k ⁇
  • the parasitic capacitance Cgl of the gate line is 255 pF
  • the parasitic resistance Rsl of the source line is 5.80 k ⁇
  • the parasitic capacitance Csl of the source line is 147 pF
  • the parasitic capacitance Cpix of the pixel is 216.6 fF. is there.
  • the parasitic capacitance Cpix of the pixel includes a storage capacitance of the capacitive element, a capacitance of the liquid crystal element, and a parasitic capacitance of the node A.
  • the node A is a node to which the source or drain of the transistor, one electrode of the capacitor, and one electrode of the liquid crystal element are connected in each pixel.
  • the data writing time was 3.55 ⁇ s, which was shorter than one horizontal period of 3.85 ⁇ s at 60 Hz driving, and was estimated to be operable at 60 Hz driving. Further, the data writing time is longer than 1.93 ⁇ s per horizontal period at 120 Hz driving, and it is estimated that the operation at 120 Hz driving is difficult.
  • the data writing time is 4.17 ⁇ s, which is longer than one horizontal period of 3.85 ⁇ s at 60 Hz driving, and it is estimated that not only 120 Hz driving but also operation at 60 Hz driving is difficult.
  • the parasitic resistance and parasitic capacitance are extracted from the pixel layout of FIG. 35A, and the field effect mobility, which is a design parameter, is changed from the actual measurement value of a transistor manufactured using microcrystalline silicon.
  • the charging time and the charging time of the source line and the pixel were estimated.
  • the size of the transistor and the size of the storage capacitor are not changed.
  • the load on the entire pixel area is as follows.
  • the parasitic resistance Rgl of the gate line is 3.60 k ⁇
  • the parasitic capacitance Cgl of the gate line is 255 pF
  • the parasitic resistance Rsl of the source line is 5.80 k ⁇
  • the parasitic capacitance Csl of the source line is 147 pF
  • the parasitic capacitance Cpix of the pixel is 216.6 fF. is there.
  • the results of field effect mobility of 0.6, 0.7, and 0.8 [cm 2 / Vs] correspond to the case where hydrogenated amorphous silicon is used for the semiconductor layer.
  • the data writing times are 19.66 ⁇ s, 16.19 ⁇ s, and 13.81 ⁇ s, respectively, longer than 1.93 ⁇ s for one horizontal period at 120 Hz driving and 3.85 ⁇ s for one horizontal period at 60 Hz driving, and only for 120 Hz driving.
  • FIG. 38A is a block diagram showing the configuration of the display module used in this embodiment.
  • selection signals are simultaneously supplied to two gate lines, and two adjacent pixels in the column direction are simultaneously selected.
  • Both the gate driver and the source driver are externally attached.
  • the same signal is supplied to the gate line from the two gate driver ICs.
  • the gate line GL 0 (i) is electrically connected to the gate line GL (i) and the gate line GL (i + 1), and the pixels in the i-th row and the (i + 1) -th row are driven simultaneously.
  • a signal is supplied from one source driver IC to the source line.
  • the pixel area is not divided.
  • the size of the pixel area is 65 inches diagonal, and the number of effective pixels is 7680 ⁇ RGB (H) ⁇ 4320 (V).
  • FIG. 38B is a circuit diagram of the pixel PIX (i, j) and the pixel PIX (i + 1, j).
  • the pixel PIX (i, j) includes a transistor M1, a capacitor element C1, and a liquid crystal element LC.
  • the gate of the transistor M1 is connected to the gate line GL (i).
  • One of the source and the drain of the transistor M1 is connected to the source line SL 1 (j), and the other is connected to one electrode of the capacitor C1 and one electrode of the liquid crystal element LC.
  • the other electrode of the capacitive element C1 is connected to the wiring CSCOM.
  • the other electrode of the liquid crystal element LC is connected to the wiring TCOM.
  • the pixel PIX (i + 1, j) includes a transistor M2, a capacitor element C2, and a liquid crystal element LC.
  • the gate of the transistor M2 is connected to the gate line GL (i + 1).
  • One of the source and the drain of the transistor M2 is connected to the source line SL 2 (j), and the other is connected to one electrode of the capacitor C2 and one electrode of the liquid crystal element LC.
  • the other electrode of the capacitive element C2 is connected to the wiring CSCOM.
  • the other electrode of the liquid crystal element LC is connected to the wiring TCOM.
  • FIG. 39A and 39B show pixel layouts of the display module when two pixels are selected at the same time.
  • FIG. 39A is a top view of the stacked structure from the gate line GL (i) to the pixel electrode as viewed from the pixel electrode side.
  • FIG. 39B is a top view in which the pixel electrode is removed from FIG.
  • the pixel size is 62.5 ⁇ m ⁇ 187.5 ⁇ m.
  • the transistor M1 is a channel etch type transistor having a bottom gate top contact structure.
  • the channel length L of the transistor M1 is 4 ⁇ m
  • the channel width W is 8 ⁇ m
  • the overlap LDD region L ov is 2 ⁇ m.
  • the width of the gate line GL (i) is 10 ⁇ m
  • the width of the wiring CSCOM is 3.5 ⁇ m.
  • the widths of the source line SL 1 (j) and the source line SL 2 (j) are both 10 ⁇ m, but both are 4 ⁇ m at the cross portion with the gate line.
  • the aperture ratio is 37.3%.
  • the parasitic resistance and parasitic capacitance are extracted from the pixel layout of FIG. 39A, and only the field effect mobility parameter of the transistor is changed, so that the charging time of the pixel gate line and the charging time of the source line and the pixel are estimated. did.
  • a normalized value (normalized mobility) was used.
  • the size of the transistor is not changed.
  • the load on the entire pixel area is as follows.
  • the parasitic resistance Rgl of the gate line is 3.60 k ⁇
  • the parasitic capacitance Cgl of the gate line is 364 pF
  • the parasitic resistance Rsl of the source line is 4.83 k ⁇
  • the parasitic capacitance Csl of the source line is 182 pF
  • the parasitic capacitance Cpix of the pixel is 191 fF.
  • the data writing time is 3.49 ⁇ s, which is shorter than one horizontal period of 3.83 ⁇ s when driven at 120 Hz, and is estimated to be operable at 120 Hz.
  • the data writing time is 4.02 ⁇ s, which is shorter than one horizontal period of 7.66 ⁇ s when driving at 60 Hz, and is estimated to be operable at 60 Hz.
  • the data writing time is longer than one horizontal period of 3.83 ⁇ s when driven at 120 Hz, and it is estimated that the operation at 120 Hz is difficult.
  • the parasitic resistance and parasitic capacitance are extracted from the pixel layout in FIG. 39A, and the field effect mobility, which is a design parameter, is changed from the actual measurement value of a transistor manufactured using microcrystalline silicon, whereby the gate line of the pixel is obtained.
  • the charging time and the charging time of the source line and the pixel were estimated.
  • the size of the transistor and the size of the storage capacitor are not changed.
  • the load on the entire pixel area is as follows.
  • the parasitic resistance Rgl of the gate line is 3.60 k ⁇
  • the parasitic capacitance Cgl of the gate line is 364 pF
  • the parasitic resistance Rsl of the source line is 4.83 k ⁇
  • the parasitic capacitance Csl of the source line is 182 pF
  • the parasitic capacitance Cpix of the pixel is 191 fF.
  • the results of field effect mobility of 0.6, 0.7, and 0.8 [cm 2 / Vs] correspond to the case where hydrogenated amorphous silicon is used for the semiconductor layer.
  • the data writing times are 17.98 ⁇ s, 14.89 ⁇ s, and 12.78 ⁇ s, respectively, longer than one horizontal period of 3.83 ⁇ s at 120 Hz driving and 7.66 ⁇ s of one horizontal period at 60 Hz driving, and only 120 Hz driving.
  • the block diagram showing the configuration of the display module used in this embodiment is the same as that shown in FIG. 1 except that only one source driver 13 is provided.
  • the size of the pixel area is 65 inches diagonal, and the number of effective pixels is 7680 ⁇ RGB (H) ⁇ 4320 (V).
  • a circuit diagram of a pixel provided in the pixel region is the same as that in FIG. 7, and a pixel layout is the same as that in FIGS. 8A and 8B.
  • the pixel size is 62.5 ⁇ m ⁇ 187.5 ⁇ m.
  • Each of the transistors provided in the pixel is a channel etch type transistor having a bottom gate top contact structure, and the size is the same. Specifically, the channel length L of each transistor provided in the pixel is 4 ⁇ m, the channel width W is 8 ⁇ m, and the overlap LDD region L ov is 3 ⁇ m.
  • the width of each gate line is 10 ⁇ m, and the width of each wiring CS is 5 ⁇ m.
  • the width of each source line is 4 ⁇ m.
  • the aperture ratio is 29%.
  • the parasitic resistance and parasitic capacitance were extracted from the pixel layout of FIG. 8, and only the mobility parameter was changed to approximate the charging time of the gate line of the pixel and the charging time of the source line and the pixel.
  • a normalized value (normalized mobility) was used.
  • the size of the transistor is not changed.
  • the load on the entire pixel area is as follows.
  • the parasitic resistance Rgl of the gate line is 3.53 k ⁇
  • the parasitic capacitance Cgl of the gate line is 518 pF
  • the parasitic resistance Rsl of the source line is 10.28 k ⁇
  • the parasitic capacitance Csl of the source line is 170 pF
  • the parasitic capacitance Cpix of the pixel is 99.7 fF. is there.
  • the data writing time is 5.05 ⁇ s, which is shorter than one horizontal period of 7.61 ⁇ s at the time of 120 Hz driving, and is estimated to be operable at 120 Hz driving.
  • the data writing time is 5.22 ⁇ s, which is shorter than one horizontal period of 7.61 ⁇ s at the time of 120 Hz driving, and is estimated to be operable at 120 Hz driving.
  • the parasitic resistance and parasitic capacitance are extracted from the pixel layout of FIG. 8, and the field effect mobility, which is a design parameter, is changed from the actual measurement value of a transistor manufactured using microcrystalline silicon.
  • the source line and pixel charging time were estimated.
  • the size of the transistor and the size of the storage capacitor are not changed.
  • the load on the entire pixel area is as follows.
  • the parasitic resistance Rgl of the gate line is 3.53 k ⁇
  • the parasitic capacitance Cgl of the gate line is 518 pF
  • the parasitic resistance Rsl of the source line is 10.28 k ⁇
  • the parasitic capacitance Csl of the source line is 170 pF
  • the parasitic capacitance Cpix of the pixel is 99.7 fF. is there.
  • the results of field effect mobility of 0.6, 0.7, and 0.8 [cm 2 / Vs] correspond to the case where hydrogenated amorphous silicon is used for the semiconductor layer.
  • the data writing times were 11.66 ⁇ s, 10.06 ⁇ s, and 9.01 ⁇ s, respectively, which was shorter than one horizontal period of 15.3 ⁇ s at the time of 60 Hz driving and estimated to be operable at 60 Hz driving. .
  • the data writing time is longer than one horizontal period of 7.61 ⁇ s when driven at 120 Hz, and it was estimated that operation at 120 Hz is difficult.
  • FIGS. 37, 41, and 43 show that, when hydrogenated amorphous silicon is used for the semiconductor layer, an operation at 60 Hz drive can be realized by applying a configuration in which four pixels are simultaneously written.
  • a large, high-resolution display such as 65 inches diagonal and 8K4K resolution can be operated even when hydrogenated amorphous silicon is used for a semiconductor layer of a transistor. It was estimated that it could be

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Abstract

要約書 大型化に適した表示装置を実現する。 第１乃至第３の配線と、 第１のトランジスタと、 第１乃至第３の導電層と、 第１の画素電極と、 を有 し、第１の配線は、第１の方向に延在し、かつ、第２および第３の配線と交差し、第２および第３の 配線は、 それぞれ第１の方向と交差する第２の方向に延在し、 第１のトランジスタのゲートは、 第１ の配線と電気的に接続され、 第１のトランジスタのソースまたはドレインの一方は、 第１乃至第３の 導電層を介して第２の配線と電気的に接続され、第２の導電層は、第３の配線と重なる領域を有し、 第１の導電層、第３の導電層、および第１の画素電極は、同一の材料を含み、第１の配線、および第 ２の導電層は、同一の材料を含み、第１の配線は、選択信号が供給され、第２および第３の配線は、 それぞれ異なる信号が供給される表示装置。

Description

表示装置およびその作製方法
本発明の一態様は、表示装置およびその作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、またはそれらの製造方法、を一例として挙げることができる。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器は半導体装置を有している場合がある。
近年、高解像度の表示装置が求められている。例えば家庭用のテレビジョン装置（テレビ、またはテレビジョン受信機ともいう）では、解像度がフルハイビジョン（画素数１９２０×１０８０）であるものが主流となっているが、４Ｋ（画素数３８４０×２１６０）や、８Ｋ（画素数７６８０×４３２０）のように、高解像度な表示装置の開発が進められている。
また、表示装置の一つに、液晶表示装置が知られている。透過型の液晶表示装置は、液晶の光学変調作用を利用してバックライトからの光の透過量を制御することでコントラストを表現し、画像表示を行うものである。
また、電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体膜を用いてチャネル形成領域が形成される薄膜トランジスタが知られている。特許文献１には、薄膜トランジスタのチャネル形成領域に用いられる半導体膜に、非晶質シリコンを用いる技術が開示されている。例えば液晶表示装置の場合、薄膜トランジスタは各画素のスイッチングトランジスタとして用いられる。
特開２００１−０５３２８３号公報
テレビジョン装置やモニタ装置等の表示装置の場合、解像度が高いほど、または画面サイズが大きいほど、当該表示装置が有するトランジスタ等の負荷の増大が顕著となる。これにより、特にトランジスタの電界効果移動度が低い場合は、高い駆動周波数で動作させることが難しくなる場合がある。
本発明の一態様は、高解像度な表示装置およびその作製方法を提供することを課題の一とする。または、大型化に適した表示装置およびその作製方法を提供することを課題の一とする。または、低価格の表示装置およびその作製方法を提供することを課題の一とする。または、生産性の高い表示装置およびその作製方法を提供することを課題の一とする。または、信頼性の高い表示装置およびその作製方法を提供することを課題の一とする。または、非晶質シリコン等を用いた表示装置およびその作製方法を提供することを課題の一とする。または、金属酸化物等を用いた表示装置およびその作製方法を提供することを課題の一とする。または、新規な表示装置およびその作製方法を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項等の記載から抽出することが可能である。
本発明の一態様は、第１の配線、第２の配線、および第３の配線と、第１のトランジスタと、第１の導電層、第２の導電層、および第３の導電層と、第１の画素電極と、を有する表示装置であって、第１の配線は、第１の方向に延在し、かつ、第２の配線および第３の配線と交差し、第２の配線および第３の配線は、それぞれ第１の方向と交差する第２の方向に延在し、第１のトランジスタのゲートは、第１の配線と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第１の導電層、第２の導電層、および第３の導電層を介して第２の配線と電気的に接続され、第２の導電層は、第３の配線と重なる領域を有し、第１の導電層、第３の導電層、および第１の画素電極は、同一の材料を含み、第１の配線、および第２の導電層は、同一の材料を含み、第１の配線は、選択信号が供給され、第２の配線および第３の配線は、それぞれ異なる信号が供給される表示装置である。
または、上記態様において、第２の配線および第３の配線は、第１のソースドライバ、および第２のソースドライバと電気的に接続されていてもよい。
または、上記態様において、第４の配線、第５の配線、および第６の配線と、第２のトランジスタと、第４の導電層、第５の導電層、および第６の導電層と、第２の画素電極と、を有し、第４の配線は、第１の方向に延在し、かつ、第２の配線、第３の配線、第５の配線、および第６の配線と交差し、第５の配線および第６の配線は、それぞれ第１の方向と交差する第２の方向に延在し、第２のトランジスタのゲートは、第４の配線と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第４の導電層、第５の導電層、および第６の導電層を介して第５の配線と電気的に接続され、第５の導電層は、第６の配線と重なる領域を有し、第４の導電層、第６の導電層、および第２の画素電極は、同一の材料を含み、第４の配線、および第５の導電層は、同一の材料を含み、第４の配線は、第１の配線と同一の選択信号が供給され、第２の配線、第３の配線、第５の配線、および第６の配線は、それぞれ異なる信号が供給されていてもよい。
または、上記態様において、第５の配線および第６の配線は、第１のソースドライバ、および第２のソースドライバと電気的に接続されていてもよい。
または、上記態様において、第１のトランジスタは、第１の半導体層を有し、第２のトランジスタは、第２の半導体層を有し、第１の半導体層と、第２の半導体層とは、それぞれ第３の配線と第６の配線の間に位置する部分を有していてもよい。
または、上記態様において、第１の半導体層および第２の半導体層は、それぞれ非晶質シリコンを含んでいてもよい。
または、上記態様において、第１の半導体層および第２の半導体層は、それぞれ微結晶シリコン、または多結晶シリコンを含んでいてもよい。
または、上記態様において、第１の半導体層および第２の半導体層は、それぞれ金属酸化物を含んでいてもよい。
または、上記態様において、金属酸化物は、インジウム、亜鉛、およびＭ（Ｍはアルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム、またはハフニウム）を含んでいてもよい。
または、本発明の一態様は、表示装置の作製方法であって、作製方法は、ゲート線および第１の導電層を形成する工程と、第１の絶縁層を形成する工程と、半導体層を形成する工程と、第１のソース線および第２のソース線と、半導体層と接する領域を有する第２の導電層および第３の導電層と、を形成する工程と、第２の絶縁層を形成する工程と、第２の絶縁層に、第２の導電層に達する第１の開口部、第３の導電層に達する第２の開口部、および第２のソース線に達する第３の開口部を形成し、第１の絶縁層および第２の絶縁層に、第１の導電層に達する第４の開口部および第５の開口部を、第１のソース線を挟むように形成する工程と、第１の開口部を介して第２の導電層と電気的に接続されるように画素電極を形成し、第２の開口部を介して第３の導電層と電気的に接続され、第４の開口部を介して第１の導電層と電気的に接続されるように第４の導電層を形成し、第３の開口部を介して第２のソース線と電気的に接続され、第５の開口部を介して第１の導電層と電気的に接続されるように第５の導電層を形成する工程と、を有する表示装置の作製方法である。
本発明の一態様により、高解像度な表示装置およびその作製方法を提供することができる。または、大型化に適した表示装置およびその作製方法を提供することができる。または、低価格の表示装置およびその作製方法を提供することができる。または、生産性の高い表示装置およびその作製方法を提供することができる。または、信頼性の高い表示装置およびその作製方法を提供することができる。または、非晶質シリコン等を用いた表示装置およびその作製方法を提供することができる。または、金属酸化物等を用いた表示装置およびその作製方法を提供することができる。または、新規な表示装置およびその作製方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項等の記載から抽出することが可能である。
表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の構成例。 表示装置の作製方法の一例。 表示装置の作製方法の一例。 表示装置の作製方法の一例。 表示装置の作製方法の一例。 表示装置の作製方法の一例。 表示装置の作製方法の一例。 表示装置の構成例。 トランジスタの構成例。 トランジスタの構成例。 トランジスタの構成例。 トランジスタの構成例。 トランジスタの構成例。 トランジスタの構成例。 レーザ照射方法およびレーザ結晶化装置の一例。 レーザ照射方法の一例。 表示パネルの構成例。 電子機器の構成例。 実施例１のディスプレイモジュールを示すブロック図、および実施例１の画素を示す回路図。 実施例１の画素レイアウトを示す上面図。 実施例１のデータ書き込み時間の概算結果。 実施例１のデータ書き込み時間の概算結果。 実施例１のディスプレイモジュールを示すブロック図、および実施例１の画素を示す回路図。 実施例１の画素レイアウトを示す上面図。 実施例１のデータ書き込み時間の概算結果。 実施例１のデータ書き込み時間の概算結果。 実施例１のデータ書き込み時間の概算結果。 実施例１のデータ書き込み時間の概算結果。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作等を実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「ソース」、「ドレイン」、「ゲート」という用語は、それぞれ「ソース電極」、「ドレイン電極」、「ゲート電極」と言い換えることができる場合がある。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ等のスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子等が含まれる。
本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）等のコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネル等と呼ぶ場合がある。
また、本明細書等において、タッチセンサは指やスタイラス等の被検知体が触れる、押圧する、または近づくこと等を検出する機能を有するものである。またその位置情報を検知する機能を有していてもよい。したがってタッチセンサは入力装置の一態様である。例えばタッチセンサは１以上のセンサ素子を有する構成とすることができる。
また、本明細書等では、タッチセンサを有する基板を、タッチセンサパネル、または単にタッチセンサ等と呼ぶ場合がある。また、本明細書等では、タッチセンサパネルの基板に、例えばＦＰＣもしくはＴＣＰ等のコネクターが取り付けられたもの、または基板にＣＯＧ方式等によりＩＣが実装されたものを、タッチセンサパネルモジュール、タッチセンサモジュール、センサモジュール、または単にタッチセンサ等と呼ぶ場合がある。
なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示（出力）する機能と、表示面に指やスタイラス等の被検知体が触れる、押圧する、または近づくこと等を検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。
タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。
タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。
また、本明細書等では、タッチパネルの基板に、例えばＦＰＣもしくはＴＣＰ等のコネクターが取り付けられたもの、または基板にＣＯＧ方式等によりＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネル等と呼ぶ場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の表示装置について説明する。
本発明の一態様は、複数の画素がマトリクス状に配列した表示部を有する表示装置である。表示部には、選択信号が供給される配線（ゲート線、または走査線ともいう）と、画素に書き込む信号（ビデオ信号等ともいう）が供給される配線（ソース線、信号線、データ線等ともいう）が、それぞれ複数設けられる。ここで、ゲート線同士、およびソース線同士は、それぞれ互いに平行に設けられ、ゲート線とソース線とは互いに交差する。
１つの画素は、少なくとも１つのトランジスタと、１つの表示素子と、を有する。表示素子は画素電極としての機能を有する導電層を有し、当該導電層は、トランジスタのソースまたはドレインの一方と電気的に接続する。また、トランジスタは、ゲートがゲート線と電気的に接続し、ソースまたはドレインの他方がソース線と電気的に接続する。
ここで、ゲート線の延伸方向を行方向または第１の方向とし、ソース線の延伸方向を列方向または第２の方向と呼ぶこととする。
ここで、隣接する３本以上のゲート線には、同じ選択信号が供給されることが好ましい。すなわち、これらゲート線の選択期間が同一となることが好ましい。特に４本のゲート線を一組とすると、駆動回路の構成を簡略化できるため好ましい。
４本のゲート線に同じ選択信号が供給される場合、列方向に隣接する４つの画素が同時に選択される。そのため、これら４つの画素には、それぞれ異なるソース線を接続する構成とする。すなわち、列ごとに４本のソース線が配列した構成とする。
列ごとに４本のソース線が配列した構成とすることで、一水平期間を従来よりも長くすることができる。例えば４本のゲート線に同じ選択信号が供給される場合では、一水平期間の長さを４倍にすることができる。さらに、ソース線間の寄生容量を低減できるため、ソース線の負荷を低減することができる。これにより、解像度が４Ｋや８Ｋ等といった極めて高解像度の表示装置であっても、電界効果移動度の低いトランジスタを用いて動作させることが可能となる。もちろん、８Ｋを超える解像度（例えば、１０Ｋ、１２Ｋまたは１６Ｋ等）の表示装置であっても、本発明の一態様の構成とすることで、動作させることが可能となる。また、画面サイズが対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上の大型の表示装置にも上述した構成を適用することが可能となる。
列ごとに４本のソース線が配列した構成とする場合、画素の左側に２本のソース線を配列し、画素の右側に２本のソース線を配列することができる。つまり、画素の左外側、左内側、右内側、右外側にそれぞれソース線を配列することができる。当該構成では、画素の左外側のソース線と電気的に接続されるトランジスタのソースが、画素の左内側のソース線と交差する。また、当該構成では、画素の右外側のソース線と電気的に接続されるトランジスタのソースが、画素の右内側のソース線と交差する。本発明の一態様では、画素電極と同一の工程で形成することができる導電層と、トランジスタのゲートと同一の工程で形成することができる導電層と、を用いて、画素の左外側のソース線と電気的に接続されるトランジスタのソースと、画素の左内側のソース線と、を短絡することを抑制する。また、本発明の一態様では、画素電極と同一の工程で形成することができる導電層と、トランジスタのゲートと同一の工程で形成することができる導電層と、を用いて、画素の右外側のソース線と電気的に接続されるトランジスタのソースと、画素の右内側のソース線と、を短絡することを抑制する。これにより、列ごとに４本のソース線が配列した構成とした場合であっても、列ごとに１本または２本のソース線が配列した構成とした場合と比較して工程数、具体的にはフォトリソグラフィ工程の工程数が増加することを抑制することができる。つまり、フォトマスクの数が増加することを抑制することができる。これにより、表示装置の作製コストの増加を抑制することができる。
以下では、表示装置のより具体的な例について、図面を参照して説明する。
［表示装置の構成例］
図１に、本発明の一態様の表示装置１０のブロック図を示している。表示装置１０は、表示部１７と、ゲートドライバ１２ａと、ゲートドライバ１２ｂと、ソースドライバ１３ａと、ソースドライバ１３ｂと、を有する。表示部１７には、画素１１がマトリクス状に設けられる。なお、本明細書等において、ｉ行ｊ列目の画素１１を画素１１（ｉ，ｊ）と記載する。
図１では、ゲートドライバ１２ａと、ゲートドライバ１２ｂと、が表示部１７を挟んで対向する位置に設けられる例を示している。ゲートドライバ１２ａおよびゲートドライバ１２ｂには、複数の配線ＧＬ０が接続される。図１では、配線ＧＬ０（ｉ）を示している。配線ＧＬ０（ｉ）は、４本の配線（配線ＧＬ（ｉ）、配線ＧＬ（ｉ＋１）、配線ＧＬ（ｉ＋２）、配線ＧＬ（ｉ＋３））と電気的に接続されている。したがって、これら４本の配線には同じ選択信号が与えられる。なお、配線ＧＬ０および配線ＧＬは、ゲート線としての機能を有する。
ゲートドライバ１２ａおよびゲートドライバ１２ｂは、同一の配線ＧＬ０に同一の選択信号を供給する機能を有する。これにより、表示装置１０がゲートドライバを１個だけ有する場合より、配線ＧＬ０の充放電時間を短くすることができる。これにより、解像度が４Ｋや８Ｋ等といった極めて高解像度の表示装置であっても、電界効果移動度の低いトランジスタを用いて動作させることが可能となる。また、画面サイズが対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上の大型の表示装置にも本発明の一態様の表示装置を適用することが可能となる。
図１では、ソースドライバ１３ａと、ソースドライバ１３ｂと、が表示部１７を挟んで設けられる例を示している。ソースドライバ１３ａおよびソースドライバ１３ｂには、複数の配線が接続される。配線は１つの画素列に対して４本設けられる。図１では、ｊ番目の画素列に対応する４本の配線（配線ＳＬ１（ｊ）、配線ＳＬ２（ｊ）、配線ＳＬ３（ｊ）、配線ＳＬ４（ｊ））と、ｊ＋１番目の画素列に対応する４本の配線（配線ＳＬ１（ｊ＋１）、配線ＳＬ２（ｊ＋１）、配線ＳＬ３（ｊ＋１）、配線ＳＬ４（ｊ＋１））を示している。異なる配線には、それぞれ異なる信号を供給することができる。例えば、配線ＳＬ１（ｊ）、配線ＳＬ２（ｊ）、配線ＳＬ３（ｊ）、および配線ＳＬ４（ｊ）には、それぞれ異なる信号を供給することができる。なお、配線ＳＬ（配線ＳＬ１、配線ＳＬ２、配線ＳＬ３、配線ＳＬ４）は、ソース線としての機能を有する。
ソースドライバ１３ａおよびソースドライバ１３ｂは、同一の配線ＳＬに同一の信号を供給する機能を有する。これにより、表示装置１０がソースドライバを１個だけ有する場合より、配線ＳＬの充放電時間を短くすることができる。これにより、解像度が４Ｋや８Ｋ等といった極めて高解像度の表示装置であっても、電界効果移動度の低いトランジスタを用いて動作させることが可能となる。また、画面サイズが対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上の大型の表示装置にも本発明の一態様の表示装置を適用することが可能となる。
１つの画素１１は１つの色に対応する画素である。したがって、複数の画素が呈する光の混色を利用してカラー表示を行う場合には、画素１１を副画素とも呼ぶことができる。
また、列方向に一列に配列する複数の画素は、それぞれ同じ色を呈する画素であることが好ましい。表示素子として液晶素子を用いる場合には、列方向に一列に配列する画素には、液晶素子と重ねて同じ色の光を透過する着色層を設ける構成とする。
ここで、電界効果移動度の低いトランジスタを適用する際、表示装置の表示部を複数の表示領域に分割して駆動することができる。しかし上記方法の場合、駆動回路の特性ばらつき等により、分割された表示領域の境界部が視認されてしまい、視認性が低下してしまう場合がある。また、入力される画像データをあらかじめ分割するための画像処理等が必要となり、高速かつ大規模な画像処理装置が必要になる。
一方、本発明の一態様の表示装置は、電界効果移動度が比較的低いトランジスタを用いた場合であっても、表示部を複数の表示領域に分割することなく駆動することが可能となる。
表示装置１０には、保護回路を設けてもよい。図２は、図１に示す構成の表示装置１０に、保護回路１８ａ、保護回路１８ｂ、保護回路１９ａ、および保護回路１９ｂを設けた場合の表示装置１０のブロック図を示す。保護回路１８ａおよび保護回路１８ｂは、配線ＧＬ０と電気的に接続されている。保護回路１９ａおよび保護回路１９ｂは、配線ＳＬ１、配線ＳＬ２、配線ＳＬ３、および配線ＳＬ４と電気的に接続されている。
保護回路１８ａは、ゲートドライバ１２ａの側に設けることができ、保護回路１８ｂは、ゲートドライバ１２ｂの側に設けることができる。つまり、保護回路１８ａと、保護回路１８ｂは、表示部１７を挟んで対向する位置に設けることができる。また、保護回路１９ａは、ソースドライバ１３ａの側に設けることができ、保護回路１９ｂは、ソースドライバ１３ｂの側に設けることができる。つまり、保護回路１９ａと、保護回路１９ｂは、表示部１７を挟んで対向する位置に設けることができる。
表示装置１０に保護回路を設けることにより、ノイズ、サージまたは静電気放電等から画素１１を保護することができる。これにより、表示装置１０の信頼性を高めることができる。
図１では、１つの画素列あたりソース線を４本設けたが、本発明の一態様はこれに限らない。図３では、１つの画素列あたりソース線を３本（配線ＳＬ１、配線ＳＬ２、配線ＳＬ３）設ける構成を示す。当該構成の表示装置１０において、配線ＧＬ０（ｉ）は、３本の配線（配線ＧＬ（ｉ）、配線ＧＬ（ｉ＋１）、配線ＧＬ（ｉ＋２））と電気的に接続され、これら３本の配線には同じ選択信号が与えられる。なお、本発明の一態様において、１つの画素列あたりソース線を５本以上設けてもよい。
図１では、ゲートドライバとソースドライバをそれぞれ２個ずつ配置した例を示したが、ゲートドライバとソースドライバの一方または両方を１個だけ配置する構成としてもよい。
図４では、ソースドライバ１３ａとソースドライバ１３ｂを、それぞれ１つの画素列あたり１個ずつ配置した例を示している。つまり、画素列と同数のソースドライバ１３ａが、矩形の表示部１７の一辺に沿って設けられ、ソースドライバ１３ａと表示部１７を挟んで対向した位置に、画素列と同数のソースドライバ１３ｂが設けられる。また、図４では、ゲートドライバ１２ａとゲートドライバ１２ｂを、それぞれ１本の配線ＧＬ０あたり１個ずつ配置した例を示している。つまり、画素行を４で割った数のゲートドライバ１２ａが、矩形の表示部１７の一辺に沿って設けられ、ゲートドライバ１２ａと表示部１７を挟んで対向した位置に、画素行を４で割った数のゲートドライバ１２ｂが設けられる。このような構成とすることで、大型の表示装置であっても配線抵抗に起因した電位降下に伴う表示ムラを軽減することができる。
表示装置１０には、基準電圧生成回路を設けることができる。基準電圧生成回路は、ソースドライバが供給する信号の基準電圧を生成する機能を有する。基準電圧生成回路として、例えばガンマリファレンス生成回路とすることができる。図５は、図４に示す構成の表示装置１０に、ソースドライバ１３ａに基準電圧を供給する機能を有する基準電圧生成回路１６ａと、ソースドライバ１３ｂに基準電圧を供給する機能を有する基準電圧生成回路１６ｂと、が設けられた場合を示している。表示装置１０を図５に示す構成とすることにより、各ソースドライバ１３ａから生成される信号の電圧の精度、および各ソースドライバ１３ｂから生成される信号の電圧の精度を高めることができる。
図６は、図４に示す構成の表示装置１０に、ソースドライバ１３ａおよびソースドライバ１３ｂに基準電圧を供給する機能を有する基準電圧生成回路１６が設けられた場合を示している。表示装置１０を図６に示す構成とした場合であっても、各ソースドライバ１３ａから生成される信号の電圧の精度、および各ソースドライバ１３ｂから生成される信号の電圧の精度を高めることができる。
［画素の構成例］
以下では、表示装置１０の表示部１７に配置される画素の構成例について説明する。
図７には、列方向に一列に配列する４つの画素である画素１１（ｉ，ｊ）、画素１１（ｉ＋ｉ，ｊ）、画素１１（ｉ＋２，ｊ）、および画素１１（ｉ＋３，ｊ）を含む回路図を示している。
１つの画素１１は、トランジスタ３０と、液晶素子２０と、容量素子６０と、を有する。
配線Ｓ１乃至配線Ｓ４は、それぞれソース線に対応し、配線Ｇ１乃至配線Ｇ４は、それぞれゲート線に対応する。例えば、図７に示す場合では、配線Ｓ１は配線ＳＬ１（ｊ）に対応し、配線Ｓ２は配線ＳＬ２（ｊ）に対応し、配線Ｓ３は配線ＳＬ３（ｊ）に対応し、配線Ｓ４は配線ＳＬ４（ｊ）に対応する。また、図７に示す場合では、配線Ｇ１は配線ＧＬ（ｉ）に対応し、配線Ｇ２は配線ＧＬ（ｉ＋１）に対応し、配線Ｇ３は配線ＧＬ（ｉ＋２）に対応し、配線Ｇ４は配線ＧＬ（ｉ＋３）に対応する。
画素１１（ｉ，ｊ）が有するトランジスタ３０のソースまたはドレインの一方には、配線Ｓ１が電気的に接続され、画素１１（ｉ，ｊ）が有するトランジスタ３０のゲートには、配線Ｇ１が電気的に接続される。画素１１（ｉ＋１，ｊ）が有するトランジスタ３０のソースまたはドレインの一方には、配線Ｓ２が電気的に接続され、画素１１（ｉ＋１，ｊ）が有するトランジスタ３０のゲートには、配線Ｇ２が電気的に接続される。画素１１（ｉ＋２，ｊ）が有するトランジスタ３０のソースまたはドレインの一方には、配線Ｓ３が電気的に接続され、画素１１（ｉ＋２，ｊ）が有するトランジスタ３０のゲートには、配線Ｇ３が電気的に接続される。画素１１（ｉ＋３，ｊ）が有するトランジスタ３０のソースまたはドレインの一方には、配線Ｓ４が電気的に接続され、画素１１（ｉ＋３，ｊ）が有するトランジスタ３０のゲートには、配線Ｇ４が電気的に接続される。
また、トランジスタ３０のソースまたはドレインの他方は、容量素子６０の一方の電極、および液晶素子２０の一方の電極（画素電極）と電気的に接続される。容量素子６０の他方の電極には、配線ＣＳが電気的に接続され、配線ＣＳには共通電位が供給される。
トランジスタ３０は、オン状態とオフ状態とを切り替えることにより、ソース線から供給された信号の画素１１への書き込みを制御する機能を有する。具体的には、トランジスタ３０をオン状態とすることにより、ソース線から供給された信号に対応する電荷を、当該トランジスタ３０と電気的に接続された容量素子６０に書き込むことができる。また、トランジスタ３０をオフ状態とすることにより、容量素子６０に書き込まれた電荷を保持することができる。
ここで、トランジスタ３０は、アモルファスシリコンを用いたトランジスタとすることができる。アモルファスシリコンを用いたトランジスタは電界効果移動度を高めることが困難であるが、本発明の一態様の表示装置は、このようなトランジスタを用いた場合であっても、４Ｋや８Ｋ等といった極めて高解像度とすることができる。また、画面サイズが対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上の大型の表示装置とすることができる。
または、トランジスタ３０として、チャネル形成領域に金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）を含むトランジスタ（以下、ＯＳトランジスタともいう）を用いることができる。金属酸化物は、シリコン等の半導体よりもエネルギーギャップが大きく、ＯＳトランジスタは少数キャリア密度を低くすることができる。そのため、ＯＳトランジスタがオフ状態であるときに、ＯＳトランジスタのソースとドレイン間を流れる電流（以下、オフ電流ともいう）は極めて小さい。よって、トランジスタ３０としてＯＳトランジスタを用いることにより、容量素子６０に長期間電荷を保持することができる。これにより、容量素子６０への電荷の書き込みの頻度、つまりリフレッシュ動作の頻度を減らすことができ、表示装置１０の消費電力を低減することができる。
本明細書等において、金属酸化物とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）等に分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ　ＦＥＴは、金属酸化物または酸化物半導体を有するトランジスタを指す。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、本明細書等において、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
図８（Ａ）には、画素１１（ｉ＋２，ｊ）および画素１１（ｉ＋３，ｊ）のレイアウトの例を示している。
図８（Ａ）等において、同一のレイヤーに設けられた構成要素には、同一のハッチングを付している。なお、以降の図でも、同一のレイヤーに設けられた構成要素には、同一のハッチングを付す場合がある。
図８（Ａ）に示すように、行方向（横方向）に配線Ｇ３、配線Ｇ４、および配線ＣＳが延在し、列方向（縦方向）に配線Ｓ１乃至配線Ｓ４が延在している。
画素１１（ｉ＋２，ｊ）の構成例について説明する。画素１１（ｉ＋２，ｊ）が有するトランジスタ３０において、配線Ｇ３上に半導体層３２が設けられ、配線Ｇ３の一部がゲートとしての機能を有する。また、配線Ｓ３の一部がソースまたはドレインの一方としての機能を有する。半導体層３２は、配線Ｓ２と配線Ｓ３の間に位置する領域を有する。
また、トランジスタ３０のソースまたはドレインの他方、および容量素子６０の一方の電極としての機能を有する導電層３３ａが、半導体層３２と電気的に接続されるように設けられる。また、画素電極としての機能を有する導電層２１が設けられ、開口部３８を介して導電層３３ａと導電層２１が電気的に接続されている。
画素１１（ｉ＋３，ｊ）の構成例について説明する。画素１１（ｉ＋３，ｊ）が有するトランジスタ３０において、配線Ｇ４上に半導体層３２が設けられ、配線Ｇ４の一部がゲートとしての機能を有する。半導体層３２は、配線Ｓ２と配線Ｓ３の間に位置する領域を有する。
また、トランジスタ３０のソースまたはドレインの他方、および容量素子６０の一方の電極としての機能を有する導電層３３ａが、半導体層３２と電気的に接続されるように設けられる。また、画素電極としての機能を有する導電層２１が設けられ、開口部３８を介して導電層３３ａと導電層２１が電気的に接続されている。
また、トランジスタ３０のソースまたはドレインの一方としての機能を有する導電層５１が、半導体層３２と電気的に接続されるように設けられる。導電層５１は、導電層２１と同一のレイヤーに形成される導電層５２と、開口部７１を介して電気的に接続されている。導電層５２は、配線Ｇ４と同一のレイヤーに形成される導電層５３と、開口部７２を介して電気的に接続されている。導電層５３は、導電層２１と同一のレイヤーに形成される導電層５４と、開口部７３を介して電気的に接続されている。導電層５４は、配線Ｓ４と、開口部７４を介して電気的に接続されている。
つまり、画素１１（ｉ＋３，ｊ）において、トランジスタ３０のソースまたはドレインの一方としての機能を有する導電層５１は、導電層５２、導電層５３、および導電層５４を介して配線Ｓ４と電気的に接続されている。画素１１（ｉ＋３，ｊ）を図８（Ａ）に示す構成とする場合、導電層５１、配線Ｓ３、および配線Ｓ４は同一のレイヤーに設けられ、導電層５３は配線Ｓ３と重なる領域を有するが、トランジスタ３０のソースまたはドレインの一方が配線Ｓ３と短絡することを抑制することができる。また、導電層５２および導電層５４は、画素電極としての機能を有する導電層２１と同一の工程で形成することができ、導電層５３は、配線Ｇ４と同一の工程で形成することができる。これにより、列ごとに４本のソース線が配列した構成とした場合であっても、列ごとに１本または２本のソース線が配列した構成とした場合と比較して工程数、具体的にはフォトリソグラフィ工程の工程数が増加することを抑制することができる。つまり、フォトマスクの数が増加することを抑制することができる。これにより、表示装置の作製コストの増加を抑制することができる。
図８（Ｂ）には、画素１１（ｉ，ｊ）および画素１１（ｉ＋１，ｊ）のレイアウトの例を示している。図８（Ｂ）に示すように、配線Ｇ１および配線Ｇ２が行方向に延在している。
画素１１（ｉ，ｊ）において、トランジスタ３０のソースまたはドレインの一方としての機能を有する導電層５１は、導電層５２、導電層５３、および導電層５４を介して配線Ｓ１と電気的に接続されている。それ以外の点は、画素１１（ｉ，ｊ）の構成と画素１１（ｉ＋３，ｊ）の構成は同様である。
画素１１（ｉ＋１，ｊ）において、配線Ｓ２の一部が、トランジスタ３０のソースまたはドレインの一方としての機能を有する。それ以外の点は、画素１１（ｉ＋１，ｊ）の構成と画素１１（ｉ＋２，ｊ）の構成は同様である。
以上が画素の構成例についての説明である。
［断面構成例］
以下では、表示装置の断面構成の一例について説明する。
〔断面構成例１〕
図９に、図８（Ａ）中の切断線Ａ１−Ａ２に対応する断面の一例を示す。ここでは、表示素子として透過型の液晶素子２０を適用した場合の例を示している。図９において、基板１５側が表示面側となる。
表示装置１０は、基板１４と基板１５との間に液晶２２が挟持された構成を有している。液晶素子２０は、基板１４側に設けられた導電層２１と、基板１５側に設けられた導電層２３と、これらに挟持された液晶２２と、を有する。また、液晶２２と導電層２１との間に配向膜２４ａが設けられ、液晶２２と導電層２３との間に配向膜２４ｂが設けられている。
導電層２１は、画素電極としての機能を有する。また導電層２３は、共通電極等としての機能を有する。また導電層２１と導電層２３は、いずれも可視光を透過する機能を有する。したがって、液晶素子２０は、透過型の液晶素子である。
基板１５の基板１４側の面には、着色層４１と、遮光層４２が設けられている。着色層４１と遮光層４２を覆って絶縁層２６が設けられ、絶縁層２６を覆って導電層２３が設けられている。また着色層４１は、導電層２１と重なる領域に設けられている。遮光層４２は、トランジスタ３０および開口部３８等を覆って設けられている。
基板１４よりも外側には偏光板３９ａが配置され、基板１５よりも外側には偏光板３９ｂが配置されている。さらに、偏光板３９ａよりも外側に、バックライトユニット９０が設けられている。
基板１４上にトランジスタ３０、容量素子６０等が設けられている。トランジスタ３０は、画素１１の選択トランジスタとしての機能を有する。トランジスタ３０は、開口部３８を介して液晶素子２０と電気的に接続されている。
図９に示すトランジスタ３０は、いわゆるボトムゲート・チャネルエッチ構造のトランジスタである。トランジスタ３０は、ゲートとしての機能を有する導電層３１と、ゲート絶縁層としての機能を有する絶縁層３４と、半導体層３２と、ソース領域およびドレイン領域としての機能を有する一対の不純物半導体層３５と、ソースおよびドレインとしての機能を有する一対の導電層３３ａおよび導電層３３ｂと、を有する。半導体層３２の、導電層３１と重畳する部分は、チャネル形成領域としての機能を有する。不純物半導体層３５は半導体層３２と接して設けられ、導電層３３ａおよび導電層３３ｂは不純物半導体層３５と接して設けられる。
本明細書等において、不純物半導体層を単に半導体層と呼ぶ場合がある。
なお、導電層３１は、図８（Ａ）における配線Ｇ３の一部に対応し、導電層３３ｂは、配線Ｓ３の一部に対応する。また、後述する導電層３１ａ、導電層３３ｃはそれぞれ、配線ＣＳの一部、配線Ｓ４の一部に対応する。
半導体層３２には、シリコンを含む半導体を用いることが好ましい。例えば、アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。特に、アモルファスシリコンを用いると、大型の基板上に歩留り良く形成できるため好ましい。本発明の一態様の表示装置は、電界効果移動度が比較的低いアモルファスシリコンが適用されたトランジスタを用いた場合であっても、良好な表示が可能である。
不純物半導体層３５は、一導電型を付与する不純物元素を添加した半導体により形成する。トランジスタがｎ型である場合には、一導電型を付与する不純物元素を添加した半導体として、例えば、ＰまたはＡｓを添加したシリコンが挙げられる。または、トランジスタがｐ型である場合には、一導電型を付与する不純物元素として、例えばＢを添加することも可能であるが、トランジスタはｎ型とすることが好ましい。なお、不純物半導体層３５は、非晶質半導体により形成してもよいし、微結晶半導体などの結晶性半導体により形成してもよい。
容量素子６０は、導電層３１ａと、絶縁層３４と、導電層３３ａにより構成されている。また、導電層３１上には、絶縁層３４を介して導電層３３ｃが設けられている。
また、トランジスタ３０等を覆って、絶縁層８２と絶縁層８１が積層して設けられている。画素電極としての機能を有する導電層２１は絶縁層８１上に設けられている。また、絶縁層８１および絶縁層８２に設けられた開口部３８を介して、導電層２１と導電層３３ａが電気的に接続されている。絶縁層８１は、平坦化層としての機能を有することが好ましい。また絶縁層８２は、トランジスタ３０等へ不純物等が拡散することを抑制する保護膜としての機能を有することが好ましい。例えば、絶縁層８２に無機絶縁材料を用い、絶縁層８１に有機絶縁材料を用いることができる。
本明細書等において、絶縁層８２および絶縁層８１をまとめて１つの絶縁層とみなす場合がある。
〔断面構成例２〕
図１０に、図８（Ａ）中の切断線Ｂ１−Ｂ２に対応する断面の一例を示す。図１０に示すトランジスタ３０は、ゲートとしての機能を有する導電層３１と、ゲート絶縁層としての機能を有する絶縁層３４と、半導体層３２と、ソース領域およびドレイン領域としての機能を有する一対の不純物半導体層３５と、ソースおよびドレインとしての機能を有する一対の導電層３３ａおよび導電層５１と、を有する。半導体層３２の、導電層３１と重畳する部分は、チャネル形成領域としての機能を有する。不純物半導体層３５は半導体層３２と接して設けられ、導電層３３ａおよび導電層５１は不純物半導体層３５と接して設けられる。
なお、導電層３１は、図８（Ａ）における配線Ｇ４の一部に対応する。また、図９に示す場合と同様に、導電層３１ａ、導電層３３ｂ、導電層３３ｃはそれぞれ、配線ＣＳの一部、配線Ｓ３の一部、および配線Ｓ４の一部に対応する。また、導電層３３ｂは、絶縁層３４を介して導電層５３と重なる領域を有するように設けられている。
また、前述のように、絶縁層８１および絶縁層８２に設けられた開口部７１を介して、導電層５１と導電層５２が電気的に接続されている。絶縁層８１、絶縁層８２、および絶縁層３４に設けられた開口部７２を介して、導電層５２と導電層５３が電気的に接続されている。絶縁層８１、絶縁層８２、および絶縁層３４に設けられた開口部７３を介して、導電層５３と導電層５４が電気的に接続されている。絶縁層８１および絶縁層８２に設けられた開口部７４を介して、導電層５４と導電層３３ｃが電気的に接続されている。つまり、前述のように、導電層５２、導電層５３、および導電層５４を介して、トランジスタ３０のソースまたはドレインの一方としての機能を有する導電層５１と、配線Ｓ４の一部に対応する導電層３３ｃと、が電気的に接続されている。また、開口部７２と開口部７３は、導電層３３ｂを挟んで形成されている。以上により、トランジスタ３０のソースまたはドレインの一方としての機能を有する導電層５１が、配線Ｓ３の一部に対応する導電層３３ｂと短絡することが抑制されている。なお、図１０に示すように、導電層５２および導電層５４は、導電層２１と同一のレイヤーに形成されており、導電層５３は、導電層３１および導電層３１ａと同一のレイヤーに形成されている。
なお、同一のレイヤーに形成された構成要素は、同一の材料を有することができる。つまり、例えば導電層２１、導電層５２、および導電層５４は、それぞれ同一の材料を有することができる。また、例えば導電層３１、導電層３１ａ、および導電層５３は、それぞれ同一の材料を有することができる。
〔断面構成例３〕
図１１に、図１０に示す構成の変形例を示す。図１１では、着色層４１を基板１４側に設けた場合の例を示している。これにより、基板１５側の構成を簡略化することができる。
なお、着色層４１を平坦化膜として用いる場合には、絶縁層８１を設けない構成としてもよい。これにより、表示装置１０の作製工程数を低減することができ、表示装置１０の作製コストを低減することができる。
〔断面構成例４〕
図１２に、図１０に示す構成の変形例を示す。図１２では、導電層５２、導電層５３、導電層５４、開口部７２、および開口部７３を省略した場合の例を示している。この場合、導電層５１と導電層３３ｃは、導電層２１と同一のレイヤーに形成された導電層５５を介して電気的に接続されている。具体的には、開口部７１を介して導電層５１と導電層５５が電気的に接続され、開口部７４を介して導電層３３ｃと導電層５５が電気的に接続されている。図１２に示す構成を用いる場合にも、導電層５１と導電層３３ｂが短絡することを抑制することができる。
〔断面構成例５〕
図１３に、図９に示す構成の変形例を、図１４に、図１０に示す構成の変形例を、図１５に、図１１に示す構成の変形例を、図１６に、図１２に示す構成の変形例をそれぞれ示す。図１３乃至図１６に示す構成は、不純物半導体層３５を有しない点が、図９乃至図１２に示す構成と異なる。
図１３乃至図１６に示す構成では、半導体層３２には、金属酸化物を含む半導体を用いることが好ましい。半導体層３２に金属酸化物を含む半導体を用いる、つまりトランジスタ３０をＯＳトランジスタとすることで、前述のように、ソース線から供給された信号に対応する電荷を、容量素子６０に長期間保持することができる。これにより、容量素子６０への電荷の書き込みの頻度、つまりリフレッシュ動作の頻度を減らすことができ、表示装置１０の消費電力を低減することができる。
以上が断面構成例についての説明である。
［各構成要素について］
以下では、上記に示す各構成要素について説明する。
〔基板〕
表示パネルが有する基板には、平坦面を有する材料を用いることができる。表示素子からの光を取り出す基板には、該光を透過する材料を用いる。例えば、ガラス、石英、セラミック、サファイヤ、有機樹脂等の材料を用いることができる。
厚さの薄い基板を用いることで、表示パネルの軽量化、薄型化を図ることができる。さらに、可撓性を有する程度の厚さの基板を用いることで、可撓性を有する表示パネルを実現できる。または、可撓性を有する程度に薄いガラス等を基板に用いることもできる。または、ガラスと樹脂材料とが接着層により貼り合わされた複合材料を用いてもよい。
〔トランジスタ〕
トランジスタは、ゲートとしての機能を有する導電層と、半導体層と、ソースとしての機能を有する導電層と、ドレインとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、を有する。
なお、本発明の一態様の表示装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタとしてもよいし、スタガ型のトランジスタとしてもよいし、逆スタガ型のトランジスタとしてもよい。また、トップゲート型またはボトムゲート型のいずれのトランジスタ構造としてもよい。または、チャネルの上下にゲートが設けられていてもよい。
〔半導体層〕
トランジスタに用いる半導体層の結晶性は特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
トランジスタの半導体層には、例えば、第１４族の元素（シリコン、ゲルマニウム等）を用いることができる。トランジスタの半導体層としてシリコンを用いる場合、シリコンとして、特にアモルファスシリコンを用いることが好ましい。アモルファスシリコンを用いることで、大型の基板上に歩留り良くトランジスタを形成できるため、本発明の一態様の表示装置の量産性を高めることができる。
また、微結晶シリコン、多結晶シリコン、単結晶シリコン等の結晶性を有するシリコンを用いることもできる。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、かつアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
本実施の形態で例示したボトムゲート構造のトランジスタは、作製工程を削減できるため好ましい。またこのときアモルファスシリコンを用いることで、多結晶シリコンよりも低温で形成できるため、半導体層よりも下層の配線や電極の材料、基板の材料として、耐熱性の低い材料を用いることが可能なため、材料の選択の幅を広げることができる。例えば、極めて大面積のガラス基板等を好適に用いることができる。一方、トップゲート型のトランジスタは、自己整合的に不純物領域を形成しやすいため、特性のばらつき等を低減することができるため好ましい。このとき特に、多結晶シリコンや単結晶シリコン等を用いる場合に適している場合がある。
トランジスタの半導体層には、金属酸化物を用いることができる。代表的には、シリコンを含む半導体、ガリウムヒ素を含む半導体またはインジウムを含む金属酸化物等を適用できる。
特にシリコンよりもバンドギャップの大きな金属酸化物を適用することが好ましい。シリコンよりもバンドギャップが広く、かつキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
シリコンよりもバンドギャップの大きな金属酸化物を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。このようなトランジスタを画素に適用することで、各表示部に表示した画像の階調を維持しつつ、駆動回路を停止することも可能となる。その結果、極めて消費電力の低減された表示装置を実現できる。
半導体層は、例えば少なくともインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜を含むことが好ましい。また、該半導体層を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、上記Ｍで記載の金属を含め、例えば、ガリウム、スズ、ハフニウム、アルミニウム、またはジルコニウム等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウム等がある。
半導体層を構成する金属酸化物として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えばＩｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの原子数比は問わない。例えば、原子数比はＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよいし、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１としてもよいし、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２としてもよいし、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３としてもよいし、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６としてもよいし、これらの値の近傍としてもよい。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、半導体層と導電層は、上記酸化物のうち同一の金属元素を有していてもよい。半導体層と導電層を同一の金属元素とすることで、製造コストを低減させることができる。例えば、同一の金属組成の金属酸化物ターゲットを用いることで、製造コストを低減させることができる。また半導体層と導電層を加工する際のエッチングガスまたはエッチング液を共通して用いることができる。ただし、半導体層と導電層は、同一の金属元素を有していても、組成が異なる場合がある。例えば、トランジスタおよび容量素子の作製工程中に、膜中の金属元素が脱離し、異なる金属組成となる場合がある。
半導体層を構成する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
半導体層を構成する金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が好ましい。なお、成膜される半導体層に含まれる金属元素の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層を構成する金属酸化物は、後述するＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅであることが好ましい。これにより、トランジスタの電界効果移動度を高めることができる。
半導体層には、キャリア密度の低い金属酸化物を用いることが好ましい。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上の金属酸化物を用いることができる。このような半導体層は、不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する。なお、半導体層が金属酸化物である場合、不純物として、例えば水または水素等が挙げられる。
本明細書等において、不純物濃度が低く、欠陥準位密度が低い金属酸化物を、高純度真性な金属酸化物、または実質的に高純度真性な金属酸化物と呼ぶ場合がある。
高純度真性または実質的に高純度真性な金属酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、該金属酸化物を有するトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう）になることが少ない。また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である金属酸化物を有するトランジスタは、オフ電流が著しく小さく、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソースとドレイン間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
なお、本発明の一態様に適用可能な半導体層は上記に限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の材料を用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切な値とすることが好ましい。
半導体層を構成する金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう場合がある。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
また、アルカリ金属およびアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体層における二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高い。
非晶質構造の金属酸化物は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
〔導電層〕
トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線および電極等の導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステン等の金属、またはこれを主成分とする合金等が挙げられる。またこれらの材料を含む膜を単層で、または積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛等の酸化物を用いてもよい。また、マンガンを含む銅を用いると、エッチングによる形状の制御性が高まるため好ましい。
また、トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線および電極等の導電層に用いることのできる、透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛等の導電性酸化物またはグラフェンを用いることができる。または、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、またはチタン等の金属材料や、該金属材料を含む合金材料を用いることができる。または、該金属材料の窒化物（例えば、窒化チタン）等を用いてもよい。なお、金属材料または合金材料（またはそれらの窒化物）を用いる場合には、透光性を有する程度に薄くすればよい。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜等を用いると、導電性を高めることができるため好ましい。これらは、表示装置を構成する各種配線および電極等の導電層や、表示素子が有する導電層（画素電極や共通電極としての機能を有する導電層）にも用いることができる。
〔絶縁層〕
各絶縁層に用いることのできる絶縁材料としては、例えば、アクリル、エポキシ等の樹脂、シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を用いることもできる。
また、半導体層が金属酸化物を含む場合、当該半導体層と接する領域を有する絶縁層は、化学量論的組成よりも過剰に酸素を含有する領域（過剰酸素領域）を有することが好ましい。例えば、半導体層３２と接する領域を有する絶縁層３４および絶縁層８２は、過剰酸素領域を有することが好ましい。これにより、絶縁層３４および絶縁層８２から半導体層３２に酸素を供給することができる。半導体層３２が金属酸化物を含む場合、当該金属酸化物中に酸素欠損が形成されると、当該酸素欠損に水素等の不純物が入ることにより、キャリアである電子が生成される場合がある。これにより、トランジスタの電気特性が劣化する場合がある。半導体層と接する領域を有する絶縁層が過剰酸素領域を有する場合、絶縁層から半導体層へ酸素を供給することができ、酸素欠損を補填することができる。これにより、トランジスタの電気特性の劣化を抑制することができる。なお、絶縁層に過剰酸素領域を設けるには、例えば、酸素雰囲気下で絶縁層を形成すればよい。または、成膜後の絶縁層を酸素雰囲気下で熱処理すればよい。
〔液晶素子〕
液晶素子としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ　Ｓｕｐｅｒ　Ｖｉｅｗ）モード等を用いることができる。
また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホストモード等が適用された液晶素子を用いることができる。
なお、液晶素子は、液晶の光学的変調作用によって光の透過または非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜め方向の電界を含む）によって制御される。なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。
また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
また、液晶素子として、透過型の液晶素子、反射型の液晶素子、または半透過型の液晶素子等がある。
本発明の一態様では、特に透過型の液晶素子を好適に用いることができる。
透過型または半透過型の液晶素子を用いる場合、一対の基板を挟むように、２つの偏光板を設ける。また偏光板よりも外側に、バックライトを設ける。バックライトとしては、直下型のバックライトであってもよいし、エッジライト型のバックライトであってもよい。ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を有する直下型のバックライトを用いると、ローカルディミングが容易となり、コントラストを高めることができるため好ましい。また、エッジライト型のバックライトを用いると、バックライトを含めたモジュールの厚さを低減できるため好ましい。
なお、エッジライト型のバックライトをオフ状態とすることで、シースルー表示を行うことができる。
〔着色層〕
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料等が挙げられる。
〔遮光層〕
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属等の無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層とを同じ材料で形成することで、同じ装置を用いることができるほか工程を簡略化できるため好ましい。
以上が各構成要素についての説明である。
［画素等の作製方法の一例］
以下では、表示装置１０の作製方法例について説明する。
表示装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、それぞれ、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層成膜（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法の例として、プラズマ化学気相堆積（ＰＥＣＶＤ）法および熱ＣＶＤ法等が挙げられる。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法が挙げられる。
表示装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、それぞれ、スピンコート、ディップ、スプレー塗布、インクジェット印刷、ディスペンス、スクリーン印刷、オフセット印刷等の方法、またはドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコートにより形成することができる。
表示装置を構成する薄膜は、リソグラフィ法等を用いて加工することができる。または、遮蔽マスクを用いた成膜方法により、島状の薄膜を形成してもよい。または、ナノインプリント法、サンドブラスト法、もしくはリフトオフ法等により薄膜を加工してもよい。
フォトリソグラフィ法を用いて加工する場合、露光に用いる光としては、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、およびこれらを混合させた光が挙げられる。そのほか、紫外光、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。露光に用いる光としては、極端紫外光（ＥＵＶ：ＥｘｔｒｅｍｅＵｌｔｒａ−Ｖｉｏｌｅｔ）およびＸ線等が挙げられる。また、露光には、光ではなく電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム等のビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、ドライエッチング法、ウエットエッチング法、サンドブラスト法等を用いることができる。
〔作製方法の一例１〕
図１０に示す構成の、画素１１（ｉ＋３，ｊ）等の作製方法の一例を図１７乃至図１９に示す。表示装置１０の作製の際は、まず、基板１４上に導電層を成膜する。次に、フォトリソグラフィ法等によりパターニングを行い、エッチング法等により当該導電層を加工することにより、導電層３１、導電層３１ａ、および導電層５３を形成する（図１７（Ａ））。前述のように、導電層３１は配線Ｇ３の一部に対応し、導電層３１ａは配線ＣＳの一部に対応する。
次に、絶縁層３４を形成する。前述の通り、絶縁層３４は、表示装置１０に設けられたトランジスタのゲート絶縁層としての機能を有する。
その後、絶縁層３４上に半導体層を成膜する。半導体層として例えばアモルファスシリコンを用いる場合、モノシラン等を原料としてＣＶＤ法等により成膜することができる。これにより、半導体層に含まれるシリコンの未結合手（ダングリングボンド）を水素により終端させ、熱力学的に安定化することができる。このように、水素を含んだアモルファスシリコンを水素化アモルファスシリコンと呼ぶ。
次に、上記半導体層上に、不純物を含んだ半導体層である不純物半導体層を成膜する。不純物半導体層として例えば水素化アモルファスシリコンを用いる場合、トランジスタをｎ型とする際は、モノシラン等の原料中にホスフィンまたはアルシン等を添加して、ＣＶＤ法等により成膜することができる。また、トランジスタをｐ型とする際は、モノシラン等の原料中にジボラン等を添加して、ＣＶＤ法等により不純物半導体層を成膜することができる。
その後、フォトリソグラフィ法等によりパターニングを行い、成膜した半導体層をエッチング法等により加工することにより、半導体層３２および不純物半導体層３５を形成する（図１７（Ｂ））。
次に、絶縁層３４上および不純物半導体層３５上に導電層を成膜する。その後、フォトリソグラフィ法等によりパターニングを行い、エッチング法等により当該導電層を加工することにより、導電層５１、導電層３３ａ、導電層３３ｂ、および導電層３３ｃを形成する（図１７（Ｃ））。前述のように、導電層５１はトランジスタ３０のソースまたはドレインの一方として機能し、導電層３３ａはトランジスタ３０のソースまたはドレインの他方、および容量素子６０の一方の電極としての機能を有する。また、導電層３３ｂは配線Ｓ３の一部に対応し、導電層３３ｃは配線Ｓ４の一部に対応する。また、導電層３３ｂは、導電層５３と重なる領域を有するように形成される。
次に、絶縁層８２を成膜し、その後、絶縁層８１を成膜する。絶縁層８１の成膜後、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｍｅｎｔ）法等により、絶縁層８１に対して平坦化処理を行う。
次に、フォトリソグラフィ法等によりパターニングを行う。その後、エッチング法等により絶縁層８１および絶縁層８２を加工することにより、導電層５１に達する開口部７１、導電層３３ａに達する開口部３８、および導電層３３ｃに達する開口部７４を形成する。また、エッチング法等により絶縁層８１、絶縁層８２、および絶縁層３４を加工することにより、導電層５３に達する開口部７２および開口部７３を、導電層３３ｂを挟むように形成する（図１８（Ａ））。以上により、開口部３８、および開口部７１乃至開口部７４が形成される。
次に、絶縁層８１上、開口部３８、および開口部７１乃至開口部７４に導電層を成膜する。その後、フォトリソグラフィ法等によりパターニングを行い、エッチング法等により当該導電層を加工することにより、導電層２１、導電層５２、および導電層５４を形成する（図１８（Ｂ））。導電層２１は、開口部３８を介して導電層３３ａと電気的に接続される。導電層５２は、開口部７１を介して導電層５１と電気的に接続され、開口部７２を介して導電層５３と電気的に接続される。導電層５４は、開口部７３を介して導電層５３と電気的に接続され、開口部７４を介して導電層３３ｃと電気的に接続される。前述のように、導電層２１は、表示装置１０に設けられた液晶素子の画素電極としての機能を有する。また、トランジスタ３０のソースまたはドレインの一方としての機能を有する導電層５１は、配線Ｓ４の一部に対応する導電層３３ｃと、導電層５２、導電層５３、および導電層５４を介して電気的に接続されている。
次に、配向膜２４ａを形成する（図１９（Ａ））。その後、基板１５上に、遮光層４２、着色層４１、絶縁層２６、導電層２３、および配向膜２４ｂを形成する（図１９（Ｂ））。着色層４１は、フォトリソグラフィ法、印刷法、またはインクジェット法を用いて形成することができる。例えばインクジェット法を用いることにより、着色層４１を室温で形成、低真空度で形成、または大型基板上に形成することができる。これにより、解像度が４Ｋや８Ｋ等といった極めて高解像度の表示装置にも、着色層４１を形成することができる。また、画面サイズが対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上の大型の表示装置にも着色層４１を形成することができる。また、レジストマスクを用いなくても着色層４１を形成することができるため、表示装置１０の作製工程数を低減することができ、作製コストを低減することができる。
次に、図１９（Ａ）に示す基板１４と、図１９（Ｂ）に示す基板１５との間に、接着層（図示せず）を用いて液晶２２を封止する。その後、偏光板３９ａ、偏光板３９ｂ、およびバックライトユニット９０を形成する。以上により、図１０に示す構成の表示装置１０を作製することができる。
ここで、表示装置を作製する際、作製工程におけるフォトリソグラフィ工程が少ないほど、すなわちフォトマスクのマスク枚数が少ないほど、作製コストを低くすることができる。
例えば、図１７および図１８に示す工程（基板１４側の工程）のうち、導電層３１等の形成工程（図１７（（Ａ））、半導体層３２等の形成工程（図１７（Ｂ））、導電層３３ａ等の形成工程（図１７（Ｃ））、開口部３８等の形成工程（図１８（Ａ））、および導電層２１等の形成工程（図１８（Ｂ））の、計５つのフォトリソグラフィ工程を経ることで表示装置１０を作製できる。すなわち、５枚のフォトマスクにより、バックプレーン基板を作製することができる。
表示装置を、１つの画素列あたりソース線を１本または２本設ける構成とする場合、図１０に示す構成の画素１１を設けなくてもよく、例えばすべての画素１１の構成を図９に示す構成とすることができる。この場合であっても、バックプレーン基板を作製する際には、計５つのフォトリソグラフィ工程を経る必要がある。つまり、フォトマスクは５枚必要となる。以上より、１つの画素列あたりソース線を４本設ける構成とする場合であっても、１つの画素列あたりソース線を１本または２本設ける場合と同じ枚数のフォトマスクで表示装置を作製することができる。これにより、１つの画素列あたりソース線を４本設ける構成の表示装置の作製コストが、１つの画素列あたりソース線を１本または２本設ける構成の表示装置の作製コストより増加することを抑制することができる。
〔作製方法の一例２〕
図１４に示す構成の、画素１１（ｉ＋３，ｊ）等の作製方法の一例を図２０乃至図２２に示す。図２０（Ａ）、（Ｂ）、（Ｃ）、図２１（Ａ）、（Ｂ）、および図２２（Ａ）、（Ｂ）は、それぞれ図１７（Ａ）、（Ｂ）、（Ｃ）、図１８（Ａ）、（Ｂ）、および図１９（Ａ）、（Ｂ）に対応する。図２０乃至図２２に示す作製方法は、図２０（Ｂ）に示す工程において不純物半導体層３５を形成しない点が、先述の作製方法と異なる。
図２０乃至図２２に示す作製方法では、絶縁層３４上に成膜する半導体層として、例えば金属酸化物を用いることができる。この場合、当該半導体層は、スパッタリング法により成膜することができる。半導体層として例えばＩｎ−Ｇａ−Ｚｎ系酸化物を用いる場合、Ｉｎ−Ｇａ−Ｚｎ系酸化物をターゲットに用いたスパッタリング法により半導体層を成膜することができる。その他の工程は、図１７乃至図１９に示す作製方法と同様に行うことができる。
以上が画素等の作製方法の一例についての説明である。
〔導電層の形状について〕
ゲート線やソース線等の配線に用いることのできる導電層は、金属や合金等の低抵抗な材料を用いると、配線抵抗を低減することができるため好ましい。また、大画面の表示装置を作製する場合には、配線の幅を大きくすることも有効である。しかしながら、このような導電層は可視光を透過しないため、透過型の液晶表示装置においては、配線自体の幅が大きくなることや、配線数の増加に伴い、開口率の低下を招く場合がある。
そこで、導電層の端部の形状を工夫することで、バックライトユニットからの光を効率的に取り出すことができる。
図２３（Ａ）には、ソース線等を構成する導電層３３とその近傍の断面図を示している。導電層３３は、その端部が逆テーパ形状を有している。導電層３３は、例えば導電層３３ａ、導電層３３ｂ、導電層３３ｃとみなすことができる。または、導電層３３は、例えば導電層５１とみなすことができる。
ここで、テーパ角とは薄膜の端部における、その底面（被形成面と接する面）と、その側面との角度を言う。テーパ角は、０度より大きく、１８０度未満である。また、テーパ角が９０度よりも小さい場合を順テーパ、９０度よりも大きい場合を逆テーパと呼ぶ。
図２３（Ａ）に示すように、導電層３３が逆テーパ形状を有することで、バックライトユニットから入射される光５０の一部は、導電層３３の側面で反射し、液晶２２に到達する。その結果、導電層３３の側面が垂直である場合、および順テーパ形状である場合に比べて、光取り出し効率を高めることができる。
ここで、導電層３３のテーパ角は、９０度より大きく１３５度未満、好ましくは９１度以上１２０度以下、より好ましくは９５度以上１１０度以下とすることが好ましい。
また、図２３（Ｂ）では、ゲート線等を構成する導電層３１が、逆テーパ形状を有する場合の例を示している。導電層３３に加えて導電層３１も逆テーパ形状とすることで、より効果的に光取り出し効率を高めることができる。
以上が導電層の形状についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態に示した表示装置等に用いることができるトランジスタの一例について、図面を用いて説明する。
〔トランジスタの構成例１〕
以下では、図９乃至図１２等に示したトランジスタの変形例について説明する。
図２４（Ａ）に示すトランジスタは、半導体層３２と不純物半導体層３５の間に、半導体層３７を有する。
半導体層３７は、半導体層３２と同様の半導体膜により形成されていてもよい。半導体層３７は、不純物半導体層３５のエッチングの際に、半導体層３２がエッチングにより消失することを防ぐためのエッチングストッパとしての機能を有する。なお、図２４（Ａ）において、半導体層３７が左右に分離している例を示しているが、半導体層３７の一部が半導体層３２のチャネル形成領域を覆っていてもよい。
また、半導体層３７は、不純物半導体層３５よりも低濃度の不純物が含まれていてもよい。これにより、半導体層３７をＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域として機能させることができ、トランジスタを駆動させたときのホットチャネル効果を抑制することができる。
図２４（Ｂ）に示すトランジスタは、半導体層３２のチャネル形成領域上に、絶縁層８４が設けられている。絶縁層８４は、不純物半導体層３５のエッチングの際のエッチングストッパとしての機能を有する。
図２４（Ｃ）に示すトランジスタは、半導体層３２に代えて、半導体層３２ｐを有する。半導体層３２ｐは、結晶性の高い半導体膜を含む。例えば半導体層３２ｐは、多結晶半導体または単結晶半導体を含む。これにより、電界効果移動度の高いトランジスタとすることができる。
図２４（Ｄ）に示すトランジスタは、半導体層３２のチャネル形成領域に半導体層３２ｐを有する。例えば図２４（Ｄ）に示すトランジスタは、半導体層３２となる半導体膜に対してレーザ光などを照射することにより、局所的に結晶化することにより形成することができる。これにより、電界効果移動度の高いトランジスタを実現できる。
図２４（Ｅ）に示すトランジスタは、図２４（Ａ）で示したトランジスタの半導体層３２のチャネル形成領域に、結晶性の半導体層３２ｐを有する。
図２４（Ｆ）に示すトランジスタは、図２４（Ｂ）で示したトランジスタの半導体層３２のチャネル形成領域に、結晶性の半導体層３２ｐを有する。
〔トランジスタの構成例２〕
以下では、図１３乃至図１６等に示したトランジスタの変形例について説明する。
トランジスタの構造の一例として、トランジスタ２００ａについて、図２５（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。図２５（Ａ）はトランジスタ２００ａの上面図である。図２５（Ｂ）は、図２５（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２５（Ｃ）は、図２５（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図２５（Ａ）において、煩雑になることを避けるため、トランジスタ２００ａの構成要素の一部（ゲート絶縁層としての機能を有する絶縁層等）を省略して図示している。なお、以下において、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図２５（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
トランジスタ２００ａは、絶縁層２２４上の導電層２２１と、絶縁層２２４上および導電層２２１上の絶縁層２１１と、絶縁層２１１上の半導体層２３１と、半導体層２３１上および絶縁層２１１上の導電層２２２ａと、半導体層２３１上および絶縁層２１１上の導電層２２２ｂと、半導体層２３１上、導電層２２２ａ上、および導電層２２２ｂ上の絶縁層２１２と、絶縁層２１２上の導電層２２３と、を有する。
なお、絶縁層２２４は、絶縁層ではなく基板とすることができる。絶縁層２２４を基板とする場合、当該基板は実施の形態１に示した基板１４と同様の材料を含む基板とすることができる。
また、導電層２２１および導電層２２３は、例えば実施の形態１に示した導電層３１と同様の材料を含むことができる。絶縁層２１１は、例えば実施の形態１に示した絶縁層３４と同様の材料を含むことができる。導電層２２２ａおよび導電層２２２ｂは、例えば実施の形態１に示した導電層３３および導電層５１と同様の材料を含むことができる。絶縁層２１２は、実施の形態１に示した絶縁層８２と同様の材料を含むことができる。
また、半導体層２３１として、実施の形態１に示した半導体層３２と同様に、金属酸化物を含む半導体層を用いることができる。本実施の形態では、半導体層２３１が金属酸化物を含む半導体層であるとして説明を行う。
絶縁層２１１および絶縁層２１２は、開口部２３５を有する。導電層２２３は、開口部２３５を介して、導電層２２１と電気的に接続される。
ここで、絶縁層２１１は、トランジスタ２００ａの第１のゲート絶縁層としての機能を有し、絶縁層２１２は、トランジスタ２００ａの第２のゲート絶縁層としての機能を有する。また、トランジスタ２００ａにおいて、導電層２２１は、第１のゲートとしての機能を有し、導電層２２２ａは、ソースまたはドレインの一方としての機能を有し、導電層２２２ｂは、ソースまたはドレインの他方としての機能を有する。また、トランジスタ２００ａにおいて、導電層２２３は、第２のゲートとしての機能を有する。
なお、トランジスタ２００ａは、いわゆるチャネルエッチ型のトランジスタであり、デュアルゲート構造を有する。
また、トランジスタ２００ａは、導電層２２３を設けない構成にすることもできる。この場合、トランジスタ２００ａは、いわゆるチャネルエッチ型のトランジスタであり、ボトムゲート構造を有する。
図２５（Ｂ）、（Ｃ）に示すように、半導体層２３１は、導電層２２１、および導電層２２３と対向するように位置し、２つのゲートの機能を有する導電層に挟まれている。導電層２２３のチャネル長方向の長さ、および導電層２２３のチャネル幅方向の長さは、半導体層２３１のチャネル長方向の長さ、および半導体層２３１のチャネル幅方向の長さよりもそれぞれ長く、半導体層２３１の全体は、絶縁層２１２を介して導電層２２３に覆われている。
別言すると、導電層２２１および導電層２２３は、絶縁層２１１および絶縁層２１２に設けられる開口部２３５において接続され、かつ半導体層２３１の側端部よりも外側に位置する領域を有する。
このような構成を有することで、トランジスタ２００ａに含まれる半導体層２３１を、導電層２２１および導電層２２３の電界によって電気的に囲むことができる。トランジスタ２００ａのように、第１のゲートおよび第２のゲートの電界によって、チャネル形成領域が形成される半導体層を、電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
　トランジスタ２００ａは、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲートの機能を有する導電層２２１によってチャネルを誘起させるための電界を効果的に半導体層２３１に印加することができるため、トランジスタ２００ａの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ２００ａを微細化することが可能となる。また、トランジスタ２００ａは、半導体層２３１が、第１のゲートの機能を有する導電層２２１および第２のゲートの機能を有する導電層２２３によって囲まれた構造を有するため、トランジスタ２００ａの機械的強度を高めることができる。
　ｓ−ｃｈａｎｎｅｌ構造であるトランジスタ２００ａは電界効果移動度が高く、かつ駆動能力が高いので、トランジスタ２００ａを駆動回路、代表的にはゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。
次に、トランジスタの構造の一例として、トランジスタ２００ｂについて、図２６（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。図２６（Ａ）はトランジスタ２００ｂの上面図である。図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２６（Ｃ）は、図２６（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
　トランジスタ２００ｂは、半導体層２３１、導電層２２２ａ、導電層２２２ｂ、および絶縁層２１２が積層構造である点において、トランジスタ２００ａと異なる。
絶縁層２１２は、半導体層２３１上、導電層２２２ａ上、および導電層２２２ｂ上の絶縁層２１２ａと、絶縁層２１２ａ上の絶縁層２１２ｂを有する。絶縁層２１２は、半導体層２３１に酸素を供給する機能を有する。すなわち、絶縁層２１２は、酸素を有する。また、絶縁層２１２ａは、酸素を透過することのできる絶縁層である。なお、絶縁層２１２ａは、後に形成する絶縁層２１２ｂを形成する際の、半導体層２３１へのダメージ緩和膜としても機能する。
絶縁層２１２ａとしては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。
また、絶縁層２１２ａは、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁層２１２ａに含まれる欠陥の密度が多いと、該欠陥に酸素が結合してしまい、絶縁層２１２ａにおける酸素の透過性が減少してしまうためである。
なお、絶縁層２１２ａにおいては、外部から絶縁層２１２ａに入った酸素が全て絶縁層２１２ａの外部に移動せずに、酸素が絶縁層２１２ａにとどまる場合もある。また、絶縁層２１２ａに酸素が入ると共に、絶縁層２１２ａに含まれる酸素が絶縁層２１２ａの外部へ移動することで、絶縁層２１２ａにおいて酸素の移動が生じる場合もある。絶縁層２１２ａとして酸素を透過することができる酸化物絶縁層を形成すると、絶縁層２１２ａ上に設けられる、絶縁層２１２ｂから脱離する酸素を、絶縁層２１２ａを介して半導体層２３１に移動させることができる。
また、絶縁層２１２ａとしては、窒素酸化物に起因する準位密度が低い酸化物絶縁層を用いることができる。なお、当該窒素酸化物に起因する準位密度は、金属酸化物の価電子帯の上端のエネルギーと金属酸化物の伝導帯の下端のエネルギーの間に形成され得る場合がある。上記酸化物絶縁層として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０よりも大きく２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁層２１２ａ等に準位を形成する。当該準位は、半導体層２３１のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁層２１２ａおよび半導体層２３１の界面に拡散すると、当該準位が絶縁層２１２ａ側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層２１２ａおよび半導体層２３１界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
また、窒素酸化物は、加熱処理においてアンモニアおよび酸素と反応する。絶縁層２１２ａに含まれる窒素酸化物は、加熱処理において、絶縁層２１２ｂに含まれるアンモニアと反応するため、絶縁層２１２ａに含まれる窒素酸化物が低減される。このため、絶縁層２１２ａおよび半導体層２３１の界面において、電子がトラップされにくい。
絶縁層２１２ａとして、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
また、上記酸化物絶縁層は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シランおよび一酸化二窒素を用いたＰＥＣＶＤ法を用いて、上記酸化物絶縁層を形成することで、緻密であり、かつ硬度の高い膜を形成することができる。
絶縁層２１２ｂは、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁層である。上記の酸化物絶縁層は、加熱により酸素の一部が脱離する。なお、ＴＤＳにおいて、上記の酸化物絶縁層は、酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上の領域を有する。また、上記の酸素の放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。また、上記の酸素の放出量は、ＴＤＳにおける酸素原子に換算しての総量である。
絶縁層２１２ｂとしては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。
また、絶縁層２１２ｂは、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁層２１２ｂは、絶縁層２１２ａと比較して半導体層２３１から離れているため、絶縁層２１２ａより、欠陥密度が多くともよい。
また、絶縁層２１２ａと絶縁層２１２ｂは、同種の材料の絶縁層を用いることができるため、絶縁層２１２ａと絶縁層２１２ｂの界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁層２１２ａと絶縁層２１２ｂの界面は、破線で図示している。なお、本実施の形態においては、絶縁層２１２ａと絶縁層２１２ｂの２層構造について説明したが、これに限定されず、例えば、絶縁層２１２ａの単層構造、あるいは３層以上の積層構造としてもよい。
　トランジスタ２００ｂにおいて、半導体層２３１は、絶縁層２１１上の半導体層２３１＿１と、半導体層２３１＿１上の半導体層２３１＿２と、を有する。なお、半導体層２３１＿１および半導体層２３１＿２は、それぞれ同じ元素を有する。例えば、半導体層２３１＿１および半導体層２３１＿２は、上述の半導体層２３１が有する元素を有することが好ましい。
　また、半導体層２３１＿１および半導体層２３１＿２は、元素Ｍに対するＩｎの原子数比が大きい領域を有すると好ましい。一例としては、半導体層２３１＿１および半導体層２３１＿２のＩｎ、Ｍ、およびＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍とすると好ましい。ここで、近傍とは、Ｉｎが４の場合、Ｍが１．５以上２．５以下であり、かつＺｎが２以上４以下であることを意味する。または、半導体層２３１＿１および半導体層２３１＿２のＩｎ、Ｍ、およびＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍とすると好ましい。このように、半導体層２３１＿１および半導体層２３１＿２を概略同じ組成とすることで、同じスパッタリングターゲットを用いて形成できるため、製造コストを抑制することが可能である。また、同じスパッタリングターゲットを用いる場合、同一チャンバーにて真空中で連続して半導体層２３１＿１および半導体層２３１＿２を成膜することができるため、半導体層２３１＿１と半導体層２３１＿２との界面に不純物が取り込まれるのを抑制することができる。
ここで、半導体層２３１＿１は、半導体層２３１＿２よりも結晶性が低い領域を有していてもよい。なお、半導体層２３１＿１および半導体層２３１＿２の結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて分析することで解析できる。
半導体層２３１＿１の結晶性が低い領域が過剰酸素の拡散経路となり、半導体層２３１＿１よりも結晶性の高い半導体層２３１＿２にも過剰酸素を拡散させることができる。このように、結晶構造が異なる半導体層の積層構造とし、結晶性の低い領域を過剰酸素の拡散経路とすることで、信頼性の高いトランジスタを提供することができる。
また、半導体層２３１＿２が、半導体層２３１＿１より結晶性が高い領域を有することにより、半導体層２３１に混入しうる不純物を抑制することができる。特に、半導体層２３１＿２の結晶性を高めることで、導電層２２２ａおよび導電層２２２ｂを形成する際のダメージを抑制することができる。半導体層２３１の表面、すなわち半導体層２３１＿２の表面は、導電層２２２ａおよび導電層２２２ｂを形成する際のエッチャントまたはエッチングガスに曝される。しかしながら、半導体層２３１＿２は、結晶性が高い領域を有する場合、結晶性が低い半導体層２３１＿１と比較してエッチング耐性に優れる。したがって、半導体層２３１＿２は、エッチングストッパとしての機能を有する。
また、半導体層２３１＿１は、半導体層２３１＿２よりも結晶性が低い領域を有することで、キャリア密度が高くなる場合がある。
また、半導体層２３１＿１のキャリア密度が高くなると、半導体層２３１＿１の伝導帯に対してフェルミ準位が相対的に高くなる場合がある。これにより、半導体層２３１＿１の伝導帯の下端が低くなり、半導体層２３１＿１の伝導帯下端と、ゲート絶縁層（ここでは、絶縁層２１１）中に形成されうるトラップ準位とのエネルギー差が大きくなる場合がある。該エネルギー差が大きくなることにより、ゲート絶縁層中にトラップされる電荷が少なくなり、トランジスタのしきい値電圧の変動を小さくできる場合がある。また、半導体層２３１＿１のキャリア密度が高くなると、半導体層２３１の電界効果移動度を高めることができる。
なお、トランジスタ２００ｂにおいては、半導体層２３１を２層の積層構造にする例を示したが、これに限定されず、３層以上積層する構成にしてもよい。
トランジスタ２００ｂが有する導電層２２２ａは、導電層２２２ａ＿１と、導電層２２２ａ＿１上の導電層２２２ａ＿２と、導電層２２２ａ＿２上の導電層２２２ａ＿３と、を有する。また、トランジスタ２００ｂが有する導電層２２２ｂは、導電層２２２ｂ＿１と、導電層２２２ｂ＿１上の導電層２２２ｂ＿２と、導電層２２２ｂ＿２上の導電層２２２ｂ＿３と、を有する。
例えば、導電層２２２ａ＿１、導電層２２２ｂ＿１、導電層２２２ａ＿３、および導電層２２２ｂ＿３としては、チタン、タングステン、タンタル、モリブデン、インジウム、ガリウム、錫、および亜鉛の中から選ばれるいずれか一つまたは複数を有することが好ましい。また、導電層２２２ａ＿２および導電層２２２ｂ＿２としては、銅、アルミニウム、および銀の中から選ばれるいずれか一つまたは複数を有することが好ましい。
より具体的には、導電層２２２ａ＿１、導電層２２２ｂ＿１、導電層２２２ａ＿３、および導電層２２２ｂ＿３にＩｎ−Ｓｎ酸化物またはＩｎ−Ｚｎ酸化物を用い、導電層２２２ａ＿２および導電層２２２ｂ＿２に銅を用いることができる。
また、導電層２２２ａ＿１の端部は、導電層２２２ａ＿２の端部よりも外側に位置する領域を有し、導電層２２２ａ＿３は、導電層２２２ａ＿２の上面および側面を覆い、かつ導電層２２２ａ＿１と接する領域を有する。また、導電層２２２ｂ＿１の端部は、導電層２２２ｂ＿２の端部よりも外側に位置する領域を有し、導電層２２２ｂ＿３は、導電層２２２ｂ＿２の上面および側面を覆い、かつ導電層２２２ｂ＿１と接する領域を有する。
上記構成とすることで、導電層２２２ａおよび導電層２２２ｂの配線抵抗を低くし、かつ半導体層２３１への銅の拡散を抑制できるため好ましい。
次に、トランジスタの構造の一例として、トランジスタ２００ｃについて、図２７（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。図２７（Ａ）はトランジスタ２００ｃの上面図である。図２７（Ｂ）は、図２７（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２７（Ｃ）は、図２７（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ２００ｃは、絶縁層２２４上の導電層２２１と、導電層２２１上および絶縁層２２４上の絶縁層２１１と、絶縁層２１１上の半導体層２３１と、半導体層２３１上および絶縁層２１１上の絶縁層２１６と、半導体層２３１上および絶縁層２１６上の導電層２２２ａと、半導体層２３１上および絶縁層２１６上の導電層２２２ｂと、絶縁層２１６、導電層２２２ａ、および導電層２２２ｂ上の絶縁層２１２と、絶縁層２１２上の導電層２２３と、を有する。
絶縁層２１１、絶縁層２１６、および絶縁層２１２は、開口部２３５を有する。トランジスタ２００ｃの第１のゲートとしての機能を有する導電層２２１は、開口部２３５を介して、トランジスタ２００ｃの第２のゲートとしての機能を有する導電層２２３と電気的に接続される。また、絶縁層２１６は、開口部２３８ａおよび開口部２３８ｂを有する。トランジスタ２００ｃのソースまたはドレインの一方としての機能を有する導電層２２２ａは、開口部２３８ａを介して、半導体層２３１と電気的に接続される。トランジスタ２００ｃのソースまたはドレインの他方としての機能を有する導電層２２２ｂは、開口部２３８ｂを介して、半導体層２３１と電気的に接続される。
絶縁層２１６は、トランジスタ２００ｃのチャネル保護層としての機能を有する。絶縁層２１６を有しない場合、エッチング法等により導電層２２２ａおよび導電層２２２ｂを形成する際に、半導体層２３１のチャネル形成領域にダメージが与えられる場合がある。これにより、トランジスタの電気特性が不安定となる場合がある。絶縁層２１６を形成し、開口部２３８ａおよび開口部２３８ｂを設けた後に導電層を成膜し、当該導電層をエッチング法等により加工して導電層２２２ａおよび導電層２２２ｂを形成することにより、半導体層２３１のチャネル形成領域へのダメージを抑制することができる。これにより、トランジスタの電気特性を安定化させ、信頼性の高いトランジスタを実現できる。
絶縁層２１６は、例えば絶縁層２１２と同様の材料を含むことができる。
絶縁層２１６は、過剰酸素領域を有することが好ましい、絶縁層２１６が過剰酸素領域を有することで、半導体層２３１のチャネル形成領域に酸素を供給することができる。よって、当該チャネル形成領域に形成される酸素欠損を過剰酸素により補填することができるため、信頼性の高い表示装置を提供することができる。
また、開口部２３８ａおよび開口部２３８ｂの形成後、半導体層２３１に不純物元素を添加することが好ましい。具体的には、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加すると好ましい。これにより、詳細は後述するが、半導体層２３１の、導電層２２２ａと重なる領域（ソース領域またはドレイン領域の一方）、および導電層２２２ｂと重なる領域（ソース領域またはドレイン領域の他方）の導電性を高くすることができる。これにより、トランジスタ２００ｃの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。
なお、トランジスタ２００ｃは、いわゆるチャネル保護型のトランジスタであり、デュアルゲート構造を有する。
トランジスタ２００ｃは、トランジスタ２００ａおよびトランジスタ２００ｂと同様にｓ−ｃｈａｎｎｅｌ構造をとる。このような構成を有することで、トランジスタ２００ｃに含まれる半導体層２３１を、導電層２２１および導電層２２３の電界によって電気的に取り囲むことができる。
トランジスタ２００ｃは、ｓ−ｃｈａｎｎｅｌ構造を有するため、導電層２２１または導電層２２３によってチャネルを誘起させるための電界を効果的に半導体層２３１に印加することができる。これにより、トランジスタ２００ｃの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ２００ｃを微細化することが可能となる。また、トランジスタ２００ｃは、半導体層２３１が、導電層２２１、および導電層２２３によって取り囲まれた構造を有するため、トランジスタ２００ｃの機械的強度を高めることができる。
なお、トランジスタ２００ｃは、導電層２２３を設けない構成にすることもできる。この場合、トランジスタ２００ｃは、いわゆるチャネル保護型のトランジスタであり、ボトムゲート構造を有する。
次に、トランジスタの構造の一例について、図２８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を用いて説明する。
図２８（Ａ）、（Ｂ）はトランジスタ２００ｄの断面図であり、図２８（Ｃ）、（Ｄ）はトランジスタ２００ｅの断面図である。なお、トランジスタ２００ｄは、先に示すトランジスタ２００ｂの変形例であり、トランジスタ２００ｅは、先に示すトランジスタ２００ｃの変形例である。したがって、図２８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）において、トランジスタ２００ｂおよびトランジスタ２００ｃと同様の機能を有する部分については、同様の符号を付し、詳細な説明を省略する。
なお、図２８（Ａ）はトランジスタ２００ｄのチャネル長方向の断面図であり、図２８（Ｂ）はトランジスタ２００ｄのチャネル幅方向の断面図である。また、図２８（Ｃ）はトランジスタ２００ｅのチャネル長方向の断面図であり、図２８（Ｄ）はトランジスタ２００ｅのチャネル幅方向の断面図である。
図２８（Ａ）、（Ｂ）に示すトランジスタ２００ｄは、トランジスタ２００ｂと比較し、導電層２２３、および開口部２３５が設けられない。また、トランジスタ２００ｄは、トランジスタ２００ｂと比較し、絶縁層２１２、導電層２２２ａ、および導電層２２２ｂの構成が異なる。
トランジスタ２００ｄにおいて、絶縁層２１２は、絶縁層２１２ｃと、絶縁層２１２ｃ上の絶縁層２１２ｄとを有する。絶縁層２１２ｃとしては、半導体層２３１に酸素を供給する機能と、不純物（代表的には、水、水素等）の入り込みを抑制する機能と、を有する。絶縁層２１２ｃとしては、酸化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜を用いることができる。特に、絶縁層２１２ｃとしては、反応性スパッタリング法によって形成される酸化アルミニウム膜であることが好ましい。なお、反応性スパッタリング法で酸化アルミニウム膜を形成する方法の一例としては、以下に示す方法が挙げられる。
まず、スパッタリングチャンバー内に、不活性ガス（代表的にはＡｒガス）と、酸素ガスと、を混合したガスを導入する。続けて、スパッタリングチャンバーに配置されたアルミニウムターゲットに電圧を印加することで、酸化アルミニウム膜を成膜することができる。なお、アルミニウムターゲットに電圧を印加する電源としては、ＤＣ電源、ＡＣ電源、またはＲＦ電源が挙げられる。特に、ＤＣ電源を用いると生産性が向上するため好ましい。
絶縁層２１２ｄは、不純物（代表的には水、水素等）の入り込みを抑制する機能を有する。絶縁層２１２ｄとしては、窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜を用いることができる。特に、絶縁層２１２ｄとして、ＰＥＣＶＤ法によって形成される窒化シリコン膜を用いることが好ましい。ＰＥＣＶＤ法によって形成される窒化シリコン膜は、高い膜密度を得られやすいため好ましい。なお、ＰＥＣＶＤ法によって形成される窒化シリコン膜は、膜中の水素濃度が高い場合がある。
トランジスタ２００ｄにおいては、絶縁層２１２ｄの下層には絶縁層２１２ｃが配置されているため、絶縁層２１２ｄに含まれる水素は、半導体層２３１側に拡散しない、または拡散し難い。
なお、トランジスタ２００ｄは、トランジスタ２００ｂとは異なり、シングルゲート構造を有するトランジスタである。シングルゲート構造を有するトランジスタとすることで、マスク枚数を低減できるため、生産性を高めることができる。
図２８（Ｃ）、（Ｄ）に示すトランジスタ２００ｅは、トランジスタ２００ｃと比較し、絶縁層２１６、および絶縁層２１２の構成が異なる。具体的には、トランジスタ２００ｅは、絶縁層２１６の代わりに絶縁層２１６ａを有し、絶縁層２１２の代わりに絶縁層２１２ｄを有する。また、トランジスタ２００ｅにおいて、半導体層２３１は、半導体層２３１＿１と半導体層２３１＿２を有する。
絶縁層２１６ａは、絶縁層２１２ｃと同様の機能を有する。
トランジスタ２００ｄ、およびトランジスタ２００ｅの構造とすることで、大きな設備投資を行わずに、既存の生産ラインを用いて製造することができる。例えば、水素化アモルファスシリコンの生産ラインを、酸化物半導体の生産ラインに簡易的に置き換えることが可能となる。
次に、トランジスタの構造の一例として、トランジスタ２００ｆについて、図２９（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。図２９（Ａ）はトランジスタ２００ｆの上面図である。図２９（Ｂ）は、図２９（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２９（Ｃ）は、図２９（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
図２９（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ２００ｆは、絶縁層２２４上の導電層２２１と、導電層２２１上および絶縁層２２４上の絶縁層２１１と、絶縁層２１１上の半導体層２３１と、半導体層２３１上の絶縁層２１２と、絶縁層２１２上の導電層２２３と、絶縁層２１１上、半導体層２３１上、および導電層２２３上の絶縁層２１５を有する。なお、半導体層２３１は、導電層２２３と重なるチャネル形成領域２３１ｉと、絶縁層２１５と接するソース領域２３１ｓと、絶縁層２１５と接するドレイン領域２３１ｄと、を有する。
また、絶縁層２１５は、窒素または水素を有する。絶縁層２１５と、ソース領域２３１ｓおよびドレイン領域２３１ｄと、が接することで、絶縁層２１５中の窒素または水素がソース領域２３１ｓおよびドレイン領域２３１ｄ中に添加される。ソース領域２３１ｓおよびドレイン領域２３１ｄは、窒素または水素が添加されることで、キャリア密度が高くなる。
また、トランジスタ２００ｆは、絶縁層２１５に設けられた開口部２３６ａを介してソース領域２３１ｓに電気的に接続される導電層２２２ａを有してもよい。また、トランジスタ２００ｆは、絶縁層２１５に設けられた開口部２３６ｂを介してドレイン領域２３１ｄに電気的に接続される導電層２２２ｂを有してもよい。
絶縁層２１１は、第１のゲート絶縁層としての機能を有し、絶縁層２１２は、第２のゲート絶縁層としての機能を有する。また、絶縁層２１５は保護絶縁層としての機能を有する。
また、絶縁層２１２は、過剰酸素領域を有する。絶縁層２１２が過剰酸素領域を有することで、半導体層２３１が有するチャネル形成領域２３１ｉ中に過剰酸素を供給することができる。よって、チャネル形成領域２３１ｉに形成されうる酸素欠損を過剰酸素により補填することができるため、信頼性の高い表示装置を提供することができる。
なお、半導体層２３１中に過剰酸素を供給させるためには、半導体層２３１の下方に形成される絶縁層２１１に過剰酸素を供給してもよい。この場合、絶縁層２１１中に含まれる過剰酸素は、半導体層２３１が有するソース領域２３１ｓ、およびドレイン領域２３１ｄにも供給されうる。ソース領域２３１ｓ、およびドレイン領域２３１ｄ中に過剰酸素が供給されると、ソース領域２３１ｓ、およびドレイン領域２３１ｄの抵抗が高くなる場合がある。
一方で、半導体層２３１の上方に形成される絶縁層２１２に過剰酸素を有する構成とすることで、チャネル形成領域２３１ｉにのみ選択的に過剰酸素を供給させることが可能となる。あるいは、チャネル形成領域２３１ｉ、ソース領域２３１ｓ、およびドレイン領域２３１ｄに過剰酸素を供給させたのち、ソース領域２３１ｓおよびドレイン領域２３１ｄのキャリア密度を選択的に高めることで、ソース領域２３１ｓ、およびドレイン領域２３１ｄの抵抗が高くなることを抑制することができる。
また、半導体層２３１が有するソース領域２３１ｓおよびドレイン領域２３１ｄは、それぞれ、酸素欠損を形成する元素、または酸素欠損と結合する元素を有すると好ましい。当該酸素欠損を形成する元素、または酸素欠損と結合する元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス元素等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。上記酸素欠損を形成する元素、または酸素欠損と結合する元素が、絶縁層２１５中に１つまたは複数含まれる場合、絶縁層２１５からソース領域２３１ｓ、およびドレイン領域２３１ｄに拡散する、および／または不純物添加処理によりソース領域２３１ｓ、およびドレイン領域２３１ｄ中に添加される。
不純物元素が金属酸化物に添加されると、金属酸化物中の金属元素と酸素の結合が切断され、酸素欠損が形成される。または、不純物元素が金属酸化物に添加されると、金属酸化物中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、金属酸化物においてキャリア密度が増加し、導電性が高くなる。
また、導電層２２１は、第１のゲートとしての機能を有し、導電層２２３は、第２のゲートとしての機能を有し、導電層２２２ａは、ソースとしての機能を有し、導電層２２２ｂは、ドレインとしての機能を有する。
また、図２９（Ｃ）に示すように、絶縁層２１１および絶縁層２１２には開口部２３７が設けられる。また、導電層２２１は、開口部２３７を介して、導電層２２３と電気的に接続される。よって、導電層２２１と導電層２２３には、同じ電位が与えられる。なお、開口部２３７を設けずに、導電層２２１と、導電層２２３と、に異なる電位を与えてもよい。または、開口部２３７を設けずに、導電層２２１を遮光膜として用いてもよい。例えば、導電層２２１を遮光性の材料により形成することで、チャネル形成領域２３１ｉに照射される下方からの光を抑制することができる。
また、図２９（Ｂ）、（Ｃ）に示すように、半導体層２３１は、第１のゲートとしての機能を有する導電層２２１と、第２のゲートとしての機能を有する導電層２２３のそれぞれと対向するように位置し、２つのゲートとしての機能を有する導電層に挟まれている。
また、トランジスタ２００ｆもトランジスタ２００ａ、トランジスタ２００ｂ、およびトランジスタ２００ｃと同様にｓ−ｃｈａｎｎｅｌ構造をとる。このような構成を有することで、トランジスタ２００ｆに含まれる半導体層２３１を、第１のゲートとしての機能を有する導電層２２１および第２のゲートとしての機能を有する導電層２２３の電界によって電気的に取り囲むことができる。
トランジスタ２００ｆは、ｓ−ｃｈａｎｎｅｌ構造を有するため、導電層２２１または導電層２２３によってチャネルを誘起させるための電界を効果的に半導体層２３１に印加することができる。これにより、トランジスタ２００ｆの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ２００ｆを微細化することが可能となる。また、トランジスタ２００ｆは、半導体層２３１が、導電層２２１、および導電層２２３によって取り囲まれた構造を有するため、トランジスタ２００ｆの機械的強度を高めることができる。
なお、トランジスタ２００ｆを、導電層２２３の半導体層２３１に対する位置、または導電層２２３の形成方法から、ＴＧＳＡ（Ｔｏｐ　Ｇａｔｅ　Ｓｅｌｆ　Ａｌｉｇｎｅｄ）型のＦＥＴと呼称してもよい。
なお、トランジスタ２００ｆにおいても、トランジスタ２００ｂと同様に半導体層２３１を２層以上積層する構成にしてもよい。
また、トランジスタ２００ｆにおいて、絶縁層２１２が導電層２２３と重なる部分にのみ設けられているが、これに限られることなく、絶縁層２１２が半導体層２３１を覆う構成にすることもできる。また、導電層２２１を設けない構成にすることもできる。
本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、トランジスタの半導体層に用いることのできる多結晶シリコンの結晶化方法およびレーザ結晶化装置の一例について説明する。
結晶性の良好な多結晶シリコン層を形成するには、基板上に非晶質シリコン層を設け、当該非晶質シリコン層にレーザ光を照射して結晶化することが好ましい。例えば、レーザ光を線状ビームとし、当該線状ビームを非晶質シリコン層に照射しながら基板を移動させることで、基板上の所望の領域に多結晶シリコン層を形成することができる。
線状ビームを用いた方法は、スループットが比較的良好である。一方で、ある領域に対してレーザ光が相対的に移動しながら複数回照射される方法であるため、レーザ光の出力変動およびそれに起因するビームプロファイルの変化による結晶性のばらつきが生じやすい。例えば、当該方法で結晶化させた半導体層を表示装置の画素が有するトランジスタに用いると、結晶性のばらつきに起因したランダムな縞模様が画像を表示する際に見えることがある。
また、線状ビームの長さは基板の一辺の長さ以上であることが理想的であるが、線状ビームの長さは、レーザ発振器の出力と光学系の構成によって制限される。したがって、大型基板の処理では基板面内を折り返してレーザ照射することが現実的である。そのため、レーザ光をオーバーラップして照射する領域が生じる。当該領域の結晶性は、他の領域の結晶性と異なりやすいため、当該領域では表示ムラが生じることがある。
上記のような問題を抑えるために、基板上に形成した非晶質シリコン層に局所的にレーザ照射を行って結晶化させてもよい。局所的なレーザ照射では、結晶性のばらつきの少ない多結晶シリコン層を形成しやすい。
図３０（Ａ）は、基板上に形成した非晶質シリコン層に局所的にレーザ照射を行う方法を説明する図である。
光学系ユニット８２１から射出されるレーザ光８２６は、ミラー８２２で反射されてマイクロレンズアレイ８２３に入射する。マイクロレンズアレイ８２３は、レーザ光８２６を集光して複数のレーザビーム８２７を形成する。
ステージ８１５には、非晶質シリコン層８４０を形成した基板８３０が固定される。非晶質シリコン層８４０に複数のレーザビーム８２７を照射することで、複数の多結晶シリコン層８４１を同時に形成することができる。
マイクロレンズアレイ８２３が有する個々のマイクロレンズは、表示装置の画素ピッチに合わせて設けることが好ましい。または、画素ピッチの整数倍の間隔で設けてもよい。いずれの場合においても、レーザ照射とステージ８１５のＸ方向またはＹ方向の移動を繰り返すことで、全ての画素に対応した領域に多結晶シリコン層を形成することができる。
例えば、マイクロレンズアレイ８２３が画素ピッチでＭ行Ｎ列（Ｍ、Ｎは自然数）のマイクロレンズを有するとき、まず所定の開始位置でレーザ光を照射し、Ｍ行Ｎ列の多結晶シリコン層８４１を形成することができる。そして、行方向にＮ列分の距離だけ移動させてレーザ光を照射し、さらにＭ行Ｎ列の多結晶シリコン層８４１を形成することで、Ｍ行２Ｎ列の多結晶シリコン層８４１を形成することができる。当該工程を繰り返し行うことで所望の領域に複数の多結晶シリコン層８４１を形成することができる。また、折り返してレーザ照射工程を行う場合は、行方向にＮ列分の距離だけ移動させてレーザ照射を行い、さらに列方向にＭ行分の距離の移動とレーザ光の照射を繰り返せばよい。
なお、レーザ光の発振周波数とステージ８１５の移動速度を適切に調整すれば、ステージ８１５を一方向に移動させながらレーザ照射を行う方法でも、画素ピッチで多結晶シリコン層を形成することができる。
レーザビーム８２７のサイズは、例えば、一つのトランジスタの半導体層全体が含まれる程度の面積とすることができる。または、一つのトランジスタのチャネル形成領域全体が含まれる程度の面積とすることができる。または、一つのトランジスタのチャネル形成領域の一部が含まれる程度の面積とすることができる。これらは、必要とするトランジスタの電気特性に応じて使い分ければよい。
なお、一つの画素に複数のトランジスタを有する表示装置を対象とした場合、レーザビーム８２７のサイズは、一つの画素内の各トランジスタの半導体層全体が含まれる程度の面積とすることができる。また、レーザビーム８２７のサイズは、複数の画素が有するトランジスタの半導体層全体が含まれる程度の面積としてもよい。
また、図３１（Ａ）に示すように、ミラー８２２とマイクロレンズアレイ８２３との間にマスク８２４を設けてもよい。マスク８２４には、各マイクロレンズに対応した複数の開口部が設けられる。当該開口部の形状はレーザビーム８２７の形状に反映させることができ、図３１（Ａ）のようにマスク８２４が円形の開口部を有する場合は、円形のレーザビーム８２７を得ることができる。また、マスク８２４が矩形の開口部を有する場合は、矩形のレーザビーム８２７を得ることができる。マスク８２４は、例えば、トランジスタのチャネル形成領域のみを結晶化させたい場合などに有効である。なお、マスク８２４は、図３１（Ｂ）に示すように光学系ユニット８２１とミラー８２２との間に設けてもよい。
図３０（Ｂ）は、上記に示した局所的なレーザ照射の工程に用いることのできるレーザ結晶化装置の主要な構成を説明する斜視図である。レーザ結晶化装置は、Ｘ−Ｙステージの構成要素である移動機構８１２、移動機構８１３およびステージ８１５を有する。また、レーザビーム８２７を成形するためのレーザ発振器８２０、光学系ユニット８２１、ミラー８２２、マイクロレンズアレイ８２３を有する。
移動機構８１２および移動機構８１３は、水平方向に往復直線運動をする機能を備える。移動機構８１２および移動機構８１３に動力を与える機構としては、例えば、モータで駆動するボールネジ機構８１６などを用いることができる。移動機構８１２および移動機構８１３のそれぞれの移動方向は垂直に交わるため、移動機構８１３に固定されるステージ８１５はＸ方向およびＹ方向に自在に移動させることができる。
ステージ８１５は真空吸着機構などの固定機構を有し、基板８３０などを固定することができる。また、ステージ８１５は、必要に応じて加熱機構を有していてもよい。なお、図示はしていないが、ステージ８１５はプッシャーピンおよびその上下機構を有し、基板８３０などを搬出入する際は、基板８３０などを上下に移動させることができる。
レーザ発振器８２０は、処理の目的に適した波長および強度の光が出力できればよく、パルスレーザが好ましいがＣＷレーザであってもよい。代表的には、波長３５１ｎｍ−３５３ｎｍ（ＸｅＦ）、３０８ｎｍ（ＸｅＣｌ）などの紫外光を照射できるエキシマレーザを用いることができる。または、固体レーザ（ＹＡＧレーザ、ファイバーレーザなど）の二倍波（５１５ｎｍ、５３２ｎｍなど）または三倍波（３４３ｎｍ、３５５ｎｍなど）を用いてもよい。また、レーザ発振器８２０は複数であってもよい。
光学系ユニット８２１は、例えば、ミラー、ビームエクスパンダ、ビームホモジナイザ等を有し、レーザ発振器８２０から出力されるレーザ光８２５のエネルギーの面内分布を均一化させつつ伸張させることができる。
ミラー８２２には、例えば、誘電体多層膜ミラーを用いることができ、レーザ光の入射角が略４５°となるように設置する。マイクロレンズアレイ８２３には、例えば、石英板の上面または上下面に複数の凸レンズが設けられたような形状とすることができる。
以上のレーザ結晶化装置を用いることにより、結晶性のばらつきの少ない多結晶シリコン層を形成することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）等と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）等と、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム等から選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３等が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３等が主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３等が主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３等が主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３等に起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明した表示装置の他の構成例について説明する。
図３２に、表示装置１０の構成例を示す。表示装置１０は、基板１４上に設けられた表示部１７を有する。表示部１７は、配線ＧＬおよび配線ＳＬと接続された複数の画素１１を有する。
また、表示装置１０には、複数のＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）テープ１２１ａおよび複数のＴＡＢテープ１２１ｂが設けられている。ＴＡＢテープ１２１ａとＴＡＢテープ１２１ｂは、表示部１７を挟んで対向する位置に設けられている。ＴＡＢテープ１２１ａには、ゲートドライバ１２ａ等が形成された集積回路が実装されており、ＴＡＢテープ１２１ｂには、ゲートドライバ１２ｂ等が形成された集積回路が実装されている。ゲートドライバ１２ａおよびゲートドライバ１２ｂは複数の配線ＧＬと接続されており、配線ＧＬに選択信号を供給する機能を有する。
また、表示装置１０には、複数のプリント基板１３１ａおよび複数のＴＡＢテープ１３２ａが設けられており、複数のプリント基板１３１ｂおよび複数のＴＡＢテープ１３２ｂが設けられている。プリント基板１３１ａおよびＴＡＢテープ１３２ａと、プリント基板１３１ｂおよびＴＡＢテープ１３２ｂとは、表示部１７を挟んで対向する位置に設けられている。
プリント基板１３１ａはそれぞれ複数のＴＡＢテープ１３２ａと接続され、外部から入力された信号をＴＡＢテープ１３２ａに分配する機能を有する。プリント基板１３１ｂはそれぞれ複数のＴＡＢテープ１３２ｂと接続され、外部から入力された信号をＴＡＢテープ１３２ｂに分配する機能を有する。また、ＴＡＢテープ１３２ａには、ソースドライバ１３ａ等が形成された集積回路が実装されており、ＴＡＢテープ１３２ｂには、ソースドライバ１３ｂ等が形成された集積回路が実装されている。ソースドライバ１３ａおよびソースドライバ１３ｂは複数の配線ＳＬと接続されており、配線ＳＬに信号を供給する機能を有する。
２Ｋ、４Ｋ、８Ｋ放送等に対応可能な大画面の表示パネルを作製する場合は、図３２に示すように複数のプリント基板１３１ａおよび複数のプリント基板１３１ｂを設けることが好ましい。これにより、表示装置１０への画像データの入力を容易に行うことができる。
なお、ゲートドライバ１２ａ、ゲートドライバ１２ｂ、ソースドライバ１３ａ、およびソースドライバ１３ｂは、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式等により、基板１４上に設けることもできる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様の電子機器について、図面を参照して説明する。
以下で例示する電子機器は、表示部に本発明の一態様の表示装置を有するものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。また、表示部の画面サイズとしては、対角２０インチ以上、または対角３０インチ以上、または対角５０インチ以上、対角６０インチ以上、または対角７０インチ以上とすることもできる。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用等のモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機等の大型ゲーム機等の比較的大きな画面を有する電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、等が挙げられる。
本発明の一態様の電子機器または照明装置は、家屋もしくはビルの内壁もしくは外壁、または、自動車の内装もしくは外装の曲面に沿って組み込むことができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナおよび二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻等を表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
図３３（Ａ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
表示部７０００に、本発明の一態様の表示装置を適用することができる。これにより、テレビジョン装置７１００は、高解像度の画像を表示することができる。また、テレビジョン装置７１００は、高解像度の画像を大画面で表示することができる。
図３３（Ａ）に示すテレビジョン装置７１００の操作は、筐体７１０１が有する操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることで操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が有する操作キーまたはタッチパネルにより、チャンネルおよび音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
なお、テレビジョン装置７１００は、受信機およびモデム等を備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士等）の情報通信を行うことも可能である。
図３３（Ｂ）に、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
表示部７０００に、本発明の一態様の表示装置を適用することができる。これにより、ノート型パーソナルコンピュータ７２００は、高解像度の画像を表示することができる。また、ノート型パーソナルコンピュータ７２００は、高解像度の画像を大画面で表示することができる。
図３３（Ｃ）、（Ｄ）に、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
図３３（Ｃ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、およびスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
また、図３３（Ｄ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
図３３（Ｃ）、（Ｄ）において、表示部７０００に、本発明の一態様の表示装置を適用することができる。これにより、デジタルサイネージ７３００およびデジタルサイネージ７４００は、高解像度の画像を表示することができる。また、デジタルサイネージ７３００およびデジタルサイネージ７４００は、高解像度の画像を大画面で表示することができる。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報等の情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
また、図３３（Ｃ）、（Ｄ）に示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、対角６５インチの画素領域（Ｐｉｘｅｌ　Ａｒｅａ）を有する８Ｋ４Ｋ液晶ディスプレイモジュールのデータ書き込み時間に関し、概算を行った結果について説明する。
特に、本実施例では、トランジスタの半導体層に水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いた、大型且つ高解像度のディスプレイを、本発明の一態様を適用することで動作させることができるかどうかについて確認した。
なお、８Ｋ４Ｋディスプレイの解像度は水平解像度が７６８０、垂直解像度が４３２０と、極めて高解像度である。また、８Ｋ４Ｋディスプレイに関する国際規格として、Ｒｅｃｏｍｍｅｎｄａｔｉｏｎ　ＩＴＵ−Ｒ　ＢＴ．２０２０−２がある。この規格において、駆動方法はプログレッシブ方式であり、フレーム周波数は最大１２０Ｈｚとされている。
高解像度で大型のディスプレイモジュールに、電界効果移動度の低いトランジスタを用いる場合、フレーム期間中に画像の書き換え動作が間に合わず、駆動できないことがある。このとき、画素領域を複数（例えば４つ）に分断し、それぞれに走査線駆動回路（ゲートドライバともいう）および信号線駆動回路（ソースドライバともいう）を配置する構成を適用することができる。このような構成は、複数の画素領域で同時に画像を書き換えることで、電界効果移動度の低いトランジスタを適用した場合であっても、フレーム期間中の画像の書き換えを実現するものである。
しかしながら、画素領域を分割する構成では、ソースドライバやゲートドライバなどのＩＣおよびそれに付随する部材の増大に伴うコストの増大、配線数の増大に伴う開口率の低下、ＩＣを実装することによる額縁面積の増大、分割された画素領域間を同期させる回路が別途必要であること、分割された画素領域の境界部が視認されてしまうことによる視認性の低下などが懸念される。また、入力される画像データを分割するための画像処理などが必要となり、高速且つ大規模な画像処理回路が必要となることが懸念される。
そこで、本実施例では、ゲート線１本ずつに選択信号を供給し、画素が１つずつ選択される構成に加えて、２本または４本のゲート線に同時に選択信号を供給し、列方向に隣接する２つまたは４つの画素が同時に選択される構成を検討した。同時に選択される２つまたは４つの画素は、それぞれ異なるソース線と接続される。すなわち列ごとに２本または４本のソース線が配列される。本実施例では、これらの構成における画素レイアウトを用いて、データ書き込み時間の概算を行った。
また、本実施例では、トランジスタの半導体層に、水素化アモルファスシリコンを用いる場合と、金属酸化物を用いる場合について検討した。
水素化アモルファスシリコンを半導体層に用いる場合については、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させた疑似パラメータを用いてデータ書き込み時間を見積もった。
金属酸化物を用いた半導体層については、以下の２種類の構成を検討した。金属酸化物としては、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いた。１種類目は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍である金属酸化物を単層で半導体層に用いる場合である。２種類目は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍である金属酸化物を積層で半導体層に用いる場合である。具体的には、第１の金属酸化物層に、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用い、第２の金属酸化物層に、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いる場合を想定した。
本実施例で用いた各層のパラメータを表１に示す。これらは金属酸化物を半導体層に用いたトランジスタを想定したパラメータであるが、本実施例では、水素化アモルファスシリコンを半導体層に用いる場合にも同様のパラメータを用いた。
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＜画素が１つずつ選択される場合＞
図３４（Ａ）は、本実施例で用いたディスプレイモジュールの構成を示すブロック図である。当該構成では、ゲート線１本ずつに選択信号が供給され、画素が１つずつ選択される。ゲートドライバおよびソースドライバはともに外付けである。ゲート線には、２つのゲートドライバＩＣ（Ｇａｔｅ　Ｄｒｉｖｅｒ　ＩＣ（Ｅｘｔｅｒｎａｌ））から同じ信号が供給される。ソース線には、１つのソースドライバＩＣ（Ｓｏｕｒｃｅ　Ｄｒｉｖｅｒ　ＩＣ（Ｅｘｔｅｒｎａｌ））から信号が供給される。画素領域は分割されていない。画素領域のサイズは対角６５インチであり、有効画素数は７６８０×ＲＧＢ（Ｈ）×４３２０（Ｖ）である。
図３４（Ｂ）に、画素ＰＩＸ（ｉ，ｊ）の回路図を示す。画素ＰＩＸ（ｉ，ｊ）は、トランジスタＭ１、容量素子Ｃ１、および液晶素子ＬＣを有する。トランジスタＭ１のゲートは、ゲート線ＧＬ（ｉ）と接続されている。トランジスタＭ１のソースおよびドレインのうち一方は、ソース線ＳＬ（ｊ）と接続され、他方は、容量素子Ｃ１の一方の電極、および液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ１の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。
図３５（Ａ）、（Ｂ）に、画素が１つずつ選択される場合のディスプレイモジュールの画素レイアウトを示す。図３５（Ａ）は、ゲート線ＧＬ（ｉ）から画素電極までの積層構造を、画素電極側から見た上面図である。図３５（Ｂ）は、図３５（Ａ）から画素電極（Ｐｉｘｅｌ　ｅｌｅｃｔｒｏｄｅ）を除いた上面図である。
画素サイズは６２．５μｍ×１８７．５μｍである。トランジスタＭ１は、ボトムゲートトップコンタクト構造のチャネルエッチ型のトランジスタである。トランジスタＭ１のチャネル長Ｌは４μｍ、チャネル幅Ｗは８μｍ、ゲートと重なるＬＤＤ領域（以下、オーバーラップＬＤＤ領域Ｌｏｖ）は２μｍである。ゲート線ＧＬ（ｉ）の幅は１０μｍ、配線ＣＳＣＯＭの幅は３．５μｍである。ソース線ＳＬ（ｊ）の幅は、１０μｍであるが、他の配線（ゲート線ＧＬ（ｉ）や配線ＣＳＣＯＭ）とのクロス部では、４μｍである。開口率は、４５．６％である。
まず、図３６を用いて、金属酸化物を半導体層に用いる場合のデータ書き込み時間の概算について説明する。
図３５（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、トランジスタの電界効果移動度のパラメータのみを変化させることで、画素のゲート線の充電時間とソース線および画素の充電時間を概算した。本実施例において、データ書き込み時間とは、ゲート線の充電時間、並びに、ソース線および画素の充電時間の合計に相当する。また、本実施例において、ゲート線の充電時間は、ゲート線の電位が入力電圧の最大値の７５％に達するまでの時間であり、ソース線および画素の充電時間は、ソース線の電位が入力電圧の最大値の９９％に達するまでの時間である。
また、ここでは、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍である金属酸化物を積層で半導体層に用いた場合の電界効果移動度を１として規格化した値（規格化移動度）を用いた。トランジスタのサイズは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは２５５ｐＦ、ソース線の寄生抵抗Ｒｓｌは５．８０ｋΩ、ソース線の寄生容量Ｃｓｌは１４７ｐＦ、画素の寄生容量Ｃｐｉｘは２１６．６ｆＦである。なお、本実施例において、画素の寄生容量Ｃｐｉｘは、容量素子の保持容量、液晶素子の容量、およびノードＡの寄生容量を含む。なお、本実施例において、ノードＡとは、各画素における、トランジスタのソースまたはドレイン、容量素子の一方の電極、および液晶素子の一方の電極が接続されるノードである。
図３６において、規格化移動度が１の結果は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍である金属酸化物を積層で半導体層に用いた場合に相当する（図３６では「ＣＡＣ＼ＣＡＡＣ」と記す）。このとき、データ書き込み時間は３．５５μｓであり、６０Ｈｚ駆動時の１水平期間３．８５μｓよりも短く、６０Ｈｚ駆動で動作可能であることが見積もられた。また、当該データ書き込み時間は、１２０Ｈｚ駆動時の１水平期間１．９３μｓより長く、１２０Ｈｚ駆動での動作が難しいことが見積もられた。
図３６において、規格化移動度が０．５の結果は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍である金属酸化物を単層で半導体層に用いた場合に相当する（図３６では「ＩＧＺＯ（１１１）」と記す）。このとき、データ書き込み時間は４．１７μｓであり、６０Ｈｚ駆動時の１水平期間３．８５μｓよりも長く、１２０Ｈｚ駆動だけでなく６０Ｈｚ駆動での動作も難しいことが見積もられた。
次に、図３７を用いて、水素化アモルファスシリコンを半導体層に用いる場合のデータ書き込み時間の概算について説明する。
図３５（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させることで、画素のゲート線の充電時間とソース線および画素の充電時間を概算した。トランジスタのサイズおよび保持容量の大きさは変えていない。実際に水素化アモルファスシリコンを半導体層に用いる場合には、より大きなトランジスタサイズおよび保持容量が必要となるため、データ書き込み時間は本実施例の結果よりも長くする必要がある。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは２５５ｐＦ、ソース線の寄生抵抗Ｒｓｌは５．８０ｋΩ、ソース線の寄生容量Ｃｓｌは１４７ｐＦ、画素の寄生容量Ｃｐｉｘは２１６．６ｆＦである。
図３７において、電界効果移動度が０．６、０．７、０．８［ｃｍ２／Ｖｓ］の結果は、水素化アモルファスシリコンを半導体層に用いた場合に相当する。このとき、データ書き込み時間はそれぞれ、１９．６６μｓ、１６．１９μｓ、１３．８１μｓであり、１２０Ｈｚ駆動時の１水平期間１．９３μｓおよび６０Ｈｚ駆動時の１水平期間３．８５μｓより長く、１２０Ｈｚ駆動だけでなく、６０Ｈｚ駆動での動作も難しいことが見積もられた。
＜画素が２つ同時に選択される場合＞
図３８（Ａ）は、本実施例で用いたディスプレイモジュールの構成を示すブロック図である。当該構成では、２本のゲート線に同時に選択信号が供給され、列方向に隣接する画素が２つ同時に選択される。ゲートドライバおよびソースドライバはともに外付けである。ゲート線には、２つのゲートドライバＩＣから同じ信号が供給される。ゲート線ＧＬ０（ｉ）は、ゲート線ＧＬ（ｉ）およびゲート線ＧＬ（ｉ＋１）と電気的に接続されており、ｉ行目と（ｉ＋１）行目の２行の画素は同時に駆動する。ソース線には、１つのソースドライバＩＣから信号が供給される。画素領域は分割されていない。画素領域のサイズは対角６５インチであり、有効画素数は７６８０×ＲＧＢ（Ｈ）×４３２０（Ｖ）である。
図３８（Ｂ）に、画素ＰＩＸ（ｉ，ｊ）および画素ＰＩＸ（ｉ＋１，ｊ）の回路図を示す。
まず、画素ＰＩＸ（ｉ，ｊ）の構成について説明する。画素ＰＩＸ（ｉ，ｊ）は、トランジスタＭ１、容量素子Ｃ１、および液晶素子ＬＣを有する。トランジスタＭ１のゲートは、ゲート線ＧＬ（ｉ）と接続されている。トランジスタＭ１のソースおよびドレインのうち一方は、ソース線ＳＬ１（ｊ）と接続され、他方は、容量素子Ｃ１の一方の電極、および液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ１の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。
次に、画素ＰＩＸ（ｉ＋１，ｊ）の構成について説明する。画素ＰＩＸ（ｉ＋１，ｊ）は、トランジスタＭ２、容量素子Ｃ２、および液晶素子ＬＣを有する。トランジスタＭ２のゲートは、ゲート線ＧＬ（ｉ＋１）と接続されている。トランジスタＭ２のソースおよびドレインのうち一方は、ソース線ＳＬ２（ｊ）と接続され、他方は、容量素子Ｃ２の一方の電極、および液晶素子ＬＣの一方の電極と接続されている。容量素子Ｃ２の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子ＬＣの他方の電極は、配線ＴＣＯＭと接続されている。
図３９（Ａ）、（Ｂ）に、画素が２つ同時に選択される場合のディスプレイモジュールの画素レイアウトを示す。図３９（Ａ）は、ゲート線ＧＬ（ｉ）から画素電極までの積層構造を、画素電極側から見た上面図である。図３９（Ｂ）は、図３９（Ａ）から画素電極を除いた上面図である。
画素サイズは６２．５μｍ×１８７．５μｍである。トランジスタＭ１は、ボトムゲートトップコンタクト構造のチャネルエッチ型のトランジスタである。トランジスタＭ１のチャネル長Ｌは４μｍ、チャネル幅Ｗは８μｍ、オーバーラップＬＤＤ領域Ｌｏｖは２μｍである。ゲート線ＧＬ（ｉ）の幅は１０μｍ、配線ＣＳＣＯＭの幅は３．５μｍである。ソース線ＳＬ１（ｊ）およびソース線ＳＬ２（ｊ）の幅は、どちらも１０μｍであるが、ゲート線とのクロス部では、どちらも４μｍである。開口率は、３７．３％である。
まず、図４０を用いて、金属酸化物を半導体層に用いる場合のデータ書き込み時間の概算について説明する。
図３９（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、トランジスタの電界効果移動度のパラメータのみを変化させることで、画素のゲート線の充電時間とソース線および画素の充電時間を概算した。ここでは、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍である金属酸化物を積層で半導体層に用いた場合の電界効果移動度を１として規格化した値（規格化移動度）を用いた。トランジスタのサイズは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは３６４ｐＦ、ソース線の寄生抵抗Ｒｓｌは４．８３ｋΩ、ソース線の寄生容量Ｃｓｌは１８２ｐＦ、画素の寄生容量Ｃｐｉｘは１９１ｆＦである。
図４０において、規格化移動度が１の結果は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍である金属酸化物を積層で半導体層に用いた場合に相当する（図４０では「ＣＡＣ＼ＣＡＡＣ」と記す）。このとき、データ書き込み時間は３．４９μｓであり、１２０Ｈｚ駆動時の１水平期間３．８３μｓよりも短く、１２０Ｈｚ駆動で動作可能であることが見積もられた。
図４０において、規格化移動度が０．５の結果は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍である金属酸化物を単層で半導体層に用いた場合に相当する（図４０では「ＩＧＺＯ（１１１）」と記す）。このとき、データ書き込み時間は４．０２μｓであり、６０Ｈｚ駆動時の１水平期間７．６６μｓよりも短く、６０Ｈｚ駆動で動作可能であることが見積もられた。また、当該データ書き込み時間は、１２０Ｈｚ駆動時の１水平期間３．８３μｓより長く、１２０Ｈｚ駆動での動作が難しいことが見積もられた。
図４０では、２本のゲート線に同じ選択信号が供給されるため、１水平期間の長さを、図３６に比べて２倍にすることができる。そのため、電界効果移動度の低いトランジスタを用いて、高解像度の表示装置を動作させることが容易となる。
図３６および図４０の結果から、ＣＡＣ＼ＣＡＡＣを半導体層に用いる場合、画素１つずつに書き込みを行う構成では難しかった１２０Ｈｚ駆動での動作が、２つの画素に同時に書き込む構成にすることで実現できると示された。
また、図３６および図４０の結果から、ＩＧＺＯ（１１１）を半導体層に用いる場合、画素１つずつに書き込みを行う構成では難しかった６０Ｈｚ駆動での動作が、２つの画素に同時に書き込む構成にすることで実現できると示された。
次に、図４１を用いて、水素化アモルファスシリコンを半導体層に用いる場合のデータ書き込み時間の概算について説明する。
図３９（Ａ）の画素レイアウトから寄生抵抗と寄生容量を抽出し、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させることで、画素のゲート線の充電時間とソース線および画素の充電時間を概算した。トランジスタのサイズおよび保持容量の大きさは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．６０ｋΩ、ゲート線の寄生容量Ｃｇｌは３６４ｐＦ、ソース線の寄生抵抗Ｒｓｌは４．８３ｋΩ、ソース線の寄生容量Ｃｓｌは１８２ｐＦ、画素の寄生容量Ｃｐｉｘは１９１ｆＦである。
図４１において、電界効果移動度が０．６、０．７、０．８［ｃｍ２／Ｖｓ］の結果は、水素化アモルファスシリコンを半導体層に用いた場合に相当する。このとき、データ書き込み時間はそれぞれ、１７．９８μｓ、１４．８９μｓ、１２．７８μｓであり、１２０Ｈｚ駆動時の１水平期間３．８３μｓおよび６０Ｈｚ駆動時の１水平期間７．６６μｓより長く、１２０Ｈｚ駆動だけでなく、６０Ｈｚ駆動での動作も難しいことが見積もられた。
図４１の結果から、水素化アモルファスシリコンを半導体層に用いる場合は、金属酸化物を半導体層に用いる場合（図４０の結果参照）とは異なり、２つの画素を同時に書き込む構成にしても、６０Ｈｚ駆動での動作が難しいことが見積もられた。
＜画素が４つ同時に選択される場合＞
本実施例で用いたディスプレイモジュールの構成を示すブロック図は、ソースドライバ１３が１個のみ設けられる構成とした他は図１と同様である。画素領域のサイズは対角６５インチであり、有効画素数は７６８０×ＲＧＢ（Ｈ）×４３２０（Ｖ）である。また、画素領域に設けられた画素の回路図は図７と同様であり、画素レイアウトは図８（Ａ）、（Ｂ）と同様である。
画素サイズは６２．５μｍ×１８７．５μｍである。画素に設けられたトランジスタは、それぞれ、ボトムゲートトップコンタクト構造のチャネルエッチ型のトランジスタであり、サイズは同様である。具体的には、画素に設けられた各トランジスタのチャネル長Ｌはいずれも４μｍ、チャネル幅Ｗは８μｍ、オーバーラップＬＤＤ領域Ｌｏｖは３μｍである。各ゲート線の幅は１０μｍ、各配線ＣＳの幅は５μｍである。各ソース線の幅は４μｍである。開口率は、２９％である。
まず、図４２を用いて、金属酸化物を半導体層に用いる場合のデータ書き込み時間の概算について説明する。
図８の画素レイアウトから寄生抵抗と寄生容量を抽出し、移動度のパラメータのみを変化させることで、画素のゲート線の充電時間とソース線および画素の充電時間を概算した。ここでは、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍である金属酸化物を積層で半導体層に用いた場合の電界効果移動度を１として規格化した値（規格化移動度）を用いた。トランジスタのサイズは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．５３ｋΩ、ゲート線の寄生容量Ｃｇｌは５１８ｐＦ、ソース線の寄生抵抗Ｒｓｌは１０．２８ｋΩ、ソース線の寄生容量Ｃｓｌは１７０ｐＦ、画素の寄生容量Ｃｐｉｘは９９．７ｆＦである。
図４２において、規格化移動度が１の結果は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍である金属酸化物を積層で半導体層に用いた場合に相当する（図４２では「ＣＡＣ＼ＣＡＡＣ」と記す）。このとき、データ書き込み時間は５．０５μｓであり、１２０Ｈｚ駆動時の１水平期間７．６１μｓよりも短く、１２０Ｈｚ駆動で動作可能であることが見積もられた。
図４２において、規格化移動度が０．５の結果は、Ｉｎ、Ｇａ、およびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍である金属酸化物を単層で半導体層に用いた場合に相当する（図４２では「ＩＧＺＯ（１１１）」と記す）。このとき、データ書き込み時間は５．２２μｓであり、１２０Ｈｚ駆動時の１水平期間７．６１μｓよりも短く、１２０Ｈｚ駆動で動作可能であることが見積もられた。
図４２では、４本のゲート線に同じ選択信号が供給されるため、１水平期間の長さを、図３６に比べて４倍にすることができる。そのため、電界効果移動度の低いトランジスタを用いて、高解像度の表示装置を動作させることが容易となる。
図４２の結果から、４つの画素を同時に書き込む構成にすることで、ＣＡＣ＼ＣＡＡＣよりも移動度が小さいＩＧＺＯ（１１１）を半導体層に用いる場合であっても、１２０Ｈｚ駆動での動作が実現できると示された。
次に、図４３を用いて、水素化アモルファスシリコンを半導体層に用いる場合のデータ書き込み時間の概算を説明する。
図８の画素レイアウトから寄生抵抗と寄生容量を抽出し、微結晶シリコンを用いて作製したトランジスタの実測値から、設計パラメータである電界効果移動度を変化させることで、画素のゲート線の充電時間とソース線および画素の充電時間を概算した。トランジスタのサイズおよび保持容量の大きさは変えていない。画素領域全体の負荷については以下の通りである。ゲート線の寄生抵抗Ｒｇｌは３．５３ｋΩ、ゲート線の寄生容量Ｃｇｌは５１８ｐＦ、ソース線の寄生抵抗Ｒｓｌは１０．２８ｋΩ、ソース線の寄生容量Ｃｓｌは１７０ｐＦ、画素の寄生容量Ｃｐｉｘは９９．７ｆＦである。
図４３において、電界効果移動度が０．６、０．７、０．８［ｃｍ２／Ｖｓ］の結果は、水素化アモルファスシリコンを半導体層に用いた場合に相当する。このとき、データ書き込み時間はそれぞれ、１１．６６μｓ、１０．０６μｓ、９．０１μｓであり、６０Ｈｚ駆動時の１水平期間１５．３μｓよりも短く、６０Ｈｚ駆動で動作可能であることが見積もられた。また、当該データ書き込み時間は、１２０Ｈｚ駆動時の１水平期間７．６１μｓより長く、１２０Ｈｚ駆動での動作が難しいことが見積もられた。
図３７、図４１、および図４３の結果から、水素化アモルファスシリコンを半導体層に用いる場合、４つの画素を同時に書き込む構成を適用することで、６０Ｈｚ駆動での動作が実現できると示された。
以上のように、本発明の一態様を適用することで、トランジスタの半導体層に水素化アモルファスシリコンを用いる場合であっても、対角６５インチかつ解像度８Ｋ４Ｋといった、大型で高解像度のディスプレイを動作させることができると見積もられた。
１０　　表示装置
１１　　画素
１２ａ　　ゲートドライバ
１２ｂ　　ゲートドライバ
１３　　ソースドライバ
１３ａ　　ソースドライバ
１３ｂ　　ソースドライバ
１４　　基板
１５　　基板
１６　　基準電圧生成回路
１６ａ　　基準電圧生成回路
１６ｂ　　基準電圧生成回路
１７　　表示部
１８ａ　　保護回路
１８ｂ　　保護回路
１９ａ　　保護回路
１９ｂ　　保護回路
２０　　液晶素子
２１　　導電層
２２　　液晶
２３　　導電層
２４ａ　　配向膜
２４ｂ　　配向膜
２６　　絶縁層
３０　　トランジスタ
３１　　導電層
３１ａ　　導電層
３２　　半導体層
３２ｐ　　半導体層
３３　　導電層
３３ａ　　導電層
３３ｂ　　導電層
３３ｃ　　導電層
３４　　絶縁層
３５　　不純物半導体層
３７　　半導体層
３８　　開口部
３９ａ　　偏光板
３９ｂ　　偏光板
４１　　着色層
４２　　遮光層
５０　　光
５１　　導電層
５２　　導電層
５３　　導電層
５４　　導電層
５５　　導電層
６０　　容量素子
７１　　開口部
７２　　開口部
７３　　開口部
７４　　開口部
８１　　絶縁層
８２　　絶縁層
８４　　絶縁層
９０　　バックライトユニット
１２１ａ　　ＴＡＢテープ
１２１ｂ　　ＴＡＢテープ
１３１ａ　　プリント基板
１３１ｂ　　プリント基板
１３２ａ　　ＴＡＢテープ
１３２ｂ　　ＴＡＢテープ
２００ａ　　トランジスタ
２００ｂ　　トランジスタ
２００ｃ　　トランジスタ
２００ｄ　　トランジスタ
２００ｅ　　トランジスタ
２００ｆ　　トランジスタ
２１１　　絶縁層
２１２　　絶縁層
２１２ａ　　絶縁層
２１２ｂ　　絶縁層
２１２ｃ　　絶縁層
２１２ｄ　　絶縁層
２１５　　絶縁層
２１６　　絶縁層
２１６ａ　　絶縁層
２２１　　導電層
２２２ａ　　導電層
２２２ａ＿１　　導電層
２２２ａ＿２　　導電層
２２２ａ＿３　　導電層
２２２ｂ　　導電層
２２２ｂ＿１　　導電層
２２２ｂ＿２　　導電層
２２２ｂ＿３　　導電層
２２３　　導電層
２２４　　絶縁層
２３１　　半導体層
２３１＿１　　半導体層
２３１＿２　　半導体層
２３１ｄ　　ドレイン領域
２３１ｉ　　チャネル形成領域
２３１ｓ　　ソース領域
２３５　　開口部
２３６ａ　　開口部
２３６ｂ　　開口部
２３７　　開口部
２３８ａ　　開口部
２３８ｂ　　開口部
８１２　　移動機構
８１３　　移動機構
８１５　　ステージ
８１６　　ボールネジ機構
８２０　　レーザ発振器
８２１　　光学系ユニット
８２２　　ミラー
８２３　　マイクロレンズアレイ
８２４　　マスク
８２５　　レーザ光
８２６　　レーザ光
８２７　　レーザビーム
８３０　　基板
８４０　　非晶質シリコン層
８４１　　多結晶シリコン層
７０００　　表示部
７１００　　テレビジョン装置
７１０１　　筐体
７１０３　　スタンド
７１１１　　リモコン操作機
７２００　　ノート型パーソナルコンピュータ
７２１１　　筐体
７２１２　　キーボード
７２１３　　ポインティングデバイス
７２１４　　外部接続ポート
７３００　　デジタルサイネージ
７３０１　　筐体
７３０３　　スピーカ
７３１１　　情報端末機
７４００　　デジタルサイネージ
７４０１　　柱
７４１１　　情報端末機

Claims (10)

  1. 　第１の配線、第２の配線、および第３の配線と、第１のトランジスタと、第１の導電層、第２の導電層、および第３の導電層と、第１の画素電極と、を有する表示装置であって、
    　前記第１の配線は、第１の方向に延在し、かつ、前記第２の配線および前記第３の配線と交差し、
    　前記第２の配線および前記第３の配線は、それぞれ前記第１の方向と交差する第２の方向に延在し、
    　前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの一方は、前記第１の導電層、前記第２の導電層、および前記第３の導電層を介して前記第２の配線と電気的に接続され、
    　前記第２の導電層は、前記第３の配線と重なる領域を有し、
    　前記第１の導電層、前記第３の導電層、および前記第１の画素電極は、同一の材料を含み、
    　前記第１の配線、および前記第２の導電層は、同一の材料を含み、
    　前記第１の配線は、選択信号が供給され、
    　前記第２の配線および前記第３の配線は、それぞれ異なる信号が供給されることを特徴とする表示装置。
  2. 　請求項１において、
    　前記第２の配線および前記第３の配線は、第１のソースドライバ、および第２のソースドライバと電気的に接続されていることを特徴とする表示装置。
  3. 　請求項１において、
    　第４の配線、第５の配線、および第６の配線と、第２のトランジスタと、第４の導電層、第５の導電層、および第６の導電層と、第２の画素電極と、を有し、
    　前記第４の配線は、前記第１の方向に延在し、かつ、前記第２の配線、前記第３の配線、前記第５の配線、および前記第６の配線と交差し、
    　前記第５の配線および前記第６の配線は、それぞれ前記第１の方向と交差する前記第２の方向に延在し、
    　前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    　前記第２のトランジスタのソースまたはドレインの一方は、前記第４の導電層、前記第５の導電層、および前記第６の導電層を介して前記第５の配線と電気的に接続され、
    　前記第５の導電層は、前記第６の配線と重なる領域を有し、
    　前記第４の導電層、前記第６の導電層、および前記第２の画素電極は、同一の材料を含み、
    　前記第４の配線、および前記第５の導電層は、同一の材料を含み、
    　前記第４の配線は、前記第１の配線と同一の選択信号が供給され、
    　前記第２の配線、前記第３の配線、前記第５の配線、および前記第６の配線は、それぞれ異なる信号が供給されることを特徴とする表示装置。
  4. 　請求項３において、
    　前記第５の配線および前記第６の配線は、第１のソースドライバ、および第２のソースドライバと電気的に接続されていることを特徴とする表示装置。
  5. 　請求項３において、
    　前記第１のトランジスタは、第１の半導体層を有し、
    　前記第２のトランジスタは、第２の半導体層を有し、
    　前記第１の半導体層と、前記第２の半導体層とは、それぞれ前記第３の配線と前記第６の配線の間に位置する部分を有することを特徴とする表示装置。
  6. 　請求項５において、
    　前記第１の半導体層および前記第２の半導体層は、それぞれ非晶質シリコンを含むことを特徴とする表示装置。
  7. 　請求項５において、
    　前記第１の半導体層および前記第２の半導体層は、それぞれ微結晶シリコン、または多結晶シリコンを含むことを特徴とする表示装置。
  8. 　請求項５において、
    　前記第１の半導体層および前記第２の半導体層は、それぞれ金属酸化物を含むことを特徴とする表示装置。
  9. 　請求項８において、
    　前記金属酸化物は、インジウム、亜鉛、およびＭ（Ｍはアルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム、またはハフニウム）を含むことを特徴とする表示装置。
  10. 　表示装置の作製方法であって、
    　前記作製方法は、
    　ゲート線および第１の導電層を形成する工程と、
    　第１の絶縁層を形成する工程と、
    　半導体層を形成する工程と、
    　第１のソース線および第２のソース線と、前記半導体層と接する領域を有する第２の導電層および第３の導電層と、を形成する工程と、
    　第２の絶縁層を形成する工程と、
    　前記第２の絶縁層に、前記第２の導電層に達する第１の開口部、前記第３の導電層に達する第２の開口部、および前記第２のソース線に達する第３の開口部を形成し、前記第１の絶縁層および前記第２の絶縁層に、前記第１の導電層に達する第４の開口部および第５の開口部を、前記第１のソース線を挟むように形成する工程と、
    　前記第１の開口部を介して前記第２の導電層と電気的に接続されるように画素電極を形成し、前記第２の開口部を介して前記第３の導電層と電気的に接続され、前記第４の開口部を介して前記第１の導電層と電気的に接続されるように第４の導電層を形成し、前記第３の開口部を介して前記第２のソース線と電気的に接続され、前記第５の開口部を介して前記第１の導電層と電気的に接続されるように第５の導電層を形成する工程と、を有することを特徴とする表示装置の作製方法。
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