KR20190100230A - 표시 장치 및 그 제작 방법 - Google Patents

표시 장치 및 그 제작 방법 Download PDF

Info

Publication number
KR20190100230A
KR20190100230A KR1020197019607A KR20197019607A KR20190100230A KR 20190100230 A KR20190100230 A KR 20190100230A KR 1020197019607 A KR1020197019607 A KR 1020197019607A KR 20197019607 A KR20197019607 A KR 20197019607A KR 20190100230 A KR20190100230 A KR 20190100230A
Authority
KR
South Korea
Prior art keywords
conductive layer
wiring
transistor
layer
semiconductor layer
Prior art date
Application number
KR1020197019607A
Other languages
English (en)
Other versions
KR102505685B1 (ko
Inventor
？페이 야마자키
게이 다카하시
요시유키 구로카와
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority to KR1020237006746A priority Critical patent/KR102587185B1/ko
Publication of KR20190100230A publication Critical patent/KR20190100230A/ko
Application granted granted Critical
Publication of KR102505685B1 publication Critical patent/KR102505685B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/103—Materials and properties semiconductor a-Si
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Abstract

대형화에 적합한 표시 장치를 실현한다. 제 1 내지 제 3 배선과, 제 1 트랜지스터와, 제 1 내지 제 3 도전층과, 제 1 화소 전극을 가지고, 제 1 배선은 제 1 방향으로 연장되고, 또한 제 2 및 제 3 배선과 교차되고, 제 2 및 제 3 배선은 각각 제 1 방향과 교차되는 제 2 방향으로 연장되고, 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 내지 제 3 도전층을 개재하여 제 2 배선과 전기적으로 접속되고, 제 2 도전층은 제 3 배선과 중첩되는 영역을 가지고, 제 1 도전층, 제 3 도전층, 및 제 1 화소 전극은 동일한 재료를 포함하고, 제 1 배선 및 제 2 도전층은 동일한 재료를 포함하고, 제 1 배선에는 선택 신호가 공급되고, 제 2 및 제 3 배선에는 각각 상이한 신호가 공급되는 표시 장치.

Description

표시 장치 및 그 제작 방법
본 발명의 일 형태는, 표시 장치 및 그 제작 방법에 관한 것이다.
또한, 본 발명의 일 형태는, 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)하는 본 발명의 일 형태의 기술분야로서는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로, 연산 장치, 기억 장치 등은 반도체 장치의 일 형태이다. 또한, 촬상 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
근년, 고해상도의 표시 장치가 요구되고 있다. 예를 들어 가정용 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함)에서는 해상도가 풀 하이비전(화소 수 1920×1080)인 것이 주류가 되어 있지만, 4K(화소 수 3840×2160)나 8K(화소 수 7680×4320)와 같이 고해상도의 표시 장치의 개발이 진행되어 있다.
또한, 표시 장치 중 하나로 액정 표시 장치가 알려져 있다. 투과형 액정 표시 장치는, 액정의 광학 변조 작용을 이용하여 백라이트로부터의 광의 투과량을 제어함으로써 콘트라스트를 표현하고, 화상 표시를 수행하는 것이다.
또한, 전계 효과 트랜지스터의 일종으로서, 절연 표면을 가지는 기판 위에 형성된 반도체막을 사용하여 채널 형성 영역이 형성되는 박막 트랜지스터가 알려져 있다. 특허문헌 1에는 박막 트랜지스터의 채널 형성 영역에 사용되는 반도체막에 비정질 실리콘을 사용하는 기술이 개시되어 있다. 예를 들어 액정 표시 장치의 경우 박막 트랜지스터는 각 화소의 스위칭 트랜지스터로서 사용된다.
일본 공개특허공보 특개2001-053283호
텔레비전 장치나 모니터 장치 등의 표시 장치의 경우, 해상도가 높을수록 또는 화면 크기가 클수록 상기 표시 장치가 가지는 트랜지스터 등의 부하의 증대가 현저하게 된다. 이로써, 특히 트랜지스터의 전계 효과 이동도가 낮은 경우에는, 높은 구동 주파수로 동작시키는 것이 어려워지는 경우가 있다.
본 발명의 일 형태는 고해상도의 표시 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 대형화에 적합한 표시 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 저가격 표시 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 생산성이 높은 표시 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 신뢰성이 높은 표시 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 비정질 실리콘 등을 사용한 표시 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 금속 산화물 등을 사용한 표시 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다. 또는, 신규 표시 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
본 발명의 일 형태는 제 1 배선, 제 2 배선, 및 제 3 배선과, 제 1 트랜지스터와, 제 1 도전층, 제 2 도전층, 및 제 3 도전층과, 제 1 화소 전극을 가지는 표시 장치로서, 제 1 배선은 제 1 방향으로 연장되고, 또한 제 2 배선 및 제 3 배선과 교차되고, 제 2 배선 및 제 3 배선은 각각 제 1 방향과 교차하는 제 2 방향으로 연장되고, 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 도전층, 제 2 도전층, 및 제 3 도전층을 개재(介在)하여 제 2 배선과 전기적으로 접속되고, 제 2 도전층은 제 3 배선과 중첩되는 영역을 가지고, 제 1 도전층, 제 3 도전층, 및 제 1 화소 전극은 동일한 재료를 포함하고, 제 1 배선 및 제 2 도전층은 동일한 재료를 포함하고, 제 1 배선에는 선택 신호가 공급되고, 제 2 배선 및 제 3 배선에는 각각 상이한 신호가 공급되는 표시 장치이다.
또는, 상기 형태에 있어서, 제 2 배선 및 제 3 배선은 제 1 소스 드라이버 및 제 2 소스 드라이버와 전기적으로 접속되어 있어도 좋다.
또는, 상기 형태에 있어서, 제 4 배선, 제 5 배선, 및 제 6 배선과, 제 2 트랜지스터와, 제 4 도전층, 제 5 도전층, 및 제 6 도전층과, 제 2 화소 전극을 가지고, 제 4 배선은 제 1 방향으로 연장되고, 또한 제 2 배선, 제 3 배선, 제 5 배선, 및 제 6 배선과 교차되고, 제 5 배선 및 제 6 배선은 각각 제 1 방향과 교차하는 제 2 방향으로 연장되고, 제 2 트랜지스터의 게이트는 제 4 배선과 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 도전층, 제 5 도전층, 및 제 6 도전층을 개재하여 제 5 배선과 전기적으로 접속되고, 제 5 도전층은 제 6 배선과 중첩되는 영역을 가지고, 제 4 도전층, 제 6 도전층, 및 제 2 화소 전극은 동일한 재료를 포함하고, 제 4 배선 및 제 5 도전층은 동일한 재료를 포함하고, 제 4 배선에는 제 1 배선과 동일한 선택 신호가 공급되고, 제 2 배선, 제 3 배선, 제 5 배선, 및 제 6 배선에는 각각 상이한 신호가 공급되어 있어도 좋다.
또는, 상기 형태에 있어서, 제 5 배선 및 제 6 배선은 제 1 소스 드라이버 및 제 2 소스 드라이버와 전기적으로 접속되어 있어도 좋다.
또는, 상기 형태에 있어서, 제 1 트랜지스터는 제 1 반도체층을 가지고, 제 2 트랜지스터는 제 2 반도체층을 가지고, 제 1 반도체층과 제 2 반도체층은 각각 제 3 배선과 제 6 배선 사이에 위치하는 부분을 가져도 좋다.
또는, 상기 형태에 있어서, 제 1 반도체층 및 제 2 반도체층은 각각 비정질 실리콘을 포함하여도 좋다.
또는, 상기 형태에 있어서, 제 1 반도체층 및 제 2 반도체층은 각각 미결정 실리콘 또는 다결정 실리콘을 포함하여도 좋다.
또는, 상기 형태에 있어서, 제 1 반도체층 및 제 2 반도체층은 각각 금속 산화물을 포함하여도 좋다.
또는, 상기 형태에 있어서, 금속 산화물은 인듐, 아연, 및 M(M은 알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄)을 포함하여도 좋다.
또는, 본 발명의 일 형태는 표시 장치의 제작 방법이고, 제작 방법은 게이트선 및 제 1 도전층을 형성하는 공정과, 제 1 절연층을 형성하는 공정과, 반도체층을 형성하는 공정과, 제 1 소스선 및 제 2 소스선과, 반도체층과 접하는 영역을 가지는 제 2 도전층 및 제 3 도전층을 형성하는 공정과, 제 2 절연층을 형성하는 공정과, 제 2 절연층에, 제 2 도전층에 도달하는 제 1 개구부, 제 3 도전층에 도달하는 제 2 개구부, 및 제 2 소스선에 도달하는 제 3 개구부를 형성하고, 제 1 절연층 및 제 2 절연층에, 제 1 도전층에 도달하는 제 4 개구부 및 제 5 개구부를, 제 1 소스선을 끼우도록 형성하는 공정과, 제 1 개구부를 통하여 제 2 도전층과 전기적으로 접속되도록 화소 전극을 형성하고, 제 2 개구부를 통하여 제 3 도전층과 전기적으로 접속되고, 제 4 개구부를 통하여 제 1 도전층과 전기적으로 접속되도록 제 4 도전층을 형성하고, 제 3 개구부를 통하여 제 2 소스선과 전기적으로 접속되고, 제 5 개구부를 통하여 제 1 도전층과 전기적으로 접속되도록 제 5 도전층을 형성하는 공정을 가지는 표시 장치의 제작 방법이다.
본 발명의 일 형태에 의하여, 고해상도의 표시 장치 및 그 제작 방법을 제공할 수 있다. 또는, 대형화에 적합한 표시 장치 및 그 제작 방법을 제공할 수 있다. 또는, 저가격의 표시 장치 및 그 제작 방법을 제공할 수 있다. 또는, 생산성이 높은 표시 장치 및 그 제작 방법을 제공할 수 있다. 또는, 신뢰성이 높은 표시 장치 및 그 제작 방법을 제공할 수 있다. 또는, 비정질 실리콘 등을 사용한 표시 장치 및 그 제작 방법을 제공할 수 있다. 또는, 금속 산화물 등을 사용한 표시 장치 및 그 제작 방법을 제공할 수 있다. 또는, 신규 표시 장치 및 그 제작 방법을 제공할 수 있다.
또한, 이들의 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과의 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
도 1은 표시 장치의 구성예.
도 2는 표시 장치의 구성예.
도 3은 표시 장치의 구성예.
도 4는 표시 장치의 구성예.
도 5는 표시 장치의 구성예.
도 6은 표시 장치의 구성예.
도 7은 표시 장치의 구성예.
도 8은 표시 장치의 구성예.
도 9는 표시 장치의 구성예.
도 10은 표시 장치의 구성예.
도 11은 표시 장치의 구성예.
도 12는 표시 장치의 구성예.
도 13은 표시 장치의 구성예.
도 14는 표시 장치의 구성예.
도 15는 표시 장치의 구성예.
도 16은 표시 장치의 구성예.
도 17은 표시 장치의 제작 방법의 일례.
도 18은 표시 장치의 제작 방법의 일례.
도 19는 표시 장치의 제작 방법의 일례.
도 20은 표시 장치의 제작 방법의 일례.
도 21은 표시 장치의 제작 방법의 일례.
도 22는 표시 장치의 제작 방법의 일례.
도 23은 표시 장치의 구성예.
도 24는 트랜지스터의 구성예.
도 25는 트랜지스터의 구성예.
도 26은 트랜지스터의 구성예.
도 27은 트랜지스터의 구성예.
도 28은 트랜지스터의 구성예.
도 29는 트랜지스터의 구성예.
도 30은 레이저 조사 방법 및 레이저 결정화 장치의 일례.
도 31은 레이저 조사 방법의 일례.
도 32는 표시 패널의 구성예.
도 33은 전자 기기의 구성예.
도 34는 실시예 1의 디스플레이 모듈을 도시한 블록도 및 실시예 1의 화소를 도시한 회로도.
도 35는 실시예 1의 화소 레이아웃을 도시한 상면도.
도 36은 실시예 1의 데이터 기록 시간의 개략적인 계산 결과.
도 37은 실시예 1의 데이터 기록 시간의 개략적인 계산 결과.
도 38은 실시예 1의 디스플레이 모듈을 도시한 블록도 및 실시예 1의 화소를 도시한 회로도.
도 39는 실시예 1의 화소 레이아웃을 도시한 상면도.
도 40은 실시예 1의 데이터 기록 시간의 개략적인 계산 결과.
도 41은 실시예 1의 데이터 기록 시간의 개략적인 계산 결과.
도 42는 실시예 1의 데이터 기록 시간의 개략적인 계산 결과.
도 43은 실시예 1의 데이터 기록 시간의 개략적인 계산 결과.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다.
또한, 이하에서 설명하는 발명의 구성에서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략한다. 또한, 같은 기능을 가지는 부분을 가리키는 경우에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서 등에서의 '제 1', '제 2' 등의 서수사는, 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 수적으로 한정하는 것이 아니다.
트랜지스터는 반도체 소자의 일종이고, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서의 트랜지스터는 IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
또한, '소스'나 '드레인'의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 그러므로, 본 명세서에서는 '소스'나 '드레인'의 용어는 바꾸어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서, '소스', '드레인', '게이트'라는 용어는, 각각 '소스 전극', '드레인 전극', '게이트 전극'으로 환언할 수 있는 경우가 있다.
또한, 본 명세서 등에서, '전기적으로 접속'에는 '어떤 전기적 작용을 가지는 것'을 개재하여 접속되어 있는 경우가 포함된다. 여기서, '어떤 전기적 작용을 가지는 것'은 접속 대상 사이에서의 전기 신호를 주고받을 수 있게 하는 것이면 특별히 제한되지 않는다. 예를 들어, '어떠한 전기적 작용을 가지는 것'에는 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 코일, 용량 소자, 그 외의 각종 기능을 가지는 소자 등이 포함된다.
본 명세서 등에서, 표시 장치의 일 형태인 표시 패널은 표시면에 화상 등을 표시(출력)하는 기능을 가진다. 따라서 표시 패널은 출력 장치의 일 형태이다.
또한, 본 명세서 등에서는 표시 패널의 기판에 예를 들어 FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것 또는 기판에 COG(Chip On Glass) 방식 등에 의하여 IC가 실장된 것을 표시 패널 모듈, 표시 모듈, 또는 단순히 표시 패널 등이라고 부르는 경우가 있다.
또한, 본 명세서 등에서, 터치 센서는 손가락이나 스타일러스 등의 피검지체가 접촉되거나, 가압되거나, 또는 다가오는 것 등을 검출하는 기능을 가진다. 또한 그 위치 정보를 검지하는 기능을 가져도 좋다. 따라서 터치 센서는 입력 장치의 일 형태이다. 예를 들어 터치 센서는 1 이상의 센서 소자를 가지는 구성으로 할 수 있다.
또한, 본 명세서 등에서는, 터치 센서를 가지는 기판을 터치 센서 패널 또는 단순히 터치 센서 등이라고 부르는 경우가 있다. 또한, 본 명세서 등에서는, 터치 센서 패널의 기판에, 예를 들어 FPC 또는 TCP 등의 커넥터가 장착된 것, 또는 기판에 COG 방식 등에 의하여 IC가 실장된 것을 터치 센서 패널 모듈, 터치 센서 모듈, 센서 모듈, 또는 단순히 터치 센서 등이라고 부르는 경우가 있다.
또한, 본 명세서 등에서, 표시 장치의 일 형태인 터치 패널은 표시면에 화상 등을 표시(출력)하는 기능과, 표시면에 손가락이나 스타일러스 등의 피검지체가 접촉되거나, 가압되거나, 또는 다가오는 것 등을 검출하는 터치 센서로서의 기능을 가진다. 따라서 터치 패널은 입출력 장치의 일 형태이다.
터치 패널은, 예를 들어 터치 센서를 구비한 표시 패널(또는 표시 장치), 터치 센서 기능을 구비한 표시 패널(또는 표시 장치)이라고도 부를 수 있다.
터치 패널은 표시 패널과 터치 센서 패널을 가지는 구성으로 할 수도 있다. 또는, 표시 패널의 내부 또는 표면에 터치 센서로서의 기능을 가지는 구성으로 할 수도 있다.
또한, 본 명세서 등에서는 터치 패널의 기판에 예를 들어 FPC 또는 TCP 등의 커넥터가 장착된 것 또는 기판에 COG 방식 등에 의하여 IC가 실장된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널 등이라고 부르는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 표시 장치에 대하여 설명한다.
본 발명의 일 형태는 복수의 화소가 매트릭스상으로 배열된 표시부를 가지는 표시 장치이다. 표시부에는 선택 신호가 공급되는 배선(게이트선 또는 주사선이라고도 함)과, 화소에 기록하는 신호(비디오 신호 등이라고도 함)가 공급되는 배선(소스선, 신호선, 데이터선 등이라고도 함)이 각각 복수 제공된다. 여기서, 게이트선끼리 및 소스선끼리는 각각 서로 평행하게 제공되고, 게이트선과 소스선은 서로 교차한다.
1개의 화소는 적어도 1개의 트랜지스터와 1개의 표시 소자를 가진다. 표시 소자는 화소 전극으로서의 기능을 가지는 도전층을 가지고, 상기 도전층은 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, 트랜지스터는 게이트가 게이트선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 소스선과 전기적으로 접속된다.
여기서, 게이트선의 연장 방향을 행 방향 또는 제 1 방향으로 하고, 소스선의 연장 방향을 열 방향 또는 제 2 방향이라고 부르는 것으로 한다.
여기서, 인접한 3개 이상의 게이트선에는, 같은 선택 신호가 공급되는 것이 바람직하다. 즉, 이들 게이트선의 선택 기간이 동일하게 되는 것이 바람직하다. 특히 4개의 게이트선을 한 조로 하면 구동 회로의 구성을 간략화할 수 있기 때문에 바람직하다.
4개의 게이트선에 같은 선택 신호가 공급되는 경우, 열 방향에 인접한 4개의 화소가 동시에 선택된다. 그러므로, 이들 4개의 화소에는 각각 상이한 소스선을 접속하는 구성으로 한다. 즉, 열마다 4개의 소스선이 배열된 구성으로 한다.
열마다 4개의 소스선이 배열된 구성으로 함으로써, 1수평 기간을 종래보다 길게 할 수 있다. 예를 들어 4개의 게이트선에 같은 선택 신호가 공급되는 경우에는, 1수평 기간의 길이를 4배로 할 수 있다. 또한, 소스선 사이의 기생 용량을 저감할 수 있기 때문에, 소스선의 부하를 저감할 수 있다. 이로써, 4K나 8K 등과 같은 해상도가 매우 높은 표시 장치이어도, 전계 효과 이동도가 낮은 트랜지스터를 사용하여 동작시킬 수 있게 된다. 물론, 8K를 초과하는 해상도(예를 들어, 10K, 12K, 또는 16K 등)의 표시 장치이어도, 본 발명의 일 형태의 구성으로 함으로써, 동작시킬 수 있게 된다. 또한, 화면 크기가 대각선 50인치 이상, 대각선 60인치 이상, 또는 대각선 70인치 이상의 대형 표시 장치에도 상술한 구성을 적용할 수 있게 된다.
열마다 4개의 소스선이 배열된 구성으로 하는 경우, 화소의 왼쪽에 2개의 소스선을 배열하고, 화소의 오른쪽에 2개의 소스선을 배열할 수 있다. 즉, 화소의 왼쪽 바깥, 왼쪽 안, 오른쪽 안, 오른쪽 바깥으로 각각 소스선을 배열할 수 있다. 상기 구성에서는, 화소의 왼쪽 바깥의 소스선과 전기적으로 접속되는 트랜지스터의 소스가 화소의 왼쪽 안의 소스선과 교차한다. 또한, 상기 구성에서는, 화소의 오른쪽 바깥의 소스선과 전기적으로 접속되는 트랜지스터의 소스가 화소의 오른쪽 안의 소스선과 교차한다. 본 발명의 일 형태에서는 화소 전극과 동일한 공정에서 형성할 수 있는 도전층과, 트랜지스터의 게이트와 동일한 공정에서 형성할 수 있는 도전층을 사용하여, 화소의 왼쪽 바깥의 소스선과 전기적으로 접속되는 트랜지스터의 소스와 화소의 왼쪽 안의 소스선이 단락되는 것을 억제한다. 또한, 본 발명의 일 형태에서는 화소 전극과 동일한 공정에서 형성할 수 있는 도전층과, 트랜지스터의 게이트와 동일한 공정에서 형성할 수 있는 도전층을 사용하여, 화소의 오른쪽 바깥의 소스선과 전기적으로 접속되는 트랜지스터의 소스와 화소의 오른쪽 안의 소스선이 단락되는 것을 억제한다. 이로써, 열마다 4개의 소스선이 배열된 구성으로 한 경우에도, 열마다 1개 또는 2개의 소스선이 배열된 구성으로 한 경우와 비교하여 공정 수, 구체적으로는 포토리소그래피 공정의 공정 수가 증가하는 것을 억제할 수 있다. 즉, 포토 마스크 수가 증가하는 것을 억제할 수 있다. 이로써, 표시 장치의 제작 비용의 증가를 억제할 수 있다.
이하에서는, 표시 장치의 더 구체적인 예에 대하여 도면을 참조하여 설명한다.
[표시 장치의 구성예]
도 1에 본 발명의 일 형태의 표시 장치(10)의 블록도를 도시하였다. 표시 장치(10)는 표시부(17)와, 게이트 드라이버(12a)와, 게이트 드라이버(12b)와, 소스 드라이버(13a)와, 소스 드라이버(13b)를 가진다. 표시부(17)에는 화소(11)가 매트릭스상으로 제공된다. 또한, 본 명세서 등에서, i행 j열 번째의 화소(11)를 화소(11)(i, j)로 기재한다.
도 1에서는 게이트 드라이버(12a)와 게이트 드라이버(12b)가 표시부(17)를 끼워 대향하는 위치에 제공되는 예를 도시하였다. 게이트 드라이버(12a) 및 게이트 드라이버(12b)에는 복수의 배선 GL0이 접속된다. 도 1에서는 배선 GL0(i)을 도시하였다. 배선 GL0(i)은 4개의 배선(배선 GL(i), 배선 GL(i+1), 배선 GL(i+2), 배선 GL(i+3))과 전기적으로 접속되어 있다. 따라서, 이들 4개의 배선에는 같은 선택 신호가 공급된다. 또한, 배선 GL0 및 배선 GL은 게이트선으로서의 기능을 가진다.
게이트 드라이버(12a) 및 게이트 드라이버(12b)는 동일한 배선 GL0에 동일한 선택 신호를 공급하는 기능을 가진다. 이로써, 표시 장치(10)가 게이트 드라이버를 1개만 가지는 경우보다 배선 GL0의 충방전 시간을 짧게 할 수 있다. 이로써, 4K나 8K 등과 같은 해상도가 매우 높은 표시 장치이어도, 전계 효과 이동도가 낮은 트랜지스터를 사용하여 동작시킬 수 있게 된다. 또한, 화면 크기가 대각선 50인치 이상, 대각선 60인치 이상, 또는 대각선 70인치 이상의 대형 표시 장치에도 본 발명의 일 형태의 표시 장치를 적용할 수 있게 된다.
도 1에서는 소스 드라이버(13a)와 소스 드라이버(13b)가 표시부(17)를 끼워 제공되는 예를 도시하였다. 소스 드라이버(13a) 및 소스 드라이버(13b)에는 복수의 배선이 접속된다. 배선은 1개의 화소 열에 대하여 4개 제공된다. 도 1에서는, j 번째의 화소 열에 대응하는 4개의 배선(배선 SL1(j), 배선 SL2(j), 배선 SL3(j), 배선 SL4(j))과, j+1 번째의 화소 열에 대응하는 4개의 배선(배선 SL1(j+1), 배선 SL2(j+1), 배선 SL3(j+1), 배선 SL4(j+1))을 도시하였다. 상이한 배선에는 각각 상이한 신호를 공급할 수 있다. 예를 들어, 배선 SL1(j), 배선 SL2(j), 배선 SL3(j), 및 배선 SL4(j)에는 각각 상이한 신호를 공급할 수 있다. 또한, 배선 SL(배선 SL1, 배선 SL2, 배선 SL3, 배선 SL4)은 소스선으로서의 기능을 가진다.
소스 드라이버(13a) 및 소스 드라이버(13b)는 동일한 배선 SL에 동일한 신호를 공급하는 기능을 가진다. 이로써, 표시 장치(10)가 소스 드라이버를 1개만 가지는 경우보다 배선 SL의 충방전 시간을 짧게 할 수 있다. 이로써, 4K나 8K 등과 같은 해상도가 매우 높은 표시 장치이어도, 전계 효과 이동도가 낮은 트랜지스터를 사용하여 동작시킬 수 있게 된다. 또한, 화면 크기가 대각선 50인치 이상, 대각선 60인치 이상, 또는 대각선 70인치 이상의 대형 표시 장치에도 본 발명의 일 형태의 표시 장치를 적용할 수 있게 된다.
1개의 화소(11)는 1개의 색에 대응하는 화소이다. 따라서, 복수의 화소가 나타내는 광의 혼색을 이용하여 컬러 표시를 수행하는 경우에는 화소(11)를 부화소라고도 부를 수 있다.
또한, 열 방향으로 1열에 배열되는 복수의 화소는 각각 같은 색을 나타내는 화소인 것이 바람직하다. 표시 소자로서 액정 소자를 사용하는 경우, 열 방향으로 1열에 배열되는 화소에는 액정 소자와 중첩시켜 같은 색의 광을 투과하는 착색층을 제공하는 구성으로 한다.
여기서, 전계 효과 이동도가 낮은 트랜지스터를 적용할 때, 표시 장치의 표시부를 복수의 표시 영역으로 분할하여 구동할 수 있다. 그러나 상기 방법의 경우, 구동 회로의 특성 편차 등에 의하여, 분할된 표시 영역의 경계부가 시인(視認)되고, 시인성이 저하되는 경우가 있다. 또한, 입력되는 화상 데이터를 미리 분할하기 위한 화상 처리 등이 필요하게 되고, 고속이며 대규모의 화상 처리 장치가 필요하게 된다.
한편, 본 발명의 일 형태의 표시 장치는 전계 효과 이동도가 비교적 낮은 트랜지스터를 사용한 경우에도, 표시부를 복수의 표시 영역으로 분할하지 않고 구동할 수 있게 된다.
표시 장치(10)에는 보호 회로를 제공하여도 좋다. 도 2는 도 1에 도시된 구성의 표시 장치(10)에 보호 회로(18a), 보호 회로(18b), 보호 회로(19a), 및 보호 회로(19b)를 제공한 경우의 표시 장치(10)의 블록도를 도시한 것이다. 보호 회로(18a) 및 보호 회로(18b)는 배선 GL0과 전기적으로 접속되어 있다. 보호 회로(19a) 및 보호 회로(19b)는 배선 SL1, 배선 SL2, 배선 SL3, 및 배선 SL4와 전기적으로 접속되어 있다.
보호 회로(18a)는 게이트 드라이버(12a) 측에 제공할 수 있고, 보호 회로(18b)는 게이트 드라이버(12b) 측에 제공할 수 있다. 즉, 보호 회로(18a)와 보호 회로(18b)는 표시부(17)를 끼워 대향하는 위치에 제공할 수 있다. 또한, 보호 회로(19a)는 소스 드라이버(13a) 측에 제공할 수 있고, 보호 회로(19b)는 소스 드라이버(13b) 측에 제공할 수 있다. 즉, 보호 회로(19a)와 보호 회로(19b)는 표시부(17)를 끼워 대향하는 위치에 제공할 수 있다.
표시 장치(10)에 보호 회로를 제공함으로써, 노이즈, 서지, 또는 정전기 방전 등으로부터 화소(11)를 보호할 수 있다. 이로써, 표시 장치(10)의 신뢰성을 높일 수 있다.
도 1에서는 1개의 화소 열당 소스선을 4개 제공하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도 3에서는 1개의 화소 열당 소스선을 3개(배선 SL1, 배선 SL2, 배선 SL3) 제공하는 구성을 도시하였다. 상기 구성의 표시 장치(10)에서, 배선 GL0(i)은 3개의 배선(배선 GL(i), 배선 GL(i+1), 배선 GL(i+2))과 전기적으로 접속되고, 이들 3개의 배선에는 같은 선택 신호가 공급된다. 또한, 본 발명의 일 형태에서, 1개의 화소 열당 소스선을 5개 이상 제공하여도 좋다.
도 1에서는 게이트 드라이버와 소스 드라이버를 각각 2개씩 배치한 예를 도시하였지만, 게이트 드라이버와 소스 드라이버 중 한쪽 또는 양쪽을 1개만 배치하는 구성으로 하여도 좋다.
도 4에서는 소스 드라이버(13a)와 소스 드라이버(13b)를 각각 1개의 화소 열당 1개씩 배치한 예를 도시하였다. 즉, 화소 열과 같은 수의 소스 드라이버(13a)가 직사각형의 표시부(17)의 1변을 따라 제공되고, 소스 드라이버(13a)와 표시부(17)를 끼워 대향한 위치에 화소 열과 같은 수의 소스 드라이버(13b)가 제공된다. 또한, 도 4에서는 게이트 드라이버(12a)와 게이트 드라이버(12b)를 각각 1개의 배선 GL0당 1개씩 배치한 예를 도시하였다. 즉, 화소 행을 4로 나눈 수의 게이트 드라이버(12a)가 직사각형의 표시부(17)의 1변을 따라 제공되고, 게이트 드라이버(12a)와 표시부(17)를 끼워 대향한 위치에 화소 행을 4로 나눈 수의 게이트 드라이버(12b)가 제공된다. 이와 같은 구성으로 함으로써, 대형 표시 장치이어도 배선 저항에 기인한 전위 강하에 따른 표시 불균일을 경감할 수 있다.
표시 장치(10)에는 기준 전압 생성 회로를 제공할 수 있다. 기준 전압 생성 회로는, 소스 드라이버가 공급하는 신호의 기준 전압을 생성하는 기능을 가진다. 기준 전압 생성 회로로서, 예를 들어 감마 레퍼런스 생성 회로로 할 수 있다. 도 5는 도 4에 도시된 구성의 표시 장치(10)에, 소스 드라이버(13a)에 기준 전압을 공급하는 기능을 가지는 기준 전압 생성 회로(16a)와, 소스 드라이버(13b)에 기준 전압을 공급하는 기능을 가지는 기준 전압 생성 회로(16b)가 제공된 경우를 도시한 것이다. 표시 장치(10)를 도 5에 도시된 구성으로 함으로써, 각 소스 드라이버(13a)로부터 생성되는 신호의 전압의 정밀도 및 각 소스 드라이버(13b)로부터 생성되는 신호의 전압의 정밀도를 높일 수 있다.
도 6은 도 4에 도시된 구성의 표시 장치(10)에, 소스 드라이버(13a) 및 소스 드라이버(13b)에 기준 전압을 공급하는 기능을 가지는 기준 전압 생성 회로(16)가 제공된 경우를 도시한 것이다. 표시 장치(10)를 도 6에 도시된 구성으로 한 경우에도, 각 소스 드라이버(13a)로부터 생성되는 신호의 전압의 정밀도 및 각 소스 드라이버(13b)로부터 생성되는 신호의 전압의 정밀도를 높일 수 있다.
[화소의 구성예]
이하에서는 표시 장치(10)의 표시부(17)에 배치되는 화소의 구성예에 대하여 설명한다.
도 7에는 열 방향으로 1열에 배열되는 4개의 화소인 화소(11)(i, j), 화소(11)(i+1, j), 화소(11)(i+2, j), 및 화소(11)(i+3, j)를 포함하는 회로도를 도시하였다.
1개의 화소(11)는 트랜지스터(30)와, 액정 소자(20)와, 용량 소자(60)를 가진다.
배선 S1 내지 배선 S4는 각각 소스선에 대응하고, 배선 G1 내지 배선 G4는 각각 게이트선에 대응한다. 예를 들어, 도 7에 도시된 경우에서는 배선 S1은 배선 SL1(j)에 대응하고, 배선 S2는 배선 SL2(j)에 대응하고, 배선 S3은 배선 SL3(j)에 대응하고, 배선 S4는 배선 SL4(j)에 대응한다. 또한, 도 7에 도시된 경우에서는 배선 G1은 배선 GL(i)에 대응하고, 배선 G2는 배선 GL(i+1)에 대응하고, 배선 G3은 배선 GL(i+2)에 대응하고, 배선 G4는 배선 GL(i+3)에 대응한다.
화소(11)(i, j)가 가지는 트랜지스터(30)의 소스 및 드레인 중 한쪽에는 배선 S1이 전기적으로 접속되고, 화소(11)(i, j)가 가지는 트랜지스터(30)의 게이트에는 배선 G1이 전기적으로 접속된다. 화소(11)(i+1, j)가 가지는 트랜지스터(30)의 소스 및 드레인 중 한쪽에는 배선 S2가 전기적으로 접속되고, 화소(11)(i+1, j)가 가지는 트랜지스터(30)의 게이트에는 배선 G2가 전기적으로 접속된다. 화소(11)(i+2, j)가 가지는 트랜지스터(30)의 소스 및 드레인 중 한쪽에는 배선 S3이 전기적으로 접속되고, 화소(11)(i+2, j)가 가지는 트랜지스터(30)의 게이트에는 배선 G3이 전기적으로 접속된다. 화소(11)(i+3, j)가 가지는 트랜지스터(30)의 소스 및 드레인 중 한쪽에는 배선 S4가 전기적으로 접속되고, 화소(11)(i+3, j)가 가지는 트랜지스터(30)의 게이트에는 배선 G4가 전기적으로 접속된다.
또한, 트랜지스터(30)의 소스 및 드레인 중 다른 쪽은 용량 소자(60)의 한쪽의 전극 및 액정 소자(20)의 한쪽의 전극(화소 전극)과 전기적으로 접속된다. 용량 소자(60)의 다른 쪽의 전극에는 배선 CS가 전기적으로 접속되고, 배선 CS에는 공통 전위가 공급된다.
트랜지스터(30)는 온 상태와 오프 상태를 전환함으로써, 소스선으로부터 공급된 신호의 화소(11)로의 기록을 제어하는 기능을 가진다. 구체적으로는, 트랜지스터(30)를 온 상태로 함으로써, 소스선으로부터 공급된 신호에 대응하는 전하를 상기 트랜지스터(30)와 전기적으로 접속된 용량 소자(60)에 기록할 수 있다. 또한, 트랜지스터(30)를 오프 상태로 함으로써, 용량 소자(60)에 기록된 전하를 유지할 수 있다.
여기서, 트랜지스터(30)는 비정질 실리콘을 사용한 트랜지스터로 할 수 있다. 비정질 실리콘을 사용한 트랜지스터는 전계 효과 이동도를 높이기 어렵지만, 본 발명의 일 형태의 표시 장치는, 이와 같은 트랜지스터를 사용한 경우에도 4K나 8K 등과 같은 매우 높은 해상도로 할 수 있다. 또한, 화면 크기가 대각선 50인치 이상, 대각선 60인치 이상, 또는 대각선 70인치 이상의 대형 표시 장치로 할 수 있다.
또는, 트랜지스터(30)로서, 채널 형성 영역에 금속 산화물(metal oxide)을 포함하는 트랜지스터(이하, OS 트랜지스터라고도 함)를 사용할 수 있다. 금속 산화물은 실리콘 등의 반도체보다 에너지 갭이 크고, OS 트랜지스터는 소수 캐리어 밀도를 낮출 수 있다. 그러므로, OS 트랜지스터가 오프 상태일 때 OS 트랜지스터의 소스와 드레인 사이를 흐르는 전류(이하, 오프 전류라고도 함)는 매우 작다. 따라서, 트랜지스터(30)로서 OS 트랜지스터를 사용함으로써, 용량 소자(60)에 장기간 전하를 유지할 수 있다. 이로써, 용량 소자(60)로의 전하의 기록 빈도, 즉 리프레시 동작의 빈도를 줄일 수 있어, 표시 장치(10)의 소비전력을 저감할 수 있다.
본 명세서 등에서, 금속 산화물이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor), 줄여서 OS라고 부를 수 있다. 또한, OS FET는 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터를 가리킨다.
또한, 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
또한, 본 명세서 등에서 CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한, CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
또한, 본 명세서 등에서 CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한, 본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한, 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한, 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과, 도전성 영역에 기인하는 나로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 나로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한, 나로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 나로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
도 8의 (A)에는 화소(11)(i+2, j) 및 화소(11)(i+3, j)의 레이아웃의 예를 도시하였다.
도 8의 (A) 등에서, 동일한 층에 제공된 구성 요소에는 동일한 해칭을 부여하였다. 또한, 이후의 도면에서도, 동일한 층에 제공된 구성 요소에는 동일한 해칭을 부여하는 경우가 있다.
도 8의 (A)에 도시된 바와 같이 행 방향(가로 방향)으로 배선 G3, 배선 G4, 및 배선 CS가 연장되고, 열 방향(세로 방향)으로 배선 S1 내지 배선 S4가 연장되어 있다.
화소(11)(i+2, j)의 구성예에 대하여 설명한다. 화소(11)(i+2, j)가 가지는 트랜지스터(30)에서, 배선 G3 위에 반도체층(32)이 제공되고, 배선 G3의 일부가 게이트로서의 기능을 가진다. 또한, 배선 S3의 일부가 소스 및 드레인 중 한쪽으로서의 기능을 가진다. 반도체층(32)은 배선 S2와 배선 S3 사이에 위치하는 영역을 가진다.
또한, 트랜지스터(30)의 소스 및 드레인 중 다른 쪽 및 용량 소자(60)의 한쪽의 전극으로서의 기능을 가지는 도전층(33a)이 반도체층(32)과 전기적으로 접속되도록 제공된다. 또한, 화소 전극으로서의 기능을 가지는 도전층(21)이 제공되고 개구부(38)를 통하여 도전층(33a)과 도전층(21)이 전기적으로 접속되어 있다.
화소(11)(i+3, j)의 구성예에 대하여 설명한다. 화소(11)(i+3, j)가 가지는 트랜지스터(30)에서, 배선 G4 위에 반도체층(32)이 제공되고, 배선 G4의 일부가 게이트로서의 기능을 가진다. 반도체층(32)은 배선 S2와 배선 S3 사이에 위치하는 영역을 가진다.
또한, 트랜지스터(30)의 소스 및 드레인 중 다른 쪽 및 용량 소자(60)의 한쪽의 전극으로서의 기능을 가지는 도전층(33a)이 반도체층(32)과 전기적으로 접속되도록 제공된다. 또한, 화소 전극으로서의 기능을 가지는 도전층(21)이 제공되고 개구부(38)를 통하여 도전층(33a)과 도전층(21)이 전기적으로 접속되어 있다.
또한, 트랜지스터(30)의 소스 및 드레인 중 한쪽으로서의 기능을 가지는 도전층(51)이 반도체층(32)과 전기적으로 접속되도록 제공된다. 도전층(51)은 도전층(21)과 동일한 층에 형성되는 도전층(52)과, 개구부(71)를 통하여 전기적으로 접속되어 있다. 도전층(52)은 배선 G4와 동일한 층에 형성되는 도전층(53)과, 개구부(72)를 통하여 전기적으로 접속되어 있다. 도전층(53)은 도전층(21)과 동일한 층에 형성되는 도전층(54)과, 개구부(73)를 통하여 전기적으로 접속되어 있다. 도전층(54)은 배선 S4와, 개구부(74)를 통하여 전기적으로 접속되어 있다.
즉, 화소(11)(i+3, j)에서 트랜지스터(30)의 소스 및 드레인 중 한쪽으로서의 기능을 가지는 도전층(51)은 도전층(52), 도전층(53), 및 도전층(54)을 개재하여 배선 S4와 전기적으로 접속되어 있다. 화소(11)(i+3, j)를 도 8의 (A)에 도시된 구성으로 하는 경우, 도전층(51), 배선 S3, 및 배선 S4는 동일한 층에 제공되고, 도전층(53)은 배선 S3과 중첩되는 영역을 가지고, 트랜지스터(30)의 소스 및 드레인 중 한쪽이 배선 S3과 단락되는 것을 억제할 수 있다. 또한, 도전층(52) 및 도전층(54)은 화소 전극으로서의 기능을 가지는 도전층(21)과 동일한 공정에서 형성할 수 있고, 도전층(53)은 배선 G4와 동일한 공정에서 형성할 수 있다. 이로써, 열마다 4개의 소스선이 배열된 구성으로 한 경우에도, 열마다 1개 또는 2개의 소스선이 배열된 구성으로 한 경우와 비교하여 공정 수, 구체적으로는 포토리소그래피 공정의 공정 수가 증가하는 것을 억제할 수 있다. 즉, 포토 마스크 수가 증가하는 것을 억제할 수 있다. 이로써, 표시 장치의 제작 비용의 증가를 억제할 수 있다.
도 8의 (B)에는 화소(11)(i, j) 및 화소(11)(i+1, j)의 레이아웃의 예를 도시하였다. 도 8의 (B)에 도시된 바와 같이, 배선 G1 및 배선 G2가 행 방향으로 연장되어 있다.
화소(11)(i, j)에서 트랜지스터(30)의 소스 및 드레인 중 한쪽으로서의 기능을 가지는 도전층(51)은 도전층(52), 도전층(53), 및 도전층(54)을 개재하여 배선 S1과 전기적으로 접속되어 있다. 이 외의 점은 화소(11)(i, j)의 구성과 화소(11)(i+3, j)의 구성이 같다.
화소(11)(i+1, j)에서, 배선 S2의 일부가 트랜지스터(30)의 소스 및 드레인 중 한쪽으로서의 기능을 가진다. 이 외의 점은 화소(11)(i+1, j)의 구성과 화소(11)(i+2, j)의 구성이 같다.
이상이 화소의 구성예에 대한 설명이다.
[단면 구성예]
이하에서는, 표시 장치의 단면 구성의 일례에 대하여 설명한다.
<단면 구성예 1>
도 9에, 도 8의 (A) 중의 절단선 A1-A2에 대응하는 단면의 일례를 도시하였다. 여기서는, 표시 소자로서 투과형 액정 소자(20)를 적용한 경우의 예를 도시하였다. 도 9에서 기판(15) 측이 표시면 측이 된다.
표시 장치(10)는 기판(14)과 기판(15) 사이에 액정(22)이 끼워진 구성을 가진다. 액정 소자(20)는 기판(14) 측에 제공된 도전층(21)과, 기판(15) 측에 제공된 도전층(23)과, 이들에 끼워진 액정(22)을 가진다. 또한, 액정(22)과 도전층(21) 사이에 배향막(24a)이 제공되고, 액정(22)과 도전층(23) 사이에 배향막(24b)이 제공되어 있다.
도전층(21)은 화소 전극으로서의 기능을 가진다. 또한, 도전층(23)은 공통 전극 등으로서의 기능을 가진다. 또한, 도전층(21)과 도전층(23)은 모두 가시광을 투과하는 기능을 가진다. 따라서, 액정 소자(20)는 투과형 액정 소자이다.
기판(15)의 기판(14) 측의 면에는 착색층(41)과 차광층(42)이 제공되어 있다. 착색층(41)과 차광층(42)을 덮어 절연층(26)이 제공되고, 절연층(26)을 덮어 도전층(23)이 제공되어 있다. 또한, 착색층(41)은 도전층(21)과 중첩되는 영역에 제공되어 있다. 차광층(42)은 트랜지스터(30) 및 개구부(38) 등을 덮어 제공되어 있다.
기판(14)보다 외측에는 편광판(39a)이 배치되고, 기판(15)보다 외측에는 편광판(39b)이 배치되어 있다. 또한, 편광판(39a)보다 외측에 백라이트 유닛(90)이 제공되어 있다.
기판(14) 위에 트랜지스터(30), 용량 소자(60) 등이 제공되어 있다. 트랜지스터(30)는 화소(11)의 선택 트랜지스터로서의 기능을 가진다. 트랜지스터(30)는 개구부(38)를 통하여 액정 소자(20)와 전기적으로 접속되어 있다.
도 9에 도시된 트랜지스터(30)는 소위 보텀 게이트·채널 에치 구조의 트랜지스터이다. 트랜지스터(30)는 게이트로서의 기능을 가지는 도전층(31)과, 게이트 절연층으로서의 기능을 가지는 절연층(34)과, 반도체층(32)과, 소스 영역 및 드레인 영역으로서의 기능을 가지는 한 쌍의 불순물 반도체층(35)과, 소스 및 드레인으로서의 기능을 가지는 한 쌍의 도전층(33a) 및 도전층(33b)을 가진다. 반도체층(32)의 도전층(31)과 중첩되는 부분은 채널 형성 영역으로서의 기능을 가진다. 불순물 반도체층(35)은 반도체층(32)과 접하여 제공되고, 도전층(33a) 및 도전층(33b)은 불순물 반도체층(35)과 접하여 제공된다.
본 명세서 등에서, 불순물 반도체층을 단순히 반도체층이라고 부르는 경우가 있다.
또한, 도전층(31)은 도 8의 (A)에서의 배선 G3의 일부에 대응하고, 도전층(33b)은 배선 S3의 일부에 대응한다. 또한, 후술하는 도전층(31a), 도전층(33c)은 각각 배선 CS의 일부, 배선 S4의 일부에 대응한다.
반도체층(32)에는 실리콘을 포함하는 반도체를 사용하는 것이 바람직하다. 예를 들어, 비정질 실리콘, 미결정 실리콘, 또는 다결정 실리콘 등을 사용할 수 있다. 특히, 비정질 실리콘을 사용하면 대형 기판 위에 좋은 수율로 형성할 수 있기 때문에 바람직하다. 본 발명의 일 형태의 표시 장치는, 전계 효과 이동도가 비교적 낮은 비정질 실리콘이 적용된 트랜지스터를 사용한 경우에도, 양호한 표시가 가능하다.
불순물 반도체층(35)은 하나의 도전형을 부여하는 불순물 원소를 첨가한 반도체로 형성한다. 트랜지스터가 n형인 경우에는, 하나의 도전형을 부여하는 불순물 원소를 첨가한 반도체로서, 예를 들어 P 또는 As를 첨가한 실리콘을 들 수 있다. 또는, 트랜지스터가 p형인 경우에는, 하나의 도전형을 부여하는 불순물 원소로서, 예를 들어 B를 첨가할 수도 있지만, 트랜지스터는 n형으로 하는 것이 바람직하다. 또한, 불순물 반도체층(35)은 비정질 반도체로 형성하여도 좋고, 미결정 반도체 등의 결정성 반도체로 형성하여도 좋다.
용량 소자(60)는 도전층(31a)과, 절연층(34)과, 도전층(33a)에 의하여 구성되어 있다. 또한, 도전층(31) 위에는, 절연층(34)을 개재하여 도전층(33c)이 제공되어 있다.
또한, 트랜지스터(30) 등을 덮어 절연층(82)과 절연층(81)이 적층되어 제공되어 있다. 화소 전극으로서의 기능을 가지는 도전층(21)은 절연층(81) 위에 제공되어 있다. 또한, 절연층(81) 및 절연층(82)에 제공된 개구부(38)를 통하여 도전층(21)과 도전층(33a)이 전기적으로 접속되어 있다. 절연층(81)은 평탄화층으로서의 기능을 가지는 것이 바람직하다. 또한 절연층(82)은 트랜지스터(30) 등으로 불순물 등이 확산되는 것을 억제하는 보호막으로서의 기능을 가지는 것이 바람직하다. 예를 들어, 절연층(82)에 무기 절연 재료를 사용하고, 절연층(81)에 유기 절연 재료를 사용할 수 있다.
본 명세서 등에서, 절연층(82) 및 절연층(81)을 통틀어 1개의 절연층으로 간주하는 경우가 있다.
<단면 구성예 2>
도 10에, 도 8의 (A) 중의 절단선 B1-B2에 대응하는 단면의 일례를 도시하였다. 도 10에 도시된 트랜지스터(30)는 게이트로서의 기능을 가지는 도전층(31)과, 게이트 절연층으로서의 기능을 가지는 절연층(34)과, 반도체층(32)과, 소스 영역 및 드레인 영역으로서의 기능을 가지는 한 쌍의 불순물 반도체층(35)과, 소스 및 드레인으로서의 기능을 가지는 한 쌍의 도전층(33a) 및 도전층(51)을 가진다. 반도체층(32)의 도전층(31)과 중첩되는 부분은 채널 형성 영역으로서의 기능을 가진다. 불순물 반도체층(35)은 반도체층(32)과 접하여 제공되고, 도전층(33a) 및 도전층(51)은 불순물 반도체층(35)과 접하여 제공된다.
또한, 도전층(31)은 도 8의 (A)에서의 배선 G4의 일부에 대응한다. 또한, 도 9에 도시된 경우와 마찬가지로, 도전층(31a), 도전층(33b), 도전층(33c)은 각각, 배선 CS의 일부, 배선 S3의 일부, 및 배선 S4의 일부에 대응한다. 또한, 도전층(33b)은 절연층(34)을 개재하여 도전층(53)과 중첩되는 영역을 가지도록 제공되어 있다.
또한, 상술한 바와 같이, 절연층(81) 및 절연층(82)에 제공된 개구부(71)를 통하여 도전층(51)과 도전층(52)이 전기적으로 접속되어 있다. 절연층(81), 절연층(82), 및 절연층(34)에 제공된 개구부(72)를 통하여 도전층(52)과 도전층(53)이 전기적으로 접속되어 있다. 절연층(81), 절연층(82), 및 절연층(34)에 제공된 개구부(73)를 통하여 도전층(53)과 도전층(54)이 전기적으로 접속되어 있다. 절연층(81) 및 절연층(82)에 제공된 개구부(74)를 통하여 도전층(54)과 도전층(33c)이 전기적으로 접속되어 있다. 즉, 상술한 바와 같이, 도전층(52), 도전층(53), 및 도전층(54)을 개재하여 트랜지스터(30)의 소스 및 드레인 중 한쪽으로서의 기능을 가지는 도전층(51)과 배선 S4의 일부에 대응하는 도전층(33c)이 전기적으로 접속되어 있다. 또한, 개구부(72)와 개구부(73)는 도전층(33b)을 끼워 형성되어 있다. 상술한 바와 같이, 트랜지스터(30)의 소스 및 드레인 중 한쪽으로서의 기능을 가지는 도전층(51)이 배선 S3의 일부에 대응하는 도전층(33b)과 단락되는 것이 억제되어 있다. 또한, 도 10에 도시된 바와 같이, 도전층(52) 및 도전층(54)은 도전층(21)과 동일한 층에 형성되어 있고, 도전층(53)은 도전층(31) 및 도전층(31a)과 동일한 층에 형성되어 있다.
또한, 동일한 층에 형성된 구성 요소는 동일한 재료를 가질 수 있다. 즉, 예를 들어 도전층(21), 도전층(52), 및 도전층(54)은 각각 동일한 재료를 가질 수 있다. 또한, 예를 들어 도전층(31), 도전층(31a), 및 도전층(53)은 각각 동일한 재료를 가질 수 있다.
<단면 구성예 3>
도 11에, 도 10에 도시된 구성의 변형예를 도시하였다. 도 11에서는, 착색층(41)을 기판(14) 측에 제공한 경우의 예를 도시하였다. 이로써, 기판(15) 측의 구성을 간략화할 수 있다.
또한, 착색층(41)을 평탄화막으로서 사용하는 경우에는, 절연층(81)을 제공하지 않는 구성으로 하여도 좋다. 이로써, 표시 장치(10)의 제작 공정 수를 저감할 수 있고, 표시 장치(10)의 제작 비용을 저감할 수 있다.
<단면 구성예 4>
도 12에, 도 10에 도시된 구성의 변형예를 도시하였다. 도 12에서는 도전층(52), 도전층(53), 도전층(54), 개구부(72), 및 개구부(73)를 생략한 경우의 예를 도시하였다. 이 경우, 도전층(51)과 도전층(33c)은 도전층(21)과 동일한 층에 형성된 도전층(55)을 개재하여 전기적으로 접속되어 있다. 구체적으로는, 개구부(71)를 통하여 도전층(51)과 도전층(55)이 전기적으로 접속되고, 개구부(74)를 통하여 도전층(33c)과 도전층(55)이 전기적으로 접속되어 있다. 도 12에 도시된 구성을 사용하는 경우에도, 도전층(51)과 도전층(33b)이 단락되는 것을 억제할 수 있다.
<단면 구성예 5>
도 13에, 도 9에 도시된 구성의 변형예를, 도 14에, 도 10에 도시된 구성의 변형예를, 도 15에, 도 11에 도시된 구성의 변형예를, 도 16에, 도 12에 도시된 구성의 변형예를 각각 도시하였다. 도 13 내지 도 16에 도시된 구성은 불순물 반도체층(35)을 가지지 않는 점이 도 9 내지 도 12에 도시된 구성과 상이하다.
도 13 내지 도 16에 도시된 구성에서는, 반도체층(32)에는 금속 산화물을 포함하는 반도체를 사용하는 것이 바람직하다. 반도체층(32)에 금속 산화물을 포함하는 반도체를 사용함으로써, 즉 트랜지스터(30)를 OS 트랜지스터로 함으로써, 상술한 바와 같이, 소스선으로부터 공급된 신호에 대응하는 전하를 용량 소자(60)에 장기간 유지할 수 있다. 이로써, 용량 소자(60)로의 전하의 기록 빈도, 즉 리프레시 동작의 빈도를 줄일 수 있어, 표시 장치(10)의 소비전력을 저감할 수 있다.
이상이 단면 구성예에 대한 설명이다.
[각 구성 요소에 대하여]
이하에서는, 상술한 각 구성 요소에 대하여 설명한다.
<기판>
표시 패널이 가지는 기판에는 평탄면을 가지는 재료를 사용할 수 있다. 표시 소자로부터의 광을 추출하는 기판에는 상기 광을 투과하는 재료를 사용한다. 예를 들어, 유리, 석영, 세라믹, 사파이어, 유기 수지 등의 재료를 사용할 수 있다.
두께가 얇은 기판을 사용함으로써, 표시 패널의 경량화, 박형화를 도모할 수 있다. 또한, 가요성을 가질 정도의 두께의 기판을 사용함으로써, 가요성을 가지는 표시 패널을 실현할 수 있다. 또는, 가요성을 가질 정도로 얇은 유리 등을 기판에 사용할 수도 있다. 또는, 유리와 수지 재료가 접착층에 의하여 접합된 복합 재료를 사용하여도 좋다.
<트랜지스터>
트랜지스터는 게이트로서의 기능을 가지는 도전층과, 반도체층과, 소스로서의 기능을 가지는 도전층과, 드레인으로서의 기능을 가지는 도전층과, 게이트 절연층으로서의 기능을 가지는 절연층을 가진다.
또한, 본 발명의 일 형태의 표시 장치가 가지는 트랜지스터의 구조는 특별히 한정되지 않는다. 예를 들어, 플레이너형 트랜지스터로 하여도 좋고, 스태거형 트랜지스터로 하여도 좋고, 역 스태거형 트랜지스터로 하여도 좋다. 또한, 톱 게이트형 또는 보텀 게이트형 중 어느 트랜지스터 구조로 하여도 좋다. 또는, 채널의 위아래에 게이트가 제공되어 있어도 좋다.
<반도체층>
트랜지스터에 사용하는 반도체층의 결정성은 특별히 한정되지 않고, 비정질 반도체, 결정성을 가지는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 일부에 결정 영역을 가지는 반도체) 중 어느 것을 사용하여도 좋다. 결정성을 가지는 반도체를 사용하면 트랜지스터 특성의 열화를 억제할 수 있기 때문에 바람직하다.
트랜지스터의 반도체층에는, 예를 들어 14족의 원소(실리콘, 저마늄 등)를 사용할 수 있다. 트랜지스터의 반도체층으로서 실리콘을 사용하는 경우, 실리콘으로서, 특히 비정질 실리콘을 사용하는 것이 바람직하다. 비정질 실리콘을 사용함으로써, 대형 기판 위에 좋은 수율로 트랜지스터를 형성할 수 있기 때문에, 본 발명의 일 형태의 표시 장치의 양산성을 높일 수 있다.
또한, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등의 결정성을 가지는 실리콘을 사용할 수도 있다. 특히, 다결정 실리콘은 단결정 실리콘에 비하여 저온에서 형성할 수 있고, 또한 비정질 실리콘에 비하여 높은 전계 효과 이동도와 높은 신뢰성을 가진다.
본 실시형태에서 예시한 보텀 게이트 구조의 트랜지스터는 제작 공정을 삭감할 수 있기 때문에 바람직하다. 또한 이때 비정질 실리콘을 사용함으로써, 다결정 실리콘보다 저온에서 형성할 수 있기 때문에, 반도체층보다 아래층의 배선이나 전극의 재료, 기판의 재료로서, 내열성이 낮은 재료를 사용할 수 있기 때문에, 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 매우 면적이 큰 유리 기판 등을 적합하게 사용할 수 있다. 한편, 톱 게이트형 트랜지스터는, 자기 정합(自己 整合)적으로 불순물 영역을 형성하기 쉬워, 특성의 편차 등을 저감할 수 있기 때문에 바람직하다. 이때 특히, 다결정 실리콘이나 단결정 실리콘 등을 사용하는 경우에 적합한 경우가 있다.
트랜지스터의 반도체층에는 금속 산화물을 사용할 수 있다. 대표적으로는 실리콘을 포함하는 반도체, 갈륨 비소를 포함하는 반도체, 또는 인듐을 포함하는 금속 산화물 등을 적용할 수 있다.
특히 실리콘보다 밴드 갭이 큰 금속 산화물을 적용하는 것이 바람직하다. 실리콘보다 밴드 갭이 넓고, 또한 캐리어 밀도가 작은 반도체 재료를 사용하면 트랜지스터의 오프 상태에서의 전류를 저감할 수 있기 때문에 바람직하다.
실리콘보다 밴드 갭이 큰 금속 산화물을 사용한 트랜지스터는 오프 전류가 낮기 때문에 트랜지스터와 직렬로 접속된 용량에 축적된 전하를 장기간에 걸쳐 유지할 수 있다. 이와 같은 트랜지스터를 화소에 적용함으로써, 각 표시부에 표시된 화상의 계조를 유지하면서 구동 회로를 정지할 수도 있게 된다. 그 결과, 소비전력이 매우 저감된 표시 장치를 실현할 수 있다.
반도체층은, 예를 들어 적어도 인듐, 아연, 및 M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄 등의 금속)을 포함하는 In-M-Zn계 산화물로 표기되는 막을 포함하는 것이 바람직하다. 또한, 상기 반도체층을 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 이들과 함께 스태빌라이저를 포함하는 것이 바람직하다.
스태빌라이저로서는, 상기 M에 기재된 금속을 포함하고, 예를 들어 갈륨, 주석, 하프늄, 알루미늄, 또는 지르코늄 등이 있다. 또한, 다른 스태빌라이저로서는 란타노이드인, 란타넘, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 터븀, 디스프로슘, 홀뮴, 어븀, 툴륨, 이터븀, 루테튬 등이 있다.
반도체층을 구성하는 금속 산화물로서, 예를 들어 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어 In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로 가지는 산화물이라는 의미이며, In, Ga, 및 Zn의 원자수비는 불문한다. 예를 들어, 원자수비는 In:Ga:Zn=1:1:1로 하여도 좋고, In:Ga:Zn=2:2:1로 하여도 좋고, In:Ga:Zn=3:1:2로 하여도 좋고, In:Ga:Zn=4:2:3으로 하여도 좋고, In:Ga:Zn=5:1:6으로 하여도 좋고, 이들 값의 근방으로 하여도 좋다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 들어가도 좋다.
또한, 반도체층과 도전층은 상기 산화물 중 동일한 금속 원소를 가져도 좋다. 반도체층과 도전층을 동일한 금속 원소로 함으로써, 제조 비용을 저감시킬 수 있다. 예를 들어, 동일한 금속 조성의 금속 산화물 타깃을 사용함으로써, 제조 비용을 저감시킬 수 있다. 또한 반도체층과 도전층을 가공할 때의 에칭 가스 또는 에칭액을 공통적으로 사용할 수 있다. 다만, 반도체층과 도전층은 동일한 금속 원소를 가져도 조성이 상이한 경우가 있다. 예를 들어, 트랜지스터 및 용량 소자의 제작 공정 중에 막 내의 금속 원소가 이탈되고, 상이한 금속 조성이 되는 경우가 있다.
반도체층을 구성하는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 것이 바람직하다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
반도체층을 구성하는 금속 산화물이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, 4:2:4.1, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5 등이 바람직하다. 또한, 성막되는 반도체층에 포함되는 금속 원소의 원자수비는 각각, 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
반도체층을 구성하는 금속 산화물은 후술하는 CAC-OS 또는 CAC-metal oxide인 것이 바람직하다. 이로써, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
반도체층에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 예를 들어, 반도체층은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더 바람직하게는 1×1011/cm3 이하, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상인 금속 산화물을 사용할 수 있다. 이와 같은 반도체층은 불순물 농도가 낮고 결함 준위 밀도가 낮기 때문에, 안정적인 특성을 가진다. 또한, 반도체층이 금속 산화물인 경우, 불순물로서 예를 들어 물 또는 수소 등을 들 수 있다.
본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 금속 산화물을 고순도 진성인 금속 산화물, 또는 실질적으로 고순도 진성인 금속 산화물이라고 부르는 경우가 있다.
고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮출 수 있다. 따라서, 상기 금속 산화물을 가지는 트랜지스터는 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)이 되는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물을 가지는 트랜지스터는, 오프 전류가 현저히 작고, 채널 폭 W가 1×106μm이고 채널 길이 L이 10μm인 소자이어도, 소스와 드레인 사이의 전압(드레인 전압)이 1V 내지 10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다.
또한, 본 발명의 일 형태에 적용할 수 있는 반도체층은 상기에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라서 적절한 조성의 재료를 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체층의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 값으로 하는 것이 바람직하다.
반도체층을 구성하는 금속 산화물에서, 14족 원소의 하나인 실리콘이나 탄소가 포함되면 반도체층에서 산소 결손이 증가하고 n형화되는 경우가 있다. 그러므로, 반도체층에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 하는 것이 바람직하다.
또한, 알칼리 금속 및 알칼리 토금속은 금속 산화물과 결합되면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대하는 경우가 있다. 그러므로 반도체층에서의 이차 이온 질량 분석법에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 반도체층은 예를 들어 비단결정 구조이어도 좋다. 비단결정 구조는, 예를 들어 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서, 비정질 구조는 결함 준위 밀도가 가장 높다.
비정질 구조의 금속 산화물은, 예를 들어 원자 배열이 무질서하고 결정 성분을 가지지 않는다. 또는, 비정질 구조의 산화물막은, 예를 들어 완전한 비정질 구조이고 결정부를 가지지 않는다.
또한, 반도체층이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, 단결정 구조의 영역 중, 2종류 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들어 상술한 영역 중 어느 2종류 이상의 영역을 포함하는 단층 구조 또는 적층 구조를 가지는 경우가 있다.
<도전층>
트랜지스터의 게이트, 소스, 및 드레인 외에, 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층에 사용할 수 있는 재료로서는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금 등을 들 수 있다. 또한 이들 재료를 포함하는 막을 단층으로, 또는 적층 구조로 사용할 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막과, 그 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화몰리브데넘막과, 그 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연 등의 산화물을 사용하여도 좋다. 또한, 망가니즈를 포함하는 구리를 사용하면 에칭에 의한 형상의 제어성이 높아지기 때문에 바람직하다.
또한, 트랜지스터의 게이트, 소스, 및 드레인 외에, 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층에 사용할 수 있는 투광성을 가지는 도전성 재료로서는, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등의 도전성 산화물, 또는 그래핀을 사용할 수 있다. 또는, 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 또는 타이타늄 등의 금속 재료나, 상기 금속 재료를 포함하는 합금 재료를 사용할 수 있다. 또는, 상기 금속 재료의 질화물(예를 들어, 질화 타이타늄) 등을 사용하여도 좋다. 또한, 금속 재료 또는 합금 재료(또는 이들의 질화물)를 사용하는 경우에는, 투광성을 가질 정도로 얇게 하면 좋다. 또한, 상기 재료의 적층막을 도전층으로 사용할 수 있다. 예를 들어, 은과 마그네슘의 합금과 인듐 주석 산화물의 적층막 등을 사용하면 도전성을 높일 수 있기 때문에 바람직하다. 이들은 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층이나 표시 소자가 가지는 도전층(화소 전극이나 공통 전극으로서의 기능을 가지는 도전층)에도 사용할 수 있다.
<절연층>
각 절연층에 사용할 수 있는 절연 재료로서는, 예를 들어 아크릴, 에폭시 등의 수지, 실록산 결합을 가지는 수지 외에, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 사용할 수도 있다.
또한, 반도체층이 금속 산화물을 포함하는 경우, 상기 반도체층과 접하는 영역을 가지는 절연층은 화학량론적 조성보다 과잉으로 산소를 함유하는 영역(과잉 산소 영역)을 가지는 것이 바람직하다. 예를 들어, 반도체층(32)과 접하는 영역을 가지는 절연층(34) 및 절연층(82)은 과잉 산소 영역을 가지는 것이 바람직하다. 이로써, 절연층(34) 및 절연층(82)으로부터 반도체층(32)에 산소를 공급할 수 있다. 반도체층(32)이 금속 산화물을 포함하는 경우, 상기 금속 산화물 내에 산소 결손이 형성되면 상기 산소 결손에 수소 등의 불순물이 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 이로써, 트랜지스터의 전기 특성이 열화되는 경우가 있다. 반도체층과 접하는 영역을 가지는 절연층이 과잉 산소 영역을 가지는 경우, 절연층으로부터 반도체층에 산소를 공급할 수 있고, 산소 결손을 보전할 수 있다. 이로써, 트랜지스터의 전기 특성의 열화를 억제할 수 있다. 또한, 절연층에 과잉 산소 영역을 제공하기 위해서는, 예를 들어 산소 분위기하에서 절연층을 형성하면 좋다. 또는, 성막 후의 절연층을 산소 분위기하에서 열처리하면 좋다.
<액정 소자>
액정 소자로서는, 예를 들어 수직 배향(VA: Vertical Alignment) 모드가 적용된 액정 소자를 사용할 수 있다. 수직 배향 모드로서는, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다.
또한, 액정 소자에는, 다양한 모드가 적용된 액정 소자를 사용할 수 있다. 예를 들어 VA 모드 외에, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, ECB(Electrically Controlled Birefringence) 모드, 게스트 호스트 모드 등이 적용된 액정 소자를 사용할 수 있다.
또한, 액정 소자는 액정의 광학적 변조 작용에 의하여 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계, 또는 비스듬한 방향의 전계를 포함함)에 의하여 제어된다. 또한, 액정 소자에 사용하는 액정으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 고분자 네트워크형 액정(PNLC: Polymer Network Liquid Crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정 재료로서는, 포지티브형의 액정 또는 네거티브형의 액정 중 어느 것을 사용하여도 좋고, 적용하는 모드나 설계에 따라 최적의 액정 재료를 사용하면 좋다.
또한, 액정의 배향을 제어하기 위하여, 배향막을 제공할 수 있다. 또한, 수평 전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이고, 콜레스테릭 액정을 승온하면 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않기 때문에 온도 범위를 개선하기 위하여 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 짧고 광학적 등방성이다. 또한, 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 배향 처리가 불필요하고 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되기 때문에 러빙 처리도 불필요하게 되고, 러빙 처리에 의하여 일어나는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
또한, 액정 소자로서 투과형 액정 소자, 반사형 액정 소자, 또는 반투과형의 액정 소자 등이 있다.
본 발명의 일 형태에서는 특히 투과형 액정 소자를 적합하게 사용할 수 있다.
투과형 또는 반투과형의 액정 소자를 사용하는 경우, 한 쌍의 기판을 끼우도록 2개의 편광판을 제공한다. 또한, 편광판보다 외측에 백라이트를 제공한다. 백라이트로서는, 직하형 백라이트이어도 좋고, 에지 라이트형 백라이트이어도 좋다. LED(Light Emitting Diode)를 가지는 직하형 백라이트를 사용하면 로컬 디밍이 용이하게 되고, 콘트라스트를 높일 수 있기 때문에 바람직하다. 또한, 에지 라이트형 백라이트를 사용하면 백라이트를 포함한 모듈의 두께를 저감할 수 있기 때문에 바람직하다.
또한, 에지 라이트형 백라이트를 오프 상태로 함으로써, 시스루 표시를 수행할 수 있다.
<착색층>
착색층에 사용할 수 있는 재료로서는, 금속 재료, 수지 재료, 안료 또는 염료가 포함된 수지 재료 등을 들 수 있다.
<차광층>
차광층으로서 사용할 수 있는 재료로서는, 카본 블랙, 타이타늄 블랙, 금속, 금속 산화물, 복수의 금속 산화물의 고용체를 포함하는 복합 산화물 등을 들 수 있다. 차광층은 수지 재료를 포함하는 막이어도 좋고, 금속 등의 무기 재료의 박막이어도 좋다. 또한, 차광층에 착색층의 재료를 포함하는 막의 적층막을 사용할 수도 있다. 예를 들어, 어떤 색의 광을 투과하는 착색층에 사용하는 재료를 포함하는 막과, 다른 색의 광을 투과하는 착색층에 사용하는 재료를 포함하는 막의 적층 구조를 사용할 수 있다. 착색층과 차광층을 같은 재료로 형성함으로써, 같은 장치를 사용할 수 있을뿐더러 공정을 간략화할 수 있기 때문에 바람직하다.
이상이 각 구성 요소에 대한 설명이다.
[화소 등의 제작 방법의 일례]
이하에서는, 표시 장치(10)의 제작 방법의 예에 대하여 설명한다.
표시 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 각각 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 성막(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. CVD법의 예로서, 플라스마 화학 기상 퇴적(PECVD)법 및 열 CVD법 등을 들 수 있다. 열 CVD법의 예로서, 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic CVD)법을 들 수 있다.
표시 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 각각 스핀 코팅, 딥 코팅, 스프레이 도포, 잉크젯 인쇄, 디스펜싱, 스크린 인쇄, 오프셋 인쇄 등의 방법, 또는 닥터 나이프, 슬릿 코팅, 롤 코팅, 커튼 코팅, 나이프 코팅에 의하여 형성할 수 있다.
표시 장치를 구성하는 박막은 리소그래피법 등을 사용하여 가공할 수 있다. 또는, 차폐 마스크를 사용한 성막 방법에 의하여 섬 형상의 박막을 형성하여도 좋다. 또는, 나노 임프린트법, 샌드 블라스트법, 또는 리프트 오프법 등에 의하여 박막을 가공하여도 좋다.
포토리소그래피법을 사용하여 가공하는 경우, 노광에 사용하는 광으로서는, 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 및 이들을 혼합시킨 광을 들 수 있다. 그 외에, 자외광, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 또한, 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 노광에 사용하는 광으로서는, 극단 자외광(EUV: Extreme Ultra-Violet) 및 X선 등을 들 수 있다. 또한, 노광에는 광이 아니라 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면 매우 미세한 가공이 가능하게 되기 때문에 바람직하다. 또한, 전자 빔 등의 빔을 주사함으로써 노광을 수행하는 경우에는 포토 마스크는 불필요하다.
박막의 에칭에는 드라이 에칭법, 웨트 에칭법, 샌드 블라스트법 등을 사용할 수 있다.
<제작 방법의 일례 1>
도 10에 도시된 구성의 화소(11)(i+3, j) 등의 제작 방법의 일례를 도 17 내지 도 19에 도시하였다. 표시 장치(10)의 제작 시에는, 우선 기판(14) 위에 도전층을 성막한다. 다음으로, 포토리소그래피법 등에 의하여 패터닝을 수행하고, 에칭법 등에 의하여 상기 도전층을 가공함으로써, 도전층(31), 도전층(31a), 및 도전층(53)을 형성한다(도 17의 (A)). 상술한 바와 같이, 도전층(31)은 배선 G3의 일부에 대응하고, 도전층(31a)은 배선 CS의 일부에 대응한다.
다음으로, 절연층(34)을 형성한다. 상술한 바와 같이, 절연층(34)은 표시 장치(10)에 제공된 트랜지스터의 게이트 절연층으로서의 기능을 가진다.
그 후, 절연층(34) 위에 반도체층을 성막한다. 반도체층으로서, 예를 들어 비정질 실리콘을 사용하는 경우, 모노실레인 등을 원료로 하여 CVD법 등에 의하여 성막할 수 있다. 이로써, 반도체층에 포함되는 실리콘의 댕글링 본드(dangling bond)를 수소에 의하여 종단시켜, 열역학적으로 안정화할 수 있다. 이와 같이, 수소를 포함한 비정질 실리콘을 수소화 비정질 실리콘이라고 부른다.
다음으로, 상기 반도체층 위에 불순물을 포함한 반도체층인 불순물 반도체층을 성막한다. 불순물 반도체층으로서, 예를 들어 수소화 비정질 실리콘을 사용하는 경우, 트랜지스터를 n형으로 할 때는 모노실레인 등의 원료 중에 포스핀 또는 아르신 등을 첨가하고, CVD법 등에 의하여 성막할 수 있다. 또한, 트랜지스터를 p형으로 할 때는 모노실레인 등의 원료 중에 다이보레인 등을 첨가하고, CVD법 등에 의하여 불순물 반도체층을 성막할 수 있다.
그 후, 포토리소그래피법 등에 의하여 패터닝을 수행하고, 성막한 반도체층을 에칭법 등에 의하여 가공함으로써, 반도체층(32) 및 불순물 반도체층(35)을 형성한다(도 17의 (B)).
다음으로, 절연층(34) 위 및 불순물 반도체층(35) 위에 도전층을 성막한다. 그 후, 포토리소그래피법 등에 의하여 패터닝을 수행하고, 에칭법 등에 의하여 상기 도전층을 가공함으로써, 도전층(51), 도전층(33a), 도전층(33b), 및 도전층(33c)을 형성한다(도 17의 (C)). 상술한 바와 같이, 도전층(51)은 트랜지스터(30)의 소스 및 드레인 중 한쪽으로서 기능하고, 도전층(33a)은 트랜지스터(30)의 소스 및 드레인 중 다른 쪽 및 용량 소자(60)의 한쪽의 전극으로서의 기능을 가진다. 또한, 도전층(33b)은 배선 S3의 일부에 대응하고, 도전층(33c)은 배선 S4의 일부에 대응한다. 또한, 도전층(33b)은 도전층(53)과 중첩되는 영역을 가지도록 형성된다.
다음으로, 절연층(82)을 성막하고, 그 후 절연층(81)을 성막한다. 절연층(81)의 성막 후, 화학 기계 연마(CMP: Chemical Mechanical Polishment)법 등에 의하여 절연층(81)에 대하여 평탄화 처리를 수행한다.
다음으로, 포토리소그래피법 등에 의하여 패터닝을 수행한다. 그 후, 에칭법 등에 의하여 절연층(81) 및 절연층(82)을 가공함으로써, 도전층(51)에 도달하는 개구부(71), 도전층(33a)에 도달하는 개구부(38), 및 도전층(33c)에 도달하는 개구부(74)를 형성한다. 또한, 에칭법 등에 의하여 절연층(81), 절연층(82), 및 절연층(34)을 가공함으로써, 도전층(53)에 도달하는 개구부(72) 및 개구부(73)를, 도전층(33b)을 끼우도록 형성한다(도 18의 (A)). 상술한 바와 같이, 개구부(38) 및 개구부(71) 내지 개구부(74)가 형성된다.
다음으로, 절연층(81) 위, 개구부(38), 및 개구부(71) 내지 개구부(74)에 도전층을 성막한다. 그 후, 포토리소그래피법 등에 의하여 패터닝을 수행하고, 에칭법 등에 의하여 상기 도전층을 가공함으로써, 도전층(21), 도전층(52), 및 도전층(54)을 형성한다(도 18의 (B)). 도전층(21)은 개구부(38)를 통하여 도전층(33a)과 전기적으로 접속된다. 도전층(52)은 개구부(71)를 통하여 도전층(51)과 전기적으로 접속되고, 개구부(72)를 통하여 도전층(53)과 전기적으로 접속된다. 도전층(54)은 개구부(73)를 통하여 도전층(53)과 전기적으로 접속되고, 개구부(74)를 통하여 도전층(33c)과 전기적으로 접속된다. 상술한 바와 같이, 도전층(21)은 표시 장치(10)에 제공된 액정 소자의 화소 전극으로서의 기능을 가진다. 또한, 트랜지스터(30)의 소스 및 드레인 중 한쪽으로서의 기능을 가지는 도전층(51)은 배선 S4의 일부에 대응하는 도전층(33c)과, 도전층(52), 도전층(53), 및 도전층(54)을 개재하여 전기적으로 접속되어 있다.
다음으로, 배향막(24a)을 형성한다(도 19의 (A)). 그 후, 기판(15) 위에 차광층(42), 착색층(41), 절연층(26), 도전층(23), 및 배향막(24b)을 형성한다(도 19의 (B)). 착색층(41)은 포토리소그래피법, 인쇄법, 또는 잉크젯법을 사용하여 형성할 수 있다. 예를 들어 잉크젯법을 사용함으로써, 착색층(41)을 실온에서 형성, 저진공도에서 형성, 또는 대형 기판 위에 형성할 수 있다. 이로써, 4K나 8K 등과 같은 해상도가 매우 높은 표시 장치에도 착색층(41)을 형성할 수 있다. 또한, 화면 크기가 대각선 50인치 이상, 대각선 60인치 이상, 또는 대각선 70인치 이상의 대형 표시 장치에도 착색층(41)을 형성할 수 있다. 또한, 레지스트 마스크를 사용하지 않아도 착색층(41)을 형성할 수 있기 때문에, 표시 장치(10)의 제작 공정 수를 저감할 수 있고, 제작 비용을 저감할 수 있다.
다음으로, 도 19의 (A)에 도시된 기판(14)과 도 19의 (B)에 도시된 기판(15) 사이에 접착층(도시하지 않았음)을 사용하여 액정(22)을 밀봉한다. 그 후, 편광판(39a), 편광판(39b), 및 백라이트 유닛(90)을 형성한다. 상술한 바와 같이, 도 10에 도시된 구성의 표시 장치(10)를 제작할 수 있다.
여기서, 표시 장치를 제작할 때, 제작 공정에서의 포토리소그래피 공정이 적을수록, 즉 포토 마스크 수가 적을수록 제작 비용을 낮출 수 있다.
예를 들어, 도 17 및 도 18에 도시된 공정(기판(14) 측의 공정) 중, 도전층(31) 등의 형성 공정(도 17((A)), 반도체층(32) 등의 형성 공정(도 17의 (B)), 도전층(33a) 등의 형성 공정(도 17의 (C)), 개구부(38) 등의 형성 공정(도 18의 (A)), 및 도전층(21) 등의 형성 공정(도 18의 (B))의, 총 5개의 포토리소그래피 공정을 거침으로써 표시 장치(10)를 제작할 수 있다. 즉, 5개의 포토 마스크에 의하여, 백 플레인 기판을 제작할 수 있다.
표시 장치를, 1개의 화소 열당 소스선을 1개 또는 2개 제공하는 구성으로 하는 경우, 도 10에 도시된 구성의 화소(11)를 제공하지 않아도 되고, 예를 들어 모든 화소(11)의 구성을 도 9에 도시된 구성으로 할 수 있다. 이 경우에도, 백 플레인 기판을 제작할 때는 총 5개의 포토리소그래피 공정을 거칠 필요가 있다. 즉, 포토 마스크는 5개가 필요하게 된다. 이상으로, 1개의 화소 열당 소스선을 4개 제공하는 구성으로 하는 경우에도, 1개의 화소 열당 소스선을 1개 또는 2개 제공하는 경우와 같은 수의 포토 마스크로 표시 장치를 제작할 수 있다. 이로써, 1개의 화소 열당 소스선을 4개 제공하는 구성의 표시 장치의 제작 비용이 1개의 화소 열당 소스선을 1개 또는 2개 제공하는 구성의 표시 장치의 제작 비용보다 증가하는 것을 억제할 수 있다.
<제작 방법의 일례 2>
도 14에 도시된 구성의 화소(11)(i+3, j) 등의 제작 방법의 일례를 도 20 내지 도 22에 도시하였다. 도 20의 (A), (B), (C), 도 21의 (A), (B), 및 도 22의 (A), (B)는 각각 도 17의 (A), (B), (C), 도 18의 (A), (B), 및 도 19의 (A), (B)에 대응한다. 도 20 내지 도 22에 도시된 제작 방법은 도 20의 (B)에 도시된 공정에서 불순물 반도체층(35)을 형성하지 않은 점이 상술한 제작 방법과 상이하다.
도 20 내지 도 22에 도시된 제작 방법에서는, 절연층(34) 위에 성막하는 반도체층으로서, 예를 들어 금속 산화물을 사용할 수 있다. 이 경우, 상기 반도체층은 스퍼터링법에 의하여 성막할 수 있다. 반도체층으로서 예를 들어 In-Ga-Zn계 산화물을 사용하는 경우, In-Ga-Zn계 산화물을 타깃에 사용한 스퍼터링법에 의하여 반도체층을 성막할 수 있다. 그 외의 공정은 도 17 내지 도 19에 도시된 제작 방법과 마찬가지로 수행할 수 있다.
이상이 화소 등의 제작 방법의 일례에 대한 설명이다.
<도전층의 형상에 대하여>
게이트선이나 소스선 등의 배선에 사용할 수 있는 도전층은 금속이나 합금 등의 저저항 재료를 사용하면 배선 저항을 저감할 수 있기 때문에 바람직하다. 또한, 대화면의 표시 장치를 제작하는 경우에는, 배선의 폭을 크게 하는 것도 유효하다. 그러나, 이와 같은 도전층은 가시광을 투과시키지 않기 때문에, 투과형 액정 표시 장치에서는 배선 자체의 폭이 커지거나, 배선 수의 증가에 따라 개구율의 저하를 일으키는 경우가 있다.
그러므로, 도전층의 단부의 형상을 궁리함으로써, 백라이트 유닛으로부터의 광을 효율적으로 추출할 수 있다.
도 23의 (A)에는 소스선 등을 구성하는 도전층(33)과 그 근방의 단면도를 도시하였다. 도전층(33)은 그 단부가 역테이퍼 형상을 가진다. 도전층(33)은 예를 들어 도전층(33a), 도전층(33b), 도전층(33c)으로 간주할 수 있다. 또는, 도전층(33)은, 예를 들어 도전층(51)으로 간주할 수 있다.
여기서, 테이퍼각이란, 박막의 단부에서의 그 저면(피형성면 접하는 면)과, 그 측면의 각도를 말한다. 테이퍼각은 0°보다 크고 180° 미만이다. 또한, 테이퍼각이 90°보다 작은 경우를 순테이퍼, 90°보다 큰 경우를 역테이퍼라고 부른다.
도 23의 (A)에 도시된 바와 같이, 도전층(33)이 역테이퍼 형상을 가짐으로써, 백라이트 유닛으로부터 입사되는 광(50)의 일부는 도전층(33)의 측면에서 반사되고 액정(22)으로 도달한다. 그 결과, 도전층(33)의 측면이 수직인 경우 및 순테이퍼 형상인 경우에 비하여, 광 추출 효율을 높일 수 있다.
여기서, 도전층(33)의 테이퍼각은 90°보다 크고 135° 미만, 바람직하게는 91° 이상 120° 이하, 더 바람직하게는 95° 이상 110° 이하로 하는 것이 바람직하다.
또한, 도 23의 (B)에서는, 게이트선 등을 구성하는 도전층(31)이 역테이퍼 형상을 가지는 경우의 예를 도시하였다. 도전층(33)에 더하여 도전층(31)도 역테이퍼 형상으로 함으로써, 더 효과적으로 광 추출 효율을 높일 수 있다.
이상이 도전층의 형상에 대한 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에 나타내어진 표시 장치 등에 사용할 수 있는 트랜지스터의 일례에 대하여, 도면을 사용하여 설명한다.
<트랜지스터의 구성예 1>
이하에서는, 도 9 내지 도 12 등에 도시된 트랜지스터의 변형예에 대하여 설명한다.
도 24의 (A)에 도시된 트랜지스터는 반도체층(32)과 불순물 반도체층(35) 사이에 반도체층(37)을 가진다.
반도체층(37)은 반도체층(32)과 같은 반도체막에 의하여 형성되어 있어도 좋다. 반도체층(37)은 불순물 반도체층(35)의 에칭 시에 반도체층(32)이 에칭에 의하여 소실되는 것을 방지하기 위한 에칭 스토퍼로서의 기능을 가진다. 또한, 도 24의 (A)에서, 반도체층(37)이 좌우로 분리되어 있는 예를 도시하였지만, 반도체층(37)의 일부가 반도체층(32)의 채널 형성 영역을 덮어도 좋다.
또한, 반도체층(37)은 불순물 반도체층(35)보다 저농도의 불순물이 포함되어 있어도 좋다. 이로써, 반도체층(37)을 LDD(Lightly Doped Drain) 영역으로서 기능시킬 수 있어, 트랜지스터를 구동시켰을 때의 핫 채널 효과를 억제할 수 있다.
도 24의 (B)에 도시된 트랜지스터는 반도체층(32)의 채널 형성 영역 위에 절연층(84)이 제공되어 있다. 절연층(84)은 불순물 반도체층(35)의 에칭 시의 에칭 스토퍼로서의 기능을 가진다.
도 24의 (C)에 도시된 트랜지스터는, 반도체층(32) 대신에, 반도체층(32p)을 가진다. 반도체층(32p)은 결정성이 높은 반도체막을 포함한다. 예를 들어 반도체층(32p)은 다결정 반도체 또는 단결정 반도체를 포함한다. 이로써, 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
도 24의 (D)에 도시된 트랜지스터는 반도체층(32)의 채널 형성 영역에 반도체층(32p)을 가진다. 예를 들어 도 24의 (D)에 도시된 트랜지스터는 반도체층(32)이 되는 반도체막에 대하여 레이저 광 등을 조사함으로써, 국소적으로 결정화함으로써 형성할 수 있다. 이로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다.
도 24의 (E)에 도시된 트랜지스터는 도 24의 (A)에 도시된 트랜지스터의 반도체층(32)의 채널 형성 영역에 결정성 반도체층(32p)을 가진다.
도 24의 (F)에 도시된 트랜지스터는 도 24의 (B)에 도시된 트랜지스터의 반도체층(32)의 채널 형성 영역에 결정성 반도체층(32p)을 가진다.
<트랜지스터의 구성예 2>
이하에서는, 도 13 내지 도 16 등에 도시된 트랜지스터의 변형예에 대하여 설명한다.
트랜지스터의 구조의 일례로서, 트랜지스터(200a)에 대하여 도 25의 (A), (B), (C)를 사용하여 설명한다. 도 25의 (A)는 트랜지스터(200a)의 상면도이다. 도 25의 (B)는 도 25의 (A)에 나타내어진 일점쇄선 X1-X2 간에서의 절단면의 단면도에 상당하고, 도 25의 (C)는 도 25의 (A)에 나타내어진 일점쇄선 Y1-Y2 간에서의 절단면의 단면도에 상당한다. 또한, 도 25의 (A)에서, 복잡해지는 것을 피하기 위하여, 트랜지스터(200a)의 구성 요소의 일부(게이트 절연층으로서의 기능을 가지는 절연층 등)를 생략하여 도시하였다. 또한, 이하에서, 일점쇄선 X1-X2 방향을 채널 길이 방향, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 부르는 경우가 있다. 또한, 트랜지스터의 상면도에서는, 이후의 도면에서도 도 25의 (A)와 마찬가지로, 구성 요소의 일부를 생략하여 도시한 경우가 있다.
트랜지스터(200a)는, 절연층(224) 위의 도전층(221)과, 절연층(224) 위 및 도전층(221) 위의 절연층(211)과, 절연층(211) 위의 반도체층(231)과, 반도체층(231) 위 및 절연층(211) 위의 도전층(222a)과, 반도체층(231) 위 및 절연층(211) 위의 도전층(222b)과, 반도체층(231) 위, 도전층(222a) 위, 및 도전층(222b) 위의 절연층(212)과, 절연층(212) 위의 도전층(223)을 가진다.
또한, 절연층(224)은 절연층이 아니라 기판으로 할 수 있다. 절연층(224)을 기판으로 하는 경우, 상기 기판은 실시형태 1에 나타내어진 기판(14)과 같은 재료를 포함하는 기판으로 할 수 있다.
또한, 도전층(221) 및 도전층(223)은 예를 들어 실시형태 1에 나타내어진 도전층(31)과 같은 재료를 포함할 수 있다. 절연층(211)은, 예를 들어 실시형태 1에 나타내어진 절연층(34)과 같은 재료를 포함할 수 있다. 도전층(222a) 및 도전층(222b)은, 예를 들어 실시형태 1에 나타내어진 도전층(33) 및 도전층(51)과 같은 재료를 포함할 수 있다. 절연층(212)은 실시형태 1에 나타내어진 절연층(82)과 같은 재료를 포함할 수 있다.
또한, 반도체층(231)으로서, 실시형태 1에 나타내어진 반도체층(32)과 마찬가지로, 금속 산화물을 포함하는 반도체층을 사용할 수 있다. 본 실시형태에서는 반도체층(231)이 금속 산화물을 포함하는 반도체층인 것으로 설명을 수행한다.
절연층(211) 및 절연층(212)은 개구부(235)를 가진다. 도전층(223)은 개구부(235)를 통하여 도전층(221)과 전기적으로 접속된다.
여기서, 절연층(211)은 트랜지스터(200a)의 제 1 게이트 절연층으로서의 기능을 가지고, 절연층(212)은 트랜지스터(200a)의 제 2 게이트 절연층으로서의 기능을 가진다. 또한, 트랜지스터(200a)에서, 도전층(221)은 제 1 게이트로서의 기능을 가지고, 도전층(222a)은 소스 및 드레인 중 한쪽으로서의 기능을 가지고, 도전층(222b)은 소스 및 드레인 중 다른 쪽으로서의 기능을 가진다. 또한, 트랜지스터(200a)에서 도전층(223)은 제 2 게이트로서의 기능을 가진다.
또한, 트랜지스터(200a)는 소위 채널 에치형 트랜지스터이고, 듀얼 게이트 구조를 가진다.
또한, 트랜지스터(200a)는 도전층(223)을 제공하지 않는 구성으로 할 수도 있다. 이 경우, 트랜지스터(200a)는 소위 채널 에치형 트랜지스터이고, 보텀 게이트 구조를 가진다.
도 25의 (B), (C)에 도시된 바와 같이, 반도체층(231)은 도전층(221) 및 도전층(223)과 대향하도록 위치하고, 2개의 게이트의 기능을 가지는 도전층에 끼워진다. 도전층(223)의 채널 길이 방향의 길이 및 도전층(223)의 채널 폭 방향의 길이는, 반도체층(231)의 채널 길이 방향의 길이 및 반도체층(231)의 채널 폭 방향의 길이보다 각각 길고, 반도체층(231) 전체는 절연층(212)을 개재하여 도전층(223)에 덮여 있다.
환언하면, 도전층(221) 및 도전층(223)은 절연층(211) 및 절연층(212)에 제공되는 개구부(235)에서 접속되고, 또한 반도체층(231)의 측단부보다 외측에 위치하는 영역을 가진다.
이와 같은 구성을 가짐으로써, 트랜지스터(200a)에 포함되는 반도체층(231)을 도전층(221) 및 도전층(223)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(200a)와 같이, 제 1 게이트 및 제 2 게이트의 전계에 의하여, 채널 형성 영역이 형성되는 반도체층을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다.
트랜지스터(200a)는 s-channel 구조를 가지기 때문에, 제 1 게이트의 기능을 가지는 도전층(221)에 의하여 채널을 유발시키기 위한 전계를 효과적으로 반도체층(231)에 인가할 수 있기 때문에, 트랜지스터(200a)의 전류 구동 능력이 향상되고, 높은 온 전류 특성을 얻을 수 있게 된다. 또한, 온 전류를 높일 수 있기 때문에 트랜지스터(200a)를 미세화할 수 있게 된다. 또한, 트랜지스터(200a)는 반도체층(231)이 제 1 게이트의 기능을 가지는 도전층(221) 및 제 2 게이트의 기능을 가지는 도전층(223)에 의하여 둘러싸인 구조를 가지기 때문에, 트랜지스터(200a)의 기계적 강도를 높일 수 있다.
s-channel 구조인 트랜지스터(200a)는 전계 효과 이동도가 높고, 또한 구동 능력이 높기 때문에, 트랜지스터(200a)를 구동 회로, 대표적으로는 게이트 드라이버에 사용함으로써, 베젤 폭이 좁은(슬림 베젤이라고도 함) 표시 장치를 제공할 수 있다.
다음으로, 트랜지스터의 구조의 일례로서, 트랜지스터(200b)에 대하여 도 26의 (A), (B), (C)를 사용하여 설명한다. 도 26의 (A)는 트랜지스터(200b)의 상면도이다. 도 26의 (B)는 도 26의 (A)에 나타내어진 일점쇄선 X1-X2 간에서의 절단면의 단면도에 상당하고, 도 26의 (C)는 도 26의 (A)에 나타내어진 일점쇄선 Y1-Y2 간에서의 절단면의 단면도에 상당한다.
트랜지스터(200b)는 반도체층(231), 도전층(222a), 도전층(222b), 및 절연층(212)이 적층 구조인 점에서 트랜지스터(200a)와 상이하다.
절연층(212)은 반도체층(231) 위, 도전층(222a) 위, 및 도전층(222b) 위의 절연층(212a)과, 절연층(212a) 위의 절연층(212b)을 가진다. 절연층(212)은 반도체층(231)에 산소를 공급하는 기능을 가진다. 즉, 절연층(212)은 산소를 가진다. 또한, 절연층(212a)은 산소를 투과할 수 있는 절연층이다. 또한, 절연층(212a)은 나중에 형성하는 절연층(212b)을 형성할 때의 반도체층(231)으로의 대미지 완화막으로서도 기능한다.
절연층(212a)으로서는, 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연층(212a)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이는, 절연층(212a)에 포함되는 결함의 밀도가 많으면 상기 결함에 산소가 결합되고 절연층(212a)에서의 산소의 투과성이 감소되기 때문이다.
또한, 절연층(212a)에서는 외부로부터 절연층(212a)으로 들어간 산소가 모두 절연층(212a)의 외부로 이동하지 않고, 산소가 절연층(212a)에 머무르는 경우도 있다. 또한, 절연층(212a)에 산소가 들어가면서, 절연층(212a)에 포함되는 산소가 절연층(212a)의 외부로 이동함으로써, 절연층(212a)에서 산소의 이동이 생기는 경우도 있다. 절연층(212a)으로서 산소를 투과할 수 있는 산화물 절연층을 형성하면 절연층(212a) 위에 제공되는 절연층(212b)으로부터 이탈되는 산소를, 절연층(212a)을 개재하여 반도체층(231)으로 이동시킬 수 있다.
또한, 절연층(212a)으로서는, 질소 산화물에 기인하는 준위 밀도가 낮은 산화물 절연층을 사용할 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는 금속 산화물의 가전자대의 상단의 에너지와 금속 산화물의 전도대의 하단의 에너지 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연층으로서 질소 산화물의 방출량이 적은 산화질화 실리콘막 또는 질소 산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화질화 실리콘막은 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서, 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연층(212a) 등에 준위를 형성한다. 상기 준위는 반도체층(231)의 에너지 갭 내에 위치한다. 그러므로, 질소 산화물이 절연층(212a) 및 반도체층(231)의 계면으로 확산되면 상기 준위가 절연층(212a) 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연층(212a) 및 반도체층(231) 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압을 양의 방향으로 시프트시키게 된다.
또한, 질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연층(212a)에 포함되는 질소 산화물은 가열 처리에서 절연층(212b)에 포함되는 암모니아와 반응하기 때문에, 절연층(212a)에 포함되는 질소 산화물이 저감된다. 그러므로, 절연층(212a) 및 반도체층(231)의 계면에서 전자가 트랩되기 어렵다.
절연층(212a)으로서 상기 산화물 절연층을 사용함으로써, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있고 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 상기 산화물 절연층은 SIMS로 측정되는 질소 농도가 6×1020atoms/cm3 이하이다.
기판 온도가 220℃ 이상 350℃ 이하이고, 실레인 및 일산화이질소를 사용한PECVD법을 사용하여 상기 산화물 절연층을 형성함으로써, 치밀하고, 또한 경도가 높은 막을 형성할 수 있다.
절연층(212b)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연층이다. 상기 산화물 절연층은 가열에 의하여 산소의 일부가 이탈된다. 또한, TDS에서 상기 산화물 절연층은 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 영역을 가진다. 또한, 상기 산소의 방출량은 TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하의 범위에서의 총량이다. 또한, 상기 산소의 방출량은 TDS에서의 산소 원자로 환산한 총량이다.
절연층(212b)으로서는 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연층(212b)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 또한 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 절연층(212b)은 절연층(212a)과 비교하여 반도체층(231)으로부터 떨어져 있기 때문에, 절연층(212a)보다 결함 밀도가 많아도 좋다.
또한, 절연층(212a)과 절연층(212b)은 같은 종류의 재료의 절연층을 사용할 수 있기 때문에, 절연층(212a)과 절연층(212b)의 계면이 명확히 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연층(212a)과 절연층(212b)의 계면은 파선으로 도시하였다. 또한, 본 실시형태에서는 절연층(212a)과 절연층(212b)의 2층 구조에 대하여 설명하였지만, 이에 한정되지 않고, 예를 들어 절연층(212a)의 단층 구조, 또는 3층 이상의 적층 구조로 하여도 좋다.
트랜지스터(200b)에서, 반도체층(231)은 절연층(211) 위의 반도체층(231_1)과, 반도체층(231_1) 위의 반도체층(231_2)을 가진다. 또한, 반도체층(231_1) 및 반도체층(231_2)은 각각 같은 원소를 가진다. 예를 들어, 반도체층(231_1) 및 반도체층(231_2)은 상술한 반도체층(231)이 가지는 원소를 가지는 것이 바람직하다.
또한, 반도체층(231_1) 및 반도체층(231_2)은 원소 M에 대한 In의 원자수비가 큰 영역을 가지는 것이 바람직하다. 일례로서는, 반도체층(231_1) 및 반도체층(231_2)의 In, M, 및 Zn의 원자수의 비율을 In:M:Zn=4:2:3 또는 그 근방으로 하는 것이 바람직하다. 여기서, 근방이란, In이 4인 경우, M이 1.5 이상 2.5 이하이고, 또한 Zn이 2 이상 4 이하인 것을 의미한다. 또는, 반도체층(231_1) 및 반도체층(231_2)의 In, M, 및 Zn의 원자수의 비율을 In:M:Zn=5:1:6 또는 그 근방으로 하는 것이 바람직하다. 이와 같이, 반도체층(231_1) 및 반도체층(231_2)을 대략 같은 조성으로 함으로써, 같은 스퍼터링 타깃을 사용하여 형성할 수 있기 때문에, 제조 비용을 억제할 수 있다. 또한, 같은 스퍼터링 타깃을 사용하는 경우, 동일 체임버에 있어서 진공 중에서 연속적으로 반도체층(231_1) 및 반도체층(231_2)을 성막할 수 있기 때문에, 반도체층(231_1)과 반도체층(231_2)의 계면에 불순물이 들어가는 것을 억제할 수 있다.
여기서, 반도체층(231_1)은 반도체층(231_2)보다 결정성이 낮은 영역을 가져도 좋다. 또한, 반도체층(231_1) 및 반도체층(231_2)의 결정성은, 예를 들어 X선 회절(XRD: X-Ray Diffraction)을 사용하여 분석하거나, 또는 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용하여 분석함으로써 해석할 수 있다.
반도체층(231_1)의 결정성이 낮은 영역이 과잉 산소의 확산 경로가 되고, 반도체층(231_1)보다 결정성이 높은 반도체층(231_2)으로도 과잉 산소를 확산시킬 수 있다. 이와 같이, 결정 구조가 상이한 반도체층을 적층 구조로 하고, 결정성이 낮은 영역을 과잉 산소의 확산 경로로 함으로써, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
또한, 반도체층(231_2)이 반도체층(231_1)보다 결정성이 높은 영역을 가짐으로써, 반도체층(231)에 혼입될 수 있는 불순물을 억제할 수 있다. 특히, 반도체층(231_2)의 결정성을 높임으로써, 도전층(222a) 및 도전층(222b)을 형성할 때의 대미지를 억제할 수 있다. 반도체층(231)의 표면, 즉 반도체층(231_2)의 표면은 도전층(222a) 및 도전층(222b)을 형성할 때의 에천트 또는 에칭 가스에 노출된다. 그러나, 반도체층(231_2)은 결정성이 높은 영역을 가지는 경우, 결정성이 낮은 반도체층(231_1)과 비교하여 에칭 내성이 우수하다. 따라서, 반도체층(231_2)은 에칭 스토퍼로서의 기능을 가진다.
또한, 반도체층(231_1)은 반도체층(231_2)보다 결정성이 낮은 영역을 가짐으로써, 캐리어 밀도가 높아지는 경우가 있다.
또한, 반도체층(231_1)의 캐리어 밀도가 높아지면 반도체층(231_1)의 전도대에 대하여 페르미 준위가 상대적으로 높아지는 경우가 있다. 이로써, 반도체층(231_1)의 전도대의 하단이 낮아지고, 반도체층(231_1)의 전도대 하단과 게이트 절연층(여기서는, 절연층(211)) 내에 형성될 수 있는 트랩 준위의 에너지 차이가 커지는 경우가 있다. 상기 에너지 차이가 커짐으로써, 게이트 절연층 내에 트랩되는 전하가 적어지고, 트랜지스터의 문턱 전압의 변동을 작게 할 수 있는 경우가 있다. 또한, 반도체층(231_1)의 캐리어 밀도가 높아지면 반도체층(231)의 전계 효과 이동도를 높일 수 있다.
또한, 트랜지스터(200b)에서는 반도체층(231)을 2층의 적층 구조로 하는 예를 나타내었지만, 이에 한정되지 않고 3층 이상 적층하는 구성으로 하여도 좋다.
트랜지스터(200b)가 가지는 도전층(222a)은 도전층(222a_1)과, 도전층(222a_1) 위의 도전층(222a_2)과, 도전층(222a_2) 위의 도전층(222a_3)을 가진다. 또한, 트랜지스터(200b)가 가지는 도전층(222b)은 도전층(222b_1)과, 도전층(222b_1) 위의 도전층(222b_2)과, 도전층(222b_2) 위의 도전층(222b_3)을 가진다.
예를 들어, 도전층(222a_1), 도전층(222b_1), 도전층(222a_3), 및 도전층(222b_3)으로서는, 타이타늄, 텅스텐, 탄탈럼, 몰리브데넘, 인듐, 갈륨, 주석, 및 아연 중에서 선택되는 어느 하나 또는 복수를 가지는 것이 바람직하다. 또한, 도전층(222a_2) 및 도전층(222b_2)으로서는 구리, 알루미늄, 및 은 중에서 선택되는 어느 하나 또는 복수를 가지는 것이 바람직하다.
더 구체적으로는, 도전층(222a_1), 도전층(222b_1), 도전층(222a_3), 및 도전층(222b_3)에 In-Sn 산화물 또는 In-Zn 산화물을 사용하고, 도전층(222a_2) 및 도전층(222b_2)에 구리를 사용할 수 있다.
또한, 도전층(222a_1)의 단부는, 도전층(222a_2)의 단부보다 외측에 위치하는 영역을 가지고, 도전층(222a_3)은 도전층(222a_2)의 상면 및 측면을 덮고, 또한 도전층(222a_1)과 접하는 영역을 가진다. 또한, 도전층(222b_1)의 단부는 도전층(222b_2)의 단부보다 외측에 위치하는 영역을 가지고, 도전층(222b_3)은 도전층(222b_2)의 상면 및 측면을 덮고, 또한 도전층(222b_1)과 접하는 영역을 가진다.
상기 구성으로 함으로써, 도전층(222a) 및 도전층(222b)의 배선 저항을 낮추고, 또한 반도체층(231)으로의 구리의 확산을 억제할 수 있기 때문에 바람직하다.
다음으로, 트랜지스터의 구조의 일례로서, 트랜지스터(200c)에 대하여 도 27의 (A), (B), (C)를 사용하여 설명한다. 도 27의 (A)는 트랜지스터(200c)의 상면도이다. 도 27의 (B)는 도 27의 (A)에 나타내어진 일점쇄선 X1-X2 간에서의 절단면의 단면도에 상당하고, 도 27의 (C)는 도 27의 (A)에 나타내어진 일점쇄선 Y1-Y2 간에서의 절단면의 단면도에 상당한다.
트랜지스터(200c)는 절연층(224) 위의 도전층(221)과, 도전층(221) 위 및 절연층(224) 위의 절연층(211)과, 절연층(211) 위의 반도체층(231)과, 반도체층(231) 위 및 절연층(211) 위의 절연층(216)과, 반도체층(231) 위 및 절연층(216) 위의 도전층(222a)과, 반도체층(231) 위 및 절연층(216) 위의 도전층(222b)과, 절연층(216), 도전층(222a), 및 도전층(222b) 위의 절연층(212)과, 절연층(212) 위의 도전층(223)을 가진다.
절연층(211), 절연층(216), 및 절연층(212)은 개구부(235)를 가진다. 트랜지스터(200c)의 제 1 게이트로서의 기능을 가지는 도전층(221)은 개구부(235)를 통하여, 트랜지스터(200c)의 제 2 게이트로서의 기능을 가지는 도전층(223)과 전기적으로 접속된다. 또한, 절연층(216)은 개구부(238a) 및 개구부(238b)를 가진다. 트랜지스터(200c)의 소스 및 드레인 중 한쪽으로서의 기능을 가지는 도전층(222a)은 개구부(238a)를 통하여 반도체층(231)과 전기적으로 접속된다. 트랜지스터(200c)의 소스 및 드레인 중 다른 쪽으로서의 기능을 가지는 도전층(222b)은 개구부(238b)를 통하여 반도체층(231)과 전기적으로 접속된다.
절연층(216)은 트랜지스터(200c)의 채널 보호층으로서의 기능을 가진다. 절연층(216)을 가지지 않는 경우, 에칭법 등에 의하여 도전층(222a) 및 도전층(222b)을 형성할 때, 반도체층(231)의 채널 형성 영역에 대미지가 가해지는 경우가 있다. 이로써, 트랜지스터의 전기 특성이 불안정하게 되는 경우가 있다. 절연층(216)을 형성하고 개구부(238a) 및 개구부(238b)를 제공한 후에 도전층을 성막하고, 상기 도전층을 에칭법 등에 의하여 가공하여 도전층(222a) 및 도전층(222b)을 형성함으로써, 반도체층(231)의 채널 형성 영역으로의 대미지를 억제할 수 있다. 이로써, 트랜지스터의 전기 특성을 안정화시켜, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
절연층(216)은 예를 들어 절연층(212)과 같은 재료를 포함할 수 있다.
절연층(216)은 과잉 산소 영역을 가지는 것이 바람직하고, 절연층(216)이 과잉 산소 영역을 가짐으로써, 반도체층(231)의 채널 형성 영역에 산소를 공급할 수 있다. 따라서, 상기 채널 형성 영역에 형성되는 산소 결손을 과잉 산소에 의하여 보전할 수 있기 때문에, 신뢰성이 높은 표시 장치를 제공할 수 있다.
또한, 개구부(238a) 및 개구부(238b)의 형성 후, 반도체층(231)에 불순물 원소를 첨가하는 것이 바람직하다. 구체적으로는, 산소 결손을 형성하는 원소, 또는 산소 결손과 결합되는 원소를 첨가하는 것이 바람직하다. 이로써, 자세한 내용은 후술하지만, 반도체층(231) 중 도전층(222a)과 중첩되는 영역(소스 영역 또는 드레인 영역 중 한쪽) 및 도전층(222b)과 중첩되는 영역(소스 영역 또는 드레인 영역 중 다른 쪽)의 도전성을 높일 수 있다. 이로써, 트랜지스터(200c)의 전류 구동 능력이 향상되고, 높은 온 전류 특성을 얻을 수 있게 된다.
또한, 트랜지스터(200c)는 소위 채널 보호형 트랜지스터이고, 듀얼 게이트 구조를 가진다.
트랜지스터(200c)는, 트랜지스터(200a) 및 트랜지스터(200b)와 마찬가지로 s-channel 구조를 취한다. 이와 같은 구성을 가짐으로써, 트랜지스터(200c)에 포함되는 반도체층(231)을 도전층(221) 및 도전층(223)의 전계에 의하여 전기적으로 둘러쌀 수 있다.
트랜지스터(200c)는 s-channel 구조를 가지기 때문에, 도전층(221) 또는 도전층(223)에 의하여 채널을 유발시키기 위한 전계를 효과적으로 반도체층(231)에 인가할 수 있다. 이로써, 트랜지스터(200c)의 전류 구동 능력이 향상되고, 높은 온 전류 특성을 얻을 수 있게 된다. 또한, 온 전류를 높일 수 있기 때문에, 트랜지스터(200c)를 미세화할 수 있게 된다. 또한, 트랜지스터(200c)는, 반도체층(231)이 도전층(221) 및 도전층(223)에 의하여 둘러싸인 구조를 가지기 때문에, 트랜지스터(200c)의 기계적 강도를 높일 수 있다.
또한, 트랜지스터(200c)는 도전층(223)을 제공하지 않는 구성으로 할 수도 있다. 이 경우, 트랜지스터(200c)는 소위 채널 보호형 트랜지스터이고, 보텀 게이트 구조를 가진다.
다음으로, 트랜지스터의 구조의 일례에 대하여 도 28의 (A), (B), (C), (D)를 사용하여 설명한다.
도 28의 (A), (B)는 트랜지스터(200d)의 단면도이고, 도 28의 (C), (D)는 트랜지스터(200e)의 단면도이다. 또한, 트랜지스터(200d)는 상술한 트랜지스터(200b)의 변형예이고, 트랜지스터(200e)는 상술한 트랜지스터(200c)의 변형예이다. 따라서, 도 28의 (A), (B), (C), (D)에서, 트랜지스터(200b) 및 트랜지스터(200c)와 같은 기능을 가지는 부분에 대해서는 같은 부호를 부여하고, 자세한 설명을 생략한다.
또한, 도 28의 (A)는 트랜지스터(200d)의 채널 길이 방향의 단면도이고, 도 28의 (B)는 트랜지스터(200d)의 채널 폭 방향의 단면도이다. 또한, 도 28의 (C)는 트랜지스터(200e)의 채널 길이 방향의 단면도이고, 도 28의 (D)는 트랜지스터(200e)의 채널 폭 방향의 단면도이다.
도 28의 (A), (B)에 도시된 트랜지스터(200d)는 트랜지스터(200b)와 비교하여 도전층(223) 및 개구부(235)가 제공되지 않는다. 또한, 트랜지스터(200d)는 트랜지스터(200b)와 비교하여 절연층(212), 도전층(222a), 및 도전층(222b)의 구성이 상이하다.
트랜지스터(200d)에서, 절연층(212)은 절연층(212c)과, 절연층(212c) 위의 절연층(212d)을 가진다. 절연층(212c)으로서는, 반도체층(231)에 산소를 공급하는 기능과, 불순물(대표적으로는 물, 수소 등)이 들어가는 것을 억제하는 기능을 가진다. 절연층(212c)으로서는, 산화 알루미늄막, 산화질화 알루미늄막, 또는 질화산화 알루미늄막을 사용할 수 있다. 특히, 절연층(212c)으로서는 반응성 스퍼터링법에 의하여 형성되는 산화 알루미늄막인 것이 바람직하다. 또한, 반응성 스퍼터링법으로 산화 알루미늄막을 형성하는 방법의 일례로서는, 이하에 나타내는 방법을 들 수 있다.
우선, 스퍼터링 체임버 내에 불활성 가스(대표적으로는 Ar 가스)와, 산소 가스를 혼합한 가스를 도입한다. 이어서, 스퍼터링 체임버에 배치된 알루미늄 타깃에 전압을 인가함으로써, 산화 알루미늄막을 성막할 수 있다. 또한, 알루미늄 타깃에 전압을 인가하는 전원으로서는, DC 전원, AC 전원, 또는 RF 전원을 들 수 있다. 특히, DC 전원을 사용하면 생산성이 향상되기 때문에 바람직하다.
절연층(212d)은 불순물(대표적으로는 물, 수소 등)이 들어가는 것을 억제하는 기능을 가진다. 절연층(212d)으로서는, 질화 실리콘막, 질화산화 실리콘막, 산화질화 실리콘막을 사용할 수 있다. 특히, 절연층(212d)으로서 PECVD법에 의하여 형성되는 질화 실리콘막을 사용하는 것이 바람직하다. PECVD법에 의하여 형성되는 질화 실리콘막은 높은 막 밀도를 얻기 쉬워 바람직하다. 또한, PECVD법에 의하여 형성되는 질화 실리콘막은 막 내의 수소 농도가 높은 경우가 있다.
트랜지스터(200d)에서는 절연층(212d)의 아래층에는 절연층(212c)이 배치되어 있기 때문에, 절연층(212d)에 포함되는 수소는 반도체층(231) 측으로 확산되지 않거나, 또는 확산되기 어렵다.
또한, 트랜지스터(200d)는 트랜지스터(200b)와 달리 싱글 게이트 구조를 가지는 트랜지스터이다. 싱글 게이트 구조를 가지는 트랜지스터로 함으로써 마스크 수를 저감할 수 있기 때문에, 생산성을 높일 수 있다.
도 28의 (C), (D)에 도시된 트랜지스터(200e)는 트랜지스터(200c)와 비교하여 절연층(216) 및 절연층(212)의 구성이 상이하다. 구체적으로는, 트랜지스터(200e)는 절연층(216) 대신에 절연층(216a)을 가지고, 절연층(212) 대신에 절연층(212d)을 가진다. 또한, 트랜지스터(200e)에서 반도체층(231)은 반도체층(231_1)과 반도체층(231_2)을 가진다.
절연층(216a)은 절연층(212c)과 같은 기능을 가진다.
트랜지스터(200d) 및 트랜지스터(200e)의 구조로 함으로써, 큰 설비 투자를 수행하지 않고, 기존의 생산 라인을 사용하여 제조할 수 있다. 예를 들어, 수소화 비정질 실리콘의 생산 라인을, 산화물 반도체의 생산 라인으로 용이하게 치환할 수 있게 된다.
다음으로, 트랜지스터의 구조의 일례로서, 트랜지스터(200f)에 대하여 도 29의 (A), (B), (C)를 사용하여 설명한다. 도 29의 (A)는 트랜지스터(200f)의 상면도이다. 도 29의 (B)는 도 29의 (A)에 나타내어진 일점쇄선 X1-X2 간에서의 절단면의 단면도에 상당하고, 도 29의 (C)는 도 29의 (A)에 나타내어진 일점쇄선 Y1-Y2 간에서의 절단면의 단면도에 상당한다.
도 29의 (A), (B), (C)에 도시된 트랜지스터(200f)는 절연층(224) 위의 도전층(221)과, 도전층(221) 위 및 절연층(224) 위의 절연층(211)과, 절연층(211) 위의 반도체층(231)과, 반도체층(231) 위의 절연층(212)과, 절연층(212) 위의 도전층(223)과, 절연층(211) 위, 반도체층(231) 위, 및 도전층(223) 위의 절연층(215)을 가진다. 또한, 반도체층(231)은 도전층(223)과 중첩되는 채널 형성 영역(231i)과, 절연층(215)과 접하는 소스 영역(231s)과, 절연층(215)과 접하는 드레인 영역(231d)을 가진다.
또한, 절연층(215)은 질소 또는 수소를 가진다. 절연층(215)과, 소스 영역(231s) 및 드레인 영역(231d)이 접함으로써, 절연층(215) 내의 질소 또는 수소가 소스 영역(231s) 및 드레인 영역(231d) 내에 첨가된다. 소스 영역(231s) 및 드레인 영역(231d)은 질소 또는 수소가 첨가됨으로써 캐리어 밀도가 높아진다.
또한, 트랜지스터(200f)는 절연층(215)에 제공된 개구부(236a)를 통하여 소스 영역(231s)에 전기적으로 접속되는 도전층(222a)을 가져도 좋다. 또한, 트랜지스터(200f)는 절연층(215)에 제공된 개구부(236b)를 통하여 드레인 영역(231d)에 전기적으로 접속되는 도전층(222b)을 가져도 좋다.
절연층(211)은 제 1 게이트 절연층으로서의 기능을 가지고, 절연층(212)은 제 2 게이트 절연층으로서의 기능을 가진다. 또한, 절연층(215)은 보호 절연층으로서의 기능을 가진다.
또한, 절연층(212)은 과잉 산소 영역을 가진다. 절연층(212)이 과잉 산소 영역을 가짐으로써, 반도체층(231)이 가지는 채널 형성 영역(231i) 내에 과잉 산소를 공급할 수 있다. 따라서, 채널 형성 영역(231i)에 형성될 수 있는 산소 결손을 과잉 산소에 의하여 보전할 수 있기 때문에, 신뢰성이 높은 표시 장치를 제공할 수 있다.
또한, 반도체층(231) 내에 과잉 산소를 공급시키기 위해서는, 반도체층(231)의 아래쪽에 형성되는 절연층(211)에 과잉 산소를 공급하여도 좋다. 이 경우, 절연층(211) 내에 포함되는 과잉 산소는, 반도체층(231)이 가지는 소스 영역(231s) 및 드레인 영역(231d)에도 공급될 수 있다. 소스 영역(231s) 및 드레인 영역(231d) 내에 과잉 산소가 공급되면 소스 영역(231s) 및 드레인 영역(231d)의 저항이 높아지는 경우가 있다.
한편, 반도체층(231)의 위쪽에 형성되는 절연층(212)에 과잉 산소를 가지는 구성으로 함으로써, 채널 형성 영역(231i)에만 선택적으로 과잉 산소를 공급시킬 수 있게 된다. 또는, 채널 형성 영역(231i), 소스 영역(231s), 및 드레인 영역(231d)에 과잉 산소를 공급시킨 후, 소스 영역(231s) 및 드레인 영역(231d)의 캐리어 밀도를 선택적으로 높임으로써, 소스 영역(231s) 및 드레인 영역(231d)의 저항이 높아지는 것을 억제할 수 있다.
또한, 반도체층(231)이 가지는 소스 영역(231s) 및 드레인 영역(231d)은 각각, 산소 결손을 형성하는 원소 또는 산소 결손과 결합되는 원소를 가지는 것이 바람직하다. 상기 산소 결손을 형성하는 원소 또는 산소 결손과 결합되는 원소로서는, 대표적으로는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 희가스 원소 등을 들 수 있다. 또한, 희가스 원소의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 상기 산소 결손을 형성하는 원소 또는 산소 결손과 결합되는 원소가, 절연층(215) 내에 1개 또는 복수 포함되는 경우, 절연층(215)으로부터 소스 영역(231s) 및 드레인 영역(231d)으로 확산되거나 및/또는 불순물 첨가 처리에 의하여 소스 영역(231s) 및 드레인 영역(231d) 내에 첨가된다.
불순물 원소가 금속 산화물에 첨가되면 금속 산화물 내의 금속 원소와 산소의 결합이 절단되고 산소 결손이 형성된다. 또는, 불순물 원소가 금속 산화물에 첨가되면 금속 산화물 내의 금속 원소와 결합된 산소가 불순물 원소와 결합되고 금속 원소로부터 산소가 이탈되고 산소 결손이 형성된다. 이들의 결과, 금속 산화물에서 캐리어 밀도가 증가하여 도전성이 높아진다.
또한, 도전층(221)은 제 1 게이트로서의 기능을 가지고, 도전층(223)은 제 2 게이트로서의 기능을 가지고, 도전층(222a)은 소스로서의 기능을 가지고, 도전층(222b)은 드레인으로서의 기능을 가진다.
또한, 도 29의 (C)에 도시된 바와 같이, 절연층(211) 및 절연층(212)에는 개구부(237)가 제공된다. 또한, 도전층(221)은 개구부(237)를 통하여 도전층(223)과 전기적으로 접속된다. 따라서, 도전층(221)과 도전층(223)에는 같은 전위가 공급된다. 또한, 개구부(237)를 제공하지 않고, 도전층(221)과 도전층(223)에 상이한 전위를 공급하여도 좋다. 또는, 개구부(237)를 제공하지 않고, 도전층(221)을 차광막으로서 사용하여도 좋다. 예를 들어, 도전층(221)을 차광성의 재료에 의하여 형성함으로써, 채널 형성 영역(231i)에 조사되는 아래쪽으로부터의 광을 억제할 수 있다.
또한, 도 29의 (B), (C)에 도시된 바와 같이, 반도체층(231)은 제 1 게이트로서의 기능을 가지는 도전층(221)과, 제 2 게이트로서의 기능을 가지는 도전층(223)의 각각과 대향되도록 위치하고, 2개의 게이트로서의 기능을 가지는 도전층에 끼워진다.
또한, 트랜지스터(200f)도 트랜지스터(200a), 트랜지스터(200b), 및 트랜지스터(200c)와 마찬가지로 s-channel 구조를 취한다. 이와 같은 구성을 가짐으로써, 트랜지스터(200f)에 포함되는 반도체층(231)을 제 1 게이트로서의 기능을 가지는 도전층(221) 및 제 2 게이트로서의 기능을 가지는 도전층(223)의 전계에 의하여 전기적으로 둘러쌀 수 있다.
트랜지스터(200f)는 s-channel 구조를 가지기 때문에, 도전층(221) 또는 도전층(223)에 의하여 채널을 유발시키기 위한 전계를 효과적으로 반도체층(231)에 인가할 수 있다. 이로써, 트랜지스터(200f)의 전류 구동 능력이 향상되고, 높은 온 전류 특성을 얻을 수 있게 된다. 또한, 온 전류를 높일 수 있기 때문에 트랜지스터(200f)를 미세화할 수 있게 된다. 또한, 트랜지스터(200f)는, 반도체층(231)이 도전층(221) 및 도전층(223)에 의하여 둘러싸인 구조를 가지기 때문에, 트랜지스터(200f)의 기계적 강도를 높일 수 있다.
또한, 트랜지스터(200f)를 도전층(223)의 반도체층(231)에 대한 위치 또는 도전층(223)의 형성 방법에 의하여, TGSA(Top Gate Self Aligned)형 FET라고 불러도 좋다.
또한, 트랜지스터(200f)에서도 트랜지스터(200b)와 마찬가지로 반도체층(231)을 2층 이상 적층하는 구성으로 하여도 좋다.
또한, 트랜지스터(200f)에서 절연층(212)이 도전층(223)과 중첩되는 부분에만 제공되어 있지만, 이에 한정되지 않고, 절연층(212)이 반도체층(231)을 덮는 구성으로 할 수도 있다. 또한, 도전층(221)을 제공하지 않는 구성으로 할 수도 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 트랜지스터의 반도체층에 사용할 수 있는 다결정 실리콘의 결정화 방법 및 레이저 결정화 장치의 일례에 대하여 설명한다.
결정성이 양호한 다결정 실리콘층을 형성하기 위해서는, 기판 위에 비정질 실리콘층을 제공하고, 상기 비정질 실리콘층에 레이저 광을 조사하고 결정화하는 것이 바람직하다. 예를 들어, 레이저 광을 선상 빔으로 하고, 상기 선상 빔을 비정질 실리콘층에 조사하면서 기판을 이동시킴으로써, 기판 위의 원하는 영역에 다결정 실리콘층을 형성할 수 있다.
선상 빔을 사용한 방법은 스루풋이 비교적 양호하다. 한편, 어떤 영역에 대하여 레이저 광이 상대적으로 이동하면서 복수회 조사되는 방법이기 때문에, 레이저 광의 출력 변동 및 이에 기인하는 빔 프로파일의 변화로 인한 결정성의 편차가 생기기 쉽다. 예를 들어, 상기 방법으로 결정화시킨 반도체층을 표시 장치의 화소가 가지는 트랜지스터에 사용하면 결정성의 편차에 기인한 무작위한 줄무늬가 화상을 표시할 때 보일 경우가 있다.
또한, 선상 빔의 길이는 기판의 1변의 길이 이상인 것이 이상적이지만, 선상 빔의 길이는 레이저 발진기의 출력과 광학계의 구성에 의하여 제한된다. 따라서, 대형 기판의 처리에서는 기판면 내를 되짚어 레이저 조사하는 것이 현실적이다. 그러므로, 레이저 광이 오버랩되어 조사되는 영역이 생긴다. 상기 영역의 결정성은 다른 영역의 결정성과 달라지기 쉽기 때문에, 상기 영역에서는 표시 불균일이 생기는 경우가 있다.
상기와 같은 문제를 억제하기 위하여, 기판 위에 형성한 비정질 실리콘층에 국소적으로 레이저 조사를 수행하여 결정화시켜도 좋다. 국소적인 레이저 조사에서는 결정성의 편차가 적은 다결정 실리콘층을 형성하기 쉽다.
도 30의 (A)는 기판 위에 형성된 비정질 실리콘층에 국소적으로 레이저 조사를 수행하는 방법을 설명하는 도면이다.
광학계 유닛(821)으로부터 사출되는 레이저 광(826)은 미러(822)에서 반사되고 마이크로 렌즈 어레이(823)에 입사된다. 마이크로 렌즈 어레이(823)는 레이저 광(826)을 집광시켜 복수의 레이저 빔(827)을 형성한다.
스테이지(815)에는 비정질 실리콘층(840)을 형성한 기판(830)이 고정된다. 비정질 실리콘층(840)에 복수의 레이저 빔(827)을 조사함으로써, 복수의 다결정 실리콘층(841)을 동시에 형성할 수 있다.
마이크로 렌즈 어레이(823)가 가지는 각각의 마이크로 렌즈는 표시 장치의 화소 피치에 맞추어 제공하는 것이 바람직하다. 또는, 화소 피치의 정수(整數)배의 간격으로 제공하여도 좋다. 어느 경우에서도, 레이저 조사와 스테이지(815)의 X 방향 또는 Y 방향의 이동을 반복함으로써, 모든 화소에 대응한 영역에 다결정 실리콘층을 형성할 수 있다.
예를 들어, 마이크로 렌즈 어레이(823)가 화소 피치로 M행 N열(M, N은 자연수)의 마이크로 렌즈를 가질 때, 우선 소정의 시작 위치에서 레이저 광을 조사하고, M행 N열의 다결정 실리콘층(841)을 형성할 수 있다. 그리고, 행 방향으로 N열의 거리만큼 이동시켜 레이저 광을 조사하고, 또한 M행 N열의 다결정 실리콘층(841)을 형성함으로써, M행 2N열의 다결정 실리콘층(841)을 형성할 수 있다. 상기 공정을 반복 수행함으로써 원하는 영역에 복수의 다결정 실리콘층(841)을 형성할 수 있다. 또한, 되짚어 레이저 조사 공정을 수행하는 경우에는 행 방향으로 N열의 거리만큼 이동시켜 레이저 조사를 수행하고, 또한 열 방향으로 M행의 거리만큼의 이동과 레이저 광의 조사를 반복하면 좋다.
또한, 레이저 광의 발진 주파수와 스테이지(815)의 이동 속도를 적절히 조정하면 스테이지(815)를 1방향으로 이동시키면서 레이저 조사를 수행하는 방법으로도 화소 피치로 다결정 실리콘층을 형성할 수 있다.
레이저 빔(827)의 크기는 예를 들어 하나의 트랜지스터의 반도체층 전체가 포함될 정도의 면적으로 할 수 있다. 또는, 하나의 트랜지스터의 채널 형성 영역 전체가 포함될 정도의 면적으로 할 수 있다. 또는, 하나의 트랜지스터의 채널 형성 영역의 일부가 포함될 정도의 면적으로 할 수 있다. 이들은 필요로 하는 트랜지스터의 전기 특성에 따라 구별하여 사용하면 좋다.
또한, 하나의 화소에 복수의 트랜지스터를 가지는 표시 장치를 대상으로 한 경우, 레이저 빔(827)의 크기는 하나의 화소 내의 각 트랜지스터의 반도체층 전체가 포함될 정도의 면적으로 할 수 있다. 또한, 레이저 빔(827)의 크기는 복수의 화소가 가지는 트랜지스터의 반도체층 전체가 포함될 정도의 면적으로 하여도 좋다.
또한, 도 31의 (A)에 도시된 바와 같이, 미러(822)와 마이크로 렌즈 어레이(823) 사이에 마스크(824)를 제공하여도 좋다. 마스크(824)에는 각 마이크로 렌즈에 대응한 복수의 개구부가 제공된다. 상기 개구부의 형상은 레이저 빔(827)의 형상으로 반영시킬 수 있고, 도 31의 (A)와 같이 마스크(824)가 원형의 개구부를 가지는 경우에는, 원형의 레이저 빔(827)을 얻을 수 있다. 또한, 마스크(824)가 직사각형의 개구부를 가지는 경우에는, 직사각형의 레이저 빔(827)을 얻을 수 있다. 마스크(824)는 예를 들어, 트랜지스터의 채널 형성 영역만을 결정화시키려고 하는 경우 등에 유효하다. 또한, 마스크(824)는 도 31의 (B)에 도시된 바와 같이 광학계 유닛(821)과 미러(822) 사이에 제공하여도 좋다.
도 30의 (B)는 상술한 국소적인 레이저 조사의 공정에 사용할 수 있는 레이저 결정화 장치의 주요 구성을 설명하는 사시도이다. 레이저 결정화 장치는 X-Y 스테이지의 구성 요소인 이동 기구(812), 이동 기구(813), 및 스테이지(815)를 가진다. 또한, 레이저 빔(827)을 성형하기 위한 레이저 발진기(820), 광학계 유닛(821), 미러(822), 마이크로 렌즈 어레이(823)를 가진다.
이동 기구(812) 및 이동 기구(813)는 수평 방향으로 왕복 직선 운동을 하는 기능을 구비한다. 이동 기구(812) 및 이동 기구(813)에 동력을 공급하는 기구로서는, 예를 들어 모터로 구동하는 볼 나사 기구(816) 등을 사용할 수 있다. 이동 기구(812) 및 이동 기구(813) 각각의 이동 방향은 수직으로 교차되기 때문에, 이동 기구(813)에 고정되는 스테이지(815)는 X 방향 및 Y 방향으로 자유롭게 이동시킬 수 있다.
스테이지(815)는 진공 흡착 기구 등의 고정 기구를 가지고, 기판(830) 등을 고정할 수 있다. 또한, 스테이지(815)는 필요에 따라 가열 기구를 가져도 좋다. 또한, 도시는 하지 않았지만, 스테이지(815)는 푸셔핀(pusher pin) 및 그 상승 및 하강 기구를 가지고, 기판(830) 등을 반출입할 때는 기판(830) 등을 위아래로 이동시킬 수 있다.
레이저 발진기(820)는, 처리의 목적에 적합한 파장 및 강도의 광을 출력할 수 있으면 좋고, 펄스 레이저가 바람직하지만 CW 레이저이어도 좋다. 대표적으로는 파장 351nm 내지 353nm(XeF), 308nm(XeCl) 등의 자외광을 조사할 수 있는 엑시머 레이저를 사용할 수 있다. 또는, 고체 레이저(YAG 레이저, 광섬유 레이저 등)의 2배파(515nm, 532nm 등) 또는 3배파(343nm, 355nm 등)를 사용하여도 좋다. 또한, 레이저 발진기(820)는 복수이어도 좋다.
광학계 유닛(821)은 예를 들어 미러, 빔 익스팬더, 빔 호모지나이저 등을 가지고, 레이저 발진기(820)로부터 출력되는 레이저 광(825)의 에너지의 면 내 분포를 균일화시키면서 연장시킬 수 있다.
미러(822)에는 예를 들어 유전체 다층막 미러를 사용할 수 있고, 레이저 광의 입사각이 대략 45°가 되도록 설치한다. 마이크로 렌즈 어레이(823)에는 예를 들어, 석영판의 상면 또는 상하면에 복수의 볼록 렌즈가 제공된 것과 같은 형상으로 할 수 있다.
이상의 레이저 결정화 장치를 사용함으로써, 결정성의 편차가 적은 다결정 실리콘층을 형성할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
이하에서는, 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC-OS의 구성에 대하여 설명한다.
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한, 이하에서는, 금속 산화물에서 하나 또는 그 이상의 금속 원소가 편재되고, 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한, 금속 산화물은 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어 있어도 좋다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수)로 함) 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함) 등과, 갈륨 산화물(이하, GaOX3(X3은 0보다 큰 실수)으로 함) 또는 갈륨 아연 산화물(이하, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리됨으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 내에 균일하게 분포된 구성(이하, 클라우드상(cloud-like)이라고도 함)이다.
즉, CAC-OS는, GaOX3이 주성분인 영역과 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼합되어 있는 구성을 가지는 복합 금속 산화물이다. 또한, 본 명세서에서, 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을, 제 1 영역은 제 2 영역과 비교하여 In의 농도가 높다는 것으로 한다.
또한, IGZO는 통칭이고, In, Ga, Zn, 및 O로 이루어지는 1개의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수), 또는 In(1+x0)Ga(1- x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 가진다. 또한, CAAC 구조란, 복수의 IGZO의 나노 결정이 c축 배향을 가지고, 또한 a-b면에서는 배향되지 않고 연결한 결정 구조이다.
한편, CAC-OS는 금속 산화물의 재료 구성에 관한 것이다. CAC-OS란 In, Ga, Zn, 및 O를 포함하는 재료 구성에서, 일부에 Ga를 주성분으로 하는 나노 입자상으로 관찰되는 영역과 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다. 따라서, CAC-OS에서 결정 구조는 부차적인 요소이다.
또한, CAC-OS는 조성이 상이한 2종류 이상의 막의 적층 구조는 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과 Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조는 포함하지 않는다.
또한, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 명확한 경계가 관찰되지 않는 경우가 있다.
또한, 갈륨 대신에 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어 있는 경우, CAC-OS는 일부에 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역과 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다.
CAC-OS는, 예를 들어 기판을 의도적으로 가열하지 않는 조건에서, 스퍼터링법에 의하여 형성할 수 있다. 또한, CAC-OS를 스퍼터링법으로 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한, 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고, 예를 들어 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는, X선 회절(XRD: X-ray diffraction) 측정법 중 하나인 Out-of-plane법에 의한 θ/2θ 스캔을 사용하여 측정하였을 때, 명확한 피크가 관찰되지 않는다는 특징을 가진다. 즉, X선 회절로부터 측정 영역의 a-b면 방향 및 c축 방향의 배향은 보이지 않다는 것을 알 수 있다.
또한 CAC-OS는, 프로브 직경이 1nm의 전자선(나노 빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에서 고리 형상으로 휘도가 높은 영역과, 상기 고리 영역으로 복수의 휘점이 관측된다. 따라서, 전자선 회절 패턴으로부터 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서 배향성을 가지지 않는 nc(nano-crystal) 구조를 가지는 것을 알 수 있다.
또한 예를 들어, In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑에 의하여, GaOX3이 주성분인 영역과 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재되고 혼합되어 있는 구조를 가지는 것을 확인할 수 있다.
CAC-OS는, 금속 원소가 균일하게 분포한 IGZO 화합물과 상이한 구조이고, IGZO 화합물과 상이한 성질을 가진다. 즉, CAC-OS는 GaOX3 등이 주성분인 영역과 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리되고, 각 원소를 주성분으로 하는 영역이 모자이크 패턴인 구조를 가진다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역과 비교하여 도전성이 높은 영역이다. 즉, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역을 캐리어가 흐름으로써, 금속 산화물로서의 도전성이 발현된다. 따라서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 금속 산화물 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)를 실현할 수 있다.
한편, GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과 비교하여, 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 금속 산화물 내에 분포됨으로써, 누설 전류를 억제하고 양호한 스위칭 동작을 실현할 수 있다.
따라서, CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 절연성과 InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 실현할 수 있다.
또한, CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서, CAC-OS는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에서 설명한 표시 장치의 다른 구성 예에 대하여 설명한다.
도 32에 표시 장치(10)의 구성예를 도시하였다. 표시 장치(10)는 기판(14) 위에 제공된 표시부(17)를 가진다. 표시부(17)는 배선 GL 및 배선 SL과 접속된 복수의 화소(11)를 가진다.
또한, 표시 장치(10)에는 복수의 TAB(Tape Automated Bonding) 테이프(121a) 및 복수의 TAB 테이프(121b)가 제공되어 있다. TAB 테이프(121a)와 TAB 테이프(121b)는 표시부(17)를 끼워 대향하는 위치에 제공되어 있다. TAB 테이프(121a)에는 게이트 드라이버(12a) 등이 형성된 집적 회로가 실장되어 있고, TAB 테이프(121b)에는 게이트 드라이버(12b) 등이 형성된 집적 회로가 실장되어 있다. 게이트 드라이버(12a) 및 게이트 드라이버(12b)는 복수의 배선 GL과 접속되어 있고, 배선 GL에 선택 신호를 공급하는 기능을 가진다.
또한, 표시 장치(10)에는 복수의 프린트 기판(131a) 및 복수의 TAB 테이프(132a)가 제공되어 있고, 복수의 프린트 기판(131b) 및 복수의 TAB 테이프(132b)가 제공되어 있다. 프린트 기판(131a) 및 TAB 테이프(132a)와 프린트 기판(131b) 및 TAB 테이프(132b)는 표시부(17)를 끼워 대향하는 위치에 제공되어 있다.
프린트 기판(131a)은 각각 복수의 TAB 테이프(132a)와 접속되고, 외부로부터 입력된 신호를 TAB 테이프(132a)로 분배하는 기능을 가진다. 프린트 기판(131b)은 각각 복수의 TAB 테이프(132b)와 접속되고, 외부로부터 입력된 신호를 TAB 테이프(132b)에 분배하는 기능을 가진다. 또한, TAB 테이프(132a)에는 소스 드라이버(13a) 등이 형성된 집적 회로가 실장되어 있고, TAB 테이프(132b)에는 소스 드라이버(13b) 등이 형성된 집적 회로가 실장되어 있다. 소스 드라이버(13a) 및 소스 드라이버(13b)는 복수의 배선 SL과 접속되어 있고, 배선 SL에 신호를 공급하는 기능을 가진다.
2K, 4K, 8K 방송 등에 대응 가능한 대화면의 표시 패널을 제작하는 경우에는, 도 32에 도시된 바와 같이, 복수의 프린트 기판(131a) 및 복수의 프린트 기판(131b)을 제공하는 것이 바람직하다. 이로써, 표시 장치(10)로의 화상 데이터의 입력을 용이하게 수행할 수 있다.
또한, 게이트 드라이버(12a), 게이트 드라이버(12b), 소스 드라이버(13a), 및 소스 드라이버(13b)는 COG(Chip On Glass) 방식, COF(Chip On Film) 방식 등에 의하여 기판(14) 위에 제공할 수도 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태의 전자 기기에 대하여 도면을 참조하여 설명한다.
이하에서 예시하는 전자 기기는, 표시부에 본 발명의 일 형태의 표시 장치를 가진다. 따라서, 높은 해상도가 실현된 전자 기기이다. 또한 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부에는, 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 가지는 영상을 표시시킬 수 있다. 또한, 표시부의 화면 크기로서는, 대각선 20인치 이상, 또는 대각선 30인치 이상, 또는 대각선 50인치 이상, 대각선 60인치 이상, 또는 대각선 70인치 이상으로 할 수도 있다.
전자 기기로서는, 예를 들어, 텔레비전 장치, 데스크톱형 또는 노트북형의 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파친코기 등의 대형 게임기 등의 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말, 음향 재생 장치 등을 들 수 있다.
본 발명의 일 형태의 전자 기기 또는 조명 장치는, 가옥 또는 빌딩의 내벽 또는 외벽, 또는 자동차의 내장 또는 외장의 곡면을 따라 제공할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써, 표시부에서 영상이나 정보 등의 표시를 수행할 수 있다. 또한, 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는, 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
도 33의 (A)에 텔레비전 장치의 일례를 도시하였다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7000)가 제공되어 있다. 여기서는, 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 도시하였다.
표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 이로써, 텔레비전 장치(7100)는 고해상도의 화상을 표시할 수 있다. 또한, 텔레비전 장치(7100)는 고해상도의 화상을 대화면으로 표시할 수 있다.
도 33의 (A)에 도시된 텔레비전 장치(7100)의 조작은 하우징(7101)이 가지는 조작 스위치나, 별체의 리모트 컨트롤러(7111)에 의하여 수행할 수 있다. 또는, 표시부(7000)에 터치 센서를 구비하여도 좋고, 손가락 등으로 표시부(7000)에 접촉함으로써 조작하여도 좋다. 리모트 컨트롤러(7111)는 상기 리모트 컨트롤러(7111)로부터 출력되는 정보를 표시하는 표시부를 가져도 좋다. 리모트 컨트롤러(7111)가 가지는 조작 키 또는 터치 패널에 의하여, 채널 및 음량의 조작을 수행할 수 있고, 표시부(7000)에 표시되는 영상을 조작할 수 있다.
또한, 텔레비전 장치(7100)는 수신기 및 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있다. 또한, 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 또는 수신자끼리 등)의 정보 통신을 수행할 수도 있다.
도 33의 (B)에 노트북형 퍼스널 컴퓨터(7200)를 도시하였다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 가진다. 하우징(7211)에 표시부(7000)가 제공되어 있다.
표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 이로써, 노트북형 퍼스널 컴퓨터(7200)는 고해상도의 화상을 표시할 수 있다. 또한, 노트북형 퍼스널 컴퓨터(7200)는 고해상도의 화상을 대화면으로 표시할 수 있다.
도 33의 (C), (D)에 디지털 사이니지(Digital Signage: 전자 간판)의 일례를 도시하였다.
도 33의 (C)에 도시된 디지털 사이니지(7300)는 하우징(7301), 표시부(7000), 및 스피커(7303) 등을 가진다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
또한, 도 33의 (D)는 원기둥 형상의 기둥(7401)에 장착된 디지털 사이니지(7400)이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7000)를 가진다.
도 33의 (C), (D)에서, 표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 이로써, 디지털 사이니지(7300) 및 디지털 사이니지(7400)는 고해상도의 화상을 표시할 수 있다. 또한, 디지털 사이니지(7300) 및 디지털 사이니지(7400)는 고해상도의 화상을 대화면으로 표시할 수 있다.
표시부(7000)가 넓을수록 한번에 제공할 수 있는 정보량을 증가시킬 수 있다. 또한, 표시부(7000)가 넓을수록 사람의 눈에 띄기 쉽고, 예를 들어 광고의 홍보 효과를 높일 수 있다.
표시부(7000)에 터치 패널을 적용함으로써, 표시부(7000)에 화상 또는 동영상을 표시할뿐더러, 사용자가 직관적으로 조작할 수 있어 바람직하다. 또한, 노선 정보 또는 교통 정보 등의 정보를 제공하기 위한 용도에 사용하는 경우에는, 직관적인 조작에 의하여 사용성을 높일 수 있다.
또한, 도 33의 (C), (D)에 도시된 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 가지는 스마트폰 등의 정보 단말기(7311) 또는 정보 단말기(7411)와 무선 통신에 의하여 연계 가능한 것이 바람직하다. 예를 들어, 표시부(7000)에 표시되는 광고의 정보를 정보 단말기(7311) 또는 정보 단말기(7411)의 화면에 표시시킬 수 있다. 또한, 정보 단말기(7311) 또는 정보 단말기(7411)를 조작함으로써, 표시부(7000)의 표시를 전환할 수 있다.
또한, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311) 또는 정보 단말기(7411)의 화면을 조작 수단(컨트롤러)으로 한 게임을 실행시킬 수도 있다. 이로써, 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 대각선 65인치의 화소 영역(Pixel Area)을 가지는 8K4K 액정 디스플레이 모듈의 데이터 기록 시간에 관하여, 개략적으로 계산한 결과에 대하여 설명한다.
특히, 본 실시예에서는, 트랜지스터의 반도체층에 수소화 비정질 실리콘(a-Si:H)을 사용한 대형이며 고해상도인 디스플레이를 본 발명의 일 형태를 적용함으로써 동작시킬 수 있을지 여부에 대하여 확인하였다.
또한, 8K4K 디스플레이의 해상도는 수평 해상도가 7680, 수직 해상도가 4320으로, 매우 해상도가 높다. 또한, 8K4K 디스플레이에 관한 국제 규격으로서, Recommendation ITU-R BT.2020-2가 있다. 이 규격에서 구동 방법은 프로그레시브 방식이고, 프레임 주파수는 최대 120Hz로 되어 있다.
고해상도이며 대형인 디스플레이 모듈에 전계 효과 이동도가 낮은 트랜지스터를 사용하는 경우, 프레임 기간 중에 화상의 재기록 동작을 끝낼 수 없어, 구동시킬 수 없는 경우가 있다. 이때, 화소 영역을 복수(예를 들어 4개)로 분단하고, 각각에 주사선 구동 회로(게이트 드라이버라고도 함) 및 신호선 구동 회로(소스 드라이버라고도 함)를 배치하는 구성을 적용할 수 있다. 이와 같은 구성은 복수의 화소 영역에서 동시에 화상을 재기록함으로써, 전계 효과 이동도가 낮은 트랜지스터를 적용한 경우에도, 프레임 기간 중의 화상의 재기록을 실현하는 것이다.
그러나, 화소 영역을 분할하는 구성에서는, 소스 드라이버나 게이트 드라이버 등의 IC 및 이에 동반하는 부재의 증대에 따른 비용의 증대, 배선 수의 증대에 따른 개구율의 저하, IC를 실장하는 것으로 인한 베젤 면적의 증대, 분할된 화소 영역 간을 동기시키는 회로가 별도로 필요한 것, 분할된 화소 영역의 경계부가 시인되는 것으로 인한 시인성의 저하 등이 우려된다. 또한, 입력되는 화상 데이터를 분할하기 위한 화상 처리 등이 필요하게 되어, 고속이며 대규모의 화상 처리 회로가 필요하게 되는 것이 우려된다.
그러므로, 본 실시예에서는 게이트선 1개마다 선택 신호를 공급하고, 화소가 1개씩 선택되는 구성에 더하여, 2개 또는 4개의 게이트선에 동시에 선택 신호를 공급하고, 열 방향으로 인접한 2개 또는 4개의 화소가 동시에 선택되는 구성을 검토하였다. 동시에 선택되는 2개 또는 4개의 화소는 각각 상이한 소스선과 접속된다. 즉 열마다 2개 또는 4개의 소스선이 배열된다. 본 실시예에서는, 이들의 구성에서의 화소 레이아웃을 사용하여, 데이터 기록 시간의 개략적인 계산을 수행하였다.
또한, 본 실시예에서는 트랜지스터의 반도체층에 수소화 비정질 실리콘을 사용하는 경우와 금속 산화물을 사용하는 경우에 대하여 검토하였다.
수소화 비정질 실리콘을 반도체층에 사용하는 경우에 대해서는, 미결정 실리콘을 사용하여 제작한 트랜지스터의 실측값으로부터, 설계 파라미터인 전계 효과 이동도를 변화시킨 의사 파라미터를 사용하여 데이터 기록 시간을 추산하였다.
금속 산화물을 사용한 반도체층에 대해서는, 이하의 2종류의 구성을 검토하였다. 금속 산화물로서는, In-Ga-Zn 산화물을 사용하였다. 첫 번째 종류는 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방인 금속 산화물을 단층으로 반도체층에 사용하는 경우이다. 두 번째 종류는 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방인 금속 산화물을 적층으로 반도체층에 사용하는 경우이다. 구체적으로는, 제 1 금속 산화물층에 CAC-OS(Cloud-Aligned Composite oxide semiconductor)막을 사용하고, 제 2 금속 산화물층에 CAAC-OS(c-axis-aligned crystalline oxide semiconductor)막을 사용하는 경우를 상정하였다.
본 실시예에서 사용한 각 층의 파라미터를 표 1에 나타내었다. 이들은 금속 산화물을 반도체층에 사용한 트랜지스터를 상정한 파라미터이지만, 본 실시예에서는 수소화 비정질 실리콘을 반도체층에 사용하는 경우에도 같은 파라미터를 사용하였다.
[표 1]
Figure pct00001
<화소가 1개씩 선택되는 경우>
도 34의 (A)는 본 실시예에서 사용한 디스플레이 모듈의 구성을 도시한 블록도이다. 상기 구성에서는 게이트선 1개마다 선택 신호가 공급되고, 화소가 1개씩 선택된다. 게이트 드라이버 및 소스 드라이버는 모두 외장형이다. 게이트선에는 2개의 게이트 드라이버 IC(Gate Driver IC(External))로부터 같은 신호가 공급된다. 소스선에는 1개의 소스 드라이버 IC(Source Driver IC(External))로부터 신호가 공급된다. 화소 영역은 분할되지 않았다. 화소 영역의 크기는 대각선 65인치이고, 유효 화소 수는 7680×RGB(H)×4320(V)이다.
도 34의 (B)에 화소 PIX(i, j)의 회로도를 도시하였다. 화소 PIX(i, j)는 트랜지스터 M1, 용량 소자 C1, 및 액정 소자 LC를 가진다. 트랜지스터 M1의 게이트는 게이트선 GL(i)과 접속되어 있다. 트랜지스터 M1의 소스 및 드레인 중 한쪽은 소스선 SL(j)과 접속되고, 다른 쪽은 용량 소자 C1의 한쪽의 전극 및 액정 소자 LC의 한쪽의 전극과 접속되어 있다. 용량 소자 C1의 다른 쪽의 전극은 배선 CSCOM과 접속되어 있다. 액정 소자 LC의 다른 쪽의 전극은 배선 TCOM과 접속되어 있다.
도 35의 (A), (B)에 화소가 1개씩 선택되는 경우의 디스플레이 모듈의 화소 레이아웃을 도시하였다. 도 35의 (A)는 게이트선 GL(i)으로부터 화소 전극까지의 적층 구조를 화소 전극 측으로부터 본 상면도이다. 도 35의 (B)는 도 35의 (A)로부터 화소 전극(Pixel electrode)을 제외한 상면도이다.
화소 크기는 62.5μm×187.5μm이다. 트랜지스터 M1은 보텀 게이트 톱 콘택트 구조의 채널 에치형 트랜지스터이다. 트랜지스터 M1의 채널 길이 L은 4μm, 채널 폭 W는 8μm, 게이트와 중첩되는 LDD 영역(이하, 오버랩 LDD 영역Lov)은 2μm이다. 게이트선 GL(i)의 폭은 10μm, 배선 CSCOM의 폭은 3.5μm이다. 소스선 SL(j)의 폭은 10μm이지만, 다른 배선(게이트선 GL(i)이나 배선 CSCOM)과의 교차부에서는 4μm이다. 개구율은 45.6%이다.
우선, 도 36을 사용하여 금속 산화물을 반도체층에 사용하는 경우의 데이터 기록 시간의 개략적인 계산에 대하여 설명한다.
도 35의 (A)의 화소 레이아웃으로부터 기생 저항과 기생 용량을 추출하고, 트랜지스터의 전계 효과 이동도의 파라미터만을 변화시킴으로써, 화소의 게이트선의 충전 시간과 소스선 및 화소의 충전 시간을 개략적으로 계산하였다. 본 실시예에서, 데이터 기록 시간이란 게이트선의 충전 시간, 그리고 소스선 및 화소의 충전 시간의 합계에 상당한다. 또한, 본 실시예에서, 게이트선의 충전 시간은 게이트선의 전위가 입력 전압의 최댓값의 75%에 도달하는 데 걸리는 시간이고, 소스선 및 화소의 충전 시간은 소스선의 전위가 입력 전압의 최댓값의 99%에 도달하는 데 걸리는 시간이다.
또한, 여기서는 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방인 금속 산화물을 적층으로 반도체층에 사용한 경우의 전계 효과 이동도를 1로 하여 정규화한 값(정규화 이동도)을 사용하였다. 트랜지스터의 크기는 변경하지 않았다. 화소 영역 전체의 부하에 대해서는 아래와 같다. 게이트선의 기생 저항 Rgl은 3.60kΩ, 게이트선의 기생 용량 Cgl은 255pF, 소스선의 기생 저항 Rsl은 5.80kΩ, 소스선의 기생 용량 Csl은 147pF, 화소의 기생 용량 Cpix는 216.6fF이다. 또한, 본 실시예에서, 화소의 기생 용량 Cpix는 용량 소자의 유지 용량, 액정 소자의 용량, 및 노드 A의 기생 용량을 포함한다. 또한, 본 실시예에서 노드 A란, 각 화소에서의 트랜지스터의 소스 또는 드레인, 용량 소자의 한쪽의 전극, 및 액정 소자의 한쪽의 전극이 접속되는 노드이다.
도 36에서, 정규화 이동도 1의 결과는 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방인 금속 산화물을 적층으로 반도체층에 사용한 경우에 상당한다(도 36에서는 'CAC＼CAAC'로 기재함). 이때, 데이터 기록 시간은 3.55μs이고, 60Hz 구동 시의 1수평 기간 3.85μs보다 짧고, 60Hz 구동에서 동작할 수 있는 것으로 추산되었다. 또한, 상기 데이터 기록 시간은 120Hz 구동 시의 1수평 기간 1.93μs보다 길고, 120Hz 구동에서의 동작이 어려운 것으로 추산되었다.
도 36에서, 정규화 이동도가 0.5의 결과는 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방인 금속 산화물을 단층으로 반도체층에 사용한 경우에 상당한다(도 36에서는 'IGZO(111)'로 기재함). 이때, 데이터 기록 시간은 4.17μs이고, 60Hz 구동 시의 1수평 기간 3.85μs보다 길고, 120Hz 구동뿐만 아니라 60Hz 구동에서의 동작도 어려운 것으로 추산되었다.
다음으로, 도 37을 사용하여 수소화 비정질 실리콘을 반도체층에 사용하는 경우의 데이터 기록 시간의 개략적인 계산에 대하여 설명한다.
도 35의 (A)의 화소 레이아웃으로부터 기생 저항과 기생 용량을 추출하고, 미결정 실리콘을 사용하여 제작한 트랜지스터의 실측값으로부터, 설계 파라미터인 전계 효과 이동도를 변화시킴으로써, 화소의 게이트선의 충전 시간과 소스선 및 화소의 충전 시간을 개략적으로 계산하였다. 트랜지스터의 크기 및 유지 용량의 크기는 변경하지 않았다. 실제로 수소화 비정질 실리콘을 반도체층에 사용하는 경우에는, 더 큰 트랜지스터 크기 및 유지 용량이 필요하게 되기 때문에, 데이터 기록 시간은 본 실시예의 결과보다 길게 할 필요가 있다. 화소 영역 전체의 부하에 대해서는 아래와 같다. 게이트선의 기생 저항 Rgl은 3.60kΩ, 게이트선의 기생 용량 Cgl은 255pF, 소스선의 기생 저항 Rsl은 5.80kΩ, 소스선의 기생 용량 Csl은 147pF, 화소의 기생 용량 Cpix는 216.6fF이다.
도 37에서, 전계 효과 이동도가 0.6, 0.7, 0.8[cm2/Vs]의 결과는 수소화 비정질 실리콘을 반도체층에 사용한 경우에 상당한다. 이때, 데이터 기록 시간은 각각 19.66μs, 16.19μs, 13.81μs이고, 120Hz 구동 시의 1수평 기간 1.93μs, 60Hz 구동 시의 1수평 기간 3.85μs보다 길고, 120Hz 구동뿐만 아니라 60Hz 구동에서의 동작도 어려운 것으로 추산되었다.
<화소가 2개 동시에 선택되는 경우>
도 38의 (A)는 본 실시예에서 사용한 디스플레이 모듈의 구성을 도시한 블록도이다. 상기 구성에서는 2개의 게이트선에 동시에 선택 신호가 공급되고, 열 방향으로 인접한 화소가 2개 동시에 선택된다. 게이트 드라이버 및 소스 드라이버는 모두 외장형이다. 게이트선에는 2개의 게이트 드라이버 IC로부터 같은 신호가 공급된다. 게이트선 GL0(i)은 게이트선 GL(i) 및 게이트선 GL(i+1)과 전기적으로 접속되어 있고, i 번째 행과 (i+1) 번째 행의 2행의 화소는 동시에 구동된다. 소스선에는 1개의 소스 드라이버 IC로부터 신호가 공급된다. 화소 영역은 분할되지 않았다. 화소 영역의 크기는 대각선 65인치이고, 유효 화소 수는 7680ХRGB(H)Х4320(V)이다.
도 38의 (B)에 화소 PIX(i, j) 및 화소 PIX(i+1, j)의 회로도를 도시하였다.
우선, 화소 PIX(i, j)의 구성에 대하여 설명한다. 화소 PIX(i, j)는 트랜지스터 M1, 용량 소자 C1, 및 액정 소자 LC를 가진다. 트랜지스터 M1의 게이트는 게이트선 GL(i)과 접속되어 있다. 트랜지스터 M1의 소스 및 드레인 중 한쪽은 소스선 SL1(j)과 접속되고, 다른 쪽은 용량 소자 C1의 한쪽의 전극 및 액정 소자 LC의 한쪽의 전극과 접속되어 있다. 용량 소자 C1의 다른 쪽의 전극은 배선 CSCOM과 접속되어 있다. 액정 소자 LC의 다른 쪽의 전극은 배선 TCOM과 접속되어 있다.
다음으로, 화소 PIX(i+1, j)의 구성에 대하여 설명한다. 화소 PIX(i+1, j)는 트랜지스터 M2, 용량 소자 C2, 및 액정 소자 LC를 가진다. 트랜지스터 M2의 게이트는 게이트선 GL(i+1)과 접속되어 있다. 트랜지스터 M2의 소스 및 드레인 중 한쪽은 소스선 SL2(j)와 접속되고, 다른 쪽은 용량 소자 C2의 한쪽의 전극 및 액정 소자 LC의 한쪽의 전극과 접속되어 있다. 용량 소자 C2의 다른 쪽의 전극은 배선 CSCOM과 접속되어 있다. 액정 소자 LC의 다른 쪽의 전극은 배선 TCOM과 접속되어 있다.
도 39의 (A), (B)에 화소가 2개 동시에 선택되는 경우의 디스플레이 모듈의 화소 레이아웃을 도시하였다. 도 39의 (A)는 게이트선 GL(i)로부터 화소 전극까지의 적층 구조를 화소 전극 측으로부터 본 상면도이다. 도 39의 (B)는 도 39의 (A)로부터 화소 전극을 제외한 상면도이다.
화소 크기는 62.5μmХ187.5μm이다. 트랜지스터 M1은 보텀 게이트 톱 콘택트 구조의 채널 에치형 트랜지스터이다. 트랜지스터 M1의 채널 길이 L은 4μm, 채널 폭 W는 8μm, 오버랩 LDD 영역 Lov는 2μm이다. 게이트선 GL(i)의 폭은 10μm, 배선 CSCOM의 폭은 3.5μm이다. 소스선 SL1(j) 및 소스선 SL2(j)의 폭은 모두 10μm이지만, 게이트선과의 교차부에서는 모두 4μm이다. 개구율은 37.3%이다.
우선, 도 40을 사용하여 금속 산화물을 반도체층에 사용하는 경우의 데이터 기록 시간의 개략적인 계산에 대하여 설명한다.
도 39의 (A)의 화소 레이아웃으로부터의 기생 저항과 기생 용량을 추출하고, 트랜지스터의 전계 효과 이동도의 파라미터만을 변화시킴으로써, 화소의 게이트선의 충전 시간과 소스선 및 화소의 충전 시간을 개략적으로 계산하였다. 여기서는, In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방인 금속 산화물을 적층으로 반도체층에 사용한 경우의 전계 효과 이동도를 1로 하여 정규화한 값(정규화 이동도)을 사용하였다. 트랜지스터의 크기는 변경하지 않았다. 화소 영역 전체의 부하에 대해서는 아래와 같다. 게이트선의 기생 저항 Rgl은 3.60kΩ, 게이트선의 기생 용량 Cgl은 364pF, 소스선의 기생 저항 Rsl은 4.83kΩ, 소스선의 기생 용량 Csl은 182pF, 화소의 기생 용량 Cpix는 191fF이다.
도 40에서, 정규화 이동도가 1의 결과는 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방인 금속 산화물을 적층으로 반도체층에 사용한 경우에 상당한다(도 40에서는 'CAC＼CAAC'로 기재함). 이때, 데이터 기록 시간은 3.49μs이고, 120Hz 구동 시의 1수평 기간 3.83μs보다 짧고, 120Hz 구동에서 동작 가능한 것으로 추산되었다.
도 40에서 정규화 이동도가 0.5의 결과는 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방인 금속 산화물을 단층으로 반도체층에 사용한 경우에 상당한다(도 40에서는 'IGZO(111)'로 기재함). 이때, 데이터 기록 시간은 4.02μs이고, 60Hz 구동 시의 1수평 기간 7.66μs보다 짧고, 60Hz 구동에서 동작 가능한 것으로 추산되었다. 또한, 상기 데이터 기록 시간은 120Hz 구동 시의 1수평 기간 3.83μs보다 길고, 120Hz 구동에서의 동작이 어려운 것으로 추산되었다.
도 40에서는, 2개의 게이트선에 같은 선택 신호가 공급되기 때문에, 1수평 기간의 길이를 도 36에 비하여 2배로 할 수 있다. 그러므로, 전계 효과 이동도가 낮은 트랜지스터를 사용하여, 고해상도의 표시 장치를 동작시키는 것이 용이하게 된다.
도 36 및 도 40의 결과로부터, CAC＼CAAC를 반도체층에 사용하는 경우, 화소 1개마다 기록하는 구성으로는 어려웠던 120Hz 구동에서의 동작이 2개의 화소에 동시에 기록하는 구성으로 함으로써 실현할 수 있는 것으로 나타났다.
또한, 도 36 및 도 40의 결과로부터, IGZO(111)를 반도체층에 사용하는 경우, 화소 1개마다 기록하는 구성으로는 어려웠던 60Hz 구동에서의 동작이 2개의 화소에 동시에 기록하는 구성으로 함으로써 실현할 수 있는 것으로 나타났다.
다음으로, 도 41을 사용하여, 수소화 비정질 실리콘을 반도체층에 사용하는 경우의 데이터 기록 시간의 개략적인 계산에 대하여 설명한다.
도 39의 (A)의 화소 레이아웃으로부터 기생 저항과 기생 용량을 추출하고, 미결정 실리콘을 사용하여 제작한 트랜지스터의 실측값으로부터 설계 파라미터인 전계 효과 이동도를 변화시킴으로써, 화소의 게이트선의 충전 시간과 소스선 및 화소의 충전 시간을 개략적으로 계산하였다. 트랜지스터의 크기 및 유지 용량의 크기는 변경하지 않았다. 화소 영역 전체의 부하에 대해서는 아래와 같다. 게이트선의 기생 저항 Rgl은 3.60kΩ, 게이트선의 기생 용량 Cgl은 364pF, 소스선의 기생 저항 Rsl은 4.83kΩ, 소스선의 기생 용량 Csl은 182pF, 화소의 기생 용량 Cpix는 191fF이다.
도 41에서, 전계 효과 이동도가 0.6, 0.7, 0.8[cm2/Vs]의 결과는 수소화 비정질 실리콘을 반도체층에 사용한 경우에 상당한다. 이때, 데이터 기록 시간은 각각 17.98μs, 14.89μs, 12.78μs이고, 120Hz 구동 시의 1수평 기간 3.83μs, 60Hz 구동 시의 1수평 기간 7.66μs보다 길고, 120Hz 구동뿐만 아니라 60Hz 구동에서의 동작도 어려운 것으로 추산되었다.
도 41의 결과로부터, 수소화 비정질 실리콘을 반도체층에 사용하는 경우에는, 금속 산화물을 반도체층에 사용하는 경우(도 40의 결과 참조)와 달리, 2개의 화소를 동시에 기록하는 구성으로 하여도, 60Hz 구동에서의 동작이 어려운 것으로 추산되었다.
<화소가 4개 동시에 선택되는 경우>
본 실시예에서 사용한 디스플레이 모듈의 구성을 도시한 블록도는, 소스 드라이버(13)가 1개만 제공되는 구성으로 한 것 외에는 도 1과 같다. 화소 영역의 크기는 대각선 65인치이고, 유효 화소 수는 7680ХRGB(H)Х4320(V)이다. 또한, 화소 영역에 제공된 화소의 회로도는 도 7과 같고, 화소 레이아웃은 도 8의 (A), (B)와 같다.
화소 크기는 62.5μmХ187.5μm이다. 화소에 제공된 트랜지스터는 각각, 보텀 게이트 톱 콘택트 구조의 채널 에치형 트랜지스터이고, 크기는 같다. 구체적으로는, 화소에 제공된 각 트랜지스터의 채널 길이 L은 모두 4μm, 채널 폭 W는 8μm, 오버랩 LDD 영역 Lov는 3μm이다. 각 게이트선의 폭은 10μm, 각 배선 CS의 폭은 5μm이다. 각 소스선의 폭은 4μm이다. 개구율은 29%이다.
우선, 도 42를 사용하여 금속 산화물을 반도체층에 사용하는 경우의 데이터 기록 시간의 개략적인 계산에 대하여 설명한다.
도 8의 화소 레이아웃으로부터 기생 저항과 기생 용량을 추출하고, 이동도의 파라미터만을 변화시킴으로써, 화소의 게이트선의 충전 시간과 소스선 및 화소의 충전 시간을 개략적으로 계산하였다. 여기서는, In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방인 금속 산화물을 적층으로 반도체층에 사용한 경우의 전계 효과 이동도를 1로 하여 정규화한 값(정규화 이동도)을 사용하였다. 트랜지스터의 크기는 변경하지 않았다. 화소 영역 전체의 부하에 대해서는 아래와 같다. 게이트선의 기생 저항 Rgl은 3.53kΩ, 게이트선의 기생 용량 Cgl은 518pF, 소스선의 기생 저항 Rsl은 10.28kΩ, 소스선의 기생 용량 Csl은 170pF, 화소의 기생 용량 Cpix는 99.7fF이다.
도 42에서, 정규화 이동도가 1의 결과는 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방인 금속 산화물을 적층으로 반도체층에 사용한 경우에 상당한다(도 42에서는 'CAC＼CAAC'로 기재함). 이때, 데이터 기록 시간은 5.05μs이고, 120Hz 구동 시의 1수평 기간 7.61μs보다 짧고, 120Hz 구동에서 동작 가능한 것으로 추산되었다.
도 42에서, 정규화 이동도가 0.5의 결과는, In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방인 금속 산화물을 단층으로 반도체층에 사용한 경우에 상당한다(도 42에서는 'IGZO(111)'로 기재함). 이때, 데이터 기록 시간은 5.22μs이고, 120Hz 구동 시의 1수평 기간 7.61μs보다 짧고, 120Hz 구동에서 동작 가능한 것으로 추산되었다.
도 42에서는 4개의 게이트선에 같은 선택 신호가 공급되기 때문에, 1수평 기간의 길이를 도 36에 비하여 4배로 할 수 있다. 그러므로, 전계 효과 이동도가 낮은 트랜지스터를 사용하여, 고해상도의 표시 장치를 동작시키는 것이 용이하게 된다.
도 42의 결과로부터, 4개의 화소를 동시에 기록하는 구성으로 함으로써, CAC＼CAAC보다 이동도가 작은 IGZO(111)를 반도체층에 사용하는 경우에도, 120Hz 구동에서의 동작을 실현할 수 있는 것으로 나타났다.
다음으로, 도 43을 사용하여 수소화 비정질 실리콘을 반도체층에 사용하는 경우의 데이터 기록 시간의 개략적인 계산에 대하여 설명한다.
도 8의 화소 레이아웃으로부터 기생 저항과 기생 용량을 추출하고, 미결정 실리콘을 사용하여 제작한 트랜지스터의 실측값으로부터 설계 파라미터인 전계 효과 이동도를 변화시킴으로써, 화소의 게이트선의 충전 시간과 소스선 및 화소의 충전 시간을 개략적으로 계산하였다. 트랜지스터의 크기 및 유지 용량의 크기는 변경하지 않았다. 화소 영역 전체의 부하에 대해서는 아래와 같다. 게이트선의 기생 저항 Rgl은 3.53kΩ, 게이트선의 기생 용량 Cgl은 518pF, 소스선의 기생 저항 Rsl은 10.28kΩ, 소스선의 기생 용량 Csl은 170pF, 화소의 기생 용량 Cpix는 99.7fF이다.
도 43에서, 전계 효과 이동도가 0.6, 0.7, 0.8[cm2/Vs]의 결과는, 수소화 비정질 실리콘을 반도체층에 사용한 경우에 상당한다. 이때, 데이터 기록 시간은 각각 11.66μs, 10.06μs, 9.01μs이고, 60Hz 구동 시의 1수평 기간 15.3μs보다 짧고, 60Hz 구동에서 동작 가능한 것으로 추산되었다. 또한, 상기 데이터 기록 시간은 120Hz 구동 시의 1수평 기간 7.61μs보다 길고, 120Hz 구동에서의 동작이 어려운 것으로 추산되었다.
도 37, 도 41, 및 도 43의 결과로부터, 수소화 비정질 실리콘을 반도체층에 사용하는 경우, 4개의 화소를 동시에 기록하는 구성을 적용함으로써, 60Hz 구동에서의 동작을 실현할 수 있는 것으로 나타났다.
이상과 같이, 본 발명의 일 형태를 적용함으로써, 트랜지스터의 반도체층에 수소화 비정질 실리콘을 사용하는 경우에도, 대각선 65인치이며 해상도가 8K4K 등의, 대형이고 고해상도인 디스플레이를 동작시킬 수 있는 것으로 추산되었다.
10: 표시 장치
11: 화소
12a: 게이트 드라이버
12b: 게이트 드라이버
13: 소스 드라이버
13a: 소스 드라이버
13b: 소스 드라이버
14: 기판
15: 기판
16: 기준 전압 생성 회로
16a: 기준 전압 생성 회로
16b: 기준 전압 생성 회로
17: 표시부
18a: 보호 회로
18b: 보호 회로
19a: 보호 회로
19b: 보호 회로
20: 액정 소자
21: 도전층
22: 액정
23: 도전층
24a: 배향막
24b: 배향막
26: 절연층
30: 트랜지스터
31: 도전층
31a: 도전층
32: 반도체층
32p: 반도체층
33: 도전층
33a: 도전층
33b: 도전층
33c: 도전층
34: 절연층
35: 불순물 반도체층
37: 반도체층
38: 개구부
39a: 편광판
39b: 편광판
41: 착색층
42: 차광층
50: 광
51: 도전층
52: 도전층
53: 도전층
54: 도전층
55: 도전층
60: 용량 소자
71: 개구부
72: 개구부
73: 개구부
74: 개구부
81: 절연층
82: 절연층
84: 절연층
90: 백라이트 유닛
121a: TAB 테이프
121b: TAB 테이프
131a: 프린트 기판
131b: 프린트 기판
132a: TAB 테이프
132b: TAB 테이프
200a: 트랜지스터
200b: 트랜지스터
200c: 트랜지스터
200d: 트랜지스터
200e: 트랜지스터
200f: 트랜지스터
211: 절연층
212: 절연층
212a: 절연층
212b: 절연층
212c: 절연층
212d: 절연층
215: 절연층
216: 절연층
216a: 절연층
221: 도전층
222a: 도전층
222a_1: 도전층
222a_2: 도전층
222a_3: 도전층
222b: 도전층
222b_1: 도전층
222b_2: 도전층
222b_3: 도전층
223: 도전층
224: 절연층
231: 반도체층
231_1: 반도체층
231_2: 반도체층
231d: 드레인 영역
231i: 채널 형성 영역
231s: 소스 영역
235: 개구부
236a: 개구부
236b: 개구부
237: 개구부
238a: 개구부
238b: 개구부
812: 이동 기구
813: 이동 기구
815: 스테이지
816: 볼 나사 기구
820: 레이저 발진기
821: 광학계 유닛
822: 미러
823: 마이크로 렌즈 어레이
824: 마스크
825: 레이저 광
826: 레이저 광
827: 레이저 빔
830: 기판
840: 비정질 실리콘층
841: 다결정 실리콘층
7000: 표시부
7100: 텔레비전 장치
7101: 하우징
7103: 스탠드
7111: 리모트 컨트롤러
7200: 노트북형 퍼스널 컴퓨터
7211: 하우징
7212: 키보드
7213: 포인팅 디바이스
7214: 외부 접속 포트
7300: 디지털 사이니지
7301: 하우징
7303: 스피커
7311: 정보 단말기
7400: 디지털 사이니지
7401: 기둥
7411: 정보 단말기

Claims (10)

  1. 제 1 배선, 제 2 배선, 및 제 3 배선과, 제 1 트랜지스터와, 제 1 도전층, 제 2 도전층, 및 제 3 도전층과, 제 1 화소 전극을 가지는 표시 장치로서,
    상기 제 1 배선은 제 1 방향으로 연장되고, 또한 상기 제 2 배선 및 상기 제 3 배선과 교차되고,
    상기 제 2 배선 및 상기 제 3 배선은 각각 상기 제 1 방향과 교차되는 제 2 방향으로 연장되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 도전층, 상기 제 2 도전층, 및 상기 제 3 도전층을 개재하여 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 2 도전층은 상기 제 3 배선과 중첩되는 영역을 가지고,
    상기 제 1 도전층, 상기 제 3 도전층, 및 상기 제 1 화소 전극은 동일한 재료를 포함하고,
    상기 제 1 배선 및 상기 제 2 도전층은 동일한 재료를 포함하고,
    상기 제 1 배선에는 선택 신호가 공급되고,
    상기 제 2 배선 및 상기 제 3 배선은 각각 상이한 신호가 공급되는 것을 특징으로 하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 2 배선 및 상기 제 3 배선은 제 1 소스 드라이버 및 제 2 소스 드라이버와 전기적으로 접속되는 것을 특징으로 하는, 표시 장치.
  3. 제 1 항에 있어서,
    제 4 배선, 제 5 배선, 및 제 6 배선과, 제 2 트랜지스터와, 제 4 도전층, 제 5 도전층, 및 제 6 도전층과, 제 2 화소 전극을 가지고,
    상기 제 4 배선은 상기 제 1 방향으로 연장되고, 또한 상기 제 2 배선, 상기 제 3 배선, 상기 제 5 배선, 및 상기 제 6 배선과 교차되고,
    상기 제 5 배선 및 상기 제 6 배선은 각각 상기 제 1 방향과 교차되는 상기 제 2 방향으로 연장되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 4 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 도전층, 상기 제 5 도전층, 및 상기 제 6 도전층을 개재하여 상기 제 5 배선과 전기적으로 접속되고,
    상기 제 5 도전층은 상기 제 6 배선과 중첩되는 영역을 가지고,
    상기 제 4 도전층, 상기 제 6 도전층, 및 상기 제 2 화소 전극은 동일한 재료를 포함하고,
    상기 제 4 배선 및 상기 제 5 도전층은 동일한 재료를 포함하고,
    상기 제 4 배선에는 상기 제 1 배선과 동일한 선택 신호가 공급되고,
    상기 제 2 배선, 상기 제 3 배선, 상기 제 5 배선, 및 상기 제 6 배선에는 각각 상이한 신호가 공급되는 것을 특징으로 하는, 표시 장치.
  4. 제 3 항에 있어서,
    상기 제 5 배선 및 상기 제 6 배선은 제 1 소스 드라이버 및 제 2 소스 드라이버와 전기적으로 접속되는 것을 특징으로 하는, 표시 장치.
  5. 제 3 항에 있어서,
    상기 제 1 트랜지스터는 제 1 반도체층을 가지고,
    상기 제 2 트랜지스터는 제 2 반도체층을 가지고,
    상기 제 1 반도체층과 상기 제 2 반도체층은 각각 상기 제 3 배선과 상기 제 6 배선 사이에 위치하는 부분을 가지는 것을 특징으로 하는, 표시 장치.
  6. 제 5 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 각각 비정질 실리콘을 포함하는 것을 특징으로 하는, 표시 장치.
  7. 제 5 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 각각 미결정 실리콘 또는 다결정 실리콘을 포함하는 것을 특징으로 하는, 표시 장치.
  8. 제 5 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 각각 금속 산화물을 포함하는 것을 특징으로 하는, 표시 장치.
  9. 제 8 항에 있어서,
    상기 금속 산화물은 인듐, 아연, 및 M(M은 알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄)을 포함하는 것을 특징으로 하는, 표시 장치.
  10. 표시 장치의 제작 방법으로서,
    상기 제작 방법은,
    게이트선 및 제 1 도전층을 형성하는 공정과,
    제 1 절연층을 형성하는 공정과,
    반도체층을 형성하는 공정과,
    제 1 소스선 및 제 2 소스선과, 상기 반도체층과 접하는 영역을 가지는 제 2 도전층 및 제 3 도전층을 형성하는 공정과,
    제 2 절연층을 형성하는 공정과,
    상기 제 2 절연층에, 상기 제 2 도전층에 도달하는 제 1 개구부, 상기 제 3 도전층에 도달하는 제 2 개구부, 및 상기 제 2 소스선에 도달하는 제 3 개구부를 형성하고, 상기 제 1 절연층 및 상기 제 2 절연층에, 상기 제 1 도전층에 도달하는 제 4 개구부 및 제 5 개구부를, 상기 제 1 소스선을 끼우도록 형성하는 공정과,
    상기 제 1 개구부를 통하여 상기 제 2 도전층과 전기적으로 접속되도록 화소 전극을 형성하고, 상기 제 2 개구부를 통하여 상기 제 3 도전층과 전기적으로 접속되고 상기 제 4 개구부를 통하여 상기 제 1 도전층과 전기적으로 접속되도록 제 4 도전층을 형성하고, 상기 제 3 개구부를 통하여 상기 제 2 소스선과 전기적으로 접속되고 상기 제 5 개구부를 통하여 상기 제 1 도전층과 전기적으로 접속되도록 제 5 도전층을 형성하는 공정을 가지는 것을 특징으로 하는, 표시 장치의 제작 방법.
KR1020197019607A 2017-01-16 2018-01-05 표시 장치 및 그 제작 방법 KR102505685B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020237006746A KR102587185B1 (ko) 2017-01-16 2018-01-05 표시 장치 및 그 제작 방법

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2017004905 2017-01-16
JPJP-P-2017-004905 2017-01-16
JP2017012927 2017-01-27
JPJP-P-2017-012927 2017-01-27
PCT/IB2018/050073 WO2018130920A1 (ja) 2017-01-16 2018-01-05 表示装置およびその作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020237006746A Division KR102587185B1 (ko) 2017-01-16 2018-01-05 표시 장치 및 그 제작 방법

Publications (2)

Publication Number Publication Date
KR20190100230A true KR20190100230A (ko) 2019-08-28
KR102505685B1 KR102505685B1 (ko) 2023-03-02

Family

ID=62839739

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020237033896A KR20230145527A (ko) 2017-01-16 2018-01-05 표시 장치 및 그 제작 방법
KR1020237006746A KR102587185B1 (ko) 2017-01-16 2018-01-05 표시 장치 및 그 제작 방법
KR1020197019607A KR102505685B1 (ko) 2017-01-16 2018-01-05 표시 장치 및 그 제작 방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020237033896A KR20230145527A (ko) 2017-01-16 2018-01-05 표시 장치 및 그 제작 방법
KR1020237006746A KR102587185B1 (ko) 2017-01-16 2018-01-05 표시 장치 및 그 제작 방법

Country Status (5)

Country Link
US (3) US11018161B2 (ko)
JP (4) JP6995782B2 (ko)
KR (3) KR20230145527A (ko)
CN (3) CN110114718B (ko)
WO (1) WO2018130920A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114594636A (zh) 2017-02-17 2022-06-07 株式会社半导体能源研究所 显示装置
CN110113450A (zh) * 2019-04-02 2019-08-09 华为技术有限公司 一种移动终端
CN112698522A (zh) * 2019-10-23 2021-04-23 京东方科技集团股份有限公司 显示面板及显示装置
JP2021128271A (ja) * 2020-02-14 2021-09-02 株式会社ジャパンディスプレイ 表示装置及び表示装置用アレイ基板
WO2021203423A1 (zh) * 2020-04-10 2021-10-14 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
JP2023167716A (ja) * 2022-05-12 2023-11-24 株式会社ジャパンディスプレイ 表示装置
JP2024010367A (ja) * 2022-07-12 2024-01-24 株式会社ジャパンディスプレイ 表示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009175564A (ja) * 2008-01-28 2009-08-06 Sony Corp 表示装置
WO2010103726A1 (ja) * 2009-03-13 2010-09-16 シャープ株式会社 アレイ基板、液晶パネル、液晶表示装置、テレビジョン受像機
JP2012014168A (ja) * 2010-06-04 2012-01-19 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
US20120274869A1 (en) * 2010-11-26 2012-11-01 Shenzhen China Star Optoelectronics Technology Co Ltd Lcd panel and method for forming the same

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3513371B2 (ja) 1996-10-18 2004-03-31 キヤノン株式会社 マトリクス基板と液晶装置とこれらを用いた表示装置
JP4485078B2 (ja) 2000-01-26 2010-06-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3946547B2 (ja) 2001-06-05 2007-07-18 シャープ株式会社 アクティブマトリクス基板および表示装置ならびに検出装置
TWI294612B (en) 2005-05-25 2008-03-11 Novatek Microelectronics Corp Apparatus for gate switch of amorphous lcd
KR101187207B1 (ko) 2005-08-04 2012-10-02 삼성디스플레이 주식회사 디스플레이장치
KR101189277B1 (ko) 2005-12-06 2012-10-09 삼성디스플레이 주식회사 액정 표시 장치
US8212953B2 (en) * 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20070084825A (ko) 2006-02-22 2007-08-27 삼성전자주식회사 액정 표시 장치
JP5376774B2 (ja) * 2006-07-21 2013-12-25 三星ディスプレイ株式會社 液晶表示装置
US7852446B2 (en) 2006-09-18 2010-12-14 Samsung Electronics Co., Ltd. Liquid crystal display and method of driving the same
JP4989309B2 (ja) 2007-05-18 2012-08-01 株式会社半導体エネルギー研究所 液晶表示装置
KR101410339B1 (ko) 2007-12-03 2014-06-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
KR20090095988A (ko) * 2008-03-07 2009-09-10 삼성전자주식회사 표시 기판 및 이의 제조 방법
WO2011004723A1 (en) * 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same
KR101634744B1 (ko) 2009-12-30 2016-07-11 삼성디스플레이 주식회사 표시 장치
TWI464506B (zh) 2010-04-01 2014-12-11 Au Optronics Corp 顯示器及其顯示面板
US20130070002A1 (en) 2010-06-28 2013-03-21 Yuhko Hisada Display panel and display device
EP2579094A4 (en) 2010-07-09 2015-05-13 Sharp Kk LIQUID CRYSTAL DISPLAY DEVICE
TWI432860B (zh) 2010-08-31 2014-04-01 Au Optronics Corp 畫素結構
JP5935238B2 (ja) 2011-04-20 2016-06-15 Ｎｌｔテクノロジー株式会社 画像表示装置並びにこれを備える端末装置
US9401247B2 (en) 2011-09-21 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Negative electrode for power storage device and power storage device
US9019439B2 (en) 2011-10-14 2015-04-28 Japan Display Inc. Liquid crystal display device
CN103163697B (zh) * 2011-12-08 2015-12-09 上海天马微电子有限公司 像素阵列结构
US9166054B2 (en) 2012-04-13 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2014084092A1 (ja) 2012-11-27 2014-06-05 シャープ株式会社 液晶表示装置
CN103077955B (zh) 2013-01-25 2016-03-30 京东方科技集团股份有限公司 一种有机发光二极管像素结构、显示装置
US20150035741A1 (en) 2013-07-30 2015-02-05 Samsung Display Co., Ltd. Display apparatus
KR102105370B1 (ko) 2013-08-07 2020-04-29 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
KR102046848B1 (ko) * 2013-12-20 2019-11-20 엘지디스플레이 주식회사 액정표시장치
US9852676B2 (en) * 2014-01-30 2017-12-26 Sharp Kabushiki Kaisha Liquid crystal display device
TWI542932B (zh) * 2014-07-22 2016-07-21 友達光電股份有限公司 顯示面板及曲面顯示器
KR102339159B1 (ko) 2015-02-03 2021-12-15 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
TWI561890B (en) 2015-08-10 2016-12-11 Au Optronics Corp Pixel array, display panel and curved display panel
CN105629614A (zh) 2016-03-29 2016-06-01 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板和显示装置
CN110100203B (zh) 2017-01-11 2023-04-21 株式会社半导体能源研究所 显示装置
WO2018130930A1 (en) 2017-01-16 2018-07-19 Semiconductor Energy Laboratory Co., Ltd. Display device
US10692452B2 (en) 2017-01-16 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Display device
KR20180090731A (ko) 2017-02-03 2018-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 패널, 표시 장치, 입출력 장치, 정보 처리 장치
CN114594636A (zh) 2017-02-17 2022-06-07 株式会社半导体能源研究所 显示装置
JP2020166000A (ja) * 2019-03-28 2020-10-08 パナソニック液晶ディスプレイ株式会社 表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009175564A (ja) * 2008-01-28 2009-08-06 Sony Corp 表示装置
WO2010103726A1 (ja) * 2009-03-13 2010-09-16 シャープ株式会社 アレイ基板、液晶パネル、液晶表示装置、テレビジョン受像機
JP2012014168A (ja) * 2010-06-04 2012-01-19 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
US20120274869A1 (en) * 2010-11-26 2012-11-01 Shenzhen China Star Optoelectronics Technology Co Ltd Lcd panel and method for forming the same

Also Published As

Publication number Publication date
JP2024041992A (ja) 2024-03-27
KR20230035433A (ko) 2023-03-13
CN117348303A (zh) 2024-01-05
JP2023053965A (ja) 2023-04-13
US11721703B2 (en) 2023-08-08
KR102505685B1 (ko) 2023-03-02
KR20230145527A (ko) 2023-10-17
US11018161B2 (en) 2021-05-25
JP6995782B2 (ja) 2022-01-17
JPWO2018130920A1 (ja) 2019-12-12
JP2022050416A (ja) 2022-03-30
CN110114718B (zh) 2023-10-10
US20240006419A1 (en) 2024-01-04
US20200127011A1 (en) 2020-04-23
KR102587185B1 (ko) 2023-10-10
US20210280611A1 (en) 2021-09-09
JP7451784B2 (ja) 2024-03-18
JP7273936B2 (ja) 2023-05-15
WO2018130920A1 (ja) 2018-07-19
CN110114718A (zh) 2019-08-09
CN117348302A (zh) 2024-01-05

Similar Documents

Publication Publication Date Title
JP6445214B1 (ja) 半導体装置
KR102567126B1 (ko) 표시 장치
US11640807B2 (en) Display device
TWI754506B (zh) 半導體裝置、該半導體裝置的製造方法以及包括該半導體裝置的顯示裝置
KR102587185B1 (ko) 표시 장치 및 그 제작 방법
JP6608633B2 (ja) 半導体装置
TWI753988B (zh) 顯示裝置
JP6486660B2 (ja) 表示装置
CN109075206B (zh) 半导体装置及包括该半导体装置的显示装置
TWI829155B (zh) 顯示裝置
TW202131523A (zh) 半導體裝置或包括該半導體裝置的顯示裝置
TWI832145B (zh) 半導體裝置及包括該半導體裝置的顯示裝置
TW202410452A (zh) 半導體裝置
TW202405786A (zh) 顯示裝置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right