JP2008205444A5 - - Google Patents

Claims (15)

1. 基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、
   前記半導体層の側面に接して設けられた第１絶縁層と、
   前記チャネル形成領域上に設けられ、前記半導体層の中央部を横断するように設けられたゲート電極と、
   前記チャネル形成領域及び前記ゲート電極の間に設けられた第２絶縁層と、
   を有し、
   前記半導体層は、局所的に薄膜化され、前記薄膜化された領域に前記チャネル形成領域が設けられており、
   前記第２絶縁層は、少なくとも前記ゲート電極が重畳する領域の前記半導体層の側面に設けられた前記第１絶縁層を覆うことを特徴とする半導体装置。
2. 基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域と、前記不純物領域に接して設けられたシリサイド領域と、を含む島状の半導体層と、
   前記半導体層の側面に接して設けられた第１絶縁層と、
   前記チャネル形成領域上に設けられ、前記半導体層の中央部を横断するように設けられたゲート電極と、
   前記チャネル形成領域及び前記ゲート電極の間に設けられた第２絶縁層と、
   前記ゲート電極の側面に設けられた第３絶縁層と、
   を有し、
   前記半導体層は、局所的に薄膜化され、前記薄膜化された領域に前記チャネル形成領域が設けられており、
   前記第２絶縁層は、少なくとも前記ゲート電極が重畳する領域の前記半導体層の側面に設けられた前記第１絶縁層を覆うことを特徴とする半導体装置。
3. 請求項２において、
   前記半導体層に設けられたシリサイド領域上に接して設けられ、前記不純物領域と前記シリサイド領域を介して電気的に接続される導電層を有することを特徴とする半導体装置。
4. 請求項２又は請求項３において、
   前記シリサイド領域は、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、又は白金シリサイドのいずれかを含む領域であることを特徴とする半導体装置。
5. 請求項２乃至請求項４のいずれか一において、
   前記シリサイド領域は、前記不純物領域と同じ導電型を付与する不純物元素が添加されていることを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一において、
   前記半導体層の局所的に薄膜化された領域は、膜厚１０ｎｍ乃至２５ｎｍの範囲であることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一において、
   前記第２絶縁層は、膜厚１ｎｍ乃至１０ｎｍの範囲であることを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一において、
   前記半導体層は、前記チャネル形成領域と前記不純物領域の間に、前記不純物領域と同じ導電型を付与する不純物元素が添加され、且つ前記不純物領域と比較して低い濃度で前記不純物元素が添加された低濃度不純物領域を含むことを特徴とする半導体装置。
9. 基板上に島状の半導体層を形成し、
   前記半導体層の側面と接して第１絶縁層を形成し
   前記半導体層を選択的にエッチングして局所的に薄膜化し、
   前記半導体層上及び前記半導体層の側面に第２絶縁層を形成し、
   前記半導体層の薄膜化した領域及び前記第２絶縁層上で、且つ前記半導体層の中央部を横断するようにゲート電極を形成し、
   前記ゲート電極をマスクとして前記半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、前記一対の不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法。
10. 請求項９において、
    前記ゲート電極の側面と接して第３絶縁層を形成し、
    前記第３絶縁層及び前記ゲート電極をマスクとして前記第２絶縁層を選択的にエッチングすることにより、前記半導体層を選択的に露出させ、
    少なくとも前記露出させた半導体層上に金属層を形成し、
    熱処理を行うことにより、前記半導体層及び前記金属層が接する領域の一部をシリサイド化して、前記半導体層の一部にシリサイド領域を形成することを特徴とする半導体装置の作製方法。
11. 請求項９において、
    前記ゲート電極の側面と接して第３絶縁層を形成し、
    前記第３絶縁層及び前記ゲート電極をマスクとして前記第２絶縁層を選択的にエッチングすることにより、前記半導体層を選択的に露出させ、
    前記ゲート電極及び前記第３絶縁層をマスクとして前記半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、前記一対の不純物領域の間にチャネル形成領域を形成し、
    少なくとも前記露出させた半導体層上に金属層を形成し、
    熱処理を行うことにより、前記半導体層及び前記金属層が接する領域の一部をシリサイド化して、前記半導体層の一部にシリサイド領域を形成することを特徴とする半導体装置の作製方法。
12. 請求項１０又は請求項１１において、
    前記金属層は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、又は白金（Ｐｔ）から選ばれる金属元素、又は当該金属元素を含む合金材料を用いて形成することを特徴とする半導体装置の作製方法。
13. 請求項１０乃至請求項１２のいずれか一において、
    前記シリサイド領域に接して導電層を形成することにより、前記導電層と前記不純物領域とを電気的に接続させることを特徴とする半導体装置の作製方法。
14. 請求項９乃至請求項１３のいずれか一において、
    前記第２絶縁層は、前記ゲート電極が重畳する領域の前記半導体層の側面と接して形成された前記第１絶縁層を覆うように形成されることを特徴とする半導体装置の作製方法。
15. 請求項９乃至請求項１４のいずれか一において、
    前記半導体層は、薄膜化した領域が膜厚１０ｎｍ乃至２５ｎｍの範囲となるように、選択的にエッチングすることを特徴とする半導体装置の作製方法。