JP2006196610A5 - - Google Patents
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- 第１及び第２の素子領域を含む基板に絶縁膜を成膜し、
前記絶縁膜上に第１の金属材料の層を成膜し、
前記第１の金属材料の層上に第２の金属材料の層を成膜し、
前記第１の素子領域上の前記第２の金属材料の層の少なくとも一部を除去し、
前記第１及び第２の素子領域上の構造が電気的に分離されるように、前記第１の金属材料の層及び第２の金属材料の層のエッチングを行い、
熱処理を行って、前記第１及び前記第２の金属材料を合金化する
ことを特徴とする相補型の半導体装置を製造する製造方法。 - 前記第１及び前記第２の金属材料を合金化する熱処理の前又は後に、導電層が、前記第１及び第２の素子領域上に成膜される
ことを特徴とする請求項１記載の製造方法。 - 前記第１及び前記第２の金属材料を合金化する熱処理が行われる前に、ポリシリコンより成る導電層が、前記第１及び第２の素子領域上に成膜される
ことを特徴とする請求項２記載の製造方法。 - 前記第１及び前記第２の金属材料を合金化する熱処理が行われた後に、タングステンより成る導電層が、前記第１及び第２の素子領域上に成膜される
ことを特徴とする請求項２記載の製造方法。 - Ｐ型及びＮ型の電界効果トランジスタより成る相補型の半導体装置であって、
前記Ｐ型のトランジスタは、第１の仕事関数値を有し、第１の金属材料に富んだ第１材料層より成る第１ゲート電極を有し、
前記Ｎ型のトランジスタは、第２の仕事関数値を有し、第２の金属材料に富んだ第２材料層より成る第２ゲート電極を有し、
前記第１及び第２材料層は異なる膜厚を有する
ことを特徴とする相補型の半導体装置。
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