JP2008099311A - アクセスバースト検出器の相関器プール - Google Patents

Abstract

【課題】ハードウェアを効率的に使用しながら、柔軟な方法で変動する条件を処理することが可能なノードＢを提供すること。
【解決手段】ノードＢは、アクセスバースト検出器を有する。アクセスバースト検出器は、ユーザから信号を受信するための少なくとも１つのアンテナ（２８_１．．．２８_ｍ）と、再構成可能な相関器（３６_１．．．３６_Ｏ）のプールとを備える。各相関器は、入力アクセスバーストコードを、入力コード位相で入力アンテナ出力と相関させる。アンテナコントローラ（３０）は、少なくとも１つのアンテナの任意の出力を任意の相関器の入力に選択的に結合させる。コードコントローラ（４０）は、各相関器の入力にアクセスバーストコードを提供する。コードコントローラ（４０）は、各コントローラの入力コード位相を制御する。分類器（３８）は、相関器の出力エネルギーレベルを分類する。
【選択図】図４

Description

本発明は、一般に無線符号分割多元接続通信システムに関する。具体的には、本発明はこうしたシステムにおけるアクセスバーストの検出に関する。

無線通信システムでは、アクセスバーストは、一般にシステムリソースにアクセスするために使用される。こうしたバーストの例が、第３世代移動体通信システム標準化プロジェクト（３ＧＰＰ／ｔｈｉｒｄ ｇｅｎｅｒａｔｉｏｎ ｐａｒｔｎｅｒｓｈｉｐ ｐｒｏｊｅｃｔ）の広帯域符号分割多元接続（Ｗ−ＣＤＭＡ／ｗｉｄｅｂａｎｄ ｃｏｄｅ ｄｉｖｉｓｉｏｎａｌ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）通信システム用に提案された、物理ランダムアクセスチャネル（ＰＲＡＣＨ／ｐｈｙｓｉｃａｌ ｒａｎｄｏｍ ａｃｃｅｓｓ ｃｈａｎｎｅｌ）および物理共通パケットチャネル（ＰＣＰＣＨ／ｐｈｙｓｉｃａｌ ｃｏｍｍｏｎ ｐａｃｋｅｔ ｃｈａｎｎｅｌ）へのアクセスに使用されるプリアンブルである。

これらのチャネルにアクセスするために、ユーザは基地局へプリアンブルまたは署名（プリアンブル）を伝送する。基地局は、プリアンブルを伝送することができる使用可能コードおよびタイムスロットをブロードキャストする。ユーザは、基地局が検出するまで、または最大の伝送パワーレベルに達するまで、伝送されるプリアンブルのパワーレベルを上げる。基地局が特定ユーザのプリアンブルを検出すると、チャネルの可用度を示す肯定応答（ＡＣＫ）または否定応答（ＮＡＫ）がユーザに送信される。

図１Ａおよび１Ｂは、アクセスバースト検出が使用される２つの可能なユーザ密度およびセルサイズを示す。図１Ａは、都市部などのような、ユーザ密度の高い小型セル２４Ａを示す図である。基地局２０は、ユーザ機器（ＵＥ）２２_１から２２_１７にサービスを提供する。多数のユーザに対処するために、多くのプリアンブルコードを使用してユーザを区別する。図１Ｂは、ユーザの少ない大型セル２４Ｂを示す図である。基地局２０はＵＥ２２_１から２２_３にサービスを提供する。ユーザが少ないため、数個のプリアンブルコードでユーザを区別することができる。しかし、基地局に近いユーザ（ＵＥ２２_３）からのプリアンブル伝送は、セル２４Ｂの周辺部のユーザ（ＵＥ２２_２）からの伝送よりも大幅に少ない遅延で受信される。各ユーザは、自身の伝送を基地局の伝送の受信タイミングと同期させる。その結果、セル周辺部のユーザ伝送の受信の往復遅延は、近くにいるユーザよりもかなり大きくなる。セル２４Ｂの基地局２０は、これらの遅延拡散に対処する必要がある。セルのサイズおよびユーザ密度に基づいて、基地局２０のアクセスバースト検出器を変える必要がある。

さらに、他のセルパラメータも異なる可能性がある。図２Ａに示されるように、セル２４は２６_１から２６_６の６つのセクタに分けられている。さらに基地局２０は、セクタ２６_１から２６_６につき２つのアンテナエレメント２８_１１から２８_６２を使用することによって、２６_１から２６_６の各セクタにおいて送信および受信のダイバシティも使用する。セル２４内で送信されたプリアンブルは、第１に、セクタ２６_１から２６_６のいずれかのアンテナエレメント２８_１１から２８_６２のうちのいずれか１つによって検出される。この構成の結果として、基地局２０は、いずれかのアンテナエレメント２８_１１から２８_６２によってセルのいずれかのプリアンブルコードを検出できることが望ましい。これに対して図２Ｂでは、セルはセクタに分けられておらず、基地局２０は単一の全方向性アンテナ２８を使用する。

これらの変動する条件に対処するための１つの手法は、サポートされるあらゆるアンテナ上でのあらゆる可能なアクセスコードについて最大可能な往復遅延をカバーするようにハードウェアを構築することである。しかしながら、これらのパラメータの起こり得る最悪の組合せに対してこれが設計される可能性は低い。通常、大型セルは少ないアクセスコードを使用し、「ホットスポットエリア」をカバーするために使用される小型セルは、通常はより多くのコードを必要とする。セクタ化は、使用されるアクセスコードの数を減少させる傾向にある。一般に、最悪のシナリオのハードウェア設計を使用すれば、結果として、一部の実装において大量のハードウェアが使用されない、あるいは、より悪いケースに近い実装をサポートするためにのみハードウェア設計が使用されることになる。

したがって、ハードウェアを効率的に使用しながら、柔軟な方法でこれらの変動する条件を処理することが可能な、ノードＢ／基地局を有することが望ましい。

ノードＢ／基地局は、アクセスバースト検出器を有する。アクセスバースト検出器は、ユーザから信号を受信するための少なくとも１つのアンテナと、再構成可能な相関器のプールとを備える。各相関器は、入力アクセスバーストコードを、入力コード位相で入力アンテナ出力と相関させる。アンテナコントローラは、少なくとも１つのアンテナの任意の出力を任意の相関器の入力に選択的に結合させる。コードコントローラは、各相関器の入力にアクセスバーストコードを提供する。コードコントローラは、各コントローラの入力コード位相を制御する。分類器／ポストプロセッサ（ｐｏｓｔ ｐｒｏｃｅｓｓｏｒ）は、相関器の出力エネルギーレベルを分類する。

図３は、好ましい基地局／ノードＢのアクセスバースト検出器を示す簡略化された図である。基地局／ノードＢの各アンテナ２８_１から２８_Ｍは、アンテナコントローラ３０に結合される。アンテナの数Ｍは変動する。１つの全方向性アンテナを使用する基地局／ノードＢの場合、アンテナの数は１である。各セクタでアンテナアレイを使用するセクタ化されたセルの場合、アンテナの数が多い可能性がある。たとえば図２Ａを参照すると、セクタあたり２つのアンテナを備えた６セクタのセルは、（１２）のアンテナを有することになる。アンテナコントローラ３０は、相関器３６_１から３６_Ｏとアンテナ出力との結合を効果的に制御する。

基地局／ノードＢが使用する各アドレスコードについて、コントローラは各相関器３６_１から３６_Ｏへのアクセスコード入力を制御する。コード位相コントローラ／遅延デバイス３４は、各相関器３６_１から３６_Ｏが動作するコードの位相／遅延を制御する。マッチドフィルタ（ｍａｔｃｈｅｄ ｆｉｌｔｅｒ）などの各相関器３６_１から３６_Ｏは、所与の入力コードを所与のコード位相／遅延で所与の入力アンテナ出力と相関させるように構成される。結果として、好ましくは各相関器３６_１から３６_Ｏは、任意のアンテナ出力を任意のコード位相／遅延で任意のコードと相関させるように再構成可能である。

相関器３６_１から３６_Ｏは、再構成可能な相関器プールを効果的に形成する。相関器プールの再構成可能性によって、変動環境に対する多様な設計の使用が可能になる。各相関器の再構成可能性が均一であることにより、特定用途向け集積回路（ＡＳＩＣ）上での使用にかなり有利な、小型のスケーラブル設計を使用する相関器の実装が容易になる。チップレートを超えるクロックレートを有するＡＳＩＣの場合、再構成可能な各相関器を使用して、複数のアンテナ／コード／コード位相の組合せを処理することができる。たとえば４８ｘチップレートクロックの場合、各相関器は４８のアンテナ／コード／コード位相の組合せを処理することができる。

各相関器３６_１から３６_Ｏの出力は、分類器／ポストプロセッサ３８によって処理される。分類器／ポストプロセッサ３８は、様々なコード／コード位相の組合せを相関器の出力エネルギーの順に分類する。所定の相関エネルギーしきい値を超えるアクセスコードは、検出されるものと考えられる。アクセスコードの検出に応答して、要求されたリソースが使用可能であるかどうかを示すために対応するＡＣＫまたはＮＡＫが送信される。

図４は、アクセスバースト検出器の他の構成を示す図である。図３の構成と同様に、アンテナコントローラ３０は、各アンテナエレメント出力と各相関器３６_１から３６_Ｏの出力との結合を効果的に制御する。Ｎコード生成器４０はＮコードを生成する。一連の遅延デバイス４１_１から４１_Ｏ−１は、一連のコードの遅延バージョンを生成する。各遅延に好ましい値は、１チップまたは半チップである。結果として、各相関器３６_１から３６_Ｏに入力されるコードは、同じコードの遅延バージョンとなる。たとえば、各遅延が１チップ遅延の場合、相関器はＯチップのウィンドウを介して遅延コードバージョンのウィンドウを受け取る。結果として、相関器バンクは、Ｏチップの遅延拡散を介して所与のコードを相関させることができる。各相関器３６_１から３６_Ｏの出力は、分類器／ポストプロセッサ３８によって処理される。

プリアンブル検出のための一実装では、図４のアクセスバースト検出器は、４８のコード生成器（Ｎ＝４８）と６４の相関器（Ｏ＝６４）を有し、４８ｘのチップレートで動作する。検出器は、６４チップのセル半径にわたって、１２のアンテナを介した４つのコードなどの、４８のコード／アンテナの組合せを処理することができる。セル半径は、コード／アンテナの組合せを２４に半減させることによって、２倍の１２８チップにすることができる。遅延バンクは６４チップにしか及ばないため、全セル半径にサービスを提供するためにコード生成器の半分が６４チップの遅延でコードを生成する。

相関器バンクが柔軟であることにより、アクセスバースト検出器は、図５Ａ、５Ｂ、および５Ｃに示されるような様々な基地局／ノードＢ実装に対して柔軟かつスケーラブルである。３０７２のコード／アンテナ／遅延の組合せを処理することのできるアクセスバースト検出器ＡＳＩＣの場合、１つのＡＳＩＣ ４４で図５Ａのセルのレイアウトを処理することができる。図５Ａでは、セルには３つのセクタがあり、それぞれのセクタに２つのアンテナエレメント２８_１１から２８_３２が割り当てられる。セルの半径は６４チップである。各セクタ内で８つのアクセスコードを使用することができる。基地局２０は１つのＡＳＩＣ ４４を使用してセルを処理する（８コード×１２アンテナエレメント×６４チップ＝３０７２コード／アンテナ／遅延の組合せ）。

図５Ｂでは、セルの半径は１２８チップである。セルにセクタはなく、２つのアンテナエレメント２８_１および２８_２によって処理される。セルは１２のアクセスコードを使用することができる。基地局２０は１つのＡＳＩＣ ４４を使用してセルを処理する（１２コード×２アンテナエレメント×１２８チップ＝３０７２コード／アンテナ／遅延の組合せ）。

図５Ｃでは、セルは図５Ａと同じサイズ、６４チップ半径である。しかし、セルの密度はより高く、６つのセクタに分けられている。各セクタには、２つのアンテナエレメント２８_１１から２８_６２によってサービスが提供される。各セクタでは８つのアクセスコードが使用できる。基地局２０は２つのＡＳＩＣ ４４_１および４４_２を使用してセルを処理する（８コード×１２アンテナエレメント×６４チップ＝３０７２コード／アンテナ／遅延の組合せ）。したがって、ソフトウェア４２の修正によって、図５Ａおよび５Ｂの両方のセルに同じＡＳＩＣ ４４を使用することができる。より高度な図５Ｃの要件を処理するために、２つのＡＳＩＣ ４４_１および４４_２が使用される。各ＡＳＩＣ ４４_１および４４_２が責任を負うコード／アンテナ／遅延の組合せの分割は、好ましくはソフトウェア４２によって制御される。

図６は、３ＧＰＰアクセスバースト検出器用の好ましい相関器バンク６８を示す図である。相関器バンク６６は、マルチプレクサ（ＭＵＸ）４６によってアンテナ２８のうちの１つに結合される。ＭＵＸ ６６は、アンテナ出力のうちの１つを相関器バンク６６が使用するように選択する。３ＧＰＰシステムでは、アクセスバーストは、４位相偏移（ＱＰＳＫ）変調を使用して送信される。同相サンプリングデバイス４８および４相サンプリングデバイス５０は、選択されたアンテナ出力の同相（Ｉ）および４相（Ｑ）のサンプルを生成する。サンプルは、複合結果（complex result）デバイス５４によって複合結果を生成するように処理される。

好ましいことに、４８のスクランブルコード生成器５８によって４８のアクセスコードが生成される。各アクセスコードには、３ＧＰＰ標準に従った１６の署名がある。好ましい実装では、４８倍のチップレートクロックが使用される。所与のチップ期間について、相関器５６_１から５６_２２（５６）は、各クロック期間中に４８のアクセスコードそれぞれを順番に相関させる。

各相関器５６は、アクセスコードのうちの１つとアンテナ出力とを効果的に混合するための、ＭＵＸ６０_１から６０_２２（６０）を有する。バッファ６２_１から６２_２２（６２）は、混合結果（mixed result）を格納する。アクセスコード内の１６の署名を処理するために、１６のアダマール署名検出器６４_１，１から６４_{２２，１６}を使用して１６の署名を検出する。好ましい相関器５６の数は２２である。各相関器５６の間にバッファ６６_１から６６_２２があり、これがコードを１チップだけ遅延させた後、後続の相関器５６に入れる。その結果、相関器バンク６８は１クロック期間内で、２２チップの遅延拡散を介して１６の署名に対して１つのアクセスコードを相関させる。

図６の実装を使用すると、１つの相関器バンク６８は、１チップ期間内で、２２チップのチップ遅延を介して４８のアクセスコードを処理することができる。ノードＢの領域を拡張するためには、生成されたコードの半分を他のコードの２２チップ遅延バージョンにすることができる。結果として相関器バンク６８は、１チップ期間内で、４４チップの遅延を介して２４のアクセスコードを処理することができる。代替方法として、相関器バンク６８は相関されるアクセスコードの数を減らすことによって、１期間内で複数のアンテナを処理することができる。

代替の実装では、相関器５６を相関器バンクに加えることによってバンク５６のチップ領域を拡張することができる。また、生成されるアクセスコードおよびクロックレートを変えることによっても、処理されるコードの数を変えることができる。

ユーザ密度の高い小型セルを示す図である。 ユーザ密度の低い大型セルを示す図である。 セクタあたり２つのアンテナエレメントを使用する基地局を有する、セクタ化されたセルを示す図である。 １つの全方向性アンテナを備えた基地局を有する、セクタ化されていないセルを示す図である。 アクセスバースト検出器の一実施形態を示す簡略化された図である。 アクセスバースト検出器の一実施形態を示す簡略化された図である。 １つのＡＳＩＣおよびソフトウェアを使用する基地局によってサービスが提供される、小型のセクタ化されたセルを示す図である。 １つのＡＳＩＣおよびソフトウェアを使用する基地局によってサービスが提供される、大型のセクタ化されていないセルを示す図である。 ２つのＡＳＩＣおよびソフトウェアを使用する基地局によってサービスが提供される、６つのセクタを備えた小型セルを示す図である。 好ましい３ＧＰＰ相関器バンクを示す図である。

Claims (6)

1. アクセスバースト検出器内のコンポーネントとして使用される特定用途向け集積回路（ＡＳＩＣ）であって、
   再構成可能な相関器のプールを有する少なくとも１つの特定用途向け集積回路（ＡＳＩＣ）であって、各相関器は、入力アクセスバーストコードを入力コード位相で少なくとも１つのアンテナの入力アンテナ出力と相関させるためのものであり、前記少なくとも１つのＡＳＩＣは、前記少なくとも１つのアンテナの任意の出力を前記相関器のうちのいずれかの入力に選択的に結合させるためのアンテナコントローラを有する、少なくとも１つのＡＳＩＣと、
   各相関器の入力にアクセスバーストコードを提供するための、任意の相関器に任意のアクセスバーストコードを提供することが可能なコードコントローラと、
   各相関器の入力コード位相を制御するためのコード位相コントローラと、
   前記相関器の出力エネルギーレベルを分類する分類器を提供するための接続と
   を備え、
   追加のＡＳＩＣがノードＢで追加されたときに、前記ＡＳＩＣは、前記選択的結合を再構成するためのソフトウェアによって制御され、各追加のＡＳＩＣは再構成可能な相関器のプールを有することを特徴とする特定用途向け集積回路（ＡＳＩＣ）。
2. スケーラブルなノードＢ内で使用される特定用途向け集積回路（ＡＳＩＣ）であって、
   ユーザから信号を受信するアンテナに相当する、信号を受信する手段と、
   再構成可能な相関器のプールであって、各相関器は、入力アクセスバーストコードを入力コード位相で少なくとも１つのアンテナの入力アンテナ出力と相関させるためのものであり、少なくとも１つのＡＳＩＣは、前記少なくとも１つのアンテナの任意の出力を前記相関器のうちのいずれかの入力に選択的に結合させるためのアンテナコントローラを有する、再構成可能な相関器のプールと、
   追加のＡＳＩＣが前記スケーラブルなノードＢで追加されたときに、前記選択的結合を再構成するためのソフトウェアに応答する回路であって、各追加のＡＳＩＣは再構成可能な相関器のプールを有し、前記スケーラブルなノードＢは、前記相関器の出力エネルギーレベルを分類するための分類器を備えている、回路と
   を備えたことを特徴とする特定用途向け集積回路（ＡＳＩＣ）。
3. 前記再構成可能な相関器は、再構成可能なマッチドフィルタであることを特徴とする請求項１または２に記載の特定用途向け集積回路（ＡＳＩＣ）。
4. 複数のコード生成器が、複数の異なる遅延でコードのセットを生成することを特徴とする請求項１乃至３のいずれか１項に記載の特定用途向け集積回路（ＡＳＩＣ）。
5. 各ＡＳＩＣは複数のコード生成器をさらに備え、各コード生成器によって生成されるアクセスコードは前記ソフトウェアによって再構成可能であることを特徴とする請求項１乃至３のいずれか１項に記載の特定用途向け集積回路（ＡＳＩＣ）。
6. 各コード生成器によって生成される前記アクセスコードのコード位相は、前記ソフトウェアによって再構成可能であることを特徴とする請求項５に記載の特定用途向け集積回路（ＡＳＩＣ）。

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