JP2006278556A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】 剥離、デラミネーション、クラック等の発生を低減し得る積層セラミック電子部品を提供する。
【解決手段】 セラミック基体１０は、保護層４０と、機能層２０とを含む。保護層４０は、機能層２０の少なくとも一面に設けられている。内部電極３０は、機能層２０に埋設されている。緩衝層５０は、セラミック基体１０の焼成縮率とは異なる焼成縮率を有し、保護層４０に埋設されている。
【選択図】 図１

Description

本発明は、積層セラミック電子部品に関する。

積層セラミックコンデンサ、多層セラミック基板等の積層セラミック電子部品が搭載される電子機器では、高性能化、高機能化を図りつつ、小型化が図られている。積層セラミック電子部品においても、その技術的動向に応えるべく、より一層の薄層化、多層化、高密度化による特性の向上及び小型化が求められている。

積層セラミック電子部品は、通常、内部電極が埋設された機能層と、機能層の両面に設けられた保護層とを含む。一般に、保護層には内部電極が埋設されていないから、その分だけ焼成縮率及び熱膨張係数（以下、焼成縮率等と称する）が、機能層と異なる。例えば、積層セラミックコンデンサの保護層は、機能層と比較して、焼成縮率が大きく、熱膨張係数が小さい場合が多い。

機能層、及び、保護層の焼成縮率等が異なると、積層セラミック電子部品の製造工程において、両者の境界付近に大きな応力が発生し、剥離、デラミネーション、クラック等が生じやすくなるという問題があった。特に、応力が残留した状態で、熱処理（アニール）、又は、焼成されることにより、クラック等が生じやすくなるという問題があった。

特許文献１は、デラミネーション、クラックの防止を目的として、保護層のバインダ含有量を調整し、機能層と保護層の焼成縮率を調整し、クラックを防止する技術を開示している。

しかし、特許文献１では、バインダ含有率の異なるシートを複数必要とする必要があるので、生産工程が複雑になるという問題が生じる。

また、機能層、及び、保護層の境界部分の応力や、物理的歪は、薄層化、多層化に伴って大きくなるので、近年の積層セラミック電子部品の薄層化、多層化、高密度化により、上述した問題がより一層顕著に顕れるようになってきた。
特開２００３−３０９０３９号公報

本発明の課題は、剥離、デラミネーション、クラック等の発生を低減し得る積層セラミック電子部品を提供することである。

本発明のもう一つの課題は、電気特性の良好な積層セラミック電子部品を提供することである。

本発明の更にもう一つの課題は、生産歩留まりの向上を図り得る積層セラミック電子部品を提供することである。

本発明の更にもう一つの課題は、製造の容易な積層セラミック電子部品を提供することである。

上述した課題を解決するため、本発明に係る積層セラミック電子部品は、セラミック基体と、内部電極と、緩衝層とを含む。セラミック基体は、保護層と、機能層とを含む。保護層は、機能層の少なくとも一面に設けられている。内部電極は、機能層に埋設されている。緩衝層は、保護層に埋設され、セラミック基体の焼成縮率とは異なる焼成縮率を有する。

上述した本発明に係る積層セラミック電子部品では、内部電極が機能層に埋設されているから、内部電極が埋設された機能層の焼成縮率は、内部電極の焼成縮率と、その周りに存在するセラミック基体の焼成縮率とを合成した焼成縮率となる。

一方、保護層には緩衝層が埋設されているから、緩衝層が埋設された保護層の焼成縮率は、緩衝層の焼成縮率と、その周りのセラミック基体の焼成縮率とを合成した焼成縮率となる。

本発明において、緩衝層は、セラミック基体の焼成縮率とは異なる焼成縮率を有する。緩衝層の焼成縮率は、例えば、内部電極が埋設された機能層の焼成縮率と、緩衝層が埋設された保護層の焼成縮率とが近い値になるように選択できる。

内部電極が埋設された機能層の焼成縮率と、緩衝層が埋設された保護層の焼成縮率とが近い値になれば、機能層−保護層の境界付近に発生する応力を低減させ、従来問題になっていた境界付近における剥離、デラミネーション、クラック等を低減させることができる。例えば、熱処理（アニール）、又は、焼成された場合でも、剥離、デラミネーション、クラック等の発生を抑制することができる。

しかも、保護層が機能層を覆うとともに、緩衝層が保護層の内部に埋設されているから、仮に、積層セラミック電子部品の表面付近に剥離、デラミネーション、クラック等が生じた場合でも、クラック等を緩衝層で止めることができる。従って、内部電極に対する影響を回避し、良好な電気特性を得ることができる。また、内部電極が露出する不良（所謂フタはがれ）を防止でき、生産歩留まりが向上する。

更に、緩衝層が保護層の内部に埋設されているから、保護層が緩衝層により層状に分断され、擬似的に、保護層の厚みが薄くなる。これにより、保護層の追従性がよくなり、剥離、デラミネーション、クラック等を生じ難くなる。

本発明に係る積層セラミック電子部品は、特許文献１のように、バインダ含有率の異なるシートを必要としないから、生産工程を簡単にすることができる。例えば、機能層を構成するセラミック基体、及び、保護層を構成するセラミック基体を同じ材料組成とし、内部電極と緩衝層とを同じ材料組成とすれば、本発明に係る積層セラミック電子部品を簡単に製造し得る。

また、緩衝層の層数、厚み、形状等によって、保護層の焼成縮率を容易に調整できるから、生産歩留まりよく、容易に製造し得る。

別の態様として、緩衝層の焼成縮率に注目するのではなく、緩衝層の熱膨張係数に注目し、緩衝層が、セラミック基体とは異なる熱膨張係数を有するようにしてもよい。この場合も、同様の作用効果を得ることができる。

以上述べたように、本発明によれば、次のような効果を得ることができる。
（ａ）剥離、デラミネーション、クラック等の発生を低減し得る積層セラミック電子部品を提供することができる。
（ｂ）電気特性の良好な積層セラミック電子部品を提供することができる。
（ｃ）生産歩留まりの向上を図り得る積層セラミック電子部品を提供することができる。
（ｄ）製造の容易な積層セラミック電子部品を提供することができる。

本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施例によって更に詳しく説明する。

図１は、本発明に係る積層セラミック電子部品の一実施例を示す正面断面図、図２は図１の２−２線断面拡大図、図３は図２の３−３線断面図である。図示された積層セラミック電子部品は、例えば、積層セラミックコンデンサ、積層セラミックインダクタ、多層セラミック基板等である。

図示された積層セラミック電子部品は、セラミック基体１０と、内部電極３０と、緩衝層５０とを含む。セラミック基体１０は、機能層２０と、保護層４０とを含む。

保護層４０は、機能層２０を保護するためのものであり、機能層２０を覆っている。図において、保護層４０は、機能層２０の上下面に設けられているが、機能層２０の上面、又は、下面のみに設けられていてもよい。

機能層２０を構成するセラミック基体、及び保護層４０を構成するセラミック基体は、同一の組成物であってもよいし、互いに異なる組成物であってもよい。機能層２０及び保護層４０は、例えば、セラミック誘電体で構成することができる。

機能層２０及び保護層４０は、両者の境界線が識別できるか否かは問わない。後述するように、セラミック基体１０のうち、内部電極３０が埋設されている部分が機能層２０となり、緩衝層５０が埋設されている部分が保護層４０となる。

内部電極３０は、積層セラミック電子部品の電気回路要素であり、機能層２０に埋設されている。図において、内部電極３０は、互いに対向する電極３０１、３０２を有する。内部電極３０は、例えば、インダクタを構成する線路、回路パターンなどであってもよい。内部電極３０は、図示のような積層構造であっても、単層構造であってもよい。

外部電極７１、７２は、セラミック基体１０の側端に設けられている。外部電極７１は、電極３０１と電気的に導通し、外部電極７２は、電極３０２と電気的に導通している。

緩衝層５０は、焼成縮率、又は、熱膨張係数（以下、焼成縮率等と称する）を調整するためのものであり、保護層４０に埋設されている。

緩衝層５０は、セラミック基体１０の焼成縮率とは異なる焼成縮率を有する。例えば、内部電極３０の焼成縮率と、その周りのセラミック基体の焼成縮率との合成として与えられる機能層２０の焼成縮率をα１、緩衝層５０の焼成縮率と、その周りのセラミック基体の焼成縮率との合成として与えられる保護層４０の焼成縮率をα２、保護層４０を構成するセラミック基体の焼成縮率をα３としたとき、
｜α１−α２｜＜｜α１−α３｜
とすることが好ましい。

また、緩衝層５０は、セラミック基体１０の熱膨張係数とは異なる熱膨張係数を有するものであってもよい。例えば、内部電極３０の熱膨張係数と、その周りのセラミック基体の熱膨張係数との合成として与えられる機能層２０の熱膨張係数をβ１、緩衝層５０の熱膨張係数と、その周りのセラミック基体の熱膨張係数との合成として与えられる保護層４０の熱膨張係数をβ２、保護層４０を構成するセラミック基体の熱膨張係数をβ３としたとき、
｜β１−β２｜＜｜β１−β３｜
とすることが好ましい。

緩衝層５０の焼成縮率、又は、熱膨張係数は、セラミック基体１０、内部電極３０の組成、焼成縮率等に対応して、任意に設定し得る。例えば、緩衝層５０は、内部電極３０と同じ組成物を有するもの、同じ熱挙動を示すもの、同じ焼成縮率を有するもの、又は、同じ熱膨張係数を有するものとすることが好ましい。

例えば、積層セラミックコンデンサにおいて、緩衝層５０は、その周りのセラミック基体の焼成縮率より小さい焼成縮率を有するもの、又は、緩衝層５０の周りのセラミック基体の熱膨張係数より大きい熱膨張係数を有するものとすることが好ましい。

緩衝層５０は、導電性であってもよいし、非導電性であってもよい。図において、緩衝層５０は、電気回路要素として機能していない電極（ダミー電極）である。

緩衝層５０は、図示のような単層構造であってもよいし、積層構造（図１１参照）であってもよい。緩衝層５０の層数、配置、厚み、形状等は任意である。例えば、緩衝層５０の厚みは、均一であってもよいし、非均一であってもよい。また、緩衝層５０の形状は、対称形状であっても、非対称形状であってもよい。

緩衝層５０の形成領域については、内部電極３０の積層方向で見て、内部電極３０が形成された面の内部にのみ形成されていること、即ち、内部電極３０の幅より狭いことが好ましい。緩衝層５０がセラミック基体１０の表面に露出し、電気的に悪影響を及ぼすおそれがあるからである。

例えば、緩衝層５０がセラミック基体１０の両側端に露出し、緩衝層５０の一方側が外部電極７１と電気的に導通し、他方側が外部電極７２と電気的に導通して、ショート不良を生じるおそれがあるからである。

図２において、保護層４０は、緩衝層５０が埋設されたことにより、擬似的な厚みが、厚みｔ１、ｔ２となっている。厚みｔ１、ｔ２は、１００μｍ以下であることが好ましい。

上述した本発明に係る積層セラミック電子部品では、内部電極３０が機能層２０に埋設されているから、機能層２０の焼成縮率は、内部電極３０の焼成縮率と、その周りに存在するセラミック基体１０の焼成縮率とを合成した焼成縮率となる。

一方、保護層４０には緩衝層５０が埋設されているから、保護層４０の焼成縮率は、緩衝層５０の焼成縮率と、その周りのセラミック基体１０の焼成縮率とを合成した焼成縮率となる。

緩衝層５０は、セラミック基体１０の焼成縮率とは異なる焼成縮率を有する。緩衝層５０の焼成縮率は、例えば、内部電極３０が埋設された機能層２０の焼成縮率と、緩衝層５０が埋設された保護層４０の焼成縮率とが近い値になるように選択できる。

内部電極３０が埋設された機能層２０の焼成縮率と、緩衝層５０が埋設された保護層４０の焼成縮率とが近い値になれば、機能層２０−保護層４０の境界付近に発生する応力を低減させ、従来問題になっていた境界付近における剥離、デラミネーション、クラック等を低減させることができる。例えば、熱処理（アニール）、又は、焼成された場合でも、剥離、デラミネーション、クラック等の発生を抑制できる。

これに対し、従来のように、保護層に緩衝層が設けられていない場合、内部電極が埋設された機能層と、内部電極が埋設されていない保護層とは、焼成縮率が大きく異なり、両者の境界付近に発生する応力により、剥離、デラミネーション、クラック等を生じやすくなる。

図４は、本発明に係る積層セラミック電子部品の表面にクラックが生じた場合を示す断面図、図５は、比較例の積層セラミック電子部品の表面にクラックが生じた場合を示す断面図である。比較例の電子部品は、緩衝層５０を有していない点が、本発明に係る積層セラミック電子部品と相違する。

図４を参照すると、本発明では、保護層４０が機能層２０を覆うとともに、緩衝層５０が保護層４０の内部に埋設されているから、仮に、積層セラミック電子部品の表面付近に剥離、デラミネーション、クラック等が生じた場合でも、クラックが緩衝層５０に集中し、内部電極３０に届き難くなる。このように、クラックを緩衝層５０で止めることにより、内部電極３０に対する影響が回避され、良好な電気特性が得られる。また、内部電極３０が露出する不良（所謂フタはがれ）を防止でき、生産歩留まりが向上する。

これに対して、図５に示した比較例では、緩衝層５０が設けられていないので、表面に発生したクラックが内部電極３０に達している。

更に、本発明では、緩衝層５０が保護層４０の内部に埋設されているから、保護層４０が緩衝層５０により層状に分断されることにより、保護層４０の追従性がよくなり、剥離、デラミネーション、クラック等を生じ難くなる。

図６は、本発明に係る積層セラミックコンデンサについて、緩衝層の層数と、クラック発生率との関係を示す図である。

図６は、寸法３．２ｍｍ×１．６ｍｍ×１．６ｍｍの積層セラミックコンデンサについて、湿式バレル後のクラック発生率を示したものである。機能層の内部電極の間隔をＬ１としたとき、最外殻の内部電極と緩衝層の間隔Ｌ２はＬ１の５倍とした。緩衝層が複数である場合（図１１参照）、緩衝層同士の間隔は、間隔Ｌ２と同じとした。緩衝層は、長方形パターンとし、厚みは、１．５μmとした。

図６を参照すると、緩衝層を有しないもの（層数＝０）から緩衝層を１層、２層と増やすことにより、クラックの発生率が低減している。特に、緩衝層を２層以上としたとき、クラック発生率がほぼゼロとなり、極めて良好な特性が得られている。

更に、本発明に係る積層セラミック電子部品は、特許文献１のように、バインダ含有率の異なるシートを必要としないから、生産工程を簡単にすることができる。例えば、機能層２０を構成するセラミック基体、及び、保護層４０を構成するセラミック基体を同じ材料組成とし、内部電極３０と緩衝層５０とを同じ材料組成とすれば、本発明に係る積層セラミック電子部品を簡単に製造し得る。

図示の積層セラミック電子部品は、例えば、以下の工程により製造し得る。まず、シート法又は印刷法により、セラミック基体１０となるセラミックグリーンシートを形成し、セラミックグリーンシート上に導電性ペーストを印刷して、内部電極３０、又は、緩衝層５０を形成する。

次に、内部電極３０、又は、緩衝層５０が形成されたセラミックグリーンシートを順次に積層して積層構造体を形成し、積層構造体を細断し、脱バインダ工程、焼成工程、熱処理（アニール）工程が施される。次に、研磨（湿式バレル）工程、外部電極形成工程を施して、図１に示す完成品が得られる。なお、本発明に係るセラミック電子部品は、シート形成方法以外の方法でも製造し得る。

本発明に係る積層セラミック電子部品は、緩衝層５０の層数、厚み、形状等によって、保護層４０の焼成縮率を容易に調整できるから、生産歩留まりよく、容易に製造し得る。

別の態様として、緩衝層の焼成縮率に注目するのではなく、緩衝層の熱膨張係数に注目し、緩衝層が、セラミック基体とは異なる熱膨張係数を有するようにしてもよい。この場合も、同様の作用効果を得ることができる。

すなわち、緩衝層の焼成縮率に注目した場合と同様に、機能層の熱膨張係数と保護層の熱膨張係数とが近い値になれば、機能層−保護層の境界付近に発生する応力が低減し、クラック等の発生を抑制し得る、等の優れた作用効果を奏し得る。

図７〜図１２は、本発明に係る積層セラミック電子部品において、緩衝層５０の形状、配置、層数を変化させた場合を説明する図である。図７〜図１２において、図１〜図６に現れた構成部分に相当する部分については、同一の参照符号を付し、重複説明を省略する。それぞれの実施例は、共通の構成部分により、同様の作用効果を奏し得るが、重複説明は省略する。

図７〜図１０は、上述した図３に対応する断面図である。図７において、緩衝層５０は、楕円形状を有する。図８において、緩衝層５０は、長方形であり、２つに分断されている。図９において、緩衝層５０は、いわゆるリング状であり、中心部に切欠５０１を有する。図１０において、緩衝層５０は、長方形であり、４つに分断されている。

図１１、図１２は、上述した図２に対応する断面図である。図１１において、緩衝層５０は、２層設けられており、保護層４０の擬似的な厚みは、それぞれ、厚みｔ１、ｔ２、ｔ３となっている。図１２において、緩衝層５０は、誘電体層からなる。

以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。

本発明に係る積層セラミック電子部品の一実施例を示す正面断面図である。 図１の２−２線断面拡大図である。 図２の３−３線断面図である。 本発明に係る積層セラミック電子部品にクラックが生じた状態を示す断面図である。 比較例の積層セラミック電子部品にクラックが生じた状態を示す断面図である。 本発明に係る積層セラミックコンデンサの特性図である。 本発明に係る積層セラミック電子部品の別の一実施例を示す断面図である。 本発明に係る積層セラミック電子部品の更に別の一実施例を示す断面図である。 本発明に係る積層セラミック電子部品の更に別の一実施例を示す断面図である。 本発明に係る積層セラミック電子部品の更に別の一実施例を示す断面図である。 本発明に係る積層セラミック電子部品の更に別の一実施例を示す断面図である。 本発明に係る積層セラミック電子部品の更に別の一実施例を示す断面図である。

符号の説明

１０ セラミック基体
２０ 機能層
３０ 内部電極
４０ 保護層
５０ 緩衝層

Claims (7)

1. セラミック基体と、内部電極と、緩衝層とを含む積層セラミック電子部品であって、
   前記セラミック基体は、保護層と、機能層とを含み、
   前記保護層は、前記機能層の少なくとも一面に設けられており、
   前記内部電極は、前記機能層に埋設されており、
   前記緩衝層は、前記セラミック基体の焼成縮率とは異なる焼成縮率を有し、前記保護層に埋設されている
   積層セラミック電子部品。
2. 請求項１に記載された積層セラミック電子部品であって、
   前記内部電極とその周りのセラミック基体との合成焼成縮率をα１、前記緩衝層とその周りのセラミック基体との合成焼成縮率をα２、前記保護層を構成するセラミック基体の焼成縮率をα３としたとき、
   ｜α１−α２｜＜｜α１−α３｜
   である
   積層セラミック電子部品。
3. 請求項１又は２に記載された積層セラミック電子部品であって、前記緩衝層は、その周りのセラミック基体よりも小さい焼成縮率を有する積層セラミック電子部品。
4. セラミック基体と、内部電極と、緩衝層とを含む積層セラミック電子部品であって、
   前記セラミック基体は、保護層と、機能層とを含み、
   前記保護層は、前記機能層の少なくとも一面に設けられており、
   前記内部電極は、前記機能層に埋設されており、
   前記緩衝層は、前記セラミック基体とは異なる熱膨張係数を有し、前記保護層に埋設されている
   積層セラミック電子部品。
5. 請求項４に記載された積層セラミック電子部品であって、
   前記内部電極とその周りのセラミック基体との合成熱膨張係数をβ１、前記緩衝層とその周りのセラミック基体との合成熱膨張係数をβ２、前記保護層を構成するセラミック基体の熱膨張係数をβ３としたとき、
   ｜β１−β２｜＜｜β１−β３｜
   である
   積層セラミック電子部品。
6. 請求項４又は５に記載された積層セラミック電子部品であって、
   前記緩衝層は、その周りのセラミック基体よりも大きい熱膨張係数を有する、
   積層セラミック電子部品。
7. 請求項１乃至６の何れかに記載された積層セラミック電子部品であって、
   前記緩衝層は、前記内部電極と実質的に同じ組成である
   積層セラミック電子部品。

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